CN113658620A

CN113658620A - 存储器电路及其操作方法

Info

Publication number: CN113658620A
Application number: CN202110850409.2A
Authority: CN
Inventors: 刘逸青; 黄家恩; 王奕
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2020-07-27
Filing date: 2021-07-27
Publication date: 2021-11-16
Anticipated expiration: 2041-07-27
Also published as: US20220366951A1; TW202219958A; KR20220013888A; JP2022023832A; US11521663B2; EP3945522A1; US11854663B2; US20220028439A1; KR20240000423A; US20240096386A1; TWI780658B; CN113658620B; DE102021102584A1

Abstract

存储器电路包括位于第一层上的第一存储器单元、位于与第一层不同的第二层上的第二存储器单元、位于与所述第一层和所述第二层不同的第三层上的第一选择晶体管、第一位线、第二位线和第一源极线。第一位线在第一方向上延伸，并且耦合到第一存储器单元、第二存储器单元和第一选择晶体管。第二位线在第一方向上延伸，并耦合到第一选择晶体管。第一源极线在第一方向上延伸，耦合到第一存储器单元和第二存储器单元，并且在与第一方向不同的第二方向上与第一位线分离。本发明的实施例还涉及操作存储器电路的方法。

Description

存储器电路及其操作方法

技术领域

本发明的实施例涉及存储器电路及其操作方法。

背景技术

半导体集成电路(IC)行业生产各种数字器件，以解决许多不同区域的问题。这些数字器件中的一些(例如存储器宏)被配置为存储数据。随着IC的变得更小、更复杂，这些数字器件内的导电线路的电阻也改变了这些数字器件的操作电压和整体IC性能。

发明内容

根据本发明实施例的一个方面，提供了一种存储器电路，包括：第一存储器单元，位于第一层上；第二存储器单元，位于与第一层不同的第二层上；第一选择晶体管，位于与第一层和第二层不同的第三层上；第一位线，在第一方向上延伸，并且耦合到第一存储器单元、第二存储器单元和第一选择晶体管；第二位线，在第一方向上延伸，并且耦合到第一选择晶体管；和第一源极线，在第一方向上延伸，耦合到第一存储器单元和第二存储器单元，并且在与第一方向不同的第二方向上与第一位线分离。

根据本发明实施例的另一个方面，提供了存储器电路，包括：第一存储器单元数阵列，位于第一层上；第二存储器单元阵列，位于与第一层不同的第二层上；第一选择晶体管阵列，位于与第一层和第二层不同的第三层上；第二选择晶体管阵列，位于与第一层、第二层和第三层不同的第四层上；第一组位线，在第一方向上延伸，耦合到第一存储器单元阵列、第二存储器单元阵列和第一选择晶体管阵列；第二组位线，在第一方向上延伸，并通过第一选择晶体管阵列耦合到第一存储器单元阵列和第二存储器单元阵列；第一组源极线，在第一方向上延伸，耦合到第一存储器单元阵列、第二存储器单元阵列和第二选择晶体管阵列，并在与第一方向不同的第二方向上与第一组位线分离；和第二组源极线，在第一方向上延伸，并通过第二选择晶体管阵列耦合到第一存储器单元阵列和第二存储器单元阵列。

根据本发明实施例的又一个方面，提供了一种操作存储器电路的方法，方法包括：使能第一行选择晶体管，使能第一行选择晶体管包括：响应于第一选择线信号导通第一行选择晶体管中的第一选择晶体管，从而使第一局部位线和全局位线彼此电耦合；禁用第二行选择晶体管，禁用第二行选择晶体管包括：响应于第二选择线信号截至第二行选择晶体管中的第二选择晶体管，从而使第二局部位线和全局位线彼此电解耦；响应于第一字线信号使能第一行存储器单元；和响应于第二字线信号禁用第二行存储器单元。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的存储器电路的透视图。

图2A是根据一些实施例的存储器电路的电路图。

图2B-图2C是为便于说明简化的图2A的存储器电路的对应部分的对应电路图。

图3A是根据一些实施例的存储器电路的电路图。

图3B是根据一些实施例的存储器电路的波形的时序图。

图4是根据一些实施例的存储器电路的电路图。

图5A是根据一些实施例的存储器电路的电路图。

图5B是为便于说明简化的图5A的存储器电路的对应部分的对应电路图。

图6A是根据一些实施例的存储器电路的电路图。

图6B是为便于说明简化的图6A的存储器电路的对应部分的对应电路图。

图7A是根据一些实施例的存储器电路的电路图。

图7B是用于易于说明的存储器电路的对应部分的对应电路图。

图8是根据一些实施例的存储器单元器件的图。

图9是根据一些实施例的存储器单元器件的图。

图10是根据一些实施例的操作电路的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作对应地解释。

根据一些实施例，存储器电路包括在第一层上的第一存储器单元、在第二层上的第二存储器单元、在第三层上的第一选择晶体管、在第四层上的第二选择晶体管、局部位线、全局位线、局部源极线和全局源极线。

在一些实施例中，局部位线耦合到第一存储器单元、第二存储器单元和第一选择晶体管。在一些实施例中，全局位线耦合到第一选择晶体管。

在一些实施例中，局部源极线耦合到第一存储器单元、第二存储器单元和第二选择晶体管。在一些实施例中，全局源极线耦合到第二选择晶体管。

在一些实施例中，全局位线通过第一选择晶体管耦合到局部位线、第一存储器单元和第二存储器单元。在一些实施例中，全局源极线通过第二选择晶体管耦合到局部源极线、第一存储器单元和第二存储器单元。

在一些实施例中，用于读取操作的第一和第二选择晶体管被使能，并且用于读取操作的存储器电路的其他行中的其他选择晶体管被禁用。

在一些实施例中，通过使能用于读取操作的第一和第二选择晶体管，并且通过禁用用于读取操作的存储器电路的其他行中的其他选择晶体管，其他方法相比，减小了禁用的选择晶体管的局部位线/源极线的负载。在一些实施例中，通过减小局部位线/源极线负载，减少了存储器电路的总位线/源极线负载和电容，从而与其他方法相比，改进了存储器电路的预充电和感测速度。

存储器电路

图1是根据一些实施例的存储器电路100的透视图。在图1的实施例中，存储器电路100是存储器宏。

存储器电路100包括存储器单元阵列102、选择栅极阵列104和选择栅极阵列106。

存储器单元阵列102连接至选择栅极阵列104和选择栅极阵列106。存储器单元阵列102在选择栅极阵列104上方。选择栅极阵列106在存储器单元阵列102上方。存储器单元阵列102通过绝缘区域120与选择栅极阵列104和选择栅极阵列106分离。在一些实施例中，选择栅极阵列104位于第一层存储器电路100上。在一些实施例中，存储器单元阵列102位于第一层上方的第二层存储器电路100上。在一些实施例中，存储器单元阵列102位于第一层和第二层上方的第三层存储器电路100上。

存储器单元阵列102中的每个存储器单元电连接到选择栅极阵列104的对应选择栅极和选择栅极阵列106的对应选择栅极。

存储器单元阵列102包括具有M行和C列并且布置在存储器电路100的F层上的三维(3D)存储器阵列，其中M、C和F是正整数。

存储器单元阵列102中的C列存储器单元(统称为存储器单元MC)在第一方向Y上布置。存储器单元阵列102中的R行存储器单元MC在第二方向X上布置。存储器单元阵列102中的F层存储器单元MC在第三方向Z上布置。

第一方向Y、第二方向X或第三方向Z中的至少一个与至少第一方向Y、第二方向X或第三方向Z的另一个不同。在一些实施例中，第一方向Y、第二方向X或第三方向Z中的至少一个垂直于至少第一方向Y、第二方向X或第三方向Z中的另一个。

存储器单元阵列102包括布置在存储器单元阵列102的F层的对应层0，...，F-1上的存储器单元阵列102[0]，...，102[F-1]。例如，每个存储器单元阵列102[0]，...，102[F-1]包括布置在F层的对应层0，...，F-1上的存储器单元MC的阵列。这里的存储器单元阵列102由102[层或楼层号]表示。

存储器单元阵列102的每个存储器单元阵列102[02]，...，102[F-1]通过绝缘区域120与第三方向Z上的存储器单元阵列102的另一存储器单元阵列102[0]，...，102[F-1]分离。

存储器单元阵列102的每个存储器单元阵列102，...，102[F-1]包括在F层的对应层0，...，F-1上具有M行、C列的存储器单元MC[0，0，层]，MC[1，0，层]，MC[C-1，0，层]，MC[0，M-1，层]，MC[1，M-1，层]，...，MC[C-1，M-1，层]。此处的存储器单元MC由MC[列号，行号，层或楼层号]表示。例如，存储器单元阵列102包括在对应的层0上的存储器单元MC[0，0，0]，MC[1，0，0]，...，MC[C-1，0，0]，...，MC[0，M-1，0]，MC[1，M-1，0]，...，MC[C-1，M-1，0]。

每个存储器单元阵列102[0]，...，102[F-1]中的存储器单元MC的行在第二方向X上布置。每个存储器单元阵列102[0]，...，102[F-1]中的单元的列在第一方向Y上布置。在一些实施例中，存储器单元阵列102中的每个存储器单元MC被配置为存储对应的数据位。

在一些实施例中，存储器单元阵列102的至少一个存储器单元阵列102[0]，...，102[F-1]与存储器单元阵列102中的至少另一个存储器单元阵列102[0]，...，102[F-1]相同。在一些实施例中，存储器单元阵列102的至少一个存储器单元阵列102[0]，...，102[F-1]与存储器单元阵列102的至少另一个存储器单元阵列102[0]，...，102[F-1]不同。

在一些实施例中，存储器单元阵列102是非易失性随机存取存储器(NVRAM)阵列。在一些实施例中，存储器单元阵列102中的每个存储器单元对应于薄膜晶体管(TFT)。在一些实施例中，存储器单元阵列102中的每个存储器单元对应于铁电电阻随机存取存储器(FERAM)单元。在一些实施例中，存储器单元阵列102中的每个存储器单元对应于铁电场效应晶体管(FeFET)存储器单元。在一些实施例中，存储器单元阵列102中的每个存储器单元对应于磁阻随机存取存储器(MRAM)单元。在一些实施例中，存储器单元阵列102中的每个存储器单元对应于电阻随机存取存储器(RRAM)单元。存储器单元阵列102中的不同类型的存储器单元在本公开的预期范围内。例如，在一些实施例中，存储器单元阵列102中的每个存储器单元是静态随机存取存储器(SRAM)。在一些实施例中，存储器单元阵列102中的每个存储器单元对应于动态随机存取存储器(DRAM)单元。在一些实施例中，存储器单元阵列102中的每个存储器单元对应于相变存储器单元。在一些实施例中，存储器单元阵列102中的每个存储器单元对应于基于充电的存储器单元。存储器单元阵列102的其他配置在本公开的范围内。

存储器单元阵列102的每个对应层中的每个存储器单元阵列还包括在第二方向X上延伸的M个字线(统称为“字线WL”)。这里的字线WL由WL[行号]_FL[楼层号]表示。在每层存储器单元阵列102内，M个字线耦合到存储器单元阵列102[0]，...，102[F-1]的存储器单元的对应行。例如，存储器单元阵列102[0]还包括M个字线WL[0]_F1[0]，WL[1]_FL[0]，...，WL[M-1]_FL[0]，其耦合到存储器单元阵列102的层0中的存储器单元的对应行。类似地，存储器单元阵列102[F-1]还包括M个字线WL[0]_FL[F-1]，WL[1]_FL[F-1]，...，WL[M-1]_FL[F-1]，其耦合到存储器单元阵列102的层F-1中的存储器单元的对应行。存储器单元阵列102具有F*M个字线WL。

存储器单元阵列102[0]中的每行存储器单元与存储器单元阵列102的层0中的字线WL[0]_FL[0]，WL[1]_FL[0]，...，WL[M-1]_FL[0]的对应字线相关联。类似地，存储器单元阵列102[F-1]中的每行存储器单元与存储器单元阵列102的层F-1的字线WL[0]_FL[F-1]，WL[1]_FL[F-1]，...，WL[M-1]_FL[F-1]中的对应字线相关联。字线WL的其他配置在本公开的范围内。

存储器单元阵列102还包括位线BL[0，0]，BL[1，0]，BL[C-1，0]，...，BL[0，M-1]，BL[1，M-1]，...，BL[C-1，M-1](统称为位线BL)耦合到存储器单元阵列102中的存储器单元的对应列和对应行。这里的位线BL由BL[列号，行号]表示。为了便于说明，存储器单元阵列102中的一些位线未在图1中示出。存储器单元阵列102具有C*M个位线BL。在一些实施例中，位线BL也称为局部位线。

存储器单元阵列102中的每列和每行与对应的位线相关联。每个位线BL在第三方向Z上延伸。

位线BL将位于存储器单元阵列102的不同层上的对应存储器单元彼此电耦合并且电耦合到选择栅极阵列104的对应的选择栅极。例如，存储器单元阵列102的行0和列0中的每个存储器单元通过位线BL[0，0]电耦合在一起，并且还耦合到选择栅极阵列104的对应的选择栅极SG[0，0]。类似地，存储器单元阵列102的行M-1和列C-1中的每个存储器单元通过位线BL[C-1，M-1]电耦合在一起，并且还耦合到选择栅极阵列104的对应的选择栅极SG[C-1，M-1]。位线的其他配置BL在本公开的范围内。

存储器单元阵列102还包括源极线SL[0，0]，SL[1，0]，...，SL[C-1，0]，...，SL[0，M-1]，SL[1，M-1]，...，SL[C-1，M-1](统称为源极线SL)，其耦合到存储器单元阵列102的对应列和对应行中的存储器单元。这里的源极线SL由SL[列号，行号]表示。为了便于说明，存储器单元阵列102中的一些源极线未在图1中示出。存储器单元阵列102具有C*M个源极线SL。在一些实施例中，源极线SL也称为局部源极线。

存储器单元阵列102中的每列和每行与对应的源极线相关联。每个源极线SL在第三方向Z上延伸。

源极线SL将位于存储器单元阵列102的不同层上的对应的存储器单元彼此电耦合，并且耦合到选择栅极阵列106的对应的选择栅极。例如，存储器单元阵列102的行0和列0中的每个存储器单元通过源极线SL[0，0]电耦合在一起，并且还耦合到选择栅极阵列106的对应的选择栅极SG*[0，0]。类似地，存储器单元阵列102的行M-1和列C-1中的每个存储器单元通过源极线SL[C-1，M-1]电耦合在一起，并且还耦合到选择栅极阵列106的对应的选择栅极SG*[C-1，M-1]。源极线SL的其他配置在本公开的范围内。

选择栅极阵列104包括选择栅极SG[0，0]，SG[1，0]，...，SG[C-1，0]，...，SG[0，M-1]，SG[1，M-1]，...，SG[C-1，M-1](统称为具有M行和C列的SELECT栅SG)，其中M和C是正整数。选择栅极SG本文是由SG[列号，行号]表示的。

选择栅极阵列104中的选择栅极SG的C个列在第一方向Y上布置。选择栅极阵列104中的选择栅极SG的R个行在第二方向X上布置。在一些实施例中，选择栅极阵列104布置在存储器电路100的第一层上。为了便于说明，选择栅极阵列104中的一些选择栅极未在图1中标记。选择栅极阵列104具有C*M个选择栅极SG。

在一些实施例中，选择栅极阵列104中的每个选择栅极SG类似于存储器单元阵列102中的对应存储器单元，并且省略了类似的详细描述。在一些实施例中，每个选择栅极SG包括选择晶体管。在一些实施例中，每个选择栅极SG包括n型晶体管、p型晶体管或传输门。

选择栅极阵列104中的每个选择栅极SG通过对应的位线BL电耦合到位于存储器单元阵列102的不同层上的对应存储器单元MC。例如，选择栅极阵列104的选择栅极SG[0，0]通过位线BL[0，0]电耦合到存储器单元阵列102的行0和列0中的每个存储器单元阵MC。例如，选择栅极阵列104的选择栅极SG[C-1，M-1]通过位线BL[C-1，M-1]电耦合到存储器单元阵列102的行M-1和列C-1中的每个存储器单元MC。

选择栅极阵列104还包括M个选择线SG[0]，SG[1]，...，SG[M-1](统称为选择线SGL)，其耦合到选择栅极阵列104的选择栅极中的对应行。这里的选择线SGL由SG[行号]表示。

选择栅极阵列104中的每行与对应的选择线相关联。每个选择线被配置为控制选择栅极阵列104中的选择栅极的对应行。每个选择线SGL在第二方向X上延伸。为了便于说明，选择栅极阵列104中的一些选择线未在图1中标记。选择栅极阵列104有M个选择线SGL。

在一些实施例中，选择栅极阵列104中的每个选择线类似于存储器单元阵列102中的对应字线WL，并且省略了类似的详细描述。选择栅极阵列104或选择线SGL的其他配置在本公开的范围内。

选择栅极阵列106包括具有M行和C列的选择栅极阵列SG*[0，0]，SG*[1，0]，...，SG*[C-1，0]，...，SG*[0，M-1]，SG*[1，M-1]，...，SG*[C-1，M-1](统称为选择栅极SG*)。这里的选择栅极SG*用SG*[列号，行号]表示。

选择栅极阵列106中的选择栅极SG*的C个列在第一方向Y上布置。选择栅极阵列106中的选择栅极SG*的R个行在第二方向X上布置。在一些实施例中，选择栅极阵列106布置在存储器电路100的第三层上。为了便于说明，选择栅极阵列106中的一些选择栅极未在图1中标记。选择栅极阵列106具有C*M个选择栅极SG*。

在一些实施例中，选择栅极阵列106中的每个选择栅极SG*类似于存储器单元阵列102中的对应存储器单元或者选择栅极阵列104中的对应选择栅极，并且省略了类似的详细描述。在一些实施例中，每个选择栅极SG*包括选择晶体管。在一些实施例中，每个选择栅极SG*包括n型晶体管、p型晶体管或传输门。

选择栅极阵列106中的每个选择栅极SG*通过源极线SL电耦合到位于存储器单元阵列102的不同层上的对应存储器单元MC。例如，选择栅极阵列106的选择栅极SG*[0，0]通过源极线SL[0，0]电耦合到存储器单元阵列102的行0和列0中的每个存储器单元MC。例如，选择栅极阵列106的选择栅极SG*[C-1，M-1]通过源极线SL[C-1，M-1]电耦合到存储器单元阵列102的行M-1和列C-1中的每个存储器单元MC。

选择栅极阵列106还包括M个选择线SG*[0]，SG*[1]，...，SG*[M-1](统称为选择线SGL*)，耦合到选择栅极阵列106中的选择栅极的对应行。这里的选择线SGL*由SG*[行号]表示。

选择栅极阵列106中的每行与对应的选择线相关联。每个选择线被配置为控制选择栅极阵列106中的选择栅极的对应行。每个选择线SGL*在第二方向X上延伸。为了便于说明，选择栅极阵列106中的一些选择线未在图1中标记。选择栅极阵列106具有M个选择线SGL*。

在一些实施例中，选择栅极阵列106中的每个选择线SGL*类似于存储器单元阵列102中的对应字线WL，省略类似的详细描述。选择栅极阵列106或选择线SGL*的其他配置在本公开的范围内。

存储器单元阵列102还包括C个全局位线GBL[0]，GBL[1]，...，GBL[C-1](统称为全局位线GBL)，其耦合到选择栅极104中的选择栅极的对应列。这里的全局位线GBL由GBL[列号]表示。选择栅极阵列104中的每列与对应的全局位线相关联。

全局位线GBL[0]电耦合到选择栅极阵列104的选择栅极的列0。换句话说，选择栅极阵列104的列0中的选择栅极阵列104的行0到M-1通过全局位线GBL[0]耦合在一起。

类似地，全局位线GBL[C-1]电耦合到选择栅极阵列104的选择栅极的列C-1。选择栅极阵列104的列C-1中的选择栅极阵列104中的行0到M-1通过全局位线GBL[C-1]耦合在一起。

选择栅极阵列104的每列选择栅极被配置为选择性地耦合对应的全局位线和局部位线的对应列。例如，选择栅极阵列104的选择栅极SG[0，0]，SG[1，0]，...，SG[C-1，0]的列0被配置为选择性地耦合对应的全局位线GBL[0]和局部位线BL[0，0]，BL[0，1]，...，BL[0，M-1]的对应列。

类似地，选择栅极阵列104的选择栅极SG[C-1，0]，SG[C-1，1]，...，SG[C-1，M-1]的列C-1被配置为选择性地耦合在对应的全局位线GBL[C-1]和局部位线BL[C-1，0]，BL[C-1，1]，...，BL[C-1，M-1]的对应列之间。

每个全局位线GBL包括至少在第一方向Y上延伸的导电部分130、在第三方向Z上延伸并且耦合到选择栅极阵列104的对应选择栅极和导电部分130的M个导电部分132[0]，132[1]，...，132[M-1]。例如，全局位线GBL[C-1]包括在至少第一方向Y上延伸的导电部分130，导电部分132[0]，132[1]，...，132[M-1](下文中称为一组导电部分132)在第三方向Z上延伸，耦合到选择栅极阵列104的对应选择栅极SG[C-1，0]，SG[C-1，1]，...，SG[C-1，M-1]和导电部分130。为了便于说明，全局位线GBL中的一些导电部分130和导电部分132[0]，132[1]，...，132[M-1]未在图1中示出。

至少全局位线GBL、导电部分130或导电部分132的其他配置在本公开的范围内。

存储器单元阵列102还包括C个全局源极线GSL[0]，GSL[1]，...，GSL[C-1](统称为全局源极线GSL)，其耦合到选择栅极阵列106中的选择栅极的对应列。本文的全局源极线GSL由GSL[列号]表示。选择栅极阵列106中的每列与对应的全局源极线相关联。

全局源极线GSL[0]电耦合到选择栅极阵列106的选择栅极的列0。换句话说，选择栅极阵列106的列0中的选择栅极阵列106的行0到M-1通过全局源极线GSL[0]耦合在一起。

类似地，全局源极线GSL[C-1]电耦合到选择栅极阵列106的选择栅极的列C-1。换句话说，选择栅极阵列106的列C-1中的选择栅极阵列106的行0到M-1通过全局源极线GSL[C-1]耦合在一起。

选择栅极阵列106的选择栅极的每列被配置为选择性地耦合对应的全局源极线和对应的局部源极线的列。例如，选择栅极阵列106的选择栅极SG[0，0]，SG[1，0]，...，SG[C-1，0]的第0列被配置为选择性地耦合对应的全局源极线GSL[0]和局部源极线SL[0，0]，SL[0，1]，...，SL[0，M-1]的对应列。

类似地，选择栅极阵列106的选择栅极SG[C-1，0]，SG[C-1，1]，...，SG[C-1，M-1]的列C-1被配置为选择性地耦合对应的全局源极线GSL[C-1]和局部源极线SL[C-1，0]，SL[C-1，1]，...，SL[C-1，M-1]的对应列。

每个全局源极线GSL包括在至少第一方向Y上延伸的导电部分140，M个导电部分142[0]，142[1]，...，142[M-1]在第三方向Z上延伸，并且耦合到选择栅极阵列106的对应选择栅极和导电部分140。例如，全局源极线GSL[C-1]包括在至少第一方向Y上延伸的导电部分140以及在第三方向Z上延伸的导电部分142[0]，142[1]，...，142[M-1](下文中称为一组导电部分142)，耦合到选择栅极阵列106的对应的选择栅极SG*[C-1，0]，SG*[C-1，1]，...，SG*[C-1，M-1]和导电部分140。为了便于说明，全局源极线GSL中的一些导电部分140和导电部分142[0]，142[1]，...，412[M-1]未在图1中示出。

至少全局源极线GSL、导电部分140或一组导电部分142的其他配置在本公开的范围内。

存储器电路100的其他配置在本公开的范围内。在一些实施例中，选择栅极阵列104或106不包括在存储器电路100中。在一些实施例中，选择栅极阵列104或106位于存储器单元阵列102的一个或多个F层之间。

图2A是根据一些实施例的存储器电路200的电路图。图2B-图2C是为了便于说明对应于存储器电路200的对应部分200B-200C的对应电路图。部分200B包括存储器电路200的列0和行0-2的图2A的存储器电路200的一个或多个特征，并且部分200C包括存储器电路200的列0-2和列0的图2A的存储器电路200的一个或多个特征。

存储器电路200是图1的存储器电路100的实施例，因此省略了类似的详细描述。

存储器电路200涉及图1的存储器电路100。与图1-图10(如下所示)中的一个或多个的组件相同或类似的组件给出相同的附图标记，因此省略其详细描述。为了便于说明，图2A-图2C的一些标记元件未在图2A-图2C的每个中标记。在一些实施例中，图2A-图2C包括图2A-图2C中未示出的附加元件。

存储器电路200包括存储器单元阵列202、选择栅极阵列204和选择栅极阵列206。

存储器单元阵列202是图1的存储器单元阵列102的实施例。选择栅极阵列204是图1的选择栅极阵列104的实施例，选择栅极阵列206是图1的选择栅极阵列106的实施例。因此，因此省略了类似的详细描述。

存储器单元阵列202包括布置在存储器单元阵列202的层F的对应层0，...，F-1上的存储器单元阵列202[0]，...，202[F-1]。存储器单元阵列202[0]，...，202[F-1]是图1的存储器单元阵列102[0]，...，102[F-1]的实施例。因此，因此省略了类似的详细描述。

存储器单元阵列202的每个存储器单元阵列202[0]，...，202[F-1]包括具有M行和C列且在层F的对应层0，...，F-1上的存储器单元阵列MC[0，0，层]，MC[1，0，层]，...，MC[C-1，0，层]，...，MC[0，M-1，层]，MC[1，M-1，层]，...，MC[C-1，M-1，层]。

每个存储器单元MC包括对应的晶体管(统称为晶体管210)。这里的晶体管210由210[列号，行号，层号或楼层号]表示。例如，存储器单元阵列202[0]包括在对应层0上的晶体管210[0，0，0]，210[1，0，0]，...，210[C-1，0，0]，...，210[0，M-1，0]，210[1，M-1，0]，...，210[C-1，M-1，0]。为了便于说明，存储器单元阵列202的一些晶体管210未标记在图2A中。

每个晶体管210是n型晶体管。在一些实施例中，晶体管210中的每个是n型金属氧化物半导体(NMOS)晶体管。其他晶体管类型在本公开的范围内。在一些实施例中，晶体管210中的每个是p型晶体管。在一些实施例中，晶体管210中的每个是P型金属氧化物半导体(PMOS)晶体管。

每个晶体管210包括耦合到对应字线WL的栅极、耦合到至少一个对应的极线SL的源极和耦合到至少对应位线BL的漏极。其他晶体管端子在本公开的范围内。例如，可以将本公开中的相同晶体管的漏极和源极的引用改变为相同晶体管的源极和漏极。

对于存储器单元阵列202的每层，每个晶体管210具有耦合到对应层内的字线的栅极。例如，在层0中，每个晶体管210具有耦合到层0内的字线的对应栅极。换句话说，字线WL[0]_FL[0]，WL[1]_FL[0]，...，WL[M-1]_FL[0]通过对应晶体管的每个栅极耦合到存储器单元阵列102的层0中的对应行晶体管(例如，存储器单元)。每个栅极被配置为在对应的字线WL上接收对应的字线信号(未标记)。

支列(pillar)包括在特定行和特定列内的存储器单元阵列202的存储器单元阵列202的每层中的存储器单元、在相同的特定行和相同的特定列内的选择栅极阵列204的选择栅极、以及在相同的特定行和相同的特定列内的选择栅极阵列206的选择栅极。例如，在存储器电路200的行0和列0中的支列250(图2B)对应于存储器单元阵列202的每层的行0和列0中的存储器单元210[0，0，0]，210[0，0，1]，...，210[0，0，F-1]、行0和列0中选择晶体管212[0，0]、以及行0和列0中选择晶体管214[0，0]。

在每个支列内，存储器单元阵列202的每层上的每个对应存储器单元的漏极通过支列中的局部位线耦合在一起，并且还耦合到支列中的选择栅极阵列204的选择栅极的对应漏极/源极。例如，存储器单元阵列202的每层的行0和列0中的对应存储器单元210[0，0，0]，210[0，0，1]，...，210[0，0，F-1]中的漏极通过位线BL[0，0]耦合在一起，并且还耦合到支列250(图2B)中的选择晶体管212[0，0]的漏极/源极。

在每个支列内，存储器单元阵列202的每层上的每个对应存储器单元的源极通过支列中的局部源极线耦合在一起，并且还耦合到支列中的选择栅极阵列204的选择栅极的对应漏极/源极。例如，存储器单元阵列202的每层的行0和列0中的对应存储器单元210[0，0，0]，210[0，0，1]，...，210[0，0，F-1]的源极通过源极线SL[0，0]耦合在一起，并且还耦合到支列250(图2B)中的选择晶体管214[0，0]的漏极/源极。

选择栅极阵列204包括选择栅极阵列SG[0，0]，SG[1，0]，...，SG[C-1，0]，...，SG[0，M-1]，SG[1，M-1]，...，SG[C-1，M-1]，如图1所示。

选择栅极阵列204的每个选择栅极SG[0，0]，SG[1，0]，...，SG[C-1，0]，...，SG[0，M-1]，SG[1，M-1]，...，SG[C.-1，M-1]包括对应的选择晶体管212[0，0]，212[1，0]，...，212[C-1，0]，...，212[0，M-1]，212[1，M-1]，...，212[C-1，M-1](统称为选择晶体管212)。这里的选择晶体管212由212[列号，行号]表示。为了便于说明，存储器电路200的一些选择晶体管212未在图2A中标记。

选择晶体管212的每列被配置为选择性地将对应的全局位线和局部位线的对应列耦接在一起。例如，选择晶体管212[0，0]，212[0，1]，...，212[0，M-1]的列0被配置为选择性地耦合对应的全局位线GBL[0]和局部位线BL[0，1]，BL[0，1]，...，BL[0，M-1]的对应列。

选择晶体管212中的每个是n型晶体管。在一些实施例中，选择晶体管212中的每个是NMOS晶体管。其他晶体管类型在本公开的范围内。在一些实施例中，选择晶体管212中的每个是p型晶体管。在一些实施例中，选择晶体管212中的每个是PMOS晶体管。

每个选择晶体管212包括耦合到对应的选择线SGL的栅极、耦合到至少对应的全局位线GBL的漏极/源极和耦合到至少对应的位线BL的源极/漏极。

选择晶体管212的对应行的每个栅极电耦合到对应的选择线SG[0]，SG[1]，...，SG[M-1]，并且被配置为接收对应的选择线信号SLS[0]，SLS[1]，...，SLS[M-1]。响应于在对应的选择线SG[0]，SG[0]，...，SG[M-1]上接收的对应的选择线信号SLS[0]，SLS[1]，...，SG[M-1]，选择晶体管212的每个选择晶体管被使能或禁用。

如果使能，则选择晶体管212的选择晶体管电耦合对应的全局位线和对应的局部位线。如果禁用，则选择晶体管212的选择晶体管电耦合对应的全局位线和局部位线的对应列。在一些实施例中，选择晶体管212的一行被使能一持续时间(在图3B中的时间T1-T2之间)，并且在相同的时间(在图3B中的时间T1-T2之间)禁用选择晶体管212的其他行。

在每个支列内，每个对应的选择晶体管212的漏极/源极耦合到支列中的对应全局位线GBL。例如，行0和列0中的对应选择晶体管212[0，0]的漏极/源极耦合到支列250中的全局位线GBL[0](图2B-图2C)。

在每列内，全局位线GBL电耦合到列内的每个对应选择晶体管212的每个漏极/源极。例如，在列0中，全局位线GBL[0]电耦合到列0中的选择晶体管212[0，0]，212[0，1]，...，212[0，M-1]的每个漏极/源极。因此，对应列内的每个选择晶体管212被配置为共享对应的全局位线GBL。

在每个支列内，每个对应的选择晶体管212的源极/漏极耦合到支列中的对应的局部位线BL。例如，行0和列0中的对应选择晶体管212[0，0]的源极/漏极耦合到支列250中的局部位线BL[0，0](图2B-图2C)。

在每个支列内，每个对应的选择晶体管212的源极/漏极通过对应的局部位线BL耦合到支列中的存储器单元阵列202的每层上的每个对应存储器单元的漏极。例如，行0和列0中的对应选择晶体管212[0，0]的源极/漏极通过局部位线BL[0，0](图2B-图2C)耦合到支列250中的存储器单元阵列202的每层的行0和列0中的存储器单元210[0，0，0]，210[0，0，1]，...，210[0，0，F-1]。

选择栅极阵列206包括选择栅极阵列SG*[0，0]，SG*[1，0]，...，SG*[C-1，0]，...，SG*[0，M-1]，SG*[1，M-1]，...，SG*[C-1，M-1]，如图1所示。

选择栅极阵列206的每个选择栅极SG*[0，0]，SG*[1，0]，...，SG*[C-1，0]，...，SG*[0，M-1]，SG*[1，M-1]，...，SG*[C-1，M-1]包括对应的选择晶体管214[0，0]，214[1，0]，...，214[C-1，0]，...，214[0，M-1]，214[1，M-1]，...，214[C-1，M-1](统称为选择晶体管214)。这里的选择晶体管214由214[列号，行号]表示。为了便于说明，存储器电路200的一些选择晶体管214未在图2A中标记。

选择晶体管214的每列被配置为选择性地将对应的全局源极线和局部源极线的对应列连接在一起。例如，选择晶体管214[0，0]，214[0，1]，...，214[0，M-1]的列0被配置为选择性地耦合对应的全局源极线GSL[0]和局部源极线SL[0，0]，SL[0，1]，...，SL[0，M-1]的对应列。

选择晶体管214中的每个是n型晶体管。在一些实施例中，选择晶体管214中的每个是NMOS晶体管。其他晶体管类型在本公开的范围内。在一些实施例中，选择晶体管214中的每个是p型晶体管。在一些实施例中，选择晶体管214中的每个是PMOS晶体管。

在一些实施例中，选择晶体管212或214的至少一个选择晶体管包括并联耦合的多个晶体管(例如，多个单元)，从而增强了对应的选择栅极SG的驱动电流能力。

在一些实施例中，选择晶体管212或214的至少一个选择晶体管具有与存储器单元阵列202的对应存储器单元中的至少一个晶体管210或者选择晶体管212或214中的另一个选择晶体管相同的晶体管尺寸。在一些实施例中，晶体管尺寸包括多个鳍中的一个或多个、沟道长度或沟道宽度。在一些实施例中，选择晶体管212或214的至少一个选择晶体管具有不同的晶体管尺寸，作为存储器单元阵列202的对应存储器单元中的至少一个晶体管210或选择晶体管212或214的另一个选择晶体管。

每个选择晶体管214包括耦合到对应的选择线SGL*的栅极、耦合到至少一个对应全局源极线GSL的漏极/源极和耦合到至少对应的源极线SL的源极/漏极。

选择晶体管214的对应行的每个栅极电耦合到对应的选择线SG*[0]，SG*[1]，...，SG*[M-1]，并且被配置为接收对应的选择线信号SLS*[0]，SLS*[1]，...，SLS*[M-1]。响应于在对应的选择线SG*[0]，SG*[1]，...，SG*[M-1]上接收的对应选择线信号SLS*[0]，SLS*[1]，...，SLS*[M-1]，选择晶体管214的每个选择晶体管被使能或禁用。在一些实施例中，至少选择线信号SLS*[0]，SLS*[1]，...，SLS*[M-2]或SLS*[M-1]等于至少对应的选择线信号SLS[0]，SLS[1]，...，SLS[M-2]或SLS[M-1]。

如果使能，则选择晶体管214的选择晶体管电耦合对应的全局源极线和对应的局部源极线。如果禁用，则选择晶体管214的选择晶体管电耦合对应的全局源极线和局部源极线的对应列。在一些实施例中，选择晶体管214的一行使能一持续时间(在图3B中的时间T1-T2之间)，并且在相同的时间(在图3B中的时间T1-T2之间)禁用选择晶体管214的其他行。

在一些实施例中，选择晶体管212的使能或禁用的定时与选择晶体管214的使能或禁用的定时同步。

在每个支列内，每个对应的选择晶体管214的漏极/源极耦合到支列中的对应全局源极线GSL。例如，行0和列0中的对应选择晶体管214[0，0]的漏极/源极耦合到支列250中的全局源极线GSL[0](图2B-图2C)。

在每列内，全局源极线GSL电耦合到列内的每个对应的选择晶体管214的每个漏极/源极。例如，在列0中，全局源极线GSL[0]电耦合到列0中的选择晶体管214[0，0]，214[0，1]，...，214[0，M-1]的每个漏极/源极，因此，对应列内的每个选择晶体管214被配置为共享对应的全局源极线GSL。

在每个支列内，每个对应的选择晶体管214的源极/漏极耦合到支列中的对应的局部源极线SL。例如，行0中的对应选择晶体管214[0，0]的源极/漏极耦合到支列250中的局部源极线SL[0，0](图2B-图2C)。

在每个支列内，每个对应的选择晶体管214的源极/漏极通过对应的局部源极线SL耦合到支列中的存储器单元阵列202的每层上的每个对应存储器单元的源极。例如，行0和列0中对应的选择晶体管214[0，0]的源极/漏极通过局部源极线SL[0，0](图2B-图2C)耦合到支列250中的存储器单元阵列202的每层的行0和列0中的存储器单元210[0，0，0]，210[0，0，1]，...，210[0，0，F-1]的源极。

在一些实施例中，通过在持续时间内使能选择晶体管214的一行，并且通过在相同持续时间中禁用相同列中的选择晶体管214的其他行，相同列中的全局源极线GSL能够被共享。

在一些实施例中，通过在持续时间内使能选择晶体管212的一行，并且通过在相同持续时间中禁用相同列中的选择晶体管212的其他行，与其他方法相比减少了禁用的选择晶体管212的局部位线BL负载。类似地，在一些实施例中，通过在持续时间内使能选择晶体管214的一行，并且通过在相同持续时间中禁用相同列中的选择晶体管214的其他行，其他方法相比减小了禁用的选择晶体管214的局部源极线SL负载。在一些实施例中，通过减小局部BL/SL负载，减少了存储器电路200的总BL/SL负载和电容，从而使得与其他方法相比改进了存储器电路200的预充电和感测速度。

图3A是根据一些实施例的存储器电路300A的电路图。

存储器电路300A是图2A-图2C的存储器电路200的部分。例如，存储器电路300A对应于图2B的存储器电路200的部分200B的行0和1。

图3B是根据一些实施例的存储器电路(诸如图2A-图2C中的存储器电路200的部分300A)的波形的时序图300B，。

存储器电路300A和定时图300B是使能选择晶体管212和214的一行(例如，行0)、并禁用相同列(列0)中的选择晶体管212和214的其他行(例如，行1至M-1)的示例。

在一些实施例中，图3B是图1和图2A-图2C的至少电路100-200或图4-图8的存储器电路400-800的波形的时序图300B。

在时间T0处，选择线信号SLS[0]、选择线信号SLS*[0]、选择线信号SLS[1]、2选择线信号SLS*[1]中的每个从而使得对应的选择晶体管212[0，0]，214[0，0]，212[0，1]，214[0，1]截止。通过截止选择晶体管212[0，0]，位线BL[0，0]不耦合到全局位线GBL[0]，并且通过截止选择晶体管214[0，0]，源极线SL[0，0]不耦合到全局源极线GSL[0]。通过截止选择晶体管212[0，1]，位线BL[0，1]不耦合到全局位线GBL[0]，并且通过截止选择晶体管214[0，1]，源极线SL[0，1不耦合到全局源极线GSL[0]。

在时间T0处，字线W1[0]_FL[0]*的字线信号WL[0]_FL[0]*、字线WL[1]]_FL[0]的字线信号WL[1]_FL[0]*-字线WL[1]_FL[F-1]的字线信号WL[1]_FL[F-1]*为逻辑低。

在时间T1处，选择线信号SLS[0]和选择线信号SLS*[0]从逻辑低转变到逻辑高。响应于选择线信号SLS[0]和选择线信号SLS*[0]为逻辑高，导致选择晶体管212和214[0，0]被使能或导通。通过导通选择晶体管212[0，0]，位线BL[0，0]耦合到全局位线GBL[0]，并且通过导通选择晶体管214[0，0]，源极线SL[0，0]耦合到全局源极线GSL[0]。因此，从位线BL[0，0]到全局位线GBL[0]的电流路径IBL被关闭，并且从源极线SL[0，0]到全局源极线GBL[0]的电流路径ISL被关闭。然而，由于选择晶体管212[0，1]被截止，从位线BL[0，1]到全局位线GBL[0]的电流路径打开，并且选择晶体管214[0，1]被截止，从源极线SL[0，1]到全局源极线GBL[0]的电流路径打开。因此，选择选择晶体管212[0，0]和214[0，0]的一行(例如，行0)，以及相同列中的选择晶体管212[0，1]和214[0，1]的其他行(例如，行1至M-1)未被选择或禁用。

在时间T1处，所选存储器单元(例如，晶体管210[0，0，0])的字线信号WL[0]_FL[0]*还从逻辑低转变到逻辑高。换句话说，存储器单元阵列202[0]中的所选存储器单元MC[0，0，0，0]被使能，并且可以从所选存储器单元读取数据。响应于字线信号WL[0]_FL[0]*为逻辑高，导致晶体管210[0，0，0]被使能或导通。通过导通晶体管210[0，0，0]，位线BL[0，0]和源极线SL[0，0]一起允许全局位线GBL[0]和全局源极线GSL[0]耦合在一起。

在一些实施例中，与存储器单元210[0，0，0]在相同支列内的存储器单元阵列202的其他层的一个或多个存储器单元未被选择。在一些实施例中，存储器单元阵列202的行0和列0的未选择存储器单元具有对应字线WL[0]_FL[1]-WL[0]_FL[F-1]的对应逻辑低字线信号。

在一些实施例中，存储器单元阵列202中的其他行中的存储器单元未被选择。在一些实施例中，存储器单元阵列202中的其他行中的未选择存储器单元具有为逻辑低的对应字线信号WL[1]_FL[0]*至WL[1]_FL[F-1]*。

在时间T2处，选择线信号SLS[0]和选择线信号SLS*[0]从逻辑高转变到逻辑低。响应于选择线信号SLS[0]和选择线信号SLS*[0]为逻辑低，导致选择晶体管212和214[0，0]被禁用或截止。通过截止选择晶体管212[0，0]，位线BL[0，0]与全局位线GBL[0]解耦，并且通过截止选择晶体管214[0，0]，源极线SL[0，0]与全局源极线GSL[0]解耦。因此，从位线BL[0，0]到全局位线GBL[0]的电流路径IBL打开，并且从源极线SL[0，0]到全局源极线GBL[0]的电流路径ISL打开。因此，选择晶体管212[0，0]和214[0，0]的行0被取消选择。

在时间T2处，晶体管210[0，0，0]的字线信号WL[0]_FL[0]*从逻辑转变高到逻辑低。换句话说，存储器单元阵列202[0]中的所选存储器单元MC[0，0，0]被禁用或取消选择，并且不再从未选择存储器单元读取数据。响应于字线信号WL[0]_FL[0]*为逻辑低，导致晶体管210[0，0，0]被禁用或截止。通过截止晶体管210[0，0，0]，位线BL[0，0]与源极线SL[0，0]断开连接。

图4是根据一些实施例的存储器电路400的电路图。

存储器电路400是图1的存储器电路100的实施例，因此省略了类似的详细描述。

存储器电路400是图2A-图2C的存储器电路200的变型。存储器电路400对应于存储器电路200的部分。例如，存储器电路400对应于存储器电路200的列0和行0-行3。

与存储器电路200相比，存储器电路400还包括预解码器电路402、选择线驱动电路404、预解码器电路410和字线驱动电路412。

预解码器电路402包括预解码器电路402[0]，...，402[3]。在一些实施例中，预解码器电路402被配置为预解码选择栅极阵列204和206中的地址部分，其识别选择栅极阵列204或206中的选择栅极的行。在一些实施例中，预解码器电路402包括行解码器电路(未示出)。

选择线驱动电路404包括选择线驱动电路404[0]，...，404[3]。在一些实施例中，选择线驱动电路404被配置为生成选择线信号SLS[0]，...，SLS[3]。每个预解码器电路402[0]，...，402[3]耦合到对应的选择线驱动电路404[0]，...，404[3]。

每个选择线驱动电路耦合到存储器电路400的每个对应行内的一对选择栅极。每个选择线驱动电路404[0]，...，404[3]通过对应的选择线SG[0]，...，SG[3]耦合到选择栅极阵列204的对应选择栅极(例如，选择晶体管212[0，0]，...，212[0，3])，并且通过对应的选择线SG*[0]，...，SG*[3]耦接到对应的选择栅极(例如，选择晶体管214[0，0]，...，214[0，3])。在一些实施例中，选择栅极阵列204的每个选择栅极(例如，选择晶体管212[0，0]，...，212[0，3])具有与存储器电路400的相同行中的选择栅极阵列206的对应选择栅极(例如，选择晶体管214[0，0]，...，214[0，3])相同的选择线信号(例如，SLS[0]，...，SLS[3])。

预解码器电路410包括预解码器电路410[0]，...，410[3]。在一些实施例中，预解码器电路410被配置为预解码存储器单元阵列202中的地址部分，其识别存储器单元阵列202中的行。在一些实施例中，预解码器电路410包括行解码器电路。

字线驱动电路412包括字线驱动电路412[0]，...，412[3]。每个预解码器电路410[0]，...，410[3]耦合到对应的字线驱动电路412[0]，...，412[3]。在一些实施例中，字线驱动电路412被配置为在对应的字线上生成字线信号。例如，字线驱动电路412[0]被配置为在字线WL[0]_FL[0]，...，WL[3]_FL[0]上生成字线信号，并且字线驱动电路412[1]被配置为在字线WL[0]_FL[F-1]，...，WL[3]_FL[F-1]上生成字线信号。

每个字线驱动电路耦合到存储器电路400的每个对应行和层内的每个字线。例如，字线驱动电路412[0]耦合到存储器单元阵列202的层0上的字线WL[0]_FL[0]，...，WL[3]_FL[0]。类似地，字线驱动电路412[3]耦合到存储器单元阵列202的层F-1上的字线WL[0]_FL[F-1]，...，WL[3]_FL[F-1]。换句话说，字线驱动电路412由存储器单元阵列202的相同层中的每行存储器单元共享。

在一些实施例中，通过使用布置的至少预先解码器电路402、选择线驱动电路404、预解码器电路410或字线驱动电路412，存储器电路比其他方法包括更少的驱动电路(例如，选择线驱动电路404和字线路驱动电路412)。在一些实施例中，通过减少驱动电路的数量，存储器电路400占据与其他方法相比的更少区域。在一些实施例中，通过存储器电路400减少的驱动电路的数量至少为70％。

虽然关于存储器电路200的1列(例如，列0)和4行(例如，行0-行3)描述了图4，但是存储器电路400的特征适用于存储器电路200的每个行和列，并且为了简明而被省略。

图5A是根据一些实施例的存储器电路500的电路图。图5B是简化以易于说明的存储器电路500的对应部分500B的对应电路图。部分500B包括用于图5A的存储器电路500的列0和行0的一个或多个特征，并且省略了类似的详细描述。

存储器电路500是图2A-图2C的存储器电路200的变型。例如，存储器电路500对应于没有选择栅极阵列204的存储器电路200。

存储器电路500是示意表示的图1的存储器电路100的实施例，因此省略了类似的详细描述。

存储器电路500是图2A-图2C的存储器电路200的变型。与图2A-图2C的存储器电路200相比，存储器电路500不包括选择栅极阵列204、选择晶体管212和选择线SG。

通过不包括选择栅极阵列204、选择晶体管212和选择线SG，全局位线GBL的每列直接耦合到局部位线BL的列。例如，列0内的全局位线GBL[0]直接耦合到存储器电路500的列0内的每个局部位线BL[0，0]，BL[0，1]，...，BL[0，M-1]在。

通过不包括选择栅极阵列204、选择晶体管212和选择线SG，存储器电路500的对应列内的每个位线BL耦合在一起。例如，存储器电路500列0内的局部位线BL[0，0]，BL[0，1]，...，BL[0，M-1]中的每个通过全局位线GBL[0]彼此耦合。

在每个支列内，支列内的存储器单元阵列202的每层上的每个对应存储器单元的漏极通过对应的局部位线BL耦合到对应的全局位线GBL。例如，支列550(图5B所示)内的存储器单元阵列202的每层的行0和列0中的对应存储器单元210[0，0，0]，210[0，0，1]，...，210[0，0，F-1]的漏极通过对应的局部位线BL[0，0]耦合到对应的全局位线GBL[0]。

在一些实施例中，通过在存储器电路500中包括选择栅极阵列206、选择晶体管214和选择线SG*，存储器电路500中的选择晶体管214的一行被使能一持续时间，并且在相同的持续时间内禁用相同列中的选择晶体管214的其他行，从而与其他方法相比减少了禁用的选择晶体管214的局部源极线SL负载。在一些实施例中，通过减小局部SL负载，减小了存储器电路500的总SL负载和电容，从而与其他方法相比改进了存储器电路500的预充电和感测速度。

图6A是根据一些实施例的存储器电路600的电路图。图6B是简化以便于说明的存储器电路600的对应部分600B的对应电路图。部分600B包括用于存储器电路600的列0和行0的图6A的存储器电路600的一个或多个特征，并且省略了类似的详细描述。部分600B对应于支列650。

存储器电路600是图2A-图2C的存储器电路200的变型。例如，存储器电路600对应于没有选择栅极阵列206的存储器电路200。

存储器电路600是示意表示的图1的存储器电路100的实施例，因此省略了类似的详细描述。

存储器电路600是图2A-图2C的存储器电路200的变型。与图2A-图2C的存储器电路200相比，存储器电路600不包括选择栅极阵列206、选择晶体管214和选择线SG*。

通过不包括选择栅极阵列206、选择晶体管214和选择线SG*，全局源极线GSL的每列直接耦合到局部源极线SL的列。例如，列0内的全局源极线GSL[0]直接耦合到存储器电路600的列0内的局部源极线SL[0，0]，SL[0，1]，...，SL[0，M-1]。

通过不包括选择栅极阵列206、选择晶体管214和选择线SG*，在存储器电路600的对应列内的每个源极线SL耦合在一起。例如，存储器电路600的列0中的局部源极线SL[0，0]，SL[0，1]，...，SL[0，M-1]中的每个通过全局源极线GSL[0]彼此耦合。

在每个支列内，支列内的存储器单元阵列202的每层上的每个对应存储器单元的漏极通过对应的局部源极线SL耦合到对应的全局源极线GSL。例如，支列650(如图6B所示)内的存储器单元阵列202的每层的行0和列0中的对应存储器单元210[0，0，0]，210[0，0，1]，...，210[0，0，F-1]的漏极通过对应的局部源极线SL[0，0]耦合到对应的全局源极线GSL[0]。

在一些实施例中，通过在存储器电路600中包括选择栅极阵列204、选择晶体管212和选择线SG，存储器电路600中的选择晶体管212的一行被使能一持续时间，并且在相同的持续时间内禁用相同列中的选择晶体管212的其他行，从而与其他方法相比减少了禁用的选择晶体管212的局部位线BL负载。在一些实施例中，通过减小局部BL负载，减小了存储器电路600的总BL负载和电容，从而与其他方法相比改进了存储器电路600的预充电和感测速度。

图7A是根据一些实施例的存储器电路700的电路图。图7B是简化以便于说明的存储器电路700的对应部分700B的对应电路图。部分700B包括用于存储器电路700的列0和行0的图7A的存储器电路700的一个或多个特征，并且省略了类似的详细描述。部分700B对应于支列750。

存储器电路700是图2A-图2C的存储器电路200的变型。例如，存储器电路700对应于没有选择栅极阵列206的存储器电路200，并且选择栅极阵列204位于两个先前相邻的存储器单元阵列202之间。

存储器电路700是示意图表示的图1的存储器电路100的实施例，因此省略了类似的详细描述。

存储器电路700是图2A-图2C的存储器电路200的变型。与图1和图2A-图2C的存储器电路200相比，存储器电路700不包括选择栅极阵列206、选择晶体管214和选择线SG*，并且选择栅极阵列204位于图2A中相邻的存储器单元阵列202的两层之间。在一些实施例中，如果它们直接彼此相邻，则两个元件彼此邻接。

存储器单元阵列202包括存储器单元的F层(例如，层0，1，2，...，F-1)。在图7A-图7B中，选择栅极阵列204位于存储器单元阵列202的层1和层2之间。存储器电路700或选择栅极阵列204的其他层配置在本公开的范围内。选择栅极阵列204可以位于存储器单元阵列202的其他层之间，并且在本公开的范围内。例如，在一些实施例中，选择栅极阵列204位于存储器单元阵列202的层F-1和层F-2之间。

存储器单元阵列202被细分为位于选择栅极阵列204下方的存储器单元阵列702a(存储器单元阵列202[0]，202[1])、和位于选择栅极阵列204上方的存储器单元阵列702b(存储器单元阵列202[2]，202[F-1])。

通过在存储器单元阵列202的层1和层2之间定位选择栅极阵列204，全局位线GBL的每列直接耦合到对应晶体管210(存储器单元MC)的漏极/源极，对应晶体管210位于存储器单元的列内的选择栅极阵列204下方的存储器单元阵列202的层上。例如，列0内的全局位线GBL[0]直接耦合到存储器单元阵列202的列0内的晶体管210[0，0，0]和210[0，0，1]的每个源极/漏极。

通过在存储器单元阵列202的层1和层2之间定位选择栅极阵列204，局部位线BL的每列直接耦合到对应晶体管210(存储器单元MC)的源极/漏极，对应晶体管210位于存储器单元的列内的选择栅极阵列204下方的存储器单元阵列202的层上。例如，列0内的局部位线BL[0]直接耦合到存储器单元阵列202的列0内的晶体管210[0，0，0]和210[0，0，1]的每个源极/漏极。

在每个支列内，每个对应的选择晶体管212的源极/漏极通过对应的局部位线BL耦合到每个对应存储器单元的源极/漏极，对应存储器单元位于选择晶体管212下方的存储器单元阵列202的层上。例如，如图7B所示，在行0和列0中，位于存储器单元阵列202的层0和层1上方的对应选择晶体管212[0，0]的源极/漏极通过局部位线BL[0，0]耦合到支列750(如图7B所示)中的存储器单元阵列202的对应层0和层1的存储器单元210[0，0，0]和210[0，0，1]的源极/漏极。

通过在存储器单元阵列202的层1和层2之间定位选择栅极阵列204，SG阵列204的每个选择晶体管212将对应的局部位线BL和对应的局部源极线SL电耦接在一起。例如，存储器电路700的行0和列0的选择晶体管212[0，0]将局部位线BL[0]和局部源极线SL[0]电耦合在一起。

通过在存储器单元阵列202的层1和层2之间定位选择栅极阵列204，全局源极线GSL的每列直接耦合到对应晶体管210(存储器单元MC)的源极/漏极，对应晶体管210位于存储器单元的列内的选择栅极阵列204上方的存储器单元阵列202的层上。例如，如图7B中所示，列0内的局部源极线GSL[0]直接耦合到存储器单元阵列202的列0内的晶体管210[0，0，F-2]和210[0，0，F-1]的每个源极/漏极。

通过在存储器单元阵列202的层1和层2之间定位选择栅极阵列204，局部源极线SL的每列直接耦合到对应晶体管210(存储器单元MC)的漏极/源极，对应晶体管210位于存储器单元的列内的选择栅极阵列204上方的存储器单元阵列202的层上。例如，如图7B所示，列0内的局部源极线SL[0]直接耦合到存储器单元阵列202的列0内的晶体管210[0，0，F-2]和210[0，0，F-1]的每个漏极/源极。

在每个支列内，每个对应的选择晶体管212的漏极/源极通过对应的局部源极线SL耦合到每个对应存储器单元的漏极/源极，对应存储器单元位于选择晶体管212上方的存储器单元阵列202的层上。例如，如图7B所示，在行0和列0中，位于存储器单元阵列202的层F-2和层F-1下方的对应选择晶体管212[0，0]的漏极/源极通过局部源极线SL耦合到支列750(如图7B所示)中的存储器单元阵列202的对应层F-2和层F-1的存储器单元210[0，0，F-2]和210[0，0，F-1]的漏极/源极。

通过在存储器电路700中包括选择栅极阵列204，存储器电路700可以减小禁用的选择晶体管的局部位线BL/局部源极线SL负载，从而导致上面关于存储器电路200讨论的益处。

图8是根据一些实施例的存储器单元器件800的图。

存储器电路800是图2A-图2C的存储器电路200的变型。例如，图2B的选择栅极阵列SG[0，0]和SG*[0，0]已经由图8中的对应的传输门Tg[0，0]和Tg*[0，0]代替。

存储器电路800对应于存储器电路200的支列250的实施例，并且省略了类似的详细描述。存储器电路800包括支列850，简化以便于说明。支列850是图2B-图2C的支列250的变形例。虽然图8示出了存储器电路800的单个支列，但是存储器电路800的特征适用于存储器电路100-700中的每个支列，并且为了简洁起见而未示出。例如，传输门Tg[0，0]代替选择栅极阵列104或204中的每个选择栅极，并且传输门Tg*[0，0]代替选择栅极阵列106或206中的每个选择栅极，并且省略类似的详细描述。换句话说，传输门Tg[0，0]是代替选择栅极阵列104或204的第一传输门阵列802的部分，并且传输门Tg*[0，0]是代替选择栅极阵列106或206的第二传输门阵列804的部分，并且省略了类似的详细描述。第一传输门阵列802的每个传输门被配置为选择性地将对应的全局位线和对应的局部位线耦合在一起。第二传输门阵列804的每个传输门被配置为选择性地将对应的全局源极线和对应的局部源极线耦合在一起。

支列850包括图2A的存储器电路200的列0和行0的一个或多个特征，并且省略了类似的详细描述。

传输门Tg[0，0]包括选择晶体管212[0，0]和选择晶体管812[0，0]。选择晶体管812[0，0]类似于选择晶体管212[0，0]，并且省略了类似的详细描述。

第一传输门阵列802的每个传输门Tg[0，0]，Tg[1，0]，...，Tg[C-1，0]，...，Tg[0，M-1]，SG[1，M-1]，...，TG[C-1，M-1]包括对应的选择晶体管212[0，0]，212[1，0]，...，212[C-1，0]，...，212[0，M-1]，212[1，M-1]，...，212[C-1，M-1]和对应的选择晶体管812[0，0]，812[1，0]，...，812[C-1，0]，...，812[0，M-1]，812[1，M-1]，...，812[C-1，M-1](统称为选择晶体管812)。这里的选择晶体管812由812[列号，行号]表示。为了便于说明，存储器电路800包括选择晶体管812的一列。

选择晶体管212和812的每列被配置为选择性地将对应的全局位线和局部列线的对应列耦接在一起。选择晶体管212的列0[0，0]，212[0，1]，...，212[0，M-1]以及选择晶体管812[0，0]，812[0，1]，...，812[0，M-1](未示出)被配置为选择性地耦合对应的全局位线GBL[0]和局部位线的对应列BL[0，0]，BL[0，1]，BL[0，M-1]。

选择晶体管812中的每个是p型晶体管。在一些实施例中，选择晶体管812中的每个是PMOS晶体管。其他晶体管类型在本公开的范围内。在一些实施例中，选择晶体管812中的每个是n型晶体管。在一些实施例中，选择晶体管812中的每个是NMOS晶体管。

每个选择晶体管812包括耦合到对应的选择线SGB的栅极、耦合到至少对应的全局位线GBL和选择晶体管212的对应漏极/源极的漏极/源极、和耦合到至少对应的位线BL和选择晶体管212的对应源极/漏极的源极/漏极。

在支列850中，行0和列0中的对应的选择晶体管212[0，0]的源极/漏极和对应选择晶体管812[0，0]的源极/漏极耦合在一起，并还通过局部位线BL[0，0]耦合到支列250中的存储器单元阵列202的每层的行0和列0中的存储器单元210[0，0，0]，210[0，0，1]，...，210[0，0，F-1]的漏极。

在支列850中，行0和列0中的对应选择晶体管212[0，0]的漏极/源极和对应选择晶体管812[0，0]的漏极/源极耦合在一起，并还耦合到全局位线GBL[0]。

选择晶体管812的对应行的每个栅极电耦合到对应的选择线SGB[0]，SGB[1]，...，SGB[M-1](统称为选择线SGB)，并且被配置为接收对应的选择线信号SLSB[0]，SLSB[1]，...，SLSB[M-1](统称为选择线信号SLSB)。响应于在对应选择线SGB[0]，SGB[1]，...，SGB[M-1]上接收的对应选择线信号SLSB[0]，SLSB[1]，...，SLSB[M-1]，选择晶体管812的每个选择晶体管被使能或禁用。在一些实施例中，选择线信号SLSB与选择线信号SLS反相，反之亦然。

如果使能，则选择晶体管212[0，0]和812[0，0]电耦合对应的全局位线和对应的局部位线。如果禁用，则选择晶体管212[0，0]和812[0，0]电将对应的全局位线与对应的局部位线电解耦。在一些实施例中，选择晶体管212和812的一行被使能一持续时间(在图3B中的时间T1-T2之间)，并且在相同的时间(在图3B中的时间T1-T2之间)禁用选择晶体管212和812的其他行。

传输门Tg*[0，0]包括选择晶体管214[0，0]和选择晶体管814[0，0]。选择晶体管814[0，0]类似于选择晶体管214[0，0]，并且省略了类似的详细描述。

第二传输门阵列804的每个传输门TG*[0，0]，TG*[1，0]，...，TG*[C-1，0]，...，TG*[0，M-1]，SG[1，M-1]，...，Tg*[C-1，M-1]包括对应的选择晶体管214[0，0]，214[1，0]，...，214[C-1，0]，...，214[0，M-1]，214[1，M-1]，...，214[C-1，M-1]和对应的选择晶体管814[0，0]，814[1，0]，...，814[C-1，0]，...，814[0，M-1]，214[1，M-1]，...，814[C-1，M-1](统称为选择晶体管814)。这里的选择晶体管814由814[列号，行号]表示。为了便于说明，存储器电路800包括选择晶体管814的一列。

选择晶体管214和814的每列被配置为选择性地将对应的全局源极线和对应的局部源极线的对应列耦接在一起。选择晶体管214[0，0]，214[0，1]，...，214[0，M-1]的列0和选择晶体管814[0，0]814[0，1]，...，814[0，M-1](未示出)被配置为选择性地耦合对应的全局源极线GSL[0]和对应的局部源极线SL[0，0]，SL[0，1]，...，SL[0，M-1]。

选择晶体管814中的每个是p型晶体管。在一些实施例中，选择晶体管814中的每个是PMOS晶体管。其他晶体管类型在本公开的范围内。在一些实施例中，选择晶体管814中的每个是n型晶体管。在一些实施例中，选择晶体管814中的每个是NMOS晶体管。

每个选择晶体管814包括耦合到对应的选择线SGB的栅极、耦合到至少对应的全局源极线GSL和选择晶体管214的对应漏极/源极的漏极/源极、以及耦合到至少一个对应的源极线SL和选择晶体管214的对应源极/漏极的源极/漏极。

在支列850中，行0和列0中的对应的选择晶体管214[0，0]的源极/漏极和对应选择晶体管814[0，0]的源极/漏极耦合在一起，并且还通过局部源极线SL[0，0]耦合到支列250中的存储器单元阵列202的每层的行0和列0中的存储器单元210[0，0，0]，210[0，0，1]，...，210[0，0，F-1]的源极。

在支列850中，行0和列0中的对应选择晶体管214[0，0]的漏极/源极和对应选择晶体管814[0，0]的漏极/源极耦合在一起，并且还耦合到全局源极线GSL[0]。

选择晶体管814的对应行的每个栅极电耦合到选择线SGB的对应选择线SGB[0]，SGB[1]，...，SGB[M-1]，并且被配置为接收选择线信号SLSB的对应选择线信号SLSB[0]，SLSB[1]，...，SLSB[M-1]。响应于在对应的选择线SGB[0]，SGB[1]，...，SGB[M-1]上接收的对应选择线信号SLSB[0]，SLSB[1]，...，SLSB[M-1]，选择晶体管814的每个选择晶体管被使能或禁用。在一些实施例中，由传输门814接收的选择线信号SLSB与由传输门812接收的选择线信号不同。

如果使能，则选择晶体管214[0，0]和814[0，0]电耦合对应的全局源极线和对应的局部源极线列。如果禁用，则选择晶体管214[0，0]和814[0，0]将对应的全局源极线和局部源极线的对应列电解耦。在一些实施例中，选择晶体管214和814的一行被使能一持续时间(在图3B中的时间T1-T2之间)，并且在相同的时间(在图3B中的时间T1-T2之间)禁用选择晶体管214和814的其他行。

图9是根据一些实施例的存储器单元器件900的图。存储器单元器件900可用作存储器单元阵列102或202的一个或多个存储器单元的部分或全部，如上面参考图1或图2A-图2C讨论的。

在一些实施例中，存储器单元器件是双栅极(DG)薄膜晶体管(TFT)。其他晶体管类型在本公开的范围内。

在一些实施例中，存储器单元器件900可用作存储器单元阵列202的层0中的存储器单元MC[0，0，0]和存储器单元阵列202的层1中的存储器单元MC[0，0，1]。在一些实施例中，存储器单元器件900具有第一栅极(例如，栅极层902)，其对应于存储器单元阵列202的层0中的晶体管210[0，0，0]的栅极，以及第二栅极(例如，栅极层918)，其对应于存储器单元阵列202的层0中的晶体管210[0，1，0]的栅极。存储器单元器件900可以可用作位于存储器单元阵列202的相邻层上的其他存储器单元。

存储器单元器件900包括栅极层902。在一些实施例中，栅极层902包括导电材料。在一些实施例中，栅极层902包括多晶硅、LTPA、a-Si TFT、IGZO或半导体材料或者其组合等。在一些实施例中，栅极层902对应于字线WL。在一些实施例中，字线WL包括多晶硅、LTPA、a-Si TFT、IGZO或半导体材料或者其组合等。

存储器单元器件900还包括在栅极层902上方的绝缘层904和在绝缘层916上方的栅极层918。在一些实施例中，绝缘层904包括铁电基层904a，并且绝缘层916包括铁电基层916a。在一些实施例中，至少绝缘层904或916包括SiO、SiO₂高k氧化物或其组合等。在一些实施例中，至少绝缘层904或916包括栅极氧化物等。

铁电基层904a位于沟道层906a下方。铁电基层916a在沟道层914a上方。在一些实施例中，至少铁电基层904a或916a包括钙钛矿、SBT、PTZ、HfZrO、HfO或其组合等。在一些实施例中，至少铁电基层904a或916a是具有铁电特性的层。在一些实施例中，至少绝缘层904或916是具有电荷捕获特性的电荷捕获基层。

存储器单元器件900还包括在铁电基层904a上的源极908和漏极910。源极908和漏极910在铁电基层916a下方。在一些实施例中，至少源极908或漏极910包括导电材料。在一些实施例中，导电材料包括掺杂的多晶硅、TiN、W、Cu、Co、Ru或其组合等。

在一些实施例中，源极908对应于存储器单元阵列202的层0中的晶体管210[0，0，0]的源极，以及存储器单元阵列202的层1中的晶体管210[0，0，1]的源极。在一些实施例中，漏极910对应于存储器单元阵列202的层0中的晶体管210[0，0，0，0]的漏极，以及存储器单元阵列的层1中的晶体管210[0，0，1]的漏极。在一些实施例中，位线BL耦合到漏极910，并且源极线SL耦合到源极908。在一些实施例中，位线BL或源极线SL包括掺杂的多晶硅、TiN、W、Cu、Co、Ru或其组合等。

存储器单元器件900还包括沟道906和沟道914。在一些实施例中，至少沟道906或914在源极908和漏极910之间延伸。在一些实施例中，至少沟道906或914包括导电材料。在一些实施例中，至少沟道906或914包括掺杂的多晶硅、TiN、W、Cu、Co、Ru或其组合等。在一些实施例中，绝缘层904在栅极902上，沟道906在绝缘层904上，源极908和漏极910在沟道906上，沟道914在源极908和漏极910上，绝缘层916在沟道914上，并且栅极918在绝缘层916上。

存储器单元器件900还包括在源极908和漏极910之间的绝缘层912。在一些实施例中，存储器单元器件900是具有公共源极和漏极的2位存储器单元。在一些实施例中，绝缘层912包括SiO、SiO₂或其组合等。

在一些实施例中，栅极层918在绝缘层916上方。在一些实施例中，栅极层918包括导电材料。在一些实施例中，栅极层918包括掺杂的多晶硅、TiN、W、Cu、Co、Ru或其组合等。在一些实施例中，栅极层918对应于字线WL。在一些实施例中，不包括一个或多个存储器单元器件900。在一些实施例中，一个或多个存储器单元器件900被划分为多个层。

通过包括在上面关于图1-图8讨论的存储器电路100-800，操作存储器单元器件900以实现上面关于存储器电路100-800讨论的益处。

方法

图10是根据一些实施例的操作电路的方法的流程图。

在一些实施例中，图10是操作图1-图9的存储器电路的方法的流程图。应当理解，可以在图10中所示的方法1000之前、期间和/或之后执行附加操作。在图10中，这里可以简要描述一些其他操作。应当理解，方法1000利用电路100、200、300A、400、500、600、700、800或900的一个或多个的特征或图3B的波形300B。

在方法1000的操作1002中，使能第一行选择晶体管。在一些实施例中，操作1002包括通过第一行选择晶体管中的第一选择晶体管接收第一选择线信号，并且响应于第一选择线信号导通第一选择晶体管，从而彼此电耦合第一局部位线和全局位线。

在一些实施例中，方法1000的第一行选择晶体管包括行0。在一些实施例中，方法1000的第一选择晶体管包括选择晶体管212[0，0]。在一些实施例中，方法1000的第一选择线信号包括选择线信号SLS[0]。在一些实施例中，方法1000的第一局部位线包括位线BL[0，0]。在一些实施例中，方法1000的全局位线包括全局位线BL[0]。

在方法1004的操作1004中，使能第二行选择晶体管。在一些实施例中，操作1004包括通过第二行选择晶体管中的第二选择晶体管至少接收第二选择线信号，并且响应于第二选择线信号导通第二选择晶体管，从而彼此电耦合第一局部源极线和全局源极线。

在一些实施例中，方法1000的第二行选择晶体管包括行0中的选择晶体管214。在一些实施例中，方法1000的第二选择晶体管包括选择晶体管214[0，0]。在一些实施例中，方法1000的第二选择线信号包括选择线信号SLS*[0]。在一些实施例中，方法1000的第一局部源极线包括源极线SL[0，0]。在一些实施例中，方法1000的全局源极线包括全局源极线SL[0]。

在方法1000的操作1006中，禁用第三行选择晶体管。在一些实施例中，操作1006包括通过第三行晶体管中的第三选择晶体管至少接收第三选择线信号，并且响应于第三选择线信号截止第三选择晶体管，从而彼此电解耦第二局部位线和全局位线。

在一些实施例中，方法1000的第三行选择晶体管包括行1。在一些实施例中，方法1000的第三选择晶体管包括选择晶体管212[0，1]。在一些实施例中，方法1000的第三选择线信号包括选择线信号SLS[1]。在一些实施例中，方法1000的第二局位线包括位线BL[0，1]。

在方法1000的操作1008中，禁用第四行选择晶体管。在一些实施例中，操作1008包括通过第四行选择晶体管中的第四选择晶体管至少接收第四选择线信号，并且响应于第四选择线信号而截止第四选择晶体管，从而彼此电解耦第二局部源极线和全局源极线。

在一些实施例中，方法1000的第四行选择晶体管包括行1中的选择晶体管214。在一些实施例中，方法1000的第四选择晶体管包括选择晶体管214[0，1]。在一些实施例中，方法1000的第四选择线信号包括选择线信号SLS*[1]。在一些实施例中，方法1000的第二局部源极线包括源极线SL[0，1]。

在方法1000的操作1010中，响应于第一字线信号使能第一行存储器单元。在一些实施例中，操作1010包括通过第一行存储器单元中的第一存储器单元至少接收第一字线信号，并且响应于第一字线信号导致第一存储器单元。

在一些实施例中，方法1000的第一行存储器单元包括行0中的存储器单元。在一些实施例中，方法1000的第一存储器单元包括存储器单元210[0，0，0]。在一些实施例中，方法1000的第一字线信号包括字线信号WL[0]_FL[0]。

在方法1000的操作1012中，响应于第二字线信号禁用第二行存储器单元。在一些实施例中，操作1012包括通过第二行存储器单元中的第二存储器单元至少接收第二字线信号，并且响应于第二字线信号截止第二存储器单元。

在一些实施例中，方法1000的第二行存储器单元包括行1中的存储器单元。在一些实施例中，方法1000的第二存储器单元包括存储器单元210[0，1，0]。在一些实施例中，方法1000的第二字线信号包括字线信号WL[1]_FL[0]。

在方法1000的操作1014中，禁用第一行选择晶体管。在一些实施例中，操作1014包括响应于第一选择线信号而截止第一选择晶体管，从而彼此电解耦第一局部位线和全局位线。

在方法1000的操作1016中，禁用第二行选择晶体管。在一些实施例中，操作1016包括响应于第二选择线信号而截止第二选择晶体管，从而彼此电耦合第一局部源极线和全局源极线。

在方法1000的操作1018中，响应于第一字线信号禁用第一行存储器单元。

通过操作方法1000，操作存储器电路以实现上面关于存储器电路100-800和存储器单元900讨论的益处。虽然上面参考图2A-图2C和图3A-图3B描述方法1000，但应当理解方法1000利用图4-图7B、图8和图9中的一个或多个的特征。

虽然上面参考存储器单元阵列202的行0-行1、列0以及层0和层1描述方法1000，但是应当理解，方法1000适用于存储器单元阵列202的每行、每列和每层。

在一些实施例中，不执行方法1000的一个或多个操作。此外，用于说明目的，图2A-图9中所示的各种PMOS或NMOS晶体管是特定的掺杂剂型(例如，N型或P型)。本公开的实施例不限于特定晶体管类型，以及图2A-图9中所示的一个或多个PMOS或NMOS晶体管可以用不同的晶体管/掺杂剂类型的对应晶体管代替。类似地，上述描述中使用的各种信号的低或高逻辑值也用于说明。当信号被激活和/或停用时，本公开的实施例不限于特定的逻辑值。选择不同的逻辑值是在各种实施例的范围内。图2A-图10中的不同数量的选择晶体管在各种实施例的范围内。

本领域普通技术人员将容易地看出，所公开的实施例中的一个或多个实现了上述一个或多个优点。在阅读上述说明书之后，普通技术人员将能够影响如本文广泛公开的各种改变、等同物的替代品和各种其他实施例。因此，旨在仅通过所附权利要求及其等同物中包含的定义来限制保护。

本描述的一个方面涉及存储器电路，包括：第一存储器单元，位于第一层上；第二存储器单元，位于与第一层不同的第二层上；第一选择晶体管，位于与第一层和第二层不同的第三层上；第一位线，在第一方向上延伸，并且耦合到第一存储器单元、第二存储器单元和第一选择晶体管；第二位线，在第一方向上延伸，并且耦合到第一选择晶体管；和第一源极线，在第一方向上延伸，耦合到第一存储器单元和第二存储器单元，并且在与第一方向不同的第二方向上与第一位线分离。在一些实施例中，存储器电路还包括：第一选择线，在第二方向上延伸，并耦合到第一选择晶体管；第一字线，在第二方向上延伸，在第一方向上与第一选择线分离，并耦合到第一存储器单元；和第二字线，在第二方向上延伸，在第一方向上与第一字线分离，并耦合到第一存储器单元。在一些实施例中，第一选择晶体管包括：第一栅极、第一漏极和第一源极，第一栅极耦合到第一选择线，第一漏极耦合到第一位线，第一源极耦合到第二位线。在一些实施例中，第一存储器单元包括：第一晶体管，具有第二栅极、第二漏极和第二源极，第二栅极耦合到第一字线，第二漏极通过第一位线耦合到第一漏极，第二源极耦合到第一源极线。在一些实施例中，第二存储器单元包括：第二晶体管，具有第三栅极、第三漏极和第三源极，第三栅极耦合到第二字线，第三漏极通过第一位线耦合到第一漏极和第二漏极，并且第三源极通过第一源极线耦合到第二源极。在一些实施例中，存储器电路还包括：第二选择晶体管，位于与第一层、第二层和第三层不同的第四层上，第一源极线还耦合到第二选择晶体管；第二选择线，在第二方向上延伸，并耦合到第二选择晶体管；和第二源极线，在第一方向上延伸，并耦合到第二选择晶体管。在一些实施例中，第二选择晶体管包括：第四栅极、第四漏极和第四源极，第四栅极耦合到第二选择线，第四漏极耦合到第二源极线，第四源极通过第一源极线耦合到第二源极和第三源极。在一些实施例中，存储器电路还包括：第二选择晶体管，位于与第一层、第二层和第三层不同的第四层上，第一源极线还耦合到第二选择晶体管；和第二源极线，在第一方向上延伸，并耦合到第二选择晶体管。在一些实施例中，存储器电路还包括：第三存储器单元，位于第一层上，并在与第一方向和第二方向不同的第三方向上与第一存储器单元分离；第四存储器单元，位于第二层上，并在第三方向上与第二存储器单元分离；第三选择晶体管，位于第三层上，在第三方向上与第一选择晶体管分离，并耦合到第二位线；第四选择晶体管，位于第四层上，并在第三方向上与第二选择晶体管分离，并耦合到第二源极线；第三位线，在第一方向上延伸，耦合到第三存储器单元、第四存储器单元和第三选择晶体管，并在第三方向上与第一位线分离；和第三源极线，在第一方向上延伸，耦合到第三存储器单元、第四存储器单元和第四选择晶体管，并在第三方向上与第一源极线分离。

本描述的另一个方面涉及存储器电路，包括：第一存储器单元数阵列，位于第一层上；第二存储器单元阵列，位于与第一层不同的第二层上；第一选择晶体管阵列，位于与第一层和第二层不同的第三层上；第二选择晶体管阵列，位于与第一层、第二层和第三层不同的第四层上；第一组位线，在第一方向上延伸，耦合到第一存储器单元阵列、第二存储器单元阵列和第一选择晶体管阵列；第二组位线，在第一方向上延伸，并通过第一选择晶体管阵列耦合到第一存储器单元阵列和第二存储器单元阵列；第一组源极线，在第一方向上延伸，耦合到第一存储器单元阵列、第二存储器单元阵列和第二选择晶体管阵列，并在与第一方向不同的第二方向上与第一组位线分离；和第二组源极线，在第一方向上延伸，并通过第二选择晶体管阵列耦合到第一存储器单元阵列和第二存储器单元阵列。在一些实施例中，第一选择晶体管阵列包括：第一选择线，在第二方向上延伸；和第一选择晶体管，具有第一栅极、第一漏极和第一源极，第一栅极耦合到第一选择线，第一漏极耦合到第一组位线的第一位线，以及第一源极耦合到第二组位线的第一位线。在一些实施例中，第一存储器单元阵列包括：第一字线，在第二方向上延伸；和第一n型晶体管，具有第二栅极、第二漏极和第二源极，第二栅极耦合到第一字线，第二漏极通过第一组位线的第一位线耦合到第一漏极线路，第二源极耦合到第一组源极线的第一源极线。在一些实施例中，第二存储器单元阵列包括：第二字线，在第二方向上延伸，并在第一方向上与第一字线分离；和第二n型晶体管，具有第三栅极、第三漏极和第三源极，第三栅极耦合到第二字线，第三漏极通过第一组位线人第一位线耦合到第一漏极和第二漏极，第三源极通过第一组源极线的第一源极线耦合到第二源极。在一些实施例中，第二选择晶体管阵列包括：第二选择线，在第二方向上延伸，并在第一方向上与第一选择线分离；和第二选择晶体管，具有第四栅极、第四漏极和第四源极，第四栅极耦合到第二选择线，第四漏极耦合到第二组源极线的第一源极线，以及第四源极通过第一组源极线的第一源极线耦合到第二源极和第三源极。在一些实施例中，存储器电路还包括：第一选择线驱动器，耦合到第一选择线和第二选择线。在一些实施例中，存储器电路还包括：第一字线，在第二方向上延伸，并耦合到第一存储器单元阵列中的第一行存储器单元；第二字线，在第二方向上延伸，并耦合到第一存储器单元阵列中的第二行存储器单元；第三字线，在第二方向上延伸，并耦合到第二存储器单元阵列中的第三行存储器单元；第四字线，在第二方向上延伸，并耦合到第二存储器单元阵列中的第四行存储器单元；第一字驱动器，耦合到第一字线和第二字线；和第二字驱动器，耦合到第三字线和第四字线。在一些实施例中，第一层高于第二层，第二层高于第三层，和第三层高于第四层。

本描述的又一个方面涉及一种操作存储器电路的方法，该方法包括：使能第一行选择晶体管，使能第一行选择晶体管包括：响应于第一选择线信号导通第一行选择晶体管中的第一选择晶体管，从而使第一局部位线和全局位线彼此电耦合；禁用第二行选择晶体管，禁用第二行选择晶体管包括：响应于第二选择线信号截至第二行选择晶体管中的第二选择晶体管，从而使第二局部位线和全局位线彼此电解耦；响应于第一字线信号使能第一行存储器单元；和响应于第二字线信号禁用第二行存储器单元。在一些实施例中，还包括：使能第三行选择晶体管，使能第三行选择晶体管包括：响应于第三选择线信号导通第三行选择晶体管中的第三选择晶体管，从而使第一局部源极线和全局源极线彼此电耦合；和禁用第四行选择晶体管，禁用第四行选择晶体管包括：响应于第四选择线信号截至第四行选择晶体管中的第四选择晶体管，从而使第二局部源极线和全局源极线彼此电解耦。在一些实施例中，方法还包括：禁用第一行选择晶体管，禁用第一行选择晶体管包括：响应于第一选择线信号关闭第一选择晶体管，从而使第一局部位线和全局位线彼此电解耦；和禁用第三行选择晶体管，禁用第三行选择晶体管包括：响应于第三选择线信号截至第三选择晶体管，从而使第一局部源极线和全局源极线彼此电解耦。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、代替以及改变。

Claims

1.一种存储器电路，包括：

第一存储器单元，位于第一层上；

第二存储器单元，位于与所述第一层不同的第二层上；

第一选择晶体管，位于与所述第一层和所述第二层不同的第三层上；

第一位线，在第一方向上延伸，并且耦合到所述第一存储器单元、所述第二存储器单元和所述第一选择晶体管；

第二位线，在所述第一方向上延伸，并且耦合到所述第一选择晶体管；以及

第一源极线，在所述第一方向上延伸，耦合到所述第一存储器单元和所述第二存储器单元，并且在与所述第一方向不同的第二方向上与所述第一位线分离。

2.根据权利要求1所述的存储器电路，还包括：

第一选择线，在所述第二方向上延伸，并耦合到所述第一选择晶体管；

第一字线，在所述第二方向上延伸，在所述第一方向上与所述第一选择线分离，并且耦合到所述第一存储器单元；和

第二字线，在所述第二方向上延伸，在所述第一方向上与所述第一字线分离，并且耦合到所述第一存储器单元。

3.根据权利要求2所述的存储器电路，其中，所述第一选择晶体管包括：

第一栅极、第一漏极和第一源极，所述第一栅极耦合到所述第一选择线，所述第一漏极耦合到所述第一位线，所述第一源极耦合到第二位线。

4.根据权利要求3所述的存储器电路，其中，所述第一存储器单元包括：

第一晶体管，具有第二栅极、第二漏极和第二源极，所述第二栅极耦合到所述第一字线，所述第二漏极通过所述第一位线耦合到所述第一漏极，所述第二源极耦合到所述第一源极线。

5.根据权利要求4所述的存储器电路，其中，所述第二存储器单元包括：

第二晶体管，具有第三栅极、第三漏极和第三源极，所述第三栅极耦合到所述第二字线，所述第三漏极通过所述第一位线耦合到所述第一漏极和所述第二漏极，并且所述第三源极通过所述第一源极线耦合到所述第二源极。

6.根据权利要求5所述的存储器电路，还包括：

第二选择晶体管，位于与所述第一层、所述第二层和所述第三层不同的第四层上，所述第一源极线还耦合到所述第二选择晶体管；

第二选择线，在所述第二方向上延伸，并且耦合到所述第二选择晶体管；和

第二源极线，在所述第一方向上延伸，并且耦合到所述第二选择晶体管。

7.根据权利要求6所述的存储器电路，其中，所述第二选择晶体管包括：

第四栅极、第四漏极和第四源极，所述第四栅极耦合到所述第二选择线，所述第四漏极耦合到所述第二源极线，所述第四源极通过所述第一源极线耦合到所述第二源极和所述第三源极。

8.根据权利要求1所述的存储器电路，还包括：

第二选择晶体管，位于与所述第一层、所述第二层和所述第三层不同的第四层上，所述第一源极线还耦合到所述第二选择晶体管；和

9.一种存储器电路，包括：

第一存储器单元阵列，位于第一层上；

第二存储器单元阵列，位于与所述第一层不同的第二层上；

第一选择晶体管阵列，位于与所述第一层和所述第二层不同的第三层上；

第二选择晶体管阵列，位于与所述第一层、所述第二层和所述第三层不同的第四层上；

第一组位线，在所述第一方向上延伸，耦合到所述第一存储器单元阵列、所述第二存储器单元阵列和所述第一选择晶体管阵列；

第二组位线，在所述第一方向上延伸，并且通过所述第一选择晶体管阵列耦合到所述第一存储器单元阵列和所述第二存储器单元阵列；

第一组源极线，在所述第一方向上延伸，耦合到所述第一存储器单元阵列、所述第二存储器单元阵列和所述第二选择晶体管阵列，并且在与所述第一方向不同的第二方向上与所述第一组位线分离；以及

第二组源极线，在所述第一方向上延伸，并且通过所述第二选择晶体管阵列耦合到所述第一存储器单元阵列和所述第二存储器单元阵列。

10.一种操作存储器电路的方法，所述方法包括：

使能第一行选择晶体管，所述使能所述第一行选择晶体管包括：

响应于第一选择线信号导通所述第一行选择晶体管中的第一选择晶体管，从而使第一局部位线和全局位线彼此电耦合；

禁用第二行选择晶体管，所述禁用所述第二行选择晶体管包括：

响应于第二选择线信号截至所述第二行选择晶体管中的第二选择晶体管，从而使第二局部位线和所述全局位线彼此电解耦；

响应于第一字线信号使能第一行存储器单元；以及

响应于第二字线信号禁用第二行存储器单元。