CN110050306A - 具有存储器栅极和源极线加扰的非易失性存储器阵列 - Google Patents

具有存储器栅极和源极线加扰的非易失性存储器阵列 Download PDF

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Abstract

一种存储器设备，包括以行和列布置的存储器阵列。存储器阵列可以具有耦合在存储器阵列的同一列中的至少四个非易失性存储器(NVM)单元，其中每个NVM单元可以包括存储器栅极。至少四个NVM单元中的第一和第二NVM单元可以共享第一源极区，并且第三和第四NVM单元可以共享第二源极区。第一和第二NVM单元的存储器栅极可以彼此不电耦合，并且第一和第二源极区可以彼此不电耦合。第一和第二源极区中的每一个可以与存储器阵列中同一列的至少另一源极区电耦合。

Description

具有存储器栅极和源极线加扰的非易失性存储器阵列
优先权
本申请是于2017年3月28日提交的第15/471,418号美国非临时申请的国际申请，其要求于2016年12月8日提交的第62/431,582号美国临时申请在35 U.S.C.§119(e)下的优先权和权益，所有申请通过引用以其整体并入本文。
技术领域
本公开大体上涉及非易失性存储器(NVM)设备，更具体地，涉及对源极线和存储器栅极线进行分组和连接以减少编程干扰的影响的方法和实施例。
背景
即使在工作电源不可用时仍保留其数据的存储器被归类为非易失性存储器。非易失性存储器的示例是nvSRAM、铁电RAM(F-RAM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储(EEPROM)和闪存。一些存储器阵列利用可包括电荷俘获层的栅极结构和晶体管。电荷俘获层可以被编程为基于施加到存储器阵列或被存储器阵列接收的电压来储存数据。这类存储器可用于电力被移除后或工作期间电力中断时必须存储关键数据的应用中。
附图简述
本公开在附图的图中通过示例而非通过限制的方式进行说明。
图1是图示了根据本主题的一个实施例的NVM系统的示意图；
图2A是图示了根据本主题的一个实施例的NVM单元(两个晶体管存储器单元)的示意图；
图2B是图示了根据本主题的另一实施例的NVM单元(分栅存储器单元，split gatememory cell)的示意图；
图3A是图示了根据本主题的一个实施例的NVM对(两个晶体管存储器单元)的示意图；
图3B是图示了根据本主题的另一实施例的NVM对(分栅存储器单元)的示意图；
图4是图示了NVM对中的编程干扰的示意图；
图5是图示了根据本主题的一个实施例的NVM阵列的示意图；
图6是图示了根据一个实施例的包括存储栅极(MG)线加扰的NVM阵列的一部分的示意图；
图7是图示了根据一个实施例的包括源极线(SL)加扰的NVM阵列的一部分的示意图；
图8A是图示了根据一个实施例的包括MG线和SL加扰的NVM阵列的一部分的示意图；
图8B是图示了根据本主题的一个实施例的NVM单元的一列的一部分的示意图；
图8C是图示了MG线连接布线的一个实施例的示意图。
图9是图示了根据一个实施例的包括MG线和SL加扰的NVM阵列的一部分的示意图；
图10是图示了根据本主题的一个实施例的NVM系统的示意图；以及
图11是说明了根据本主题的一个实施例的NVM阵列或系统的编程操作的流程图。
详细描述
下面的描述阐述了诸如特定系统、部件、方法等的示例的许多特定细节，以便提供对主题的若干实施例的良好理解。然而，对本领域的技术人员将明显的是，至少一些实施例可在没有这些特定细节的情况下被实践。在其他实例中，未详细描述或以简单框图形式呈现众所周知的部件或方法，以避免使本文所描述的技术不必要地模糊。因此，在下文中阐述的特定细节仅仅是示例性的。特定的实施方式可以与这些示例性细节不同，并且仍然被设想为在本主题的精神和范围内。
除非另有特别规定，否则如从下面的讨论所显而易见的，应认识到，在整个说明书讨论中，利用术语，诸如“处理”、“计算(computing)”、“计算(calculating)”、“确定”等，是指计算机或计算系统或类似的电子计算设备的动作和/或过程，这些设备操纵被表示为在计算系统的寄存器和/或存储器内的物理量(诸如，电子量)的数据和/或将被表示为在计算系统的寄存器和/或存储器内的物理量(诸如，电子量)的数据转换成类似地被表示为在计算系统的存储器、寄存器或其它这样的信息存储、传输或显示设备内的物理量的其它数据。
主题概述
根据一个实施例，本主题的存储器设备可以包括以行和列布置的存储器阵列。存储器阵列可以具有在存储器阵列的同一列中耦合或连接的至少四个非易失性存储器(NVM)单元，其中每个NVM单元可以包括存储器栅极。在一个实施例中，连接可以沿着NVM单元的源极/漏极路径。至少四个NVM单元中的第一和第二NVM单元可以共享第一源极区，并且第三和第四NVM单元可以共享第二源极区。在一个实施例中，第一和第二NVM单元的存储器栅极可以彼此不电耦合，并且第一和第二源极区可以彼此不电耦合。第一和第二源极区中的每一个可以与存储器阵列中同一列中的至少另一源极区电耦合。
在一个实施例中，存储器阵列可以至少部分地通过连接多个NVM单元(诸如，前述的至少四个NVM单元)来形成，以形成第一列。在一个实施例中，第一列的模式可以在存储器阵列的其他列中复制。
在一些可替代的实施例中，前述存储器阵列的行和列的配置和连接可以反转。
在一个实施例中，前述的第一和第二NVM单元可以具有镜像取向，使得第一和第二存储器栅极可以彼此面对或相邻设置，并且第一源极区可以设置在第一和第二存储器栅极之间。
在一个实施例中，前述的至少四个NVM单元中的一些可以是分栅存储器单元。在另一实施例中，NVM单元可以是具有MOSFET和SONOS晶体管的2T存储器单元。在另一实施例中，NVM单元可以包括浮栅型晶体管。
在一个实施例中，当第一存储器单元被选择用于编程操作而第二存储器单元没有被选择用于编程操作时，第一和第二存储器栅极可以被配置为分别从两个不同的存储器栅极驱动电路接收高电压和低电压。
在一个实施例中，当第二存储器单元被选择用于编程操作而第三存储器单元没有被选择用于编程操作时，第二和第三存储器栅极可以被配置为接收由一个存储器栅极线驱动提供的高电压。第一源极区和第二源极区可以被配置成分别从两个不同的源极线驱动电路接收高源极电压和低源极电压。在一个实施例中，提供给存储器栅极的高电压可以在5V至10V的近似范围内，而低电压在0V至5V的近似范围内。
根据一个实施例，本主题的存储器阵列可以包括以行和列布置的非易失性存储器(NVM)单元，每个NVM单元可以具有存储器栅极和选择栅极。在一个实施例中，同一列的共享设置在两个存储器栅极之间的源极区的两个相邻的NVM单元可以形成NVM对，并且同一列的多个NVM对可以彼此耦合。在一个实施例中，耦合沿着同一列的NVM单元的源极/漏极路径。在一个实施例中，同一行的NVM单元的至少两个存储器栅极可以共享存储器栅极线，并且同一行的NVM单元的至少两个源极区可以共享源极线。在一个实施例中，存储器阵列可以进一步具有源极线连接布线，该源极线连接布线被配置为电连接多个源极线以形成多个源极线组，并且同一源极线组中的多个源极线在物理上彼此不相邻。
在一个实施例中，同一行的NVM单元的至少两个选择栅极可以共享选择栅极线，并且同一列的NVM单元的至少两个漏极区可以共享位线，其中NVM单元的每一个的漏极区与其对应的选择栅极相邻设置。
在一个实施例中，多个源极线组中的每一个可以与单独的源极线驱动电路耦合，并且可以被配置为接收单独的源极电压。
在一个实施例中，本主题的存储器阵列可以进一步具有存储器栅极连接布线，该存储器栅极连接布线可以被配置为电连接多个存储器栅极线以形成多个存储器栅极线组，并且同一存储器栅极线组中的多个存储器栅极线不共享任何源极线或任何源极线组。在一个实施例中，多个存储器栅极线组中的每一个可以与单独的存储器栅极线驱动电路耦合，并且可以被配置为接收单独的存储器栅极电压。在一个实施例中，同一源极线组的NVM单元不包括属于同一存储器栅极线组的存储器栅极线。
在一个实施例中，存储器阵列可以布置成2×N行(N是自然数)。在一个实施例中，包括第1至第(N-1)个源极线的多个奇数源极线可以通过第一源极线连接布线电连接，并且包括第0至第(N-2)个源极线的多个偶数源极线可以通过第二源极线连接布线电连接。在一个实施例中，第一和第二源极线连接布线可以耦合到两个不同的源极线驱动电路。
在另一实施例中，第0和(2N-1)个存储器栅极线可以通过第一存储器栅极线连接布线电连接，并且至少一个剩余的奇数存储器栅极线可以通过第二存储器栅极线连接布线之一电连接到其相邻的偶数存储器栅极线。在一个实施例中，第一和至少一个第二存储器栅极线连接布线可以各自耦合到单独的存储器栅极驱动电路。
在一个实施例中，存储器栅极连接布线可以包括与存储器栅极驱动电路的金属1(M1)连接。
根据一个实施例，操作本主题的NVM阵列的方法可以包括以下步骤：提供或获得NVM阵列，其中NVM阵列可以包括在NVM阵列的相同列中连接的至少四个NVM单元。在一个实施例中，每个NVM单元可以包括存储器栅极和选择栅极。至少四个NVM单元中的第一和第二NVM单元可以共享第一源极线，并且第三和第四NVM单元可以共享第二源极线。第一和第二源极线可以各自与至少另一源极线电耦合，该另一源极线在物理上分别与第一和第二源极线不相邻。
在一个实施例中，该方法还可以包括将高选择电压耦合到第一选择栅极以选择第一存储器单元用于编程操作的步骤。
在一个实施例中，该方法还可以包括将低选择电压耦合到第二选择栅极以取消选择第二存储器单元用于编程操作的步骤。
在一个实施例中，该方法还可以包括将高编程电压耦合到第一存储器栅极并将低禁止电压耦合到第二存储器栅极的步骤。
在一个实施例中，该方法还可以包括将两个不同的源极电压分别从两个不同的源极线驱动电路耦合到第一源极线和第二源极线的步骤。
在一个实施例中，第二和第三NVM单元的存储器栅极可以电连接，并且第一和第二源极线可以物理上彼此相邻。
计算机和其他处理设备可以存储已经在NVM(诸如，包括与非门(NAND)和或非门(NOR)的闪存、EEPROM、F-RAM)中开发或更新的信息或程序。在掉电、断电或出错的情况下，可以检索数据。图1是图示了根据实施例的NVM系统的框图。NVM系统100可以包括经由地址总线106、数据总线108和控制总线110耦合到NVM设备102的处理设备104。本领域技术人员将认识到，NVM系统100已经出于说明的目的被简化并且不旨在是完整的描述。具体而言，处理设备104、行解码器114、列解码器118、读出放大器122以及命令和控制电路124的细节在本文中不再详细描述。应当认识到，NVM系统100可以包括图1中的实施例的全部、一些部件或比其更多的部件。
外部电源150(也称为电源)耦合到NVM设备102。外部电源150可以是NVM设备102外部的电源，并且可以被NVM设备102用来生成电压信号，诸如高于外部电源150的最高电压或低于外部电源150的最低电压(例如，接地电压)的高电压(HV)信号。
处理设备104可驻留在共同载体基板上，诸如，例如集成电路(“IC”)晶片基板、多芯片模块基板等。可替代地，处理设备104的部件可以是一个或更多个独立的集成电路和/或分立部件。在一个示例性实施例中，处理设备104可以是片上可编程系统处理设备，其由加利福尼亚州圣何塞市的Cypress Semiconductor公司开发。可替代地，处理设备104可以是本领域普通技术人员已知的一个或更多个其他处理设备，诸如微处理器或中央处理单元(“CPU”)、控制器、专用处理器、数字信号处理器(“DSP”)、专用集成电路(“ASIC”)、现场可编程门阵列(“FPGA”)等。
NVM设备102包括存储器阵列112，诸如NVM阵列，其如下所述被组织为非易失性存储器单元的行和列(图1中未示出)。存储器阵列112经由多个部选择线和读取线(对于存储器阵列的每一行，至少一个选择线和一个读取线)直接地或者通过命令和控制电路124耦合到行解码器114。存储器阵列112还经由多个位线(每一个对应存储器阵列的每一列)耦合到列解码器118。将认识到，公共源极线(CSL)可以被实现为多个选择线和读取线和/或多个位线的一部分。存储器阵列112可以经由列解码器118耦合到多个读出放大器122以从其读取多位字。NVM设备102还包括命令和控制电路124，以从处理设备104接收信号，并将信号发送到行解码器114，控制列解码器118、读出放大器122，控制扇区选择电路140以及控制施加到存储器阵列112的电压信号。命令和控制电路124包括用于具有传输晶体管或选择栅极的存储器阵列112的电压控制电路126，以生成并控制用于NVM设备102的操作的电压信号。在一个实施例中，电压信号可以通过电压控制电路126引导到列解码器118、读出放大器122和/或扇区选择器电路140。电压控制电路126操作用于在预编程、擦除、编程、读取操作和/或其他操作期间向存储器单元施加适当的电压，包括高电压(HV)信号和低电压(LV)信号。
命令和控制电路124可以被配置为通过向存储器阵列112的第一行中的第一选择线施加电压来选择该第一行进行编程操作，以及通过向存储器阵列的第二行中的第二选择线施加另一电压来取消选择该第二行。命令和控制电路124还可以被配置为通过向第一列中的第一位线施加电压来控制列解码器118选择第一行中的存储器单元进行编程，并且通过向第二列中的第二位线施加另一电压来禁止第一行中的未被选择的存储器单元进行编程。命令和控制电路124，特别是电压控制电路126，还可以被配置为向一个或更多个公共源极线施加电压，如下所述这些公共源极线可以耦合到包括在存储器单元阵列112中的存储器单元。
在一个实施例中，如下面更详细地讨论的，NVM设备102可以包括被配置为存储数据值的各种存储器单元(未示出)。存储器单元可以被实施成具有公共源极线，以减小每一个存储器单元的总占用面积。每个存储器单元也可以与福勒-诺德海姆编程技术兼容。
存储器阵列112可以包括一个或更多个NVM扇区，诸如扇区A 131到扇区N 132。每个扇区可以具有任意数量的行和列的NVM单元，例如4096列和256行。行可以包括水平布置的多个NVM单元。列可以包括竖直布置的多个NVM单元。存储器阵列112可以使用由存储器阵列112的所有扇区共享的全局位线(GBL)。存储器阵列112的每列可以具有GBL。例如，对于由所有的扇区(例如，扇区A 131到扇区N 132)共享的列0的特定GBL将耦合到所有扇区的列0中的存储器阵列112的每一行。GBL被配置为在编程操作和擦除操作期间，但不在读取操作期间，向存储器阵列112的扇区提供电压信号。
存储器阵列112可以使用扇区选择电路140将GBL耦合到特定扇区的列的相关联的位线(BL)。扇区中的每一列可以具有特定于该扇区的、不被其他扇区共享的相关联的BL。扇区中的每一列可以具有扇区选择电路140，以选择性地将GBL耦合到相关联的BL。例如，对于扇区A 131的列0的扇区选择电路140可以用作在擦除操作和编程操作期间将存储器阵列112的列0的GBL上的电压信号耦合到扇区A 131的列0的BL的开关。
存储器阵列112还可使用扇区选择电路140来在读取操作期间将扇区中的NVM单元的列耦合到读出放大器122。例如，扇区A 131的列0的扇区选择电路140可以用作在读取操作期间将扇区A的列0的NVM单元耦合到读出放大器122的开关。
应该认识到，存储器阵列的术语“行”和“列”用于说明的目的而不是限制的目的。在一个实施例中，行水平布置，而列竖直布置。在另一实施例中，存储器阵列112的行和列的术语可以反转或在相反的意义上使用，或者以任何取向布置。
如图2A最佳所示，在一个实施例中，NVM单元可以是双晶体管(2T)存储器单元80。在2T存储器单元80中，一个晶体管可以是具有存储器栅极(MG)82的存储器晶体管，而另一个晶体管可以是具有选择栅极(SG)88的传输晶体管或选择晶体管。2T存储器单元80还可以包括源极或源极区86、漏极或漏极区83、SG介电层81、以及可选地在MG 82和SG 88之间的漏极区域85。传输晶体管可以是场效应晶体管(FET)，诸如金属氧化物半导体场效应晶体管(MOSET)，其用作控制NVM单元的节点处(例如，传输晶体管和/或存储器晶体管的源极和/或漏极处)的电压电平和/或电流电平的开关。存储器晶体管可以是例如通过改变存储在存储器晶体管的电荷俘获层84中的电荷来存储一位二进制信息的晶体管。在其他实施方式中，NVM单元可以包括其他数量的晶体管，诸如单存储器晶体管(1T)、三晶体管存储器单元或其他。
图2B图示了根据本主题的另一实施例的分栅存储器单元。如图2B所示，分栅存储器单元90包括邻近选择栅极(SG)98设置的存储器栅极(MG)92，其中MG 92和SG 98可以具有在基底97、源极或源极区96、漏极或漏极区93和SG介电层91中形成的公共沟道99。可以存在将MG 92和SG 98分开的介电层95。分栅存储器单元90也可以被寻址为1.5晶体管(1.5T)存储器单元。
在各个实施例中，存储器阵列112可以包含2T存储器单元80、分栅存储器单元90、它们的组合或其他类型的NVM单元。应当理解，在后面章节中讨论的存储器阵列的配置细节和操作细节至少适用于2T存储器单元阵列、分栅存储器单元阵列以及具有存储器单元的其他组合的阵列。
在一个实施例中，存储器阵列112可以使用电荷俘获存储器晶体管来实现。电荷俘获存储器晶体管可以被实现为利用包括电荷俘获层(诸如，2T存储器单元80中的电荷俘获层84或分栅存储器单元90中的电荷俘获层94)的栅极结构和晶体管。电荷俘获层可以是用于俘获电荷的绝缘体。电荷俘获层可以被编程为基于施加到存储器阵列112或被存储器阵列112接收的电压来储存数据。在一个实施例中，存储器阵列112可以包括以行和列布置的各种不同的NVM单元，并且每一个NVM单元都可以能够储存至少一个数据值(例如，位)。可以将电压施加到每个NVM单元以预编程NVM单元、编程NVM单元(例如，编程操作-存储逻辑“0”或“1”)、擦除NVM单元(例如，擦除操作-存储逻辑“1”或“0”)、或者读取NVM单元(例如，读取操作)。应当认识到，存储器阵列112可以使用不同类型的存储器晶体管来实现，诸如浮栅存储器晶体管。
在一个实施例中，电荷俘获存储器晶体管可以使用不同的材料来实现。电荷俘获存储器晶体管的一个示例是硅-氧化物-氮化物-氧化物-硅(SONOS)型晶体管。在SONOS型晶体管中，存储器晶体管的电荷俘获层可以是氮化物层，诸如氮化硅的层。此外，电荷俘获层还可以包括其他电荷俘获材料，诸如氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、硅酸铪、硅酸锆、氮氧化铪、氧化铪锆、氧化镧或高K层。电荷俘获层可以被配置为可逆地俘获或保留从存储器晶体管的沟道注入的载流子或空穴，并且可以具有基于施加到NVM单元的电压可逆地变化、修改或改变的一个或更多个电特性。在另一实施例中，可以使用不同类型的电荷俘获存储器晶体管。出于说明而非限制的目的，将针对SONOS型晶体管描述本公开中的NVM单元的操作。应当认识到，可以使用本文的公开内容来实现其他类型的NVM晶体管，诸如浮栅型晶体管。
电压信号用于非易失性存储器(NVM)设备(诸如，闪存或相变存储器)的操作。NVM设备可以包括一个或更多个NVM单元。NVM单元(诸如，2T存储器单元80或分栅存储器单元90)可以是能够存储单个数据值(例如，单个位，诸如逻辑“0”或逻辑“1”)的存储器的单元。
在一个实施例中，通过从源极或漏极区注入沟道热电子或空穴来实现NVM单元(诸如，2T存储器单元80或分栅存储器单元90)的编程操作。图2B最佳地示出了编程分栅存储器单元的示例。在编程操作期间，MG 92和源极(S)96都耦合到高电压(HV)以生成沟道热电子(例如：MG＝9V，S＝5V)。选择栅极(SG)偏压成高于SG晶体管的阈值电压(例如：SG＝0.9V)。因此，沟道导通，且电子可以注入到存储器晶体管的电荷俘获层94中并在其中被俘获。
一些NVM阵列可以采用专用源极线(DSL)架构。DSL架构可以包括针对NVM阵列中的每个NVM单元、NVM单元的列或行(或者NVM阵列的NVM扇区中的NVM单元的每列或每行)的专用源极线(SL)和/或SL驱动。类似地，在一些实施例中，每个存储器栅极(MG)线可以具有其专用的MG驱动。具有DSL驱动和/或专用MG驱动的主要优点之一是最小化对(用于编程)未选择的存储器单元的编程干扰，这将在后面的章节中讨论。然而，DSL架构或专用MG驱动可能需要大量的附加驱动和连接，导致更大的存储器阵列尺寸和更高的芯片成本。
公共源极线(CSL)架构允许在至少两个相邻的NVM单元之间的共享源极线，并且可以被扩展以耦合NVM单元的多个行和/或列的源极线。图3A和图3B分别图示了具有共享的SL或CSL的2T存储器单元和分栅存储器单元。如图3B最佳所示，两个分栅存储器单元90a和90b并排设置，并且彼此具有镜像取向。CSL 306可以形成在两个相邻的MG 302a和302b之间，形成分栅存储器对300，而不是各自具有其自己的源极或SL(例如，DSL)。每个分栅存储器单元90a和90b可以分别具有其自己的漏极303a和303b。根据存储器阵列的布局，漏极303a和303b可以耦合到相同或两个不同的位线(BL)。在一些实施例中，MG 302a和302b可以耦合到相同的MG线驱动电路，并且被配置为接收相同的电压。参见图3A，2T存储器对200可以具有与由2T存储器单元80a和80b形成的分栅存储器对300相似的配置和连接。在一个实施例中，2T存储器单元80a和80b可以各自具有其自己的漏极203a和203b。根据存储器阵列的布局，漏极203a和203b可以耦合到相同或两个不同的位线(BL)。CSL 206可以形成在两个相邻的MG 202a和202b之间，而不是各自具有其自己的源极或SL(例如，DSL)。
图4图示了分栅存储器对300中的编程干扰效应。作为说明目的而非限制性的示例，左边的分栅单元90b被选择用于编程，而右边的分栅存储器单元90a被取消选择用于编程(禁止)。在一个实施例中，MG 302a和302b可以耦合到相同的MG驱动电路，并且被配置为接收相同的电压。
不同节点和端子(例如，栅极到漏极、栅极到源极、栅极到阱或源极到漏极)之间的一组电压差可以被施加到存储器设备(NVM设备)的NVM单元的晶体管，以执行不同的操作(例如，预编程、擦除、编程和/或读取)。表1中示出了分栅存储器对300中各个端子的工作电压，其中分栅单元90b被选择用于编程操作，而分栅单元90a未被选择。应当理解，表1和以下附图中给出的电压仅仅是示例性地用于说明的目的而非限制，并且可以根据系统要求而变化。在其他实施方式中，一些或所有的传输晶体管和/或存储器晶体管可以是p型晶体管。另外，应当认识到，如表1所描绘的，p型晶体管可以具有不同的偏压电压和不同极性的电压电势。
表1：
参见图4，由于MG 302b和SG 308b都与高电压耦合，因此分栅存储器单元90b的沟道导通。另一方面，尽管MG 302a被正偏压，但分栅存储器单元90a的沟道没有导通，因为SG308a与低电压(低于其阈值电压VT)耦合。在一个实施例中，CSL 306耦合到高电压以用于编程。因此，热沟道电荷可以注入到电荷俘获层304b中，以编程分栅存储器单元90b。在一个实施例中，分栅存储器单元90a应该保持擦除(禁止)，因为MG 302a下的沟道没有导通。在一个实施例中，BL 303a和303b都与编程电压或电流耦合，该编程电压或电流是使分栅存储器单元90a或90b被编程的电压或电流的供应。在一个实施例中，电压和/或电流幅度通常针对每个NVM阵列预先确定，并且可以用Vpgm或V@Ipgm或Ipgm来表示。在另一实施例中，近似的电压可以被施加到2T存储器对200的各个端子和节点(在该图中未示出)，以实现编程与2T存储器单元80b的相似结果，同时让2T存储器单元80a被擦除(禁止)。
再次参考图4，所示的实施例可能受到两种类型的编程干扰，即瞬态编程干扰(TPD)和编程干扰类型B(PDB)。如前所讨论的，分栅存储器单元90a不打算被编程，因为SG308a处于截止状态。然而，由于SG 308a的次阈值泄漏，可能发生PDB，因为MG 302a和CSL306都与高电压耦合。次阈值泄漏电流可以是当晶体管截止时(例如，选择栅极上的电压低于晶体管的电压阈值(VT))晶体管的沟道上(例如，源极和漏极之间)的电流。在一个实施例中，分栅单元90a中相对高的MG-BL电压差(例如，9-0.4＝8.6V)和/或CSL-BL电压差(例如，5.5-0.4＝5.1V)可以导致热电子从BL 303a朝向MG 302a加速。在一个实施例中，热电子可能在电荷俘获层304a中被俘获，以无意地且至少部分地编程分栅存储器单元90a(干扰)。
TPD机制可以指源自正被编程的分栅存储器单元90b的编程干扰。沟道中注入区域附近的热电子可在MG 302b附近诱导第一碰撞电离，产生电子-空穴对。由于高MG电压(9V)或正偏压的CSL 306(5.5V)，产生的电空穴可以被强正垂直场加速。空穴可能变热，并相对远离MG 302b(编程的单元MG)地诱发二碰撞电离。然后，由第二碰撞电离产生的二次电子可以受到分栅存储器单元90a的强正MG 302a偏压(9V)的影响并朝向该偏压加速。因此，二次电子可以被加速并注入导分栅存储器单元90a的电荷俘获层304a。在一个实施例中，二次电子的注入可能无意中部分编程分栅存储器单元90a。为了说明和清楚起见，在示例中示出了特定的电压电平。然而，应当理解，TPD和PDB可能在不同的工作电压下普遍存在。在一个实施例中，高温也可能促进TPD和PDB效应。还应当理解，类似的TPD和PDB效应可以发生在2T存储器单元配置中，诸如图3A中的2T存储器对200。
当未选择的分栅存储器单元90a的MG 302a与较低电压(诸如，4V而不是8.5V)耦合时，TPD和PDB效应可以降低。如前所讨论的，TPD机制可能需要在基底87中的两个不同位置进行两个连续的碰撞电离过程。TPD发生的可能性对相邻存储器单元之间的几何路径可能非常敏感。随着存储器单元变得越来越小且封装越来越密集，TPD和PDB效应可能会变得更加普遍。因此，可能有特定的方法将存储器阵列中的多个MG和/或SL耦合/短路在一起，以最小化TPD和PDB的效应。MG和/或SL加扰的各种方式将在后面的章节中讨论。
如前所讨论的，CSL架构可以在NVM单元的扇区中的基本上所有NVM单元之间共享CSL。在其他实施例中，CSL架构可以在NVM阵列中的基本上所有NVM单元之间共享CSL。在另一示例中，CSL架构可以在NVM扇区或阵列中的NVM单元的两行或更多行和或两列或更多列之间共享CSL。CSL架构的实现允许减少用于每个存储器单元的硅面积。图5图示了根据本主题的一个实施例的存储器阵列400。在一个实施例中，存储器阵列400可以是如图1中最佳示出的NVM设备102的存储器阵列112的部分/扇区。在一些实施例中，存储器阵列400可以被配置成与非闪存或或非闪存扇区。如图5最佳示出的，存储器阵列400被分成存储器单元450的M列和2N行，其中每个存储器单元450还包含存储器晶体管和传输或选择晶体管。在一个实施例中，每个存储器单元450可以携带一位数据。在另一实施例中，每个单元可以携带两位数据。在每列中，存储器单元450被耦合或连接。在一个实施例中，两个相邻的存储器单元450可以共享SL(CSL)以形成存储器对460，该存储器对460可以类似于如图3A和图3B中最佳示出的2T存储器对200或分栅存储器对300。在一个实施例中，相同2行的存储器对460可以共享同一SL。在一些实施例中，SL 0至SL N-1中的每一个可以耦合到单独的SL驱动，被配置成接收潜在不同的工作电压。在一个实施例中，同一列(例如，列2)的存储器单元450可以共享位线465。在各个实施例中，存储器单元的多个列和/或行可以共享同一位线，或者它们可以具有单独的位线465。图5所示的位线465仅仅是为了说明的目的，而不是为了限制。
图6图示了根据本主题的一个实施例的NVM阵列500的一部分。在一个实施例中，NVM阵列500类似于存储器阵列400，并且可以按行和列来组织。类似于分栅存储器对200或2T存储器对300，同一行的存储器单元可以共享一个SL，并且同一列的相邻行中的存储器单元可以具有设置在两个MG之间的公共源极(例如，SL1)。同一行的存储器单元可以共享公共选择栅极(SG)线和MG线。在一个实施例中，同一列的存储器单元可以共享公共BL，并且超过一个的BL可以彼此耦合。在另一实施例中，同一列的存储器单元可以耦合到不同的且多个的BL。NVM阵列500可以被配置为闪存阵列，并且每个存储器单元可以通过行和列驱动电路(诸如，图1中的行解码器114和列解码器118)由行和列地址随机访问。在一些实施例中，为了各种目的，NVM阵列500可以包括靠近NVM阵列500的外围的一些虚拟SG线、MG线、参考MG线或参考SL(在该图中未示出)。
在各种操作期间，NVM阵列500的MG可以耦合到相对高的电压(>4V)。在一些实施例中，高电压(HV)半导体器件(诸如，具有厚栅极氧化物层的晶体管)可能需要在MG驱动电路中承受高电压。为了节省芯片面积，可以将多个MG线连接(或短路)到一个MG驱动电路。参见图6，在一个实施例中，两个相邻的MG线可以分组在一起并耦合到同一MG驱动，诸如MG组2至组4。在一个实施例中，例如MG组2，不共享同一SL(分别是SL0和SL1)的两个NVM单元的MG线耦合在一起，并且可以被配置为从同一MG驱动接收相同的电压信号。在一些实施例中，共享相同BL触点502的MG线(诸如，MG组3)可以共同耦合到同一MG驱动电路。在其他实施例中，不同的MG组(例如，MG组2和组4)可以耦合在一起，以进一步减少所需的MG驱动电路的数量。在另一实施例中，NVM阵列500的两端的MG线(诸如，MG组1)可以共同耦合到同一MG驱动电路。MG连接504可以包括导电材料，诸如多晶硅导线和金属导线。
如前所公开的分组或加扰MG线的好处之一在于共享同一SL(例如，SL2)的MG线与不同的MG组(分别为MG组3和组4)耦合。在一个实施例中，MG组3和组4可以被配置成耦合到不同的MG驱动，并且被不同地偏压，诸如一个偏压到HV，而另一个偏压到LV。例如，在一个特定NVM单元的编程操作期间，所选择的NVM单元的MG可被偏压到HV。在一个实施例中，同一NVM对中的未选择的NVM单元的MG可被偏压到低电压，即使所选择和未选择的NVM单元共享可被偏压到HV的SL(例如，SL2)。如图4最佳示出且如前所解释的，如果未选择的NVM单元的MG被配置为接收LV信号，则由于TPD和PDB而引起的未选择的NVM单元的编程干扰可以被大大降低或最小化。
图7图示了根据本主题的一个实施例的NVM阵列600的一部分。在一个实施例中，NVM阵列600类似于存储器阵列400，并且NVM单元可以按行和列来组织。类似于分栅存储器对200或2T存储器对300，同一行的NVM单元可以共享一个SL，并且同一列的相邻行中的NVM单元可以具有设置在两个MG之间的公共源极(例如，SL1)。在一个实施例中，同一列的存储器单元可以共享公共BL，并且超过一个的BL可以彼此耦合。在另一实施例中，同一列的NVM单元可以耦合到不同的且多个的BL。NVM阵列500可以被配置为闪存阵列，并且每个NVM单元可以通过行和列驱动电路(诸如，图1中的行解码器114和列解码器118)由行和列地址随机访问。在一些实施例中，为了各种目的，NVM阵列600可以包括靠近NVM阵列600外围的一些虚拟SG线、MG线、参考MG线或参考SL(在该图中未示出)。
在各种操作期间，NVM阵列600的SL可以耦合到相对高的电压(>4V)。在一些实施例中，在SL驱动电路中可能需要高电压(HV)半导体器件(诸如，具有厚栅极氧化物层的晶体管)以承受高电压。为了节省芯片面积，可以将多个SL连接(或短路)到一个SL驱动电路。在一个实施例中，NVM电路600的SL可以分成两组，即奇数组和偶数组。奇数组可以包括SL1、SL3、SL5......，而偶数组可以包括SL0、SL2、SL4、SL6...。在一个实施例中，两组的一般概念是相邻的SL没有被分组在一起。偶数组或SL组1和奇数组或SL组2的SL可以通过SL连接604耦合在一起。SL组1和组2可以耦合到两个不同的SL驱动，并且可以被配置为接收不同的电压信号用于NVM单元的各种操作。在一个实施例中，SL连接或布线604可以包括导电材料，诸如多晶硅导线和金属导线。在其他实施例中，NVM阵列600的SL可以包括超过两个的SL组，只要每个SL组不包含相邻的SL。每个SL组可以耦合到同一SL驱动或不同的SL驱动。
类似于前面讨论的MG线加扰，SL加扰可以有助于减少SL驱动电路的数量，从而减少所需的芯片面积。在一个实施例中，在对其相邻的NVM单元进行编程期间，SL加扰可以有助于避免在未选择的NVM单元的SL和MG上有HV信号。因此，可以降低或最小化源自用于编程的未选择的NVM单元上的TPD和PDB的编程干扰。
图8A图示了根据本主题的一个实施例的NVM阵列700的一部分。在一个实施例中，NVM阵列700同时实现了图6中公开的MG线加扰和图7中公开的SL加扰。
图8B图示了图8A中NVM阵列700的部分750的代表性示意图，其在同一列中包括六个相邻的NVM单元。如图8B所示，NVM 2和NVM 3共享源极(SL 1)，NVM 4和NVM 5共享SL 2。SL1和SL 2彼此相邻。作为仅说明性目的的示例，NVM 4可以被选择用于编程，NVM 3和NVM 5未被选择(禁止)。SG 4可以导通(高于VT)用于编程，而SG 3和SG 5被截止(低于VT)。在一个实施例中，MG组3(MG 4)和SL组1(SL 2)都被偏压到它们各自的HV以编程MG 4。如前所讨论的，未选择的MG中的HV偏压可能导致由TPD和PDB引起的更高概率和程度的编程干扰。在一个实施例中，MG 5(未选择)可以被偏压到LV，因为它耦合到不同的MG组(即，MG组4)，该MG组4可以耦合到与MG组3不同的MG驱动电路。也如图8B所示，NVM 3也未被选择用于编程。在一个实施例中，SG 3可以被偏压到低于其VT，以关闭NVM 3的沟道。然而，MG 3可能仍然被偏压到HV，因为它属于MG组3。在这些实施例中，SL组2可以耦合到LV，使得未选择的单元NVM 3(SL1)的源极被偏压到LV以降低编程干扰。在一个实施例中，SL和MG加扰可以以这样一种方式实现，即任何未选择的NVM(诸如，NVM 5和NVM 3)的SL和MG不能同时被偏压到它们各自的HV。应当理解，这些具体示例中的电压电平仅用于说明目的，而非限制。
图8C图示了与MG驱动电路的连接布线的一个实施例。在一个实施例中，仅使用金属1(M1)和/或多晶硅将MG线连接到MG驱动晶体管漏极结。这种配置可有助于避免阵列中的NVM单元的过程充电。利用这种连接配置，NVM单元的MG对于VIA1和更高的线过程步骤的后端不需要过程充电。
图9图示了根据主题的NVM阵列800的另一实施例。在一个实施例中，在一列中存在64个NVM单元，并且两个相邻的MG可以共享一个SL。同一列中不共享同一SL的两个相邻MG可以耦合在一起，并且NVM阵列800两侧上的两个MG线组进一步彼此耦合，诸如MG 1、MG 2等。在一个实施例中，每个MG线组可以包括四个MG线。可以都是M1连接的MG线组MG 1-MG 15的连接布线804不可以相互交叉。如图9最佳示出的，在NVM阵列800的边缘处的两个部MG线(边缘对)在一个MG线组(MG 0)中耦合在一起，然后进一步耦合到NVM阵列800的中间的两个部MG线，诸如MG线组MG15之间的两个MG线。在一个实施例中，边缘对可以经由导线桥850连接到任何规则的中央MG线对。导线桥850可以允许边缘对在NVM阵列800的中央耦合其他MG对，而不短路或切断其他MG线组，诸如MG 1、MG 2。在一个实施例中，导线桥850可以由多晶硅或金属导线制成。根据系统要求，每个MG线组(MG0-MG15)可以连接到不同的MG驱动电路。可替代地，一些MG线组可以进一步耦合在一起并连接到一个MG驱动电路，以进一步节省芯片面积。
参见图9，SL以与图7中讨论的类似配置被加扰，其中奇数SL和偶数SL耦合在一起。在一个实施例中，NVM阵列800的上半部分中的奇数SL(SL 1，SL 3，...SL 15)中的八个通过SL连接布线806耦合在一起以形成SL组SL 1。类似地，上半部分中的八个偶数SL(SL 0，SL2，...，SL 14)耦合在一起以形成SL组SL 0。在一个类似的实施例中，SL组SL 2和SL 3形成在NVM阵列800的下半部分中。SL组SL 0-SL 3中的每一个可以连接到它自己的SL驱动电路，使得奇数SL和偶数SL可以接收不同的电压信号。在另一实施例中，SL组中的一些可以耦合到同一SL驱动电路，以节省芯片面积，或者根据其他系统要求。
图9所示的实施例展示了MG线和/或SL加扰或分组如何可帮助降低或最小化未选择NVM单元上的编程干扰。由于未选择的NVM单元的MG和/或SL不能同时偏压到HV，因此对未选择的NVM单元的TPD和PDB效应可以大大降低。应当理解，尽管为了清楚起见，示出了阵列的特定尺寸和配置，但如本领域已知的，可以实现多种尺寸和配置。
图10是图示了根据另一实施例的非易失性存储器系统的框图。电路1000是当前公开可以操作的另一NVM系统。电路100包括具有存储器栅极线和/或公共源极线加扰或分组的存储器阵列。
图11是说明书了根据本主题的一个实施例的编程一个或更多个NVM单元的方法的代表性流程图。参见图11，针对编程操作选择NVM阵列(诸如，NVM阵列700或800)的第一NVM单元。在一个实施例中，第一NVM单元可以是NVM阵列中的任何NVM单元。如前所讨论的，第一NVM单元可以与同一NVM对(诸如200或300)中的第二NVM单元共享SL。然而，它们各自的MG可以分开分组，并连接到两个不同的MG驱动电路。由第一和第二MG共享的SL(第一SL)也可以与其两个相邻的SL电绝缘。在一个实施例中，当第一NVM单元被选择用于编程，而第二NVM单元未被选择时，第一SG可以被偏压高于其VT，而第二SG可以被偏压低于其VT。然后，为了编程第一NVM单元，可以向第一MG提供HV编程信号。可以向第二MG提供来自其自己的MG驱动电路的LV禁止信号，使得可以降低或最小化来自TPD和PDB的编程干扰。在一个实施例中，由第一和第二MG共享的SL可以耦合到HV信号用于编程第一NVM单元。尽管高电压被施加到第一SL，但是可以最小化对第二NVM单元的编程干扰。这是因为第二MG被偏压到低禁止电压。类似地，与第一MG共享同一MG驱动电路的MG将被提供相同的HV编程信号。在一个实施例中，未选择的MG的SL可以不与第一SL分组在一起，使得来自单独的SL驱动的低禁止电压可以被提供给它们，以境地潜在的编程干扰效应。在一个实施例中，如果NVM单元之一被选择用于编程，则共享同一MG驱动的多个MG线可以被偏压到同一HV。在这些实施例中，共享同一MG驱动电路的不同MG线中的NVM单元可以被分组到不同的源极线组中，从而耦合到不同的SL驱动电路。在编程操作期间，所选择的NVM单元可以将其MG和源极区偏压到HV。由于与所选择的NVM单元共享相同的MG驱动，因此未选择的NVM单元也可以被提供以HV信号。未选择的NVM单元可以将其SL偏压到LV，以最小化编程干扰的影响。
本主题的实施例包括在本文中描述的各种操作。这些操作可由硬件部件、软件、固件或其组合执行。
虽然参考具体的示例性实施方式描述了本公开，但显然地，在不背离本公开的更广泛的精神和范围的情况下，可以对这些实施方式作出各种修改和变化。因此，说明书和附图被认为是说明性的而不是限制性的。
本公开的摘要被提供以符合37 C.F.R§1.72(b)，要求摘要能让读者快速确定技术公开的一个或多个实施方式的性质。应当理解的是，它将不用于解释或限制权利要求的范围或意义。此外，在上述的详细描述中可以看出，为了简化本公开的目的，各个特征被组合在单个实施方式中。本公开的方法不被解释为反映所要求保护的实施方式要求比每个权利要求中明确地记载的更多的特征的意向。相反，如下面的权利要求所反映的，发明的主题在于少于单一所公开的实施方式的所有特征。因此，以下权利要求由此被并入到详细描述中，其中每个权利要求自身作为单独的实施方式。
描述中对一个实施方式或实施方式的引用意味着结合实施方式描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施方式中。在说明书的不同地方出现的短语一个实施方式并不一定都指的是相同的实施方式。
在前述说明书中，主题已参考其特定示例性实施例进行描述。然而明显的是，在不偏离如在所附权利要求中阐述的本主题的更宽的精神和范围的情况下，可对其做出各种修改和改变。说明书和附图相应地是从说明性意义上而非从限制性意义上来考虑的。

Claims (21)

1.一种存储器设备，包括：
以行和列布置的存储器阵列，包括，
在所述存储器阵列的同一列中耦合的至少四个非易失性存储器(NVM)单元，其中每个NVM单元包括存储器栅极，并且其中，所述至少四个NVM单元的第一NVM单元和第二NVM单元共享第一源极区，并且第三NVM单元和第四NVM单元共享第二源极区，
其中所述第一NVM单元和第二NVM单元的存储器栅极彼此不电耦合，其中所述第一源极区和第二源极区彼此不电耦合，并且其中所述第一源极区和第二源极区中的每一个与同一列的至少另一源极区电耦合。
2.根据权利要求1所述的存储器设备，其中，所述存储器阵列至少部分地通过耦合多个所述至少四个NVM单元来形成，其中第一多个所述至少四个NVM单元被耦合以形成所述存储器阵列的第一列，并且其中所述第一列的模式在所述存储器阵列的至少一个其余列中重复。
3.根据权利要求2所述的存储器设备，其中，所述存储器阵列的行和列的配置是反转的。
4.根据权利要求1所述的存储器设备，其中，所述第一NVM单元和第二NVM单元包括镜像取向，所述第一存储器栅极和第二存储器栅极彼此面对，并且所述第一源极区设置在所述第一存储器栅极和第二存储器栅极之间，并且其中所述第三NVM单元和第四NVM单元包括镜像取向，所述第三存储器栅极和第四存储器栅极彼此面对，并且所述第二源极区设置在所述第三存储器栅极和第四存储器栅极之间。
5.根据权利要求1所述的存储器设备，其中，所述至少四个NVM单元包括分栅存储器单元配置。
6.根据权利要求1所述的存储器设备，其中，所述至少四个NVM单元包括双晶体管存储器单元配置，并且其中所述双晶体管存储器单元包括一个场效应晶体管和一个硅-氧化物-氮化物-氧化物-硅晶体管或一个浮栅晶体管。
7.根据权利要求1所述的存储器设备，其中，当所述第一存储器单元被选择用于编程操作而所述第二存储器单元未被选择用于所述编程操作时，所述第一存储器栅极和第二存储器栅极被配置为分别从两个不同的存储器栅极驱动电路接收高电压和低电压。
8.根据权利要求1所述的存储器设备，其中，当所述第二存储器单元被选择用于编程操作而所述第三存储器单元未被选择用于所述编程操作时，所述第二存储器栅极和第三存储器栅极被配置为接收高电压，其中所述第一源极区和第二源极区被配置为分别从两个不同的源极线驱动电路接收高源极电压和低源极电压。
9.根据权利要求8所述的存储器设备，其中，所述高电压在5V至10V的近似范围内，所述低电压在0V至5V的近似范围内。
10.一种存储器阵列，包括：
非易失性存储器(NVM)单元，每个单元包括以行和列布置的存储器栅极和选择栅极，其中，
同一列的共享源极区的两个相邻NVM单元形成NVM对，其中所述源极区设置在所述两个相邻NVM单元的存储器栅极之间，并且其中多个NVM对在同一列中彼此耦合，
同一行的NVM单元的至少两个存储器栅极共享存储器栅极线，
同一行的NVM单元的至少两个源极区共享源极线；以及
源极线连接布线，其被配置为电连接多个源极线以形成多个源极线组，其中同一源极线组中的多个源极线在物理上彼此不相邻。
11.根据权利要求10所述的存储器阵列，其中：
同一行的NVM单元的至少两个选择栅极共享选择栅极线；以及
同一列的NVM单元的至少两个漏极区共享位线，其中所述NVM单元的每一个的漏极区与所述选择栅极相邻设置。
12.根据权利要求10所述的存储器阵列，其中，所述多个源极线组中的每一个与单独的源极线驱动电路耦合，被配置为接收单独的源极电压。
13.根据权利要求10所述的存储器阵列，还包括：
存储器栅极连接布线，其被配置为电连接多个存储器栅极线以形成多个存储器栅极线组，其中同一存储器栅极线组中的多个存储器栅极线不共享同一源极线组中的任何源极线，并且其中所述多个存储器栅极线组中的每一个与单独的存储器栅极线驱动电路耦合，被配置为接收单独的存储器栅极电压。
14.根据权利要求13所述的存储器阵列，其中，在同一源极线组中的所述多个源极线中的所述NVM单元不包括在同一存储器栅极线组中的存储器栅极线。
15.根据权利要求10所述的存储器阵列，包括2N行的NVM单元，N是自然数，其中：
包括第1至第(N-1)个源极线的多个奇数源极线通过第一源极线连接布线电连接；
包括第0至第(N-2)个源极线的多个偶数源极线通过第二源极线连接布线电连接；以及
所述第一源极线连接布线和第二源极线连接布线耦合到两个不同的源极线驱动电路。
16.根据权利要求10所述的存储器阵列，包括2N行的NVM单元，N是自然数，其中：
第0和第(2N-1)个存储器栅极线通过第一存储器栅极线连接布线电连接；
至少一个其余的奇数存储器栅极线通过第二存储器栅极线连接布线电连接到其相邻的偶数存储器栅极线；以及
所述第一存储器栅极线连接布线和所述第二存储器栅极线连接布线各自耦合到单独的存储器栅极驱动电路。
17.根据权利要求13所述的存储器阵列，其中，所述存储器栅极连接布线包括至所述存储器栅极驱动电路的金属1(M1)连接。
18.根据权利要求10所述的存储器阵列，其中，所述NVM单元包括双晶体管存储器单元。
19.根据权利要求10所述的存储器阵列，其中，所述NVM单元包括分栅存储器单元。
20.一种方法，包括：
提供非易失性存储器(NVM)阵列，其中所述非易失性存储器阵列包括在所述NVM阵列的同一列中耦合的至少四个非易失性存储器(NVM)单元，其中每个NVM单元包括存储器栅极和选择栅极，其中所述至少四个NVM单元的第一NVM单元和第二NVM单元共享第一源极线，并且第三NVM单元和第四NVM单元共享第二源极线，并且其中所述第一源极线和第二源极线各自与至少另一源极线电耦合，所述另一源极线在物理上分别与所述第一源极线和第二源极线不相邻；
将高选择电压耦合到第一选择栅极，以选择所述第一存储器单元用于编程操作；
将低选择电压耦合到第二选择栅极，以取消选择所述第二存储器单元用于所述编程操作；
将高编程电压耦合到所述第一存储器栅极，并且将低禁止电压耦合到所述第二存储器栅极；以及
将两个不同的源极电压分别从两个不同的源极线驱动电路耦合到所述第一源极线和所述第二源极线。
21.根据权利要求20所述的方法，其中，所述第二NVM单元和第三NVM单元的存储器栅极电连接，并且其中所述第一源极线和第二源极线物理上彼此相邻。
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