JP2020501292A - メモリゲート及びソース線スクランブリングを有する不揮発性メモリアレイ - Google Patents

メモリゲート及びソース線スクランブリングを有する不揮発性メモリアレイ Download PDF

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Abstract

メモリ装置は行及び列に配列されたメモリアレイを含む。前記メモリアレイは、前記メモリアレイの同じ列に結合された少なくとも４つの不揮発性メモリ（ＮＶＭ）セルを含み、各ＮＶＭセルがメモリゲートを含む。前記少なくとも４つのＮＶＭセルの第１及び第２のＮＶＭセルは第１のソース領域を共有することができ、第３及び第４のＮＶＭセルは第２のソース領域を共有することができる。前記第１及び第２のＮＶＭセルのメモリゲートは互いに電気的に結合しないことができ、前記第１及び第２のソース領域は互いに電気的に結合しないことができる。前記第１及び第２のソース領域の各々は前記メモリアレイの同じ列の少なくとも１つの別のソース領域と電気的に結合することができる。

Description

優先権
本出願は、３５Ｕ．Ｓ．Ｃ．１１９（ｅ）に基づいて２０１６年１２月８日に出願された米国仮出願第６２／４３１，５８２号の優先権及びその利益を主張して２０１７年３月２８日に出願された米国非仮出願第１５／４７１，４１８号の国際出願であり、その両出願とも参照することにより本明細書に組み込まれるものとする。
技術分野
本開示は、概して、不揮発性メモリ（ＮＶＭ）デバイスに関し、特に、プログラム妨害の影響を低減するためにソース線及びメモリゲート線をグループ化し接続する方法及び実施形態に関する。
動作電力が利用できないときでもそのデータを保持するメモリは不揮発性メモリとして分類される。不揮発性メモリの例には、ＮＶＳＲＡＭ、強誘電体ＲＡＭ（Ｆ−ＲＡＭ）、プログラマブルリードオンリメモリ（ＰＲＯＭ）、消去可能なプログラマブルリードオンリメモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、及びフラッシュメモリがある。一部のメモリアレイはトランジスタ及び電荷トラップ層を含むゲート構造を使用する。電荷トラップ層はメモリアレイに供給される又は受信される電圧に基づいてデータを記憶するようにプログラムすることができる。このクラスのメモリは、電力の除去後又は動作中の電力の中断時に臨界データを保存しなければならない。
本発明は、添付図面のいくつかの図に、限定としてではなく、一例として示され説明される。
本発明の一実施形態によるＮＶＭシステムを示す概略図である。 本発明の一実施形態によるＮＶＭセル（２トランジスタメモリセル）を示す概略図である。 本発明の別の実施形態によるＮＶＭセル（スプリットゲートメモリセル）を示す概略図である。 本発明の一実施形態によるＮＶＭペア（２トランジスタメモリセル）を示す概略図である。 本発明の別の実施形態によるＮＶＭペア（スプリットゲートメモリセル）を示す概略図である。 ＮＶＭペアにおけるプログラム妨害を説明する概略図である。 本発明の一実施形態によるＮＶＭアレイを示す概略図である。 メモリゲート（ＭＧ）線スクランブリングを含む一実施形態によるＮＶＭアレイの一部分を示す概略図である。 ソース線（ＳＬ）スクランブリングを含む一実施形態によるＮＶＭアレイの一部分を示す概略図である。 ＭＧ線及びＳＬスクランブリングを含む一実施形態によるＮＶＭアレイの一部分を示す概略図である。 本発明の一実施形態によるＮＶＭセルの１つの列の一部分を示す概略図である。 ＭＧ線接続通路の一実施形態を示す概略図である。 ＭＧ線及びＳＬスクランブリングを含む一実施形態によるＮＶＭアレイの一部分を示す概略図である。 本発明の一実施形態によるＮＶＭシステムを示す概略図である。 本発明の一実施形態によるＮＶＭアレイ又はシステムのプログラム動作を示すフローチャートである。
詳細な説明
以下の説明では、本発明はいくつかの実施形態の良い理解を提供するために、多くの特定の詳細、例えば特定のシステム、構成要素、方法などの例について述べる。しかしながら、少なくともいくつかの実施形態はこれらの特定の詳細なしで実施可能であることは当業者に明らかであろう。更に、本明細書で説明する技術を不必要に不明瞭にしないように、周知の構成要素又は方法は詳細に記載しないか、或いは簡単なブロック図で提示する。従って、以下で説明する具体的な説明は単なる例示である。特定の実施形態はこれらの例示的な詳細から異なってもよく、それらも本発明の精神及び範囲に含まれることが意図される。
特に断りのない限り、以下の考察から明らかなように、本明細書を通して、「処理する」、「コンピューティング」、「計算する」、「決定する」などの用語を使用する考察は、コンピュータシステムのレジスタ内の電子量のような物理量として表されるデータをコンピュータシステムのメモリ、レジスタ又は他の情報記憶、送信又表示デバイス内の、同様に物理量として表される他のデータに操作及び／又は変換するコンピュータ、又はコンピューティングシステム、又は類似の電子コンピューティング装置のアクション及び／又はプロセスと関連すると理解されたい。
発明の概要
一実施形態によれば、本発明のメモリ装置は、行及び列に配列されたメモリアレイを含むことができる。前記メモリアレイは前記メモリアレイの同じ列に結合又は接続された少なくとも４つの不揮発性メモリ（ＮＶＭ）セルを含むことができ、各ＮＶＭセルはメモリゲートを含むことができる。一実施形態では、前記接続は前記ＮＶＭセルのソース／ドレインパスに平行にすることができる。前記少なくとも４つのＮＶＭセルの第１及び第２のＮＶＭセルは第１のソース領域を共有することができ、第３及び第４のＮＶＭセルは第２のソース領域を共有することができる。一実施形態では、前記第１及び第２のＮＶＭセルのメモリゲートは互いに電気的に結合しないことができ、前記第３及び第４のＮＶＭセルのメモリゲートは互いに電気的に結合しないことができる。前記第１及び第２のソース領域の各々は前記メモリアレイの同じ列の少なくとも別のソース領域と電気的に結合することができる。
一実施形態では、前記メモリアレイは、少なくとも部分的に、前記少なくとも４つのＮＶＭセルのような複数のＮＶＭセルを結合して第１の列を形成することによって形成することができる。一実施形態では、第１列のパターンをメモリアレイの他の列に複製することができる。
いくつかの実施形態では、前記メモリアレイの前記行及び前記列の配置及び接続は逆にしてもよい。
一実施形態では、前記第１及び第２のＮＶＭセルは、前記第１及び第２のメモリゲートが互いに対面し且つ互いに隣接して配置されるように鏡像配置することができ、前記第１のソース領域は前記第１及び第２のメモリセルの間に配置することができる。
一実施形態では、前記少なくとも４つのＮＶＭセルのいくつかはスプリットゲートメモリセルとすることができる。別の実施形態では、前記ＮＶＭセルはＭＯＳＦＥＴ及びＳＯＮＯＳトランジスタを有する２Ｔメモリセルとすることができる。別の実施形態では、前記ＮＶＭセルはフローティングゲート型トランジスタを含むことができる。
一実施形態では、前記第１のメモリセルがプログラム動作のために選択されるが、前記第２のメモリセルが選択されないとき、前記第１及び第２のメモリゲートはそれぞれ２つの異なるメモリゲートドライバ回路から高電圧及び低電圧を受信するように構成することができる。
一実施形態では、前記第２のメモリセルがプログラム動作のために選択されるが、前記第３のメモリセルが選択されないとき、前記第２及び第３のメモリゲートは１つのメモリゲート線ドライバにより供給される高電圧を受信するように構成することができる。前記第１のソース及び第２のソース領域はそれぞれ２つの異なるソースラインドライバ回路から高及び低ソース電圧を受信するように構成することができる。一実施形態では、前記メモリゲートに供給される前記高電圧は５Ｖ〜１０Ｖの近似範囲内としてよく、前記低電圧は０Ｖ〜５Ｖの近似範囲内としてよい。
一実施形態によれば、本発明のメモリアレイは行及び列に配列された不揮発性メモリ（ＮＶＭ）セルを含むことができ、各ＮＶＭはメモリゲート及び選択ゲートを含むことができる。一実施形態では、２つのメモリゲートの間に配置された１つのソース領域を共有する同じ列の２つの隣接するＮＶＭセルが１つのＮＶＭペアを形成することができ、同じ列の複数のＮＶＭペアを互いに結合することができる。一実施形態では、この結合は同じ列のＮＶＭセルのソース／ドレインパスに平行にすることができる。一実施形態では、同じ行のＮＶＭセルの少なくとも２つのメモリゲートは１つのメモリゲート線を共有することができ、同じ行のＮＶＭセルの少なくとも２つのソース領域は１つのソース線を共有することができる。一実施形態では、メモリアレイは、複数のソース線を複数のソース線グループを形成するように電気的に接続するよう構成されたソース線接続通路を更に含むことができ、同じソース線グループ内の前記複数のソース線が互いに物理的に隣接しない。
一実施形態では、同じ行のＮＶＭセルの少なくとも２つの選択ゲートは１つの選択ゲート線を共有することができ、同じ列のＮＶＭセルの少なくとも２つのドレイン領域は１つのビット線を共有することができ、各ＮＶＭセルのドレイン領域がその対応する選択ゲートに隣接する。
一実施形態では、前記複数のソース線グループの各々は別個のソース線ドライバ回路に結合することができ、別個のソース電圧を受信するように構成することができる。
一実施形態では、複数のメモリゲート線を複数のメモリゲート線グループを形成するように電気的に接続するよう構成することができるメモリゲート接続通路を更に含むことができ、同じメモリゲート線グループ内の前記複数のメモリゲート線はどのソース線も又はどの同じソース線グループも共有しない。一実施形態では、前記複数のメモリゲート線の各々は別個のゲート線ドライバ回路と結合することができ、且つ別個のメモリゲート電圧を受信するように構成することができる。一実施形態では、同じソース線グループのＮＶＭセルは同じメモリゲート線グループに属するメモリゲート線を含まない。
一実施形態では、２Ｎ行のＮＶＭセルを備える（Ｎは自然数）。一実施形態では、１番から（Ｎ−１）番のソース線を含む複数の奇数ソース線は第１のソース線接続通路により電気的に接続することができ、０番から（Ｎ−２）番のソース線を含む複数の偶数ソース線は第２のソース線接続通路により電気的に接続することができる。一実施形態では、前記第１及び第２のソース線接続通路は２つの異なるソースドライバ回路に結合することができる。
別の実施形態では、０番及び（２Ｎ−１）番のメモリゲート線は第１のメモリゲート線接続通路により電気的に接続することができ、少なくとも１つの残りの奇数のメモリゲート線はその隣接する偶数メモリゲート線に少なくとも１つの第２のメモリゲート線接続通路により電気的に接続することができる。一実施形態では、前記第１のメモリゲート線接続通路及び前記少なくとも１つの第２のメモリゲート線接続通路はそれぞれ別個のメモリゲートドライバ回路に結合することができる。
一実施形態では、前記メモリゲート接続通路は前記メモリゲートドライバ回路へのメタル１（Ｍ１）接続を含んでよい。
一実施形態によれば、本発明のＮＶＭアレイを動作させる方法は、ＮＶＭアレイを提供又は取得する以下のステップを含むことができ、前記ＮＶＭアレイは前記ＮＶＭアレイの同じ列に接続された少なくとも４つのＮＶＭセルを含むことができる。一実施形態では、各ＮＶＭセルはメモリゲートと選択ゲートを含むことができる。前記少なくとも４つのＮＶＭセルの第１及び第２のＮＶＭセルは第１のソース線を共有し、第３及び第４のＮＶＭセルは第２のソース線を共有することができる。前記第１及び第２のソース線はそれぞれ前記第１及び第２のソース線に物理的に隣接しない少なくとも１つの別のソース線と電気的に結合することができる。
一実施形態では、前記第１のメモリセルをプログラム動作に対して選択するために第１の選択ゲートに高い選択電圧を結合するステップを含むことができる。
一実施形態では、前記第２のメモリセルを前記プログラム動作に対して選択しないために第２の選択ゲートに低い選択電圧を結合するステップを含むことができる。
一実施形態では、前記第１のメモリゲートに高いプログラム電圧を結合し、前記第２のメモリゲートに低い抑制電圧を結合するステップを含むことができる。
一実施形態では、前記第１のソース線及び前記第２のソース線に２つの異なるソースドライバ回路から２つの異なるソース電圧をそれぞれ結合するステップを含むことができる。
一実施形態では、前記第２及び第３のＮＶＭセルのメモリゲートは電気的に接続され、前記第１及び第２のソース線は互いに物理的に隣接してよい。
コンピュータ及びその他の処理装置は情報又はプログラムを記憶することができ、その情報又はプログラムはＮＡＮＤ及びＮＯＲを含むフラッシュメモリ、ＥＥＰＲＯＭ、Ｆ−ＲＡＭなどのＮＶＭ内で開発又は更新される。パワーダウン、停電又は間違いが起こった場合には、データを回復することができる。図１は一実施形態によるＮＶＭシステムを示すブロック図である。ＮＶＭシステム１００はアドレスバス１０６、データバス１０８及び制御バス１１０を介してＮＶＭ装置１０２に結合された処理装置１０４を含み得る。当業者であれば、ＮＶＭシステム１００は説明のために簡略化されており、完全な記述を意図していないことは理解されよう。特に、処理装置１０４、行デコーダ１１４、列デコーダ１１８、センス増幅器１２２、及びコマンド及び制御回路１２４の詳細はここでは詳細に記載されていない。ＮＶＭシステム１００は図１の実施形態のすべてのコンポーネント、その一部又はそれより多くのコンポーネントを含んでもよいことを理解されたい。
外部電源１５０（電源とも称する）がＮＶＭデバイス１０２に結合される。外部電源１５０はＮＶＭ装置１０２の外部電源とすることができ、この電源１５０は外部電源１５０の最高電圧より高い高電圧（ＨＶ）信号又は外部電源１５０の最低電圧（例えば、接地電圧）より低い低定電圧（ＬＶ）信号のような電圧信号を発生するためにＮＶＭ装置１０２で使用することができる。
処理装置１０４は、例えば集積回路（ＩＣ）ダイ基板、マルチチップモジュール基板などのような共通のキャリア基板上に存在させてよい。また、処理装置１０４のコンポーネントは１つ以上の個別の集積回路及び／又は個別のコンポーネントとしてよい。一つの例示的な実施形態では、処理装置１０４はサイプレスセミコンダクタ社（カリフォルニア、サンノゼ）により開発されたプログラマブルシステムオンチップ（ＰＳｏＣ（登録商標））処理装置としてよい。また、処理装置１０４は当業者に知られている１つ以上の他の処理装置、例えば、マイクロプロセッサ又は中央処理装置（ＣＰＵ）、コントローラ、専用プロセッサ、ディジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）など、としてよい。
ＮＶＭ装置１０２は、以下に記載するように行及び列の不揮発性メモリセル（図１には示されていない）として編成されたＮＶＭアレイのようなメモリアレイ１１２を含む。メモリアレイ１１２は、複数の選択線及び読み出し線（メモリアレイの各行に対して少なくとも１つの選択線及び１つの読み出し線）を介して行デコーダ１１４に直接又はコマンド及び制御回路１２４を通して結合される。メモリアレイ１１２は更に複数のビット線（メモリアレイ１１２の各列につき１つ）を介して列デコーダ１１８に結合される。共通ソース線（ＣＳＬ）は複数の選択線及び読み出し線及び／又は複数のビット線の一部として実装することができる。メモリアレイ１１２はそこからマルチビットワードを読み出すために列デコーダ１１８を介して複数のセンス増幅器１２２に結合することができる。ＮＶＭ装置１０２は更にコマンド及び制御回路１２４を含み、該回路は処理装置１０４からの信号を受信し、行デコーダ１１４に信号を送信し、列デコーダ１１８、センス増幅器１２２、セクタ選択回路１４０を制御し、メモリアレイ１１２に供給される電圧信号を制御する。コマンド及び制御回路１２４は、ＮＶＭ装置１０２の動作のための電圧信号を生成し制御するために、パストランジスタ又は選択ゲートを有するメモリアレイ１１２のための電圧制御回路を含む。一実施形態では、電圧信号は電圧制御回路１２６を経由して列デコーダ１１８、センス増幅器１２２、及び／又はセクタ選択回路１４０に送ることができる。電圧制御回路１２６は、プリプログラム動作、消去動作、プログラム動作、読み出し動作、及び／又はその他の動作時に高電圧（ＨＶ）信号及び低電圧（ＬＶ）信号などの適切な電圧を供給するように動作する。
コマンド及び制御回路１２４は、プログラム動作に対して、第１の行の第１の選択線に電圧を供給することによってメモリアレイ１１２の第１の行を選択するとともに第２の行の第２の選択線に別の電圧を供給することによってメモリアレイの第２の行を非選択にするように構成することができる。コマンド及び制御回路１２４は更に、列デコーダ１１８を、第１の列の第１のビット線に電圧を供給することによって第１の行のメモリセルをプログラミングのために選択するとともに、第２の列の第２のビット線に別の電圧を供給することによって第１の行の非選択メモリセルのプログラミングを抑制するように構成することができる。コマンド及び制御回路１２４、特に電圧制御回路１２６は更に、以下で説明するように、メモリセルアレイ１１２に含まれるメモリセルに結合し得る１つ以上の共通ソース線に電圧を供給するように構成することができる。
一実施形態ではは、以下で詳細に説明されるように、ＮＶＭ装置１０２はデータ値を記憶するように構成された様々なメモリセル（図示せず）を含むことができる。これらのメモリセルは各メモリセルの全フットプリントを減少させるために共通のソース線で実装することができる。各メモリセルはファウラー−ノドハイムプログラミング技術に適合してもよい。
メモリアレイ１１２は１つ以上のＮＶＭセクタ、例えばセクタＡ１３１〜セクタＮ１３２を含んでよい。各セクタは任意の数のＮＶＭセルの行及び列、例えば４０９６の列及び２５６の行を含んでよい。行は水平方向に配列された複数のＮＶＭセルを含んでよい。列は垂直方向に配列された複数のＮＶＭセルを含んでよい。メモリアレイ１１２はメモリアレイ１１２のすべてのセクタにより共有されるグローバルビット線（ＧＢＬ）を使用してよい。メモリアレイ１１２の各列は１つのＧＢＬを有してよい。例えば、すべてのセクタ（例えば、セクタＡ１３１〜セクタＮ１３２）により共有される列０に対する特定のＧＢＬはすべてのセクタの列０においてメモリアレイ１１２の各行に結合される。ＧＢＬは、プログラム動作及び消去動作時に電圧信号をメモリアレイのセクタに供給するが、読み出し動作時には供給しないように構成される。
メモリアレイ１１２は、ＧＢＬを特定のセクタの列の関連するビット線（ＢＬ）に結合するセクタ選択回路１４０を使用してよい。セクタ内の各列は、他のセクタと共有されない、当該セクタに固有の関連ＢＬを有してよい。セクタ内の各列はＧＢＬを関連ＢＬに選択的に結合するセクタ選択回路１４０を有してよい。例えば、セクタＡ１３１の列０に対するセクタ選択回路１４０は、消去動作及びプログラム動作時にメモリアレイ１１２の列０のＧＢＬ上の電圧信号をセクタＡ１３１の列０のＢＬに結合するスイッチとして使用してよい。
メモリアレイ１１２は、読み出し動作時にセクタ内のＮＶＭセルの列をセンス増幅器１２２に結合するためにセクタ選択回路１４０を使用してよい。例えば、セクタＡ１３１の列０に対するセクタ選択回路１４０は読み出し動作時にセクタＡの列０のＮＶＭセルをセンス増幅器１２２に結合するスイッチとして使用してよい。
メモリアレイの「行」及び「列」は説明のためであって、限定のためではない。一実施形態では、行は水平方向に配列され、列は垂直方向に配列される。別の実施形態では、メモリアレイ１１２の行及び列は反対にしても又は反対方向で使用しても、また任意の方向にしてもよい。
図２Ａに示すように、一実施形態では、ＮＶＭセルは２トランジスタ（２Ｔ）メモリセル８０であってよい。２Ｔメモリセル８０において、１つのトランジスタはメモリゲート（ＭＧ）８２を有するメモリトランジスタであってよく、もう１つのトランジスタは選択ゲート（ＳＧ）８８を有するパストランジスタ又は選択トランジスタであってよい。２Ｔメモリセル８０は、ソース又はソース領域８６、ドレイン又はドレイン領域８３及びＳＧ誘電体層８１、及び必要に応じＭＧ８２とＴＯＳＧ８８との間のドレイン領域８５も含んでよい。パストランジスタは、ＮＶＭセルのノード（例えば、パストランジスタのソース及び／又はドレイン）の電圧レベル又は電流レベルを制御するスイッチとして使用される電界効果トランジスタ（ＦＥＴ）、例えば金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であってよい。メモリトランジスタは、例えばメモリトランジスタの電荷トラップ層８４に蓄積される電荷を変化させることによってバイナリ情報のビットを保存するトランジスタであってよい。他の実施形態では、ＮＶＭセルは他の数のトランジスタを含むセル、例えば単一メモリトランジスタ（１Ｔ）メモリセル、３トランジスタメモリセル、又はその他、としてもよい。
図２Ｂは本発明の別の実施形態によるスプリットゲートメモリセルを示す。図２Ｂに示すように、スプリットゲートメモリセル９０は選択ゲート（ＳＧ）９８に隣接して配置されたメモリゲート（ＭＧ）９２を含み、ＭＧ９２及びＳＧ９８は基板９７に形成された共通チャネル９９、ソース又はソース領域９６、ドレイン又はドレイン領域９３、及びＳＧ誘電体層９１を有することができる。ＭＧ９２とＳＧ９８を分離する誘電体層９５が存在してもよい。スプリットゲートメモリセル９０は１．５トランジスタ（１．５Ｔ）メモリセルと呼ばれることもある。
様々な実施形態では、メモリアレイ１１２は、２Ｔメモリセル８０、スプリットゲートメモリセル９０、それらの組み合わせ、又は他のタイプのＮＶＭセルを含んでよい。後記の段落で議論されるメモリアレイの構成の詳細及び動作の詳細は少なくとも２Ｔメモリセルアレイ、スプリットゲートメモリセルアレイ、及び他の組み合わせのメモリセルを有するアレイに適用可能であることは理解されよう。
一実施形態では、メモリアレイ１１２は電荷トラップメモリトランジスタを用いて実装することができる。電荷トラップメモリトランジスタは、例えば２Ｔメモリセル８０の電荷トラップ層８４又はスプリットゲートメモリセル９０の電荷トラップ層９４のような電荷トラップ層を含むトランジスタ及びゲート構造を用いて実装することができる。電荷トラップ層は電荷をトラップするために使用される絶縁体としてよい。電荷トラップ層はメモリアレイ１１２に供給される又は受信される電圧に基づいてデータを蓄積するようにプログラムすることができる。一実施形態では、メモリアレイ１１２は行及び列に配列された様々な異なるＮＶＭセルを含んでよく、各ＮＶＭセルは少なくとも１つのデータ値（例えば、ビット）を蓄積することができる。ＮＶＭセルをプリプログラムするため、ＮＶＭセルをプログラムする（例えばプログラム動作：論理“０”又は“１”を記憶する）ために、又はＮＶＭセルを消去する（例えば消去動作：論理“１”又は“０”を記憶する）ために、又はＮＶＭセルを読み出す（例えば、読み出し動作）ために、ＮＶＭセルの各々に電圧を供給することができる。メモリアレイ１１２はフローティングゲートメモリトランジスタなどの様々なタイプのメモリトランジスタを用いて実装できることは理解されよう。
一実施形態では、電荷トラップメモリトランジスタは種々の材料を用いて実装することができる。電荷トラップメモリトランジスタの一例はシリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）型トランジスタである。ＳＯＮＯＳ型トランジスタにおいて、該メモリトランジスタの電荷トラップ層は窒化物層、例えば窒化シリコンの層とすることができる。更に、電荷トラップ層は、酸窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ハフニウムアルミニウム、酸化ジルコニウム、ハフニウムケイ酸塩、ジルコニウムケイ酸塩、酸窒化ハフニウム、酸化ハフニウムジルコニウム、酸化ランタン、又は高Ｋ層などの他の電荷トラップ材料を含むものとしてもよい。電荷トラップ層は、メモリトランジスタのチャネルから注入されるキャリア又は正孔を可逆的にトラップ又は保持するように構成することができ、ＮＶＭセルに供給される電圧に基づいて可逆的に変化、修正、又は変更される１つ以上の電気的特性を有するものとすることができる。別の実施形態では、異なるタイプの電荷トラップメモリトランジスタを使用することができる。限定ではなく例示の目的のために、本開示中のＮＶＭセルの動作はＳＯＮＯＳ型トランジスタに関して説明する。本開示によれば、フローティングゲート型トランジスタのような他のタイプのＮＶＭトランジスタを実装することもできることは理解されよい。
フラッシュメモリ又は相変化メモリなどの不揮発性メモリ（ＮＶＭ）装置の動作には電圧信号が使用される。ＮＶＭ装置は１つ以上のＮＶＭセルを含み得る。２Ｔメモリセル８０又はスプリットゲートメモリセル９０等のＮＶＭセルは、単データ値（例えば、単ビット、例えば論理値“０”又は論理値“１”）を記憶し得るメモリの単位とすることができる。
一実施形態では、２Ｔメモリセル８０又はスプリットゲートメモリセル９０等のＮＶＭセルのプログラム動作は、ソース又はドレイン領域からチャネルホットエレクトロンを注入することによって達成される。分割ゲートメモリセルのプログラミングの一例が図２Ｂに最もよく示されている。プログラム動作中、チャネルホットエレクトロンを生成するためにＭＧ９２及びソース（Ｓ）９６が両方とも高電圧（ＨＶ）に結合される（例えば、ＭＧ＝９Ｖ，ＳＶ＝５Ｖ）。選択ゲート（ＳＧ）はＳＧトランジスタの閾値電圧より高い電圧にバイアスされる（例えば、ＳＧ＝０．９Ｖ）。その結果、チャネルがターンオンされ、電子がメモリトランジスタの電荷トラップ層９４内に注入され、トラップされ得る。
いくつかのＮＶＭアレイは専用ソース線（ＤＳＬ）構造を採用することができる。ＤＳＬ構造は、ＮＶＭアレイ内のＮＶＭセルの列及び行（又はＮＶＭアレイのＮＶＭセクタ内のＮＶＭセルの各列又は行）の各ＮＶＭセルに対して専用のソース線（ＳＬ）及び／又はＳＬドライバを含むことができる。同様に、幾つかの実施形態では、各メモリゲート（ＭＧ）線は専用のＭＧドライバを有することができる。ＤＳＬドライバ及び／又は専用のＭＧドライバを有する主な利点の１つは（プログラミングに対して）非選択のメモリセルへのプログラム妨害を最小限にすることにあり、この点については後段落で説明される。しかしながら、ＤＳＬ構造又は専用ＭＧドライバは多数の追加のドライバ及び接続を必要とし、より大きなメモリアレイサイズ及びより高いチップコストを生じ得る。
共通ソース線（ＣＳＬ）構造は少なくとも２つの隣接するＮＶＭセル間でソース線の共有を可能にし、ＮＶＭセルの多数の行及び／又は列のソース線を結合するように延長することができる。図３Ａ及び図３Ｂは、それぞれ共有ＳＬ又はＣＳＬを有する２つの隣接する２Ｔメモリセル及びスプリットゲートメモリセルを示す。図３Ｂに最もよく示されるように、２つのスプリットゲートメモリセル９０ａ及び９０ｂは並置され、互いに鏡像配置される。それぞれ各自のソース又はＳＬ（例えばＤＳＬ）を有する代わりに、２つの隣接するＭＧ３０２ａ及び３０２ｂの間にＣＳＬ３０６を形成し、スプリットゲートメモリペア３００を形成することができる。スプリットゲートメモリセル９０ａ及び９０ｂの各々は各自のドレイン３０３ａ及び３０３ｂをそれぞれ有し得る。ドレイン３０３ａ及び３０３ｂはメモリアレイのレイアウトに基づいて同じ又は異なるビット線（ＢＬ）に結合することができる。幾つかの実施形態では、ＭＧ３０２ａ及びＭＧ３０２ｂは同じＭＧ線ドライバ回路に結合し、同じ電圧を受信するように構成することができる。図３Ａを参照すると、２Ｔメモリペア２００は２Ｔメモリセル８０ａ及び８０ｂによって形成され、スプリットゲートメモリペア３００に類似する構成及び接続を有するものとすることができる。一実施形態では、２Ｔメモリセル８０ａ及び８０ｂはそれぞれ各自のドレイン２０３ａ及び２０３ｂを有することができる。ドレイン２０３ａ及び２０３ｂはメモリアレイのレイアウトに基づいて同じ又は２つの異なるビット線（ＢＬ）に結合することができる。それぞれ各自のソース又はＳＬ（例えばＤＳＬ）の代わりに、ＣＳＬ２０６を隣接するＭＧ２０２ａ及び２０２ｂの間に形成することができる。
図４はスプリットゲートメモリペア３００におけるプログラム妨害効果を例示する。限定ではなく例示のための一例として、左側のスプリットゲートメモリセル９０ｂがプログラミングのために選択され、右側のスプリットゲートメモリセル９０ａはプログラミングのために選択されていない（禁止）。一実施形態では、ＭＧ３０２ａ及び３０２ｂは同じＭＧドライバ回路に結合され、同じ電圧を受信するように構成されている。
異なる動作（例えば、プリプログラム、消去、プログラム、及び／又は読み出し）を実行するために、メモリ装置（ＮＶＭ装置）のＮＶＭセルのトランジスタの異なるノードと端子の間（例えば、ゲート−ドレイン間、ゲート−ソース間、ゲート−ウェル間、又はソース−ドレイン間）に一組の電圧差を供給することができる。スプリットゲートセル９０ｂがプログラム動作に選択され、スプリットゲートセル９０ａがプログラム動作に選択されていないスプリットゲートメモリペア３００の様々な端子の動作電圧が表１に示されている。表１で与えられる電圧及び以下の数字は限定ではなく例示のための単なる一例であり、システム要求に応じて変更してよい。他の実施形態では、パストランジスタ及び／又はメモリトランジスタの幾つか又はすべてはｐ型トランジスタとしてもよい。加えて、ｐ型トランジスタは表１とは異なるバイアス電圧及び電圧極性を有し得ることは理解されよう。
図４を参照すると、ＭＧ３０２ｂもＳＧ３０８ｂも高電圧と結合されるため、スプリットゲートメモリセル９０ｂのチャネルはターンオンされる。他方、ＭＧ３０２ａは正にバイアスされるが、ＳＧ３０８ａは低電圧（その閾値電圧ＶTより低い）と結合されるためにスプリットゲートメモリセル９０ａのチャネルはターンオンされない。一実施形態では、ＣＳＬ３０６はプログラミングのために高電圧に結合される。その結果、ホットチャネル電荷が電荷トラップ層３０４ｂに注入されてスプリットゲートメモリセル９０ｂをプログラムすることができる。一実施形態では、スプリットゲートメモリセル９０ａは、ＭＧ３０２ａの下のチャネルがターンオンされないために消去（禁止）されたままである。一実施形態では、ＢＬ３０３ａもＢＬ３０３ｂもプログラミング電圧又は電流と結合され、これはスプリットゲートメモリセル９０ａ又は９０ｂをプログラムする電圧又は電流の供給源である。一実施形態では、この電圧及び／又は電流の大きさは典型的には各ＮＶＭアレイに対して予め決定され、Ｖpgm、又はＶ@Ｉpgm、又はＩpgmで示される。別の実施形態では、２Ｔメモリセル８０ａを消去（禁止）されたままにしながら、２Ｔメモリセル８０ｂの同様の結果を達成するために、同様の電圧を２Ｔメモリペア２００の様々な端子及びノードに供給することができる。
図４を再び参照すると、図示の実施形態は２つのタイプのプログラム妨害、即ちトランジェントプログラム妨害（ＴＰＤ）及びプログラム妨害タイプＢ（ＰＤＢ）、を受ける可能性がある。前述したように、スプリットゲートメモリセル９０ａは、ＳＧ３０８ａがオフ状態にあるため、プログラムされることは予定されていない。しかしながら、ＭＧ３０２ａ及びＣＳＬ３０６がともに高電圧と結合されるために、ＳＧ３０８ａのサブスレッショルドリークに起因するＰＤＢが起こり得る。サブスレッショルドリーク電流は、トランジスタがオフである（例えば、選択ゲートの電圧がトランジスタの閾値電圧（ＶT）より低い）ときに、トランジスタのチャネル（例えば、ソース及びドレイン間）横切る電流である。一実施形態では、スプリットゲートセル９０ａの比較的高いＭＧ−ＢＬ電圧差（例えば、９−０．４＝８．６Ｖ）及び／又はＣＳＬ−ＢＬ電圧差（例えば、５．５−０．４＝５．１Ｖ）はホットエレクトロンをＢＬ３０３ａからＭＧ３０２ａに向けて加速する可能性がある。一実施形態では、該ホットエレクトロンが電荷トラップ層３０４ａにトラップされてスプリットゲートメモリセル９０ａを意図せずに少なくとも部分的にプログラムする可能性がある（プログラム妨害）。
ＴＰＤメカニズムは、プログラム時のスプリットゲートメモリセル９０ｂに起因するプログラム妨害と言うことができる。チャネルの注入領域の近くのホットエレクトロンはＭＧ３０２ｂの近くでの電子−正孔対を生成する第１の衝撃イオン化を含み得る。生成された正孔は高いＭＧ電圧（９Ｖ）又は正バイアスされたＣＳＬ３０６（５．５Ｖ）に起因する強い正の垂直電界により加速され得る。加速された正孔は熱くなり、ＭＧ３０２ｂ（プログラムされるセルのＭＧ）から比較的遠くで第２の衝撃イオン化を誘起し得る。第２の衝撃イオン化により生成された二次電子はその後スプリットゲートメモリセル９０ａのＭＧ３０２ａにその強い正バイアス（９Ｖ）によって加速され得る。従って、二次電子が加速され、スプリットゲートメモリセル９０ａの電荷トラップ層３０４ａに注入され得る。一実施形態では、意図しない二次電子の注入がスプリットゲートメモリセル９０ａを部分的にプログラムし得る。説明のため及び明瞭のために、特定の電圧レベルを例示した。しかし、ＴＰＤ及びＰＤＢは異なる動作電圧でも発生し得ることは理解されよう。一実施形態では、ＴＰＤ及びＰＤＢ効果は高い温度で促進される可能性もある。同様のＴＰＤおよびＰＤＢ効果が図３Ａの２Ｔメモリペア２００のような２Ｔメモリセル構成においても起こり得ることは理解されよい。
ＴＰＤ及びＰＤＢ効果は、非選択スプリットゲートメモリセル９０ａのＭＧ３０２ａをもっと低い電圧、例えば８．５Ｖの代わりに４Ｖと結合すると低減することができる。前述したように、ＴＰＤメカニズムは基板８７内の２つの異なる場所における２つの連続する衝撃イオン化を必要とし得る。ＴＰＤが発生する可能性は隣接するメモリセル間の幾何学的通路に極めて敏感であり得る。ＴＰＤ及びＰＤＢ効果は、メモリセルが小さくなり、実装密度が高くなるほどより優勢になり得る。従って、メモリアレイ内の多数のＭＧ及び／又はＳＬをＴＰＤ及びＰＤＢ効果が最小になるように結合／短絡させる特定の方法が存在し得る。ＭＧ及び／又はＳＬをスクランブルする様々な方法が以下で検討される。
前述したように、ＣＳＬ構造はＮＶＭセルの１つのセクタ内のほぼすべてのＮＶＭセルの間で１つのＣＳＬを共有することができる。他の実施形態では、ＣＳＬ構造は１つのＮＶＭアレイ内のほぼすべてのＮＶＭセルの間で１つのＣＳＬを共有することができる。別の実施形態では、ＣＳＬ構造は１つのＮＶＭセクタ又はアレイ内の２つ以上の行の間又は２つ以上の列の間で１つのＣＳＬを共有することができる。ＣＳＬ構造の実装は各メモリセルに使用されるシリコン面積の縮小を可能にする。図５は本発明の一実施形態によるメモリアレイ４００を示す。一実施形態では、メモリアレイ４００は、図１に最もよく示される、ＮＶＭ装置１０２のメモリアレイ１１２の一部分／セクタとし得る。いくつかの実施形態では、メモリアレイ４００はＮＡＮＤフラッシュ又はＮＯＲフラッシュメモリセクタになるように構成することができる。図５に最もよく示されるように、メモリアレイ４００はＭ列及び２Ｎ行のメモリセル４５０に分割され、各メモリセル４５０はメモリトランジスタ及びパス又は選択トランジスタを備える。一実施形態では各メモリセル４５０は１ビットのデータを保持し得る。別の実施形態では、各セルは２ビットのデータを保持し得る。各列内でメモリセル４５０は互いに結合され又は接続される。一実施形態では、２つの隣接するメモリセル４５０はＳＬ（ＣＳＬ）を共有してメモリペア４６０を形成することができ、このメモリペア４６０は２Ｔメモリペア２００又は図３Ａ及び３Ｂに最もよく示されるスプリットゲートメモリペア３００に類似するものとしてよい。一実施形態では、同じ２行のメモリペア４６０は同じＳＬを共有することができる。いくつかの実施形態では、ＳＬ０〜ＳＬ（Ｎ−１）の各々は個別のＳＬドライバに結合され、異なる動作電圧を受信し得るように構成することができる。一実施形態では、同じ列、例えば列２、のメモリセル４５０はビット線４６５を共有する。様々な実施形態では、メモリセルの多数の列及び／又は行は同じビット線を共有することができ、或いはそれらは個別のビット線４６５を有することができる。図５に示すビット線４６５は例示のためであって、限定のためではない。
図６は本発明の一実施形態によるＮＶＭアレイ５００の一部分を示す。一実施形態では、ＮＶＭアレイ５００はメモリアレイ４００に類似し、行及び列に編成することができる。同じ行のメモリセルは１つのＳＬを共有することができ、同じ列の隣接する行のメモリセルは、スプリットゲートメモリペア２００又は２Ｔメモリペア３００と同様に、２つのＭＧの間に配置された共通ソース（例えば、ＳＬ１）を有することができる。一実施形態では、同じ行のメモリセルは共通選択ゲート（ＳＧ）線及びＭＧ線を共有することができる。一実施形態では、同じ列のメモリセルは共通のＢＬを共有することができ、２つ以上のＢＬを互いに結合することができる。別の実施形態では、同じ列のメモリセルは異なる複数のＢＬに結合することができる。ＮＶＭアレイ５００はフラッシュメモリアレイに構成することができ、各メモリセルは図１の行及び列デコーダ１１２及び１１４のような行及び列ドライバ回路によって行及び列アドレスによりランダムにアクセス可能にすることができる。いくつかの実施形態では、ＮＶＭアレイ５００はＮＶＭアレイ５００の外周近くに様々な目的のためのいくつかのダミーＳＧ線、ＭＧ線、基準ＭＧ線、又は基準ＳＬ線（図示されてない）を含むことができる。
ＮＶＭアレイ５００のＭＧは様々な動作時に比較的高い電圧（＞４Ｖ）に結合することができる。いくつかの実施形態では、高電圧に耐えるために厚いゲート酸化層を有するトランジスタのような高電圧（ＨＶ）半導体装置がＭＧドライバ回路に必要とされ得る。チップ面積を節約するために、複数のＭＧ線を１つのＭＧドライバ回路に接続（短絡）することができる。図６を参照すると、一実施形態では、ＭＧグループ２〜４のように、２つの隣接するＭＧ線をグループ化し、同じＭＧドライバに結合することができる。一実施形態では、例えばＭＧグループ２のように、同じＳＬ（それぞれＳＬ０及びＳＬ１）を共有しない２つのＮＶＭセルのＭＧ線を一緒に結合し、同じＭＧドライバから同じ電圧信号を受信するように構成することができる。いくつかの実施形態では、ＭＧグループ３のように、同じＢＬ接点５０２を共有するＭＧ線を一緒に同じＭＧドライバ回路に結合することができる。他の実施形態では、異なるＭＧグループ、例えばＭＧグループ２及び４、を一緒に結合して必要とされるＭＧドライバ回路の数を更に減少させることができる。別の実施形態では、ＮＶＭアレイ５００の両端のＭＧ線、例えばＭＧグループ１、を一緒に同じＭＧドライバ回路に結合することができる。ＭＧ接続５０４は導電性材料を含み、例えばポリシリコン線及び金属線とすることができる。
上述したようにＭＧ線をグループ化又はスクランブリングする利点の１つは、同じＳＬ（例えばＳＬ２）を共有するＭＧ線が異なるＭＧグループ（それぞれＭＧグループ３及び４）と結合されることにある。一実施形態では、ＭＧグループ３及び４は異なるＭＧドライバに結合され、例えば一方がＨＶに、他方がＬＶに、異なってバイアスされるように構成することができる。例えば、１つの特定のＮＶＭセルのプログラム動作時に、選択されたＮＶＭセルのＭＧはＨＶにバイアスすることができる。一実施形態では、同じＮＶＭペアの非選択ＮＶＭセルのＭＧは、選択ＮＶＭセル及び非選択ＮＶＭセルがＳＬ（例えばＳＬ２）を共有し、ＨＶにバイアスされるかもしれないにもかかわらず、低電圧にバイアスすることができる。図４に最もよく示され、先に説明したように、ＴＰＤ及びＰＤＢに起因する非選択ＮＶＭセルのプログラム妨害は、非選択ＮＶＭセルのＭＧがＬＶ信号を受信するように構成されている場合には抑制又は最小化することができる。
図７は本明細書の一実施形態によるＮＶＭアレイ６００の一部分を示す。一実施形態では、ＮＶＭアレイ６００はメモリアレイ４００に類似し、ＮＶＭセルは行及び列に編成することができる。同じ行のＮＶＭセルは１つのＳＬを共有することができ、同じ列の隣接する行のＮＶＭセルは、スプリットゲートメモリペア２００又は２Ｔメモリペア３００と同様に、２つのＭＧの間に配置された共通ソース（例えば、ＳＬ１）を有することができる。一実施形態では、同じ列のメモリセルは共通ＢＬを共有することができ、２つ以上のＢＬを互いに結合することができる。別の実施形態では、同じ列のＮＶＭセルは異なる複数のＢＬに結合することができる。ＮＶＭアレイ５００はフラッシュメモリアレイに構成することができ、各メモリセルは図１の行及び列デコーダ１１２及び１１４のような行及び列ドライバ回路によって行及び列アドレスによりランダムにアクセス可能にすることができる。いくつかの実施形態では、ＮＶＭアレイ６００はＮＶＭアレイ６００の外周近くに様々な目的のためのいくつかのダミーＳＧ線、ＭＧ線、基準ＭＧ線、又は基準ＳＬ線（図示されてない）を含むことができる。
ＮＶＭアレイ６００のＳＬは様々な動作時に比較的高い電圧（＞４Ｖ）に結合することができる。いくつかの実施形態では、高電圧に耐えるために厚いゲート酸化層を有するトランジスタのような高電圧（ＨＶ）半導体装置がＳＬドライバ回路に必要とされ得る。チップ面積を節約するために、複数のＳＬを１つのＳＬドライバ回路に接続（短絡）することができる。一実施形態では、ＮＶＭアレイ６００のＳＬは２つのグループ、即ち奇数グループと偶数グループ、に分けることができる。奇数グループはＳＬ１，ＳＬ３，ＳＬ５…を含むことができ、偶数グループはＳＬ０，ＳＬ２，ＳＬ４，ＳＬ６…を含むことができる。一実施形態では、２つのグループの一般的な概念は隣接するＳＬをグループ化しないことにある。ＳＬの偶数グループ又はＳＬグループ１及び奇数グループ又はＳＬグループ２はＳＬ接続６０４により連結することができる。ＳＬグループ１及び２は２つの異なるＳＬドライバに結合することができ、ＮＶＭセルの様々な動作に対して異なる電圧信号を受信するように構成することができる。一実施形態では、ＳＬ接続又は通路６０４は導電性材料を含み、例えばポリシリコン線及び金属線とすることができる。他の実施形態では、各ＳＬグループが隣接するＳＬを含まない限り、ＮＶＭアレイ６００のＳＬは３つ以上のＳＬグループを含んでもよい。各ＳＬグループは同じＳＬドライバ又は別のものに結合してもよい。
上述のＭＧ線のスクランブリングと同様に、ＳＬのスクランブリングもＳＬドライバ回路の数の減少、よって所要面積の縮小に役立ち得る。一実施形態では、ＳＬスクランブリングは、ＮＶＭセルのプログラム時に隣接する非選択ＮＶＭセルのＳＬ及びＭＧの両方がＨＶ信号を有することを回避するに役立ち得る。従って、ＴＰＤ及びＰＤＢに由来する非選択ＮＶＭセルへのプログラム妨害を抑制又は最小化することができる。
図８Ａは本明細書の一実施形態によるＮＶＭアレイ７００の一部分を示す。一実施形態では、ＮＶＭアレイ７００は図６に開示したＭＧ線のスクランブリング及び図７に開示したＳＬのスクランブリングを同時に実行する。
図８Ｂは図８ＡのＮＶＭアレイ７００の一部分７５０の典型的な概略図を示し、該部分は同じ列に６つの隣接するＮＶＭセルを含む。図８Ｂに示すように、ＮＶＭ２及びＮＶＭ３はソース（ＳＬ１）を共有し、ＮＶＭ４及びＮＶＭ５はソース（ＳＬ２）を共有する。ＳＬ１及びＳＬ２は互いに隣接する。例示のためのみの一例として、ＮＶＭ４がプログラミングのために選択され、ＮＶＭ３及びＮＶＭ５が非選択（禁止）される。ＳＧ４はプログラミングのためにターンオンされ（ＶTより高）、ＳＧ５はターンオフされる（ＶTより低）。一実施形態では、ＭＧグループ３（ＭＧ４）もＳＬグループ１（ＳＬ２）もＭＧ４をプログラムするためにそれらのそれぞれのＨＶにバイアスされる。前述したように、非選択ＭＧのＨＶバイアスはＴＰＤ及びＰＤＢにより生じるプログラム妨害の可能性及び程度を高めることに寄与し得る。一実施形態では、ＭＧ５（非選択）は異なるＭＧグループ（即ちＭＧグループ４）に結合され、該ＭＧグループ４はＭＧグループ３とは異なるＭＧドライバ回路に結合し得るため、ＭＧ５はＬＶにバイアスすることができる。図８Ｂにも示されるように、ＮＶＭ３もプログラミングのために非選択である。一実施形態では、ＳＧ３はＮＶＭ３のチャネルを遮断するためにそのＶTより低い電圧にバイアスすることができる。しかしながら、ＭＧ３はＭＧグループ３に属するために依然としてＨＶにバイアスすることができる。これらの実施形態では、ＳＬグループ２はＬＶに結合することができるため、非選択セルＮＶＭ３のソース（ＳＬ１）をＬＶにバイアスしてプログラム妨害を抑制することができる。一実施形態では、ＳＬ及びＭＧスクランブリングは、任意の非選択ＮＶＭ、例えばＮＶＭ５及びＮＶＭ３がそれらのそれぞれのＨＶに同時にバイアスされないような形で実装することができる。これらの特定の実施形態の電圧レベルは限定のためでなく例示のためであることは理解されよう。
図８ＣはＭＧドライバ回路への接続通路の一実施形態を示す。一実施形態では、ＭＧ線はメタル１（Ｍ１）及び／又はポリシリコンのみを用いてＭＧドライバトランジスタのドレイン接合に接続される。この構造はアレイ内のＮＶＭセルを充電するプロセスを回避するのに役立ち得る。この接続構造によれば、ＮＶＭセルのＭＧはＶＩＡ１及びそれより上のラインプロセスステップの最終段階の充填プロセスをなしにすることができる。
図９は本発明によるＮＶＭアレイ８００の別の実施形態を示す。一実施形態では、１つの列に６４のＮＶＭセルが存在し、２つの隣接するＭＧは１つのＳＬを共有することができる。同じＳＬを共有しない同じ列内の２つの隣接するＭＧは連結してよく、ＮＶＭアレイ８００の両側の２つのＭＧ線グループ、例えばＭＧ１，ＭＧ２等、は更に互いに連結される。一実施形態では、各ＭＧ線グループは４つのＭＧ線を含むことができる。ＭＧ線グループＭＧ１−ＭＧ１５の接続通路（それらはすべてＭ１接続を含み得る）は互いに交差しない。図９に最もよく示されるように、ＮＶＭアレイ８００のエッジ（エッジペア）にあるＭＧ線は１つのＭＧ線グループ（ＭＧ０）に結合され、更にＮＶＭアレイ８００の中央の２つのＭＧ線、例えばＭＧ線グループＭＧ１５の間の２つのＭＧ線に結合される。一実施形態では、エッジペアは導電線ブリッジ８５０を介して任意の規則的な中央ＭＧ線に接続することができる。一実施形態では、エッジペアは導電線ブリッジ８５０により任意の正規の中央ＭＧ線ペアに接続することができる。導電線ブリッジ８５０は、ＭＧ１，ＭＧ２等の他のＭＧ線を短絡又は切断することなく、グループエッジペアをＮＶＭアレイ８００の中央の他のＭＧペアに結合することを可能にする。一実施形態では、導電線ブリッジ８５０はポリシリコン又は金属線により形成することができる。システム要件に従って、各ＭＧ線グループ（ＭＧ０−ＭＧ１５）は異なるＭＧドライバ回路に接続することができる。また、チップ面積を更に節約するために、いくつかのＭＧ線グループを更に一緒に結合し、１つのＭＧドライバ回路に接続することもできる。
図９を参照すると、ＳＬは図７で述べたと同様の構成でスクランブルされ、奇数のＳＬ及び偶数のＳＬがそれぞれ一緒に結合される。一実施形態では、ＮＶＭアレイ８００の上半部内の８個の奇数のＳＬ（ＳＬ１，ＳＬ３，．．．ＳＬ１５）がＳＬ接続通路８０６により相互結合されてＳＬグループＳＬ１を形成する。同様に、上半部の８個の偶数のＳＬ（Ｓ０，ＳＬ２，．．．ＳＬ１４）が相互結合されてＳＬグループＳＬ０を形成する。一つの類似の実施形態では、ＳＬグループＳＬ２及びＳＬ３がＮＶＭアレイ８００の下半部に形成される。ＳＬグループＳＬ０〜ＳＬ３の各々は奇数及び偶数ＳＬが異なる電圧信号を受信するようにそれぞれのＳＬドライバ回路に接続することができる。別の実施形態では、チップ面積を節約するため又は他のシステム要件に従って、ＳＬグループのいくつかを同じドライバ回路に結合することができる。
図９に示す実施形態は、ＭＧ線及び／又はＳＬのスクランブル化又はグループ化は非選択ＮＶＭセルへのプログラム妨害を抑制又は最小化するのに役立ち得ることを証明している。非選択ＮＶＭセルのＭＧ及び／又はＳＬは同時にＨＶにバイアスされ得ないため、非選択ＮＶＭセルへのＴＰＤ及びＰＤＢ効果は大きく低減され得る。明瞭のためにアレイの特定のサイズ及び構成を示したが、当技術分野で周知なように、多種多様のサイズ及び構成を実装することができることは理解されよう。
図１０は別の実施形態による不揮発性メモリシステムを示すブロック図である。回路１０００は本開示が動作し得る別のＮＶＭシステムである。回路１０００はメモリゲート線及び／又は共通ソース線をスクランブル化又はグループ化したメモリアレイを含んでいる。
図１１は本発明の一実施形態による２つ以上のＮＶＭセルをプログラムする方法を示す例示的なフローチャートである。図１１を参照すると、ＮＶＭアレイ、例えばＮＶＭアレイ７００又は８００等の、第１のＮＶＭセルがプログラム動作のために選択される。一実施形態では、第１のＮＶＭセルはＮＶＭアレイの任意のセルとし得る。前述したように、第１のＮＶＭセルは同じＮＶＭペア、例えば２００又は３００等、の第２のＮＶＭセルとＳＬを共有し得る。しかしながら、それらのそれぞれのＭＧは別々にグループ化し、２つの異なるドライバ回路に接続することができる。第１及び第２のＭＧにより共有されるＳＬ（第１のＳＬ）は２つの隣接するＳＬから電気的に絶縁することもできる。一実施形態では、第１のＮＶＭセルがプログラムのために選択され、第２のＮＶＭセルが非選択であるとき、第１のＳＧはそのＶTより上にバイアスされ、第２のＳＧはＶTより下にバイアスされ得る。第１のＮＶＭセルをプログラムするために、このとき第１のＭＧにＨＶプログラム信号が供給され得る。第２のＭＧにはそれ自身のＭＧドライバ回路からＬＶ禁止信号が供給され得るため、ＴＰＤ及びＰＤＢによるプログラム妨害は抑制又は最小化され得る。一実施形態では、第１及び第２のＭＧにより共有されるＳＬは第１のＮＶＭセルをプログラムするためにＨＶ信号に結合され得る。第２のＮＶＭセルへのプログラム妨害は、第１のＳＬに高電圧が供給されるにもかかわらず、最小化することができる。それは、第２のＭＧが低い禁止電圧にバイアスされるためである。同様に、第１のＭＧと同じＭＧドライバ回路を共有するＭＧにも同じＨＶプログラム信号が供給される。一実施形態では、非選択ＭＧのＳＬは第１のＳＬとグループ化されないため、別のＳＬドライバ回路からの低禁止電圧をそれらのＳＬに供給して潜在的なプログラム妨害効果を低減することができる。一実施形態では、同じＭＧドライバを共有する複数のＭＧ線は、複数のＮＶＭセルの１つがプログラムのために選択される場合に、同じＨＶにバイアスされ得る。これらの実施形態では、同じＭＧドライバ回路を共有する異なるＭＧ線のＮＶＭセルは異なるソース線グループにグループ化することによって異なるＳＬドライバ回路に結合することができる。プログラム動作時に、選択されたＮＶＭセルはそのＭＧもソース領域もＨＶにバイアスすることができる。非選択ＮＶＭセルは選択ＮＶＭセルと同じＭＧドライバを共有するために非選択ＮＶＭセルにもＨＶ信号が供給され得るが、非選択ＮＶＭセルのＳＬはプログラム妨害の効果を最小限にするためにＬＶにバイアスされ得る。
本発明の実施形態は本明細書に記載した様々な動作を含み得る。これらの動作はハードウェアコンポーネント、ソフトウェア、ファームウェア、又はそれらの組み合わせで実行することができる。
本発明は特定の例示的実施形態について記載したが、これらの実施形態は本明細書の広い精神及び範囲から逸脱することなく様々な修正及び変更をない得ることは明かであろう。従って、明細書及び図面は限定のためでなく例示のためであるとみなされたい。
本開示の要約は、読者が技術的開示の１つまたは複数の実施形態の本質を即座に把握することができるような要約を求める３７Ｃ.Ｆ.Ｒ.§１．７２（ｂ）に準拠して提供されている。それは、請求項の範囲または意味を解釈または限定するためには用いられないという理解で提出されている。加えて、上記の詳細な説明において、開示を効率化する目的で、種々の特徴が一緒に単一の実施形態にまとめられているのが見受けられる。この開示の方法は、特許請求されている実施形態が、各請求項に明確に述べられているよりも多くの特徴を必要とするという意図を反映していると解釈すべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、開示されている単一の実施形態の全特徴よりも少ないものの中に存在する。このように、以下の特許請求の範囲は、この結果、詳細な説明に組み込まれ、各請求項はそれ自体で別個の実施形態である。
本明細書における一実施形態またはある実施形態への言及は、実施形態に関連して記載した特定の特徴、構造、または特性が、回路または方法の少なくとも１つの実施形態に含まれることを意味する。明細書の種々の箇所における一実施形態という句の登場は、すべて同一の実施形態を指すとは限らない。
上記の明細書において、主題は、その具体的な例示的実施形態を参照しながら記載されている。しかしながら、添付の特許請求の範囲に記載される主題のより広い趣旨および範囲から離れることなく、種々の修正および変更を加えられることが明らかであろう。したがって、本明細書および図面は、限定的な意味というよりも例示的な意味でとらえるべきである。

Claims (21)

  1. 行及び列に配列されたメモリアレイを備え、前記メモリアレイは、
    前記メモリアレイの同じ列に結合された少なくとも４つの不揮発性メモリ（ＮＶＭ）セルを含み、各ＮＶＭセルはメモリゲートを含み、前記少なくとも４つのＮＶＭセルの第１及び第２のＮＶＭセルは第１のソース領域を共有し、第３及び第４のＮＶＭセルは第２のソース領域を共有し、
    前記第１及び第２のＮＶＭセルのメモリゲートは互いに電気的に結合されず、前記第１及び第２のソース領域は互いに電気的に結合されず、前記第１及び第２のソース領域の各々は同じ列の少なくとも１つの別のソース領域と電気的に結合されている、
    メモリ装置。
  2. 前記メモリアレイは少なくとも一部において複数の前記少なくとも４つのＮＶＭセルを結合することによって形成され、第１の複数の前記少なくとも４つのＮＶＭセルは前記メモリアレイの第１の列を形成するように結合され、前記第１の列のパターンが前記メモリアレイの少なくとも１つの残りの列で反復されている、請求項１に記載のメモリ装置。
  3. 前記メモリアレイの前記行及び前記列の配置は逆である、請求項２に記載のメモリ装置。
  4. 前記第１及び第２のＮＶＭセルは鏡像配置であり、前記第１及び第２のＮＶＭセルのメモリゲートは互いに対面し、前記第１のソース領域は前記第１及び第２のＮＶＭセルの間に配置され、前記第３及び第４のＮＶＭセルは鏡像配置であり、前記第３及び第４のＮＶＭセルのメモリゲートは互いに対面し、前記第２のソース領域は前記第３及び第４のＮＶＭセルの間に配置されている、請求項１に記載のメモリ装置。
  5. 前記少なくとも４つのＮＶＭセルはスプリットゲートメモリセル構造を含む、請求項１に記載のメモリ装置。
  6. 前記少なくとも４つのＮＶＭセルは２トランジスタメモリセルの構造を含み、前記２トランジスタメモリセルは１つの電界効果トランジスタ及び１つのシリコン−酸化物−窒化物−酸化物−シリコントランジスタ又は１つのフローティングゲートトランジスタを含む、請求項１に記載のメモリ装置。
  7. 前記第１のＮＶＭセルがプログラム動作のために選択され、前記第２のＮＶＭセルがプログラム動作のために選択されないとき、前記第１及び第２のＮＶＭセルのメモリゲートはそれぞれ２つの異なるメモリゲートドライバ回路から高電圧及び低電圧を受信するように構成されている、請求項１に記載のメモリ装置。
  8. 前記第２のＮＶＭセルがプログラム動作のために選択され、前記第３のＮＶＭセルがプログラム動作のために選択されないとき、前記第２及び第３のＮＶＭセルのメモリゲートはそれぞれ高電圧を受信するように構成され、前記第１及び第２のソース領域がそれぞれ２つの異なるメモリゲートドライバ回路から高ソース電圧及び低ソース電圧を受信するように構成されている、請求項１に記載のメモリ装置。
  9. 前記高電圧は５Ｖ〜１０Ｖの近似範囲内であり、前記低電圧は０Ｖ〜５Ｖの近似範囲内である、請求項８に記載のメモリ装置。
  10. 行及び列に配列された、各々がメモリゲート及び選択ゲートを含む、不揮発性（ＮＶＭ）セルを備え、
    １つのソース領域を共有する同じ列の２つの隣接するＮＶＭセルが１つのＮＶＭペアを形成し、前記ソース領域が前記２つの隣接するＮＶＭセルのメモリゲートの間に配置され、複数のＮＶＭペアが同じ列内で互いに結合され、
    同じ行のＮＶＭセルの少なくとも２つのメモリゲートが１つのメモリゲート線を共有し、
    前記同じ行のＮＶＭセルの少なくとも２つのソース領域が１つのソース線を共有し、且つ
    複数のソース線を複数のソース線グループを形成するように電気的に接続するよう構成されたソース線接続通路を備え、同じソース線グループ内の前記複数のソース線は互いに物理的に隣接しない、
    メモリ装置。
  11. 前記同じ行のＮＶＭセルの少なくとも２つの選択ゲートは１つの選択ゲート線を共有し、
    前記同じ列のＮＶＭセルの少なくとも２つのドレイン領域は１つのビット線を共有し、各ＮＶＭセルのドレイン領域は前記選択ゲートに隣接して配置されている、請求項１０に記載のメモリ装置。
  12. 前記複数のソース線グループの各々は別個のソース線ドライバ回路に結合され、別個のソース電圧を受信するように構成されている、
    請求項１０に記載のメモリ装置。
  13. 複数のメモリゲート線を複数のメモリゲート線グループを形成するように電気的に接続するよう構成されたメモリゲート接続通路を備え、同じメモリゲート線グループ内の前記複数のメモリゲート線は同じソース線グループ内のどのソース線も共有せず、且つ前記複数のメモリゲート線の各々は別個のゲート線ドライバ回路と結合され、別個のメモリゲート電圧を受信するように構成されている、請求項１０に記載のメモリ装置。
  14. 同じソース線グループ内の前記複数のソース線のＮＶＭセルは前記同じメモリゲート線グループ内のメモリゲートを含まない、請求項１３に載のメモリ装置。
  15. ２Ｎ行のＮＶＭセルを備え（Ｎは自然数）、
    １番から（Ｎ−１）番のソース線を含む複数の奇数ソース線は第１のソース線接続通路により電気的に接続され、
    ０番から（Ｎ−２）番のソース線を含む複数の偶数ソース線は第２のソース線接続通路により電気的に接続され、
    前記第１及び第２のソース線接続通路は２つの異なるソースドライバ回路に結合されている、請求項１０に記載のメモリ装置。
  16. ２Ｎ行のＮＶＭセルを備え（Ｎは自然数）、
    ０番及び（２Ｎ−１）番のメモリゲート線は第１のメモリゲート線接続通路により電気的に接続され、
    少なくとも１つの残りの奇数のメモリゲート線はその隣接する偶数メモリゲート線に第２のメモリゲート線接続通路により電気的に接続され、
    前記第１及び第２のメモリゲート線接続通路はそれぞれ別個のメモリゲートドライバ回路に結合されている、請求項１０に記載のメモリ装置。
  17. 前記メモリゲート接続通路は前記メモリゲートドライバ回路へのメタル１（Ｍ１）接続を含む、請求項１３に記載のメモリ装置。
  18. 前記ＮＶＭセルは２トランジスタメモリセルを含む、請求項１０に記載のメモリ装置。
  19. 前記ＮＶＭセルはスプリットゲートメモリセルを含む、請求項１０に記載のメモリ装置。
  20. 不揮発性メモリ（ＮＶＭ）アレイであって、同じ列に結合された少なくとも４つの不揮発性メモリ（ＮＶＭ）セルを含み、各ＮＶＭセルはメモリゲートと選択ゲートとを含み、前記少なくとも４つのＮＶＭセルの第１及び第２のＮＶＭセルは第１のソース線を共有し、第３及び第４のＮＶＭセルが第２のソース線を共有し、前記第１及び第２のソース線はそれぞれ前記第１及び第２のソース線に物理的に隣接しない少なくとも別のソース線と電気的に結合されている、不揮発性メモリ（ＮＶＭ）アレイを準備するステップと、
    前記第１のＮＶＭセルをプログラム動作に対して選択するために第１の選択ゲートに高い選択電圧を結合するステップと、
    前記第２のＮＶＭセルを前記プログラム動作に対して非選択とするために第２の選択ゲートに低い選択電圧を結合するステップと、
    前記第１のＮＶＭセルのメモリゲートに高いプログラム電圧を結合し、前記第２のＮＶＭセルのメモリゲートに低い禁止電圧を結合するステップと、
    前記第１のソース線及び前記第２のソース線に２つの異なるソースドライバ回路から２つの異なるソース電圧をそれぞれ結合するステップと、
    を備える、方法。
  21. 前記第２及び第３のＮＶＭセルのメモリゲートは電気的に接続され、前記第１及び第２のソース線は互いに物理的に隣接している、請求項２０に記載の方法。
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