JP5983236B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。

半導体記憶装置として、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等のメモリが知られている。このような半導体記憶装置では、データの書き込み（プログラム）を、メモリセルの電荷蓄積層にチャネルホットエレクトロンを注入することで行う方式が知られている。このほか、データのプログラムを、バンド間トンネル現象によってドレイン付近に誘起されるホットエレクトロンを注入することで行う方式が知られている。

半導体記憶装置に関し、それに設けられるメモリセルアレイを、複数のメモリセルを含む複数のブロックに分割する形態が知られている。更に、ブロック内の一方向に配列されるメモリセル群を共通のワード線に接続し、別方向に配列されるメモリセル群を共通のビット線に接続し、ブロック内の全メモリセルを共通のソース線に接続する形態が知られている。また、プログラム動作時に、そのような各ブロックの又は異なるブロック間のソース線電圧を制御する技術が知られている。

特開２００６−１５６９２５号公報 特開２００９−２１２９９２号公報 特開２００４−３９０９１号公報 特開２００１−２９１３９２号公報 特開２００３−１２３４９３号公報

上記のようなブロックを含む半導体記憶装置では、プログラム動作時に、ブロック内のプログラム対象のメモリセルと同じワード線に接続されたプログラム非対象のメモリセルが、ゲートディスターブの影響を受ける。そのブロックのソース線電圧を高くするように制御すると、プログラム対象のメモリセルと同じワード線に接続されたプログラム非対象のメモリセルのゲートディスターブ耐性が改善される。しかし、このようにブロックのソース電圧を高くすると、そのブロック内のプログラム対象のメモリセルと同じビット線に接続されたプログラム非対象のメモリセルに流れる電流が増加する。

本発明の一観点によれば、ワード線群とビット線群の交差位置にそれぞれ配置され、共通のソース線に接続されたメモリセル群を含む複数のメモリブロックであって、前記複数のメモリブロック間で前記ワード線群を共有し、前記複数のメモリブロック毎に分離された複数の前記ソース線を備える複数のメモリブロックと、プログラム動作時に、前記複数のメモリブロックのうち、プログラムするメモリセルが含まれるメモリブロックの前記ソース線に第１電圧を供給し、前記プログラムするメモリセルが含まれないメモリブロックの前記ソース線に前記第１電圧と異なる第２電圧を供給する回路部と、を備え、前記メモリセル群は、Ｐチャネル型トランジスタである半導体記憶装置が提供される。

開示の技術によれば、プログラム動作時に、プログラム非対象メモリセルのソースに流れるリーク電流の増加を抑えつつ、プログラム非対象メモリセルへのゲートディスターブによる閾値電圧Ｖｔｈの変化を抑制することのできる半導体記憶装置が実現可能になる。

メモリ内蔵マイコンの構成例を示す図である。 フラッシュメモリの構成例を示す図である。 メモリコアの構成例を示す図である。 ワード線選択回路の一例を示す図である。 ビット線選択回路の一例を示す図である。 グローバルビット線選択回路の一例を示す図である。 リードアンプの一例を示す図である。 ライトアンプの一例を示す図である。 リード動作波形の一例を示す図である。 イレース動作波形の一例を示す図である。 プログラム動作波形の一例を示す図である。 電圧の設定例を示す図である。 ディスターブの説明図である。 ゲートディスターブを受ける時間と閾値電圧の関係の説明図である。 閾値電圧分布の説明図である。 第１の実施の形態に係るメモリブロック領域の構成例を示す図である。 第１の実施の形態に係るソース線スイッチ及びソース選択線駆動回路の一例を示す図である。 第１の実施の形態に係るプログラム動作波形の一例を示す図である。 プログラムセグメントに分割しないメモリブロック領域におけるビット線選択の説明図である。 第１の実施の形態に係るメモリブロック領域におけるビット線選択の説明図である。 第２の実施の形態に係るソース線スイッチ及びソース選択線駆動回路の一例を示す図である。 第２の実施の形態に係るプログラム動作波形の一例を示す図である。 第３の実施の形態に係るメモリブロック領域の構成例を示す図である。 第４の実施の形態に係るメモリブロック領域の構成例を示す図である。 アドレス割り付けの一例を示す図（その１）である。 アドレス割り付けの一例を示す図（その２）である。 選択ビット線の割り付け例を示す図である。 第５の実施の形態に係るアドレス割り付けの一例を示す図である。 第５の実施の形態に係るソース線スイッチ及びソース選択線駆動回路の一例を示す図である。

以下、フラッシュメモリを例に、図面を参照して詳細に説明する。
図１はメモリ内蔵マイコンの構成例を示す図である。
メモリ内蔵マイコン１０は、周辺ＩＯ（Input/Output）ポート１１、周辺ＩＯ制御回路１２、ＣＰＵ（Central Processing Unit）１３、ＲＡＭ（Random Access Memory）１４及びＲＯＭ（Read Only Memory）１５を含む。

メモリ内蔵マイコン１０は、ＣＰＵ１３によって制御される。ＣＰＵ１３には、内部バス１６を介してＲＡＭインタフェース１７が接続され、ＲＡＭインタフェース１７にＲＡＭ１４が接続されている。また、ＣＰＵ１３には、内部バス１６を介してＲＯＭインタフェース１８が接続され、ＲＯＭインタフェース１８にＲＯＭ１５が接続されている。内部バス１６には、周辺ＩＯポート１１に接続された周辺ＩＯ制御回路１２が接続されている。

フラッシュメモリは、このようなメモリ内蔵マイコン１０のＲＯＭ１５として使用され得る。尚、フラッシュメモリは、このほか、単体のメモリチップとしても使用され得る。
図２はフラッシュメモリの構成例を示す図である。

フラッシュメモリ２０は、メモリセル（メモリセルトランジスタ）を含むメモリコア２１、及び周辺回路を含む。周辺回路は、コマンド生成回路２２、内部電圧生成回路２３、メモリコア制御回路２４、アドレス生成回路２５及びデータ入出力回路２６を含む。

コマンド生成回路２２は、チップイネーブルピンＣＥＸから入力される信号（チップイネーブル信号）によって活性化され、メモリコア２１を制御する各種コマンドを生成する。コマンド生成回路２２は、コントロールピンＣＰ０−３から入力される信号（コントロール信号）と、ライトイネーブルピンＷＥＸから入力される信号（ライトイネーブル信号）との組み合わせに基づき、コマンドを生成する。コマンド生成回路２２は、コントロール信号及びライトイネーブル信号を用いて、読み出し（リード（ＲＥＡＤ））、書き込み（プログラム（ＰＲＯＧＲＡＭ））、消去（イレース（ＥＲＡＳＥ））の各動作モードを指示するモード信号ＲＤ、ＰＧＭ、ＥＲＳを生成する。

内部電圧生成回路２３は、モード信号ＲＤ、ＰＧＭ又はＥＲＳに基づき、それが示す動作モードでメモリコア２１に必要となる内部電圧Ｖを生成する。例えば、メモリコア２１内のメモリセルに接続されるワード線、ビット線、ソース線に印加する電圧、メモリセルのウェルに印加する電圧、ビット線及びグローバルビット線をプリチャージする際の電圧等を生成する。

メモリコア制御回路２４は、モード信号ＲＤ、ＰＧＭ又はＥＲＳに基づき、メモリコア２１を制御するメモリコア制御信号ＭＣを生成する。
アドレス生成回路２５は、アドレスピンＦＡ００−２０から入力されるアドレスに基づき、モード信号ＲＤ、ＰＧＭ又はＥＲＳに応じて、ロウアドレスＲＡ、カラムアドレスＣＡを生成する。ロウアドレスＲＡは、ワード線及びソース線の選択に用いられる。カラムアドレスＣＡは、ビット線及びグローバルビット線の選択に用いられる。

データ入出力回路２６は、入力データピンＤＩＮ００−１５及び出力データピンＤＯ００−１５を介して、フラッシュメモリ２０外部とのデータのやり取りを行う。データ入出力回路２６は、プログラム動作時には、入力データピンＤＩＮ００−１５から入力される信号ＤＩをメモリコア２１に出力し、リード動作時には、メモリコア２１から読み出される信号ＤＯを出力データピンＤＯ００−１５に出力する。

図３はメモリコアの構成例を示す図である。
メモリコア２１は、メモリブロック領域１００を含む。メモリブロック領域１００は、メモリセルアレイ１１０、ワード線選択回路１２０及びビット線選択回路１３０を含む。尚、メモリコア２１は、このようなメモリブロック領域１００を複数（この例ではＢＬＫ０とＢＬＫ１の２つ）、含む場合がある。ここでは、ＢＬＫ０を例に、メモリブロック領域１００の構成について説明する。

メモリブロック領域１００に含まれるメモリセルアレイ１１０は、ワード線ＷＬ（この例ではＷＬ０−３）とビット線ＢＬ（この例ではＢＬ０−３）の交差位置にそれぞれ配置された複数のメモリセル１１１（この例ではｍ００−３３）を含んでいる。メモリセルアレイ１１０内の全メモリセル１１１は、共通のソース線ＳＲＣ（この例ではＳＲＣ０）に接続されている。

メモリセル１１１は、例えば、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＰＭＯＳ）とされる。このようなＰＭＯＳのメモリセル１１１は、半導体基板上にゲート電極、Ｐ型ソース領域及びＰ型ドレイン領域を形成して得ることができる。メモリセルアレイ１１０内のメモリセル１１１は、半導体基板に設けた同一の又は互いに電気的に接続されたＮ型ウェルＮＷ（この例ではＮＷ０）に形成される。

図３に示すワード線選択回路１２０は、メモリコア制御信号ＭＣ及びロウアドレスＲＡに基づき、ワード線を選択する。
図４はワード線選択回路の一例を示す図である。

この図４のワード線選択回路１２０では、ロウアドレスＲＡ＜０：１＞及び信号ＡＬＬＴに従って、ワード線ＷＬ０−３のいずれかが選択される。ワード線選択回路１２０は、ＮＯＲゲート１２１、ＮＯＲゲート１２２、及び各ワード線ＷＬ０−３に対応したワードデコーダ１２３（ワードデコーダ０−３）を含む。各ワードデコーダ１２３は、ＮＡＮＤゲート１２４、ＮＯＴゲート１２５、ＣＭＯＳトランスファゲート１２６及びＣＭＯＳトランスファゲート１２７を含んでいる。

ＮＯＲゲート１２１は、信号ＡＬＬＴ及びロウアドレスＲＡ＜０：１＞を入力とし、信号ＲＢ＜０：１＞を出力する。ＮＯＲゲート１２２は、信号ＡＬＬＴ及び信号ＲＢ＜０：１＞を入力とし、信号ＲＴ＜０：１＞を出力する。ワード線ＷＬ０に対応するワードデコーダ１２３のＮＡＮＤゲート１２４には、信号ＲＢ＜０＞及び信号ＲＢ＜１＞が入力される。同様に、ワード線ＷＬ１に対応するワードデコーダ１２３のＮＡＮＤゲートには、信号ＲＴ＜０＞及び信号ＲＢ＜１＞が入力される。ワード線ＷＬ２に対応するワードデコーダ１２３のＮＡＮＤゲートには、信号ＲＢ＜０＞及び信号ＲＴ＜１＞が入力される。ワード線ＷＬ３に対応するワードデコーダ１２３のＮＡＮＤゲートには、信号ＲＴ＜０＞及び信号ＲＴ＜１＞が入力される。ワードデコーダ１２３のＮＡＮＤゲート１２４の出力信号、及びその出力信号のＮＯＴゲート１２５による反転信号は、ＣＭＯＳトランスファゲート１２６、ＣＭＯＳトランスファゲート１２７に入力される。

ワード線選択の際、ＮＯＲゲート１２１の入力信号ＡＬＬＴはＬｏｗ（Ｌ）レベルとされる。例えば、ワード線ＷＬ０が選択される場合、ロウアドレスＲＡ＜０＞、ＲＡ＜１＞はＬレベルで、ワードデコーダ１２３のＮＡＮＤゲート１２４の２入力はＨｉｇｈ（Ｈ）レベルとなり、その出力はＬレベルとなる。その結果、ワード線ＷＬ０は、電圧ＶＷＴ０と接続される。選択されないワード線ＷＬ１−３に対応するワードデコーダ１２３のＮＡＮＤゲート１２４の２入力は、一方がＬレベルで他方がＨレベル、又はいずれもＬレベルとなり、その結果、電圧ＶＷＢ０に接続される。尚、イレース動作時には、信号ＡＬＬＴがＨレベルとなり、全てのワード線ＷＬ０−３が電圧ＶＷＢ０に接続される。

電圧ＶＷＴ０と電圧ＶＷＢ０の値は、動作モードに従って設定される。例えば、プログラム動作モードでは、電圧ＶＷＴ０が９Ｖ、電圧ＶＷＢ０が０Ｖに設定される。リード動作モードでは、電圧ＶＷＴ０が−３Ｖ、電圧ＶＷＢ０が１．８Ｖに設定される。イレース動作モードでは、電圧ＶＷＴ０が０Ｖ、電圧ＶＷＢ０が−９Ｖに設定される。電圧ＶＷＴ０及び電圧ＶＷＢ０は、入力信号と論理素子出力の振幅の中にＶＷＴ０及びＶＷＢ０が含まれるように設定される。

続いて、図３に示すビット線選択回路１３０及びグローバルビット線選択回路１４０について述べる。ビット線選択回路１３０は、メモリコア制御信号ＭＣ及びカラムアドレスＣＡに基づき、ビット線ＢＬ０−３を選択する。ビット線選択回路１３０は、選択されたビット線を、メモリコア制御信号ＭＣ及びカラムアドレスＣＡに基づきグローバルビット線選択回路１４０により選択される所定電圧のグローバルビット線ＧＢＬ（ＧＢＬ０，ＧＢＬ１）と接続する。

図５はビット線選択回路の一例を示す図、図６はグローバルビット線選択回路の一例を示す図である。
図５に示すビット線選択回路１３０は、ＮＯＴゲート１３１、ＮＯＴゲート１３２、ＮＯＲゲート１３３及びＮＯＲゲート１３４を含む。ＮＯＴゲート１３１は、カラムアドレスＣＡ０を入力とし、その反転信号がＮＯＴゲート１３２及びＮＯＲゲート１３３に入力されると共に、選択信号ＳＹＴ０とされる。ＮＯＲゲート１３３には、更に信号ＦＬＴが入力され、その出力は選択信号ＳＹＢ０とされる。ＮＯＴゲート１３２の出力は、ＮＯＲゲート１３４に入力されると共に、選択信号ＳＹＴ１とされる。ＮＯＲゲート１３４には、更に信号ＦＬＴが入力され、その出力が選択信号ＳＹＢ１とされる。

ビット線ＢＬ０は、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）１３５ａを介してグローバルビット線ＧＢＬ０に接続され、ＮＭＯＳ１３５ｂを介して電源線Ｖ２４（電圧２．４Ｖ）に接続されている。ＮＭＯＳ１３５ａのゲートには選択信号ＳＹＴ０が入力され、ＮＭＯＳ１３５ｂのゲートには選択信号ＳＹＢ０が入力される。ビット線ＢＬ１は、ＮＭＯＳ１３６ａを介してグローバルビット線ＧＢＬ０に接続され、ＮＭＯＳ１３６ｂを介して電源線Ｖ２４に接続されている。ＮＭＯＳ１３６ａのゲートには選択信号ＳＹＴ１が入力され、ＮＭＯＳ１３６ｂのゲートには選択信号ＳＹＢ１が入力される。ビット線ＢＬ２は、ＮＭＯＳ１３７ａを介してグローバルビット線ＧＢＬ１に接続され、ＮＭＯＳ１３７ｂを介して電源線Ｖ２４に接続されている。ＮＭＯＳ１３７ａのゲートには選択信号ＳＹＴ０が入力され、ＮＭＯＳ１３７ｂのゲートには選択信号ＳＹＢ０が入力される。ビット線ＢＬ３は、ＮＭＯＳ１３８ａを介してグローバルビット線ＧＢＬ１に接続され、ＮＭＯＳ１３８ｂを介して電源線Ｖ２４に接続されている。ＮＭＯＳ１３８ａのゲートには選択信号ＳＹＴ１が入力され、ＮＭＯＳ１３８ｂのゲートには選択信号ＳＹＢ１が入力される。

この図５に例示するビット線選択回路１３０は、ビット線ＢＬ０とビット線ＢＬ１のいずれかをグローバルビット線ＧＢＬ０に接続し、ビット線ＢＬ２とビット線ＢＬ３のいずれかをグローバルビット線ＧＢＬ１に接続する。信号ＦＬＴがＬレベルの時、非選択ビット線（グローバルビット線と接続されないビット線）は、電源線Ｖ２４に接続される。プログラム動作モードでは、非選択ビット線の電圧をこのような電源線Ｖ２４の電圧に設定する。一方、信号ＦＬＴがＨレベルの時、非選択ビット線は電源線Ｖ２４とは接続されず、ハイインピーダンス（ＨｉＺ）状態になる。リード動作モード、イレース動作モードでは、非選択ビット線をこのようなＨｉＺ状態に設定する。

また、図６に示すグローバルビット線選択回路１４０は、上記ビット線選択回路１３０と同様に、ＮＯＴゲート１４１、ＮＯＴゲート１４２、ＮＯＲゲート１４３及びＮＯＲゲート１４４を含む。ＮＯＴゲート１４１は、カラムアドレスＣＡ１を入力とし、その反転信号がＮＯＴゲート１４２及びＮＯＲゲート１４３に入力されると共に、選択信号ＳＧＴ０とされる。ＮＯＲゲート１４３には、更に信号ＦＬＴが入力され、その出力は選択信号ＳＧＢ０とされる。ＮＯＴゲート１４２の出力は、ＮＯＲゲート１４４に入力されると共に、選択信号ＳＧＴ１とされる。ＮＯＲゲート１４４には、更に信号ＦＬＴが入力され、その出力が選択信号ＳＧＢ１とされる。

グローバルビット線ＧＢＬ０は、ＮＭＯＳ１４５ａを介してメインビット線ＭＢＬ０に接続され、ＮＭＯＳ１４５ｂを介して電源線Ｖ２４に接続されている。ＮＭＯＳ１４５ａのゲートには選択信号ＳＧＴ０が入力され、ＮＭＯＳ１４５ｂのゲートには選択信号ＳＧＢ０が入力される。グローバルビット線ＧＢＬ１は、ＮＭＯＳ１４６ａを介してメインビット線ＭＢＬ０に接続され、ＮＭＯＳ１４６ｂを介して電源線Ｖ２４に接続されている。ＮＭＯＳ１４６ａのゲートには選択信号ＳＧＴ１が入力され、ＮＭＯＳ１４６ｂのゲートには選択信号ＳＧＢ１が入力される。

この図６に例示するグローバルビット線選択回路１４０は、グローバルビット線ＧＢＬ０とグローバルビット線ＧＢＬ１のいずれかをメインビット線ＭＢＬ０に接続する。
続いて、図３に示すリードライトアンプ１５０について述べる。リードライトアンプ１５０は、リードアンプ及びライトアンプを含み、このリードライトアンプ１５０に、グローバルビット線選択回路１４０がメインビット線ＭＢＬを介して接続されている。リードアンプは、グローバルビット線ＧＢＬを介して接続されたメモリセル１１１に流れる電流に従って、そのメモリセル１１１のデータを読み出し、それを基に信号ＤＯを出力する。ライトアンプは、入力される信号ＤＩに基づき、グローバルビット線ＧＢＬに所定電圧を印加する。

図７はリードアンプの一例を示す図、図８はライトアンプの一例を示す図である。
図７に示すリードアンプ１５０ａは、グローバルビット線ＧＢＬの電圧ＶＧＢＬとリファレンス電圧ＶＲＥＦを入力とするコンパレータ１５１、及びコンパレータ１５１の出力の反転信号を信号ＤＯとして出力するＮＯＴゲート１５２を含む。

リードアンプ１５０ａは、リード動作モードで活性化する。リード対象として選択されたメモリセル１１１が閾値電圧Ｖｔｈの高いプログラム状態にあると、メモリセル１１１に電流が流れ、グローバルビット線ＧＢＬに電荷が供給される。この時のグローバルビット線ＧＢＬの電圧ＶＧＢＬはＨレベルとされ、リードアンプ１５０ａからはＬレベルの信号ＤＯが出力される。一方、リード対象として選択されたメモリセル１１１が閾値電圧Ｖｔｈの低いイレース状態にあると、メモリセル１１１に電流が流れず、グローバルビット線ＧＢＬの電圧ＶＧＢＬはＬレベルとされ、リードアンプ１５０ａからはＨレベルの信号ＤＯが出力される。

図８に示すライトアンプ１５０ｂは、ＮＯＴゲート１５３、ＮＡＮＤゲート１５４、ＮＡＮＤゲート１５５、ＮＡＮＤゲート１５６、ＮＯＲゲート１５７、ＰＭＯＳ１５８及びＮＭＯＳ１５９を含む。

ＮＯＴゲート１５３には、信号ＤＩが入力される。ＮＡＮＤゲート１５４には、信号ＨＧＢＬＢと信号ＷＡＢが入力される。ＮＡＮＤゲート１５５には、信号ＨＧＢＬＢと、ＮＯＴゲート１５３の出力即ち信号ＤＩの反転信号が入力される。ＮＡＮＤゲート１５４の出力及びＮＡＮＤゲート１５５の出力は、ＮＡＮＤゲート１５６に入力され、その出力は、ＰＭＯＳ１５８のゲートに入力される。ＮＡＮＤゲート１５５の出力及び信号ＷＡＢは、ＮＯＲゲート１５７に入力され、その出力は、ＮＭＯＳ１５９のゲートに入力される。

信号ＨＧＢＬＢがＬレベルの時、ＮＡＮＤゲート１５６の出力はＬレベルとなり、グローバルビット線ＧＢＬは電圧ＶＡＴ（電源線Ｖ２４（２．４Ｖ））に接続される。リード動作モードにおけるリード前（センス前）のグローバルビット線ＧＢＬのプリチャージでは、このような状態とされる。信号ＨＧＢＬＢがＨレベルで信号ＷＡＢがＨレベルの時、グローバルビット線ＧＢＬはＨｉＺ状態になる。リード動作モードにおけるリード時（センス時）には、このような状態とされる。プログラム動作モード時には、信号ＷＡＢがＬレベルになり、グローバルビット線ＧＢＬは信号ＤＩと同じ極性になる。信号ＤＩがＬレベルの時は、グローバルビット線ＧＢＬは電圧ＶＳＳ（接地線）に接続され、信号ＤＩがＨレベルの時は、グローバルビット線ＧＢＬは電圧ＶＡＴに接続される。

続いて、上記図３〜図８に示したようなメモリコア２１を含むフラッシュメモリ２０のリード、イレース、プログラムの各動作について述べる。
まず、リード動作について説明する。ここでは、図３に示したメモリブロック領域ＢＬＫ０のメモリセルアレイ１１０に含まれるメモリセル１１１のうち、ｍ００のメモリセル１１１に対してリード動作を行う場合を例にして説明する。

図９はリード動作波形の一例を示す図である。
リード動作では、コントロールピンＣＰ０−３にリードコマンドを設定してリード動作モードにエントリし、同時にアドレスピンＦＡ００−２０にロウとカラムを指定する選択ワードアドレスを設定する。ライトイネーブルピンＷＥＸに入力されるライトイネーブル信号を下げると、ロウアドレスＲＡに従ってワード線、ここではワード線ＷＬ０が選択され、電圧Ｖ１８（１．８Ｖ）から負電位の電圧ＶＷＴ０（例えば−３Ｖ）になる。非選択のワード線ＷＬ１−３は、電圧Ｖ１８に保持される。尚、ソース線ＳＲＣ０は、非選択のワード線ＷＬ１−３と同じ電圧Ｖ１８とされている。

リード動作モードにエントリし、アドレスを設定すると、カラムアドレスＣＡに従って、ビット線選択回路１３０の選択信号ＳＹＴ０、及びグローバルビット線選択回路１４０の選択信号ＳＧＴ０がＬレベル（ＶＳＳ）からＨレベル（ＶＣＣ）になる。それ以外の選択信号ＳＹＴ１，ＳＧＴ１，ＳＹＢ０−１，ＳＧＢ０−１は、いずれもＬレベル（ＶＳＳ）を保持する。これにより、選択されたメモリセル１１１（ｍ００）に繋がるビット線ＢＬ０がグローバルビット線ＧＢＬ０に接続され、グローバルビット線ＧＢＬ０がメインビット線ＭＢＬ０を介してリードアンプ１５０ａに接続される。

グローバルビット線ＧＢＬ０は、ライトイネーブルピンＷＥＸに入力されるライトイネーブル信号がＨレベルの時、ソース線ＳＲＣ０と同じ電圧Ｖ１８に設定される。ワード線ＷＬ０が電圧Ｖ１８から電圧ＶＷＴ０に下がると、メモリセル１１１の状態によって、グローバルビット線ＧＢＬ０の電圧が変化する。即ち、メモリセル１１１が閾値電圧Ｖｔｈの高いプログラム状態（ｐｒ．）にある場合、メモリセル１１１に電流が流れ、グローバルビット線ＧＢＬ０はＨレベル（Ｖ１８）になる。メモリセル１１１が閾値電圧Ｖｔｈの低いイレース状態（ｅｒ．）にある場合、メモリセル１１１には電流が流れず、グローバルビット線ＧＢＬ０は、リードライトアンプ１５０のリードアンプ１５０ａの電流源によって引き抜かれ、Ｌレベル（ＶＳＳ）になる。

このようなグローバルビット線ＧＢＬ０の状態を受けて、信号ＤＯが変化する。即ち、メモリセル１１１がプログラム状態（ｐｒ．）にあり、グローバルビット線ＧＢＬ０がＨレベルの場合、信号ＤＯはＬレベル（ＶＳＳ）になる。メモリセル１１１がイレース状態（ｅｒ．）にあり、グローバルビット線ＧＢＬ０がＬレベルの場合、信号ＤＯはＨレベル（ＶＣＣ）になる。

次に、イレース動作について説明する。ここでは、図３に示したメモリブロック領域ＢＬＫ０のメモリセルアレイ１１０に含まれるメモリセル１１１に対してイレース動作を行う場合を例にして説明する。

図１０はイレース動作波形の一例を示す図である。
イレース動作では、コントロールピンＣＰ０−３にイレースコマンドを設定してイレース動作モードにエントリし、同時にアドレスピンＦＡ００−２０にメモリブロック領域１００を指定するメモリブロックアドレスを設定する。選択されたメモリブロック領域１００のワード線ＷＬ０−３は、一旦電圧ＶＳＳに設定され、ライトイネーブルピンＷＥＸに入力されるライトイネーブル信号を下げると、負電位の電圧ＶＷＢ０（例えば−９Ｖ）になる。

ビット線選択回路１３０及びグローバルビット線選択回路１４０の全ての選択信号ＳＹＴ０−１，ＳＧＴ０−１，ＳＹＢ０−１，ＳＧＢ０−１は、Ｌレベル（ＶＳＳ）を保持する。これにより、選択されたメモリブロック領域１００のビット線ＢＬ０−３を、グローバルビット線ＧＢＬ及び電源線Ｖ２４から切り離す。

選択されたメモリブロック領域１００のワード線ＷＬ０−３が電圧ＶＷＢ０に下がると、そのメモリブロック領域１００のＮ型ウェルＮＷ０及びソース線ＳＲＣ０が、９Ｖ程度の高い電圧ＶＮＷ０に設定される。これにより、そのメモリブロック領域１００の全メモリセル１１１のデータが一括で消去される。

次に、プログラム動作について説明する。ここでは、図３に示したメモリブロック領域ＢＬＫ０のメモリセルアレイ１１０に含まれるメモリセル１１１のうち、ｍ００のメモリセル１１１に対してプログラム動作を行う場合を例にして説明する。

図１１はプログラム動作波形の一例を示す図である。
プログラム動作では、コントロールピンＣＰ０−３にプログラムコマンドを設定してプログラム動作モードにエントリし、同時にアドレスピンＦＡ００−２０にロウとカラムを指定する選択ワードアドレスを設定する。ライトイネーブルピンＷＥＸに入力されるライトイネーブル信号を下げると、ロウアドレスＲＡに従ってワード線、ここではワード線ＷＬ０が選択され、電圧Ｖ１８（１．８Ｖ）から正電位の電圧ＶＷＴ０（例えば９Ｖ）になる。非選択のワード線ＷＬ１−３は、電圧ＶＷＢ０（例えば０Ｖ）になる。

プログラム動作モードにエントリし、アドレスを設定すると、カラムアドレスＣＡに従って、ビット線選択回路１３０の選択信号ＳＹＴ０，ＳＹＢ１、及びグローバルビット線選択回路１４０の選択信号ＳＧＴ０，ＳＧＢ１がＬレベル（ＶＳＳ）からＨレベル（ＶＣＣ）になる。それ以外の選択信号ＳＹＴ１，ＳＧＴ１，ＳＹＢ０，ＳＧＢ０は、いずれもＬレベル（ＶＳＳ）を保持する。これにより、選択されたメモリセル１１１（ｍ００）に繋がるビット線ＢＬ０がグローバルビット線ＧＢＬ０に接続され、グローバルビット線ＧＢＬ０がメインビット線ＭＢＬ０を介してライトアンプ１５０ｂに接続される。

入力された信号ＤＩに従って、ライトイネーブルピンＷＥＸに入力されるライトイネーブル信号が下がると、ライトアンプ１５０ｂがグローバルビット線ＧＢＬ０の電圧を設定する。プログラムするメモリセル１１１の場合（ｐｒ．）、Ｌレベル（ＶＳＳ）の信号ＤＩが入力され、ビット線ＢＬ０が電圧ＶＳＳ（０Ｖ）になる。プログラムするメモリセル１１１でない場合（ｉｎｈｉｂｉｔ）、Ｈレベル（ＶＣＣ）の信号ＤＩが入力され、ビット線ＢＬ０が電圧ＶＡＴ（インヒビット電圧Ｖ２４（２．４Ｖ））になる（非選択のメモリセル１１１に繋がるビット線ＢＬが電圧ＶＡＴになる）。

プログラム動作モードでライトイネーブルピンＷＥＸに入力されるライトイネーブル信号がＬレベルになると、Ｎ型ウェルＮＷ０は、５Ｖ程度の電圧ＶＮＷ０に設定される。プログラム動作モードでは、ソース線ＳＲＣ０は１．８Ｖに設定される。

上記のようなリード、イレース、プログラムの各動作時のワード線ＷＬ（ＷＬ０−３）、ビット線ＢＬ（ＢＬ０−３）、ソース線ＳＲＣ（ＳＲＣ０）及びＮ型ウェルＮＷ（ＮＷ０）の電圧の設定例を図１２にまとめて示す。

ここで、上記のようなプログラム動作時にメモリセルアレイ１１０内のメモリセル１１１が受けるディスターブについて説明する。
図１３はディスターブの説明図である。

例えば、図３及び図１３に示すメモリセルアレイ１１０内のｍ００のメモリセル１１１にプログラムする場合、そのメモリセル１１１のゲートに繋がるワード線ＷＬ０が選択され、ワード線ＷＬ０が高い電圧、例えば９Ｖに設定される。ｍ００のメモリセル１１１に繋がるソース線ＳＲＣ０は、例えば１．８Ｖに設定され、ドレインに繋がるビット線（選択ビット線）ＢＬ０は、例えば０Ｖに設定される。他のビット線（非選択ビット線）ＢＬ１−３は、例えば２．４Ｖに設定される。

この時、メモリセルアレイ１１０内のメモリセル１１１のうち、ゲートがワード線ＷＬ０につながり、ドレインが非選択ビット線ＢＬ１−３に繋がる非選択のメモリセル１１１は、ゲートディスターブを受ける。即ち、プログラムしないｍ０１，ｍ０２，ｍ０３（図１３にはｍ０１のみ図示）のメモリセル１１１において、ゲートディスターブを受け、その閾値電圧Ｖｔｈが変化する可能性が生じる。また、これらの非選択のメモリセル１１１に接続されるソース線ＳＲＣ０、ビット線ＢＬ１−３の電圧が低いと、閾値電圧Ｖｔｈが変化し易くなる。

図１４はゲートディスターブを受ける時間と閾値電圧の関係の説明図である。図１４には、プログラム動作時に、プログラムされていないイレース状態のメモリセル１１１（イレースビット）の閾値電圧Ｖｔｈが、ゲートディスターブを受ける時間によってどのように変化するかを示している。横軸はイレースビットがゲートディスターブを受ける時間、縦軸はイレースビットの閾値電圧Ｖｔｈ分布の最大値を示している。また、図１５は閾値電圧分布の説明図である。

図１４の実線に示すように、ゲートディスターブを受ける時間が長くなると、イレースビットの閾値電圧Ｖｔｈが上昇し始める。イレースビットは、その閾値電圧Ｖｔｈが上昇し、図１５に示すようなプログラム状態のメモリセル１１１（プログラムビット）の閾値電圧Ｖｔｈに近くなると、リード動作時にプログラムビットと判定される虞がある。

ソース線ＳＲＣ０の電圧を高くすると、図１４の点線に示すように、閾値電圧Ｖｔｈが上昇し始めるまでの時間が長くなる。つまりゲートディスターブ耐性が改善する。しかし、このようにソース線ＳＲＣ０の電圧を高くすると、ソース線ＳＲＣ０はメモリセルアレイ１１０内の全メモリセル１１１に接続されているため、選択ビット線ＢＬ０に接続されたメモリセル１１１のソース・ゲート間電圧Ｖｓｇが大きくなる。そのため、ｍ１０，ｍ２０，ｍ３０（図１３にはｍ１０のみ図示）のメモリセル１１１において、ソース線ＳＲＣ０から選択ビット線ＢＬ０へのリーク電流Ｉｂが増える、或いは発生する。これらｍ１０，ｍ２０，ｍ３０のメモリセル１１１が、閾値電圧Ｖｔｈの高いプログラム状態になっている場合には、リーク電流Ｉｂの量が大きくなる。

以上のような点に鑑み、フラッシュメモリ２０のメモリコア２１に、以下に実施の形態として示すような構成を採用する。
まず、第１の実施の形態について説明する。

図１６は第１の実施の形態に係るメモリブロック領域の構成例を示す図である。
図１６に示すメモリブロック領域１００Ａは、上記のメモリブロック領域１００と同様に、ワード線選択回路１２０及びビット線選択回路１３０を有する。図１６に示すメモリブロック領域１００Ａでは、メモリセルアレイ１１０が、所定本数（例えば２５６本）のビット線ＢＬに接続されるメモリセル１１１群毎に、複数のブロックに分割される。このように分割された各ブロックをメモリブロック又はプログラムセグメントＰＳＥＧと呼ぶ。図１６には一例として、４つのプログラムセグメントＰＳＥＧ０−３を図示している。

プログラムセグメントＰＳＥＧ０を例に、プログラムセグメントＰＳＥＧの構成について説明する。ワード線ＷＬ（この例ではＷＬ０−３）とビット線ＢＬ（この例ではＢＬ０−３）の交差位置にそれぞれ、Ｎ型ウェルＮＷ（この例ではＮＷ０）に形成されたＰＭＯＳが、メモリセル１１１として配置されている。このようなＰＭＯＳのメモリセル１１１のゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続されている。このプログラムセグメントＰＳＥＧ０に含まれるＰＭＯＳのメモリセル１１１のソースは、共通のソース線ＳＲＣ０に接続されている。

他のプログラムセグメントＰＳＥＧ１−３も、このプログラムセグメントＰＳＥＧ０と同様の構成を有し、プログラムセグメントＰＳＥＧ１−３に含まれるメモリセル１１１は、それぞれ共通のソース線ＳＲＣ１−３に接続されている。プログラムセグメントＰＳＥＧ０−３のソース線ＳＲＣ０−３は、互いに分離されており、互いに直接接続されない。ソース線ＳＲＣ０−３は、それぞれソース線スイッチ（ＳＲＣＳＷ）１６０によって、電圧ＶＳＴ（例えば１．８Ｖ）又は電圧ＶＳＢ（例えば２．４Ｖ）に設定される。各ソース線スイッチ１６０は、ソース選択線１７３を介してソース選択線駆動回路１７０に接続されている。また、ワード線ＷＬは、プログラムセグメントＰＳＥＧ０−３の間で共有されている。

図１７は第１の実施の形態に係るソース線スイッチ及びソース選択線駆動回路の一例を示す図である。
ここでは、ソース線スイッチＳＲＣＳＷの構成を、プログラムセグメントＰＳＥＧ０のソース線ＳＲＣ０に接続されるソース線スイッチ１６０を例にして説明する。図１７では、プログラムセグメントＰＳＥＧ１−３のソース線ＳＲＣ１−３に接続されたソース線スイッチ１６０の内部構成の図示を省略している。

ソース線スイッチ１６０は、ＮＡＮＤゲート１６１、ＮＯＴゲート１６２、ＣＭＯＳトランスファゲート１６３及びＣＭＯＳトランスファゲート１６４を含む。ソース選択線駆動回路１７０は、ＮＡＮＤゲート１７１及びＮＡＮＤゲート１７２を含む。

プログラム動作時、ソース選択線駆動回路１７０のＮＡＮＤゲート１７１には、信号ＳＳＷＢ、及びプログラムセグメントＰＳＥＧを指定するカラムアドレスＣＡ＜２：３＞が入力される。ＮＡＮＤゲート１７２には、信号ＳＳＷＢ、及びＮＡＮＤゲート１７１から出力される信号ＣＡＢ＜２：３＞が入力され、信号ＣＡＴ＜２：３＞が出力される。ソース線ＳＲＣ０に接続されたソース線スイッチ１６０のＮＡＮＤゲート１６１には、ソース選択線駆動回路１７０から出力される信号ＣＡＢ＜２＞及び信号ＣＡＢ＜３＞が入力される。ＮＡＮＤゲート１６１の出力信号、及びその出力信号のＮＯＴゲート１６２による反転信号は、ＣＭＯＳトランスファゲート１６３、ＣＭＯＳトランスファゲート１６４に入力される。

尚、ソース線ＳＲＣ１に接続されたソース線スイッチ１６０には、ソース選択線駆動回路１７０から出力される信号ＣＡＴ＜２＞及び信号ＣＡＢ＜３＞が入力される。ソース線ＳＲＣ２に接続されたソース線スイッチ１６０には、ソース選択線駆動回路１７０から出力される信号ＣＡＢ＜２＞及び信号ＣＡＴ＜３＞が入力される。ソース線ＳＲＣ３に接続されたソース線スイッチ１６０には、ソース選択線駆動回路１７０から出力される信号ＣＡＴ＜２＞及び信号ＣＡＴ＜３＞が入力される。これらのソース線スイッチ１６０においても、上記ソース線ＳＲＣ０に接続されたソース線スイッチ１６０と同様の流れで信号の処理が行われる。

例えば、プログラム動作において、プログラムセグメントＰＳＥＧ０−３のうち、プログラムセグメントＰＳＥＧ０を選択する場合、そのプログラムセグメントＰＳＥＧ０に設けられたソース線ＳＲＣ０が選択され、そのソース線ＳＲＣ０が電圧ＶＳＴに設定される。非選択のプログラムセグメントＰＳＥＧ１−３のソース線ＳＲＣ１−３は、電圧ＶＳＢに設定される。電圧ＶＳＢは、電圧ＶＳＴよりも高く設定され、例えば、電圧ＶＳＴは１．８Ｖ、電圧ＶＳＢは電圧２．４Ｖに設定される。

メモリブロック領域１００Ａにおいて、プログラムするメモリセル１１１は、プログラムセグメントＰＳＥＧ０−３のうち、いずれか１つから選択される。
図１８は第１の実施の形態に係るプログラム動作波形の一例を示す図である。

ここでは、図１６に示したメモリブロック領域１００ＡのプログラムセグメントＰＳＥＧ０に含まれるメモリセル１１１のうち、ワード線ＷＬ０とビット線ＢＬ０に接続されたメモリセル１１１（ｍ００）に対してプログラム動作を行う場合を例にして説明する。

メモリブロック領域１００Ａにおいて、ソース線ＳＲＣ０−３の選択動作以外の動作は、上記図１１に示した動作と同じである。
プログラム動作モードにエントリし、アドレスを設定すると、信号ＳＳＷＢがＨレベルとなり、カラムアドレスＣＡに従って、選択されるプログラムセグメントＰＳＥＧ０のソース線ＳＲＣ０が電圧ＶＳＴ（ここではＶ１８（１．８Ｖ））に設定される。非選択のプログラムセグメントＰＳＥＧ１−３のソース線ＳＲＣ１−３は電圧ＶＳＢ（ここではＶ２４（２．４Ｖ））に設定される。

このようにメモリブロック領域１００Ａでは、選択プログラムセグメントＰＳＥＧ０のソース線ＳＲＣ０が電圧ＶＳＴに設定され、非選択プログラムセグメントＰＳＥＧ１−３のソース線ＳＲＣ１−３がより高い電圧ＶＳＢに設定される。そのため、非選択プログラムセグメントＰＳＥＧ１−３の、選択ワード線ＷＬ０に繋がるメモリセル１１１のソース電圧は、選択プログラムセグメントＰＳＥＧ０のメモリセル１１１のソース電圧よりも高くなる。その結果、非選択プログラムセグメントＰＳＥＧ１−３の、選択ワード線ＷＬ０に繋がるメモリセル１１１は、ゲートディスターブによる閾値電圧Ｖｔｈの変動が起こり難くなる。

更に、メモリブロック領域１００Ａでは、非選択プログラムセグメントＰＳＥＧ１−３からは、プログラムするメモリセル１１１を選択しない（選択ビット線ＢＬが存在しない）ようにする。これにより、非選択プログラムセグメントＰＳＥＧ１−３において、ソース線ＳＲＣ１−３からビット線ＢＬへのリーク電流の増加或いは発生を抑制することができるようになる。

一方、メモリブロック領域１００Ａでは、選択プログラムセグメントＰＳＥＧ０の、選択ワード線ＷＬ０に繋がるメモリセル１１１は、電圧ＶＳＴのソース線ＳＲＣ０に接続され、非選択プログラムセグメントＰＳＥＧ１−３のメモリセル１１１よりも、ソース電圧が低い状態にある。そのため、選択プログラムセグメントＰＳＥＧ０の、選択ワード線ＷＬ０に繋がるメモリセル１１１は、ゲートディスターブの影響を受け得る。しかし、たとえ影響を受けるとしても、ゲートディスターブを受ける時間は、メモリセルアレイ１１０の全メモリセル１１１を共通のソース線に接続したもの（上記メモリブロック領域１００）に比べ、４分の１になる。その結果、ゲートディスターブによる閾値電圧Ｖｔｈの変動を抑制することができる。

メモリブロック領域１００Ａでは、このように選択プログラムセグメントＰＳＥＧ０のソース線ＳＲＣ０を電圧ＶＳＴとし、選択プログラムセグメントＰＳＥＧ０のメモリセル１１１のソース電圧を低い状態にしている。そのため、ソース線ＳＲＣ０から選択ビット線ＢＬ０へのリーク電流の増加或いは発生を抑制することができる。

このようにメモリブロック領域１００Ａでは、ソース線ＳＲＣ０から選択ビット線ＢＬ０へリーク電流が増えるのを抑えつつ、選択ワード線ＷＬ０に繋がるメモリセル１１１のゲートディスターブによる閾値電圧Ｖｔｈの変動抑制が可能になる。

メモリブロック領域１００Ａでは、上記のように、プログラムするメモリセル１１１が、プログラムセグメントＰＳＥＧ０−３のうち、いずれか１つから選択される。
ここで、図１９はプログラムセグメントに分割しないメモリブロック領域におけるビット線選択の説明図、図２０は第１の実施の形態に係るメモリブロック領域におけるビット線選択の説明図である。

図１９には便宜上、プログラムセグメントＰＳＥＧ０−３に分割しない上記メモリブロック領域１００（図３）を、メモリセル１１１の図示を省略し、簡略化して図示している。ここでは、１０２４本のビット線ＢＬに繋がるメモリブロック領域１００を例示している。このようなメモリブロック領域１００においては、複数本のビット線ＢＬが選択される（複数のメモリセル１１１にプログラムされる）場合がある。例えば、１６本のビット線ＢＬが選択される場合、２５６本のビット線ＢＬあたり４本のビット線ＢＬが選択される。

図２０には便宜上、２５６本のビット線ＢＬ毎に４つのプログラムセグメントＰＳＥＧ０−３に分割した上記メモリブロック領域１００Ａを、メモリセル１１１の図示を省略し、簡略化して図示している。このようなメモリブロック領域１００Ａにおいて、プログラム動作時に、複数本のビット線ＢＬを選択する（複数のメモリセル１１１にプログラムする）場合には、それら複数本のビット線ＢＬを、１つのプログラムセグメントＰＳＥＧから選択する。この図２０には、１６本のビット線ＢＬが、プログラムセグメントＰＳＥＧ０のみから選択される場合を例示している。

このようにすることで、残りのプログラムセグメントＰＳＥＧ１−３を非選択とし、ソース線ＳＲＣ１−３の電圧を、選択プログラムセグメントＰＳＥＧ０のソース線ＳＲＣ０の電圧よりも高くすることができる。これにより、上記のようにソース線ＳＲＣ０から選択ビット線ＢＬ０へリーク電流が増えるのを抑えつつ、選択ワード線ＷＬ０に繋がるメモリセル１１１のゲートディスターブによる閾値電圧Ｖｔｈの変動抑制を実現することができる。

以上述べたメモリブロック領域１００Ａにおいて、リード動作時、イレース動作時には、ソース選択線駆動回路１７０に入力される信号ＳＳＷＢ（図１７）がＬレベルとされ、全ソース線ＳＲＣ０−３が電圧ＶＳＴに設定される。電圧ＶＳＴは、リード動作時、イレース動作時にそれぞれ１．８Ｖ、９Ｖに設定される。メモリブロック領域１００Ａ内の各メモリセル１１１に対するリード動作、及びメモリブロック領域１００Ａ内の全メモリセル１１１に対するイレース動作（一括消去）は、上記図９及び図１０に示した動作と同じとすることができる。

次に、第２の実施の形態について説明する。
第２の実施の形態は、ソース線スイッチＳＲＣＳＷに、以下に示すようなものを用いる点で、上記第１の実施の形態と相違する。

図２１は第２の実施の形態に係るソース線スイッチ及びソース選択線駆動回路の一例を示す図である。
ここでは、ソース線スイッチＳＲＣＳＷの構成を、プログラムセグメントＰＳＥＧ０のソース線ＳＲＣ０に接続されるソース線スイッチ１６０Ａを例にして説明する。図２１では便宜上、プログラムセグメントＰＳＥＧ１−３のソース線ＳＲＣ１−３に接続されたソース線スイッチ１６０Ａの内部構成の図示を省略している。

図２１に示すソース線スイッチ１６０Ａは、非選択のソース線ＳＲＣを上記のように電圧ＶＳＢ（Ｖ２４）には接続せず、Ｎ型ウェルＮＷと、メモリセル１１１のソース接合との容量結合によって、非選択のソース線ＳＲＣの電圧を昇圧する機能を有する。ソース線スイッチ１６０Ａは、ＮＡＮＤゲート１６１、ＮＯＴゲート１６２及びＣＭＯＳトランスファゲート１６３を含む。尚、ソース選択線駆動回路１７０は、上記図１７と同じ構成とすることができる。

ソース線ＳＲＣ０に接続されたソース線スイッチ１６０ＡのＮＡＮＤゲート１６１には、ソース選択線駆動回路１７０から出力される信号ＣＡＢ＜２＞及び信号ＣＡＢ＜３＞が入力される。ＮＡＮＤゲート１６１の出力信号、及びその出力信号のＮＯＴゲート１６２による反転信号は、ＣＭＯＳトランスファゲート１６３に入力される。

尚、ソース線ＳＲＣ１に接続されたソース線スイッチ１６０Ａには、信号ＣＡＴ＜２＞及び信号ＣＡＢ＜３＞が入力される。ソース線ＳＲＣ２に接続されたソース線スイッチ１６０Ａには、信号ＣＡＢ＜２＞及び信号ＣＡＴ＜３＞が入力される。ソース線ＳＲＣ３に接続されたソース線スイッチ１６０Ａには、信号ＣＡＴ＜２＞及び信号ＣＡＴ＜３＞が入力される。これらのソース線スイッチ１６０Ａにおいても、上記ソース線ＳＲＣ０に接続されたソース線スイッチ１６０Ａと同様の流れで信号の処理が行われる。

図２２は第２の実施の形態に係るプログラム動作波形の一例を示す図である。
ここでは、図１６に示したメモリブロック領域１００ＡのプログラムセグメントＰＳＥＧ０に含まれるメモリセル１１１のうち、ワード線ＷＬ０とビット線ＢＬ０に接続されたメモリセル１１１（ｍ００）に対してプログラム動作を行う場合を例にして説明する。

上記のようなソース線スイッチ１６０Ａを用いたメモリブロック領域１００Ａにおいて、ソース線ＳＲＣ０−３の選択動作以外の動作は、上記図１８に示した動作と同じである。

プログラム動作モードにエントリした後、Ｎ型ウェルＮＷ０の電圧を上げる前に、全ソース線ＳＲＣ０−３は、信号ＳＳＷＢがＬレベルとされて電圧ＶＳＴ（Ｖ１８（１．８Ｖ））に設定され、プリチャージされる。所定時間の経過後（全ソース線ＳＲＣ０−３のプリチャージ後）、信号ＳＳＷＢがＨレベルとされ、カラムアドレスＣＡに従って、選択されたソース線ＳＲＣ０が電圧ＶＳＴに設定される。選択されないソース線ＳＲＣ１−３は、ＨｉＺ状態になる。その後、Ｎ型ウェルＮＷ０を、電圧Ｖ１８から電圧ＶＮＷ０に上げると、メモリセル１１１のソース接合との容量結合によって、ＨｉＺ状態にある非選択のソース線ＳＲＣ１−３が、電圧ＶＳＴから昇圧された電圧ＶＳＴ＋αに昇圧される。プログラム後、Ｎ型ウェルＮＷ０の電圧は、電圧Ｖ１８に下がり、容量結合によって非選択のソース線ＳＲＣ１−３の電圧が下がる。その後、全ソース線ＳＲＣ０−３は、信号ＳＳＷＢがＬレベルとされて電圧ＶＳＴに設定される。

プログラムセグメントＰＳＥＧ０−３に分割しない上記メモリブロック領域１００（図３のＢＬＫ０）では、その中の全メモリセル１１１が共通のソース線ＳＲＣ０に接続される。そのため、Ｎ型ウェルＮＷと、メモリセル１１１のソース接合との容量結合によってそのソース線ＳＲＣ０を昇圧すると、ソース線ＳＲＣ０から選択ビット線ＢＬ０へのリーク電流によって、昇圧後の電圧が保持されない可能性がある。

これに対し、プログラムセグメントＰＳＥＧ０−３に分割した上記メモリブロック領域１００Ａの場合、非選択のソース線ＳＲＣ１−３が設けられているプログラムセグメントＰＳＥＧ１−３には、選択されて０Ｖになっているビット線ＢＬが存在しない。そのため、昇圧されたソース線ＳＲＣ１−３の電圧が、メモリセル１１１でのリーク電流によって下がるのを抑えることができる。

以上述べたソース線スイッチ１６０Ａを用いたメモリブロック領域１００Ａにおいて、リード動作時、イレース動作時には、ソース選択線駆動回路１７０に入力される信号ＳＳＷＢ（図２１）がＬレベルとされ、全ソース線ＳＲＣ０−３が電圧ＶＳＴに設定される。電圧ＶＳＴは、リード動作時、イレース動作時にそれぞれ１．８Ｖ、９Ｖに設定される。メモリブロック領域１００Ａ内の各メモリセル１１１に対するリード動作、及びメモリブロック領域１００Ａ内の全メモリセル１１１に対するイレース動作（一括消去）は、上記図９及び図１０に示した動作と同じとすることができる。

尚、第２の実施の形態において、入力信号と論理素子のＨレベルの出力電圧、ＰＭＯＳのバックバイアスは、昇圧された電圧よりも高くなるように設定される。
次に、第３の実施の形態について説明する。

上記第１の実施の形態では、１つのメモリブロック領域１００Ａにつきビット線ＢＬが１０２４本である場合に、２５６本のビット線ＢＬ毎に、４つプログラムセグメントＰＳＥＧに分割する例を示した。分割するプログラムセグメントＰＳＥＧの数は、上記の例に限定されるものではない。

図２３は第３の実施の形態に係るメモリブロック領域の構成例を示す図である。
図２３には、１２８本のビット線ＢＬ毎に、８つのプログラムセグメントＰＳＥＧ０−７に分割したメモリブロック領域１００Ｂを例示している。尚、図２３には便宜上、メモリブロック領域１００Ｂを、ワード線ＷＬとビット線ＢＬの交差位置に配置されるメモリセル１１１の図示を省略し、簡略化して図示している。

プログラムセグメントＰＳＥＧ０を例に、プログラムセグメントＰＳＥＧの構成について説明する。プログラムセグメントＰＳＥＧ０内の各メモリセル１１１のゲート、ドレインは、それぞれワード線ＷＬ、ビット線ＢＬに接続されている。プログラムセグメントＰＳＥＧ０内のメモリセル１１１のソースは、共通のソース線ＳＲＣ０に接続されている。

他のプログラムセグメントＰＳＥＧ１−７も、このプログラムセグメントＰＳＥＧ０と同様の構成を有し、プログラムセグメントＰＳＥＧ１−７内のメモリセル１１１は、それぞれ共通のソース線ＳＲＣ１−７に接続されている。プログラムセグメントＰＳＥＧ０−７のソース線ＳＲＣ０−７は、互いに分離されている。ソース線ＳＲＣ０−７は、それぞれソース線スイッチ（ＳＲＣＳＷ）１６０によって、電圧ＶＳＴ（例えば１．８Ｖ）又は電圧ＶＳＢ（例えば２．４Ｖ）に設定される。各ソース線スイッチ１６０は、ソース選択線１７３を介してソース選択線駆動回路１７０に接続されている。また、ワード線ＷＬは、プログラムセグメントＰＳＥＧ０−７の間で共有されている。

メモリブロック領域１００Ｂに対するプログラム動作、リード動作、イレース動作は、上記第１の実施の形態と同様に行うことができる。尚、メモリブロック領域１００Ｂにおいて、上記第２の実施の形態で述べたソース線スイッチ１６０Ａを用いることもできる。

この第３の実施の形態に係るメモリブロック領域１００Ｂでは、各プログラムセグメントＰＳＥＧのビット線ＢＬの本数が、上記メモリブロック領域１００Ａの場合の２分の１となっている。これにより、プログラム動作時に、選択ワード線ＷＬに繋がるメモリセル１１１がゲートディスターブを受ける時間は、上記メモリブロック領域１００Ａの２分の１、プログラムセグメントＰＳＥＧに分割しない上記メモリブロック領域１００の８分の１になる。

また、メモリブロック領域１００Ｂにおいて、プログラム動作時には、プログラムするメモリセル１１１を、プログラムセグメントＰＳＥＧ０−７のうち、いずれか１つから選択する。例えば、プログラム動作時に１６本のビット線ＢＬを選択する場合、図２３に示すように、それら１６本のビット線ＢＬを、プログラムセグメントＰＳＥＧ０のみから選択する。これにより、残るプログラムセグメントＰＳＥＧ１−７のソース線ＳＲＣ１−７の電圧を、プログラムセグメントＰＳＥＧ０のソース線ＳＲＣ０の電圧よりも高くすることができる。

メモリブロック領域１００Ｂによれば、リーク電流が増えるのを抑えつつ、ゲートディスターブによるメモリセル１１１の閾値電圧Ｖｔｈの変動を、効果的に抑制することができる。

尚、プログラムセグメントＰＳＥＧに分割するうえでのビット線ＢＬの本数（分割単位）は、上記のような２５６本や１２８本とは異なる本数としたり、６４本や１６本といった更に少ない本数としたりすることも可能である。或いは、プログラムセグメントＰＳＥＧ毎にビット線ＢＬの本数を変えることも可能である。

次に、第４の実施の形態について説明する。
メモリブロック領域１００を、上記実施の形態のように複数のプログラムセグメントＰＳＥＧに分割する場合、各プログラムセグメントＰＳＥＧのソース線ＳＲＣは、メモリブロック領域１００に元々存在する、ビット線ＢＬと平行なソース線ＳＲＣを利用して形成可能である。但し、プログラムセグメントＰＳＥＧの分割数によっては（例えば１６本のビット線ＢＬ毎に分割する場合等）、このようなソース線とは別に、ビット線と平行なソース線を更に準備する必要が生じる場合がある。

図２４は第４の実施の形態に係るメモリブロック領域の構成例を示す図である。尚、図２４には、メモリブロック領域の一部のワード線ＷＬ、ビット線ＢＬ及びソース線ＳＲＣのレイアウトの一例を図示している。

図２４に示すメモリブロック領域１００Ｃでは、メモリセル１１１のゲートに接続されるワード線ＷＬ０−２が第１方向Ｘに延在されている。ワード線ＷＬ０の両側、ワード線ＷＬ１の両側に、メモリセル１１１のドレイン、ソースに接続されるメタル配線１８１が配置されている。ソースに接続されるメタル配線１８１がプログラムセグメントＰＳＥＧ＿ｎのソース線ＳＲＣ＿ｎ及びプログラムセグメントＰＳＥＧ＿ｎ＋１のソース線ＳＲＣ＿ｎ＋１となる。ドレインに接続されるメタル配線１８１は、コンタクト１８３を通じて、第２方向Ｙに延在配置されたメタル配線１８２に接続されている。このドレインに繋がるメタル配線１８２がビット線ＢＬとなる。

プログラムセグメントＰＳＥＧ＿ｎのソース線ＳＲＣ＿ｎと、プログラムセグメントＰＳＥＧ＿ｎ＋１のソース線ＳＲＣ＿ｎ＋１とは、互いに分離されている。ワード線ＷＬ０−２は、プログラムセグメントＰＳＥＧ＿ｎとプログラムセグメントＰＳＥＧ＿ｎ＋１で共有されている。

メモリブロック領域１００Ｃでは、ドレイン、ソースに接続されるメタル配線１８１と同層で、第２方向Ｙに延在されるメタル配線１８１ａが配置される。このメタル配線１８１ａにソース線ＳＲＣ＿ｎ＋１のメタル配線１８１が接続され、メタル配線１８１ａは、更にコンタクト１８３を通じて、ビット線ＢＬのメタル配線１８２と同層で第２方向Ｙに延在されたメタル配線１８２ａに接続される。

プログラムセグメントＰＳＥＧの分割数によっては、この図２４に示すように、隣接するプログラムセグメントＰＳＥＧ間に、ソースに繋がるメタル配線１８１ａ、コンタクト１８３及びメタル配線１８２ａを設ける。このようなレイアウトを採用することで、様々なプログラムセグメントＰＳＥＧの分割数に対応することが可能になる。

次に、第５の実施の形態について説明する。
この第５の実施の形態では、アドレスの割り付け手法について説明する。そこで、まず上記のメモリブロック領域１００及びメモリブロック領域１００Ａにおけるアドレス割り付けの一例を図２５及び図２６にそれぞれ示す。

上記メモリブロック領域１００では、図２５に示すように、カラムアドレスＣＡ＜２＞及びＣＡ＜３＞の組み合わせ毎に１６本（１６ＢＬ）、計６４本のビット線ＢＬの組が、ＩＯパッド（IO Pad）毎に（ＩＯ＜０：１５＞のデータ毎に）配置されている。６４本のビット線ＢＬの各組から、カラムアドレスに従って、１つずつＩＯのデータが選択される。カラムアドレスＣＡ＜２：３＞によって、１６本のビット線ＢＬが選択される。

また、上記メモリブロック領域１００Ａでは、図２６に示すように、２５６本のビット線ＢＬ（２５６ＢＬ）毎にプログラムセグメントＰＳＥＧ（ＰＳＥＧ０〜３）が設定されている。これらのプログラムセグメントＰＳＥＧから、カラムアドレスＣＡ＜２：３＞に従って、１つのプログラムセグメントＰＳＥＧが選択される。ＩＯ＜０：１５＞のデータは、選択されたプログラムセグメントＰＳＥＧの２５６本のビット線ＢＬから、他のカラムアドレスによって選択される。

ここで、メモリブロック領域１００Ａにおいて、２つのプログラムセグメントＰＳＥＧに対して選択ビット線ＢＬが割り付けられる場合を考える。
図２７は選択ビット線の割り付け例を示す図である。

この図２７の例では、１６ビットの信号ＤＩについて、下位（Lower）のビット（０〜７）をプログラムセグメントＰＳＥＧ０に、上位（Upper）のビット（８〜１５）をプログラムセグメントＰＳＥＧ１に、それぞれ割り付ける。プログラムセグメントＰＳＥＧ０及びＰＳＥＧ１から、それぞれ８本のビット線が選択される。

この場合において、１６ビットの信号ＤＩをまとめてプログラムする方法と、８ビット毎に２回に分けてプログラムする方法とを比較する。１６ビットの信号ＤＩをまとめてプログラムする場合、ソース線ＳＲＣの電圧が低い状態（非選択ソース線ＳＲＣの電圧ＶＳＢ（２．４Ｖ）よりも低い電圧ＶＳＴ（１．８Ｖ）に設定されている状態）でプログラムされる回数は、５１２／１６＝３２回である。一方、８ビット毎に２回に分けてプログラムする場合、２つのプログラムセグメントＰＳＥＧ０及びＰＳＥＧ１のソース線ＳＲＣを選択し、低い電圧ＶＳＴに設定すると、ソース線ＳＲＣの電圧が低い状態でプログラムされる回数は、５１２／８＝６４回になる。このようにプログラム回数が増えると、ゲートディスターブを受ける時間が長くなる。

そこで、以下のようなアドレスの割り付け手法を適用する例を、第５の実施の形態として説明する。
図２８は第５の実施の形態に係るアドレス割り付けの一例を示す図である。

図２８に示す例では、カラムアドレスＣＡ＜３＞によって、２つのプログラムセグメントＰＳＥＧ（例えばＰＳＥＧ０とＰＳＥＧ１）が選択される。下位のＩＯ＜０：７＞のデータは、選択された一方のプログラムセグメントＰＳＥＧから、他のカラムアドレスによって選択される。上位のＩＯ＜８：１５＞のデータは、選択されたもう一方のプログラムセグメントＰＳＥＧから、他のカラムアドレスによって選択される。

尚、８ビットのＩＯデータにプログラムを示すビットがない場合、対応するプログラムセグメントＰＳＥＧは選択されず、そのソース線ＳＲＣの電圧は高くなる。
図２９は第５の実施の形態に係るソース線スイッチ及びソース選択線駆動回路の一例を示す図である。

ここでは、ソース線スイッチＳＲＣＳＷの構成を、プログラムセグメントＰＳＥＧ０のソース線ＳＲＣ０に接続されるソース線スイッチ１６０Ｂを例にして説明する。図２９では便宜上、プログラムセグメントＰＳＥＧ１−３のソース線ＳＲＣ１−３に接続されたソース線スイッチ１６０Ｂの内部構成の図示を省略している。

図２９に示すソース線スイッチ１６０Ｂでは、プログラム動作時、ソース選択線駆動回路１７０のＮＡＮＤゲート１７１に、信号ＳＳＷＢ、及びプログラムセグメントＰＳＥＧを指定するカラムアドレスＣＡ＜３＞が入力される。ＮＡＮＤゲート１７２には、信号ＳＳＷＢ、及びＮＡＮＤゲート１７１から出力される信号ＣＡＢ＜３＞が入力され、信号ＣＡＴ＜３＞が出力される。

信号ＵＩＯは、プログラム動作時に、上位のＩＯ＜８：１５＞のデータのうち、いずれかのビットがＬレベルなら、Ｈレベルになる信号である。信号ＬＩＯは、プログラム動作時に、下位のＩＯ＜０：７＞のデータのうち、いずれかのビットがＬレベルなら、Ｈレベルになる信号である。

ソース線ＳＲＣ０に接続されたソース線スイッチ１６０ＢのＮＡＮＤゲート１６１には、ソース選択線駆動回路１７０から出力される信号ＣＡＢ＜３＞及び信号ＬＩＯが入力される。ＮＡＮＤゲート１６１の出力信号、及びその出力信号のＮＯＴゲート１６２による反転信号は、ＣＭＯＳトランスファゲート１６３、ＣＭＯＳトランスファゲート１６４に入力される。

尚、ソース線ＳＲＣ１に接続されたソース線スイッチ１６０Ｂには、信号ＵＩＯ及び信号ＣＡＢ＜３＞が入力される。ソース線ＳＲＣ２に接続されたソース線スイッチ１６０Ｂには、信号ＬＩＯ及び信号ＣＡＴ＜３＞が入力される。ソース線ＳＲＣ３に接続されたソース線スイッチ１６０Ｂには、信号ＵＩＯ及び信号ＣＡＴ＜３＞が入力される。これらのソース線スイッチ１６０Ｂにおいても、上記ソース線ＳＲＣ０に接続されたソース線スイッチ１６０Ｂと同様の流れで信号の処理が行われる。

プログラム動作時には、プログラムセグメントＰＳＥＧを指定するカラムアドレスＣＡ＜３＞と、信号ＵＩＯ及び信号ＬＩＯに従って、ソース線ＳＲＣに設定される電圧が切り替えられる。選択されるプログラムセグメントＰＳＥＧでは、そのソース線ＳＲＣが電圧ＶＳＴ（１．８Ｖ）に設定され、非選択のプログラムセグメントＰＳＥＧでは、そのソース線ＳＲＣが電圧ＶＳＢ（２．４Ｖ）に設定される。プログラム動作時の、ソース線ＳＲＣの選択動作以外の動作は、上記図１８に示した動作と同じとすることができる。

ソース線スイッチ１６０Ｂでは、信号ＤＩの下位のＩＯ＜０：７＞のデータ又は上位のＩＯ＜８：１５＞のデータのうち、１ビットでもプログラムを示すビットがあった場合、それに対応するプログラムセグメントＰＳＥＧのソース線ＳＲＣが選択され、電圧ＶＳＴに設定される。下位のＩＯ＜０：７＞のデータ又は上位のＩＯ＜８：１５＞のデータにプログラムを示すビットがない場合、それに対応するプログラムセグメントＰＳＥＧのソース線ＳＲＣは選択されず、より高い電圧ＶＳＢに設定される。これにより、ソース線ＳＲＣの電圧が低い状態（非選択ソース線ＳＲＣの電圧ＶＳＢよりも低い電圧ＶＳＴに設定されている状態）でプログラムされる回数を、２５６／８＝３２回にすることができる。２つのプログラムセグメントＰＳＥＧ０及びＰＳＥＧ１のソース線ＳＲＣを選択して低い電圧ＶＳＴに設定するよりも、ゲートディスターブを受ける時間を短くすることが可能になる。

尚、この第５の実施の形態で述べたような手法は、上記第２〜第４の実施の形態で述べたようなメモリブロック領域１００Ａ〜１００Ｃに同様に適用可能である。
以上、フラッシュメモリを例にして説明したが、上記のようなプログラム動作に関する手法は、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の半導体メモリにも同様に適用可能である。

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） ワード線群とビット線群の交差位置にそれぞれ配置され、共通のソース線に接続されたメモリセル群を含む複数のメモリブロックであって、前記複数のメモリブロック間で前記ワード線群を共有し、前記複数のメモリブロック毎に分離された複数の前記ソース線を備える複数のメモリブロックと、
プログラム動作時に、前記複数のメモリブロックのうち、プログラムするメモリセルが含まれるメモリブロックの前記ソース線に第１電圧を供給し、前記プログラムするメモリセルが含まれないメモリブロックの前記ソース線に前記第１電圧と異なる第２電圧を供給する回路部と、
を備えることを特徴とする半導体記憶装置。

（付記２） 前記第２電圧は、前記第１電圧よりも高い電圧であることを特徴とする付記１に記載の半導体記憶装置。
（付記３） １回の前記プログラム動作時に、前記プログラムするメモリセルが、前記ワード線群を共有する前記複数のメモリブロックのうち、いずれか１つのメモリブロックから選択されることを特徴とする付記１又は２に記載の半導体記憶装置。

（付記４） １回の前記プログラム動作時に、前記プログラムするメモリセルの情報を含むデータを上位ビットデータと下位ビットデータに分割し、前記上位ビットデータを、前記複数のメモリブロックのうち、第１のメモリブロックに対応させ、前記下位ビットデータを、前記複数のメモリブロックのうち、第２のメモリブロックに対応させて、前記プログラム動作を行うことを特徴とする付記１又は２に記載の半導体記憶装置。

（付記５） 前記回路部は、前記複数のメモリブロック毎に分離された前記ソース線にそれぞれ接続された複数のスイッチ回路を含み、
前記複数のスイッチ回路がそれぞれ、接続されている前記ソース線に供給する電圧を前記第１電圧又は前記第２電圧に切り替えることを特徴とする付記１乃至４のいずれかに記載の半導体記憶装置。

（付記６） 前記メモリセル群は、電気的にプログラム可能な不揮発性メモリセルであることを特徴とする付記１乃至５のいずれかに記載の半導体記憶装置。
（付記７） 前記メモリセル群は、ｐチャネル型トランジスタであることを特徴とする付記１乃至６のいずれかに記載の半導体記憶装置。

（付記８） 前記回路部は、プログラム動作時に、前記複数のメモリブロックのうち、前記プログラムするメモリセルが含まれないメモリブロックの前記ソース線に、当該メモリブロックのウェルと当該メモリブロック内のメモリセルのソース接合との容量結合によって昇圧された前記第２電圧を供給することを特徴とする付記７に記載の半導体記憶装置。

（付記９） 前記複数のメモリブロックのそれぞれの前記メモリセル群が接続される前記ビット線の本数が同数あることを特徴とする付記１乃至８のいずれかに記載の半導体記憶装置。

（付記１０） 前記複数のメモリブロックの中に、前記メモリセル群が接続される前記ビット線の本数が互いに異なるメモリブロックが含まれることを特徴とする付記１乃至８のいずれかに記載の半導体記憶装置。

１０ メモリ内蔵マイコン
１１ 周辺ＩＯポート
１２ 周辺ＩＯ制御回路
１３ ＣＰＵ
１４ ＲＡＭ
１５ ＲＯＭ
１６ 内部バス
１７ ＲＡＭインタフェース
１８ ＲＯＭインタフェース
２０ フラッシュメモリ
２１ メモリコア
２２ コマンド生成回路
２３ 内部電圧生成回路
２４ メモリコア制御回路
２５ アドレス生成回路
２６ データ入出力回路
１００，１００Ａ，１００Ｂ，１００Ｃ メモリブロック領域
１１０ メモリセルアレイ
１１１，ｍ００−ｍ３３ メモリセル
１２０ ワード線選択回路
１２１，１２２，１３３，１３４，１４３，１４４，１５７ ＮＯＲゲート
１２３ ワードデコーダ
１２４，１５４，１５５，１５６，１６１，１７１，１７２ ＮＡＮＤゲート
１２５，１３１，１３２，１４１，１４２，１５２，１５３，１６２ ＮＯＴゲート
１２６，１２７，１６３，１６４ ＣＭＯＳトランスファゲート
１３０ ビット線選択回路
１３５ａ，１３５ｂ，１３６ａ，１３６ｂ，１３７ａ，１３７ｂ，１３８ａ，１３８ｂ，１４５ａ，１４５ｂ，１４６ａ，１４６ｂ，１５９ ＮＭＯＳ
１４０ グローバルビット線選択回路
１５０ リードライトアンプ
１５０ａ リードアンプ
１５０ｂ ライトアンプ
１５１ コンパレータ
１５８ ＰＭＯＳ
１６０，１６０Ａ，１６０Ｂ ソース線スイッチ
１７０ ソース選択線駆動回路
１７３ ソース選択線
１８１，１８１ａ，１８２，１８２ａ メタル配線
１８３ コンタクト
ＷＬ，ＷＬ０−３ ワード線
ＢＬ，ＢＬ０−３ ビット線
ＧＢＬ，ＧＢＬ０−１ グローバルビット線
ＳＲＣ，ＳＲＣ０−７ ソース線
ＮＷ，ＮＷ０ Ｎ型ウェル
ＰＳＥＧ，ＰＳＥＧ０−７ プログラムセグメント

Claims (5)

1. ワード線群とビット線群の交差位置にそれぞれ配置され、共通のソース線に接続されたメモリセル群を含む複数のメモリブロックであって、前記複数のメモリブロック間で前記ワード線群を共有し、前記複数のメモリブロック毎に分離された複数の前記ソース線を備える複数のメモリブロックと、
   プログラム動作時に、前記複数のメモリブロックのうち、プログラムするメモリセルが含まれるメモリブロックの前記ソース線に第１電圧を供給し、前記プログラムするメモリセルが含まれないメモリブロックの前記ソース線に前記第１電圧と異なる第２電圧を供給する回路部と、
   を備え、
   前記メモリセル群は、Ｐチャネル型トランジスタであることを特徴とする半導体記憶装置。
2. 前記第２電圧は、前記第１電圧よりも高い電圧であることを特徴とする請求項１に記載の半導体記憶装置。
3. １回の前記プログラム動作時に、前記プログラムするメモリセルが、前記ワード線群を共有する前記複数のメモリブロックのうち、いずれか１つのメモリブロックから選択されることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. １回の前記プログラム動作時に、前記プログラムするメモリセルの情報を含むデータを上位ビットデータと下位ビットデータに分割し、前記上位ビットデータを、前記複数のメモリブロックのうち、第１のメモリブロックに対応させ、前記下位ビットデータを、前記複数のメモリブロックのうち、第２のメモリブロックに対応させて、前記プログラム動作を行うことを特徴とする請求項１又は２に記載の半導体記憶装置。
5. 前記回路部は、前記プログラム動作時に、前記複数のメモリブロックのうち、前記プログラムするメモリセルが含まれないメモリブロックの前記ソース線に、当該メモリブロックのウェルと当該メモリブロック内のメモリセルのソース接合との容量結合によって昇圧された前記第２電圧を供給することを特徴とする請求項１に記載の半導体記憶装置。

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