JP2017525081A - Ｅｅｐｒｏｍ機能を有するフラッシュメモリシステム - Google Patents

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Abstract

本発明は、ＥＥＰＲＯＭ機能を有するフラッシュメモリ装置に関する。フラッシュメモリ装置は、バイト消去可能かつビットプログラム可能である。

Description

本発明は、ＥＥＰＲＯＭ機能を有するフラッシュメモリ装置に関する。フラッシュメモリ装置は、バイト消去可能かつビットプログラム可能である。
不揮発性メモリセルは、当該技術分野において周知である。第１の種類の従来技術の不揮発性メモリセル１１０を図１に示す。メモリセル１１０は、Ｐ型などの第１の導電型の半導体基板１１２を備える。基板１１２は、その上にＮ型などの第２の導電型の第１の領域１１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域１１６（ドレイン線としても知られる）もまた、基板１１２の表面に形成される。第１の領域１１４と第２の領域１１６との間には、チャネル領域１１８が設けられている。ビット線ＢＬ１２０は、第２領域１１６に接続される。ワード線ＷＬ１２２は、チャネル領域１１８の第１部分の上方に位置付けられ、そこから絶縁される。ワード線１２２は、第２の領域１１６とほとんど又は全く重ならない。浮遊ゲートＦＧ１２４は、チャネル領域１１８の他の部分の上方にある。浮遊ゲート１２４は、そこから絶縁され、ワード線１２２に隣接する。浮遊ゲート１２４はまた、第１の領域１１４にも隣接する。浮遊ゲート１２４は、第１の領域１１４に大きく重なって、領域１１４から浮遊ゲート１２４に強い結合を提供してもよい。
従来技術の不揮発性メモリセル１１０の消去及びプログラムのための一操作例は次のとおりである。セル１１０は、ワード線１２２に高電圧を印加し、ビット線及びソース線に０ボルトを印加することにより、ファウラーノルドハイムトンネリングメカニズムによって消去される。電子が浮遊ゲート１２４からワード線１２２にトンネリングすることにより、浮遊ゲート１２４が陽電荷を帯び、読み出し状態のセル１１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。セル１１０は、ソース線１１４に高電圧を印加し、ワード線１２２に小電圧を印加し、ビット線１２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされる。ワード線１２２と浮遊ゲート１２４との間の隙間を横切って流れる電子の一部は、十分なエネルギーを得て、浮遊ゲート１２４に注入され、その結果、浮遊ゲート１２４が陰電荷を帯び、読み出し状態のセル１１０がオフになる。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。
メモリセル１１０内での読み出し、プログラム、消去、及びスタンバイ操作に使用可能な例示的な電圧を下の表１に示す。
第２の種類の従来技術の不揮発性メモリセル２１０を図２に示す。メモリセル２１０は、Ｐ型などの第１の導電型の半導体基板２１２を備える。基板２１２は、その上にＮ型などの第２導電型の第１領域２１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域２１６（ドレイン線としても知られる）もまた、基板２１２の表面に形成される。第１の領域２１４と第２の領域２１６との間には、チャネル領域２１８が設けられている。ビット線ＢＬ２２０は、第２領域２１６に接続される。ワード線ＷＬ２２２は、チャネル領域２１８の第１部分の上方に位置付けられ、そこから絶縁される。ワード線２２２は、第２の領域２１６とほとんど又は全く重ならない。浮遊ゲートＦＧ２２４は、チャネル領域２１８の他の部分の上方にある。浮遊ゲート２２４は、そこから絶縁され、ワード線２２２に隣接する。浮遊ゲート２２４はまた、第１の領域２１４にも隣接する。浮遊ゲート２２４は、第１の領域２１４に重なって、領域２１４から浮遊ゲート２２４に結合を提供してもよい。結合ゲートＣＧ（制御ゲートとしても知られる）２２６は、浮遊ゲート２２４の上方にあり、そこから絶縁される。
従来技術の不揮発性メモリセル２１０の消去及びプログラムのための一操作例は次のとおりである。セル２１０は、ワード線２２２に高電圧を印加し、他の端子が０ボルトと等しくなることにより、ファウラーノルドハイムトンネリングメカニズムによって消去される。電子が浮遊ゲート２２４からワード線２２２にトンネリングして陽電荷を帯び、読み出し状態のセル２１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。セル２１０は、結合ゲート２２６に高電圧を印加し、ソース線２１４に高電圧を印加し、ビット線２２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされる。ワード線２２２と浮遊ゲート２２４との間の隙間を横切って流れる電子の一部は、十分なエネルギーを得て、浮遊ゲート２２４に注入され、その結果、浮遊ゲート２２４が陰電荷を帯び、読み出し状態のセル２１０がオフになる。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。
メモリセル２１０内での読み出し、プログラム、消去、及びスタンバイ操作に使用可能な例示的な電圧を下の表２に示す。
メモリセル２１０で読み出し、プログラム、及び消去操作に使用することができる例示的な電圧の別のセット（読み出し及びプログラム操作に負電圧を使用することができる場合）を下の表３に示す。
メモリセル２１０で読み出し、プログラム、及び消去操作に使用することができる例示的な電圧の別のセット（読み出し、プログラム、及び消去操作に負電圧を使用することができる場合）を下の表４に示す。
第３の種類の不揮発性メモリセル３１０を図３に示す。メモリセル３１０は、Ｐ型などの第１の導電型の半導体基板３１２を備える。基板３１２は、その上にＮ型などの第２導電型の第１領域３１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域３１６（ドレイン線としても知られる）もまた、基板３１２の表面に形成される。第１の領域３１４と第２の領域３１６との間には、チャネル領域３１８が設けられている。ビット線ＢＬ３２０は、第２領域３１６に接続される。ワード線ＷＬ３２２は、チャネル領域３１８の第１部分の上方に位置付けられ、そこから絶縁される。ワード線３２２は、第２の領域３１６とほとんど又は全く重ならない。浮遊ゲートＦＧ３２４は、チャネル領域３１８の他の部分の上方にある。浮遊ゲート３２４は、そこから絶縁され、ワード線３２２に隣接する。浮遊ゲート３２４はまた、第１の領域３１４にも隣接する。浮遊ゲート３２４は、第１の領域３１４に重なって、領域３１４から浮遊ゲート３２４に結合を提供してもよい。結合ゲートＣＧ（制御ゲートとしても知られる）３２６は、浮遊ゲート３２４の上方にあり、そこから絶縁される。消去ゲートＥＧ３２８は、第１領域３１４の上方にあり、浮遊ゲート３２４及び結合ゲート３２６に隣接し、そこから絶縁される。浮遊ゲート３２４の上隅部は、Ｔ字型の消去ゲート３２８の入隅部の方を向いて消去効率を高め得る。消去ゲート３２８はまた、第１の領域３１４から絶縁される。セル３１０は、その開示内容が全体的に本明細書に参考として組み込まれる、米国特許第７，８６８，３７５号に更に具体的に記述されている。
従来技術の不揮発性メモリセル３１０の消去及びプログラムのための一操作例は次のとおりである。セル３１０は、消去ゲート３２８に高電圧を印加し、他の端子が０ボルトと等しくなることにより、ファウラーノルドハイムトンネリングメカニズムによって消去される。電子が浮遊ゲート３２４から消去ゲート３２８にトンネリングすることにより、浮遊ゲート３２４が陽電荷を帯び、読み出し状態のセル３１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。セル３１０は、結合ゲート３２６に高電圧を印加し、ソース線３１４に高電圧を印加し、消去ゲート３２８に中電圧を印加し、ビット線３２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされる。ワード線３２２と浮遊ゲート３２４との間の隙間を横切って流れる電子の一部は、十分なエネルギーを得て、浮遊ゲート３２４に注入され、その結果、浮遊ゲート３２４が陰電荷を帯び、読み出し状態のセル３１０がオフになる。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。
メモリセル３１０内での読み出し、プログラム、及び消去操作に使用可能な例示的な電圧を下の表５に示す。
プログラミング操作の場合、プログラミング操作を強化するために、ＥＧ電圧は、ＳＬ電圧、例えば５Ｖ、よりもはるかに高い電圧、例えば８Ｖ、で印加することができる。この場合、選択したメモリセルのと同じＥＧゲートを共有する隣接メモリセルの意図しない消去効果を低減するために、非選択のＣＧプログラム電圧は、より高い電圧（ＣＧ禁止電圧）、例えば６Ｖ、で印加される。
メモリセル３１０で読み出し、プログラム、及び消去操作に使用することができる例示的な電圧の別のセット（読み出し及びプログラム操作に負電圧を使用することができる場合）を下の表６に示す。
メモリセル３１０で読み出し、プログラム、及び消去操作に使用することができる例示的な電圧の別のセット（読み出し、プログラム、及び消去操作に負電圧を使用することができる場合）を下の表７に示す。
プログラミング操作の場合、プログラミング操作を強化するために、ＥＧ電圧は、ＳＬ電圧、例えば５Ｖ、よりもはるかに高い電圧、例えば８〜９Ｖ、で印加される。この場合、選択したメモリセルのと同じＥＧゲートを共有する隣接メモリセルの意図しない消去効果を低減するために、非選択のＣＧプログラム電圧は、より高い電圧（ＣＧ禁止電圧）、例えば５Ｖ、で印加される。
図１〜３に示した種類のメモリセルは、典型的には、行及び列に配列されてアレイを形成する。ワード線はメモリセルの行全体を制御し、（図３に示した種類の）消去ゲートは、これが存在する場合、メモリセルの行の対によって共有されるので、消去操作は、行全体又は行の対に対して同時に実行される。したがって、図１〜３に示した種類のメモリセルを使用する従来技術のメモリシステムでは、一度に１バイトのデータ又は１バイトのデータ対のみを消去することは不可能である。
電気的消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）装置は、従来技術においても周知である。図１〜３のフラッシュメモリセルと同様に、ＥＥＰＲＯＭ装置は不揮発性メモリ装置である。しかし、図１〜３のメモリセルを利用するシテムの場合とは異なり、ＥＥＰＲＯＭ装置では、セルを１バイトずつ消去することができる。ＥＥＰＲＯＭセルサイズは、典型的にはフラッシュメモリセルサイズよりもはるかに大きい。
必要とされているのは、ＥＥＰＲＯＭ装置で可能なものと同様に、バイト単位で消去することができるフラッシュメモリ装置である。利点として、フラッシュメモリ機能（セクタ消去可能機能を有する高密度メモリなど）及び同じプロセス上に存在するＥＥＰＲＯＭ機能（バイト消去可能機能を有する低密度メモリ）が挙げられる。
以下に記載の実施形態では、フラッシュメモリアレイをバイト単位で消去することができる。
本発明の方法を適用することができる従来技術の不揮発性メモリセルの断面図である。 本発明の方法を適用することができる従来技術の不揮発性メモリセルの断面図である。 本発明の方法を適用することができる従来技術の不揮発性メモリセルの断面図である。 図１〜３に示される種類の不揮発性メモリセルを備えるメモリ装置のレイアウト図である。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態のレイアウト図である。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態のレイアウト図である。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態のレイアウト図である。 フラッシュメモリ回路の実施形態を示す。 フラッシュメモリ回路の実施形態を示す。
図４は、二次元フラッシュＳＦＥＥメモリシステム用のアーキテクチャの実施形態を示す。ダイ４００は、データを記憶するためのメモリアレイ１５及びメモリアレイ２０と、図１のようなメモリセル１１０、図２のようなメモリセル２１０、又は図３のようなメモリセル３１０を任意追加的に利用するメモリアレイと、ダイ４００の他のコンポーネントと、典型的には、ピン（図示なし）に接続するワイヤボンド（図示なし）又はパッケージ化されたチップの外側から集積回路にアクセスするために使用されるパッケージバンプ又はＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）上の他のマクロと相互接続するためのマクロインターフェイスピン（図示なし）との間の電気通信を可能にするためのパッド３５及びパッド８０と、システムの正及び負の電圧供給に使用される高電圧回路７５と、冗長性、組み込み自己テストなどの各種制御機能を提供するための制御論理７０と、アナログ回路６５と、メモリアレイ１５及びメモリアレイ２０からデータをそれぞれ読み出すために使用される検知回路６０及び６１と、メモリアレイ１５及びメモリアレイ２０の行にそれぞれアクセスして読み書きするために使用される行デコーダ回路４５及び行デコーダ回路４６と、メモリアレイ１５及びメモリアレイ２０のバイトにそれぞれアクセスして読み書きするために使用されるバイト選択デコーダ５５及びバイト選択デコーダ５６と、メモリアレイ１５及びメモリアレイ２０のそれぞれのプログラム及び消去操作用に昇圧電圧を供給するために使用される、チャージポンプ回路５０及びチャージポンプ回路５１と、読み出し及び書き込み（消去／プログラム）操作用にメモリアレイ１５及びメモリアレイ２０によって共有される高電圧ドライバ回路３０と、読み出し及び書き込み操作中にメモリアレイ１５によって使用される高電圧ドライバ回路２５と、読み出し及び書き込み（消去／プログラム）操作中にメモリアレイ２０によって使用される高電圧ドライバ回路２６と、メモリアレイ１５及びメモリアレイ２０の書き込み操作中にそれぞれプログラミングするビット線を選択又は非選択にするために使用される高電圧バイト選択デコーダ４０及び高電圧バイト選択デコーダ４１と、を備える。詳細は後で論じるが、メモリアレイ１５及びメモリアレイ２０は、従来のＥＥＰＲＯＭ機能をエミュレートする方法でアクセスされる。
図５を参照すると、ＥＥＰＲＯＭ機能を有するフラッシュメモリ回路５００の実施形態が示されている（外乱フリースーパーフラッシュ（Disturb Free Super Flash）ＥＥＰＲＯＭ）。この実施形態では、フラッシュメモリ回路５００は、図１に示す種類のフラッシュメモリセルと共に使用される。選択されたバイト対５１０の操作に関して説明を行う。選択されたバイト対５１０は、２つの選択されたバイトのデータを含み、第１のバイト５１１は、第１のワード線（ＷＬ０）及び８本のビット線（ＢＬ０〜ＢＬ７）に対応し、第２のバイト５１２は、第２のワード線（ＷＬ０Ｂ）及び８本のビット線（ＢＬ）〜ＢＬ７）に対応する。選択されたバイト対５１０並びに第１のバイト５１１及び第２のバイト５１２に関して以下に記載されるものと同様の結線及び回路が、フラッシュメモリ回路５００内の他の全てのバイト及びバイト対に対して存在することを理解されたい。
フラッシュメモリ回路５００は、ワード線５２０（ＷＬ０ともラベルが付けられる）などの複数のワード線と、ワード線５２１（ＷＬ０Ｂともラベルが付けられる）などの複数の関連ワード線と、ビット線５４０（ＢＬ０ともラベルが付けられる）などの複数のビット線と、を備える。従来技術の設計では、ワード線及びその関連ワード線に接続されるメモリセルは、ソース線を共有するであろう。したがって、選択されたソース線内にある他の選択されていないメモリセルは、プログラミング操作において外乱を受ける。
フラッシュメモリ回路５００はまた、トランジスタ５３２及びトランジスタ５３３と連結されるワード線選択線５３０（ＷＬＳＥＬ０ともラベルが付けられる）と、ワード線選択除外線５３１（ＷＬＤＥＳＥＬ０ともラベルが付けられる）と、トランジスタ５５１と連結されるソース線選択プログラム線５５０（ＳＬＳＥＬＰ０ともラベルが付けられる）と、トランジスタ５６１と連結されるイネーブルソース線選択読み出し線５６０（ＥＮ＿ＳＬＳＥＬＲ０ともラベルが付けられる）と、ソース線選択読み出し線５７０（ＳＬＳＥＬＲ０ともラベルが付けられる）と、も備える。この実施例では、ビット線５４０は、メモリセル５４１（この実施例では、図１に示したメモリセルと同じ種類）と連結される。トランジスタ５３２、５３３は、消去ワード線電圧、例えば、１０〜１５Ｖ、を供給することができる高電圧（ＨＶ）トランジスタ、例えば、ゲート酸化物１８０〜２２０Ａ（オングストローム）、である。トランジスタ５５１は、プログラミングソース線電圧、例えば、１０〜１５Ｖ、を供給することができる高電圧（ＨＶ）トランジスタ、例えば、ゲート酸化物１８０〜２２０Ａ、又は中高電圧トランジスタ、例えば、ゲート酸化物１００〜１５０Ａ、である。トランジスタ５６１は、そのドレイン上でプログラミングソース線電圧を維持することができるＩＯトランジスタ型、例えば、ゲート酸化物８０Ａ、である。一実施形態は、トランジスタ５６１にＦＧトランジスタを使用する。このアプローチの利点には、メモリアレイ領域内でのＦＧトランジスタ及びトランジスタ５６１のプロセス適合性が挙げられる。
従来技術の場合とは異なり、選択されたバイト対５１０は、メモリ回路５００内にある他のどのバイト又はバイト対も消去されることなく消去することができ、選択されたバイト対５１０は、メモリ回路５００内にある他のどのバイト又はバイト対もプログラミングされることなくプログラミングすることができる。したがって、ＥＥＰＲＯＭ機能は、フラッシュメモリセルを使用して達成される。一方、従来技術では、ビット線ＢＬ８〜ＢＬ１５並びにワード線ＷＬ０及びＷＬ０Ｂに対応するバイトもまた、選択されたバイト対５１０と同じタイプにプログラミングされるであろう。
具体的には、従来技術の場合とは異なり、各ワード線は、その行及び対応する行の中の各メモリセルと直結しない。例えば、ワード線５２０（ＷＬ０）はＮＭＯＳトランジスタ５３２のゲートに接続され、ＮＭＯＳトランジスタのソースはワード線選択線５３０（ＷＬＳＥＬ０）に接続され、ＮＭＯＳトランジスタのドレインはメモリセル５４１及びメモリセル５４２のワード線に接続される。したがって、ワード線選択線５３０（ＷＬＳＥＬ０）がアサートされると、ワード線５２０は、メモリセル５４１及びメモリセル５４２のワード線に接続するだけである。選択されたバイト対５１０が選択されることを意図しない場合、ワールド線（world line）選択除外線５３１を使用して、選択されたバイト対５１０内のメモリセル上にあるワード線端子の電圧を０Ｖ又は負電圧に引き下げることができる。このように、ワード線は、行及び関連行の中の全てのメモリセルの代わりに、メモリセルの１つのバイト対にだけアクセスすることができる。
同様に、各ソース線は、その行内の各メモリセルと直結しない。例えば、ＳＬＢＹＴＥ０は、メモリセル５４１及びメモリセル５４２、並びに選択されたバイト対５１０内の他のメモリセルにのみ接続され、選択されたバイト対５１０の外側にある他のメモリセルには接続されない。このように、ソース線は、行及び対応する行の中の全てのメモリセルの代わりに、メモリセルの１つのバイト対にだけアクセスすることができる。
消去、プログラム、及び読み出し操作の実行に使用される例示的なパラメータのセットを下の表８Ａ〜８Ｄに示す。

図６を参照すると、図５に示した設計の物理的なレイアウト６００の実施形態が示されている。ワード線（ＷＬｘ）は金属２層内で水平に処理され、選択及び選択除外線（ＷＬＳＥＬｘ、ＷＬＤＥＳＥＬｘ、ＳＬＳＥＬｘ、ＥＮＳＬＳＥＬｘ）は金属１層内で垂直に処理される。ソース線は、サリサイド化拡散又はシリサイド化ポリ内で処理される。
図７を参照すると、図５のフラッシュメモリ回路５００に対する修正部分を含むフラッシュメモリ回路７００の実施形態が示されている。図７の多くの構造は、図５に記載の構造と全く同じであり、再度説明することはしない。修正部分は、トランジスタ対６１１と連結される共有イネーブルソース線選択読み出し線６１０（ＥＮ＿ＳＬＳＥＬＲ０１ともラベルが付けられる）と、１つのバイト対ではなく２つのバイト対を読み出すための選択に使用されるソース線選択読み出し線６２０（ＳＬＳＥＬＲ０１ともラベルが付けられる）と、を含む。ここで、２つのバイト対は、ビット線ＢＬ０．．．ＢＬ７及びＢＬ８．．．ＢＬ１５、並びにワード線ＷＬ０及びＷＬ０Ｂと対応する。共有イネーブルソース線選択読み出し線６１０及びソース線選択読み出し線６２０を使用して、両方のバイト対を読み出すことができる。
図８を参照すると、図７のフラッシュメモリ回路７００に対する修正部分を含むフラッシュメモリ回路８００の実施形態が示されている。図８の多くの構造は、図７に記載の構造と全く同じであり、再度説明することはしない。修正部分は、２行のメモリセルに対して、２本のワード線ではなく、単一のワード線を使用することを含む。例えば、第１の２つの行は、図５〜６に示されているような２本のワード線の代わりに、ワード線バー線８１０（ＷＬ０Ｂともラベルが付けられる）を使用してアクセスされる。複数のワード線は、ＨＶ（高電圧）ＰＭＯＳトランジスタ及びＨＶ ＮＭＯＳトランジスタのゲートと連結される。例えば、ワード線８１０は、ＰＭＯＳトランジスタ８１１及びＮＭＯＳトランジスタ８１２と連結される。このように、図７のワード線及びそのワードバー線によって実行されるのと同じ機能が、ワードバー線のみによって実行される。ＰＭＯＳ及びＮＭＯＳトランジスタの配置を交換すれば、ワードバー線ではなくワード線を代わりに使用できることを、当業者なら理解するであろう。
図９を参照すると、図５のフラッシュメモリ回路５００に対する修正部分を含むフラッシュメモリ回路９００の実施形態が示されている。図８の多くの構造は、図５に記載の構造と全く同じであり、再度説明することはしない。修正部分は、２行用のワード線９１０（ＷＬ０ともラベルが付けられる）及びトランジスタ９１１など、メモリセルの２つの内部行の選択ごとに１本のワード線及び１つのＮＭＯＳトランジスタを使用することを含む。複数の線は、ＮＭＯＳトランジスタ９１１のゲートに連結される。例えば、ワード線９１０は、図示されるようにＮＭＯＳトランジスタ９１１に連結される。ワード線９１０（ＢＬ０〜７を有するバイトの操作と関連付けられる）は、トランジスタ９２１及びトランジスタ９３１と連結される。ソース線プログラム選択線ＳＬＳＥＬＰ０ ９２０は、トランジスタ９２１に接続される。ソース線読み出し選択線ＳＬＳＥＬＲ０ ９２０は、トランジスタ９３１に接続される。ワード線９１２ ＷＬ１は、ビット線ＢＬ８〜１５を有するバイトに対してワード線ＷＬ０ ９１０と同様に機能する。このように、図５の２本のワード線５２０及び５２１並びに２つのトランジスタ５３２及び５３３によって実行されるのと同じ機能が、１本のワード線９１０及び１つのトランジスタ９１１のみによって実行される。フラッシュメモリ回路９００では、ワード線選択除外線５３１（図５ではＷＬＤＥＳＥＬ０ともラベルが付けられる）及びイネーブルソース線選択読み出し線５６０（図５ではＥＮ＿ＳＬＳＥＬＲ１ともラベルが付けられる）は必要ない。ワード線ＷＬ１ ９１２は、水平方向に隣接する次のバイト（ＢＬ８〜１５を有する）を選択するためのものである。一実施形態では、ワード線９１０と同じ線になるように実装することができる。一バイアス操作実施形態は、どの操作よりも前に、メモリセルの全ての内部ワード線が接地にプリチャージされる必要がある。
図１０を参照すると、図９のフラッシュメモリ回路９００に対する修正部分を含むフラッシュメモリ回路１０００の実施形態が示されている。図１０の多くの構造は、図９に記載の構造と全く同じであり、再度説明することはしない。修正部分は、２つのバイト（ＢＬ０〜７及びＢＬ８〜１５を有する）の間で共有される共有メモリセルソース線１０４０の使用を含む。更に、プログラミング及び読み出し用としてそれぞれ、１つのバイト対ではなく２つのバイト対を選択するために使用される、トランジスタ１０１１に連結されるソース線選択線１０１０（ＳＬＳＥＬ０ともラベルが付けられる）と、トランジスタ１０２１に連結されるソース線選択線１０２０（ＳＬＳＥＬ１ともラベルが付けられる）と、を含む。ここで、２つのバイト対は、ビット線ＢＬ０．．．ＢＬ７及びＢＬ８．．．ＢＬ１５と対応する。ソース線選択線１０１０及びソース線選択線１０２０は、プログラム及び読み出しを行うために使用することができる。
図１１を参照すると、図１０のフラッシュメモリ回路に対する修正部分を含むフラッシュメモリ回路１１００の実施形態が示されている。図１１の多くの構造は、図１０に記載の構造と全く同じであり、再度説明することはしない。修正部分は、ＮＭＯＳトランジスタ１１１１に連結されるソース線選択線１１１０及びＮＭＯＳトランジスタ１１２１に連結されるソース線選択線１１２０の使用を含む。ソース線選択線１１１０は、選択されたバイト対５１０のプログラム及び読み出しを行うために使用され、ソース線選択線１１２０は、ビット線ＢＬ８〜ＢＬ１５及びワード線ＷＬ０〜ＷＬ１に対応するバイト対のプログラム及び読み出しを行うために使用される。したがって、各バイト対は、独立してプログラミングすることができる。ソース線選択線１１１０及びＮＭＯＳトランジスタ１１１１は、プログラム及び読み出しの選択用に共有される。
図１２を参照すると、前の図のフラッシュメモリ回路に対する修正部分を含むフラッシュメモリ回路１２００の実施形態が示されている。図１２の多くの構造は、前の図の構造と全く同じであり、再度説明することはしない。フラッシュメモリ回路１２００では、メモリセルの行のうち半分は使用されない。例えば、メモリセル５４２を含む行は使用されず、こうした行のメモリセル用のワード線は、接地バイアス１２１０に接続される。一方、メモリセル５４１を含む行など、メモリ行のうちの残り半分は、前の図に記載されるとおりに使用される。
図１３を参照すると、前の図のフラッシュメモリ回路に対する修正部分を含むフラッシュメモリ回路１３００の実施形態が示されている。図１３の多くの構造は、前の図の構造と全く同じであり、再度説明することはしない。フラッシュメモリ回路１３００では、メモリセルの各列は、１本だけではなく２本のビット線に連結される。例えば、メモリセル５４１及びメモリセル５４２（単位セル対と呼ぶ）を含む列は、ビット線５４０（ビット線ＢＬ０）及びビット線１３４１（ビット線バーＢＬ０Ｂ、又は相補ビット線と呼ばれる）を含むビット線対１３４０に連結される。同様のビット線対が、メモリセルの列ごとに存在する。メモリセル５４１及びメモリセル５４２の具体的な実施例では、ビット線５４０はメモリセル５４１に連結され、ビット線１３４１はメモリセル５４２に連結される。メモリセル５４２（及び対又はメモリセル内に同様に位置する他のメモリセル）は、データの記憶に実際には使用されない。読み出し操作中、ビット線１３４１は接地に接続され、メモリセル５４２はプルダウントランジスタとして働いて、ソース線（ＳＬ０＿ＢＹＴＥ）を低電圧にする。したがって、メモリアレイの行のうちの半分は、データの記憶に使用されないが、ソース線を低電圧に引き下げるために使用される（即ち、接地デコーディング）。単位セル対用のビット線及び相補ビット線の上述の実施形態は、図３のセルタイプ２及び図４のセルタイプ３と関連する以下の実施形態に適用することができる。
図１４を参照すると、前の図のフラッシュメモリ回路に対する修正部分を含むフラッシュメモリ回路１４００の実施形態が示されている。図１４の多くの構造は、前の図の構造と全く同じであり、再度説明することはしない。ワード線選択線１４１０（ＷＬＳＥＬ）は、ＮＭＯＳトランジスタ１４１１及びＮＭＯＳトランジスタ１４１２に連結される。ＮＭＯＳトランジスタ１４１１のゲートはワード線１４２１（ＷＬ０ａ）によって制御され、ＮＭＯＳトランジスタ１４１２のゲートはワード線１４２２（ＷＬ０ｂ）によって制御され、図示されるように、ＮＭＯＳトランジスタ１４１１の１つの端子及びＮＭＯＳトランジスタ１４１２の１つの端子が、ワード線選択線１４１０（ＷＬＳＥＬ）に接続される。各ワード線は、メモリセルの行を選択する。メモリセルは、図示されるように、行の対内でソース線を共有する。例えば、メモリセル５４１及びメモリセル５４２は、ソース線１４３０（ＳＬ０＿ＢＹＴＥ）を共有する。ソース線選択線１４４０は、ＮＭＯＳトランジスタ１４４１に連結され、次いで、メモリセルソース線１４３０に連結される。この実施形態では、バイトのメモリセルの行を選択するために１つのトランジスタ及び１本のワード線選択線を使用して、個々のバイトの読み出し、消去、及びプログラムを行うことができる。
図１５を参照すると、前の図のフラッシュメモリ回路に対する修正部分を含むフラッシュメモリ回路１５００の実施形態が示されている。図１５の多くの構造は、前の図の構造と全く同じであり、再度説明することはしない。この実施形態では、ワード線選択線及びトランジスタ、並びにソース線選択線及びトランジスタは、メモリバイトの同じ側に配置される。それ以外の点では、フラッシュメモリ回路１５００は、図１４のフラッシュメモリ回路１４００と同じように動作する。
フラッシュメモリ回路５００、７００、８００、９００、１０００、１１００、１２００、１３００、及び１４００の代替実施形態では、行のうちの半分は（全ての奇数行、全ての偶数行、又はこれら２つの組み合わせなど）、それらの行がデータの記憶に使用されないように、ビット線端子（例えば、ビット線接点）が除去されるか、浮遊ゲートが除去されるか、又はワード線端子が接地されることができる。
フラッシュメモリ回路５００、７００、８００、９００、１０００、１１００、１２００、１３００、及び１４００の別の代替実施形態では、読み出し又はプログラム操作の対象であるバイト内のセル（ビット）の数（即ち８個のセル）を構成可能にすることができる。一実施形態では、読み出し操作は、バイト内の全てのセルが完了するまで、１又は２又は４セル（ビット）ずつ連続して行われる。一実施形態では、プログラム操作は、バイト内の全てのセルが完了するまで、１又は２又は４セル（ビット）ずつ連続して行われる。
フラッシュメモリ回路５００、７００、８００、９００、１０００、１１００、１２００、１３００、及び１４００の代替実施形態では、ソース線選択線に接続されるトランジスタ（ソース線選択プログラム線５５０に接続されるトランジスタ５５１など）は、ネイティブトランジスタである（即ち、その閾値電圧が０ボルトに近いことを意味する）。
フラッシュメモリ回路５００、７００、８００、９００、１０００、１１００、１２００、１３００、及び１４００の代替実施形態では、ソース線選択読み出し線に接続されるトランジスタ（ソース線選択読み出し線５７０に接続されるトランジスタ５６１など）は、ＨＶ ＯＸ（高電圧酸化物）トランジスタである。
フラッシュメモリ回路５００、７００、８００、９００、１０００、１１００、１２００、１３００、及び１４００の代替実施形態では、ソース線選択読み出し線に接続されるトランジスタ（ソース線選択読み出し線５７０に接続されるトランジスタ５６１など）は除去することができ、ソース線選択プログラム線に接続されるトランジスタ（ソース線選択プログラム線５５０に接続されるトランジスタ５５１など）は、読み出しで動作するようにサイズアップされる（トランジスタ５６１を置き換える）。
フラッシュメモリ回路５００、７００、８００、９００、１０００、１１００、１２００、１３００、及び１４００の代替実施形態では、ワード線選択線に接続されるトランジスタ（ワード線選択線５３０に接続されるトランジスタ５３２など）及びソース線選択線に接続されるトランジスタ（ソース線選択プログラム線５５０に接続されるトランジスタ５５１など）は、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタであり、これらに接続される制御信号は、ＮＭＯＳトランジスタと共に使用される前述の信号に対する相補信号である。
フラッシュメモリ回路５００、７００、８００、９００、１０００、１１００、１２００、１３００、及び１４００の代替実施形態では、メモリセルの３つ以上のバイトが共通の共有ソース線に接続する。一実施形態では、メモリセルの４つのバイトが共通の共有ソース線に接続する。
フラッシュメモリ回路５００、７００、８００、９００、１０００、１１００、１２００、１３００、及び１４００の代替実施形態では、（メモリビット線と平行に、垂直金属線を通って接続できる）ワード線及びソース線制御信号が、個々のメモリセルの間又はメモリセルのバイトの終端に物理的に配置される節点を通って導入される。
図１６を参照すると、ＥＥＰＲＯＭ機能を有するフラッシュメモリ回路１６００の実施形態が示されている。この実施形態では、フラッシュメモリ回路１６００は、図２に示す種類のフラッシュメモリセルと共に使用される。選択されたバイト対１６１０の操作に関して説明を行う。選択されたバイト対１６１０は、２つの選択されたバイトのデータを含み、第１のバイト１６１１は、第１のワード線（ＷＬ０）及び８本のビット線（ＢＬ０〜ＢＬ７）に対応し、第２のバイト１６１２は、第２のワード線（ＷＬ０Ｂ）及び８本のビット線（ＢＬ）〜ＢＬ７）に対応する。同様の結線及び回路が、フラッシュメモリ回路１６００内の他の全てのバイト及び同様のバイト対に対して存在することを理解されたい。フラッシュメモリ回路１６００は、ワード線１６２０（ＷＬ０ともラベルが付けられる）などの複数のワード線と、ワード線１６２１（ＷＬ０Ｂともラベルが付けられる）などの複数の関連ワード線と、ビット線１６４０（ＢＬ０ともラベルが付けられる）などの複数のビット線と、を備える。従来技術の設計では、ワード線及び関連ワード線は、ソース線を共有したであろう。
フラッシュメモリ回路１６００はまた、トランジスタ１６３２及びトランジスタ１６３３と連結されるワード線選択線１６３０（ＷＬＳＥＬ０ともラベルが付けられる）と、ワード線選択除外線１６３１（ＷＬＤＥＳＥＬ０ともラベルが付けられる）と、トランジスタ１６５１と連結されるソース線選択プログラム線１６５０（ＳＬＳＥＬＰ０ともラベルが付けられる）と、トランジスタ１６６１と連結されるイネーブルソース線選択読み出し線１６６０（ＥＮ＿ＳＬＳＥＬＲ０ともラベルが付けられる）と、ソース線選択読み出し線１６７０（ＳＬＳＥＬＲ０ともラベルが付けられる）と、も備える。この実施例では、ビット線１６４０は、メモリセル１６４１（この実施例では、図２に示したメモリセルと同じ種類）と連結される。フラッシュメモリ回路はまた、トランジスタ１６８１に連結される制御ゲート選択線１６８０（ＣＧＳＥＬ０ともラベルが付けられる）も備える。
従来技術の場合とは異なり、選択されたバイト対１６１０は、メモリ回路１６００内にある他のどのバイト又はバイト対も消去されることなく消去することができ、選択されたバイト対１６１０は、メモリ回路１６００内にある他のどのバイト又はバイト対もプログラミングされることなくプログラミングすることができる。したがって、ＥＥＰＲＯＭ機能は、フラッシュメモリセルを使用して達成される。一方、従来技術では、ビット線ＢＬ８〜ＢＬ１５並びにワード線ＷＬ０及びＷＬ０Ｂに対応するバイトもまた、選択されたバイト対１６１０と同じタイプにプログラミングされるであろう。
具体的には、従来技術の場合とは異なり、各ワード線は、その行及び対応する行の中の各メモリセルと直結しない。例えば、ワード線１６２０（ＷＬ０）はＮＭＯＳトランジスタ１６３２のゲートに接続され、ＮＭＯＳトランジスタ１６３２のソースはワード線選択線１６３０（ＷＬＳＥＬ０）に接続され、ＮＭＯＳトランジスタ１６３２のドレインはメモリセル１６４１及びメモリセル１６４２に接続される。したがって、ワード線選択線１６３０（ＷＬＳＥＬ０）がアサートされると、ワード線１６２０は、メモリセル１６４１及びメモリセル１６４２と連結するだけである。同様に、制御ゲート選択線１６８０（ＣＧＳＥＬ０）はトランジスタ１６８１のソースに接続され、トランジスタ１６８１のゲートはワード線１６２０（ＷＬ０）に連結され、トランジスタ１６８１のドレインは選択されたバイト対１６１０（メモリセル１６４１及び１６４２を含む）のメモリセルの制御ゲートに接続される。このように、ワード線は、行及び対応する行の中の全てのメモリセルの代わりに、メモリセルの１つのバイト対にだけアクセスすることができる。
同様に、各ソース線は、その行内の各メモリセルと直結しない。例えば、ＳＬＢＹＴＥ０ １６５２は、メモリセル１６４１及びメモリセル１６４２、並びに選択されたバイト対１６１０内の他のメモリセルにのみ接続され、選択されたバイト対１６１０の外側にある他のメモリセルには接続されない。このように、ソース線は、行及び対応する行の中の全てのメモリセルの代わりに、メモリセルの１つのバイト対にだけアクセスすることができる。トランジスタ１６３２、１６３３は、消去ワード線電圧、例えば、１０〜１５Ｖ、を供給することができる高電圧（ＨＶ）トランジスタ、例えば、ゲート酸化物１８０〜２２０Ａ（オングストローム）、である。トランジスタ１６８１は、制御ゲート線電圧、例えば、１０〜１５Ｖ、を供給することができる高電圧（ＨＶ）トランジスタ、例えば、ゲート酸化物１８０〜２２０Ａ（オングストローム）、である。トランジスタ１６５１は、プログラミングソース線電圧、例えば、４〜５Ｖ、を供給することができる高電圧（ＨＶ）トランジスタ、例えば、ゲート酸化物１８０〜２２０Ａ、又は中高電圧トランジスタ、例えば、ゲート酸化物１００〜１５０Ａ、である。トランジスタ１６６１は、そのドレイン上でプログラミングソース線電圧を維持することができるＩＯトランジスタ型、例えば、ゲート酸化物８０Ａ、である。一実施形態は、トランジスタ１６６１にＦＧトランジスタを使用する。このアプローチの利点には、メモリアレイ領域内でのＦＧトランジスタ及びトランジスタ５６１のプロセス適合性が挙げられる。
消去、プログラム、及び読み出し操作の実行に使用される具体的なパラメータのセットを下の表９Ａ〜９Ｄに示す。



図１７を参照すると、図１６に示した設計の物理的なレイアウト１７００の実施形態が示されている。ワード線（ＷＬｘ）は金属２層内で水平に処理され、選択及び選択除外線（ＷＬＳＥＬｘ、ＷＬＤＥＳＥＬｘ、ＳＬＳＥＬｘ、ＥＮＳＬＳＥＬｘ、ＣＧＳＥＬｘ）は金属１層又は金属３層内で垂直に処理される。ソース線は、サリサイド化拡散又はシリサイド化ポリ内で処理される。
図１８を参照すると、図１６のフラッシュメモリ回路に対する修正部分を含むフラッシュメモリ回路１８００の実施形態が示されている。図１８の多くの構造は、図１６に記載の構造と全く同じであり、再度説明することはしない。フラッシュメモリ回路１８００は、制御ゲート線１８１０（ＣＧ０）など、行の対ごとに制御ゲートを備える。制御ゲート１８１０（ＣＧＯ）はトランジスタ１６８１のゲートに接続し、このトランジスタのソースは制御ゲート選択線１６８０（ＣＧＳＥＬ０）に接続される。したがって、図１６の場合とは異なり、制御ゲート１８１０は、制御ゲート選択線１６８０（ＣＧＳＥＬ０）と連動して、メモリセル１６４１及び１６４２を含む、選択されたバイト１６１０内にあるメモリセルの制御ゲート上の電圧を制御する。
フラッシュメモリ回路１８００内での消去、プログラム、及び読み出し操作の実行に使用される具体的なパラメータのセットを下の表１０Ａ〜１０Ｄに示す。

図１９を参照すると、図１８のフラッシュメモリ回路に対する修正部分を含むフラッシュメモリ回路１９００の実施形態が示されている。図１９の多くの構造は、図１８に記載の構造と全く同じであり、再度説明することはしない。フラッシュメモリ回路１９００は、図１９に示されるように、トランジスタ１９１１に接続されるソース線プログラム線１９１０（ＳＬＳＥＬＰ０）と、トランジスタ１９２１に接続されるイネーブルソース線選択読み出し線１９２０（ＥＮＳＬＳＥＬＲ０）と、トランジスタ１９２１に更に接続されるソース線選択読み出し線１９３０（ＳＬＳＥＬＲ０）と、を備える。ここで、共通のソース線１９４０は、行の対全体にわたって共有される。例えば、ソース線１９４０は、ビット線ＢＬ０〜ＢＬ７及びＢＬ８〜ＢＬ１５に対応するバイト対のメモリセルに接続される。したがって、同じ共有ソース線の選択により、両方のバイト対を一体としてプログラミングすることができる。
代替方法では、制御ゲート選択線に印加される０又は負電圧（プログラム禁止ＣＧ電圧）によって他方のバイト対を非選択（禁止）にすれば、１つのバイト対のみをプログラミングすることができる。例えば、−５Ｖなどの負電圧を制御ゲート選択線１６８０（ＣＧＳＥＬ０）に印加すると、プログラミング操作中にバイト対１６１０は非選択（禁止）になるであろう。
図２０を参照すると、図１９のフラッシュメモリ回路に対する修正部分を含むフラッシュメモリ回路２０００の実施形態が示されている。図２０の多くの構造は、図１０及び前の図の構造と全く同じであり、再度説明することはしない。フラッシュメモリ回路２０００は、図２０に示されるように、トランジスタ１９１１に接続されるソース選択線１９１０（ＳＬＳＥＬ０）、トランジスタ２０１１に接続されるソース線選択線２０１０（ＳＬＳＥＬ１）、並びにトランジスタ２０３２及びトランジスタ２０３３にそれぞれ接続されるワード線２０２０（Ｗｌ０）及びワード線２０２１（ＷＬＢ−１）を備える。トランジスタ２０３２は内部メモリセルワード線を選択するためのものであり、トランジスタ２０３３はこれを非選択にするためのものである。ワード線２０２２（ＷＬ１）は、トランジスタ２０１１、及びビット線ＢＬ０〜７を有するバイト２０６０とソース線２０４０を共有する、ビット線ＢＬ７〜１５を有するバイト２０７０上の他の選択トランジスタに接続される。別個のワード線２０２２で共有ソース線が選択されている非選択状態のＢＬ７〜１５を有するバイトの場合など、動作条件は、より柔軟である。
図２１を参照すると、図２０のフラッシュメモリ回路に対する修正部分を含むフラッシュメモリ回路２１００の実施形態が示されている。図２１の多くの構造は、図２０及び前の図の構造と全く同じであり、再度説明することはしない。フラッシュメモリ回路２１００は、トランジスタ２１１１に連結されるワード線選択線２１１０（ＷＬＳＥＬ０）と、ワード線２１２０と、を備える。フラッシュメモリ回路２１００では、図２０のワード線２０２１及び選択除外トランジスタ２０３３は不要である。このように、図２０の２本のワード線２０２０及び２０２１並びに２つのトランジスタ２０３２及び２０３３によって実行されるのと同じ機能が、１本のワード線２１２０及び１つのトランジスタ２１１１のみによって実行される。
図２２を参照すると、ＥＥＰＲＯＭ機能を有するフラッシュメモリ回路２２００の実施形態が示されている。この実施形態では、フラッシュメモリ回路２２００は、図３に示す種類のフラッシュメモリセルと共に使用される。選択されたバイト対２２１０の操作に関して説明を行う。選択されたバイト対２２１０は、２つの選択されたバイトのデータを含み、第１のバイト２２１１は、第１のワード線２２２０（ＷＬ０）及び８本のビット線（ＢＬ０〜ＢＬ７）に対応し、第２のバイト２２１２は、第２のワード線２２２１（ＷＬ０Ｂ）及び８本のビット線（ＢＬ０〜ＢＬ７）に対応する。同様の結線及び回路が、フラッシュメモリ回路２２００内の他の全てのバイト及び同様のバイト対に対して存在することを理解されたい。フラッシュメモリ回路２２００は、ワード線２２２０（ＷＬ０ともラベルが付けられる）などの複数のワード線と、ワード線２２２１（ＷＬ０Ｂともラベルが付けられる）などの複数の関連ワード線と、ビット線２２４０（ＢＬ０ともラベルが付けられる）などの複数のビット線と、を備える。従来技術の設計では、ワード線及び関連ワード線は、ソース線を共有したであろう。
フラッシュメモリ回路２２００はまた、トランジスタ２２３２及びトランジスタ２２３３と連結されるワード線選択線２２３０（ＷＬＳＥＬ０ともラベルが付けられる）と、ワード線選択除外線２２３１（ＷＬＤＥＳＥＬ０ともラベルが付けられる）と、トランジスタ２２５１と連結されるソース線選択プログラム線２２５０（ＳＬＳＥＬＰ０ともラベルが付けられる）と、トランジスタ２２６１と連結されるイネーブルソース線選択読み出し線２２６０（ＥＮ＿ＳＬＳＥＬＲ０ともラベルが付けられる）と、ソース線選択読み出し線２２７０（ＳＬＳＥＬＲ０ともラベルが付けられる）と、も備える。この実施例では、ビット線２２４０は、メモリセル２２４１（この実施例では、図３に示したメモリセルと同じ種類）と連結される。フラッシュメモリ回路はまた、トランジスタ２２８１に連結される制御ゲート選択線２２８０（ＣＧＳＥＬ０ともラベルが付けられる）も備える。
フラッシュメモリ回路２２００はまた、トランジスタ２２９１に接続される消去ゲート選択線２２９０（ＥＧＳＥＬ０ともラベルが付けられる）も備え、このトランジスタはまた、図示されるようにワード線２２２０（ＷＬ０）にも連結される。
従来技術の場合とは異なり、選択されたバイト対２２１０は、メモリ回路２２００内にある他のどのバイト又はバイト対も消去されることなく消去することができ、選択されたバイト対２２１０は、メモリ回路２２００内にある他のどのバイト又はバイト対もプログラミングされることなくプログラミングすることができる。したがって、ＥＥＰＲＯＭ機能は、フラッシュメモリセルを使用して達成される。一方、従来技術では、ビット線ＢＬ８〜ＢＬ１５並びにワード線ＷＬ０及びＷＬ０Ｂに対応するバイトもまた、選択されたバイト対２２１０と同時にプログラミングされるであろう。
具体的には、従来技術の場合とは異なり、各ワード線は、その行及び対応する行の中の各メモリセルと直結しない。例えば、ワード線２２２０（ＷＬ０）はＮＭＯＳトランジスタ２２３２のゲートに接続され、ＮＭＯＳトランジスタ２２３２のソースはワード線選択線２２３０（ＷＬＳＥＬ０）に接続され、ＮＭＯＳトランジスタ２２３２のドレインはメモリセル２２４１及びメモリセル２２４２の内部ワード線に接続される。したがって、ワード線選択線２２３０（ＷＬＳＥＬ０）がアサートされると、ワード線２２２０は、メモリセル２２４１及びメモリセル２２４２と電気的に接続するだけである。同様に、制御ゲート選択線２２８０（ＣＧＳＥＬ０）はトランジスタ２２８１のソースに接続され、トランジスタ２２８１のゲートはワード線２２２０（ＷＬ０）に連結され、トランジスタ２２８１のドレインは選択されたバイト対２２１０（メモリセル２２４１及び２２４２を含む）のメモリセルの制御ゲートに接続される。このように、ワード線は、行及び対応する行の中の全てのメモリセルの代わりに、メモリセルの１つのバイト対にだけアクセスすることができる。
同様に、各ソース線は、その行内の各メモリセルと直結しない。例えば、ＳＬＢＹＴＥ０ ２２５２（メモリセルの内部ソース線）は、メモリセル２２４１及びメモリセル２２４２、並びに選択されたバイト対２２１０内の他のメモリセルにのみ接続され、選択されたバイト対２２１０の外側にある他のメモリセルには接続されない。このように、ソース線は、行及び対応する行の中の全てのメモリセルの代わりに、メモリセルの１つのバイト対にだけアクセスすることができる。選択トランジスタのトランジスタ型（ＨＶ又はＩＯ又はＦＧ）及びゲート酸化物は、図５及び１６のものと同様である。
消去、プログラム、及び読み出し操作の実行に使用される具体的なパラメータのセットを下の表１１Ａ〜１１Ｄに示す。

図２３を参照すると、図２２に示した設計の物理的なレイアウト２３００の実施形態が示されている。ワード線（ＷＬｘ）は金属２層内で水平に処理され、選択及び選択除外線（ＷＬＳＥＬｘ、ＷＬＤＥＳＥＬｘ、ＳＬＳＥＬｘ、ＥＮＳＬＳＥＬｘ、ＣＧＳＥＬｘ、ＥＧＳＥＬｘ）は金属１層又は金属３層内で垂直に処理される。ソース線は、サリサイド化拡散又はシリサイド化ポリ内で処理される。
図２４を参照すると、図２２のフラッシュメモリ回路に対する修正部分を含むフラッシュメモリ回路２４００の実施形態が示されている。図２４の多くの構造は、図２２に記載の構造と全く同じであり、再度説明することはしない。フラッシュメモリ回路２４００は、制御ゲート線２４１０（ＣＧ０）など、行の対ごとに制御ゲートを備える。制御ゲート２４１０（ＣＧＯ）はトランジスタ２２８１のゲートに接続し、このトランジスタのソースは制御ゲート選択線２２８０（ＣＧＳＥＬ０）に接続される。したがって、図２２の場合とは異なり、制御ゲート２４１０は、制御ゲート選択線２２８０（ＣＧＳＥＬ０）と連動して、メモリセル２２４１及び２２４２を含む、選択されたバイト２２１０内にあるメモリセルの制御ゲート上の電圧を制御する。制御ゲート線２４１０（ＣＧ０）はまた、トランジスタ２２９１のゲートにも接続し、このトランジスタのソースは、消去ゲート選択線２２９０に接続される。したがって、図２２の場合とは異なり、制御ゲート２４１０は、消去ゲート選択線２２８０（ＥＧＳＥＬ０）と連動して、メモリセル２２４１及び２２４２を含む、選択されたバイト２２１０内にあるメモリセルの消去ゲート上の電圧を制御する。別の実施形態では、制御ゲート線ＣＧ０ ２４１０の代わりに消去ゲート線ＥＧ０が、トランジスタ２２９１のゲートに接続される。
図２５を参照すると、図２４のフラッシュメモリ回路に対する修正部分を含むフラッシュメモリ回路２５００の実施形態が示されている。図２５の多くの構造は、図２４に記載の構造と全く同じであり、再度説明することはしない。フラッシュメモリ回路２５００は、図２５に示されるように、トランジスタ２５１１に接続されるソース線プログラム線２５１０（ＳＬＳＥＬＰ０）と、トランジスタ２５２１に接続されるイネーブルソース線選択読み出し線２５２０（ＥＮＳＬＳＥＬＲ０）と、トランジスタ２５２１に更に接続されるソース線選択読み出し線２５３０（ＳＬＳＥＬＲ０）と、を備える。ここで、共通のソース線は、行の対全体にわたって共有される。例えば、ソース線２５４０は、ビット線ＢＬ０〜ＢＬ７及びＢＬ８〜ＢＬ１５に対応するバイト対のメモリセルに接続される。したがって、同じ共有ソース線により、両方のバイト対を一体としてプログラミングすることができる。
代替方法では、制御ゲート選択線に印加される負電圧（プログラム禁止ＣＧ電圧）によって他方のバイト対を非選択（禁止）にすれば、１つのバイト対のみをプログラミングすることができる。例えば、−５Ｖなどの負電圧を制御ゲート選択線１６８０（ＣＧＳＥＬ０）に印加すると、プログラミング操作中にバイト対１６１０は非選択（禁止）になるであろう。
上述の図４〜２５のフラッシュメモリ回路の代替実施形態では、水平方向の線及び垂直方向の線に異なる種類の金属を使用することができる。
上述の図４〜２５のフラッシュメモリ回路の代替実施形態では、ローカルピックアップをポリ拡散材料で作製することができ、中層金属を金属の一種で作製することができる。
上述の図４〜２５のフラッシュメモリ回路の代替実施形態では、メモリセルの３つ以上のバイトでソース線を共有することができる。

Claims (87)

  1. 不揮発性メモリ装置であって、
    行及び列に配列されるメモリセルのアレイを備え、各行がワード線に対応し、各列がビット線に対応し、各メモリセルが、浮遊ゲートと、ビット線に接続するためのビット線端子と、ビット線に接続するためのワード線端子と、ソース線に接続するためのソース線端子と、を備え、
    前記アレイ内の他のどのメモリセルも同時に消去されることなくメモリセルのバイトを消去することができる、不揮発性メモリ装置。
  2. 前記メモリセルのバイトへのワード線によるアクセスを制御するためのワード線選択線を更に備える、請求項１に記載の装置。
  3. 前記メモリセルのバイトへのワード線によるアクセスを阻止するためのワード線選択除外線を更に備える、請求項２に記載の装置。
  4. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択線を更に備える、請求項１に記載の装置。
  5. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択線を更に備える、請求項２に記載の装置。
  6. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択線を更に備える、請求項３に記載の装置。
  7. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択線を更に備え、前記第１のソース線選択線が読み出し操作に使用され、前記第２のソース線選択線がプログラム操作に使用される、請求項４に記載の装置。
  8. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択線を更に備え、前記第１のソース線選択線が読み出し操作に使用され、前記第２のソース線選択線がプログラム操作に使用される、請求項５に記載の装置。
  9. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択線を更に備え、前記第１のソース線選択線が読み出し操作に使用され、前記第２のソース線選択線がプログラム操作に使用される、請求項６に記載の装置。
  10. 前記メモリセルのバイトへのワード線によるアクセスを制御するためのワード線選択トランジスタを更に備える、請求項１に記載の装置。
  11. 前記メモリセルのバイトへのワード線によるアクセスを阻止するためのワード線選択除外トランジスタを更に備える、請求項２に記載の装置。
  12. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択トランジスタを更に備える、請求項１に記載の装置。
  13. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択トランジスタを更に備え、前記第１のソース線選択線が読み出し操作に使用され、前記第２のソース線選択線がプログラム操作に使用される、請求項４に記載の装置。
  14. 前記バイト内で、前記バイト内のセルの数よりも少ないいくつかのセルの読み出し又はプログラムを行うことができる、請求項２に記載の装置。
  15. 前記バイト内の全てのセルが完了するまで前記読み出し又はプログラムが行われる、請求項１４に記載の装置。
  16. 同じソース線を共有する単位セル対のために、相補ビット線と、ビット線バーと、を更に備える、請求項２に記載の装置。
  17. 前記相補ビット線が、読み出し操作中に前記選択されたビット線に対して前記ソース線を低電圧に引き下げるために使用される、請求項１６に記載の装置。
  18. ビット線が、読み出し操作中に前記選択されたビット線に対して前記ソース線を低電圧に引き下げるために使用される、請求項１に記載の装置。
  19. 両方のバイトを同時に読み出すことを可能にする、メモリセルのバイトの対に連結されるソース線選択読み出し線を更に備える、請求項１に記載の装置。
  20. 前記ソース線選択読み出し線の使用を可能にするためのイネーブルソース線選択読み出し線を更に備える、請求項１９に記載の装置。
  21. ２行のメモリセルにアクセスするためのワード線を更に備える、請求項１に記載の装置。
  22. 前記ワード線を有効にするためのワード線選択線を更に含む、請求項２１に記載の装置。
  23. 前記ワード線を有効にするためのトランジスタを更に含む、請求項２１に記載の装置。
  24. メモリセルのバイトの２つの対をプログラミングすることを可能にするためのトランジスタを更に含む、請求項２１に記載の装置。
  25. メモリセルのバイトの２つの対を読み出すことを可能にするためのトランジスタを更に含む、請求項２１に記載の装置。
  26. メモリセルのバイトの対をプログラミングすることを可能にするためのトランジスタを更に含む、請求項２１に記載の装置。
  27. メモリセルのバイトの対を読み出すことを可能にするためのトランジスタを更に含む、請求項２１に記載の装置。
  28. メモリセルの前記行のうちの半分が、前記装置の操作中に使用されない、請求項１に記載の装置。
  29. 前記行のうちの前記半分のための前記ワード線が、接地バイアスに接続される、請求項３３に記載の装置。
  30. メモリセルの各列が２本のビット線に連結される、請求項１に記載の装置。
  31. 不揮発性メモリ装置であって、
    行及び列に配列されるメモリセルのアレイを備え、各行がワード線に対応し、各列がビット線に対応し、各メモリセルが、浮遊ゲートと、制御ゲート線に接続するための制御ゲートと、ビット線に接続するためのビット線端子と、ビット線に接続するためのワード線端子と、ソース線に接続するためのソース線端子と、を備え、
    前記アレイ内の他のどのメモリセルも同時に消去されることなくメモリセルのバイトを消去することができる、不揮発性メモリ装置。
  32. 前記メモリセルのバイト内の各メモリセルの前記制御ゲートへのワード線によるアクセスを制御するための制御ゲート選択線を更に備える、請求項３１に記載の装置。
  33. 前記メモリセルのバイトへのワード線によるアクセスを制御するためのワード線選択線を更に備える、請求項３２に記載の装置。
  34. 前記メモリセルのバイトへのワード線によるアクセスを阻止するためのワード線選択除外線を更に備える、請求項３３に記載の装置。
  35. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択線を更に備える、請求項３２に記載の装置。
  36. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択線を更に備える、請求項３３に記載の装置。
  37. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択線を更に備える、請求項３４に記載の装置。
  38. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択線を更に備え、前記第１のソース線選択線が読み出し操作に使用され、前記第２のソース線選択線がプログラム操作に使用される、請求項３５に記載の装置。
  39. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択線を更に備え、前記第１のソース線選択線が読み出し操作に使用され、前記第２のソース線選択線がプログラム操作に使用される、請求項３６に記載の装置。
  40. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択線を更に備え、前記第１のソース線選択線が読み出し操作に使用され、前記第２のソース線選択線がプログラム操作に使用される、請求項３７に記載の装置。
  41. 前記メモリセルのバイトへのワード線によるアクセスを制御するためのワード線選択トランジスタを更に備える、請求項３２に記載の装置。
  42. 前記メモリセルのバイトへのワード線によるアクセスを阻止するためのワード線選択除外トランジスタを更に備える、請求項４１に記載の装置。
  43. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択トランジスタを更に備える、請求項３２に記載の装置。
  44. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択トランジスタを更に備える、請求項４１に記載の装置。
  45. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択トランジスタを更に備える、請求項４２に記載の装置。
  46. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択トランジスタを更に備え、前記第１のソース線選択トランジスタが読み出し操作に使用され、前記第２のソース線選択トランジスタがプログラム操作に使用される、請求項４３に記載の装置。
  47. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択トランジスタを更に備え、前記第１のソース線選択トランジスタが読み出し操作に使用され、前記第２のソース線選択トランジスタがプログラム操作に使用される、請求項４４に記載の装置。
  48. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択トランジスタを更に備え、前記第１のソース線選択トランジスタが読み出し操作に使用され、前記第２のソース線選択トランジスタがプログラム操作に使用される、請求項４５に記載の装置。
  49. １本のソース線を共有する２つのバイトを更に含む、請求項３２に記載の装置。
  50. 選択されていないバイトが、プログラミングの際に禁止ＣＧ電圧によって禁止される、請求項４９に記載の装置。
  51. 前記バイト内で、前記バイト内のセルの数よりも少ないいくつかのセルの読み出し又はプログラムを行うことができる、請求項３３に記載の装置。
  52. 前記バイト内の全てのセルが完了するまで前記読み出し又はプログラムが行われる、請求項５１に記載の装置。
  53. 同じソース線を共有する単位セル対のために、相補ビット線と、ビット線バーと、を更に備える、請求項３３に記載の装置。
  54. ビット線が、読み出し操作中に前記選択されたビット線に対して前記ソース線を低電圧に引き下げるために使用される、請求項３１に記載の装置。
  55. 前記相補ビット線が、読み出し操作中に前記選択されたビット線に対して前記ソース線を低電圧に引き下げるために使用される、請求項５３に記載の装置。
  56. 両方のバイトを同時に読み出すことを可能にする、メモリセルのバイトの対に連結されるソース線選択読み出し線を更に備える、請求項３１に記載の装置。
  57. 前記ソース線選択読み出し線の使用を可能にするためのイネーブルソース線選択読み出し線を更に備える、請求項５６に記載の装置。
  58. 第１の行内のメモリセルを選択することができ、かつ前記第１の行とソース線を共有する第２の行内のメモリセルを選択から除外することができるように、内部メモリセルワード線を選択から除外するためのトランジスタを更に含む、請求項５６に記載の装置。
  59. 不揮発性メモリ装置であって、
    行及び列に配列されるメモリセルのアレイを備え、各行がワード線に対応し、各列がビット線に対応し、各メモリセルが、浮遊ゲートと、制御ゲート線に接続するための制御ゲートと、消去ゲート線に接続するための消去ゲートと、ビット線に接続するためのビット線端子と、ビット線に接続するためのワード線端子と、ソース線に接続するためのソース線端子と、を備え、
    前記アレイ内の他のどのメモリセルも同時に消去されることなくメモリセルのバイトを消去することができる、不揮発性メモリ装置。
  60. 前記メモリセルのバイト内の各メモリセルの前記制御ゲートへのワード線によるアクセスを制御するための制御ゲート選択線を更に備える、請求項５９に記載の装置。
  61. 前記メモリセルのバイト内の各メモリセルの前記消去ゲートへのワード線によるアクセスを制御するための消去ゲート選択線を更に備える、請求項６０に記載の装置。
  62. 前記メモリセルのバイトへのワード線によるアクセスを制御するためのワード線選択線を更に備える、請求項６１に記載の装置。
  63. 前記メモリセルのバイトへのワード線によるアクセスを阻止するためのワード線選択除外線を更に備える、請求項６２に記載の装置。
  64. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択線を更に備える、請求項６１に記載の装置。
  65. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択線を更に備える、請求項６２に記載の装置。
  66. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択線を更に備える、請求項６３に記載の装置。
  67. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択線を更に備え、前記第１のソース線選択線が読み出し操作に使用され、前記第２のソース線選択線がプログラム操作に使用される、請求項６４に記載の装置。
  68. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択線を更に備え、前記第１のソース線選択線が読み出し操作に使用され、前記第２のソース線選択線がプログラム操作に使用される、請求項６５に記載の装置。
  69. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択線を更に備え、前記第１のソース線選択線が読み出し操作に使用され、前記第２のソース線選択線がプログラム操作に使用される、請求項６６に記載の装置。
  70. 前記メモリセルのバイト内の各メモリセルの前記消去ゲートへのワード線によるアクセスを制御するための消去ゲート選択トランジスタを更に備える、請求項６０に記載の装置。
  71. 前記メモリセルのバイトへのワード線によるアクセスを制御するためのワード線選択トランジスタを更に備える、請求項７０に記載の装置。
  72. 前記メモリセルのバイトへのワード線によるアクセスを阻止するためのワード線選択除外トランジスタを更に備える、請求項７１に記載の装置。
  73. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択トランジスタを更に備える、請求項７０に記載の装置。
  74. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択トランジスタを更に備える、請求項７１に記載の装置。
  75. 前記メモリセルのバイトへの第１のソース線によるアクセスを制御するための第１のソース線選択トランジスタを更に備える、請求項７２に記載の装置。
  76. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択トランジスタを更に備え、前記第１のソース線選択トランジスタが読み出し操作に使用され、前記第２のソース線選択トランジスタがプログラム操作に使用される、請求項７３に記載の装置。
  77. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択トランジスタを更に備え、前記第１のソース線選択トランジスタが読み出し操作に使用され、前記第２のソース線選択トランジスタがプログラム操作に使用される、請求項７４に記載の装置。
  78. 前記メモリセルのバイトへの第２のソース線によるアクセスを制御するための第２のソース線選択トランジスタを更に備え、前記第１のソース線選択トランジスタが読み出し操作に使用され、前記第２のソース線選択トランジスタがプログラム操作に使用される、請求項７５に記載の装置。
  79. １本のソース線を共有する２つのバイトを更に含む、請求項６０に記載の装置。
  80. 前記選択されていないバイトが、プログラミング中に禁止ＣＧ電圧によって禁止される、請求項７９に記載の装置。
  81. 前記バイト内で、前記バイト内のセルの数よりも少ないいくつかのセルの読み出し又はプログラムを行うことができる、請求項６２に記載の装置。
  82. 前記バイト内の全てのセルが完了するまで前記読み出し又はプログラムが行われる、請求項８１に記載の装置。
  83. 同じソース線を共有する単位セル対のために、相補ビット線と、ビット線バーと、を更に備える、請求項６２に記載の装置。
  84. 前記相補ビット線が、読み出し操作中に前記選択されたビット線に対して前記ソース線を低電圧に引き下げるために使用される、請求項８２に記載の装置。
  85. ビット線が、読み出し操作中に前記選択されたビット線に対して前記ソース線を低電圧に引き下げるために使用される、請求項５９に記載の装置。
  86. 両方のバイトを同時に読み出すことを可能にする、メモリセルのバイトの対に連結されるソース線選択読み出し線を更に備える、請求項５９に記載の装置。
  87. 前記ソース線選択読み出し線の使用を可能にするためのイネーブルソース線選択読み出し線を更に備える、請求項８６に記載の装置。
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