KR102258023B1 - 개선된 플래시 메모리 셀 및 연관된 디코더들 - Google Patents

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Abstract

본 발명은 4개의 단자들만을 갖는 플래시 메모리 셀 및 그러한 플래시 메모리 셀들의 어레이를 동작시키기 위한 디코더 회로부에 관한 것이다. 본 발명은 종래 기술에 비해 각각의 플래시 메모리 셀에 대해 더 적은 단자들을 허용하며, 이는 플래시 메모리 셀들당 요구되는 전체 다이 공간 및 디코더 회로부의 단순화를 가져온다. 본 발명은 또한 종래 기술의 플래시 메모리 셀들에 비해 더 적은 수의 단자들에도 불구하고 판독, 소거, 및 프로그래밍 동작들을 허용하기 위해 4개의 단자들 중 하나 이상의 단자들 상에서의 고전압의 사용을 제공한다.

Description

개선된 플래시 메모리 셀 및 연관된 디코더들
관련 출원
본 출원은 2016년 5월 18일자로 출원된 미국 특허 출원 제15/158,460호의 이익을 주장한다.
기술분야
본 발명은 4개의 단자들만을 갖는 플래시 메모리 셀 및 그러한 플래시 메모리 셀들의 어레이를 동작시키기 위한 디코더 회로부에 관한 것이다. 본 발명은 종래 기술에 비해 각각의 플래시 메모리 셀에 대해 더 적은 단자들을 허용하며, 이는 플래시 메모리 셀들당 요구되는 전체 다이 공간 및 디코더 회로부의 단순화를 가져온다. 본 발명은 또한 종래 기술의 플래시 메모리 셀들에 비해 더 적은 수의 단자들에도 불구하고 판독, 소거, 및 프로그래밍 동작들을 허용하기 위해 4개의 단자들 중 하나 이상의 단자들 상에서의 고전압의 사용을 제공한다.
비휘발성 메모리 셀들은 본 기술 분야에 잘 알려져 있다. 5개의 단자들을 포함하는, 종래 기술의 하나의 비휘발성 분리형 게이트 메모리 셀(10)이 도 1에 도시되어 있다. 메모리 셀(10)은 P 타입과 같은 제1 전도성 타입의 반도체 기판(12)을 포함한다. 기판(12)은 N 타입과 같은 제2 도전성 타입의 제1 영역(14)(또한 소스 라인(source line, SL)으로도 알려짐)이 형성된 표면을 갖는다. 또한, N 타입의 제2 영역(16)(또한, 드레인 라인(drain line)으로도 알려짐)이 기판(12)의 표면 상에 형성된다. 제1 영역(14)과 제2 영역(16) 사이에는 채널 영역(18)이 있다. 비트 라인(BL)(20)이 제2 영역(16)에 접속된다. 워드 라인(word line, WL)(22)이 채널 영역(18)의 제1 부분 위에 위치되면서, 그로부터 절연된다. 워드 라인(22)은 제2 영역(16)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(floating gate, FG)(24)가 채널 영역(18)의 다른 부분 위에 있다. 플로팅 게이트(24)는 그로부터 절연되고, 워드 라인(22)에 인접한다. 플로팅 게이트(24)는 또한 제1 영역(14)에 인접한다. 플로팅 게이트(24)는 제1 영역(14)과 중첩되어 제1 영역(14)으로부터 플로팅 게이트(24) 내로의 커플링을 제공할 수 있다. 커플링 게이트(coupling gate, CG)(26)(또한 제어 게이트로도 알려짐)가 플로팅 게이트(24) 위에 있고, 그로부터 절연된다. 소거 게이트(erase gate, EG)(28)가 제1 영역(14) 위에 있고, 플로팅 게이트(24) 및 커플링 게이트(26)에 인접하면서 그들로부터 절연된다. 플로팅 게이트(24)의 상측 코너는 소거 효율을 향상시키기 위해 T자형 소거 게이트(28)의 내측 코너를 향해 가리킬 수 있다. 소거 게이트(28)는 또한 제1 영역(14)으로부터 절연된다. 메모리 셀(10)은 미국 특허 제7,868,375호에 더욱 구체적으로 설명되어 있으며, 그 개시 내용은 본 명세서에 전체적으로 참고로 포함된다.
종래 기술의 비휘발성 메모리 셀(10)의 소거 및 프로그래밍에 대한 한 가지 예시적인 동작은 다음과 같다. 메모리 셀(10)은 다른 단자들이 0 볼트인 상태에서 소거 게이트(28) 상에 고전압을 인가함으로써 파울러-노드하임(Fowler-Nordheim) 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(24)로부터 소거 게이트(28) 내로 터널링하여 플로팅 게이트(24)가 포지티브로 대전되게 하여, 셀(10)을 판독 상태에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다.
메모리 셀(10)은, 커플링 게이트(26) 상에 고전압을 인가하고, 소스 라인(14) 상에 고전압을 인가하며, 소거 게이트(28) 상에 중간 전압을 인가하고, 그리고 비트 라인(20) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(22)과 플로팅 게이트(24) 사이의 갭을 가로질러서 유동하는 전자들 중 일부는 플로팅 게이트(24) 내에 주입하기에 충분한 에너지를 획득하여 플로팅 게이트(24)가 네거티브로 대전되게 하여, 셀(10)을 판독 상태에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
메모리 셀(10)은 하기와 같은 전류 감지 모드(Current Sensing Mode)에서 판독된다: 바이어스 전압이 비트 라인(20) 상에 인가되고, 바이어스 전압이 워드 라인(22) 상에 인가되고, 바이어스 전압이 커플링 게이트(26) 상에 인가되고, 바이어스 또는 0 전압이 소거 게이트(28) 상에 인가되고, 접지가 소스 라인(14) 상에 인가된다. 소거 상태의 경우에 비트 라인(20)으로부터 소스 라인(14)으로 유동하는 셀 전류가 존재하고, 프로그래밍 상태의 경우에 비트 라인(20)으로부터 소스 라인(14)으로의 현저하지 않은 또는 0의 셀 전류 유동이 있다. 대안으로, 메모리 셀(10)은 역 전류 감지 모드(Reverse Current Sensing Mode)에서 판독될 수 있는데, 이 모드에서 비트 라인(20)은 접지되고 바이어스 전압이 소스 라인(24) 상에 인가된다. 이러한 모드에서, 전류는 소스 라인(14)으로부터 비트 라인(20)으로의 방향을 반전시킨다.
메모리 셀(10)은, 대안으로, 하기와 같은 전압 감지 모드(Voltage Sensing Mode)에서 판독될 수 있다: (접지로의) 바이어스 전류가 비트 라인(20) 상에 인가되고, 바이어스 전압이 워드 라인(22) 상에 인가되고, 바이어스 전압이 커플링 게이트(26) 상에 인가되고, 바이어스 전압이 소거 게이트(28) 상에 인가되고, 그리고 바이어스 전압이 소스 라인(14) 상에 인가된다. 소거 상태의 경우에 비트 라인(20) 상에 셀 출력 전압(현저하게 > 0 V)이 존재하고, 프로그래밍 상태의 경우에 비트 라인(20) 상에 현저하지 않은 또는 0에 가까운 출력 전압이 있다. 대안으로, 메모리 셀(10)은 역 전압 감지 모드(Reverse Voltage Sensing Mode)에서 판독될 수 있는데, 이 모드에서 비트 라인(20)은 바이어스 전압에서 바이어싱되고 (접지로의) 바이어스 전류는 소스 라인(14) 상에 인가된다. 이러한 모드에서, 메모리 셀(10) 출력 전압은 비트 라인(20) 상에 있는 것이 아니라 소스 라인(14) 상에 있다.
종래 기술에서, 포지티브 또는 0 전압들의 다양한 조합들이 워드 라인(22), 커플링 게이트(26), 및 플로팅 게이트(24)에 판독, 프로그래밍, 및 소거 동작들을 수행하도록 인가되었다.
판독, 소거 또는 프로그래밍 커맨드에 응답하여, 로직 회로(270)(도 2)는 다양한 전압들이 선택된 메모리 셀(10) 및 선택되지 않은 메모리 셀들(10) 양측 모두의 다양한 부분들에 시기적절한 최소 교란(disturb) 방식으로 공급되게 한다.
선택된 및 선택되지 않은 메모리 셀(10)에 대해, 인가된 전압과 전류는 다음과 같다. 이후에 사용되는 바와 같이, 하기의 약어들이 사용된다: 소스 라인 또는 제1 영역(14)(SL), 비트 라인(20)(BL), 워드 라인(22)(WL), 및 커플링 게이트(26)(CG).
[표 1]
Figure 112018126791694-pct00001
본 출원인에 의한 최근 출원 - 참고로 포함되는, 2015년 1월 21일자로 출원된 미국 특허 출원 제14/602,262호 - 에서, 본 출원인은 네거티브 전압들이 판독, 프로그래밍, 및/또는 소거 동작들 동안에 워드 라인(22) 및/또는 커플링 게이트(26)에 인가될 수 있게 하는 발명을 개시하였다. 이 실시예에서, 선택된 및 선택되지 않은 메모리 셀(10)에 인가되는 전압 및 전류는 하기와 같다.
[표 2]
Figure 112018126791694-pct00002
미국 특허 출원 제14/602,262호의 다른 실시예에서, 하기의 전압들이 인가되도록, 판독, 소거, 및 프로그래밍 동작들 동안에 메모리 셀(10)이 선택되지 않을 때 네거티브 전압들이 워드 라인(22)에 인가될 수 있고, 소거 동작 동안에 네거티브 전압들이 커플링 게이트(26)에 인가될 수 있다:
[표 3]
Figure 112018126791694-pct00003
상기에 열거된 CGINH 신호는 소거 게이트(28)를 선택된 셀과 공유하는 선택되지 않은 셀의 커플링 게이트(26)에 인가되는 금지 신호(inhibit signal)이다.
도 2는 다이(200)를 포함하는 플래시 메모리 시스템에 대한 아키텍처의, 본 출원인에 의해 최근에 개발된 일 실시예를 도시한다. 다이(200)는, 데이터를 저장하기 위한 메모리 어레이(215) 및 메모리 어레이(220) - 메모리 어레이들(215, 220)은 도 1의 메모리 셀(10)로서 이전에 기술된 타입의 메모리 셀들의 로우(row)들 및 컬럼(column)들을 포함함 -, 다이(200)의 다른 컴포넌트들과, 전형적으로, 와이어 본드들(도시되지 않음) - 와이어 본드들은, 이어서 패키징된 칩의 외부로부터 집적 회로에 액세스하는 데 사용되는 핀들(도시되지 않음) 또는 패키지 범프들, 또는 SOC(시스템 온 칩(system on chip)) 상에서 다른 매크로들과 상호접속하기 위한 매크로 인터페이스 핀들(도시되지 않음)과 접속함 - 사이의 전기적 연통을 가능하게 하기 위한 패드(240) 및 패드(280); 시스템에 포지티브 및 네거티브 전압 서플라이들을 제공하는 데 사용되는 고전압 회로(275); 다양한 제어 기능들, 예컨대 리던던시 및 빌트인 자가 테스팅을 제공하기 위한 제어 로직(270); 아날로그 회로(265); 각각, 메모리 어레이(215) 및 메모리 어레이(220)로부터 데이터를 판독하는 데 사용되는 감지 회로들(260, 261); 각각, 메모리 어레이(215) 및 메모리 어레이(220)의 판독되거나 기록될 로우에 액세스하는 데 사용되는 로우 디코더 회로(245) 및 로우 디코더 회로(246); 각각, 메모리 어레이(215) 및 메모리 어레이(220)의 판독되거나 기록될 바이트들에 액세스하는 데 사용되는 컬럼 디코더 회로(255) 및 컬럼 디코더 회로(256); 각각, 메모리 어레이(215) 및 메모리 어레이(220)에 대한 프로그래밍 및 소거 동작들을 위해 증가된 전압들을 제공하는 데 사용되는 전하 펌프 회로(250) 및 전하 펌프 회로(251); 판독 및 기록 동작들을 위해 메모리 어레이(215) 및 메모리 어레이(220)에 의해 공유되는 네거티브 전압 드라이버 회로(230); 및 판독 및 기록 동작들 동안에 메모리 어레이(215)에 의해 사용되는 고전압 드라이버 회로(225), 및 판독 및 기록 동작들 동안에 메모리 어레이(220)에 의해 사용되는 고전압 드라이버 회로(226)를 포함한다.
플래시 메모리 시스템들이 모든 종류의 컴퓨팅 및 전자 디바이스들에서 유비쿼터스화됨에 따라, 메모리 셀당 필요한 다이 공간의 양을 감소시키는 설계들을 창출하는 것, 및 플래시 메모리 시스템들에 사용되는 디코더들의 전반적인 복잡성을 감소시키는 것은 점점 더 중요해지고 있다. 종래 기술에서보다 더 적은 단자들 및 그 설계를 따르는 플래시 메모리 셀들을 동작시키기 위한 단순화된 회로부를 활용하는 플래시 메모리 셀 설계가 필요하다.
본 발명은 4개의 단자들만을 갖는 플래시 메모리 셀 및 그러한 플래시 메모리 셀들의 어레이를 동작시키기 위한 디코더 회로부에 관한 것이다. 본 발명은 종래 기술에 비해 각각의 플래시 메모리 셀에 대해 더 적은 단자들을 허용하며, 이는 플래시 메모리 셀들당 요구되는 전체 다이 공간 및 디코더 회로부의 단순화를 가져온다. 본 발명은 또한 종래 기술의 플래시 메모리 셀들에 비해 더 적은 수의 단자들에도 불구하고 판독, 소거, 및 프로그래밍 동작들을 허용하기 위해 4개의 단자들 중 하나 이상의 단자들 상에서의 고전압의 사용을 제공한다.
도 1은 본 발명의 방법이 적용될 수 있는 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 2는 도 1에 도시된 종래 기술의 비휘발성 메모리 셀을 사용하는 비휘발성 메모리 디바이스의 블록 다이어그램이다.
도 3은 비휘발성 메모리 셀의 일 실시예의 블록 다이어그램이다.
도 4는 도 3의 비휘발성 메모리 셀의 개략도이다.
도 5는 도 3의 비휘발성 메모리 셀을 사용하는 비휘발성 메모리 디바이스의 블록 다이어그램이다.
도 6은 청구항 5의 메모리 디바이스와 함께 사용하기 위한 로우 디코더(row decoder)의 일 실시예를 도시한다.
도 7은 청구항 5의 메모리 디바이스와 함께 사용하기 위한 디코더 회로부의 블록 다이어그램이다.
도 8은 청구항 5의 메모리 디바이스와 함께 사용하기 위한 소거 게이트 디코더의 일 실시예를 도시한다.
도 9는 청구항 5의 메모리 디바이스와 함께 사용하기 위한 소거 게이트 디코더의 일 실시예를 도시한다.
도 10은 청구항 5의 메모리 디바이스와 함께 사용하기 위한 소거 게이트 디코더의 일 실시예를 도시한다.
도 11은 청구항 5의 메모리 디바이스와 함께 사용하기 위한 소스 라인 디코더의 일 실시예를 도시한다.
도 12는 청구항 5의 메모리 디바이스와 함께 사용하기 위한 소스 라인 디코더의 일 실시예를 도시한다.
도 13은 청구항 5의 메모리 디바이스와 함께 사용하기 위한 소스 라인 디코더의 일 실시예를 도시한다.
도 14는 청구항 5의 메모리 디바이스와 함께 사용하기 위한 소스 라인 디코더의 일 실시예를 도시한다.
도 15는 소스 라인을 저전압 또는 접지로 선택적으로 풀다운(pulldown)하기 위한 더미 플래시 메모리 셀을 갖는 소스 라인 디코더의 일 실시예를 도시한다.
도 16은 선택된 플래시 메모리 셀에 커플링된 소스 라인을 저전압 또는 접지로 선택적으로 풀다운하기 위한 더미 플래시 메모리 셀의 일 실시예를 도시한다.
도 17은 청구항 1의 메모리 셀을 사용하는 메모리 디바이스와 함께 사용하기 위한 제어 게이트 디코더의 일 실시예를 도시한다.
도 18은 청구항 1의 메모리 셀을 사용하는 메모리 디바이스와 함께 사용하기 위한 제어 게이트 디코더의 일 실시예를 도시한다.
도 19는 청구항 1의 메모리 셀을 사용하는 메모리 디바이스와 함께 사용하기 위한 게이트 디코더의 일 실시예를 도시한다.
도 20은 청구항 5의 메모리 디바이스와 함께 사용하기 위한 래치 전압 레벨 시프터(latch voltage level shifter)의 일 실시예를 도시한다.
도 21은 청구항 5의 메모리 디바이스와 함께 사용하기 위한 래치 전압 레벨 시프터의 일 실시예를 도시한다.
도 22는 청구항 5의 메모리 디바이스와 함께 사용하기 위한 고전압 전류 리미터(limiter)의 일 실시예를 도시한다.
도 23은 청구항 5의 메모리 디바이스와 함께 사용하기 위한 래치 전압 레벨 시프터의 일 실시예를 도시한다.
도 24는 선택된 소스 라인을 저전압 또는 접지로 선택적으로 풀다운하기 위한 더미 메모리 셀들의 컬럼을 갖는 플래시 메모리 셀들의 어레이의 일 실시예를 도시한다.
도 3은 개선된 플래시 메모리 셀(300)의 일 실시예를 도시한다. 종래 기술의 플래시 메모리 셀(10)에서와 같이, 플래시 메모리 셀(300)은 기판(12), 제1 영역(소스 라인)(14), 제2 영역(16), 채널 영역(18), 비트 라인(20), 워드 라인(22), 플로팅 게이트(24), 및 소거 게이트(28)를 포함한다. 종래 기술의 플래시 메모리 셀(10)과 달리, 플래시 메모리 셀(300)은 커플링 게이트 또는 제어 게이트를 포함하지 않고, 4개의 단자들 - 비트 라인(20), 워드 라인(22), 소거 게이트(28), 및 소스 라인(14)만을 포함한다. 이는 플래시 메모리 셀들의 어레이를 동작시키는 데 필요한 디코더 회로부와 같은 회로부의 복잡성을 상당히 감소시킨다.
소거 동작(소거 게이트를 통하여 소거함) 및 판독 동작은 제어 게이트 바이어스가 없는 것을 제외하고는 도 1의 것과 유사하다. 프로그래밍 동작은 또한 제어 게이트 바이어스 없이 행해지고, 따라서 소스 라인 상의 프로그래밍 전압은 제어 게이트 바이어스의 결여를 보상하기 위해 더 높다.
표 4는 판독, 소거, 및 프로그래밍 동작들을 수행하기 위해 4개의 단자들에 인가될 수 있는 전형적인 전압 범위들을 도시한다:
[표 4]
Figure 112018126791694-pct00004
도 4는 플래시 메모리 셀(300)의 심볼 표현(400)을 도시한다. 심볼 표현(400)은 플래시 메모리 셀(300)의 4개의 단자들, 즉 비트 라인(20), 워드 라인(22), 소거 게이트(28), 및 소스 라인(14)에 대한 심볼들을 포함한다.
도 5는 다이(500)를 포함하는 플래시 메모리 시스템에 대한 아키텍처의 일 실시예를 도시한다. 다이(500)는 데이터를 저장하기 위한 메모리 어레이들(501, 511, 521, 531)을 포함하는데, 메모리 어레이들(501, 511, 521, 531)의 각각은 도 3에서 플래시 메모리 셀(300)로서 전술된 타입의 메모리 셀들의 로우들 및 컬럼들을 포함한다. 다이(500)는 메모리 어레이들(501, 511, 521, 531)로부터 데이터를 판독하는 데 사용되는 감지 회로(543); 메모리 어레이들(501, 511)의 선택된 로우에 액세스하는 데 사용되는 로우 디코더 회로(541), 및 메모리 어레이들(521)의 선택된 로우에 액세스하고 판독되거나 기록되는 데 사용되는 로우 디코더 회로(542); 각각, 메모리 어레이들(501, 511, 521, 531)의 판독되거나 기록될 바이트들에 액세스하는 데 사용되는 컬럼 디코더 회로들(503, 513, 523, 533); 수행되는 동작에 따라, 각각, 메모리 어레이들(501, 511, 521, 531) 내의 선택된 메모리 셀의 하나 이상의 단자들에 고전압을 제공하는 데 사용되는 고전압 로우 디코더 WSHDR(502, 512, 522, 532)을 추가로 포함한다.
다이(500)는 하기의 기능적 구조물들 및 서브-시스템들을 추가로 포함한다: SOC(system on chip) 상의 다른 매크로들에 상호접속하기 위한 매크로 인터페이스 핀들 ITFC 핀(548); 메모리 어레이들(501, 511, 521, 531)에 대한 프로그래밍 및 소거 동작들을 위한, 증가된 전압들을 제공하는 데 사용되는 (저전압 전하 펌프 회로를 포함하는) 저전압 생성 회로(547) 및 (고전압 전하 펌프 회로를 포함하는) 고전압 생성 회로(546); 다이(500) 상의 아날로그 회로부에 의해 사용되는 아날로그 회로(544); 다이(500) 상의 디지털 회로부에 의해 사용되는 디지털 로직 회로(545).
도 6은 메모리 어레이(예컨대, 메모리 어레이(501, 511, 521, 531)) 내의 섹터 내의 8개의 워드 라인들에 대한 로우 디코더(600)를 도시한다. 로우 디코더(600)는 다이(500)의 로우 디코더 회로들(541, 542)의 일부일 수 있다. 로우 디코더(600)는, 여기서 라인들 XPA, XPB, XPC, 및 XPD로 도시된, 메모리 어레이 내의 섹터를 선택하는, 사전디코딩된 어드레스 신호들을 수신하는 NAND 게이트(601)를 포함한다. XPA, XPB XPC, 및 XPD가 모두 "하이(high)"일 때, NAND 게이트(601)의 출력은 "로우(low)"일 것이고, 이러한 특정 섹터는 선택될 것이다.
로우 디코더(600)는 인버터(602), 워드 라인 WL0을 생성하기 위한 디코더 회로(610), 워드 라인 WL7을 생성하기 위한 디코더 회로(620), 및 워드 라인들 WL1, WL2, WL3, WL4, WL5, 및 WL6을 생성하기 위한 추가 디코더 회로들(도시되지 않음)을 추가로 포함한다.
디코더 회로(610)는 도시된 바와 같이 구성된 PMOS 트랜지스터들(611, 612, 614) 및 NMOS 트랜지스터들(613, 615)을 포함한다. 디코더 회로(610)는 NAND 게이트(601)의 출력, 인버터(602)의 출력, 및 사전디코딩된 어드레스 신호 XPZB0을 수신한다. 이러한 특정 섹터가 선택되고 XPZB0이 "로우"일 때, WL0은 어서트(assert)될 것이다. XPZB0이 "하이"일 때, WL0은 어서트되지 않을 것이다.
유사하게, 디코더 회로(620)는 도시된 바와 같이 구성된 PMOS 트랜지스터들(621, 622, 624) 및 NMOS 트랜지스터들(623, 625)을 포함한다. 디코더 회로(620)는 NAND 게이트(601)의 출력, 인버터(602)의 출력, 및 사전디코딩된 어드레스 신호 XPZB7을 수신한다. 이러한 특정 섹터가 선택되고 XPZB7이 "로우"일 때, WL7은 어서트될 것이다. XPZB7이 "하이"일 때, WL7은 어서트되지 않을 것이다.
WL1, WL2, 및 WL3, WL4, WL5, 및 WL6에 대한 디코더 회로들(이제, 도시됨)은, 그들이 XPZB0 또는 XPZB7 대신에, 입력들 XPZB1, XPZB2, XPZB3, XPZB4, XPZB5, 및 XPZB6을 각각 수신할 것을 제외하고는, 디코더 회로들(610, 620)과 동일한 설계를 따를 것임을 이해하여야 한다.
이러한 섹터가 선택되고 WL0이 어서트되는 것이 요구되는 상황에서, NAND 게이트(601)의 출력은 "로우"일 것이고 인버터의 출력은 "하이"일 것이다. PMOS 트랜지스터(611)는 턴온될 것이고, PMOS 트랜지스터(612)와 NMOS 트랜지스터(613) 사이의 노드는 워드 라인 WL0이 어서트될 때 "로우"일 XPZB0의 값을 수신할 것이다. 이것은 PMOS 트랜지스터(614)를 턴온시킬 것인데, 이는 WL0 "하이"를 어서트된 상태를 나타내는 ZVDD로 풀링할 것이다. 이러한 경우에, XPZB7은 "하이"이며, 이는 WL7이 어서트되지 않음을 나타내며, 이는 PMOS 트랜지스터(622)와 NMOS 트랜지스터(623) 사이의 노드를 ("하이" 인) XPZB7 값으로 풀링할 것이고, 이는 NMOS 트랜지스터(624)를 턴온시킬 것이고 WL이 "로우"가 되게 할 것이며, 이는 어서트되지 않은 상태를 나타낸다. 이러한 방식으로, 워드 라인들 WL0 … WL7 중 하나는 이러한 섹터가 선택될 때 선택될 수 있다.
도 7은 고전압 로우 디코더(700)를 도시한다. 본 발명의 실시예들에서, 플래시 메모리 셀들의 커플링 게이트의 결여를 보상하기 위해 고전압 신호들(예컨대, 프로그래밍 동작 동안 소스 라인에 대해 7 내지 9 V)이 요구된다는 것은 상기될 것이다. 고전압 디코더(700)는 고전압 레벨 시프트 인에이블 회로(high voltage level shift enable circuit)(710), 소거 게이트 디코더(720), 및 소스 라인 디코더(730)를 포함한다.
고전압 레벨 시프트 인에이블 회로(710)는 고전압 레벨 시프트 회로(711) 및 저전압 래치(712)를 포함한다. 저전압 래치(712)는 입력 신호들로서 워드 라인(WL), 인에이블(EN), 및 리셋(RST)을 수신하고, 섹터 인에이블 신호(SECEN) 및 섹터 인에이블 신호 바(SECEN_N)를 출력한다. 섹터 인에이블 신호(SECEN)는, 섹터 인에이블 신호 고전압(N개의 섹터들에 대해 SECEN_HV0 … SECEN_HVN) 및 섹터 인에이블 신호 고전압 바(N개의 섹터들에 대해 SECEN_HV0_N … SECEN_HVN_N)를 출력하는 고전압 레벨 시프트 회로(711)로의 입력으로서 제공된다.
소거 게이트 디코더(720)는 섹터의 로우 0에 대한 소거 게이트 디코더(721), 및 섹터의 로우들 1, …, N에 대한 유사한 소거 게이트 디코더들(도시되지 않음)을 포함한다. 여기서, 소거 게이트 디코더(721)는 고전압 레벨 시프트 회로(711)로부터의 섹터 인에이블 신호 고전압(SECEN_HV0), 그의 상보물(SECEN_HV0_N), 전압 소거 게이트 서플라이(VEGSUP), 저전압 소거 게이트 서플라이(VEGSUP_LOW), 섹터 인에이블 신호(SECEN), 및 그의 상보물(SECEN_N)을 수신한다. 따라서, 소거 게이트 디코더(721)의 출력 EG0은 3개의 상이한 전압 레벨들, 즉 SECEN_HV0(고전압), VEGSUP(정상 전압), 또는 VEGSUP_LOW(저전압) 중 하나에 있을 수 있다.
유사하게, 소스 라인 디코더(730)는 섹터의 로우 0에 대한 소스 라인 디코더(721), 및 섹터의 로우 1, …, 로우 N에 대한 유사한 소스 라인 디코더들(도시되지 않음)을 포함한다. 여기서, 소스 라인 디코더(731)는 고전압 레벨 시프트 회로(711)로부터의 섹터 인에이블 신호 고전압(SECEN_HV0), 그의 상보물(SECEN_HV0_N), 전압 소스 라인 서플라이(VSLSUP), 저전압 소스 라인 서플라이(VSLSUP_LOW), 섹터 인에이블 신호(SECEN), 및 그의 상보물(SECEN_N)을 수신한다. 따라서, 소스 라인 디코더(730)의 출력 SL0은 3개의 상이한 전압 레벨들, 즉 SECEN_HV0(고전압), VSLSUP(정상 전압), 또는 VSLSUP_LOW(저전압) 중 하나에 있을 수 있다.
도 8은 소거 게이트 디코더(720)의 일 실시예인 소거 게이트 디코더(800)를 도시한다. 소거 게이트 디코더(800)는 도시된 바와 같이 구성된 NMOS 트랜지스터(801) 및 PMOS 트랜지스터들(802, 803)을 포함한다. PMOS 트랜지스터(803)는 전류 미러 바이어스 레벨로서 EGHV_BIAS를 갖는 전류 리미터이다. 이러한 소거 게이트 신호(EG)가 어서트될 때, EN_HV_N은 로우(예컨대, 0 V 또는 1.2 V 또는 2.5 V)일 것이고, 이는 PMOS 트랜지스터(802)를 턴온시키고 NMOS 트랜지스터(801)를 턴오프시킬 것이며, 이는 소거 게이트(EG)가 하이(즉, = VEGSUP, 예를 들어, 11.5 V)가 되게 할 것이다. 이러한 소거 게이트 신호(EG)가 어서트되지 않을 때, EN_HV_N은 하이일 것이고, 이는 PMOS 트랜지스터(802)를 턴오프시키고 NMOS 트랜지스터(801)를 턴온시킬 것이며, 이는 소거 게이트(EG)가 로우(즉, = VEGSUP_LOW 레벨, 예를 들어, 0 V 또는 1.2 V 또는 2.5 V)가 되게 할 것이다.
도 9는 소거 게이트 디코더(720)의 다른 실시예인 소거 게이트 디코더(900)를 도시한다. 소거 게이트 디코더(900)는 NMOS 트랜지스터(901) 및 PMOS 트랜지스터(902)를 포함한다. 이러한 예에서의 소거 게이트 디코더(900)는 전류 리미터를 포함하지 않는다. 이러한 소거 게이트 신호(EG)가 어서트될 때, EN_HV_N은 로우(예컨대, 0 V 또는 1.2 V)일 것이고, 이는 PMOS 트랜지스터(902)를 턴온시키고 NMOS 트랜지스터(901)를 턴오프시킬 것이며, 이는 소거 게이트(EG)가 하이가 되게 할 것이다. 이러한 소거 게이트 신호(EG)가 어서트되지 않을 때, EN_HV_N은 하이일 것이고, 이는 PMOS 트랜지스터(902)를 턴오프시키고 NMOS 트랜지스터(901)를 턴온시킬 것이며, 이는 소거 게이트(EG)가 로우(예컨대, 0 V 또는 1.2 V 또는 2.5 V)가 되게 할 것이다.
도 10은 PMOS 트랜지스터들만을 사용하는 소거 게이트 디코더(720)의 다른 실시예인 소거 게이트 디코더(1000)를 도시한다. 소거 게이트 디코더(1000)는 공통 웰(well)을 공유하는 PMOS 트랜지스터들(1001, 1002)을 포함한다. 이러한 예에서의 소거 게이트 디코더(1000)는 전류 리미터를 포함하지 않는다. 이러한 소거 게이트 신호(EG)가 어서트될 때, EN_HV_N은 로우일 것이고 EN_HV는 하이일 것이며, 이는 PMOS 트랜지스터(1002)를 턴온시키고 PMOS 트랜지스터(1001)를 턴오프시킬 것이며, 이는 소거 게이트(EG)가 하이가 되게 할 것이다. 이러한 소거 게이트 신호(EG)가 어서트되지 않을 때, EN_HV_N은 로우일 것이고 EN_HV는 하이일 것이며, 이는 PMOS 트랜지스터(1002)를 턴오프시키고 PMOS 트랜지스터(1001)를 턴온시킬 것이며, 이는 소거 게이트(EG)가 로우(예컨대, 0 V 또는 1.2 V 또는 2.5 V)가 되게 할 것이다.
도 11은 소스 라인 디코더(730)의 일 실시예인 소스 라인 디코더(1100)를 도시한다. 소스 라인 디코더(1100)는 도시된 바와 같이 구성된 NMOS 트랜지스터들(1101, 1102, 1103, 1104)을 포함한다. NMOS 트랜지스터(1101)는 SLRD_EN 신호에 응답하여 판독 동작 동안에 소스 라인(SL)을 로우로 풀링한다. NMOS 트랜지스터(1102)는 SLP_EN 신호에 응답하여 프로그래밍 동작 동안에 소스 라인(SL)을 로우로 풀링한다. NMOS 트랜지스터(1103)는 출력 VSLMON을 통해 모니터링 기능을 수행한다. NMOS 트랜지스터(1104)는 EN_HV 신호에 응답하여 소스 라인(SL)에 전압을 제공한다.
도 12는 소스 라인 디코더(730)의 다른 실시예인 소스 라인 디코더(1200)를 도시한다. 소스 라인 디코더(1200)는 도시된 바와 같이 구성된 NMOS 트랜지스터들(1201, 1202, 1203)을 포함한다. NMOS 트랜지스터(1201)는 SLP_EN 신호에 응답하여 프로그래밍 동작 동안에 소스 라인(SL)을 로우로 풀링한다. NMOS 트랜지스터(1202)는 출력 VSLMON을 통해 모니터링 기능을 수행한다. NMOS 트랜지스터(1203)는 EN_HV 신호에 응답하여 소스 라인(SL)에 전압을 제공한다.
도 13은 소스 라인 디코더(730)의 다른 실시예인 소스 라인 디코더(1300)를 도시한다. 소스 라인 디코더(730)는 도시된 바와 같이 구성된 NMOS 트랜지스터들(1301, 1302)을 포함한다. NMOS 트랜지스터(1301)는 SLP_EN 신호에 응답하여 프로그래밍 동작 동안에 소스 라인(SL)을 로우로 풀링한다. NMOS 트랜지스터(1302)는 EN_HV 신호에 응답하여 소스 라인(SL)에 전압을 제공한다.
도 14는 PMOS 트랜지스터들만을 사용하는 소스 라인 디코더(730)의 다른 실시예인 소스 라인 디코더(1400)를 도시한다. 소스 라인 디코더(1400)는 도시된 바와 같이 구성된 PMOS 트랜지스터들(1401, 1402, 1403)을 포함한다. PMOS 트랜지스터(1401)는 EN_HV 신호에 응답하여 프로그래밍 동작 동안에 소스 라인(SL)을 로우로 풀링한다. PMOS 트랜지스터(1402)는 출력 VSLMON을 통해 모니터링 기능을 수행한다. PMOS 트랜지스터(1403)는 EN_HV_N 신호에 응답하여 소스 라인(SL)에 전압을 제공한다.
도 15는 소스 라인 디코더(1500)를 도시하는데, 이는 도 14의 소스 라인 디코더(1400)의 변형인 소스 라인 디코더(730)의 다른 실시예이다. 소스 라인 디코더는 소스 라인 디코더(1400)를 포함한다. 소스 라인 디코더(1400)의 소스 라인(SL)은 판독 동작들 동안 선택된 메모리 셀(1610)의 소스 라인(1620) 및 더미 메모리 셀(1510)의 소스 라인(1520)에 접속된다. 더미 메모리 셀(1510)은, 더미 메모리 셀(1510)이 데이터를 저장하는 데 사용되지 않는다는 것을 제외하고는, 메모리 셀(300)의 설계에 기초될 수 있는, 선택된 메모리 셀(1610)과 동일한 구성을 따른다.
도 16은 선택된 메모리 셀(1610) 및 더미 메모리 셀(1520)에 관한 추가 상세 사항을 도시한다. 선택된 메모리 셀(1610)이 판독 모드 또는 소거 모드에 있는 경우, 소스 라인(1620) 및 소스 라인(1520)은 더미 메모리 셀(1510) 및 접지에 커플링된 더미 비트 라인(1526)을 통해 접지에 커플링된다. 더미 메모리 셀(1510)은 판독 동작 전에 소거될 필요가 있다. 이는 소스 라인(1520) 및 소스 라인(1620)을 접지로 풀링할 것이다.
선택된 메모리 셀(1610)이 프로그래밍 모드에 있는 경우, 비트 라인(1526)은 VDD와 같은 금지 전압에 커플링된다. 이는 더미 메모리 셀(1510)을 프로그래밍 금지 모드에 놓을 것인데, 이러한 모드는 더미 메모리 셀(1510)을 소거 상태로 유지시킬 것이다. 더미 메모리 셀(1510)과 같은 복수의 더미 셀들은 그들의 소스 라인들을 통해 메모리 셀(1610)에 접속되어, 접지로의 소스 라인(1620)의 풀다운을 강화할 수 있다.
도 17은, 도 1 및 도 2의 종래 기술의 설계와 함께 사용될 수 있고 도 3 내지 도 16의 실시예들에서 필요하지 않은 제어 게이트 디코더인 제어 게이트 디코더(1700)를 도시한다. 제어 게이트 디코더(1700)는 NMOS 트랜지스터(1701) 및 PMOS 트랜지스터(1702)를 포함한다. NMOS 트랜지스터(1701)는 신호 EN_HV_N에 응답하여 제어 게이트 신호(CG)를 풀다운할 것이다. PMOS 트랜지스터(1702)는 신호 EN_HV_N에 응답하여 제어 게이트 신호(CG)를 풀업(pull up)할 것이다.
도 18은, 도 1 및 도 2의 종래 기술의 설계와 함께 사용될 수 있고 도 3 내지 도 16의 실시예들에서 필요하지 않은 제어 게이트 디코더의 다른 실시예인, PMOS 트랜지스터들만을 사용하는 제어 게이트 디코더(1800)를 도시한다. 제어 게이트 디코더(1800)는 PMOS 트랜지스터들(1801, 1802)을 포함한다. PMOS 트랜지스터(1801)는 신호 EN_HV에 응답하여 제어 게이트 신호(CG)를 풀다운할 것이다. PMOS 트랜지스터(1802)는 신호 EN_HV_N에 응답하여 제어 게이트 신호(CG)를 풀업할 것이다.
도 19는 도 1 및 도 2의 종래 기술의 설계와 함께 그리고 도 3 내지 도 16의 실시예들에서 사용될 수 있어서 그에 따라서 본 발명을 통해 절약된 공간의 양을 보여주는 EG/CG/SL 게이트 디코더(1900)를 도시한다. 게이트 디코더(1900)는 PMOS 트랜지스터들(1901)을 포함한다. PMOS 트랜지스터(1901)는 신호 EN_HV_N에 응답하여 낮은 게이트 신호(EG/CG/SL)를 하이로 풀링할 것이다. EN_HV_N이 어서트되지 않으면, EG/CG/SL의 값이 플로팅될 것이다. EG/CG/SL 게이트는 고전압 레벨로 인에이블되기 전에 먼저 낮은 바이어스 레벨로 사전충전된다.
도 20은 적응형(adaptive) 고전압 VH 및 저전압 VL 서플라이들을 갖는 래치 전압 레벨 시프터(2000)를 도시한다. 래치 전압 레벨 시프터는 도시된 구성에서 인버터들(2001, 2002) 및 NMOS 트랜지스터들(2003, 2004, 2005, 2006, 2007)을 포함하는 래치를 포함한다. 래치 전압 레벨 시프터는 리셋하기 위한 입력(2012)(입력 RST_SECDEC) 및 인에이블을 의미하는, 설정하기 위한 입력(2010)(입력들 WL0 및 SET_SECDEC)을 수신하고 출력(2020, 2022)을 생성한다. 래치 전압 레벨 시프터는 전압 응력을 최소화하기 위해 "하이" 전압 또는 "로우" 전압의 크기를 적응형으로 변화시킬 것이다. 래치 인버터들(2001, 2002)은 파워 서플라이 하이 VH 및 파워 서플라이 로우 VL를 수신하였다. 초기에 입력들(2010/2012)에 의해 인에이블할 때, VH는 Vdd, 예컨대 1.2 V이고, VL은 gnd이다. 이어서, VH는 중간 VH 레벨, 예를 들어 5 V까지 램핑 업(ramping up)하기 시작한다. 이어서, 이러한 VH 레벨에서, VL은 중간 VL 레벨, 예를 들어, 2.5 V로 램핑한다. VL이 중간 VL 레벨에 도달한 후, 이어서 VH는 최종 고전압 서플라이 VHVSUP 레벨, 예를 들어 11.5 V로 램핑한다. 이 시점에서, 인버터들에 걸리는 전압은 단지 11.5 V - 2.5 V = 9 V이며, 따라서 그들에 걸리는 전압 응력을 감소시킨다.
도 21은 래치 전압 레벨 시프터(2100)를 도시한다. 래치 전압 레벨 시프터(2100)는 도시된 구성에서, 저전압 래치 인버터(2109), NMOS 트랜지스터들(2103, 2104, 2107, 2108), 및 PMOS 트랜지스터들(2101, 2102, 2105, 2106)을 포함한다. 래치 전압 레벨 시프터(2100)는 입력으로서 EN_SEC를 수신하고, EN_SEC 및 접지보다 큰 전압 스윙을 갖는 EN_HV 및 EN_HV_N을 출력한다.
도 22는 VEGSUP_LOC를 수신하고 제한된 전류(전류 바이어스로서 작용함)로 VEGSUP를 출력하는 PMOS 트랜지스터를 포함하는 고전압 전류 리미터(2200)를 도시한다. 이 회로는 전류를 제한하기 위해 도 9, 도 10, 도 17, 도 18, 도 19에서와 같은 로컬 전류 리미터를 갖지 않는 회로들과 함께 사용될 수 있다.
도 23은 판독 동작들에 대한 전류 리미터를 갖는 래치 전압 시프터(2300)를 도시한다. 래치 전압 시프터(2300)는 도 21로부터의 래치 전압 레벨 시프터(2100)를 포함한다. 그것은 또한 PMOS 트랜지스터(2301) 및 전류 소스(2302)를 포함하는 전류 리미터(2310)를 포함한다. 전류 리미터(2310)는 스위치(2303)를 통해 래치 전압 레벨 시프터(2100)에 접속된다. 래치 전압 레벨 시프터(2100)는 또한 스위치(2304)를 통해 신호 HVSUP_GLB에 접속된다. 판독 동작 동안, 래치 전압 레벨 시프터(2100)는 스위치(2303)를 통해 전류 리미터(2310)에 접속될 것이다. 래치 전압 레벨 시프터(2100)의 출력들(예컨대, Vdd 2.5V 미만의 대략 하나의 Vt 임계 전압)은 도 8, 도 9, 도 10, 도 17, 도 18, 도 19에서와 같이 EG 및 CG 디코더들의 게이트를 제어한다. 판독 동작 동안이 아닐 때, 래치 전압 레벨 시프터(2100)는 스위치(2304)를 통해 HVSUP_GLB에 접속될 것이다.
도 24는 도 15 및 도 16의 설계들을 이용하는 소스 라인 풀다운을 갖는 어레이(2400)를 도시한다. 소스 라인 풀다운을 갖는 어레이(2400)는 로우들(워드 라인들 WL0, …, WL7에 의해 표시됨) 및 컬럼들(비트 라인들 BL0, …, BL31에 의해 표시됨)로 조직된 복수의 메모리 셀들을 포함한다. 예시적인 메모리 셀 쌍은 워드 라인(2402)(WL0)에 커플링된 하나의 셀 및 워드 라인(2404)(WL1)에 커플링된 다른 셀을 포함하는 메모리 셀 쌍(2401)이다. 2개의 셀들은 소거 게이트(2403)(EG0) 및 소스 라인(2406)(SL0)을 공유한다. 더미 메모리 셀들의 컬럼이 또한 존재하며, 여기서 비트 라인 BL_PWDN1에 부착된 것으로 도시되어 있다. 예시적인 더미 메모리 셀 쌍은 워드 라인(2402)(WL0)에 결합된 하나의 셀 및 워드 라인(2404)(WL1)에 결합된 다른 셀을 포함하는 더미 메모리 셀 쌍(2407)이다. 2개의 셀들은 소거 게이트(2403)(EG0) 및 소스 라인(2406)(SL0)을 공유한다. 선택된 메모리 셀들 및 더미 메모리 셀들은 도 15 및 도 16에 대해 앞서 논의된 바와 같이 판독 동작들 동안 구성될 수 있다.

Claims (63)

  1. 비휘발성 메모리 디바이스로서,
    로우(row)들 및 컬럼(column)들로 구성된 플래시 메모리 셀들의 어레이 - 각각의 플래시 메모리 셀은 비트 라인 단자, 워드 라인 단자, 소거 게이트 단자, 및 소스 라인 단자를 포함함 -;
    로우 어드레스 신호들을 수신하고, 상기 로우 어드레스 신호들에 기초하여 판독, 프로그래밍, 또는 소거 동작을 위해 상기 플래시 메모리 셀들의 어레이의 로우를 선택하기 위한 로우 디코더;
    소거 게이트 선택 신호들을 수신하고, 소거 게이트 전압을 생성하기 위해 복수의 상이한 전압들 중 하나를 선택하며, 그리고 상기 어레이의 복수의 플래시 메모리 셀들의 소거 게이트 단자들에 접속되는 소거 게이트 라인에 상기 소거 게이트 전압을 인가하기 위한 소거 게이트 디코더;
    소스 라인 선택 신호들을 수신하고, 소스 라인 전압을 생성하기 위해 상기 복수의 상이한 전압들 중 하나를 선택하며, 그리고 상기 어레이의 복수의 플래시 메모리 셀들의 소스 라인 단자들에 접속되는 소스 라인에 상기 소스 라인 전압을 인가하기 위한 소스 라인 디코더; 및
    상기 복수의 상이한 전압들 중 하나를 생성하고, 상기 복수의 상이한 전압들 중 하나를 상기 소거 게이트 디코더 및 상기 소스 라인 디코더 중 하나 이상에 제공하기 위한 전압 시프터(voltage shifter)를 포함하고, 상기 전압 시프터는 전류 리미터를 포함하는, 비휘발성 메모리 디바이스.
  2. 청구항 1에 있어서,
    상기 로우 디코더는 상기 어레이의 각각의 섹터에 대한 로우 디코더 회로를 포함하고, 각각의 섹터는 상기 어레이의 플래시 메모리 셀들의 2개의 로우를 포함하는, 비휘발성 메모리 디바이스.
  3. 청구항 1에 있어서,
    상기 소거 게이트 디코더는 상기 소거 게이트 라인에 상기 소거 게이트 전압을 인가함으로써 생성되는 전류를 제한하기 위한 전류 리미터(limiter)를 포함하는, 비휘발성 메모리 디바이스.
  4. 청구항 1에 있어서,
    상기 소거 게이트 디코더는 상기 소거 게이트 선택 신호들에 응답하여 상기 소거 게이트 디코더의 출력을 저전압으로 풀링(pulling)하기 위한 선택 해제 회로(deselect circuit)를 포함하는, 비휘발성 메모리 디바이스.
  5. 청구항 1에 있어서,
    상기 소거 게이트 디코더는 PMOS 트랜지스터들을 포함하고 NMOS 트랜지스터를 포함하지 않는, 비휘발성 메모리 디바이스.
  6. 청구항 1에 있어서,
    상기 소스 라인 디코더는 상기 소스 라인 디코더의 출력을 포함하는 모니터 라인을 제공하기 위한 모니터 회로를 포함하는, 비휘발성 메모리 디바이스.
  7. 청구항 1에 있어서,
    상기 소스 라인 디코더는 판독 동작 동안 상기 소스 라인 디코더의 출력을 저전압으로 풀링하기 위한 판독 선택 해제 회로를 포함하는, 비휘발성 메모리 디바이스.
  8. 청구항 1에 있어서,
    상기 소스 라인 디코더는 프로그래밍 동작 동안 상기 소스 라인 디코더의 출력을 저전압으로 풀링하기 위한 프로그래밍 선택 해제 회로를 포함하는, 비휘발성 메모리 디바이스.
  9. 청구항 1에 있어서,
    상기 소스 라인 디코더는 NMOS 트랜지스터들을 포함하고 PMOS 트랜지스터를 포함하지 않는, 비휘발성 메모리 디바이스.
  10. 청구항 1에 있어서,
    상기 소스 라인 디코더는 PMOS 트랜지스터들을 포함하고 NMOS 트랜지스터를 포함하지 않는, 비휘발성 메모리 디바이스.
  11. 청구항 1에 있어서,
    상기 전압 시프터는 래치(latch)를 포함하는, 비휘발성 메모리 디바이스.
  12. 삭제
  13. 청구항 1에 있어서,
    상기 전류 리미터는 상기 복수의 섹터들 중 선택된 섹터에 대한 소거 또는 프로그래밍 동작들 동안에 사용되는, 비휘발성 메모리 디바이스.
  14. 청구항 1에 있어서,
    상기 전류 리미터는 상기 복수의 섹터들 중 상기 선택된 섹터에 대한 판독 동작들 동안에 사용되는, 비휘발성 메모리 디바이스.
  15. 삭제
  16. 삭제
  17. 비휘발성 메모리 디바이스로서,
    로우들 및 컬럼들로 구성된 플래시 메모리 셀들의 어레이 - 각각의 플래시 메모리 셀은 비트 라인 단자, 워드 라인 단자, 소거 게이트 단자, 및 소스 라인 단자를 포함함 -;
    로우 어드레스 신호들을 수신하고, 상기 로우 어드레스 신호들에 기초하여 판독, 프로그래밍, 또는 소거 동작을 위해 상기 플래시 메모리 셀들의 어레이의 로우를 선택하기 위한 로우 디코더;
    소거 게이트 선택 신호들을 수신하고, 소거 게이트 전압을 생성하기 위해 복수의 상이한 전압들 중 하나를 선택하며, 그리고 상기 어레이의 복수의 플래시 메모리 셀들의 소거 게이트 단자들에 접속되는 소거 게이트 라인에 상기 소거 게이트 전압을 인가하기 위한 소거 게이트 디코더;
    소스 라인 선택 신호들을 수신하고, 소스 라인 전압을 생성하기 위해 상기 복수의 상이한 전압들 중 하나를 선택하며, 그리고 상기 어레이의 복수의 플래시 메모리 셀들의 소스 라인 단자들에 접속되는 소스 라인에 상기 소스 라인 전압을 인가하기 위한 소스 라인 디코더;
    상기 복수의 상이한 전압들 중 하나를 생성하고, 상기 복수의 상이한 전압들 중 하나를 상기 소거 게이트 디코더 및 상기 소스 라인 디코더 중 하나 이상에 제공하기 위한 전압 시프터; 및
    더미 플래시 메모리 셀들의 컬럼 - 각각의 더미 플래시 메모리 셀은 데이터를 저장하는 데 사용되지 않고, 상기 더미 플래시 메모리 셀들 중 하나 이상은 판독 또는 소거 동작 동안 소스 라인에 커플링되어 상기 소스 라인을 저전압 또는 접지로 풀다운(pulldown)하고, 각각의 소스 라인은 상기 어레이의 플래시 메모리 셀들의 2개의 로우들의 상기 소스 라인 단자들에 커플링됨 - 을 포함하는, 비휘발성 메모리 디바이스.
  18. 청구항 17에 있어서,
    상기 로우 디코더는 상기 어레이의 각각의 섹터에 대한 로우 디코더 회로를 포함하고, 각각의 섹터는 상기 어레이의 플래시 메모리 셀들의 2개의 로우들을 포함하는, 비휘발성 메모리 디바이스.
  19. 청구항 17에 있어서,
    상기 소거 게이트 디코더는 상기 소거 게이트 라인에 상기 소거 게이트 전압을 인가함으로써 생성되는 전류를 제한하기 위한 전류 리미터(limiter)를 포함하는, 비휘발성 메모리 디바이스.
  20. 청구항 17에 있어서,
    상기 소거 게이트 디코더는 상기 소거 게이트 선택 신호들에 응답하여 상기 소거 게이트 디코더의 출력을 저전압으로 풀링(pulling)하기 위한 선택 해제 회로를 포함하는, 비휘발성 메모리 디바이스.
  21. 청구항 17에 있어서,
    상기 소거 게이트 디코더는 PMOS 트랜지스터들을 포함하고 NMOS 트랜지스터를 포함하지 않는, 비휘발성 메모리 디바이스.
  22. 청구항 17에 있어서,
    상기 소스 라인 디코더는 상기 소스 라인 디코더의 출력을 포함하는 모니터 라인을 제공하기 위한 모니터 회로를 포함하는, 비휘발성 메모리 디바이스.
  23. 청구항 17에 있어서,
    상기 소스 라인 디코더는 판독 동작 동안 상기 소스 라인 디코더의 출력을 저전압으로 풀링하기 위한 판독 선택 해제 회로를 포함하는, 비휘발성 메모리 디바이스.
  24. 청구항 17에 있어서,
    상기 소스 라인 디코더는 프로그래밍 동작 동안 상기 소스 라인 디코더의 출력을 저전압으로 풀링하기 위한 프로그래밍 선택 해제 회로를 포함하는, 비휘발성 메모리 디바이스.
  25. 청구항 17에 있어서,
    상기 소스 라인 디코더는 NMOS 트랜지스터들을 포함하고 PMOS 트랜지스터를 포함하지 않는, 비휘발성 메모리 디바이스.
  26. 청구항 17에 있어서,
    상기 소스 라인 디코더는 PMOS 트랜지스터들을 포함하고 NMOS 트랜지스터를 포함하지 않는, 비휘발성 메모리 디바이스.
  27. 청구항 17에 있어서,
    상기 전압 시프터는 래치를 포함하는, 비휘발성 메모리 디바이스.
  28. 청구항 17에 있어서,
    상기 전압 시프터는 상기 어레이의 복수의 섹터들에 커플링되고, 각각의 섹터는 상기 어레이의 플래시 메모리 셀들의 2개의 로우들을 포함하는, 비휘발성 메모리 디바이스.
  29. 청구항 28에 있어서,
    상기 전압 시프터는 상기 복수의 섹터들 중 선택된 섹터에 대한 소거 또는 프로그래밍 동작들 동안에 사용되는 전류 리미터를 포함하는, 비휘발성 메모리 디바이스.
  30. 청구항 28에 있어서,
    상기 전압 시프터는 상기 복수의 섹터들 중 상기 선택된 섹터에 대한 판독 동작들 동안에 또는 어떠한 동작도 수행되고 있지 않을 때 사용되는 전류 리미터를 포함하는, 비휘발성 메모리 디바이스.
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  41. 비휘발성 메모리 디바이스로서,
    로우들 및 컬럼들로 구성된 플래시 메모리 셀들의 어레이 - 각각의 플래시 메모리 셀은 비트 라인 단자, 워드 라인 단자, 소거 게이트 단자, 및 소스 라인 단자를 포함함 -;
    선택 신호들을 수신하고, 인가 전압들을 생성하기 위해 복수의 상이한 전압들 중 하나를 선택하며, 그리고 상기 어레이의 복수의 플래시 메모리 셀들의 단자들에 상기 인가 전압들을 인가하기 위한 고전압 로우 디코더; 및
    판독 동작 동안 하나 이상의 소스 라인들을 풀다운하도록 구성된 상기 어레이 내의 복수의 더미 메모리 셀들을 포함하는, 비휘발성 메모리 디바이스.
  42. 청구항 41에 있어서,
    상기 고전압 로우 디코더는 상기 어레이의 각각의 섹터에 대한 로우 디코더 회로를 포함하고, 각각의 섹터는 상기 어레이의 플래시 메모리 셀들의 2개의 로우들을 포함하는, 비휘발성 메모리 디바이스.
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  63. 청구항 41에 있어서,
    상기 플래시 메모리 셀들은 소스측 주입 팁 소거 메모리 셀들인, 비휘발성 메모리 디바이스.
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