JPH07111840B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH07111840B2 JPH07111840B2 JP33667189A JP33667189A JPH07111840B2 JP H07111840 B2 JPH07111840 B2 JP H07111840B2 JP 33667189 A JP33667189 A JP 33667189A JP 33667189 A JP33667189 A JP 33667189A JP H07111840 B2 JPH07111840 B2 JP H07111840B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、不揮発性半導体メモリ装置に関するもの
で、特に制御ゲート電極とソース領域のパターンが平行
に形成され、且つこれらのパターンと交差して消去ゲー
ト電極のパターンが形成されたメモリセルを持つEEPROM
に係わる。
で、特に制御ゲート電極とソース領域のパターンが平行
に形成され、且つこれらのパターンと交差して消去ゲー
ト電極のパターンが形成されたメモリセルを持つEEPROM
に係わる。
（従来の技術） 電気的にデータの書込み及び消去が可能な不揮発性半導
体メモリ装置として、EEPROMが広く知られている。この
EEPROMは、通常、第１層目のポリシリコン層からなる浮
遊ゲート電極と、第２層目のポリシリコン層からなる消
去ゲート電極と、第３層目のポリシリコン層からなる制
御ゲート電極との３層の積層ゲート構造を持ったメモリ
セルトランジスタから構成されている。この種のメモリ
装置にあっては、メモリセルトランジスタのサイズを縮
小するために、制御ゲート電極とソース領域のパターン
が平行に形成され、消去ゲート電極のパターンはメモリ
セルトランジスタのチャネル長方向、すなわち上記パタ
ーンと交差する方向に沿って形成される。上記EEPROMの
構造については、例えばU.S.P.4,466,081に記載されて
いる。
体メモリ装置として、EEPROMが広く知られている。この
EEPROMは、通常、第１層目のポリシリコン層からなる浮
遊ゲート電極と、第２層目のポリシリコン層からなる消
去ゲート電極と、第３層目のポリシリコン層からなる制
御ゲート電極との３層の積層ゲート構造を持ったメモリ
セルトランジスタから構成されている。この種のメモリ
装置にあっては、メモリセルトランジスタのサイズを縮
小するために、制御ゲート電極とソース領域のパターン
が平行に形成され、消去ゲート電極のパターンはメモリ
セルトランジスタのチャネル長方向、すなわち上記パタ
ーンと交差する方向に沿って形成される。上記EEPROMの
構造については、例えばU.S.P.4,466,081に記載されて
いる。
上述した構成のEEPROMでは、制御ゲート電極及びソース
領域と、消去ゲート電極とが交差する部分が形成される
ことは避けがたいことである。ここで問題となるのは、
ソース領域と消去ゲート電極とが交差する部分にある。
メモリセルの記憶データを消去する時、周知の如く、消
去ゲート電極に印加する電圧を上げて浮遊ゲート電極内
に蓄積されている電子を、浮遊ゲート電極と消去ゲート
電極との間に介在される薄い酸化膜のトンネル効果を利
用して、消去ゲート電極に引抜く。このため、消去時に
は、消去ゲート電極に高い電圧が印加される。一方、こ
の消去ゲート電極と交差するソース領域には常に接地電
位、例えば0Vが印加された状態にある。よって、例えば
消去ゲート電極に印加される電圧を20Vとすると、消去
ゲート電極とソース領域の交差部分に20Vもの高い電位
差が印加され、これらの間に介在される酸化膜が薄い
（例えば厚さを300Å程度とする）と、この酸化膜には
約6.7MV/cmもの高い電界が加わる。このため、上記酸化
膜の絶縁破壊が起り易くなり、メモリ装置の信頼性が低
下する。
領域と、消去ゲート電極とが交差する部分が形成される
ことは避けがたいことである。ここで問題となるのは、
ソース領域と消去ゲート電極とが交差する部分にある。
メモリセルの記憶データを消去する時、周知の如く、消
去ゲート電極に印加する電圧を上げて浮遊ゲート電極内
に蓄積されている電子を、浮遊ゲート電極と消去ゲート
電極との間に介在される薄い酸化膜のトンネル効果を利
用して、消去ゲート電極に引抜く。このため、消去時に
は、消去ゲート電極に高い電圧が印加される。一方、こ
の消去ゲート電極と交差するソース領域には常に接地電
位、例えば0Vが印加された状態にある。よって、例えば
消去ゲート電極に印加される電圧を20Vとすると、消去
ゲート電極とソース領域の交差部分に20Vもの高い電位
差が印加され、これらの間に介在される酸化膜が薄い
（例えば厚さを300Å程度とする）と、この酸化膜には
約6.7MV/cmもの高い電界が加わる。このため、上記酸化
膜の絶縁破壊が起り易くなり、メモリ装置の信頼性が低
下する。
そこで、上記交差部分において、消去モード時に生じる
高い電位差によって生ずる問題の対策として、従来は消
去ゲート電極とソース領域との交差部分の間に介在され
る酸化膜を厚く形成することが行なわれている。消去ゲ
ート電極とソース領域との間の酸化膜の厚さを例えば厚
さ2000Å程度とすると、この酸化膜に印加される電界は
約1MV/cmに低減され、酸化膜の絶縁破壊が起り難くな
る。
高い電位差によって生ずる問題の対策として、従来は消
去ゲート電極とソース領域との交差部分の間に介在され
る酸化膜を厚く形成することが行なわれている。消去ゲ
ート電極とソース領域との間の酸化膜の厚さを例えば厚
さ2000Å程度とすると、この酸化膜に印加される電界は
約1MV/cmに低減され、酸化膜の絶縁破壊が起り難くな
る。
しかしながら、上記交差部分に選択的に厚い酸化膜を形
成する際にいくつかの問題点が生ずる。交差部分にのみ
厚い酸化膜を形成するためには、全面に厚い酸化膜を形
成した後、交差部分以外の領域の厚い酸化膜を除去する
ことが通常行なわれる。上記厚い酸化膜を例えばCVD法
を用いて形成する場合、半導体基板上とフィールド酸化
膜上とでは酸化膜の成長速度が異なるため、酸化膜はソ
ース領域上には厚く形成されるが、フィールド酸化膜上
では薄くなる。このような膜厚が不均一な酸化膜を選択
的にエッチングして除去し、交差部分にのみ残存させる
場合、膜厚が薄い部分の下に存在するフィールド酸化膜
がエッチングされて膜厚が薄くなる。このため、素子分
離領域であるフィールド酸化膜の厚さが薄くなってしま
うことから、素子間リーク発生の恐れが高くなり、メモ
リセルの信頼性が低下する。また、フィールド酸化膜の
バーズビーク部分における膜厚はもともと薄いため、上
記エッチングの際に基板表面が露出されてえぐれ部分が
形成される。この基板のえぐれ部分により、後の工程で
形成される浮遊ゲート電極の幅が広がり、設計通りのト
ランジスタ特性を得ることが困難になる。
成する際にいくつかの問題点が生ずる。交差部分にのみ
厚い酸化膜を形成するためには、全面に厚い酸化膜を形
成した後、交差部分以外の領域の厚い酸化膜を除去する
ことが通常行なわれる。上記厚い酸化膜を例えばCVD法
を用いて形成する場合、半導体基板上とフィールド酸化
膜上とでは酸化膜の成長速度が異なるため、酸化膜はソ
ース領域上には厚く形成されるが、フィールド酸化膜上
では薄くなる。このような膜厚が不均一な酸化膜を選択
的にエッチングして除去し、交差部分にのみ残存させる
場合、膜厚が薄い部分の下に存在するフィールド酸化膜
がエッチングされて膜厚が薄くなる。このため、素子分
離領域であるフィールド酸化膜の厚さが薄くなってしま
うことから、素子間リーク発生の恐れが高くなり、メモ
リセルの信頼性が低下する。また、フィールド酸化膜の
バーズビーク部分における膜厚はもともと薄いため、上
記エッチングの際に基板表面が露出されてえぐれ部分が
形成される。この基板のえぐれ部分により、後の工程で
形成される浮遊ゲート電極の幅が広がり、設計通りのト
ランジスタ特性を得ることが困難になる。
（発明が解決しようとする課題） 上述したように、従来の不揮発性半導体メモリ装置で
は、ソース領域と消去ゲート電極とが交差する部分の酸
化膜に高い電界が加わり、この酸化膜の絶縁破壊が起り
易くなり、メモリ装置の信頼性が低下する欠点がある。
この問題を解決するために、従来は消去ゲート電極とソ
ース領域との交差部分の間に介在される酸化膜を厚く形
成することが行なわれている。しかしながら、厚い酸化
膜を形成してこの酸化膜を選択的にエッチングして除去
し、交差部分にのみ残存させる場合、膜厚が薄い部分の
下に存在するフィールド酸化膜がエッチングされて膜厚
が薄くなる。このため、素子分離領域であるフィールド
酸化膜の厚さが薄くなってしまうことから、素子間リー
ク発生の恐れが高くなり、メモリセルの信頼性が低下す
るという新たな問題を生ずる。また、フィールド酸化膜
のバーズビーク部分における膜厚はもともと薄いため、
上記エッチングの際に基板表面が露出されてえぐれ部分
が形成され、このえぐれ部分により、後の工程で形成さ
れるゲート電極の幅が広がり、設計通りのトランジスタ
特性を得ることが困難になる。
は、ソース領域と消去ゲート電極とが交差する部分の酸
化膜に高い電界が加わり、この酸化膜の絶縁破壊が起り
易くなり、メモリ装置の信頼性が低下する欠点がある。
この問題を解決するために、従来は消去ゲート電極とソ
ース領域との交差部分の間に介在される酸化膜を厚く形
成することが行なわれている。しかしながら、厚い酸化
膜を形成してこの酸化膜を選択的にエッチングして除去
し、交差部分にのみ残存させる場合、膜厚が薄い部分の
下に存在するフィールド酸化膜がエッチングされて膜厚
が薄くなる。このため、素子分離領域であるフィールド
酸化膜の厚さが薄くなってしまうことから、素子間リー
ク発生の恐れが高くなり、メモリセルの信頼性が低下す
るという新たな問題を生ずる。また、フィールド酸化膜
のバーズビーク部分における膜厚はもともと薄いため、
上記エッチングの際に基板表面が露出されてえぐれ部分
が形成され、このえぐれ部分により、後の工程で形成さ
れるゲート電極の幅が広がり、設計通りのトランジスタ
特性を得ることが困難になる。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、信頼性の高い不揮発性半導体
メモリ装置を提供することである。
その目的とするところは、信頼性の高い不揮発性半導体
メモリ装置を提供することである。
また、この発明の他の目的は、消去ゲート電極とソース
領域とが交差する部分に厚い酸化膜形成することなく、
この交差部分の絶縁破壊耐圧を高めることができる不揮
発性半導体メモリ装置を提供することである。
領域とが交差する部分に厚い酸化膜形成することなく、
この交差部分の絶縁破壊耐圧を高めることができる不揮
発性半導体メモリ装置を提供することである。
この発明の更に他の目的は、フィールド酸化膜がエッチ
ングされることにより生ずる素子間のリークやメモリセ
ルトランジスタの特性の変動を抑制できる不揮発性半導
体メモリ装置を提供することである。
ングされることにより生ずる素子間のリークやメモリセ
ルトランジスタの特性の変動を抑制できる不揮発性半導
体メモリ装置を提供することである。
［発明の構成］ （課題を解決するための手段） この発明の請求項１に記載した不揮発性半導体メモリ装
置は、半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去時に、消去ゲートに
高電位を供給する消去回路と、消去時に、セルソース電
位を前記消去回路から出力される高電位よりも低い正の
電位に設定し、消去ゲート電位とセルソース電位との電
位差を小さくすることにより、前記セルトランジスタの
消去ゲートとソース領域との間に介在される絶縁膜に印
加される電界を低減するソース電位発生回路とを具備す
ることを特徴としている。
置は、半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去時に、消去ゲートに
高電位を供給する消去回路と、消去時に、セルソース電
位を前記消去回路から出力される高電位よりも低い正の
電位に設定し、消去ゲート電位とセルソース電位との電
位差を小さくすることにより、前記セルトランジスタの
消去ゲートとソース領域との間に介在される絶縁膜に印
加される電界を低減するソース電位発生回路とを具備す
ることを特徴としている。
この発明の請求項２に記載した不揮発性半導体メモリ装
置は、半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去時に、消去ゲートに
高電位を供給する消去回路と、消去時に、セルソース電
位を前記消去回路から出力される高電位よりも低い正の
電位に設定し、消去ゲート電位とセルソース電位との電
位差を小さくすることにより、前記セルトランジスタの
消去ゲートとソース領域との間に介在される絶縁膜に印
加される電界を低減するソース電位発生回路とを具備
し、前記ソース電位発生回路は、読み出し及び書き込み
時には接地電位を出力することを特徴としている。
置は、半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去時に、消去ゲートに
高電位を供給する消去回路と、消去時に、セルソース電
位を前記消去回路から出力される高電位よりも低い正の
電位に設定し、消去ゲート電位とセルソース電位との電
位差を小さくすることにより、前記セルトランジスタの
消去ゲートとソース領域との間に介在される絶縁膜に印
加される電界を低減するソース電位発生回路とを具備
し、前記ソース電位発生回路は、読み出し及び書き込み
時には接地電位を出力することを特徴としている。
この発明の請求項３に記載した不揮発性半導体メモリ装
置は、半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去時に、消去ゲートに
高電位を供給する消去回路と、消去時に、セルソース電
位を前記消去回路から出力される高電位よりも低い正の
電位に設定し、消去ゲート電位とセルソース電位との電
位差を小さくすることにより、前記セルトランジスタの
消去ゲートとソース領域との間に介在される絶縁膜に印
加される電界を低減するソース電位発生回路とを具備
し、前記ソース電位発生回路は、消去信号に応答してセ
ルソースを放電する放電能力の小さい第１のトランジス
タと、前記消去信号を遅延する遅延回路と、前記第１の
トランジスタに電流通路が並列接続され、前記遅延回路
の出力信号に応答してセルソースを放電する放電能力の
大きい第２のトランジスタとを含んで構成され、前記放
電能力の小さい第１のトランジスタでセルソースを徐々
に放電し、前記遅延回路による遅延時間の経過後に前記
放電能力の大きい第２のトランジスタでセルソースを急
速に放電することを特徴としている。
置は、半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去時に、消去ゲートに
高電位を供給する消去回路と、消去時に、セルソース電
位を前記消去回路から出力される高電位よりも低い正の
電位に設定し、消去ゲート電位とセルソース電位との電
位差を小さくすることにより、前記セルトランジスタの
消去ゲートとソース領域との間に介在される絶縁膜に印
加される電界を低減するソース電位発生回路とを具備
し、前記ソース電位発生回路は、消去信号に応答してセ
ルソースを放電する放電能力の小さい第１のトランジス
タと、前記消去信号を遅延する遅延回路と、前記第１の
トランジスタに電流通路が並列接続され、前記遅延回路
の出力信号に応答してセルソースを放電する放電能力の
大きい第２のトランジスタとを含んで構成され、前記放
電能力の小さい第１のトランジスタでセルソースを徐々
に放電し、前記遅延回路による遅延時間の経過後に前記
放電能力の大きい第２のトランジスタでセルソースを急
速に放電することを特徴としている。
この発明の請求項４に記載した不揮発性半導体メモリ装
置は、半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去ゲートに高電位を供
給する消去回路と、セルソース電位を前記消去回路から
出力される高電位よりも低い正の電位に設定し、消去ゲ
ート電位とセルソース電位との電位差を小さくすること
により、前記セルトランジスタの消去ゲートとソース領
域との間に介在される絶縁膜に印加される電界を低減す
るソース電位発生回路と、セルトランジスタの消去ゲー
トの電位を検知する消去ゲート電位検知回路とを具備
し、前記消去ゲート電位検知回路により前記セルトラン
ジスタの消去ゲートの電位の上昇が検知された時に、前
記ソース電位発生回路を駆動することを特徴としてい
る。
置は、半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去ゲートに高電位を供
給する消去回路と、セルソース電位を前記消去回路から
出力される高電位よりも低い正の電位に設定し、消去ゲ
ート電位とセルソース電位との電位差を小さくすること
により、前記セルトランジスタの消去ゲートとソース領
域との間に介在される絶縁膜に印加される電界を低減す
るソース電位発生回路と、セルトランジスタの消去ゲー
トの電位を検知する消去ゲート電位検知回路とを具備
し、前記消去ゲート電位検知回路により前記セルトラン
ジスタの消去ゲートの電位の上昇が検知された時に、前
記ソース電位発生回路を駆動することを特徴としてい
る。
この発明の請求項５に記載した不揮発性半導体メモリ装
置は、半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去時に、消去ゲートに
高電位を供給する消去回路と、消去時に、セルソース電
位を前記消去回路から出力される高電位よりも低い正の
電位に設定し、消去ゲート電位とセルソース電位との電
位差を小さくすることにより、前記セルトランジスタの
消去ゲートとソース領域との間に介在される絶縁膜に印
加される電界を低減するソース電位発生回路とを具備
し、前記ソース電位発生回路は、電流通路が並列接続さ
れ、セルソースを放電する複数個の放電能力の異なる放
電トランジスタと、セルトランジスタのソース電位を検
出するソース電位検出回路とを含んで構成され、消去信
号に応答して放電能力の小さい放電トランジスタを駆動
し、前記ソース電位検出回路によりセルトランジスタの
ソース電位の上昇が検知された時に、前記ソース電位検
出回路の出力信号で放電能力の大きい放電トランジスタ
を駆動することを特徴としている。
置は、半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去時に、消去ゲートに
高電位を供給する消去回路と、消去時に、セルソース電
位を前記消去回路から出力される高電位よりも低い正の
電位に設定し、消去ゲート電位とセルソース電位との電
位差を小さくすることにより、前記セルトランジスタの
消去ゲートとソース領域との間に介在される絶縁膜に印
加される電界を低減するソース電位発生回路とを具備
し、前記ソース電位発生回路は、電流通路が並列接続さ
れ、セルソースを放電する複数個の放電能力の異なる放
電トランジスタと、セルトランジスタのソース電位を検
出するソース電位検出回路とを含んで構成され、消去信
号に応答して放電能力の小さい放電トランジスタを駆動
し、前記ソース電位検出回路によりセルトランジスタの
ソース電位の上昇が検知された時に、前記ソース電位検
出回路の出力信号で放電能力の大きい放電トランジスタ
を駆動することを特徴としている。
また、請求項１乃至５において、前記メモリセル内のソ
ース領域と消去ゲートの交差する領域に挟まれて存在す
る絶縁膜中に多結晶半導体層が存在することを特徴とす
る。
ース領域と消去ゲートの交差する領域に挟まれて存在す
る絶縁膜中に多結晶半導体層が存在することを特徴とす
る。
更に、請求項５において、消去ゲートの電位を検知する
消去ゲート電位検出回路を更に具備し、前記消去ゲート
電位検出回路と前記ソース電位検出回路とにより、前記
放電トランジスタの一部または全部を駆動することを特
徴とする。
消去ゲート電位検出回路を更に具備し、前記消去ゲート
電位検出回路と前記ソース電位検出回路とにより、前記
放電トランジスタの一部または全部を駆動することを特
徴とする。
（作用） 上記のような構成の不揮発性半導体メモリ装置にあって
は、消去モード時に、上記ソース電位発生回路によって
ソース領域に所定のバイアス電圧が印加され、消去ゲー
トとソース領域との電位差が低減される。よって、消去
モード時に、消去ゲートとソース領域との交差部分の酸
化膜に印加される電界が低くなるので、上記酸化膜の絶
縁破壊が起こり難くなり不揮発性半導体メモリ装置の信
頼性が向上される。
は、消去モード時に、上記ソース電位発生回路によって
ソース領域に所定のバイアス電圧が印加され、消去ゲー
トとソース領域との電位差が低減される。よって、消去
モード時に、消去ゲートとソース領域との交差部分の酸
化膜に印加される電界が低くなるので、上記酸化膜の絶
縁破壊が起こり難くなり不揮発性半導体メモリ装置の信
頼性が向上される。
また、消去ゲート電極とソース領域とが交差する部分の
酸化膜に印加される電界が小さくなるので、この酸化膜
の膜厚は薄くても良い。従って、消去ゲート電極とソー
ス領域とが交差する部分に厚い酸化膜形成することな
く、この交差部分の絶縁破壊耐圧を高めることができる
不揮発性半導体メモリ装置が提供される。
酸化膜に印加される電界が小さくなるので、この酸化膜
の膜厚は薄くても良い。従って、消去ゲート電極とソー
ス領域とが交差する部分に厚い酸化膜形成することな
く、この交差部分の絶縁破壊耐圧を高めることができる
不揮発性半導体メモリ装置が提供される。
更に、消去ゲートとソース領域とが交差する部分に厚い
酸化膜を形成する必要がないので、厚い酸化膜を形成し
て選択的にエッチングする際に生ずるフィールド酸化膜
の膜厚の減少による素子間のリークや、バーズビーク部
分のエッチングにより生ずる基板表面のえぐれ部分の形
成によるメモリセルトランジスタの特性の変動を抑制で
きる。
酸化膜を形成する必要がないので、厚い酸化膜を形成し
て選択的にエッチングする際に生ずるフィールド酸化膜
の膜厚の減少による素子間のリークや、バーズビーク部
分のエッチングにより生ずる基板表面のえぐれ部分の形
成によるメモリセルトランジスタの特性の変動を抑制で
きる。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図は、この発明の第１の実施例に係わる不揮発性半
導体メモリ装置を示すもので、メモリセルアレイとその
周辺回路の概略構成を示す回路図である。
導体メモリ装置を示すもので、メモリセルアレイとその
周辺回路の概略構成を示す回路図である。
メモリセルアレイMCAは、浮遊ゲート，制御ゲート及び
消去ゲートの積層ゲート構造を持ったメモリセルトラン
ジスタMC11〜MCmnがｍ行×ｎ列のマトリックス状に配置
されて形成される。上記セルトランジスタMC11〜MCmnの
各制御ゲートにはそれぞれ、ワード線WL1〜WLmが行毎に
接続される。これらのワード線WL1〜WLmは、ロウデコー
ダRDにより選択される。上記セルトランジスタMC11〜MC
mnの各ドレインにはそれぞれ、データ線（ビット線）DL
1〜DLnが列毎に接続される。これらのデータ線DL1〜DLn
には、トランスファゲートトランジスタCT1〜CTnの電流
通路の一端が接続され、トランジスタCT1〜CTnの電流通
路の他端には、センスアンプSAが接続される。上記トラ
ンスファゲートトランジスタCT1〜CTnの各々のゲートに
は、カラムデコーダCDの出力端が接続される。上記ロウ
デコーダRD及びカラムデコーダCDで選択されたセルトラ
ンジスタMCij（ｉ＝１〜m,j＝１〜ｎ）の記憶データ
は、トランスファゲートCTjがオンすることにより、デ
ータ線DLjを介してセンスアンプSAに供給され、このセ
ンスアンプSAで増幅される。上記セルトランジスタMC11
〜MCmnの各消去ゲートは、一括して消去線ELに接続さ
れ、この消去線ELには消去回路ECの出力信号HEが供給さ
れる。また、上記セルトランジスタMC11〜MCmnの各ソー
スは一括してソース線SLに接続され、このソース線SLに
はソース電位発生回路VGの出力信号VSが供給される。上
記消去回路EC及びソース電位発生回路VGには消去信号ER
が供給され、これらの回路の動作が制御される。上記消
去信号ERは、消去モードでは“H"レベル，データの読み
出しモード及び書き込みモードには“L"レベルとなる。
上記ソース電位発生回路VGは、データ読み出しモード、
書き込みモード、及び消去モードにおける各メモリセル
トランジスタMC11〜MCmnのソースの電位を決定する。
消去ゲートの積層ゲート構造を持ったメモリセルトラン
ジスタMC11〜MCmnがｍ行×ｎ列のマトリックス状に配置
されて形成される。上記セルトランジスタMC11〜MCmnの
各制御ゲートにはそれぞれ、ワード線WL1〜WLmが行毎に
接続される。これらのワード線WL1〜WLmは、ロウデコー
ダRDにより選択される。上記セルトランジスタMC11〜MC
mnの各ドレインにはそれぞれ、データ線（ビット線）DL
1〜DLnが列毎に接続される。これらのデータ線DL1〜DLn
には、トランスファゲートトランジスタCT1〜CTnの電流
通路の一端が接続され、トランジスタCT1〜CTnの電流通
路の他端には、センスアンプSAが接続される。上記トラ
ンスファゲートトランジスタCT1〜CTnの各々のゲートに
は、カラムデコーダCDの出力端が接続される。上記ロウ
デコーダRD及びカラムデコーダCDで選択されたセルトラ
ンジスタMCij（ｉ＝１〜m,j＝１〜ｎ）の記憶データ
は、トランスファゲートCTjがオンすることにより、デ
ータ線DLjを介してセンスアンプSAに供給され、このセ
ンスアンプSAで増幅される。上記セルトランジスタMC11
〜MCmnの各消去ゲートは、一括して消去線ELに接続さ
れ、この消去線ELには消去回路ECの出力信号HEが供給さ
れる。また、上記セルトランジスタMC11〜MCmnの各ソー
スは一括してソース線SLに接続され、このソース線SLに
はソース電位発生回路VGの出力信号VSが供給される。上
記消去回路EC及びソース電位発生回路VGには消去信号ER
が供給され、これらの回路の動作が制御される。上記消
去信号ERは、消去モードでは“H"レベル，データの読み
出しモード及び書き込みモードには“L"レベルとなる。
上記ソース電位発生回路VGは、データ読み出しモード、
書き込みモード、及び消去モードにおける各メモリセル
トランジスタMC11〜MCmnのソースの電位を決定する。
上記ソース電位発生回路VGは、Ｐチャネル型のMOSトラ
ンジスタ11,15,25とＮチャネル型のMOSトランジスタ12,
16,17,19〜21,24,26〜28とから構成されている。消去信
号ERは、Ｐチャネル型のMOSトランジスタ11とＮチャネ
ル型のMOSトランジスタ12とから成るCMOSインバータ13
の入力ノードに供給される。このCMOSインバータ13の出
力ノードNAとＰチャネル型MOSトランジスタ15のゲート
との間には、Ｎチャネル型MOSトランジスタ16,17のソー
ス，ドレイン間の電流通路が直列接続される。上記MOS
トランジスタ16のゲートには電源Vccが接続され、上記M
OSトランジスタ17のゲートには高圧電源Vppが接続され
る。上記MOSトランジスタ16,17は、高圧電源Vppからの
高電圧の印加時にCMOSインバータ13を構成するMOSトラ
ンジスタ11,12のドレインと半導体基板とのPN接合部が
ブレークダウンするのを防止するための電位差緩和回路
18として働く。上記MOSトランジスタ15のソースには高
圧電源Vppが接続され、ドレインと接地点Vss間にはＮチ
ャネル型MOSトランジスタ19〜21のドレイン，ソース間
の電流通路が直列接続される。上記MOSトランジスタ19
のゲートには高圧電源Vppが接続され、上記MOSトランジ
スタ20のゲートには電源Vccが接続される。また、上記M
OSトランジスタ21のゲートには、上記MOSトランジスタ1
5のゲートが共通接続される。上記MOSトランジスタ19,2
0は、上記MOSトランジスタ16,17と同様にMOSトランジス
タ21のドレインと半導体基板間のPN接合部がブレークダ
ウンするのを防止するための電位差緩和回路22を構成し
ている。上記MOSトランジスタ15,19〜21は、基本的には
インバータ23を構成しており、このインバータ23の出力
ノードNBにはＮチャネル型MOSトランジスタ24のゲート
が接続される。また、上記MOSトランジスタ15のゲート
と高圧電源Vpp間にはＰチャネル型MOSトランジスタ25の
電流通路が接続され、このMOSトランジスタ25のゲート
には出力ノードNBが接続される。このように上記MOSト
ランジスタ15のドレインとMOSトランジスタ25のゲー
ト、及び上記MOSトランジスタ25のドレインとMOSトラン
ジスタ15のゲートがそれぞれ相互に接続されることによ
り、MOSトランジスタ15のドレイン電位がMOSトランジス
タ25のゲートにフィードバックされ、出力ノードNBのレ
ベルが完全にVppレベルあるいは0Vになるように構成さ
れている。上記MOSトランジスタ24のドレインには高圧
電源Vppが接続され、ソースと接地点Vss間にはＮチャネ
ル型MOSトランジスタ26〜28のドレイン，ソース間の電
流通路が直列接続される。上記MOSトランジスタ26のゲ
ートには高圧電源Vppが接続され、上記MOSトランジスタ
27のゲートには電源Vccが接続される。上記MOSトランジ
スタ28のゲートには、上記CMOSインバータ13の出力ノー
ドNAが接続される。上記MOSトランジスタ26,27は、MOS
トランジスタ28を保護するための電位差緩和回路29を構
成している。上記MOSトランジスタ24,26〜28は、基本的
にはインバータ30を構成しており、このインバータ30の
出力ノードNCにはソース線SLが接続される。
ンジスタ11,15,25とＮチャネル型のMOSトランジスタ12,
16,17,19〜21,24,26〜28とから構成されている。消去信
号ERは、Ｐチャネル型のMOSトランジスタ11とＮチャネ
ル型のMOSトランジスタ12とから成るCMOSインバータ13
の入力ノードに供給される。このCMOSインバータ13の出
力ノードNAとＰチャネル型MOSトランジスタ15のゲート
との間には、Ｎチャネル型MOSトランジスタ16,17のソー
ス，ドレイン間の電流通路が直列接続される。上記MOS
トランジスタ16のゲートには電源Vccが接続され、上記M
OSトランジスタ17のゲートには高圧電源Vppが接続され
る。上記MOSトランジスタ16,17は、高圧電源Vppからの
高電圧の印加時にCMOSインバータ13を構成するMOSトラ
ンジスタ11,12のドレインと半導体基板とのPN接合部が
ブレークダウンするのを防止するための電位差緩和回路
18として働く。上記MOSトランジスタ15のソースには高
圧電源Vppが接続され、ドレインと接地点Vss間にはＮチ
ャネル型MOSトランジスタ19〜21のドレイン，ソース間
の電流通路が直列接続される。上記MOSトランジスタ19
のゲートには高圧電源Vppが接続され、上記MOSトランジ
スタ20のゲートには電源Vccが接続される。また、上記M
OSトランジスタ21のゲートには、上記MOSトランジスタ1
5のゲートが共通接続される。上記MOSトランジスタ19,2
0は、上記MOSトランジスタ16,17と同様にMOSトランジス
タ21のドレインと半導体基板間のPN接合部がブレークダ
ウンするのを防止するための電位差緩和回路22を構成し
ている。上記MOSトランジスタ15,19〜21は、基本的には
インバータ23を構成しており、このインバータ23の出力
ノードNBにはＮチャネル型MOSトランジスタ24のゲート
が接続される。また、上記MOSトランジスタ15のゲート
と高圧電源Vpp間にはＰチャネル型MOSトランジスタ25の
電流通路が接続され、このMOSトランジスタ25のゲート
には出力ノードNBが接続される。このように上記MOSト
ランジスタ15のドレインとMOSトランジスタ25のゲー
ト、及び上記MOSトランジスタ25のドレインとMOSトラン
ジスタ15のゲートがそれぞれ相互に接続されることによ
り、MOSトランジスタ15のドレイン電位がMOSトランジス
タ25のゲートにフィードバックされ、出力ノードNBのレ
ベルが完全にVppレベルあるいは0Vになるように構成さ
れている。上記MOSトランジスタ24のドレインには高圧
電源Vppが接続され、ソースと接地点Vss間にはＮチャネ
ル型MOSトランジスタ26〜28のドレイン，ソース間の電
流通路が直列接続される。上記MOSトランジスタ26のゲ
ートには高圧電源Vppが接続され、上記MOSトランジスタ
27のゲートには電源Vccが接続される。上記MOSトランジ
スタ28のゲートには、上記CMOSインバータ13の出力ノー
ドNAが接続される。上記MOSトランジスタ26,27は、MOS
トランジスタ28を保護するための電位差緩和回路29を構
成している。上記MOSトランジスタ24,26〜28は、基本的
にはインバータ30を構成しており、このインバータ30の
出力ノードNCにはソース線SLが接続される。
次に、上記第１図に示された回路の動作を第２図を参照
しつつ説明する。第２図は、上記第１図に示したソース
電位発生回路VGが含まれたメモリ装置のデータ読み出し
モード、書き込みモード、及び消去モードにおける高圧
電源Vpp、ソース電位発生回路VGの出力信号VS、ノードN
A,NB、ワード線WL、データ線DL、消去回路ECの出力信号
HE、及び消去信号ERの各電位を示している。
しつつ説明する。第２図は、上記第１図に示したソース
電位発生回路VGが含まれたメモリ装置のデータ読み出し
モード、書き込みモード、及び消去モードにおける高圧
電源Vpp、ソース電位発生回路VGの出力信号VS、ノードN
A,NB、ワード線WL、データ線DL、消去回路ECの出力信号
HE、及び消去信号ERの各電位を示している。
データ読み出しモードには、高圧電源Vppとして5Vが供
給される。選択されたメモリセルトランジスタMCij（ｉ
＝１〜m,j＝１〜ｎ）には、カラムデコーダCDにより選
択されたデータ線DLjを介してドレインに2V、ロウデコ
ーダRDにより選択されたワード線WLiを介して制御ゲー
トに5Vが供給される。消去信号ERは“L"レベル（＝0V）
であり、各メモリセルトランジスタMC11〜MCmnの消去ゲ
ートには、消去回路ECから消去線ELを介して0V（接地電
位）の信号HEが与えられる。ソース電位発生回路VGは、
上記消去信号ERの“L"レベルにより、CMOSインバータ13
の出力が“H"レベル（＝5V）となり、MOSトランジスタ1
5,21のゲートに、“Vcc−VTH16"なる電位が印加され
る。ここで、VTH16は、MOSトランジスタ16の閾値電圧で
ある。これにより、MOSトランジスタ21がオン状態とな
ってノードNBの電位が低下し、MOSトランジスタ25のゲ
ートにフィードバックがかかる。これによって、MOSト
ランジスタ25がオン状態となり、MOSトランジスタ15の
ゲート電位がVppレベルとなり、MOSトランジスタ15が完
全にオフして、ノードNBが0Vとなる。上記ノードNBの0V
により、MOSトランジスタ24はオフ状態となる。更に、C
MOSインバータ13の出力ノードNAが5Vであることから、M
OSトランジスタ28がオン状態となり、インバータ29の出
力信号、すなわちソース電位発生回路VGの出力信号VSの
レベルは0Vとなる。従って、ソース線SLの電位は0Vとな
り、データ読み出しモードにおける各メモリセルトラン
ジスタMC11〜MCmnのソース電位は0Vとなる。
給される。選択されたメモリセルトランジスタMCij（ｉ
＝１〜m,j＝１〜ｎ）には、カラムデコーダCDにより選
択されたデータ線DLjを介してドレインに2V、ロウデコ
ーダRDにより選択されたワード線WLiを介して制御ゲー
トに5Vが供給される。消去信号ERは“L"レベル（＝0V）
であり、各メモリセルトランジスタMC11〜MCmnの消去ゲ
ートには、消去回路ECから消去線ELを介して0V（接地電
位）の信号HEが与えられる。ソース電位発生回路VGは、
上記消去信号ERの“L"レベルにより、CMOSインバータ13
の出力が“H"レベル（＝5V）となり、MOSトランジスタ1
5,21のゲートに、“Vcc−VTH16"なる電位が印加され
る。ここで、VTH16は、MOSトランジスタ16の閾値電圧で
ある。これにより、MOSトランジスタ21がオン状態とな
ってノードNBの電位が低下し、MOSトランジスタ25のゲ
ートにフィードバックがかかる。これによって、MOSト
ランジスタ25がオン状態となり、MOSトランジスタ15の
ゲート電位がVppレベルとなり、MOSトランジスタ15が完
全にオフして、ノードNBが0Vとなる。上記ノードNBの0V
により、MOSトランジスタ24はオフ状態となる。更に、C
MOSインバータ13の出力ノードNAが5Vであることから、M
OSトランジスタ28がオン状態となり、インバータ29の出
力信号、すなわちソース電位発生回路VGの出力信号VSの
レベルは0Vとなる。従って、ソース線SLの電位は0Vとな
り、データ読み出しモードにおける各メモリセルトラン
ジスタMC11〜MCmnのソース電位は0Vとなる。
データ書き込みモード時には、高圧電源Vppの電圧とし
て12Vが印加される。選択されたメモリセルトランジス
タにMCijには、カラムデコーダCDにより選択されたデー
タ線DLjを介してドレインに8V、ロウデコーダRDにより
選択されたワード線WLiを介して制御ゲートに12Vが供給
される。各メモリセルトランジスタMC11〜MCmnの消去ゲ
ートには、消去回路ECから消去線ELを介して5Vの信号HE
が与えられる。消去信号ERは“L"レベルのままであるの
で、ソース電位発生回路VGは読み出しモード時と同様に
始めはMOSトランジスタ15,21のゲートに“Vcc−VTH16"
なる電圧が印加される。MOSトランジスタ15は、ソース
にVpp＝12Vが印加されているために完全にカットオフせ
ず、MOSトランジスタ21もオン状態であるため、出力ノ
ードNBの電位はMOSトランジスタ15の導通抵抗とMOSトラ
ンジスタ19〜21の導通抵抗の和との比で決定される電位
（“L"レベル）となる。上記ノードNBの“L"レベルによ
りMOSトランジスタ25がオン状態となり、フィードバッ
クがかかってMOSトランジスタ15のゲート電位がVpp＝12
Vとなり、このトランジスタ15が完全にカットオフ状態
となる。よって、ノードNBは0Vとなり、MOSトランジス
タ24がオフ状態となる。ノードNAは読み出し時と同様に
5Vであるので、トランジスタ28がオン状態となり、出力
信号VSの電位は0Vとなる。従って、データ書き込みモー
ドにおける各メモリセルトランジスタMC11〜MCmnのソー
ス電位は0Vとなる。
て12Vが印加される。選択されたメモリセルトランジス
タにMCijには、カラムデコーダCDにより選択されたデー
タ線DLjを介してドレインに8V、ロウデコーダRDにより
選択されたワード線WLiを介して制御ゲートに12Vが供給
される。各メモリセルトランジスタMC11〜MCmnの消去ゲ
ートには、消去回路ECから消去線ELを介して5Vの信号HE
が与えられる。消去信号ERは“L"レベルのままであるの
で、ソース電位発生回路VGは読み出しモード時と同様に
始めはMOSトランジスタ15,21のゲートに“Vcc−VTH16"
なる電圧が印加される。MOSトランジスタ15は、ソース
にVpp＝12Vが印加されているために完全にカットオフせ
ず、MOSトランジスタ21もオン状態であるため、出力ノ
ードNBの電位はMOSトランジスタ15の導通抵抗とMOSトラ
ンジスタ19〜21の導通抵抗の和との比で決定される電位
（“L"レベル）となる。上記ノードNBの“L"レベルによ
りMOSトランジスタ25がオン状態となり、フィードバッ
クがかかってMOSトランジスタ15のゲート電位がVpp＝12
Vとなり、このトランジスタ15が完全にカットオフ状態
となる。よって、ノードNBは0Vとなり、MOSトランジス
タ24がオフ状態となる。ノードNAは読み出し時と同様に
5Vであるので、トランジスタ28がオン状態となり、出力
信号VSの電位は0Vとなる。従って、データ書き込みモー
ドにおける各メモリセルトランジスタMC11〜MCmnのソー
ス電位は0Vとなる。
データ消去モードでは、高圧電源Vppとして12Vが供給さ
れる。本実施例では、メモリセルアレイMCAの全てのビ
ット（全てのメモリセルトランジスタMC11〜MCmn）が一
括して消去されるタイプであるので、ロウデコーダRD及
びカラムデコーダCDの出力に基づいて、全てのメモリセ
ルトランジスタMC11〜MCmnの制御ゲート、及びドレイン
が0V（接地電位）に設定される。各消去ゲートには、消
去回路ECから消去線ELを介して20Vの消去信号HEが供給
される。上記20Vの消去信号HEの電圧は、例えば上記高
圧電源Vppの電圧を図示しない昇圧回路で昇圧すること
により生成される。一方、消去信号ERが“H"レベルとな
ることにより、ソース電位発生回路VGでは、CMOSインバ
ータ13の出力ノードNAが“L"レベルとなり、MOSトラン
ジスタ15がオン状態、21がオフ状態となる。よって、イ
ンバータ23の出力ノードNBは、Vppレベル、すなわち12V
となる。この時、ノードNBにゲートが接続されたMOSト
ランジスタ25はオフ状態である。また、MOSトランジス
タ24はオン状態、28はオフ状態となる。従って、ソース
電位発生回路VGの出力信号VSは、“Vpp−VTH24"（ここ
で、VTH24は、MOSトランジスタ24の閾値電圧）となる。
上記MOSトランジスタ24は、ドレイン及びゲートに高電
圧が印加されているため、基板のバイアスが深い状態で
動作するので、MOSトランジスタ24の閾値電圧VTH24を2V
とすると、“Vpp−VTH24＝10V"となる。従って、全ての
メモリセルトランジスタMC11〜MCmnのソースに10Vが印
加される。
れる。本実施例では、メモリセルアレイMCAの全てのビ
ット（全てのメモリセルトランジスタMC11〜MCmn）が一
括して消去されるタイプであるので、ロウデコーダRD及
びカラムデコーダCDの出力に基づいて、全てのメモリセ
ルトランジスタMC11〜MCmnの制御ゲート、及びドレイン
が0V（接地電位）に設定される。各消去ゲートには、消
去回路ECから消去線ELを介して20Vの消去信号HEが供給
される。上記20Vの消去信号HEの電圧は、例えば上記高
圧電源Vppの電圧を図示しない昇圧回路で昇圧すること
により生成される。一方、消去信号ERが“H"レベルとな
ることにより、ソース電位発生回路VGでは、CMOSインバ
ータ13の出力ノードNAが“L"レベルとなり、MOSトラン
ジスタ15がオン状態、21がオフ状態となる。よって、イ
ンバータ23の出力ノードNBは、Vppレベル、すなわち12V
となる。この時、ノードNBにゲートが接続されたMOSト
ランジスタ25はオフ状態である。また、MOSトランジス
タ24はオン状態、28はオフ状態となる。従って、ソース
電位発生回路VGの出力信号VSは、“Vpp−VTH24"（ここ
で、VTH24は、MOSトランジスタ24の閾値電圧）となる。
上記MOSトランジスタ24は、ドレイン及びゲートに高電
圧が印加されているため、基板のバイアスが深い状態で
動作するので、MOSトランジスタ24の閾値電圧VTH24を2V
とすると、“Vpp−VTH24＝10V"となる。従って、全ての
メモリセルトランジスタMC11〜MCmnのソースに10Vが印
加される。
これによって、各メモリセルトランジスタMC11〜MCmnに
おいて、消去モード時に、消去ゲート（20V）とソース
領域（10V）間に印加される電位差は“20V−10V＝10V"
となる。このように消去ゲートとソース領域との間に印
加される電位差を低減することにより、これらの間に介
在される酸化膜の厚さが、例えば300Åの場合でも、こ
の酸化膜にかかる電界は3.3MV/cm程度にまで低減され
る。従って、消去ゲートとソース領域との間には、耐圧
を上げるための厚い酸化膜は不要となる。上記消去ゲー
トとソース領域との間の酸化膜としては、メモリセルト
ランジスタの第１のゲート酸化膜（チャネル領域と浮遊
ゲート間に形成される酸化膜）の形成工程において、ソ
ース領域上に成長する酸化膜（例えば、上記第１ゲート
酸化膜の膜厚が300Åの時、不純物濃度が高いソース領
域としてのn+拡散層上には500Å程度の膜厚の酸化膜が
形成される）と、第２ゲート酸化膜（浮遊ゲートと消去
ゲート間に形成される酸化膜）の形成時に上記第１ゲー
ト酸化膜上に成長する酸化膜（ほとんど成長しない）だ
けの約500Åの酸化膜上に消去ゲートを配線するだけで
充分な耐圧が得られる。従って、消去ゲートとソース領
域との間の酸化膜の膜厚を厚くすることなく、この部分
の絶縁膜の絶縁破壊耐圧を向上でき不揮発性半導体メモ
リ装置の信頼性を高めることができる。
おいて、消去モード時に、消去ゲート（20V）とソース
領域（10V）間に印加される電位差は“20V−10V＝10V"
となる。このように消去ゲートとソース領域との間に印
加される電位差を低減することにより、これらの間に介
在される酸化膜の厚さが、例えば300Åの場合でも、こ
の酸化膜にかかる電界は3.3MV/cm程度にまで低減され
る。従って、消去ゲートとソース領域との間には、耐圧
を上げるための厚い酸化膜は不要となる。上記消去ゲー
トとソース領域との間の酸化膜としては、メモリセルト
ランジスタの第１のゲート酸化膜（チャネル領域と浮遊
ゲート間に形成される酸化膜）の形成工程において、ソ
ース領域上に成長する酸化膜（例えば、上記第１ゲート
酸化膜の膜厚が300Åの時、不純物濃度が高いソース領
域としてのn+拡散層上には500Å程度の膜厚の酸化膜が
形成される）と、第２ゲート酸化膜（浮遊ゲートと消去
ゲート間に形成される酸化膜）の形成時に上記第１ゲー
ト酸化膜上に成長する酸化膜（ほとんど成長しない）だ
けの約500Åの酸化膜上に消去ゲートを配線するだけで
充分な耐圧が得られる。従って、消去ゲートとソース領
域との間の酸化膜の膜厚を厚くすることなく、この部分
の絶縁膜の絶縁破壊耐圧を向上でき不揮発性半導体メモ
リ装置の信頼性を高めることができる。
また、消去ゲートとソース領域との間に厚い酸化膜を選
択的に形成する際のエッチングする工程により生ずるフ
ィールド酸化膜の膜厚の大幅な目減りや、バーズビーク
部分のエッチングによる基板表面のえぐれ部分の形成等
はない。これによって、フィールド酸化膜がエッチング
されることに起因して生ずる素子間のリークやメモリセ
ルトランジスタの特性の変動を抑制できる。更に、ソー
ス電位発生回路VGから出力される信号VSの電位は、CMOS
インバータ13の出力ノードNAの充電能力を変えることに
より、ノードNAの電圧レベルの立ち上がりの傾斜を制御
でき、メモリセルトランジスタで必要とする特性に合わ
せて放電速度を調整することができる。
択的に形成する際のエッチングする工程により生ずるフ
ィールド酸化膜の膜厚の大幅な目減りや、バーズビーク
部分のエッチングによる基板表面のえぐれ部分の形成等
はない。これによって、フィールド酸化膜がエッチング
されることに起因して生ずる素子間のリークやメモリセ
ルトランジスタの特性の変動を抑制できる。更に、ソー
ス電位発生回路VGから出力される信号VSの電位は、CMOS
インバータ13の出力ノードNAの充電能力を変えることに
より、ノードNAの電圧レベルの立ち上がりの傾斜を制御
でき、メモリセルトランジスタで必要とする特性に合わ
せて放電速度を調整することができる。
ところで、上記第１図に示された回路を集積回路化する
ためにパターン形成する場合、制御ゲート電極とソース
領域のパターンを平行に形成し、且つこれらのパターン
と交差させて消去ゲート電極のパターンを形成する。こ
の際、ソース配線を拡散層で形成し、この拡散層からな
るソース配線にソース電位を印加すると、ソース電位発
生回路VGから遠いメモリセルトランジスタのソース電位
は、比較的抵抗値が高い拡散抵抗の存在により電位の設
定が難しくなる。そこで、ソース領域上に絶縁層を介し
てアルミニウムからなるソース配線を形成し、上記絶縁
層にコンタクトホールを形成して各ソース領域と上記ソ
ース配線とを接続することにより、ソース配線の抵抗値
を低減させることができる。上記ソース配線としては、
各ドレインを接続している第１層目のアルミニウム配線
層上に絶縁膜を介して形成された第２層目のアルミニウ
ム配線が用いられる。この第２層目のアルミニウム配線
のパターンは、上記第１層目のアルミニウム配線のパタ
ーンと交差する方向に形成される。これによって、ソー
ス配線の抵抗値が下がり、ソース電位を所定の電位に正
しく設定することが可能となる。
ためにパターン形成する場合、制御ゲート電極とソース
領域のパターンを平行に形成し、且つこれらのパターン
と交差させて消去ゲート電極のパターンを形成する。こ
の際、ソース配線を拡散層で形成し、この拡散層からな
るソース配線にソース電位を印加すると、ソース電位発
生回路VGから遠いメモリセルトランジスタのソース電位
は、比較的抵抗値が高い拡散抵抗の存在により電位の設
定が難しくなる。そこで、ソース領域上に絶縁層を介し
てアルミニウムからなるソース配線を形成し、上記絶縁
層にコンタクトホールを形成して各ソース領域と上記ソ
ース配線とを接続することにより、ソース配線の抵抗値
を低減させることができる。上記ソース配線としては、
各ドレインを接続している第１層目のアルミニウム配線
層上に絶縁膜を介して形成された第２層目のアルミニウ
ム配線が用いられる。この第２層目のアルミニウム配線
のパターンは、上記第１層目のアルミニウム配線のパタ
ーンと交差する方向に形成される。これによって、ソー
ス配線の抵抗値が下がり、ソース電位を所定の電位に正
しく設定することが可能となる。
第３図は、この発明の第２の実施例に係わる不揮発性半
導体メモリ装置について説明するためのブロック図であ
る。上記第１の実施例ではメモリセルアレイMCA中の全
てのビットを一括して消去するタイプを示したのに対
し、この第２の実施例ではメモリセルアレイMCAを複数
（ｋ個）のブロックに分割し、各メモリセルに記憶され
たデータをブロック単位で消去するようにしている。各
々のメモリセルブロックBMC-1〜BMC-kにはそれぞれ対応
して、ソース電位発生回路VG-1〜VG-k及び消去回路EC-1
〜EC-kが設けられる。上記各メモリセルブロックBMC-1
〜BMC-k中には、図示しないメモリセルトランジスタが
マトリクス状に配置されており、これらのメモリセルト
ランジスタの消去ゲートには消去線SL1〜SLkが各ブロッ
ク毎に一括して接続されている。これらの消去線SL1〜S
Lkはそれぞれ各々のブロックBMC-1〜BMC-k間で独立して
おり、ソース電位発生回路VG-1〜VG-kの出力VS1〜VSkが
供給される。上記消去回路EC-1〜EC-kにはブロック消去
デコーダ回路BEDが接続され、この回路BEDの出力でメモ
リセルブロックBMC-1〜BMC-kの中から消去が行なわれる
メモリセルブロックが選択される。このブロック単位で
の消去を行う場合、消去を行なうブロックのソース線SL
h（ｈ＝１〜ｋ）の電位、すなわちソース電位発生回路V
Ghの出力信号VShのみを10V程度まで上昇させ、消去を行
なわないブロックのソース線の電位は0Vに設定される。
消去を行なわないブロックには、消去ゲートに0Vが印加
されており、且つソース線の電位も0Vとなるので消去を
行なわないブロックへ加わるストレスは最小限に抑制さ
れる。
導体メモリ装置について説明するためのブロック図であ
る。上記第１の実施例ではメモリセルアレイMCA中の全
てのビットを一括して消去するタイプを示したのに対
し、この第２の実施例ではメモリセルアレイMCAを複数
（ｋ個）のブロックに分割し、各メモリセルに記憶され
たデータをブロック単位で消去するようにしている。各
々のメモリセルブロックBMC-1〜BMC-kにはそれぞれ対応
して、ソース電位発生回路VG-1〜VG-k及び消去回路EC-1
〜EC-kが設けられる。上記各メモリセルブロックBMC-1
〜BMC-k中には、図示しないメモリセルトランジスタが
マトリクス状に配置されており、これらのメモリセルト
ランジスタの消去ゲートには消去線SL1〜SLkが各ブロッ
ク毎に一括して接続されている。これらの消去線SL1〜S
Lkはそれぞれ各々のブロックBMC-1〜BMC-k間で独立して
おり、ソース電位発生回路VG-1〜VG-kの出力VS1〜VSkが
供給される。上記消去回路EC-1〜EC-kにはブロック消去
デコーダ回路BEDが接続され、この回路BEDの出力でメモ
リセルブロックBMC-1〜BMC-kの中から消去が行なわれる
メモリセルブロックが選択される。このブロック単位で
の消去を行う場合、消去を行なうブロックのソース線SL
h（ｈ＝１〜ｋ）の電位、すなわちソース電位発生回路V
Ghの出力信号VShのみを10V程度まで上昇させ、消去を行
なわないブロックのソース線の電位は0Vに設定される。
消去を行なわないブロックには、消去ゲートに0Vが印加
されており、且つソース線の電位も0Vとなるので消去を
行なわないブロックへ加わるストレスは最小限に抑制さ
れる。
なお、上記ソース電位発生回路VGは上記第１図に示され
た回路構成に限られるものではなく、種々の変形が可能
である。例えば、上記実施例ではソース電位発生回路VG
中の電位差緩和回路18,22,29としてエンハンスメントタ
イプのMOSトランジスタ16,17,19,20,26,27を用いたが、
第４図に示されるようにディプレーションタイプのMOS
トランジスタ16D,17D,19D,20D,26D,27Dで構成しても良
い。第４図に示されるような構成であっても実質的には
上記第１図に示されたソース電位発生回路VGと同様な動
作を行ない同じ効果が得られる。
た回路構成に限られるものではなく、種々の変形が可能
である。例えば、上記実施例ではソース電位発生回路VG
中の電位差緩和回路18,22,29としてエンハンスメントタ
イプのMOSトランジスタ16,17,19,20,26,27を用いたが、
第４図に示されるようにディプレーションタイプのMOS
トランジスタ16D,17D,19D,20D,26D,27Dで構成しても良
い。第４図に示されるような構成であっても実質的には
上記第１図に示されたソース電位発生回路VGと同様な動
作を行ない同じ効果が得られる。
第５図は、上記ソース電位発生回路VGの更に他の構成例
を示している。上記第１図に示された回路にあっては、
MOSトランジスタ28をCMOSインバータ13の出力で導通制
御していたのに対し、第５図に示される回路では、MOS
トランジスタ28は、入力ノードがノードNBに接続された
インバータ31の出力で導通制御される。また、電位差緩
和回路22,29を構成するMOSトランジスタ19,20,26,27と
してディプレーション型のMOSトランジスタ19D,20D,26
D,27Dが設けられている。上記インバータ31は、Ｐチャ
ネル型MOSトランジスタ32、ディプレッション型MOSトラ
ンジスタ33D,34D、及びＮチャネル型MOSトランジスタ35
とから構成されている。上記MOSトランジスタ32のソー
スには高圧電源Vppが、ゲートにはノードNBがそれぞれ
接続される。MOSトランジスタ32のドレインと接地点Vss
間には、MOSトランジスタ33D,34D,35の電流通路が直列
接続される。上記MOSトランジスタ33D,34DはMOSトラン
ジスタ35を保護するための電位差緩和回路36を構成して
おり、MOSトランジスタ33Dのゲートには高圧電源Vpp
が、34Dのゲートには電源Vccがそれぞれ接続される。上
記MOSトランジスタ35のゲートには、上記ノードNBが接
続される。そして、上記インバータ31の出力ノードNDで
あるMOSトランジスタ32と33Dとの接続点には、上記MOS
トランジスタ28のゲートが接続される。
を示している。上記第１図に示された回路にあっては、
MOSトランジスタ28をCMOSインバータ13の出力で導通制
御していたのに対し、第５図に示される回路では、MOS
トランジスタ28は、入力ノードがノードNBに接続された
インバータ31の出力で導通制御される。また、電位差緩
和回路22,29を構成するMOSトランジスタ19,20,26,27と
してディプレーション型のMOSトランジスタ19D,20D,26
D,27Dが設けられている。上記インバータ31は、Ｐチャ
ネル型MOSトランジスタ32、ディプレッション型MOSトラ
ンジスタ33D,34D、及びＮチャネル型MOSトランジスタ35
とから構成されている。上記MOSトランジスタ32のソー
スには高圧電源Vppが、ゲートにはノードNBがそれぞれ
接続される。MOSトランジスタ32のドレインと接地点Vss
間には、MOSトランジスタ33D,34D,35の電流通路が直列
接続される。上記MOSトランジスタ33D,34DはMOSトラン
ジスタ35を保護するための電位差緩和回路36を構成して
おり、MOSトランジスタ33Dのゲートには高圧電源Vpp
が、34Dのゲートには電源Vccがそれぞれ接続される。上
記MOSトランジスタ35のゲートには、上記ノードNBが接
続される。そして、上記インバータ31の出力ノードNDで
あるMOSトランジスタ32と33Dとの接続点には、上記MOS
トランジスタ28のゲートが接続される。
次に、上記第５図に示された回路の動作を説明する。デ
ータの読み出しモード及び書き込みモードにあっては、
消去信号ERは“L"レベル（＝0V）であり、CMOSインバー
タ13の出力ノードNAは、“H"レベルとなる。この“H"レ
ベルが、トランスファゲートであるMOSトランジスタ16,
17の電流通路を介してMOSトランジスタ15,21のゲートに
伝達され、MOSトランジスタ15がオフ状態、21がオン状
態となる。よって、ノードNBが接地電位0Vとなり、イン
バータ31の出力は“H"レベルとなる。これによって、ノ
ードNDの電位は5Vとなり、MOSトランジスタ28がオン状
態となる。一方、ノードNBの電位は0Vであるので、MOS
トランジスタ24がオフ状態となり、出力信号VSは0Vにな
る。従って、メモリセルトランジスタMC11〜MCmnのソー
ス電位も0Vとなる。
ータの読み出しモード及び書き込みモードにあっては、
消去信号ERは“L"レベル（＝0V）であり、CMOSインバー
タ13の出力ノードNAは、“H"レベルとなる。この“H"レ
ベルが、トランスファゲートであるMOSトランジスタ16,
17の電流通路を介してMOSトランジスタ15,21のゲートに
伝達され、MOSトランジスタ15がオフ状態、21がオン状
態となる。よって、ノードNBが接地電位0Vとなり、イン
バータ31の出力は“H"レベルとなる。これによって、ノ
ードNDの電位は5Vとなり、MOSトランジスタ28がオン状
態となる。一方、ノードNBの電位は0Vであるので、MOS
トランジスタ24がオフ状態となり、出力信号VSは0Vにな
る。従って、メモリセルトランジスタMC11〜MCmnのソー
ス電位も0Vとなる。
消去モード時には、消去信号ERが“H"レベル（＝5V）と
なり、ノードNAは“L"レベル（＝0V）、ノードNBは、
“H"レベル（＝12V）、及びノードNDは“L"レベル（＝0
V）となり、MOSトランジスタ24はオン状態、28はオフ状
態となる。従って、ソース電位発生回路VGの出力信号VS
としては、高圧電源Vppの電圧である12VからMOSトラン
ジスタ24の閾値電圧VTH24分低下した電位となる。MOSト
ランジスタ24の閾値電圧VTH24を2Vとすると、“12V−2V
＝10V"が各メモリセルトランジスタMC11〜MCmnソースに
供給され、消去ゲートとソース領域との間の電位差が緩
和される。
なり、ノードNAは“L"レベル（＝0V）、ノードNBは、
“H"レベル（＝12V）、及びノードNDは“L"レベル（＝0
V）となり、MOSトランジスタ24はオン状態、28はオフ状
態となる。従って、ソース電位発生回路VGの出力信号VS
としては、高圧電源Vppの電圧である12VからMOSトラン
ジスタ24の閾値電圧VTH24分低下した電位となる。MOSト
ランジスタ24の閾値電圧VTH24を2Vとすると、“12V−2V
＝10V"が各メモリセルトランジスタMC11〜MCmnソースに
供給され、消去ゲートとソース領域との間の電位差が緩
和される。
上記第５図に示された回路の特徴は、ノードNDに12Vの
電圧を印加するようにした点にある。通常、データ“0"
の書込み時には、ホットエレクトロンを発生させ、浮遊
ゲートに電子を注入する。この際、メモリセルトランジ
スタのドレイン，ソース間に数mAの書き込み電流が流れ
る。従って、例えば出力が８ビット構成であるメモリ装
置では、最大数10mAの電流が流れる。この数10mAの電流
をMOSトランジスタ28で駆動するためには、MOSトランジ
スタ28には大きな電流駆動能力、換言すれば大きなパタ
ーン面積が必要となる。例えば、MOSトランジスタ28の
ゲート電位が5Vの場合、MOSトランジスタ28のチャネル
長が３μｍであるとすると、チャネル幅は約1000μｍも
必要である。このため、MOSトランジスタ28は、パター
ンレイアウト上かなり大きな面積を占めてしまう。上記
第５図に示された回路では、MOSトランジスタ28のゲー
ト電圧VGが12Vであるので、このMOSトランジスタ28は３
極管動作しており、トランジスタ28の閾値電圧VTH28を
例えば1Vとすると、同じ電流（数10mA）流すために必要
なMOSトランジスタ28のチャネル幅は、 となる。従って、MOSトランジスタ28のチャネル幅は、3
60μｍとなり、チップ占有面積の増加を抑制することが
できる。
電圧を印加するようにした点にある。通常、データ“0"
の書込み時には、ホットエレクトロンを発生させ、浮遊
ゲートに電子を注入する。この際、メモリセルトランジ
スタのドレイン，ソース間に数mAの書き込み電流が流れ
る。従って、例えば出力が８ビット構成であるメモリ装
置では、最大数10mAの電流が流れる。この数10mAの電流
をMOSトランジスタ28で駆動するためには、MOSトランジ
スタ28には大きな電流駆動能力、換言すれば大きなパタ
ーン面積が必要となる。例えば、MOSトランジスタ28の
ゲート電位が5Vの場合、MOSトランジスタ28のチャネル
長が３μｍであるとすると、チャネル幅は約1000μｍも
必要である。このため、MOSトランジスタ28は、パター
ンレイアウト上かなり大きな面積を占めてしまう。上記
第５図に示された回路では、MOSトランジスタ28のゲー
ト電圧VGが12Vであるので、このMOSトランジスタ28は３
極管動作しており、トランジスタ28の閾値電圧VTH28を
例えば1Vとすると、同じ電流（数10mA）流すために必要
なMOSトランジスタ28のチャネル幅は、 となる。従って、MOSトランジスタ28のチャネル幅は、3
60μｍとなり、チップ占有面積の増加を抑制することが
できる。
第６図に、上述した第５図の回路における各動作モード
と高圧電源Vpp、ソース電位発生回路VGの出力信号VS、
ノードND,NB、ワード線WL、データ線DL、消去回路ECの
出力信号HE、及び消去信号ERの各電位との関係を一括し
て示す。
と高圧電源Vpp、ソース電位発生回路VGの出力信号VS、
ノードND,NB、ワード線WL、データ線DL、消去回路ECの
出力信号HE、及び消去信号ERの各電位との関係を一括し
て示す。
第７図は、ソース電位発生回路VGの別の構成例を示して
いる。この回路は、上記第１図に示された回路における
MOSトランジスタ24,26〜28を削除し、ノードNBの電位を
回路VGの出力信号VSとして用いるようにしたものであ
る。この回路は、ソース電位発生回路VGの出力電位をMO
Sトランジスタ24の閾値電圧VTH24分だけ低下させなくて
も良い場合、すなわちソース線SLに高圧電源Vppの電圧
がそのまま印加可能（12Vが印加可能）なメモリセルト
ランジスタに対して適用される。
いる。この回路は、上記第１図に示された回路における
MOSトランジスタ24,26〜28を削除し、ノードNBの電位を
回路VGの出力信号VSとして用いるようにしたものであ
る。この回路は、ソース電位発生回路VGの出力電位をMO
Sトランジスタ24の閾値電圧VTH24分だけ低下させなくて
も良い場合、すなわちソース線SLに高圧電源Vppの電圧
がそのまま印加可能（12Vが印加可能）なメモリセルト
ランジスタに対して適用される。
上記第７図に示される回路において、データの読み出
し、書き込み、及び消去の各モードにおける各メモリセ
ルトランジスタMC11〜MCmnの制御ゲート，ドレイン，消
去ゲートに供給される電位は、上記第１図に示された回
路と同様であり、消去モードにおけるソース線SLの電位
のみが異なる。第８図に各動作モードでの高圧電源Vp
p、回路VGの出力信号VS、ワード線WL、データ線DL、消
去回路ECの出力信号HE、及び消去信号ERの各電位を一括
して示す。
し、書き込み、及び消去の各モードにおける各メモリセ
ルトランジスタMC11〜MCmnの制御ゲート，ドレイン，消
去ゲートに供給される電位は、上記第１図に示された回
路と同様であり、消去モードにおけるソース線SLの電位
のみが異なる。第８図に各動作モードでの高圧電源Vp
p、回路VGの出力信号VS、ワード線WL、データ線DL、消
去回路ECの出力信号HE、及び消去信号ERの各電位を一括
して示す。
上記第７図に示された回路構成では、消去モードにおけ
る消去ゲートとソース領域との電位差は“20V−12V＝8
V"となる。例えば両者の間に介在される酸化膜の厚さが
300Åであるとすると、加わる電界は約2.7MV/cmとな
り、酸化膜の絶縁破壊を更に起こり難くでき、よりメモ
リ装置の信頼性を向上できる。
る消去ゲートとソース領域との電位差は“20V−12V＝8
V"となる。例えば両者の間に介在される酸化膜の厚さが
300Åであるとすると、加わる電界は約2.7MV/cmとな
り、酸化膜の絶縁破壊を更に起こり難くでき、よりメモ
リ装置の信頼性を向上できる。
第９図は、上述した各ソース電位発生回路VGよりも放電
特性を改善したもので、上記第１図に示されたソース電
位発生回路VGの出力ノードに放電特性制御回路37が設け
られている。この放電特性制御回路37は、CMOSインバー
タ13の出力で制御される。すなわち、CMOSインバータ13
の出力ノードNAには、Ｐチャネル型MOSトランジスタ38
とＮチャネル型MOSトランジスタ39とからなるCMOSイン
バータ40の入力ノードが接続される。このCMOSインバー
タ40の出力ノードには、Ｐチャネル型MOSトランジスタ4
1とＮチャネル型MOSトランジスタ42とからなるCMOSイン
バータ43の入力ノードが接続される。上記CMOSインバー
タ40の出力ノードと接地点Vss間には、キャパシタ44が
接続される。上記CMOSインバータ43の出力ノードには、
Ｐチャネル型MOSトランジスタ45とＮチャネル型MOSトラ
ンジスタ46とからなるCMOSインバータ47の入力ノードが
接続される。上記CMOSインバータ43の出力ノード接地点
Vss間には、キャパシタ48が接続される。上記CMOSイン
バータ47の出力ノードには、Ｐチャネル型MOSトランジ
スタ49及びＮチャネル型MOSトランジスタ50のゲートが
接続される。上記CMOSインバータ47の出力ノードと接地
点Vss間には、キャパシタ51が接続される。上記MOSトラ
ンジスタ49のソースと電源Vcc間には、Ｐチャネル型MOS
トランジスタ52のドレイン，ソース間の電流通路が接続
される。このMOSトランジスタ52のゲートには、消去信
号ERが供給される。上記MOSトランジスタ49,50のドレイ
ンは共通接続され、MOSトランジスタ50のソースには接
地点Vssが接続される。上記MOSトランジスタ49,50のド
レイン共通接続点（ノードNE）と接地点Vss間には、Ｎ
チャネル型MOSトランジスタ53のドレイン，ソース間の
電流通路が接続される。このMOSトランジスタ53のゲー
トには、消去信号ERが供給される。ソース電位発生回路
VGの出力ノード、換言すればMOSトランジスタ24,26のド
レイン共通接続点（ノードNC）と接地点Vss間には、Ｎ
チャネル型MOSトランジスタ54〜56の電流通路が直列接
続される。上記MOSトランジスタ54のゲートには高圧電
源Vppが、55のゲートには電源Vccがそれぞれ接続され
る。上記MOSトランジスタ54,55は、MOSトランジスタ56
を保護するための電位差緩和回路57を構成している。上
記MOSトランジスタ56のゲートには、上記ノードNEが接
続される。上記MOSトランジスタ49,50,52は、消去信号E
Rで動作が制御されるインバータ58を構成している。イ
ンバータ58は、消去信号ERが“L"レベルのときアクティ
ブ状態（インバータ動作を行ない）、“H"レベルのとき
ノンアクティブ状態となる。上記各インバータ40,43,4
7,58、及びキャパシタ44,48,51は、消去信号ERが“H"レ
ベルから“L"レベルへの変化時のノードNAの電位の立ち
上がりを遅らせるための遅延回路59を構成している。こ
れによって、MOSトランジスタ56のオフ状態からオン状
態への変化が遅らされる。一方、消去信号ERが“L"レベ
ルから“H"レベルへ変化する時には、MOSトランジスタ5
2がオフ状態、53がオン状態となることにより、ノードN
Eの電位が高速に“L"レベルとなり、MOSトランジスタ56
は急速にオフ状態となる。
特性を改善したもので、上記第１図に示されたソース電
位発生回路VGの出力ノードに放電特性制御回路37が設け
られている。この放電特性制御回路37は、CMOSインバー
タ13の出力で制御される。すなわち、CMOSインバータ13
の出力ノードNAには、Ｐチャネル型MOSトランジスタ38
とＮチャネル型MOSトランジスタ39とからなるCMOSイン
バータ40の入力ノードが接続される。このCMOSインバー
タ40の出力ノードには、Ｐチャネル型MOSトランジスタ4
1とＮチャネル型MOSトランジスタ42とからなるCMOSイン
バータ43の入力ノードが接続される。上記CMOSインバー
タ40の出力ノードと接地点Vss間には、キャパシタ44が
接続される。上記CMOSインバータ43の出力ノードには、
Ｐチャネル型MOSトランジスタ45とＮチャネル型MOSトラ
ンジスタ46とからなるCMOSインバータ47の入力ノードが
接続される。上記CMOSインバータ43の出力ノード接地点
Vss間には、キャパシタ48が接続される。上記CMOSイン
バータ47の出力ノードには、Ｐチャネル型MOSトランジ
スタ49及びＮチャネル型MOSトランジスタ50のゲートが
接続される。上記CMOSインバータ47の出力ノードと接地
点Vss間には、キャパシタ51が接続される。上記MOSトラ
ンジスタ49のソースと電源Vcc間には、Ｐチャネル型MOS
トランジスタ52のドレイン，ソース間の電流通路が接続
される。このMOSトランジスタ52のゲートには、消去信
号ERが供給される。上記MOSトランジスタ49,50のドレイ
ンは共通接続され、MOSトランジスタ50のソースには接
地点Vssが接続される。上記MOSトランジスタ49,50のド
レイン共通接続点（ノードNE）と接地点Vss間には、Ｎ
チャネル型MOSトランジスタ53のドレイン，ソース間の
電流通路が接続される。このMOSトランジスタ53のゲー
トには、消去信号ERが供給される。ソース電位発生回路
VGの出力ノード、換言すればMOSトランジスタ24,26のド
レイン共通接続点（ノードNC）と接地点Vss間には、Ｎ
チャネル型MOSトランジスタ54〜56の電流通路が直列接
続される。上記MOSトランジスタ54のゲートには高圧電
源Vppが、55のゲートには電源Vccがそれぞれ接続され
る。上記MOSトランジスタ54,55は、MOSトランジスタ56
を保護するための電位差緩和回路57を構成している。上
記MOSトランジスタ56のゲートには、上記ノードNEが接
続される。上記MOSトランジスタ49,50,52は、消去信号E
Rで動作が制御されるインバータ58を構成している。イ
ンバータ58は、消去信号ERが“L"レベルのときアクティ
ブ状態（インバータ動作を行ない）、“H"レベルのとき
ノンアクティブ状態となる。上記各インバータ40,43,4
7,58、及びキャパシタ44,48,51は、消去信号ERが“H"レ
ベルから“L"レベルへの変化時のノードNAの電位の立ち
上がりを遅らせるための遅延回路59を構成している。こ
れによって、MOSトランジスタ56のオフ状態からオン状
態への変化が遅らされる。一方、消去信号ERが“L"レベ
ルから“H"レベルへ変化する時には、MOSトランジスタ5
2がオフ状態、53がオン状態となることにより、ノードN
Eの電位が高速に“L"レベルとなり、MOSトランジスタ56
は急速にオフ状態となる。
第10図には、上記第９図に示された回路における消去信
号ER、ノードNA,NEの電位、信号VS、及び出力信号HEの
各タイミングチャートが示されている。
号ER、ノードNA,NEの電位、信号VS、及び出力信号HEの
各タイミングチャートが示されている。
上記第９図に示される回路においては、MOSトランジス
タ28と56との間で電流駆動能力（放電能力）に差をつけ
ている。具体的には、MOSトランジスタ56の電流駆動能
力をMOSトランジスタ28よりも大きく設定している。ま
た、出力信号VSの電位が、信号HEの電位の変化に対応し
て変化するように設定されている。これは、消去ゲート
の電位（＝信号HEの電位）と、ソース領域との間で電位
の立ち上がり及び立ち下がりにアンバランスが生じる
と、消去ゲートとソース領域との間の酸化膜に印加され
る電界を緩和する効果が半減してしまうからである。例
えば消去動作の開始時、消去信号ERが立ち上がると同時
に、信号HEの電位と信号VSの電位が立ち上がるが、信号
VSの電位が立ち上がる前に信号HEの電位が立ち上がって
しまうと、信号VSの電位が立ち上がる前の期間には消去
ゲートとソース領域間に介在される酸化膜に高い電界が
加わってしまう。一方、消去動作の終了時に、消去信号
ERが立ち下がると同時に信号HEの電位及び信号VSの電位
が立ち下がる。しかしながら、信号HEの電位が下がる前
に、信号VSの電位が急激に下がると、酸化膜には信号HE
の電位が低下するまでの期間に高電界が加わり、信号VS
の電位を各メモリセルトランジスタのソース領域に印加
した効果が薄れてしまう。よって、信号VSの立ち上がり
は信号HEの立ち上がりよりも早く、且つ立ち下がりは信
号HEの立ち下がりよりも遅くする必要がある。信号VSの
立ち上がりについては、特に問題を生じない。なぜな
ら、信号HEはメモリセルトランジスタMCの全ビットの消
去ゲートを充電するので、大きな容量を充電するために
立ち上がりが遅れ、しかも図示しない昇圧回路を用いて
比較的ゆっくり充電するため更に立ち上がりが遅れるた
めである。これに対し、信号VSの電位の立ち下がりは、
信号HEの立ち下がりより遅らせ、且つ遅過ぎなくするた
めに、電流駆動能力がやや小さいMOSトランジスタ28
（例えばチャネル長が３μｍの時、チャネル幅は200μ
ｍ）と電流駆動能力が大きいMOSトランジスタ56（例え
ばチャネル長３μｍの時、チャネル幅は1000μｍ）とを
用いて所定の時間差をもって２段階に放電させることに
より行なう。まず、MOSトランジスタ28が先にオンして
出力ノードを徐々に放電し、遅延回路59による遅延時間
経過後にMOSトランジスタ56がオンして出力ノードの放
電を加速する。このようにすれば、信号VSの電位は信号
HEの電位よりも遅れて徐々に低下し始め、信号HEの電位
が低下してから立ち下がりが遅れ過ぎることなく放電す
ることができる。
タ28と56との間で電流駆動能力（放電能力）に差をつけ
ている。具体的には、MOSトランジスタ56の電流駆動能
力をMOSトランジスタ28よりも大きく設定している。ま
た、出力信号VSの電位が、信号HEの電位の変化に対応し
て変化するように設定されている。これは、消去ゲート
の電位（＝信号HEの電位）と、ソース領域との間で電位
の立ち上がり及び立ち下がりにアンバランスが生じる
と、消去ゲートとソース領域との間の酸化膜に印加され
る電界を緩和する効果が半減してしまうからである。例
えば消去動作の開始時、消去信号ERが立ち上がると同時
に、信号HEの電位と信号VSの電位が立ち上がるが、信号
VSの電位が立ち上がる前に信号HEの電位が立ち上がって
しまうと、信号VSの電位が立ち上がる前の期間には消去
ゲートとソース領域間に介在される酸化膜に高い電界が
加わってしまう。一方、消去動作の終了時に、消去信号
ERが立ち下がると同時に信号HEの電位及び信号VSの電位
が立ち下がる。しかしながら、信号HEの電位が下がる前
に、信号VSの電位が急激に下がると、酸化膜には信号HE
の電位が低下するまでの期間に高電界が加わり、信号VS
の電位を各メモリセルトランジスタのソース領域に印加
した効果が薄れてしまう。よって、信号VSの立ち上がり
は信号HEの立ち上がりよりも早く、且つ立ち下がりは信
号HEの立ち下がりよりも遅くする必要がある。信号VSの
立ち上がりについては、特に問題を生じない。なぜな
ら、信号HEはメモリセルトランジスタMCの全ビットの消
去ゲートを充電するので、大きな容量を充電するために
立ち上がりが遅れ、しかも図示しない昇圧回路を用いて
比較的ゆっくり充電するため更に立ち上がりが遅れるた
めである。これに対し、信号VSの電位の立ち下がりは、
信号HEの立ち下がりより遅らせ、且つ遅過ぎなくするた
めに、電流駆動能力がやや小さいMOSトランジスタ28
（例えばチャネル長が３μｍの時、チャネル幅は200μ
ｍ）と電流駆動能力が大きいMOSトランジスタ56（例え
ばチャネル長３μｍの時、チャネル幅は1000μｍ）とを
用いて所定の時間差をもって２段階に放電させることに
より行なう。まず、MOSトランジスタ28が先にオンして
出力ノードを徐々に放電し、遅延回路59による遅延時間
経過後にMOSトランジスタ56がオンして出力ノードの放
電を加速する。このようにすれば、信号VSの電位は信号
HEの電位よりも遅れて徐々に低下し始め、信号HEの電位
が低下してから立ち下がりが遅れ過ぎることなく放電す
ることができる。
なお、上記遅延回路59は、インバータの駆動能力や数、
及びキャパシタの容量値や数、寄生抵抗、寄生容量等を
適切に選択あるいは調節して必要とする遅延特性を得る
ことができる。
及びキャパシタの容量値や数、寄生抵抗、寄生容量等を
適切に選択あるいは調節して必要とする遅延特性を得る
ことができる。
第９図に示された構成のソース電位発生回路VGによれ
ば、消去信号ERの変化時においても、消去ゲートとソー
ス領域との間に介在される酸化膜に、高電界が印加され
ることを常に防止できる。従って、消去信号の過渡状態
であっても確実な動作が期待でき、信頼性をより向上で
きる。
ば、消去信号ERの変化時においても、消去ゲートとソー
ス領域との間に介在される酸化膜に、高電界が印加され
ることを常に防止できる。従って、消去信号の過渡状態
であっても確実な動作が期待でき、信頼性をより向上で
きる。
第11図乃至第13図はそれぞれ、上記第１図に示されたソ
ース電位発生回路VGの更に別の構成例を示している。
ース電位発生回路VGの更に別の構成例を示している。
まず、第11図に示されたソース電位発生回路VGの構成に
ついて説明する。消去信号ERは、Ｐチャネル型MOSトラ
ンジスタ70とＮチャネル型MOSトランジスタ71とからな
るCMOSインバータ72の入力ノード、Ｎチャネル型MOSト
ランジスタ73のゲート、Ｐチャネル型MOSトランジスタ7
4とＮチャネル型MOSトランジスタ75とからなるCMOSイン
バータ76の入力ノード、Ｐチャネル型MOSトランジスタ7
7とＮチャネル型MOSトランジスタ78とからなるCMOSイン
バータ79の入力ノード、及びＮチャネル型MOSトランジ
スタ80のゲートにそれぞれ供給される。上記CMOSインバ
ータ72の出力ノードにはＮチャネル型MOSトランジスタ8
1のゲートが接続される。このMOSトランジスタ81のソー
スは接地点Vssに接続され、ドレインと高圧電源Vpp間に
はディプレッション型のMOSトランジスタ82,Pチャネル
型MOSトランジスタ83の電流通路が直列接続される。上
記MOSトランジスタ73のソースは接地点Vssに接続され、
ドレインと高圧電源Vpp間にはディプレッション型のMOS
トランジスタ84,Pチャネル型MOSトランジスタ85の電流
通路が直列接続される。上記MOSトランジスタ82,84のゲ
ートにはそれぞれ電源Vccが接続される。上記MOSトラン
ジスタ83のゲートにはMOSトランジスタ84と85の共通接
続点（ノードNG）が接続され、上記MOSトランジスタ85
のゲートにはMOSトランジスタ82と83の共通接続点（ノ
ードNF）が接続される。上記ノードNGには、Ｐチャネル
型MOSトランジスタ86のゲートが接続される。このMOSト
ランジスタ86のソースと高圧電源Vpp間には、ゲートが
高圧電源Vppに接続されたＮチャネル型MOSトランジスタ
87のソース，ドレイン間の電流通路が接続される。ま
た、上記MOSトランジスタ86のドレインと接地点Vss間に
は、ゲートが上記CMOSインバータ76の出力ノードNHに接
続されたＮチャネル型MOSトランジスタ88のドレイン，
ソース間の電流通路が接続される。上記CMOSインバータ
79の出力ノードには、遅延回路89の入力端が接続され
る。この遅延回路89は、４つのCMOSインバータ90〜93と
３つのキャパシタ94〜96とから成る。すなわち、CMOSイ
ンバータ79の出力ノードには、Ｐチャネル型MOSトラン
ジスタ97とＮチャネル型MOSトランジスタ98とからなるC
MOSインバータ90の入力ノードが接続される。上記CMOS
インバータ90の出力ノードには、Ｐチャネル型MOSトラ
ンジスタ99とＮチャネル型MOSトランジスタ100とからな
るCMOSインバータ91の入力ノードが接続される。また、
上記CMOSインバータ90の出力ノードと接地点Vss間に
は、キャパシタ94が接続される。上記CMOSインバータ91
の出力ノードには、Ｐチャネル型MOSトランジスタ101と
Ｎチャネル型MOSトランジスタ102とからなるCMOSインバ
ータ92の入力ノードが接続される。上記CMOSインバータ
91の出力ノードと接地点Vss間には、キャパシタ95が接
続される。上記CMOSインバータ92の出力ノードには、Ｐ
チャネル型MOSトランジスタ103とＮチャネル型MOSトラ
ンジスタ104とからなるCMOSインバータ93の入力ノード
が接続される。上記CMOSインバータ92の出力ノードと接
地点Vss間には、キャパシタ96が接続される。上記CMOS
インバータ93の出力ノードNIには、上記MOSトランジス
タ80のドレイン及びＮチャネル型MOSトランジスタ105の
ゲートが接続される。上記MOSトランジスタ80のソース
は接地点Vssに接続されており、上記MOSトランジスタ10
5のドレイン，ソース間の電流通路は、上記MOSトランジ
スタ86と88との共通接続点（ノードNJ）と接地点Vss間
に接続される。そして、上記ノードNJから出力信号VSが
出力される。
ついて説明する。消去信号ERは、Ｐチャネル型MOSトラ
ンジスタ70とＮチャネル型MOSトランジスタ71とからな
るCMOSインバータ72の入力ノード、Ｎチャネル型MOSト
ランジスタ73のゲート、Ｐチャネル型MOSトランジスタ7
4とＮチャネル型MOSトランジスタ75とからなるCMOSイン
バータ76の入力ノード、Ｐチャネル型MOSトランジスタ7
7とＮチャネル型MOSトランジスタ78とからなるCMOSイン
バータ79の入力ノード、及びＮチャネル型MOSトランジ
スタ80のゲートにそれぞれ供給される。上記CMOSインバ
ータ72の出力ノードにはＮチャネル型MOSトランジスタ8
1のゲートが接続される。このMOSトランジスタ81のソー
スは接地点Vssに接続され、ドレインと高圧電源Vpp間に
はディプレッション型のMOSトランジスタ82,Pチャネル
型MOSトランジスタ83の電流通路が直列接続される。上
記MOSトランジスタ73のソースは接地点Vssに接続され、
ドレインと高圧電源Vpp間にはディプレッション型のMOS
トランジスタ84,Pチャネル型MOSトランジスタ85の電流
通路が直列接続される。上記MOSトランジスタ82,84のゲ
ートにはそれぞれ電源Vccが接続される。上記MOSトラン
ジスタ83のゲートにはMOSトランジスタ84と85の共通接
続点（ノードNG）が接続され、上記MOSトランジスタ85
のゲートにはMOSトランジスタ82と83の共通接続点（ノ
ードNF）が接続される。上記ノードNGには、Ｐチャネル
型MOSトランジスタ86のゲートが接続される。このMOSト
ランジスタ86のソースと高圧電源Vpp間には、ゲートが
高圧電源Vppに接続されたＮチャネル型MOSトランジスタ
87のソース，ドレイン間の電流通路が接続される。ま
た、上記MOSトランジスタ86のドレインと接地点Vss間に
は、ゲートが上記CMOSインバータ76の出力ノードNHに接
続されたＮチャネル型MOSトランジスタ88のドレイン，
ソース間の電流通路が接続される。上記CMOSインバータ
79の出力ノードには、遅延回路89の入力端が接続され
る。この遅延回路89は、４つのCMOSインバータ90〜93と
３つのキャパシタ94〜96とから成る。すなわち、CMOSイ
ンバータ79の出力ノードには、Ｐチャネル型MOSトラン
ジスタ97とＮチャネル型MOSトランジスタ98とからなるC
MOSインバータ90の入力ノードが接続される。上記CMOS
インバータ90の出力ノードには、Ｐチャネル型MOSトラ
ンジスタ99とＮチャネル型MOSトランジスタ100とからな
るCMOSインバータ91の入力ノードが接続される。また、
上記CMOSインバータ90の出力ノードと接地点Vss間に
は、キャパシタ94が接続される。上記CMOSインバータ91
の出力ノードには、Ｐチャネル型MOSトランジスタ101と
Ｎチャネル型MOSトランジスタ102とからなるCMOSインバ
ータ92の入力ノードが接続される。上記CMOSインバータ
91の出力ノードと接地点Vss間には、キャパシタ95が接
続される。上記CMOSインバータ92の出力ノードには、Ｐ
チャネル型MOSトランジスタ103とＮチャネル型MOSトラ
ンジスタ104とからなるCMOSインバータ93の入力ノード
が接続される。上記CMOSインバータ92の出力ノードと接
地点Vss間には、キャパシタ96が接続される。上記CMOS
インバータ93の出力ノードNIには、上記MOSトランジス
タ80のドレイン及びＮチャネル型MOSトランジスタ105の
ゲートが接続される。上記MOSトランジスタ80のソース
は接地点Vssに接続されており、上記MOSトランジスタ10
5のドレイン，ソース間の電流通路は、上記MOSトランジ
スタ86と88との共通接続点（ノードNJ）と接地点Vss間
に接続される。そして、上記ノードNJから出力信号VSが
出力される。
上記第11図に示された回路において、MOSトランジスタ8
6は出力ノードNJの充電用であり、MOSトランジスタ88と
105は出力ノードNJの放電用である。充電用MOSトランジ
スタ86は、MOSトランジスタ70,71,73,81〜85からなり、
ノードNGを消去信号ERのレベルに基づいて高圧電源Vpp
の電位と接地点Vssの電位（0V）とに切り換える切換回
路106の出力でオン／オフ制御される。上記放電用MOSト
ランジスタ88の電流駆動能力は小さく、上記放電用MOS
トランジスタ105の電流駆動能力は大きく設計されてい
る。上記電流駆動能力の小さいMOSトランジスタ88は、C
MOSインバータ76の出力信号で高速にオン／オフ制御さ
れる。上記電流駆動能力の大きいMOSトランジスタ105
は、消去信号ERの“L"レベルから“H"レベルへの立ち上
がり時には、MOSトランジスタ80がオンすることにより
高速にオフされ、“H"レベルから“L"レベルへの立ち下
がり時には、遅延回路89の存在により所定の遅延時間を
持ってゆっくりとオンされる。
6は出力ノードNJの充電用であり、MOSトランジスタ88と
105は出力ノードNJの放電用である。充電用MOSトランジ
スタ86は、MOSトランジスタ70,71,73,81〜85からなり、
ノードNGを消去信号ERのレベルに基づいて高圧電源Vpp
の電位と接地点Vssの電位（0V）とに切り換える切換回
路106の出力でオン／オフ制御される。上記放電用MOSト
ランジスタ88の電流駆動能力は小さく、上記放電用MOS
トランジスタ105の電流駆動能力は大きく設計されてい
る。上記電流駆動能力の小さいMOSトランジスタ88は、C
MOSインバータ76の出力信号で高速にオン／オフ制御さ
れる。上記電流駆動能力の大きいMOSトランジスタ105
は、消去信号ERの“L"レベルから“H"レベルへの立ち上
がり時には、MOSトランジスタ80がオンすることにより
高速にオフされ、“H"レベルから“L"レベルへの立ち下
がり時には、遅延回路89の存在により所定の遅延時間を
持ってゆっくりとオンされる。
次に、上記第11図に示された回路の動作を詳しく説明す
る。消去モードにおいて、消去信号ERが“H"レベルとな
ると、切換回路106の出力ノードNGが“L"レベル（接地
電位）となり、MOSトランジスタ86はオン状態となる。
る。消去モードにおいて、消去信号ERが“H"レベルとな
ると、切換回路106の出力ノードNGが“L"レベル（接地
電位）となり、MOSトランジスタ86はオン状態となる。
CMOSインバータ76の出力ノードNHは“L"レベルとなるの
で、MOSトランジスタ88はオフ状態となる。また、MOSト
ランジスタ80がオンすることにより、MOSトランジスタ1
05はオフ状態となる。これによって、出力ノードNJは、
高圧電源VppからMOSトランジスタ87,86の電流通路を介
して充電される。上記出力ノードNJの電位、換言すれば
出力信号VSの電位は、高圧電源Vppの電位からＮチャネ
ル型MOSトランジスタ87の閾値電圧VTH87分低下して“Vp
p−VTH87"となる。
で、MOSトランジスタ88はオフ状態となる。また、MOSト
ランジスタ80がオンすることにより、MOSトランジスタ1
05はオフ状態となる。これによって、出力ノードNJは、
高圧電源VppからMOSトランジスタ87,86の電流通路を介
して充電される。上記出力ノードNJの電位、換言すれば
出力信号VSの電位は、高圧電源Vppの電位からＮチャネ
ル型MOSトランジスタ87の閾値電圧VTH87分低下して“Vp
p−VTH87"となる。
なお、上記MOSトランジスタ87として閾値電圧が0V付近
にあるイントリンシックタイプを用いたり、このMOSト
ランジスタ87を省略すれば、高圧電源Vppのレベルをほ
ぼそのまま出力できる。また、MOSトランジスタ86のソ
ースと高圧電源Vpp間に、ゲートとドレインとが接続さ
れた複数（ｘ個）のMOSトランジスタの電流通路を直列
接続して設ければ、出力信号VSの電位を“Vpp−xVTH"の
値に設定可能である。
にあるイントリンシックタイプを用いたり、このMOSト
ランジスタ87を省略すれば、高圧電源Vppのレベルをほ
ぼそのまま出力できる。また、MOSトランジスタ86のソ
ースと高圧電源Vpp間に、ゲートとドレインとが接続さ
れた複数（ｘ個）のMOSトランジスタの電流通路を直列
接続して設ければ、出力信号VSの電位を“Vpp−xVTH"の
値に設定可能である。
消去が終了し、消去信号ERが“L"レベルとなると、ノー
ドNGが“H"レベル（Vpp）となり、MOSトランジスタ86は
オフ状態となる。CMOSインバータ76の出力は“H"レベル
となり、MOSトランジスタ88がオンしてノードNJの放電
が開始される。この際、MOSトランジスタ88の電流駆動
能力は小さいので、ノードNJは徐々に放電される。MOS
トランジスタ80がオフ状態となるので、ノードNIの電位
は遅延回路89による遅延時間の経過後に“H"レベルとな
る。これによって、MOSトランジスタ105がオン状態とな
り、ノードNJは電流駆動能力の大きいMOSトランジスタ1
05によって放電される。
ドNGが“H"レベル（Vpp）となり、MOSトランジスタ86は
オフ状態となる。CMOSインバータ76の出力は“H"レベル
となり、MOSトランジスタ88がオンしてノードNJの放電
が開始される。この際、MOSトランジスタ88の電流駆動
能力は小さいので、ノードNJは徐々に放電される。MOS
トランジスタ80がオフ状態となるので、ノードNIの電位
は遅延回路89による遅延時間の経過後に“H"レベルとな
る。これによって、MOSトランジスタ105がオン状態とな
り、ノードNJは電流駆動能力の大きいMOSトランジスタ1
05によって放電される。
上記のような構成によれば、ノードNJの放電の初期には
電流駆動能力の小さなMOSトランジスタ88によって徐々
に放電が行われ、遅延回路89の遅延時間経過後にはMOS
トランジスタ88に加えて電流駆動能力の大きなMOSトラ
ンジスタ105によって急速に放電される。これによっ
て、消去ゲートの電位が充分に放電される前にソース線
SLの電位が低下して、消去ゲートとソース領域との間に
介在される絶縁膜に高電界が加わるのを確実に防止でき
る。更に、トランジスタ88と105とが時間差を持ってオ
ンし、放電が行われるので、ノードNJの放電時における
ピーク電流も抑制できる。一方、ノードNJの充電、換言
すればソース線SLの充電は、高速に行なわれ、消去ゲー
トに供給される信号HEの立ち上がりよりも早く設定され
ている。
電流駆動能力の小さなMOSトランジスタ88によって徐々
に放電が行われ、遅延回路89の遅延時間経過後にはMOS
トランジスタ88に加えて電流駆動能力の大きなMOSトラ
ンジスタ105によって急速に放電される。これによっ
て、消去ゲートの電位が充分に放電される前にソース線
SLの電位が低下して、消去ゲートとソース領域との間に
介在される絶縁膜に高電界が加わるのを確実に防止でき
る。更に、トランジスタ88と105とが時間差を持ってオ
ンし、放電が行われるので、ノードNJの放電時における
ピーク電流も抑制できる。一方、ノードNJの充電、換言
すればソース線SLの充電は、高速に行なわれ、消去ゲー
トに供給される信号HEの立ち上がりよりも早く設定され
ている。
なお、上記第11図に示された回路では、遅延回路89とし
て４つのCMOSインバータ90〜93と３つのキャパシタ94〜
96を設けたが、この構成に限らず種々の構成の遅延回路
を用いることができるのは言うまでもない。
て４つのCMOSインバータ90〜93と３つのキャパシタ94〜
96を設けたが、この構成に限らず種々の構成の遅延回路
を用いることができるのは言うまでもない。
第12図は、上記第11図に示された回路におけるMOSトラ
ンジスタ105の制御方法を変えたものである。上記第11
図に示された回路では消去信号ERを遅延した信号でMOS
トランジスタ105をオンさせていたのに対し、ノードNJ
の電位の低下を検出してMOSトランジスタ105をオンさせ
るようにしている。すなわち、MOSトランジスタ105は、
消去信号ERとノードNJの電位とのNORをとってMOSトラン
ジスタ105をオンさせている。消去信号ERは、Ｐチャネ
ル型MOSトランジスタ107及びＮチャネル型MOSトランジ
スタ108のゲートに供給される。上記MOSトランジスタ10
7,108のドレインは共通接続され、MOSトランジスタ107
のソースと電源Vcc間にはＰチャネル型MOSトランジスタ
128のドレイン，ソース間の電流通路が接続される。上
記MOSトランジスタ108のソースには接地点が接続され
る。上記MOSトランジスタ107,108のドレイン共通接続点
（ノードNK）と接地点Vss間には、Ｎチャネル型MOSトラ
ンジスタ109のドレイン，ソース間の電流通路が接続さ
れる。MOSトランジスタ128,109のゲートには、ノードNJ
が接続される。上記ノードNKには、Ｐチャネル型MOSト
ランジスタ110とＮチャネル型MOSトランジスタ111とか
らなるCMOSインバータ112の入力ノードが接続される。
このCMOSインバータ112の出力ノードには、CMOSインバ
ータ79の入力ノードが接続される。
ンジスタ105の制御方法を変えたものである。上記第11
図に示された回路では消去信号ERを遅延した信号でMOS
トランジスタ105をオンさせていたのに対し、ノードNJ
の電位の低下を検出してMOSトランジスタ105をオンさせ
るようにしている。すなわち、MOSトランジスタ105は、
消去信号ERとノードNJの電位とのNORをとってMOSトラン
ジスタ105をオンさせている。消去信号ERは、Ｐチャネ
ル型MOSトランジスタ107及びＮチャネル型MOSトランジ
スタ108のゲートに供給される。上記MOSトランジスタ10
7,108のドレインは共通接続され、MOSトランジスタ107
のソースと電源Vcc間にはＰチャネル型MOSトランジスタ
128のドレイン，ソース間の電流通路が接続される。上
記MOSトランジスタ108のソースには接地点が接続され
る。上記MOSトランジスタ107,108のドレイン共通接続点
（ノードNK）と接地点Vss間には、Ｎチャネル型MOSトラ
ンジスタ109のドレイン，ソース間の電流通路が接続さ
れる。MOSトランジスタ128,109のゲートには、ノードNJ
が接続される。上記ノードNKには、Ｐチャネル型MOSト
ランジスタ110とＮチャネル型MOSトランジスタ111とか
らなるCMOSインバータ112の入力ノードが接続される。
このCMOSインバータ112の出力ノードには、CMOSインバ
ータ79の入力ノードが接続される。
上記のような構成において、消去モードにおけるノード
NJの充電動作は上記第11図に示された回路と同様であ
る。消去モードが終了して消去信号ERが“L"レベルとな
ると、切換回路106の出力ノードNGが“H"レベル（Vppレ
ベル）となり、MOSトランジスタ86はオフ状態となる。
一方、CMOSインバータ76の出力ノードNHが“H"レベルと
なり、MOSトランジスタ88がオンしてノードNJの電位が
低下し始める。ノードNJの電位が高いときには、MOSト
ランジスタ128がオフ状態、109がオン状態となっている
ので、ノードNKは“L"レベルとなる。従って、CMOSイン
バータ112の出力ノードは“H"レベルとなり、MOSトラン
ジスタ80がオン状態となる。よって、ノードNIは“L"レ
ベルとなり、MOSトランジスタ105はオフ状態となってい
る。
NJの充電動作は上記第11図に示された回路と同様であ
る。消去モードが終了して消去信号ERが“L"レベルとな
ると、切換回路106の出力ノードNGが“H"レベル（Vppレ
ベル）となり、MOSトランジスタ86はオフ状態となる。
一方、CMOSインバータ76の出力ノードNHが“H"レベルと
なり、MOSトランジスタ88がオンしてノードNJの電位が
低下し始める。ノードNJの電位が高いときには、MOSト
ランジスタ128がオフ状態、109がオン状態となっている
ので、ノードNKは“L"レベルとなる。従って、CMOSイン
バータ112の出力ノードは“H"レベルとなり、MOSトラン
ジスタ80がオン状態となる。よって、ノードNIは“L"レ
ベルとなり、MOSトランジスタ105はオフ状態となってい
る。
上記MOSトランジスタ88のオンによりノードNJの電位が
徐々に低下し、1V程度となると、MOSトランジスタ128が
オンし、109がオフする。消去信号ERが“L"レベルであ
ることから、MOSトランジスタ107がオン、108がオフ
し、ノードNKが“H"レベルとなる。これによって、CMOS
インバータ112の出力ノードは“L"レベルとなり、MOSト
ランジスタ80はオフ状態となる。遅延回路89による遅延
時間経過後ノードNIが“H"レベルとなり、MOSトランジ
スタ105がオンしてノードNJの放電が加速される。
徐々に低下し、1V程度となると、MOSトランジスタ128が
オンし、109がオフする。消去信号ERが“L"レベルであ
ることから、MOSトランジスタ107がオン、108がオフ
し、ノードNKが“H"レベルとなる。これによって、CMOS
インバータ112の出力ノードは“L"レベルとなり、MOSト
ランジスタ80はオフ状態となる。遅延回路89による遅延
時間経過後ノードNIが“H"レベルとなり、MOSトランジ
スタ105がオンしてノードNJの放電が加速される。
このような構成によれば、MOSトランジスタ105による放
電をノードNJの電位に基づいて制御するので、遅延回路
89を構成するMOSトランジスタ97〜104の閾値電圧の製造
ばらつきなどによる素子パラメータ変動の影響を受ける
ことなくMOSトランジスタ105によるノードNJの放電を制
御できる。
電をノードNJの電位に基づいて制御するので、遅延回路
89を構成するMOSトランジスタ97〜104の閾値電圧の製造
ばらつきなどによる素子パラメータ変動の影響を受ける
ことなくMOSトランジスタ105によるノードNJの放電を制
御できる。
第13図は、上記第12図に示された回路におけるノードNJ
の放電特性をさらに改良したものである。すなわち、出
力ノードNJと接地点Vss間にＮチャネル型MOSトランジス
タ113のドレイン，ソース間の電流通路を接続し、このM
OSトランジスタ113のゲートをCMOSインバータ79の出力
ノードNLに接続している。上記MOSトランジスタ113の電
流駆動能力は、上記MOSトランジスタ88の電流駆動能力
とMOSトランジスタ105の電流駆動能力の中間に設定され
る。
の放電特性をさらに改良したものである。すなわち、出
力ノードNJと接地点Vss間にＮチャネル型MOSトランジス
タ113のドレイン，ソース間の電流通路を接続し、このM
OSトランジスタ113のゲートをCMOSインバータ79の出力
ノードNLに接続している。上記MOSトランジスタ113の電
流駆動能力は、上記MOSトランジスタ88の電流駆動能力
とMOSトランジスタ105の電流駆動能力の中間に設定され
る。
上記のような構成において、消去モードにおけるノード
NJの充電動作、及び消去モードが終了してMOSトランジ
スタ88がオンし、ノードNJの放電が開始されるまでの動
作は上記第12図に示された回路と同様である。MOSトラ
ンジスタ88がオンしてノードNJの電位が低下し始め、こ
の電位が1V程度となると、MOSトランジスタ128がオン
し、109がオフする。消去信号ERが“L"レベルであるこ
とから、MOSトランジスタ107がオン、108がオフし、ノ
ードNKが“H"レベルとなる。これによって、CMOSインバ
ータ112の出力ノードは“L"レベルとなり、MOSトランジ
スタ80はオフ状態となる。上記CMOSインバータ112の出
力ノードが“L"レベルとなることにより、CMOSインバー
タ79の出力ノードNLが“H"レベルとなると、MOSトラン
ジスタ113がオン状態となる。これによって、ノードNJ
の放電が加速される。更に、遅延回路89による遅延時間
経過後ノードNIが“H"レベルとなると、MOSトランジス
タ105がオンしてノードNJの放電が更に加速される。
NJの充電動作、及び消去モードが終了してMOSトランジ
スタ88がオンし、ノードNJの放電が開始されるまでの動
作は上記第12図に示された回路と同様である。MOSトラ
ンジスタ88がオンしてノードNJの電位が低下し始め、こ
の電位が1V程度となると、MOSトランジスタ128がオン
し、109がオフする。消去信号ERが“L"レベルであるこ
とから、MOSトランジスタ107がオン、108がオフし、ノ
ードNKが“H"レベルとなる。これによって、CMOSインバ
ータ112の出力ノードは“L"レベルとなり、MOSトランジ
スタ80はオフ状態となる。上記CMOSインバータ112の出
力ノードが“L"レベルとなることにより、CMOSインバー
タ79の出力ノードNLが“H"レベルとなると、MOSトラン
ジスタ113がオン状態となる。これによって、ノードNJ
の放電が加速される。更に、遅延回路89による遅延時間
経過後ノードNIが“H"レベルとなると、MOSトランジス
タ105がオンしてノードNJの放電が更に加速される。
上記のような構成では、MOSトランジスタ88がオンして
ノードNJの放電が開始され、MOSトランジスタ105がオン
してこの放電が加速されるまでの間にMOSトランジスタ1
13がオン状態となってノードNJの放電が行なわれる。従
って、第13図に示される回路構成では、ノードNJは、３
つのMOSトランジスタ88,113,105によって、所定の時間
差で且つ加速されながら放電される。
ノードNJの放電が開始され、MOSトランジスタ105がオン
してこの放電が加速されるまでの間にMOSトランジスタ1
13がオン状態となってノードNJの放電が行なわれる。従
って、第13図に示される回路構成では、ノードNJは、３
つのMOSトランジスタ88,113,105によって、所定の時間
差で且つ加速されながら放電される。
第13図に示される構成は、大容量のメモリ装置（特に1M
bit以上）に好適なものである。なぜなら、例えば1Mbit
のメモリ容量では、メモリセルのソースの容量が400〜5
00pFに増大し、第12図に示されたように２段階でノード
NJを放電しても放電時のピーク電流は数10mAとなる。第
13図に示される回路構成であれば、容量が数100pFでも
ピーク電流は数mA程度となり、ピーク電流を抑えてより
確実な動作を行なうことができる。
bit以上）に好適なものである。なぜなら、例えば1Mbit
のメモリ容量では、メモリセルのソースの容量が400〜5
00pFに増大し、第12図に示されたように２段階でノード
NJを放電しても放電時のピーク電流は数10mAとなる。第
13図に示される回路構成であれば、容量が数100pFでも
ピーク電流は数mA程度となり、ピーク電流を抑えてより
確実な動作を行なうことができる。
第14図乃至第16図はそれぞれ、この発明の第10乃至第12
の実施例に係わる不揮発性半導体メモリ装置について説
明するための回路図である。第17図は、上記第14図乃至
第16図に示された回路の動作を説明するためのタイミン
グチャートである。上記各実施例では、ソース電位発生
回路VGを消去信号ERで制御していたのに対し、これらの
実施例ではソース電位発生回路VGを消去回路ECの出力信
号HEで制御している。すなわち、第14図に示される回路
では、ソース電位発生回路VGの入力ノードには、信号HE
の電位の変化を検知するための消去ゲート電位検知回路
EVDが設けられる。この検知回路EVDは、Ｐチャネル型MO
Sトランジスタ62,63とＮチャネル型MOSトランジスタ60,
61,64とから構成されている。消去回路ECから出力され
る信号HEは、ゲートに高圧電源Vppが接続されたMOSトラ
ンジスタ60の電流通路の一端に供給される。このMOSト
ランジスタ60の電流通路の他端には、ソースが接地点Vs
s接続されたMOSトランジスタ61のゲートが接続される。
上記MOSトランジスタ60は、MOSトランジスタ61のゲート
に高電圧が印加されて絶縁破壊を起さないために設けら
れた電界緩和用である。上記MOSトランジスタ61のドレ
インと電源Vcc間には、MOSトランジスタ62のドレイン，
ソース間の電流通路が接続され、このMOSトランジスタ6
2のゲートには接地点Vssが接続される。上記MOSトラン
ジスタ61,62のドレイン共通接続点には、MOSトランジス
タ63,64からなるCMOSインバータ65の入力ノードが接続
され、このインバータ65の出力ノードには上記ソース電
位発生回路VGの入力ノードが接続される。
の実施例に係わる不揮発性半導体メモリ装置について説
明するための回路図である。第17図は、上記第14図乃至
第16図に示された回路の動作を説明するためのタイミン
グチャートである。上記各実施例では、ソース電位発生
回路VGを消去信号ERで制御していたのに対し、これらの
実施例ではソース電位発生回路VGを消去回路ECの出力信
号HEで制御している。すなわち、第14図に示される回路
では、ソース電位発生回路VGの入力ノードには、信号HE
の電位の変化を検知するための消去ゲート電位検知回路
EVDが設けられる。この検知回路EVDは、Ｐチャネル型MO
Sトランジスタ62,63とＮチャネル型MOSトランジスタ60,
61,64とから構成されている。消去回路ECから出力され
る信号HEは、ゲートに高圧電源Vppが接続されたMOSトラ
ンジスタ60の電流通路の一端に供給される。このMOSト
ランジスタ60の電流通路の他端には、ソースが接地点Vs
s接続されたMOSトランジスタ61のゲートが接続される。
上記MOSトランジスタ60は、MOSトランジスタ61のゲート
に高電圧が印加されて絶縁破壊を起さないために設けら
れた電界緩和用である。上記MOSトランジスタ61のドレ
インと電源Vcc間には、MOSトランジスタ62のドレイン，
ソース間の電流通路が接続され、このMOSトランジスタ6
2のゲートには接地点Vssが接続される。上記MOSトラン
ジスタ61,62のドレイン共通接続点には、MOSトランジス
タ63,64からなるCMOSインバータ65の入力ノードが接続
され、このインバータ65の出力ノードには上記ソース電
位発生回路VGの入力ノードが接続される。
上記のような構成において、信号HEの電位の変化の検知
は、MOSトランジスタ61と62とで構成されるインバータ6
6のレシオで決まり、MOSトランジスタ61のゲート電位が
８〜10Vの時、次段のCMOSインバータ65が動作するよう
に設定されている。このインバータ65の出力で、ソース
電位発生回路VGの動作が制御される。すなわち、消去動
作開始時に消去信号ERが“H"レベルになる（時刻t0）
と、消去回路EC及び図示しない昇圧回路が動作し、信号
HEの電位がゆっくりと立ち上がる。この信号HEの電位が
８〜10V程度に上昇すると、ソース電位検知回路EVDが消
去モードとなったことを検知し、時刻t1にソース電位発
生回路VGが動作して、信号VSを10Vまで上昇させる。消
去動作の終了時には、消去信号ERが“L"レベルになり
（時刻t2）、信号HEの電位が徐々に低下する。信号HEの
電位が８〜10V以下になると、ソース電位検知回路EVDに
よって消去電位が下がったことが検知され、時点t3にソ
ース電位発生回路VGが動作してその出力信号VSが0Vに設
定される。このようにして、ソース電位発生回路VGを消
去回路ECの出力信号HEの電位に基づいて制御することが
できる。
は、MOSトランジスタ61と62とで構成されるインバータ6
6のレシオで決まり、MOSトランジスタ61のゲート電位が
８〜10Vの時、次段のCMOSインバータ65が動作するよう
に設定されている。このインバータ65の出力で、ソース
電位発生回路VGの動作が制御される。すなわち、消去動
作開始時に消去信号ERが“H"レベルになる（時刻t0）
と、消去回路EC及び図示しない昇圧回路が動作し、信号
HEの電位がゆっくりと立ち上がる。この信号HEの電位が
８〜10V程度に上昇すると、ソース電位検知回路EVDが消
去モードとなったことを検知し、時刻t1にソース電位発
生回路VGが動作して、信号VSを10Vまで上昇させる。消
去動作の終了時には、消去信号ERが“L"レベルになり
（時刻t2）、信号HEの電位が徐々に低下する。信号HEの
電位が８〜10V以下になると、ソース電位検知回路EVDに
よって消去電位が下がったことが検知され、時点t3にソ
ース電位発生回路VGが動作してその出力信号VSが0Vに設
定される。このようにして、ソース電位発生回路VGを消
去回路ECの出力信号HEの電位に基づいて制御することが
できる。
第15図は、上記消去ゲート電位検知回路EVDの他の構成
例を示している。この回路は、上記第14図に示された回
路におけるインバータ66を高圧電源Vppで動作するイン
バータに変えたものである。すなわち、MOSトランジス
タ62のソースには高圧電源Vppが、ゲートには接地点Vss
がそれぞれ接続される。上記MOSトランジスタ62のドレ
インと接地点Vss間には、Ｎチャネル型MOSトランジスタ
67,61のドレイン，ソース間の電流通路が直列接続され
る。上記MOSトランジスタ67のゲートには高圧電源Vpp
が、61のゲートにはMOSトランジスタ60の電流通路の他
端が接続される。上記MOSトランジスタ62,67のドレイン
共通接続点には、CMOSインバータ65の入力ノードが接続
される。上記MOSトランジスタ67は、MOSトランジスタ61
のドレインに高電圧が印加されたときにドレイン領域と
半導体基板との間のPN接合部がブレークダウンするのを
防止するための電界緩和用である。このMOSトランジス
タ67には、ディプレーションタイプを用いても良い。
例を示している。この回路は、上記第14図に示された回
路におけるインバータ66を高圧電源Vppで動作するイン
バータに変えたものである。すなわち、MOSトランジス
タ62のソースには高圧電源Vppが、ゲートには接地点Vss
がそれぞれ接続される。上記MOSトランジスタ62のドレ
インと接地点Vss間には、Ｎチャネル型MOSトランジスタ
67,61のドレイン，ソース間の電流通路が直列接続され
る。上記MOSトランジスタ67のゲートには高圧電源Vpp
が、61のゲートにはMOSトランジスタ60の電流通路の他
端が接続される。上記MOSトランジスタ62,67のドレイン
共通接続点には、CMOSインバータ65の入力ノードが接続
される。上記MOSトランジスタ67は、MOSトランジスタ61
のドレインに高電圧が印加されたときにドレイン領域と
半導体基板との間のPN接合部がブレークダウンするのを
防止するための電界緩和用である。このMOSトランジス
タ67には、ディプレーションタイプを用いても良い。
上記第15図に示されたような構成であっても基本的には
上記第14図に示された回路と同様な動作が行なわれ、同
じ効果が得られる。
上記第14図に示された回路と同様な動作が行なわれ、同
じ効果が得られる。
第16図は、上記消去ゲート電位検知回路EVDの更に他の
構成例を示している。この回路は、上記第14図に示され
た回路におけるMOSトランジスタ61と62との間の電流通
路に、消去信号ERで導通制御されるMOSトランジスタ68
の電流通路を挿入したものである。CMOSインバータ65の
入力ノードは、上記MOSトランジスタ62と68のドレイン
共通接続点に接続される。
構成例を示している。この回路は、上記第14図に示され
た回路におけるMOSトランジスタ61と62との間の電流通
路に、消去信号ERで導通制御されるMOSトランジスタ68
の電流通路を挿入したものである。CMOSインバータ65の
入力ノードは、上記MOSトランジスタ62と68のドレイン
共通接続点に接続される。
上記第16図に示される回路は、消去信号ERと信号HEとの
論理和を取ってソース電位発生回路VGを動作させるよう
にしたものである。信号HEが８〜10V以上で且つ消去信
号ERが“H"レベルのときにのみ回路VGが動作する。これ
によって、データの読み出しモードと書き込みモード時
における検知回路EVDの誤動作が防止される。特にデー
タ書き込みモード時に信号HEの電位を5Vに設定した時に
検知回路EVDが誤動作すると、信号VSが0Vではなく、10V
に設定されるので、正しい書き込み動作ができなくなる
が、第16図に示される回路構成ではこのような誤動作が
防止される。
論理和を取ってソース電位発生回路VGを動作させるよう
にしたものである。信号HEが８〜10V以上で且つ消去信
号ERが“H"レベルのときにのみ回路VGが動作する。これ
によって、データの読み出しモードと書き込みモード時
における検知回路EVDの誤動作が防止される。特にデー
タ書き込みモード時に信号HEの電位を5Vに設定した時に
検知回路EVDが誤動作すると、信号VSが0Vではなく、10V
に設定されるので、正しい書き込み動作ができなくなる
が、第16図に示される回路構成ではこのような誤動作が
防止される。
上記第16図の回路では、MOSトランジスタ62のソースを
電源Vccに接続したが、第15図に示された回路と同様に
高圧電源Vppに接続しても良い。
電源Vccに接続したが、第15図に示された回路と同様に
高圧電源Vppに接続しても良い。
なお、上記第14図乃至第16図に示されたソース電位発生
回路VGとしては、上記第１図，第４図，第５図，第７
図，第９図、及び第11図乃至第13図に示された、いずれ
のソース電位発生回路VGでも適用可能である。また、上
記各実施例では電界緩和用のMOSトランジスタ60として
エンハンスメントタイプが用いられているがディプレー
ションタイプを用いても良い。
回路VGとしては、上記第１図，第４図，第５図，第７
図，第９図、及び第11図乃至第13図に示された、いずれ
のソース電位発生回路VGでも適用可能である。また、上
記各実施例では電界緩和用のMOSトランジスタ60として
エンハンスメントタイプが用いられているがディプレー
ションタイプを用いても良い。
第18図は、この発明の第13の実施例に係わる不揮発性半
導体メモリ装置について説明するための回路図である。
第18図に示される回路は、基本的には上記第３図に示さ
れた回路と同様にメモリセルアレイMCAをｋ個のメモリ
セルブロックBMC-1〜BMC-kに分割している。上記第３図
に示された回路では上記各メモリセルブロックBMC-1〜B
MC-kに対応して消去回路EC-1〜EC-k及びソース電位発生
回路VG-1〜VG-kを設けたのに対し、第18図に示される回
路では上記各メモリセルブロックBMC-1〜BMC-kに対応し
て消去回路EC-1〜EC-kを設け、ソース電位発生回路VGは
各メモリセルブロックBMC-1〜BMC-kで共用している。
導体メモリ装置について説明するための回路図である。
第18図に示される回路は、基本的には上記第３図に示さ
れた回路と同様にメモリセルアレイMCAをｋ個のメモリ
セルブロックBMC-1〜BMC-kに分割している。上記第３図
に示された回路では上記各メモリセルブロックBMC-1〜B
MC-kに対応して消去回路EC-1〜EC-k及びソース電位発生
回路VG-1〜VG-kを設けたのに対し、第18図に示される回
路では上記各メモリセルブロックBMC-1〜BMC-kに対応し
て消去回路EC-1〜EC-kを設け、ソース電位発生回路VGは
各メモリセルブロックBMC-1〜BMC-kで共用している。
すなわち、メモリセルブロックBMC-1〜BMC-kは、複数の
ワード線を単位としてメモリセルアレイMCAがｋ個に分
割されて形成される。各々のメモリセルブロックBMC-1
〜BMC-kには、各対応して消去回路EC-1〜EC-kが設けら
れ、これらの回路EC-1〜EC-kがブロック消去デコーダ回
路BEDにより選択されることによりブロック単位の消去
及び全ブロックの一括消去が行なわれる。また、上記各
メモリセルブロックBMC-1〜BMC-kには各対応してメモリ
セルトランジスタMCの消去ゲートの電位を検知するため
の消去ゲート電位検知回路EV-1〜EV-kが設けられてい
る。これらの回路EV-1〜EV-kには、共通バスラインCBL
が接続され、この共通バスラインCBLにはバイアス回路E
BCから所定のバイアス電圧が印加される。上記バスライ
ンCBLにはインバータ114の入力ノードが接続され、この
インバータ114の出力ノードにはソース電位発生回路VG
の第１の制御入力端が接続される。上記回路VGの第２の
制御入力端には消去信号ERが供給されており、その出力
信号VSはメモリセルブロックBMC-1〜BMC-k中の各メモリ
セルトランジスタMCのソースに供給される。
ワード線を単位としてメモリセルアレイMCAがｋ個に分
割されて形成される。各々のメモリセルブロックBMC-1
〜BMC-kには、各対応して消去回路EC-1〜EC-kが設けら
れ、これらの回路EC-1〜EC-kがブロック消去デコーダ回
路BEDにより選択されることによりブロック単位の消去
及び全ブロックの一括消去が行なわれる。また、上記各
メモリセルブロックBMC-1〜BMC-kには各対応してメモリ
セルトランジスタMCの消去ゲートの電位を検知するため
の消去ゲート電位検知回路EV-1〜EV-kが設けられてい
る。これらの回路EV-1〜EV-kには、共通バスラインCBL
が接続され、この共通バスラインCBLにはバイアス回路E
BCから所定のバイアス電圧が印加される。上記バスライ
ンCBLにはインバータ114の入力ノードが接続され、この
インバータ114の出力ノードにはソース電位発生回路VG
の第１の制御入力端が接続される。上記回路VGの第２の
制御入力端には消去信号ERが供給されており、その出力
信号VSはメモリセルブロックBMC-1〜BMC-k中の各メモリ
セルトランジスタMCのソースに供給される。
第19図は、上記第18図に示された回路における消去ゲー
ト電位検知回路EV-1及びバイアス回路EBCの構成例を示
している。なお、消去ゲート電位検知回路EV-1の構成を
代表的に詳細に示すが、回路EV-2〜EV-kも回路EV-1と同
じ構成である。消去ゲート電位検知回路EVは、ディプレ
ーション型のMOSトランジスタ115,116とＮチャネル型の
MOSトランジスタ117を含んで構成される。上記MOSトラ
ンジスタ115の電流通路の一端にはメモリセルブロクBMC
-1中の消去線ELが接続され、ゲートには高圧電源Vppが
接続される。上記MOSトランジスタ116の電流通路の一端
には上記MOSトランジスタ115の電流通路の他端が接続さ
れ、ゲートには電源Vccが接続される。上記MOSトランジ
スタ117のソースには接地点Vssが、ドレインには共通バ
スラインCBLが、ゲートには上記MOSトランジスタ116の
電流通路の他端がそれぞれ接続される。
ト電位検知回路EV-1及びバイアス回路EBCの構成例を示
している。なお、消去ゲート電位検知回路EV-1の構成を
代表的に詳細に示すが、回路EV-2〜EV-kも回路EV-1と同
じ構成である。消去ゲート電位検知回路EVは、ディプレ
ーション型のMOSトランジスタ115,116とＮチャネル型の
MOSトランジスタ117を含んで構成される。上記MOSトラ
ンジスタ115の電流通路の一端にはメモリセルブロクBMC
-1中の消去線ELが接続され、ゲートには高圧電源Vppが
接続される。上記MOSトランジスタ116の電流通路の一端
には上記MOSトランジスタ115の電流通路の他端が接続さ
れ、ゲートには電源Vccが接続される。上記MOSトランジ
スタ117のソースには接地点Vssが、ドレインには共通バ
スラインCBLが、ゲートには上記MOSトランジスタ116の
電流通路の他端がそれぞれ接続される。
上記バイアス回路EBCは、Ｐチャネル型MOSトランジスタ
118から構成される。上記MOSトランジスタ118のソース
には電源Vccが、ドレインには上記共通バスラインCBL
が、ゲートには接地点Vssがそれぞれ接続される。このM
OSトランジスタ常時オン状態に設定されている。
118から構成される。上記MOSトランジスタ118のソース
には電源Vccが、ドレインには上記共通バスラインCBL
が、ゲートには接地点Vssがそれぞれ接続される。このM
OSトランジスタ常時オン状態に設定されている。
第20図には、上記第18図に示された回路におけるソース
電位発生回路VGの構成例が示されている。この回路VG
は、消去信号ERと消去ゲート電位検知回路EV-1〜EV-kの
検出出力に基づくインバータ114の出力信号SHEにより制
御される。基本的な回路構成は上記第13図に示された回
路と同様であるので同一構成部分には同じ符号を付して
詳細な説明は省略し、異なる部分のみ説明する。消去信
号ERは、Ｐチャネル型MOSトランジスタ119及びＮチャネ
ル型MOSトランジスタ120のゲートに供給される。上記MO
Sトランジスタ119のソースには電源Vccが接続され、ド
レインと接地点Vss間には上記MOSトランジスタ120のド
レイン，ソース間の電流通路及びＮチャネル型MOSトラ
ンジスタ121のドレイン，ソース間の電流通路が直列接
続される。上記MOSトランジスタ119と120のドレイン共
通接続点と電源Vcc間には、Ｐチャネル型MOSトランジス
タ122のドレイン，ソース間の電流通路が接続される。
上記MOSトランジスタ121,122及びCMOSインバータ76の入
力ノードには、上記信号SHEが供給される。また、上記M
OSトランジスタ119と120のドレイン共通接続点には、Ｐ
チャネル型MOSトランジスタ123及びＮチャネル型MOSト
ランジスタ124とからなるCMOSインバータ125の入力ノー
ドが接続される。このCMOSインバータ125の出力ノード
には、CMOSインバータ72の入力ノード及びMOSトランジ
スタ73のゲートが接続される。
電位発生回路VGの構成例が示されている。この回路VG
は、消去信号ERと消去ゲート電位検知回路EV-1〜EV-kの
検出出力に基づくインバータ114の出力信号SHEにより制
御される。基本的な回路構成は上記第13図に示された回
路と同様であるので同一構成部分には同じ符号を付して
詳細な説明は省略し、異なる部分のみ説明する。消去信
号ERは、Ｐチャネル型MOSトランジスタ119及びＮチャネ
ル型MOSトランジスタ120のゲートに供給される。上記MO
Sトランジスタ119のソースには電源Vccが接続され、ド
レインと接地点Vss間には上記MOSトランジスタ120のド
レイン，ソース間の電流通路及びＮチャネル型MOSトラ
ンジスタ121のドレイン，ソース間の電流通路が直列接
続される。上記MOSトランジスタ119と120のドレイン共
通接続点と電源Vcc間には、Ｐチャネル型MOSトランジス
タ122のドレイン，ソース間の電流通路が接続される。
上記MOSトランジスタ121,122及びCMOSインバータ76の入
力ノードには、上記信号SHEが供給される。また、上記M
OSトランジスタ119と120のドレイン共通接続点には、Ｐ
チャネル型MOSトランジスタ123及びＮチャネル型MOSト
ランジスタ124とからなるCMOSインバータ125の入力ノー
ドが接続される。このCMOSインバータ125の出力ノード
には、CMOSインバータ72の入力ノード及びMOSトランジ
スタ73のゲートが接続される。
次に、上記第18図乃至第20図に示された回路の動作を説
明する。消去モード時には、ブロック消去デコーダ回路
BEDによって選択された消去回路EC-h（ｈ＝１〜ｋ）の
出力が“H"レベルとなる。これによって、対応するメモ
リセルブロックBMC-h中の各メモリセルトランジスタMC
の消去ゲートに、昇圧回路の出力信号HEが供給される。
この電位が消去ゲート電位検知回路EV-hにより検知され
ると共通バスラインCBLの電位が低下する。すなわち、
信号HEの電位は、検知回路EV-h中のMOSトランジスタ11
5,116の電流通路を介してMOSトランジスタ117のゲート
に供給される。これによって、MOSトランジスタ117がオ
ン状態となり、共通バスラインCBLの電位が低下する。
上記共通バスラインCBLの電位がインバータ114の回路閾
値（例えば2V）よりも低下すると、インバータ114の出
力信号SHEが“H"レベルとなり、回路VGが動作を開始す
る。
明する。消去モード時には、ブロック消去デコーダ回路
BEDによって選択された消去回路EC-h（ｈ＝１〜ｋ）の
出力が“H"レベルとなる。これによって、対応するメモ
リセルブロックBMC-h中の各メモリセルトランジスタMC
の消去ゲートに、昇圧回路の出力信号HEが供給される。
この電位が消去ゲート電位検知回路EV-hにより検知され
ると共通バスラインCBLの電位が低下する。すなわち、
信号HEの電位は、検知回路EV-h中のMOSトランジスタ11
5,116の電流通路を介してMOSトランジスタ117のゲート
に供給される。これによって、MOSトランジスタ117がオ
ン状態となり、共通バスラインCBLの電位が低下する。
上記共通バスラインCBLの電位がインバータ114の回路閾
値（例えば2V）よりも低下すると、インバータ114の出
力信号SHEが“H"レベルとなり、回路VGが動作を開始す
る。
第20図に示されたソース電位発生回路VGは、以下のよう
な動作を行なう。まず、データの読み出しあるいは書き
込みモード時には、消去信号ER及びインバータ114の出
力信号SHEが共に“L"レベルである。この状態では、MOS
トランジスタ121がオフ状態、122がオン状態となり、CM
OSインバータ125の入力ノードが“H"レベルとなる。よ
って、このCMOSインバータ125の出力ノードは“L"レベ
ル、ノードNGはVppレベルとなる。一方、CMOSインバー
タ76の出力ノードNHは“H"レベルとなる。よって、MOS
トランジスタ86がオフ状態、88がオン状態となり、出力
ノードNJは接地電位Vssとなる。この状態では、MOSトラ
ンジスタ128がオン状態、109がオフ状態となり、消去信
号ERの“L"レベルによりノードNKは“H"レベルである。
従って、ノードNL,NIが“H"レベルであり、MOSトランジ
スタ113,105もオン状態である。
な動作を行なう。まず、データの読み出しあるいは書き
込みモード時には、消去信号ER及びインバータ114の出
力信号SHEが共に“L"レベルである。この状態では、MOS
トランジスタ121がオフ状態、122がオン状態となり、CM
OSインバータ125の入力ノードが“H"レベルとなる。よ
って、このCMOSインバータ125の出力ノードは“L"レベ
ル、ノードNGはVppレベルとなる。一方、CMOSインバー
タ76の出力ノードNHは“H"レベルとなる。よって、MOS
トランジスタ86がオフ状態、88がオン状態となり、出力
ノードNJは接地電位Vssとなる。この状態では、MOSトラ
ンジスタ128がオン状態、109がオフ状態となり、消去信
号ERの“L"レベルによりノードNKは“H"レベルである。
従って、ノードNL,NIが“H"レベルであり、MOSトランジ
スタ113,105もオン状態である。
消去モードにおいて消去信号ERが“H"レベルとなり、イ
ンバータ114の出力信号SHEがまだ“L"レベルであると、
MOSトランジスタ121がオフ状態、MOSトランジスタ122が
オン状態となるので、CMOSインバータ125の出力が“L"
レベルとなる。また、信号SHEの“L"レベルによりCMOS
インバータ76の出力ノードNHが“H"レベルとなる。従っ
て、消去信号ERと信号SHEが共に“L"レベルと同じ状態
となり、出力ノードNJの接地電位Vssが維持される。
ンバータ114の出力信号SHEがまだ“L"レベルであると、
MOSトランジスタ121がオフ状態、MOSトランジスタ122が
オン状態となるので、CMOSインバータ125の出力が“L"
レベルとなる。また、信号SHEの“L"レベルによりCMOS
インバータ76の出力ノードNHが“H"レベルとなる。従っ
て、消去信号ERと信号SHEが共に“L"レベルと同じ状態
となり、出力ノードNJの接地電位Vssが維持される。
次に、消去ゲート電位検知回路EV-hによってメモリセル
ブロックBMC-h中のメモリセルトランジスタMCの消去ゲ
ート電位が上昇したことが検知されることにより、この
回路EV-h中のMOSトランジスタ117がオン状態となって共
通バスラインCBLの電位が低下すると、インバータ114の
出力信号SHEが“H"レベルとなる。消去信号ERが“H"レ
ベルの状態で信号SHEが“H"レベルとなると、MOSトラン
ジスタ121がオン状態、122がオフ状態となる。よって、
CMOSインバータ125の入力ノードは、“L"レベル，出力
ノードは“H"レベルとなる。これによって、ノードNGが
“L"レベルとなり、MOSトランジスタが86がオン状態と
なる。一方、CMOSインバータ76の出力ノードNHは“L"レ
ベルとなるので、MOSトランジスタ88はオフ状態とな
る。これによって、ノードNJは、高圧電源VppからMOSト
ランジスタ87,86を介して充電され、“Vpp−VTH87"の電
位となる。
ブロックBMC-h中のメモリセルトランジスタMCの消去ゲ
ート電位が上昇したことが検知されることにより、この
回路EV-h中のMOSトランジスタ117がオン状態となって共
通バスラインCBLの電位が低下すると、インバータ114の
出力信号SHEが“H"レベルとなる。消去信号ERが“H"レ
ベルの状態で信号SHEが“H"レベルとなると、MOSトラン
ジスタ121がオン状態、122がオフ状態となる。よって、
CMOSインバータ125の入力ノードは、“L"レベル，出力
ノードは“H"レベルとなる。これによって、ノードNGが
“L"レベルとなり、MOSトランジスタが86がオン状態と
なる。一方、CMOSインバータ76の出力ノードNHは“L"レ
ベルとなるので、MOSトランジスタ88はオフ状態とな
る。これによって、ノードNJは、高圧電源VppからMOSト
ランジスタ87,86を介して充電され、“Vpp−VTH87"の電
位となる。
続いて、消去動作が終了し、消去信号ERが“L"レベルと
なると、CMOSインバータ125の入力ノードが“H"レベル
となる。CMOSインバータ125の出力ノードは“L"レベ
ル、切換回路106の出力ノードNGはVppレベルとなり、MO
Sトランジスタ86がオフする。この時、信号SHEはまだ
“H"レベルのままであるので、CMOSインバータ76の出力
ノードNHは“L"レベルであり、MOSトランジスタ88はオ
フしている。同様に、MOSトランジスタ113,105のオフ状
態も維持される。
なると、CMOSインバータ125の入力ノードが“H"レベル
となる。CMOSインバータ125の出力ノードは“L"レベ
ル、切換回路106の出力ノードNGはVppレベルとなり、MO
Sトランジスタ86がオフする。この時、信号SHEはまだ
“H"レベルのままであるので、CMOSインバータ76の出力
ノードNHは“L"レベルであり、MOSトランジスタ88はオ
フしている。同様に、MOSトランジスタ113,105のオフ状
態も維持される。
消去モードの終了によってメモリセルブロックBMC-h中
のメモリセルトランジスタMCの消去ゲートの電位が低下
し、所定の電位以下になると、この電位の低下が消去ゲ
ート電位検知回路EV-hによって検知される。すなわち、
検知回路EV-h中のMOSトランジスタ117がオフ状態とな
る。これによって、共通バスラインCBLがバイアス回路E
BCにより充電されて電位が上昇し、この電位がインバー
タ114の回路閾値（例えば2V）より高くなると、インバ
ータ114の出力信号SHEが“L"レベルとなる。
のメモリセルトランジスタMCの消去ゲートの電位が低下
し、所定の電位以下になると、この電位の低下が消去ゲ
ート電位検知回路EV-hによって検知される。すなわち、
検知回路EV-h中のMOSトランジスタ117がオフ状態とな
る。これによって、共通バスラインCBLがバイアス回路E
BCにより充電されて電位が上昇し、この電位がインバー
タ114の回路閾値（例えば2V）より高くなると、インバ
ータ114の出力信号SHEが“L"レベルとなる。
上記信号SHEの“L"レベルにより回路VGの出力ノードNJ
の放電が開始される。すなわち、信号SHEが“L"レベル
に遷移することにより、MOSトランジスタ121がオフ状
態、MOSトランジスタ122がオン状態となる。これによっ
て、CMOSインバータ125の入力ノードの“H"レベル，出
力ノードの“L"レベルが維持される。よって、ノードNG
はVppレベルが維持され、MOSトランジスタ86はオフ状態
のままである。上記信号SHEの“L"レベルにより強制的
にCMOSインバータ125の入力ノードが“H"レベルとなる
ので、何等かの原因により消去信号ERのレベルが変動し
てもMOSトランジスタ86のオフ状態は維持される。一
方、信号SHEの“L"レベルによりCMOSインバータ76の出
力ノードNHが“H"レベルとなり、MOSトランジスタ88が
オンしてノードNJの放電が開始される。ノードNJの電位
が低下してMOSトランジスタ128,109の閾値電圧を越える
と、MOSトランジスタ128がオン状態、109がオフ状態と
なる。これによって、ノードNKが“H"レベルとなり、CM
OSインバータ112の出力ノードは“L"レベルとなり、MOS
トランジスタ80がオフ状態となる。また、CMOSインバー
タ79の出力ノードが“H"レベルとなり、MOSトランジス
タ113がオンして出力ノードNJの放電が加速される。遅
延回路89による遅延時間経過後にノードNIが“H"レベル
となり、MOSトランジスタ105がオンして出力ノードNJの
放電が更に加速される。
の放電が開始される。すなわち、信号SHEが“L"レベル
に遷移することにより、MOSトランジスタ121がオフ状
態、MOSトランジスタ122がオン状態となる。これによっ
て、CMOSインバータ125の入力ノードの“H"レベル，出
力ノードの“L"レベルが維持される。よって、ノードNG
はVppレベルが維持され、MOSトランジスタ86はオフ状態
のままである。上記信号SHEの“L"レベルにより強制的
にCMOSインバータ125の入力ノードが“H"レベルとなる
ので、何等かの原因により消去信号ERのレベルが変動し
てもMOSトランジスタ86のオフ状態は維持される。一
方、信号SHEの“L"レベルによりCMOSインバータ76の出
力ノードNHが“H"レベルとなり、MOSトランジスタ88が
オンしてノードNJの放電が開始される。ノードNJの電位
が低下してMOSトランジスタ128,109の閾値電圧を越える
と、MOSトランジスタ128がオン状態、109がオフ状態と
なる。これによって、ノードNKが“H"レベルとなり、CM
OSインバータ112の出力ノードは“L"レベルとなり、MOS
トランジスタ80がオフ状態となる。また、CMOSインバー
タ79の出力ノードが“H"レベルとなり、MOSトランジス
タ113がオンして出力ノードNJの放電が加速される。遅
延回路89による遅延時間経過後にノードNIが“H"レベル
となり、MOSトランジスタ105がオンして出力ノードNJの
放電が更に加速される。
上述した説明では、メモリセルブロックBMC-hを選択
し、このブロック中のメモリセルトランジスタMCの記憶
データを消去する場合を例にとって説明した。しかしな
がら、ブロック消去デコーダ回路EBDにより複数のメモ
リセルブロックBMCを選択することにより、上記と同様
にして複数のメモリセルブロックBMCの消去を同時に行
なっても良い。また、全てのメモリセルブロックBMCを
選択することにより、メモリセルアレイMCA中の全ての
メモリセルトランジスタMCの記憶データを一括して消去
することもできる。
し、このブロック中のメモリセルトランジスタMCの記憶
データを消去する場合を例にとって説明した。しかしな
がら、ブロック消去デコーダ回路EBDにより複数のメモ
リセルブロックBMCを選択することにより、上記と同様
にして複数のメモリセルブロックBMCの消去を同時に行
なっても良い。また、全てのメモリセルブロックBMCを
選択することにより、メモリセルアレイMCA中の全ての
メモリセルトランジスタMCの記憶データを一括して消去
することもできる。
上記第18図乃至第20図に示された構成によれば、消去ゲ
ートの電位を検出し、この消去ゲートの電位が所定の電
位に達したときにメモリセルトランジスタMCのソース電
位を昇圧することができる。また、消去ゲートの電位が
所定の値以下になったときにはソース電位を低下させる
ことができる。このように消去ゲートの電位を検出して
ソース電位を設定すれば、プロセスパラメータのばらつ
きの影響が最小限に抑えられるので、消去ゲートとソー
ス領域との間の電位差VESを常に一定の値以下にでき
る。例えば、消去ゲートの電位が20Vまで上昇され、回
路VGの出力電圧が10V、消去ゲート電位検知回路EVは消
去ゲートの電位（信号HE）が2Vの時に検知信号を出力す
るものとすると、メモリセルトランジスタMCのソースか
ら見た消去ゲートの電位は、消去開始時に消去ゲートが
2Vになるとソースが10Vに充電されるので、電位差VESは
−8Vとなる。消去の終了時にはこの逆となり、消去ゲー
トの電位が2Vに下がるまでソース電位は10Vが維持さ
れ、2V以下となると始めてソース電位が0Vとなるので、
電位差VESは最大でも10Vとなる。ソース領域と消去ゲー
ト電極間に介在される酸化膜が500Åの膜厚であるとす
ると、ソース電位発生回路VGを用いない時にこの酸化膜
に加わる電界は“20/500×10-8＝4MV/cm"であるのに対
し、本発明を適用（ソース電位発生回路VGを設ける）す
ることにより同一膜厚で“10/500×10-8＝2MV/cm"と半
分になる。従って、消去モード時におけるソース領域と
消去ゲート電極間に介在される酸化膜の絶縁破壊を防止
でき、メモリ装置の信頼性を大幅に向上できる。
ートの電位を検出し、この消去ゲートの電位が所定の電
位に達したときにメモリセルトランジスタMCのソース電
位を昇圧することができる。また、消去ゲートの電位が
所定の値以下になったときにはソース電位を低下させる
ことができる。このように消去ゲートの電位を検出して
ソース電位を設定すれば、プロセスパラメータのばらつ
きの影響が最小限に抑えられるので、消去ゲートとソー
ス領域との間の電位差VESを常に一定の値以下にでき
る。例えば、消去ゲートの電位が20Vまで上昇され、回
路VGの出力電圧が10V、消去ゲート電位検知回路EVは消
去ゲートの電位（信号HE）が2Vの時に検知信号を出力す
るものとすると、メモリセルトランジスタMCのソースか
ら見た消去ゲートの電位は、消去開始時に消去ゲートが
2Vになるとソースが10Vに充電されるので、電位差VESは
−8Vとなる。消去の終了時にはこの逆となり、消去ゲー
トの電位が2Vに下がるまでソース電位は10Vが維持さ
れ、2V以下となると始めてソース電位が0Vとなるので、
電位差VESは最大でも10Vとなる。ソース領域と消去ゲー
ト電極間に介在される酸化膜が500Åの膜厚であるとす
ると、ソース電位発生回路VGを用いない時にこの酸化膜
に加わる電界は“20/500×10-8＝4MV/cm"であるのに対
し、本発明を適用（ソース電位発生回路VGを設ける）す
ることにより同一膜厚で“10/500×10-8＝2MV/cm"と半
分になる。従って、消去モード時におけるソース領域と
消去ゲート電極間に介在される酸化膜の絶縁破壊を防止
でき、メモリ装置の信頼性を大幅に向上できる。
なお、上記第18図及び第19図に示された回路では、消去
線電位検知回路EV-1〜EV-kをメモリセルアレイMCAを挟
んで消去回路EC-1〜EC-kと反対側に設け、消去線SLの末
端部で電位を検出するように構成した。これは、消去ゲ
ート及び消去線SLをポリシリコンで形成した場合、抵抗
成分と容量成分とにより、消去回路EC-1〜EC-kに近い部
分と遠い部分とで消去線SLの電位の変化に遅延時間によ
る差が生じるためである。遠い部分で検知することによ
り、消去線SLの電位が確実に検知レベルを越えてからで
ソース電位発生回路VGを動作させるようにしている。し
かしながら、上記遅延時間による電位の差は予め算出可
能であるので、検知回路EV-1〜EV-kの検知電位レベルを
補正することにより、検知回路EV-1〜EV-kを消去回路EC
-1〜EC-kに隣接して設けることもできる。また、上記検
知回路EV-1〜EV-kを消去回路EC-1〜EC-kに隣接する部分
と遠い部分の両方に配置しても良い。上記実施例ではソ
ース電位検知回路VGを１個設けたが、各メモリセルブロ
ックBMC-1〜BMC-k毎にｋ個設けても、ｋ個以下の複数個
設けても良い。ｋ個設けた場合、検知回路EV-1〜EV-kの
出力ノードにそれぞれソース電位検知回路VGが設けられ
るので、共通バスラインCBLは不要である。ｋ個以下の
複数個設けて共通バスラインCBLに接続し、これらを同
時にあるいは所定の時間差をもって動作させても良い。
線電位検知回路EV-1〜EV-kをメモリセルアレイMCAを挟
んで消去回路EC-1〜EC-kと反対側に設け、消去線SLの末
端部で電位を検出するように構成した。これは、消去ゲ
ート及び消去線SLをポリシリコンで形成した場合、抵抗
成分と容量成分とにより、消去回路EC-1〜EC-kに近い部
分と遠い部分とで消去線SLの電位の変化に遅延時間によ
る差が生じるためである。遠い部分で検知することによ
り、消去線SLの電位が確実に検知レベルを越えてからで
ソース電位発生回路VGを動作させるようにしている。し
かしながら、上記遅延時間による電位の差は予め算出可
能であるので、検知回路EV-1〜EV-kの検知電位レベルを
補正することにより、検知回路EV-1〜EV-kを消去回路EC
-1〜EC-kに隣接して設けることもできる。また、上記検
知回路EV-1〜EV-kを消去回路EC-1〜EC-kに隣接する部分
と遠い部分の両方に配置しても良い。上記実施例ではソ
ース電位検知回路VGを１個設けたが、各メモリセルブロ
ックBMC-1〜BMC-k毎にｋ個設けても、ｋ個以下の複数個
設けても良い。ｋ個設けた場合、検知回路EV-1〜EV-kの
出力ノードにそれぞれソース電位検知回路VGが設けられ
るので、共通バスラインCBLは不要である。ｋ個以下の
複数個設けて共通バスラインCBLに接続し、これらを同
時にあるいは所定の時間差をもって動作させても良い。
更に、上記第20図に示された構成では、出力ノードNJを
３つのMOSトランジスタ88,113,105で徐々に放電するよ
うにしたが、１個または２個、あるいは４個以上のMOS
トランジスタで放電するように構成しても良いのは勿論
である。
３つのMOSトランジスタ88,113,105で徐々に放電するよ
うにしたが、１個または２個、あるいは４個以上のMOS
トランジスタで放電するように構成しても良いのは勿論
である。
次に、上記第１図に示された各メモリセルトランジスタ
MC11〜MCmnの消去ゲートとソース領域との間に介在され
る酸化膜の形成方法について説明する。
MC11〜MCmnの消去ゲートとソース領域との間に介在され
る酸化膜の形成方法について説明する。
まず、半導体基板上に素子分離領域としてのフィールド
酸化膜が、例えばLOCOS法等による基板表面の選択酸化
により形成される。次に、消去ゲート電極の形成予定領
域下の基板中に、写真蝕刻法で形成された所定の形状の
レジストパターンをマスクにして、ソース領域を形成す
るためのｎ型不純物がイオン注入される。引き続き、基
板表面が熱酸化され、第１ゲート酸化膜が形成される。
この第１ゲート酸化膜は、基板表面が露出している部分
において、膜厚が300Å程度となるように形成する。こ
の際、上記ｎ型不純物がイオン注入されている部分は不
純物濃度が高いため、酸化膜は600Å程度成長する。次
に、この第１ゲート酸化膜上に第１ポリシリコン層が堆
積形成され、写真蝕刻法により形成されたマスクを用い
て反応性イオンエッチングが行なわれ、この第１ポリシ
リコン層が所定の形状にパターニングされて浮遊ゲート
電極が形成される。この反応性イオンエッチング工程で
は、酸化膜とポリシリコンとの選択比が約8:1であるた
め、30％のオーバーエッチングを行なう場合、ソース領
域であるn+型拡散層上の酸化膜が150Å程度エッチング
されて450Å程度まで減少する。次に、上記構造上に第
２ゲート酸化膜が形成される。この時、酸化膜上には酸
化膜はほとんど成長しないため、上記n+型拡散層上の酸
化膜の膜厚は450Å程度のままである。次に、上記第２
ゲート酸化膜上に第２ポリシリコン層が堆積形成され、
写真蝕刻法により形成されたマスクを用いて反応性イオ
ンエッチングが行なわれ、この第２ポリシリコン層がパ
ターニングされて消去ゲート電極が形成される。
酸化膜が、例えばLOCOS法等による基板表面の選択酸化
により形成される。次に、消去ゲート電極の形成予定領
域下の基板中に、写真蝕刻法で形成された所定の形状の
レジストパターンをマスクにして、ソース領域を形成す
るためのｎ型不純物がイオン注入される。引き続き、基
板表面が熱酸化され、第１ゲート酸化膜が形成される。
この第１ゲート酸化膜は、基板表面が露出している部分
において、膜厚が300Å程度となるように形成する。こ
の際、上記ｎ型不純物がイオン注入されている部分は不
純物濃度が高いため、酸化膜は600Å程度成長する。次
に、この第１ゲート酸化膜上に第１ポリシリコン層が堆
積形成され、写真蝕刻法により形成されたマスクを用い
て反応性イオンエッチングが行なわれ、この第１ポリシ
リコン層が所定の形状にパターニングされて浮遊ゲート
電極が形成される。この反応性イオンエッチング工程で
は、酸化膜とポリシリコンとの選択比が約8:1であるた
め、30％のオーバーエッチングを行なう場合、ソース領
域であるn+型拡散層上の酸化膜が150Å程度エッチング
されて450Å程度まで減少する。次に、上記構造上に第
２ゲート酸化膜が形成される。この時、酸化膜上には酸
化膜はほとんど成長しないため、上記n+型拡散層上の酸
化膜の膜厚は450Å程度のままである。次に、上記第２
ゲート酸化膜上に第２ポリシリコン層が堆積形成され、
写真蝕刻法により形成されたマスクを用いて反応性イオ
ンエッチングが行なわれ、この第２ポリシリコン層がパ
ターニングされて消去ゲート電極が形成される。
上述したように、消去ゲート電極とソース領域との間の
酸化膜は、第１ポリシリコン層のエッチング工程で、エ
ッチングされるため膜厚の調節が困難であり、メモリセ
ルトランジスタのサイズが縮小された場合には特に難し
くなる。このように、酸化膜の膜厚が必要以上に薄くな
り、信頼性の低下が生じた場合の対策法として、第１ゲ
ート酸化膜の形成後に堆積形成する第１ポリシリコン層
をパターニングして浮遊ゲート電極を形成する際、ソー
ス領域と消去ゲート電極との交差予定領域に予め残存さ
せておく方法がある。この方法によれば、第１ポリシリ
コン層をエッチングする際に交差部分の酸化膜がエッチ
ングされることがなく、信頼性を損うことがない。
酸化膜は、第１ポリシリコン層のエッチング工程で、エ
ッチングされるため膜厚の調節が困難であり、メモリセ
ルトランジスタのサイズが縮小された場合には特に難し
くなる。このように、酸化膜の膜厚が必要以上に薄くな
り、信頼性の低下が生じた場合の対策法として、第１ゲ
ート酸化膜の形成後に堆積形成する第１ポリシリコン層
をパターニングして浮遊ゲート電極を形成する際、ソー
ス領域と消去ゲート電極との交差予定領域に予め残存さ
せておく方法がある。この方法によれば、第１ポリシリ
コン層をエッチングする際に交差部分の酸化膜がエッチ
ングされることがなく、信頼性を損うことがない。
次に、第21図，第22図（ａ），第22図（ｂ），第23図，
第24図（ａ）及び第24図（ｂ）を参照して上記第１図に
示されたメモリセルアレイMCAの構成例について説明す
る。
第24図（ａ）及び第24図（ｂ）を参照して上記第１図に
示されたメモリセルアレイMCAの構成例について説明す
る。
第21図は、上記第１図に示された回路におけるメモリセ
ルアレイMCAの一部のパターン構成例を示す平面図であ
る。第22図（ａ）は、上記第21図に示されたパターンの
a-a′線に沿った断面構成図、第22図（ｂ）は、上記第2
1図に示されたパターンのb-b′線に沿った断面構成図で
ある。
ルアレイMCAの一部のパターン構成例を示す平面図であ
る。第22図（ａ）は、上記第21図に示されたパターンの
a-a′線に沿った断面構成図、第22図（ｂ）は、上記第2
1図に示されたパターンのb-b′線に沿った断面構成図で
ある。
第22図（ａ）に示されるように、ｐ型半導体基板200の
主表面領域中にはn+型不純物領域201-1,201-2が所定の
間隔に離隔して形成される。これらの領域201-1,201-2
間には、ｎ型不純物領域202が形成される。上記領域201
-1,201-2,202はソース領域203として働き、第21図に示
されるようにメモリセルアレイの行方向に沿って形成さ
れる。上記基板200上には、第１ゲート酸化膜204が形成
される。上記第１ゲート酸化膜204の上記ｎ型不純物領
域202上には、保護用ポリシリコン層205が形成される。
上記ポリシリコン層205上には、第２のゲート酸化膜206
が形成される。この酸化膜206上には、消去ゲート電極2
07が形成される。上記消去ゲート電極207は、メモリセ
ルアレイの列方向に沿って、換言すれば上記ソース領域
203と交差する方向に形成される。上記構造上には、酸
化膜−窒化膜−酸化膜の積層構造からなる絶縁膜208が
形成される。上記絶縁膜208上には、層間絶縁膜209が形
成される。上記層間絶縁膜209上には、例えばアルミニ
ウム層からなるデータ線210-1,210-2が形成される。こ
れらのデータ線210-1,210-2は、メモリセルアレイの列
方向に沿って、上記消去ゲート電極207の両側に形成さ
れる。
主表面領域中にはn+型不純物領域201-1,201-2が所定の
間隔に離隔して形成される。これらの領域201-1,201-2
間には、ｎ型不純物領域202が形成される。上記領域201
-1,201-2,202はソース領域203として働き、第21図に示
されるようにメモリセルアレイの行方向に沿って形成さ
れる。上記基板200上には、第１ゲート酸化膜204が形成
される。上記第１ゲート酸化膜204の上記ｎ型不純物領
域202上には、保護用ポリシリコン層205が形成される。
上記ポリシリコン層205上には、第２のゲート酸化膜206
が形成される。この酸化膜206上には、消去ゲート電極2
07が形成される。上記消去ゲート電極207は、メモリセ
ルアレイの列方向に沿って、換言すれば上記ソース領域
203と交差する方向に形成される。上記構造上には、酸
化膜−窒化膜−酸化膜の積層構造からなる絶縁膜208が
形成される。上記絶縁膜208上には、層間絶縁膜209が形
成される。上記層間絶縁膜209上には、例えばアルミニ
ウム層からなるデータ線210-1,210-2が形成される。こ
れらのデータ線210-1,210-2は、メモリセルアレイの列
方向に沿って、上記消去ゲート電極207の両側に形成さ
れる。
また、第22図（ｂ）に示されるように、ｐ型半導体基板
200の主表面上には、素子分離用のフィールド酸化膜211
が選択的に形成される。上記フィールド酸化膜211で区
画された基板200の表面領域中には、上記ｎ型不純物領
域202が形成されており、この領域202上には第１ゲート
酸化膜204が形成される。上記酸化膜204上及び上記フィ
ールド酸化膜211の一部領域上には、上記保護用ポリシ
リコン層205が形成されている。このポリシリコン層205
の表面には、上記第２のゲート酸化膜206が形成され
る。上記構造上には消去ゲート電極207が形成される。
上記消去ゲート電極207上には、酸化膜−窒化膜−酸化
膜から成る３層構造の絶縁膜208が形成される。この絶
縁膜208上には、制御ゲート電極212-1,212-2が形成され
る。これらの制御ゲート電極212-1,212-2は、第21図に
示されるようにメモリセルアレイの行方向に沿って、ソ
ース領域203の両側に形成される。
200の主表面上には、素子分離用のフィールド酸化膜211
が選択的に形成される。上記フィールド酸化膜211で区
画された基板200の表面領域中には、上記ｎ型不純物領
域202が形成されており、この領域202上には第１ゲート
酸化膜204が形成される。上記酸化膜204上及び上記フィ
ールド酸化膜211の一部領域上には、上記保護用ポリシ
リコン層205が形成されている。このポリシリコン層205
の表面には、上記第２のゲート酸化膜206が形成され
る。上記構造上には消去ゲート電極207が形成される。
上記消去ゲート電極207上には、酸化膜−窒化膜−酸化
膜から成る３層構造の絶縁膜208が形成される。この絶
縁膜208上には、制御ゲート電極212-1,212-2が形成され
る。これらの制御ゲート電極212-1,212-2は、第21図に
示されるようにメモリセルアレイの行方向に沿って、ソ
ース領域203の両側に形成される。
なお、第21図に示されるように、n+型の不純物領域から
なるドレイン領域213-1〜213-4は、上記データ線210-1,
210-2の下の基板200の主表面領域中に形成される。これ
らのドレイン領域213-1及び213-3と上記ソース領域203
とに挟まれた位置には上記制御ゲート電極212-1が配置
され、ドレイン領域213-2及び213-4と上記ソース領域20
3とに挟まれた位置には上記制御ゲート電極212-2が配置
される。上記ドレイン領域213-1,213-2には、コンタク
トホール214-1,214-2を介してデータ線210-1が接続さ
れ、上記ドレイン領域213-3,213-4には、コンタクトホ
ール214-3,214-4を介してデータ線210-2が接続される。
また、浮遊ゲート電極215-1は、上記ドレイン領域213-1
と上記ソース領域203とに挟まれた上記制御ゲート電極2
12-1の下に図示しない絶縁膜を介して配置され、浮遊ゲ
ート電極215-2は、上記ドレイン領域213-2と上記ソース
領域203とに挟まれた上記制御ゲート電極212-2の下に図
示しない絶縁膜を介して配置される。同様に、浮遊ゲー
ト電極215-3は、上記ドレイン領域213-3と上記ソース領
域203とに挟まれた上記制御ゲート電極212-1の下に図示
しない絶縁膜を介して配置され、浮遊ゲート電極215-4
は、上記ドレイン領域213-4と上記ソース領域203とに挟
まれた上記制御ゲート電極212-2の下に図示しない絶縁
膜を介して配置される。上記各浮遊ゲート電極215-1〜2
15-4の一部の領域は、上記消去ゲート電極207の一部上
とオーバーラップして形成されており、これらのオーバ
ーラップ部分にはトンネル絶縁膜（図示せず）が介在さ
れている。
なるドレイン領域213-1〜213-4は、上記データ線210-1,
210-2の下の基板200の主表面領域中に形成される。これ
らのドレイン領域213-1及び213-3と上記ソース領域203
とに挟まれた位置には上記制御ゲート電極212-1が配置
され、ドレイン領域213-2及び213-4と上記ソース領域20
3とに挟まれた位置には上記制御ゲート電極212-2が配置
される。上記ドレイン領域213-1,213-2には、コンタク
トホール214-1,214-2を介してデータ線210-1が接続さ
れ、上記ドレイン領域213-3,213-4には、コンタクトホ
ール214-3,214-4を介してデータ線210-2が接続される。
また、浮遊ゲート電極215-1は、上記ドレイン領域213-1
と上記ソース領域203とに挟まれた上記制御ゲート電極2
12-1の下に図示しない絶縁膜を介して配置され、浮遊ゲ
ート電極215-2は、上記ドレイン領域213-2と上記ソース
領域203とに挟まれた上記制御ゲート電極212-2の下に図
示しない絶縁膜を介して配置される。同様に、浮遊ゲー
ト電極215-3は、上記ドレイン領域213-3と上記ソース領
域203とに挟まれた上記制御ゲート電極212-1の下に図示
しない絶縁膜を介して配置され、浮遊ゲート電極215-4
は、上記ドレイン領域213-4と上記ソース領域203とに挟
まれた上記制御ゲート電極212-2の下に図示しない絶縁
膜を介して配置される。上記各浮遊ゲート電極215-1〜2
15-4の一部の領域は、上記消去ゲート電極207の一部上
とオーバーラップして形成されており、これらのオーバ
ーラップ部分にはトンネル絶縁膜（図示せず）が介在さ
れている。
このような構成によれば、ソース領域203と消去ゲート
電極207との間に保護用ポリシリコン層205が設けられて
いるので、これらの間に介在されている第１ゲート酸化
膜204の絶縁破壊耐圧を高めることができる。また、交
差部の第１ゲート酸化膜204上にポリシリコン層205が形
成されており、この第１ゲート酸化膜204が保護される
ので、メモリ装置の製造時において、消去ゲート電極20
7をパターニングする際に、交差部分の第１ゲート酸化
膜204がエッチングされることがなく、酸化膜204の膜厚
の減少による信頼性の低下を防止できる。
電極207との間に保護用ポリシリコン層205が設けられて
いるので、これらの間に介在されている第１ゲート酸化
膜204の絶縁破壊耐圧を高めることができる。また、交
差部の第１ゲート酸化膜204上にポリシリコン層205が形
成されており、この第１ゲート酸化膜204が保護される
ので、メモリ装置の製造時において、消去ゲート電極20
7をパターニングする際に、交差部分の第１ゲート酸化
膜204がエッチングされることがなく、酸化膜204の膜厚
の減少による信頼性の低下を防止できる。
第23図は、上記第１図に示された回路におけるメモリセ
ルアレイMCAの一部の他のパターン構成例を示す平面図
である。第24図（ａ）は、上記第23図に示されたパター
ンのc-c′線に沿った断面構成図、第24図（ｂ）は、上
記第23図に示されたパターンのd-d′線に沿った断面構
成図である。第23図，第24図（ａ），第24図（ｂ）に示
される構造は、メモリセルトランジスタMCのソース領域
とこのメモリセルトランジスタMCに隣接するメモリセル
トランジスタMCのドレイン領域とが共通である構造を持
ったメモリ装置に本発明を適用したものである。
ルアレイMCAの一部の他のパターン構成例を示す平面図
である。第24図（ａ）は、上記第23図に示されたパター
ンのc-c′線に沿った断面構成図、第24図（ｂ）は、上
記第23図に示されたパターンのd-d′線に沿った断面構
成図である。第23図，第24図（ａ），第24図（ｂ）に示
される構造は、メモリセルトランジスタMCのソース領域
とこのメモリセルトランジスタMCに隣接するメモリセル
トランジスタMCのドレイン領域とが共通である構造を持
ったメモリ装置に本発明を適用したものである。
ｐ型半導体基板230の主表面領域中には、n+型のソー
ス，ドレイン共通領域231-1〜231-3が所定の間隔に離隔
して形成される。これらの領域231-1〜231-3は、メモリ
セルアレイの列方向に沿って形成される。上記基板230
上には、第１ゲート酸化膜232が形成される。この酸化
膜232の上記ソース，ドレイン共通領域231-2,231-1間の
一部領域上には、浮遊ゲート電極233-1が、上記ソー
ス，ドレイン共通領域231-3,231-2間の一部領域上に
は、浮遊ゲート電極233-2がそれぞれ形成される。上記
構造上には、酸化膜−窒化膜−酸化膜の３層構造の絶縁
膜234が形成される。上記絶縁膜234上には、制御ゲート
電極235が形成される。この制御ゲート電極235は、メモ
リセルアレイの行方向に沿って形成される。上記構造上
には、層間絶縁膜236が形成される。
ス，ドレイン共通領域231-1〜231-3が所定の間隔に離隔
して形成される。これらの領域231-1〜231-3は、メモリ
セルアレイの列方向に沿って形成される。上記基板230
上には、第１ゲート酸化膜232が形成される。この酸化
膜232の上記ソース，ドレイン共通領域231-2,231-1間の
一部領域上には、浮遊ゲート電極233-1が、上記ソー
ス，ドレイン共通領域231-3,231-2間の一部領域上に
は、浮遊ゲート電極233-2がそれぞれ形成される。上記
構造上には、酸化膜−窒化膜−酸化膜の３層構造の絶縁
膜234が形成される。上記絶縁膜234上には、制御ゲート
電極235が形成される。この制御ゲート電極235は、メモ
リセルアレイの行方向に沿って形成される。上記構造上
には、層間絶縁膜236が形成される。
第24図（ｂ）に示される構成において、ｐ型半導体基板
230の主表面領域中には、n+型のソース，ドレイン共通
領域231-2が形成されており、この領域231-2と接してｎ
型不純物領域237が形成される。上記基板230上には、第
１ゲート酸化膜232が形成される。この酸化膜232の上記
ｎ型不純物領域237の一部上には、消去ゲート電極238が
形成される。上記構造上には、酸化膜−窒化膜−酸化膜
の３層構造の絶縁膜234が形成される。上記絶縁膜234の
上記消去ゲート電極238上及び上記ソース，ドレイン共
通領域231-2上の一部に対応する領域上には、制御ゲー
ト電極235が形成される。上記構造上には、層間絶縁膜2
36が形成される。
230の主表面領域中には、n+型のソース，ドレイン共通
領域231-2が形成されており、この領域231-2と接してｎ
型不純物領域237が形成される。上記基板230上には、第
１ゲート酸化膜232が形成される。この酸化膜232の上記
ｎ型不純物領域237の一部上には、消去ゲート電極238が
形成される。上記構造上には、酸化膜−窒化膜−酸化膜
の３層構造の絶縁膜234が形成される。上記絶縁膜234の
上記消去ゲート電極238上及び上記ソース，ドレイン共
通領域231-2上の一部に対応する領域上には、制御ゲー
ト電極235が形成される。上記構造上には、層間絶縁膜2
36が形成される。
上記第23図，第24図（ａ），第24図（ｂ）に示されたよ
うに、メモリセルトランジスタのソース領域とこのメモ
リセルトランジスタに隣接するメモリセルトランジスタ
のドレイン領域とが共通である構造のメモリ装置にも本
発明を適応できるのは勿論である。
うに、メモリセルトランジスタのソース領域とこのメモ
リセルトランジスタに隣接するメモリセルトランジスタ
のドレイン領域とが共通である構造のメモリ装置にも本
発明を適応できるのは勿論である。
［発明の効果］ 以上説明したようにこの発明によれば、消去モード時
に、ソース電位発生回路によってソース領域に所定のバ
イアス電圧が印加され、消去ゲートとソース領域との電
位差が低減される。よって、消去モード時に、消去ゲー
トとソース領域との交差部分の酸化膜に印加される電界
が低くなるので、上記酸化膜の絶縁破壊が起こり難くな
り信頼性が向上された不揮発性半導体メモリ装置が得ら
れる。
に、ソース電位発生回路によってソース領域に所定のバ
イアス電圧が印加され、消去ゲートとソース領域との電
位差が低減される。よって、消去モード時に、消去ゲー
トとソース領域との交差部分の酸化膜に印加される電界
が低くなるので、上記酸化膜の絶縁破壊が起こり難くな
り信頼性が向上された不揮発性半導体メモリ装置が得ら
れる。
また、消去ゲート電極とソース領域とが交差する部分の
酸化膜に印加される電界が小さくなるので、この酸化膜
の膜厚は薄くても良い。従って、消去ゲート電極とソー
ス領域とが交差する部分に厚い酸化膜形成することな
く、この交差部分の絶縁破壊耐圧を高めることができる
不揮発性半導体メモリ装置が提供される。
酸化膜に印加される電界が小さくなるので、この酸化膜
の膜厚は薄くても良い。従って、消去ゲート電極とソー
ス領域とが交差する部分に厚い酸化膜形成することな
く、この交差部分の絶縁破壊耐圧を高めることができる
不揮発性半導体メモリ装置が提供される。
更に、消去ゲートとソース領域とが交差する部分に厚い
酸化膜を形成する必要がないので、厚い酸化膜を形成し
て選択的にエッチングする際に生ずるフィールド酸化膜
の膜厚の減少による素子間のリークや、バーズビーク部
分のエッチングにより生ずる基板表面のえぐれ部分の形
成によるメモリセルトランジスタの特性の変動を抑制で
きる不揮発性半導体メモリ装置が得られる。
酸化膜を形成する必要がないので、厚い酸化膜を形成し
て選択的にエッチングする際に生ずるフィールド酸化膜
の膜厚の減少による素子間のリークや、バーズビーク部
分のエッチングにより生ずる基板表面のえぐれ部分の形
成によるメモリセルトランジスタの特性の変動を抑制で
きる不揮発性半導体メモリ装置が得られる。
第１図はこの発明の第１の実施例に係わる不揮発性半導
体メモリ装置の概略構成を示す回路図、第２図は上記第
１図に示された回路における各動作モードと各信号及び
各ノードの電位との関係を示す図、第３図はこの発明の
第２の実施例に係わる不揮発性半導体メモリ装置につい
て説明するためのもので、ブロック単位で記憶データが
消去されるメモリ装置のブロック図、第４図はこの発明
の第３の実施例に係わる不揮発性半導体メモリ装置につ
いて説明するためのもので、上記第１図に示された回路
におけるソース電位発生回路の他の構成例を示す回路
図、第５図はこの発明の第４の実施例に係わる不揮発性
半導体メモリ装置について説明するためのもので、上記
第１図に示された回路におけるソース電位発生回路の更
に他の構成例を示す回路図、第６図は上記第５図に示さ
れた回路の動作を説明するためのもので、各動作モード
と各信号及び各ノードの電位との関係を示す図、第７図
はこの発明の第５の実施例に係わる不揮発性半導体メモ
リ装置について説明するためのもので、上記第１図に示
された回路におけるソース電位発生回路の別の構成例を
示す回路図、第８図は上記第７図に示された回路の動作
を説明するためのもので、各動作モードと各信号及び各
ノードの電位との関係を示す図、第９図はこの発明の第
６の実施例に係わる不揮発性半導体メモリ装置について
説明するためのもので、上記第１図に示された回路にお
けるソース電位発生回路の更に別の構成例を示す回路
図、第10図は上記第９図に示された回路の動作を説明す
るためのタイミングチャート、第11図乃至第13図はそれ
ぞれこの発明の第７乃至第９の実施例に係わる不揮発性
半導体メモリ装置について説明するためのもので、上記
第１図に示された回路におけるソース電位発生回路の更
に別の構成例を示す回路図、第14図乃至第16図はそれぞ
れこの発明の第10乃至第12の実施例に係わる不揮発性半
導体メモリ装置について説明するための回路図、第17図
は上記第14図乃至第16図に示された回路の動作を説明す
るためのタイミングチャート、第18図はこの発明の第13
の実施例に係わる不揮発性半導体メモリ装置について説
明するためのもので、ブロック単位で記憶データが消去
されるメモリ装置のブロック図、第19図は上記第18図に
示された回路における消去ゲート電位検出回路とバイア
ス回路の構成例について説明するための回路図、第20図
は上記第18図に示された回路におけるソース電位発生回
路の構成例を示す回路図、第21図は上記第１図に示され
た回路におけるメモリセルアレイのパターン構成例を示
すパターン平面図、第22図（ａ）は上記第21図に示され
たパターンのa-a′線に沿った断面構成図、第22図
（ｂ）は上記第21図に示されたパターンのb-b′線に沿
った断面構成図、第23図は上記第１図に示された回路に
おけるメモリセルアレイの他のパターン構成例を示すパ
ターン平面図、第24図（ａ）は上記第23図に示されたパ
ターンのc-c′線に沿った断面構成図、第24図（ｂ）は
上記第23図に示されたパターンのd-d′線に沿った断面
構成図である。 200,230……半導体基板、203……ソース領域、213-1〜2
13-4……ドレイン領域、231-1〜231-3……ソース，ドレ
イン共通領域、215-1〜215-4,233-1,233-2……浮遊ゲー
ト、207,238……消去ゲート、212-1,212-2,235……制御
ゲート、MC11〜MCnm……メモリセルトランジスタ、MCA
……メモリセルアレイ、EC,EC-1〜EC-k……消去回路、V
G……ソース電位発生回路、59……遅延回路、EV-1〜EV-
k……消去電位検知回路、205……多結晶半導体層、88,1
05,113……放電トランジスタ。
体メモリ装置の概略構成を示す回路図、第２図は上記第
１図に示された回路における各動作モードと各信号及び
各ノードの電位との関係を示す図、第３図はこの発明の
第２の実施例に係わる不揮発性半導体メモリ装置につい
て説明するためのもので、ブロック単位で記憶データが
消去されるメモリ装置のブロック図、第４図はこの発明
の第３の実施例に係わる不揮発性半導体メモリ装置につ
いて説明するためのもので、上記第１図に示された回路
におけるソース電位発生回路の他の構成例を示す回路
図、第５図はこの発明の第４の実施例に係わる不揮発性
半導体メモリ装置について説明するためのもので、上記
第１図に示された回路におけるソース電位発生回路の更
に他の構成例を示す回路図、第６図は上記第５図に示さ
れた回路の動作を説明するためのもので、各動作モード
と各信号及び各ノードの電位との関係を示す図、第７図
はこの発明の第５の実施例に係わる不揮発性半導体メモ
リ装置について説明するためのもので、上記第１図に示
された回路におけるソース電位発生回路の別の構成例を
示す回路図、第８図は上記第７図に示された回路の動作
を説明するためのもので、各動作モードと各信号及び各
ノードの電位との関係を示す図、第９図はこの発明の第
６の実施例に係わる不揮発性半導体メモリ装置について
説明するためのもので、上記第１図に示された回路にお
けるソース電位発生回路の更に別の構成例を示す回路
図、第10図は上記第９図に示された回路の動作を説明す
るためのタイミングチャート、第11図乃至第13図はそれ
ぞれこの発明の第７乃至第９の実施例に係わる不揮発性
半導体メモリ装置について説明するためのもので、上記
第１図に示された回路におけるソース電位発生回路の更
に別の構成例を示す回路図、第14図乃至第16図はそれぞ
れこの発明の第10乃至第12の実施例に係わる不揮発性半
導体メモリ装置について説明するための回路図、第17図
は上記第14図乃至第16図に示された回路の動作を説明す
るためのタイミングチャート、第18図はこの発明の第13
の実施例に係わる不揮発性半導体メモリ装置について説
明するためのもので、ブロック単位で記憶データが消去
されるメモリ装置のブロック図、第19図は上記第18図に
示された回路における消去ゲート電位検出回路とバイア
ス回路の構成例について説明するための回路図、第20図
は上記第18図に示された回路におけるソース電位発生回
路の構成例を示す回路図、第21図は上記第１図に示され
た回路におけるメモリセルアレイのパターン構成例を示
すパターン平面図、第22図（ａ）は上記第21図に示され
たパターンのa-a′線に沿った断面構成図、第22図
（ｂ）は上記第21図に示されたパターンのb-b′線に沿
った断面構成図、第23図は上記第１図に示された回路に
おけるメモリセルアレイの他のパターン構成例を示すパ
ターン平面図、第24図（ａ）は上記第23図に示されたパ
ターンのc-c′線に沿った断面構成図、第24図（ｂ）は
上記第23図に示されたパターンのd-d′線に沿った断面
構成図である。 200,230……半導体基板、203……ソース領域、213-1〜2
13-4……ドレイン領域、231-1〜231-3……ソース，ドレ
イン共通領域、215-1〜215-4,233-1,233-2……浮遊ゲー
ト、207,238……消去ゲート、212-1,212-2,235……制御
ゲート、MC11〜MCnm……メモリセルトランジスタ、MCA
……メモリセルアレイ、EC,EC-1〜EC-k……消去回路、V
G……ソース電位発生回路、59……遅延回路、EV-1〜EV-
k……消去電位検知回路、205……多結晶半導体層、88,1
05,113……放電トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ 27/10 ４３４
Claims (7)
- 【請求項１】半導体基板内のソース領域およびドレイン
領域と半導体基板上の浮遊ゲート、消去ゲート、制御ゲ
ートの三層構造ゲート電極とを有するセルトランジスタ
を用いた電気的消去・再書込み可能な不揮発性半導体メ
モリセルが行列状に配列されてなるセルアレイを有する
不揮発性半導体メモリ装置において、 消去時に、消去ゲートに高電位を供給する消去回路と、
消去時に、セルソース電位を前記消去回路から出力され
る高電位よりも低い正の電位に設定し、消去ゲート電位
とセルソース電位との電位差を小さくすることにより、
前記セルトランジスタの消去ゲートとソース領域との間
に介在される絶縁膜に印加される電界を低減するソース
電位発生回路とを具備することを特徴とする不揮発性半
導体メモリ装置。 - 【請求項２】半導体基板内のソース領域およびドレイン
領域と半導体基板上の浮遊ゲート、消去ゲート、制御ゲ
ートの三層構造ゲート電極とを有するセルトランジスタ
を用いた電気的消去・再書込み可能な不揮発性半導体メ
モリセルが行列状に配列されてなるセルアレイを有する
不揮発性半導体メモリ装置において、 消去時に、消去ゲートに高電位を供給する消去回路と、
消去時に、セルソース電位を前記消去回路から出力され
る高電位よりも低い正の電位に設定し、消去ゲート電位
とセルソース電位との電位差を小さくすることにより、
前記セルトランジスタの消去ゲートとソース領域との間
に介在される絶縁膜に印加される電界を低減するソース
電位発生回路とを具備し、 前記ソース電位発生回路は、読み出し及び書き込み時に
は接地電位を出力することを特徴とする不揮発性半導体
メモリ装置。 - 【請求項３】半導体基板内のソース領域およびドレイン
領域と半導体基板上の浮遊ゲート、消去ゲート、制御ゲ
ートの三層構造ゲート電極とを有するセルトランジスタ
を用いた電気的消去・再書込み可能な不揮発性半導体メ
モリセルが行列状に配列されてなるセルアレイを有する
不揮発性半導体メモリ装置において、 消去時に、消去ゲートに高電位を供給する消去回路と、
消去時に、セルソース電位を前記消去回路から出力され
る高電位よりも低い正の電位に設定し、消去ゲート電位
とセルソース電位との電位差を小さくすることにより、
前記セルトランジスタの消去ゲートとソース領域との間
に介在される絶縁膜に印加される電界を低減するソース
電位発生回路とを具備し、 前記ソース電位発生回路は、消去信号に応答してセルソ
ースを放電する放電能力の小さい第１のトランジスタ
と、前記消去信号を遅延する遅延回路と、前記第１のト
ランジスタに電流通路が並列接続され、前記遅延回路の
出力信号に応答してセルソースを放電する放電能力の大
きい第２のトランジスタとを含んで構成され、前記放電
能力の小さい第１のトランジスタでセルソースを徐々に
放電し、前記遅延回路による遅延時間の経過後に前記放
電能力の大きい第２のトランジスタでセルソースを急速
に放電することを特徴とする不揮発性半導体メモリ装
置。 - 【請求項４】半導体基板内のソース領域およびドレイン
領域と半導体基板上の浮遊ゲート、消去ゲート、制御ゲ
ートの三層構造ゲート電極とを有するセルトランジスタ
を用いた電気的消去・再書込み可能な不揮発性半導体メ
モリセルが行列状に配列されてなるセルアレイを有する
不揮発性半導体メモリ装置において、 消去ゲートに高電位を供給する消去回路と、セルソース
電位を前記消去回路から出力される高電位よりも低い正
の電位に設定し、消去ゲート電位とセルソース電位との
電位差を小さくすることにより、前記セルトランジスタ
の消去ゲートとソース領域との間に介在される絶縁膜に
印加される電界を低減するソース電位発生回路と、セル
トランジスタの消去ゲートの電位を検知する消去ゲート
電位検知回路とを具備し、 前記消去ゲート電位検知回路により前記セルトランジス
タの消去ゲートの電位の上昇が検知された時に、前記ソ
ース電位発生回路を駆動することを特徴とする不揮発性
半導体メモリ装置。 - 【請求項５】半導体基板内のソース領域およびドレイン
領域と半導体基板上の浮遊ゲート、消去ゲート、制御ゲ
ートの三層構造ゲート電極とを有するセルトランジスタ
を用いた電気的消去・再書込み可能な不揮発性半導体メ
モリセルが行列状に配列されてなるセルアレイを有する
不揮発性半導体メモリ装置において、 消去時に、消去ゲートに高電位を供給する消去回路と、
消去時に、セルソース電位を前記消去回路から出力され
る高電位よりも低い正の電位に設定し、消去ゲート電位
とセルソース電位との電位差を小さくすることにより、
前記セルトランジスタの消去ゲートとソース領域との間
に介在される絶縁膜に印加される電界を低減するソース
電位発生回路とを具備し、 前記ソース電位発生回路は、電流通路が並列接続され、
セルソースを放電する複数個の放電能力の異なる放電ト
ランジスタと、セルトランジスタのソース電位を検出す
るソース電位検出回路とを含んで構成され、消去信号に
応答して放電能力の小さい放電トランジスタを駆動し、
前記ソース電位検出回路によりセルトランジスタのソー
ス電位の上昇が検知された時に、前記ソース電位検出回
路の出力信号で放電能力の大きい放電トランジスタを駆
動することを特徴とする不揮発性半導体メモリ装置。 - 【請求項６】前記メモリセル内のソース領域と消去ゲー
トの交差する領域に挟まれて存在する絶縁膜中に多結晶
半導体層が存在することを特徴とする請求項（１）乃至
（５）のいずれか１つの項に記載の不揮発性半導体メモ
リ装置。 - 【請求項７】消去ゲートの電位を検知する消去ゲート電
位検出回路を更に具備し、前記消去ゲート電位検出回路
と前記ソース電位検出回路とにより、前記放電トランジ
スタの一部または全部を駆動することを特徴とする請求
項（５）に記載の不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33667189A JPH07111840B2 (ja) | 1988-12-28 | 1989-12-27 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (3)
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| JP63-333578 | 1988-12-28 | ||
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| JPH07111840B2 true JPH07111840B2 (ja) | 1995-11-29 |
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| JP33667189A Expired - Fee Related JPH07111840B2 (ja) | 1988-12-28 | 1989-12-27 | 不揮発性半導体メモリ装置 |
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|---|---|
| JP (1) | JPH07111840B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (1)
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|---|---|---|---|---|
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Family Cites Families (1)
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-
1989
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017200888A1 (en) | 2016-05-18 | 2017-11-23 | Silicon Storage Technology, Inc. | Improved flash memory cell associated decoders |
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Also Published As
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|---|---|
| JPH02276095A (ja) | 1990-11-09 |
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