JPH02276095A

JPH02276095A - 不揮発性半導体メモリ装置

Info

Publication number: JPH02276095A
Application number: JP1336671A
Authority: JP
Inventors: Tadashi Miyagawa; 正宮川; Masamichi Asano; 正通浅野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-12-28
Filing date: 1989-12-27
Publication date: 1990-11-09
Anticipated expiration: 2010-11-29
Also published as: JPH07111840B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、不揮発性半導体メモリ装置に関するもので
、特に制御ゲート電極とソース領域のパターンが平行に
形成され、月つこれらのバタンと交差して消去ゲート電
極のパターンが形成されたメモリセルを持つＥＥＰＲＯ
Ｍに係わる。

（従来の技術）電気的にデータの書込み及び消去が可能な不揮発性半導
体メモリ装置として、ＥＥＦＲＯＭが広く知られている
。このＥＥＰＲＯＭは、通常、第１層目のポリシリコン
層からなる浮遊ゲート電極と、第２層目のポリシリコン
層からなる消去ゲート電極と、第３層目のポリシリコン
層からなる制御ゲート電極との３層の積層ケート構造を
持つたメモリセルトランジスタから構成されている。

この種のメモリ装置にあっては、メモリセルトランジス
タのサイズを縮小するために、制御ゲート電極とソース
領域のパターンが平行に形成され、消去ゲート電極のパ
ターンはメモリセルトランジスタのチャネル長方向、す
なわち上記パターンと交差する方向に沿って形成される
。上記ＥＥＰＲＯＭの構造については、例えばＵ、Ｓ、
Ｐ。

４．４６６．０８１に記載されている。

上述した構成のＥＥＰＲＯＭでは、制御ゲート電極及び
ソース領域と、消去ゲート電極とが交差する部分が形成
されることは避けがたいことである。ここで問題となる
のは、ソース領域と消去ゲト電極とが交差する部分にあ
る。メモリセルの記憶データを消去する時、周知の如く
、消去ゲート電極に印加する電圧を上げて浮遊ゲート電
極内に蓄積されている電子を、浮遊ゲート電極と消去ゲ
ート電極との間に介在される薄い酸化膜のトンネル効果
を利用して、消去ゲート電極に引抜く。

このため、消去時には、消去ゲート電極に高い電圧が印
加される。一方、この消去ゲート電極と交差するソース
領域には常に接地電位、例えばＯＶが印加された状態に
ある。よって、例えば消去ゲト電極に印加される電圧を
２０Ｖとすると、消去ゲート電極とソース領域の交差部
分に２０Ｖもの高い電位差が印加され、これらの間に介
在される酸化膜が薄い（例えば厚さを３００人程度とす
る）と、この酸化膜には約６．７ＭＶ／ｃｍもの高い電
界が加わる。このため、上記酸化膜の絶縁破壊が起り易
くなり、メモリ装置の信頼性か低下する。

そこで、上記交差部分において、消去モード時に生じる
高い電位差によって生ずる問題の対策として、従来は消
去ゲート電極とソース領域との交差部分の間に介在され
る酸化膜を厚く形成することが行なわれている。消去ゲ
ート電極とソース領域との間の酸化膜の厚さを例えば厚
さ２０００人程度とすると、この酸化膜に印加される電
界は約Ｉ　Ｍ　Ｖ　／　ｃ　ｍに低減され、酸化膜の絶
縁破壊が起り難くなる。

しかしながら、上記交差部分に選択的に厚い酸化膜を形
成する際にいくつかの問題点が生ずる。

交差部分にのみ厚い酸化膜を形成するためには、全面に
厚い酸化膜を形成した後、交差部分以外の領域の厚い酸
化膜を除去することが通常行なわれる。上記厚い酸化膜
を例えばＣＶＤ法を用いて形成する場合、半導体基板上
とフィールド酸化膜上とでは酸化膜の成長速度が異なる
ため、酸化膜はソース領域上には厚く形成されるが、フ
ィールド酸化膜上ては薄くなる。このような膜厚が不均
一な酸化膜を選択的にエツチングして除去し、交差部分
にのみ残存させる場合、膜厚が薄い部分の下に存在する
フィールド酸化膜がエツチングされて膜厚が薄くなる。

このため、素子分離領域であるフィールド酸化膜の厚さ
が薄くなってしまうことから、素子間リーク発生の恐れ
が高くなり、メモリセルの信頼性が低下する。また、フ
ィールド酸化膜のバーズビーク部分における膜厚はもと
もと薄いため、上記エツチングの際に基板表面が露出さ
れてえぐれ部分が形成される。この基板のえぐれ部分に
より、後の工程で形成される浮遊ゲート電極の幅か広が
り、設計通りのトランジスタ特性を得ることが困難にな
る。

（発明が解決しようとする課題）上述したように、従来の不揮発性半導体メモリ装置では
、ソース領域と消去ゲート電極とが交差する部分の酸化
膜に高い電界が加わり、この酸化膜の絶縁破壊が起り易
くなり、メモリ装置の信頼性が低下する欠点がある。こ
の問題を解決するために、従来は消去ゲート電極とソー
ス領域との交差部分の間に介在される酸化膜を厚く形成
することが行なわれている。しかしながら、厚い酸化膜
を形成してこの酸化膜を選択的にエツチングして除去し
、交差部分にのみ残存させる場合、膜厚が薄い部分の下
に存在するフィールド酸化膜がエツチングされて膜厚が
薄くなる。このため、素子分離領域であるフィールド酸
化膜の厚さが薄くなってしまうことから、素子間リーク
発生の恐れが高くなり、メモリセルの信頼性が低下する
という新たな問題を生ずる。また、フィールド酸化膜の
バーズビーク部分における膜厚はもともと薄いため、上
記エツチングの際に基板表面が露出されてえぐれ部分が
形成され、このえぐれ部分により、後の工程で形成され
るゲート電極の幅が広がり、設計通りのトランジスタ特
性を得ることが困難になる。

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、信頼性の高い不揮発性半導体
メモリ装置を提供することである。

また、この発明の他の目的は、消去ゲート電極とソース
領域とが交差する部分に厚い酸化膜形成することなく、
この交差部分の絶縁破壊耐圧を高めることができる不揮
発性半導体メモリ装置を提供することである。

この発明の更に他の目的は、フィールド酸化膜がエツチ
ングされることにより生ずる素子間のリークやメモリセ
ルトランジスタの特性の変動を抑制できる不揮発性半導
体メモリ装置を提供することである。

［発明の構成］（課題を解決するための手段）すなわち、この発明においては、上記の目的を達成する
ために、半導体基板内のソース領域およびドレイン領域
と半導体基板上の浮遊ゲート、消去ゲート、制御ゲート
の三層構造ゲート電極とを有するセルトランジスタを用
いた電気的消去・再書込み可能な不揮発性半導体メモリ
セルが行列状に配列されてなるセルアレイを有する不揮
発性半導体メモリ装置において、消去時に、消去ゲート
に高電位を供給する消去回路と、セルソース電位を所定
電位に設定するソース電位発生回路とを設けている。

（作用）上記のような構成の不揮発性半導体メモリ装置にあって
は、消去モード時に、上記ソース電位発生回路によって
ソース領域に所定のバイアス電圧が印加され、消去ゲー
トとソース領域との電位差が低減される。よって、消去
モード時に、消去ゲートとソース領域との交差部分の酸
化膜に印加される電界が低くなるので、上記酸化膜の絶
縁破壊が起こり難くなり不揮発性半導体メモリ装置の信
頼性が向上される。

また、消去ゲート電極とソース領域とが交差する部分の
酸化膜に印加される電界が小さくなるので、この酸化膜
の膜厚は薄くても良い。従って、消去ゲート電極とソー
ス領域とが交差する部分に厚い酸化膜形成することなく
、この交差部分の絶縁破壊耐圧を高めることができる不
揮発性半導体メモリ装置が提供される。

更に、消去ゲートとソース領域とが交差する部分に厚い
酸化膜を形成する必要がないので、厚い酸化膜を形成し
て選択的にエツチングする際に生ずるフィールド酸化膜
の膜厚の減少による素子間のリークや、バーズビーク部
分のエツチングにより生ずる基板表面のえぐれ部分の形
成によるメモリセルトランジスタの特性の変動を抑制で
きる。

（実施例）以下、この発明の一実施例について図面を参照して説明
する。

第１図は、この発明の第１の実施例に係イ）る不揮発性
半導体メモリ装置を示すもので、メモリセルアレイとそ
の周辺回路の概略構成を示す回路図である。

メモリセルアレイＭＣＡは、浮遊ゲート、制御ゲート及
び消去ゲートの積層ゲート構造を持ったメモリセルトラ
ンジスタＭＣＪＩ〜ＭＣｍｎがｍ行×ｎ列のマトリック
ス状に配置されて形成される。

上記セルトランジスタＭ　Ｃ１１〜ＭＣｍｎの各制御ゲ
トにはそれぞれ、ワード線ＷＬＩ〜Ｗ　Ｌ　ｍが行毎に
接続される。これらのワード線ＷＬＩ〜Ｗ　Ｌ　ｔｏは
、ロウデコーダＲＤにより選択される。

上記セルトランジスタＭＣＬＩ〜Ｍ　Ｃｔａｎの各ドレ
インにはそれぞれ、データ線（ビット線）ＤＬＩ〜ＤＬ
ｎが列毎に接続される。これらのデータ線ＤＬ１〜ＤＬ
ｎには、トランスファゲートトランジスタＣＴＬ〜ＣＴ
　ｎの電流通路の一端が接続され、トランジスタＣＴＬ
〜ＣＴ　ｎの電流通路の他端には、センスアンプＳＡが
接続される。上記トランスファゲートトランジスタＣＴ
Ｉ〜ＣＴｎの各々のゲートには、カラムデコーダＣＤの
出力端が接続される。上記ロウデコーダＲＤ及びカラム
デコーダＣＤで選択されたセルトランジスタＭＣｊｊ　
（ｉ　＝　１〜ｍ、　　ｊ　＝　１−ｎ）の記憶データ
は、トランスフアゲ−）ＣＴｊがオンすることにより、
データ線ＤＬＪを介してセンスアンプＳＡに供給され、
このセンスアンプＳＡで増幅される。

上記セルトランジスタＭＣＩＩ−ＭＣｍｎの各消去ゲー
トは、−括して消去線ＥＬに接続され、この消去線ＥＬ
には消去回路ＥＣの出力信号ＨＥが供給される。また、
上記セルトランジスタＭＣＩＩ〜ＭＣｍｎの各ソースは
一括してソース線ＳＬに接続され、このソース線ＳＬに
はソース電位発生回路ＶＧの出力信号ＶＳが供給される
。上記消去回路ＥＣ及びソース電位発生回路ＶＧには消
去信号ＥＲが供給され、これらの回路の動作が制御され
る。上記消去信号ＥＲは、消去モードでは“Ｈ”レベル
、データの読み出しモード及び書き込みモードには″Ｌ
″レベルとなる。上記ソース電位発生回路ＶＧは、デー
タ読み出しモード、書き込みモード、及び消去モードに
おける各メモリセルトランジスタＭＣＩＩ−ＭＣＩ口の
ソースの電位を決定］４する。

上記ソース電位発生回路ＶＧは、Ｐチャネル型のＭＯＳ
トランジスタ１１．．１５．２５とＮチャネル型のＭＯ
Ｓトランジスタ１２．１６．１７．１９〜２１，２４．
２６〜２８とから構成されている。消去信号ＥＲは、Ｐ
チャネル型のＭＯＳトランジスタＩＩとＮチャネル型の
ＭＯ３Ｉ−ランジスタ１２とから成るＣＭＯＳインバー
タ１３の入力ノードに供給される。このＣＭＯＳインバ
ータ１３の出力ノードＮＡ（！：Ｐチャネル型ＭＯＳト
ランジスタ１５のゲートとの間には、Ｎチャネル型ＭＯ
ＳトランジスタＬ６．１７のソース、ドレイン間の電流
通路が直列接続される。上記ＭＯＳトランジスタ１６の
ゲートには電源ＶＣＣが接続され、上記ＭＯＳトランジ
スタ１７のゲートには高圧電源Ｖｌ）Ｉ）が接続される
。上記ＭＯ５）ランジスタ１６１７は、高圧電源Ｖｌ）
ｌ）からの高電圧の印加時にＣＭＯＳインバータ１３を
構成するＭＯ８Ｉ−ランジスタ１１．＋２のドレインと
半導体基板とのＰＮ接合部かブレークダウンするのを防
止するための電位差緩和回路１８として働く。上記ＭＯ
３）ランジス夕１５のソースには高圧電源Ｖｐｐが接続
され、ドレインと接地点ＶＳ２間にはＮチャネル型ＭＯ
８Ｉ−ランジスタｊ９〜２１のドレイン、ソース間の電
流通路が直列接続される。上記ＭＯ３Ｉ−ランジスタ１
９のゲートには高圧電源Ｖｌ）ｐが接続され、上記ＭＯ
Ｓトランジスタ２０のゲートには電源Ｖｃｃが接続され
る。また、上記ＭＯＳトランジスタ２１のゲートには、
上記ＭＯＳトランジスタ１５のゲートが共通接続される
。上記ＭＯＳトランジスタＬ９，２０は、上記ＭＯＳト
ランジスタ１Ｂ、Ｌ７と同様にＭＯＳトランジスタ２１
のドレインと半導体基板間のＰＮ接合部がブレークダウ
ンするのを防止するための電位差緩和回路２２を構成し
ている。上記ＭＯＳトランジスタ１５．１９〜２１は、
基本的にはインバータ２３を構成しており、このインバ
ータ２３の出力ノードＮＢにはＮチャネル’４２Ｍ０５
）ランジスタ２４のゲートが接続される。また、上記Ｍ
ＯＳトランジスタ１５のゲートと高圧電源Ｖｌ）り間に
はＰチャネル型ＭＯＳトランジスタ２５の電流通路が接
続され、このＭＯＳトランジスタ２５のゲートには出カ
ッードロＮＢが接続される。このように上記ＭＯ８）ランジスタ
１５のドレインとＭＯＳトランジスタ２５のゲト、及び
上記ＭＯＳトランジスタ２５のドレインとＭＯＳトラン
ジスタ１５のゲートがそれぞれ相互に接続されることに
より、ＭＯ３Ｉ−ランジスタ１５のドレイン電位がＭＯ
Ｓトランジスタ２５のゲートにフィードバックされ、出
力ノードＮＢのレベルが完全にｖｐｐレベルあるいはＯ
Ｖになるように構成されている。上記ＭＯＳトランジス
タ２４のドレインには高圧電源Ｖｐｐが接続され、ソー
スと接地点ＶＳ２間にはＮチャネル型ＭＯ８Ｉ−ランジ
スタ２６〜２８のドレイン、ソース間の電流通路が直列
接続される。上記ＭＯＳトランジスタ２６のゲートには
高圧電源Ｖｌ）ｐが接続され、上記ＭＯ８Ｉ−ランジス
タ２７のゲートには電源ＶＣＣが接続される。上記ＭＯ
Ｓトランジスタ２８のゲートには、上記ＣＭＯＳインバ
ータ１３の出力ノードＮＡが接続される。上記ＭＯＳト
ランジスタ２６．２７は、ＭＯＳトランジスタ２８を保
護するための電位差緩和回路２９を構成している。上記
ＭＯＳ）ランジスタ２４゜２６〜２８は、基本的にはイ
ンバータ３０を構成しており、このインバータ３０の出
力ノードＮＣにはソース線ＳＬが接続される。

次に、上記第１図に示された回路の動作を第２図を参照
しつつ説明する。第２図は、上記第１図に示したソース
電位発生回路ＶＧが含まれたメモリ装置のデータ読み出
しモード、書き込みモード、及び消去モードにおける高
圧電源ｖ　ｐｐ、ソース電位発生回路ＶＧの出力信号Ｖ
Ｓ５ノードＮＡ。

ＮＢ、ワード線ＷＬ、データ線ＤＬ、消去回路ＥＣの出
力信号ＨＥ、及び消去信号ＥＲの各電位を示している。

データ読み出しモードには、高圧電源Ｖｌ）Ｉ）として
５Ｖが供給される。選択されたメモリセルトランジスタ
ＭＣ１ｊ（ｉ＝１〜ｍ、ｊ−１〜ｎ）には、カラムデコ
ーダＣＤにより選択されたデータ線ＤＬｊを介してドレ
インに２Ｖ、ロウデコーダＲＤにより選択されたワード
線Ｗ　Ｌ　ｉを介して制御ゲートに５Ｖが供給される。

消去信号ＥＲは“Ｌ”レベル（−〇ｖ）であり、各メモ
リセルトランジスタＭＣＩ］〜ＭＣｍｎの消去ゲートに
は、消去回路ＥＣから消去線ＥＬを介してＯＶ（接地電
位）の信号ＨＥが与えられる。ソース電位発生回路ＶＧ
は、上記消去信号ＥＲの“Ｌ″レベルより、ＣＭＯＳイ
ンバータ１３の出力が“Ｈ”　レベル（−５Ｖ）となり
、ＭＯＳトランジスタ１５．２１のゲートにＶ　ｃＱ　
−Ｖ　ＴＨｌ、６”なる電位が印加される。

ここで、ＶＴＲ１Ｇは、ＭＯＳトランジスタ１６の閾値
電圧である。これにより、ＭＣ８＋−ランジスタ２１が
オン状態となってノードＮＢの電位が低下し、ＭＯＳト
ランジスタ２５のゲートにフィードバックがかかる。こ
れによって、ＭＣ３＋−ランジスタ２５がオン状態とな
り、ＭＯＳトランジスタ１５のゲト電位がＶｐｐレベル
となり、ＭＯＳトランジスタ１５が完全にオフして、ノ
ードＮＢがＯｖとなる。

上記ノードＮＢのＯＶにより、ＭＯＳトランジスタ２４
はオフ状態となる。更に、ＣＭＯＳインバータ１３の出
力ノードＮＡが５Ｖであることから、ＭＯＳトランジス
タ２８がオン状態となり、インバタ２９の出力信号、す
なわちソース電位発生回路ＶＧの出力信号ＶＳのレベル
はＯＶとなる。従って、ソース線ＳＬの電位はＯＶとな
り、データ読み出しモードにおける各メモリセルトラン
ジスタＭＣＩＩ〜ＭＣｍｎのソース電位はＯＶとなる。

データ書き込みモード時には、高圧電源Ｖｐｐの電圧と
して１２Ｖが印加される。選択されたメモリセルトラン
ジスタにＭＣ１ｊには、カラムデコダＣＤにより選択さ
れたデータ線ＤＬｊを介してドレインに８Ｖ、ロウデコ
ーダＲＤにより選択されたワード線Ｗ　Ｌ　ｉを介して
制御ゲートに１２Ｖが供給される。各メモリセルトラン
ジスタＭＣＩＩ〜ＭＣｍｎの消去ゲートには、消去回路
ＥＣから消去線ＥＬを介して５■の信号ＨＥが与えられ
る。

消去信号ＥＲは“Ｌ“レベルのままであるので、ソース
電位発生回路ＶＧは読み出しモード時と同様に始めはＭ
ＯＳトランジスタ１５．２１のゲートに“Ｖｃｃ−Ｖｒ
ｌＩｌＢ“なる電圧が印加される。ＭＯＳトランジスタ
１５は、ソースにｖｐｐ−１２ｖが印加されているため
に完全にカットオフせず、ＭＯＳトランジスタ２１もオ
ン状態であるため、出カッ−ドＮＢの電位はＭＯＳトラ
ンジスタ１５の導通抵抗とＭＣ８＋−ランジスタＩ９〜
２１の導通抵抗の和との比で決定される電位（“Ｌ″レ
ベルとなる。上記ノードＮＢの“Ｌ”　レベルによりＭ
Ｃ８＋−ランジスタ２５がオン状態となり、フィードバ
ックかかかってＭＣ３）ランジスタ１５のゲート電位が
Ｖｐｐ−１２Ｖとなり、このトランジスタ１５が完全に
カットオフ状態となる。よって、ノードＮＢはＯＶとな
り、ＭＣ５）ランジスタ２４がオフ状態となる。

ノードＮＡは読み出し時と同様に５Ｖであるので、トラ
ンジスタ２８がオン状態となり、出力信号ＶＳの電位は
ＯＶとなる。従って、データ書き込みモードにおける各
メモリセルトランジスタＭ　Ｃ１１〜Ｍ　Ｃｍｎのソー
ス電位はＯＶとなる。

データ消去モードでは、高圧電源Ｖｌ）Ｉ）として１２
Ｖが供給される。本実施例では、メモリセルアレイＭＣ
Ａの全てのビット（全てのメモリセルトランジスタＭＣ
ＬＩ〜ＭＣ＋ｎｎ）が−括して消去されるタイプである
ので、ロウデコーダＲＤ及びカラムデコーダＣＤの出力
に基づいて、全てのメモリセルトランジスタＭ　Ｃ１１
〜ＭＣｍｎの制御ゲート、及びドレインがＯＶ（接地電
位）に設定される。

各消去ゲートには、消去回路ＥＣから消去線ＥＬを介し
て２０Ｖの消去信号ＨＥが供給される。上記２０Ｖの消
去信号ＨＥの電圧は、例えば上記高圧電源Ｖｌ）Ｉ）の
電圧を図示しない昇圧回路で昇圧することにより生成さ
れる。一方、消去信号ＥＲが”Ｈ″レベルなることによ
り、ソース電位発生回路ＶＧでは、ＣＭＯＳインバータ
１３の出力ノードＮＡが“Ｌ“レベルとなり、ＭＯＳト
ランジスタ１５がオン状態、２１がオフ状態となる。よ
って、インバータ２３の出力ノードＮＢは、Ｖｐｐレベ
ル、すなわち１２Ｖとなる。この時、ノードＮＢにゲト
が接続されたＭＣ５）ランジスタ２５はオフ状態である
。また、ＭＯＳトランジスタ２４はオン状態、２８はオ
フ状態となる。従って、ソース電位発生回路ＶＧの出力
信号ｖＳは、Ｖ　Ｉ）Ｉ）　　Ｖ　ＴＭ０１”（ここで
、Ｖ　Ｔ１４２４は、ＭＯＳトランジスタ２４の閾値電
圧）となる。上記ＭＣ３Ｉ−ランジスタ２４は、ドレイ
ン及びゲートに高電圧が印加されているため、基板のバ
イアスが深い状態で動作するので、ＭＯ３Ｉ−ランジス
タ２４の閾値電圧Ｖア、１２４を２ｖとすると、“Ｖｌ
）Ｉ）　　ＶＴＨ２４＝　１０　Ｖ”　（！：　す７）
。従ッて、全てのメモリセルトランジスタＭＣ１１〜Ｍ
ＣｍｎのソースにＩＯＶが印加される。

これによって、各メモリセルトランジスタＭ　Ｃ１１〜
ＭＣｍｎにおいて、消去モード時に、消去ゲート（２０
Ｖ）とソース領域（ＩＯＶ）間に印加される電位差は“
２０Ｖ−１０Ｖ−１０Ｖ”となる。このように消去ゲー
トとソース領域との間に印加される電位差を低減するこ
とにより、これらの間に介在される酸化膜の厚さが、例
えば３００人の場合でも、この酸化膜にかかる電界は３
．３ＭＶ／ｃｍ程度にまで低減される。従って、消去ゲ
ートとソース領域との間には、耐圧を上げるための厚い
酸化膜は不要となる。上記消去ゲトとソース領域との間
の酸化膜としては、メモリセルトランジスタの第１のゲ
ート酸化膜（チャネル領域と浮遊ゲート間に形成される
酸化膜）の形成工程において、ソース領域上に成長する
酸化膜（例えば、上記第１ゲート酸化膜の膜厚が３００
人の時、不純物濃度が高いソース領域としてのｎ＋拡散
層上には５００人程鹿の膜厚の酸化膜が形成される）と
、第２ゲート酸化膜（浮遊ゲートと消去ゲート間に形成
される酸化膜）の形成時に上記第１ゲート酸化膜上に成
長する酸化膜（はとんど成長しない）だけの約５００人
の酸化膜上に消去ゲートを配線するだけで充分な耐圧が
得られる。従って、消去ゲートとソース領域との間の酸
化膜の膜厚を厚くすることなく、この部分の絶縁膜の絶
縁破壊耐圧を向上でき不揮発性半導体メモリ装置の信頼
性を高めることができる。

また、消去ゲートとソース領域との間に厚い酸化膜を選
択的に形成する際のエツチングする工程により生ずるフ
ィールド酸化膜の膜厚の大幅な目減りや、バーズビーク
部分のエツチングによる基板表面のえぐれ部分の形成等
はない。これによって、フィールド酸化膜がエツチング
されることに起因して生ずる素子間のリークやメモリセ
ルトランジスタの特性の変動を抑制できる。更に、ソー
スミ位発生回路ＶＧから出力される信号Ｖｓの電位は、
ＣＭＯＳインバータ１３の出力ノードＮＡの充電能力を
変えることにより、ノードＮＡの電圧レベルの立ち上が
りの傾斜を制御でき、メモリセルトランジスタで必要と
する特性に合わせて放電速度を調整することができる。

ところで、上記第１図に示された回路を集積回路化する
ためにパターン形成する場合、制御ゲート電極とソース
領域のパターンを平行に形成し、且つこれらのパターン
と交差させて消去ゲート電極のパターンを形成する。こ
の際、ソース配線を拡散層で形成し、この拡散層からな
るソース配線にソース電位を印加すると、ソース電位発
生回路ＶＧから遠いメモリセルトランジスタのソース電
位は、比較的抵抗値が高い拡散抵抗の存在により電位の
設定が難しくなる。そこで、ソース領域上に絶縁層を介
してアルミニウムからなるソース配線を形成し、上記絶
縁層にコンタクトホールを形成して各ソース領域と上記
ソース配線とを接続することにより、ソース配線の抵抗
値を低減させることができる。上記ソース配線としては
、各ドレインを接続している第１層目のアルミニウム配
線層上に絶縁膜を介して形成された第２層目のアルミニ
ウム配線が用いられる。この第２層目のアルミニウム配
線のパターンは、上記第１層目のアルミニウム配線のパ
ターンと交差する方向に形成される。これによって、ソ
ース配線の抵抗値が下がり、ソース電位を所定の電位に
正しく設定することが可能となる。

第３図は、この発明の第２の実施例に係わる不揮発性半
導体メモリ装置について説明するためのブロック図であ
る。上記第１の実施例ではメモリセルアレイＭＣＡ中の
全てのビットを一括して消去するタイプを示したのに対
し、この第２の実施例ではメモリセルアレイＭＣＡを複
数（ｋ個）のブロックに分割し、各メモリセルに記憶さ
れたデータをブロック単位で消去するようにしている。

各々のメモリセルブロックＢＭＣ−１〜ＢＭＣ−ｋには
それぞれ対応して、ソース電位発生回路ＶＧ−１〜ＶＧ
−ｋ及び消去回路ＥＣ−１〜ＥＣ−ｋが設けられる。上
記各メモリセルブロックＢＭＣ−１〜ＢＭＣ−に中には
、図示しないメモリセルトランジスタがマトリックス状
に配置されており、これらのメモリセルトランジスタの
消去ゲートには消去線ＳＬＩ〜Ｓ　Ｌ　ｋが各ブロック
毎に一括して接続されている。これらの消去線ＳＬＩ〜
ＳＬｋはそれぞれ各々のブロックＢＭＣ−１〜ＢＭＣ−
に間で独立しており、ソース電位発生回路ＶＧ−１〜Ｖ
　Ｃ−１ｃの出力ＶＳ１〜ＶＳｋが供給される。上記消
去回路ＥＣ−１〜ＥＣ−ｋにはブロック消去デコーダ回
路ＢＥＤが接続され、この回路ＢＥＤの出力でメモリセ
ルブロックＢＭＣ−１〜ＢＭＣ−にの中から消去が行な
われるメモリセルブロックが選択される。このブロック
単位での消去を行う場合、消去を行なうプロ、ツクのソ
ース線ＳＬｈ　（ｈ＝１〜ｋ）の電位、すなわちソース
電位発生回路ＶＧｈの出力信号ＶＳｈのみをＩＯＶ程度
まで上昇させ、消去を行なわないブロックのソース線の
電位はＯＶに設定される。消去を行なわないブロックに
は、消去ゲトにＯＶが印加されており、且つソース線の
電位もＯＶとなるので消去を行なわないブロックへ加わ
るストレスは最小限に抑制される。

なお、上記ソース電位発生回路ＶＧは上記第１図に示さ
れた回路構成に限られるものではなく、種々の変形が可
能である。例えば、上記実施例ではソース電位発生回路
ＶＧ中の電位差緩和回路１８．２２．２９としてエンハ
ンスメントタイプのＭＯＳトランジスタ１６．１７，１
９，２０．２８．２７を用いたが、第４図に示されるよ
うにデイブレーションタイプのＭｏ３Ｉ−ランジスタ１
６Ｄ、１７０．１９Ｄ、２０Ｄ、２６Ｄ、２７Ｄで構成
しても良い。第４図に示されるような構成であっても実
質的には上記第１図に示されたソース電位発生回路ＶＧ
と同様な動作を行ない同じ効果が得られる。

第５図は、上記ソース電位発生回路ＶＧの更に他の構成
例を示している。上記第１図に示された回路にあっては
、ＭＯＳトランジスタ２８をＣＭＯＳインバータ１３の
出力で導通制御していたのに対し、第５図に示される回
路では、Ｍｏ８）ラングスタ２８は、入力ノードがノー
ドＮＢに接続されたインバータ３１の出力で導通制御さ
れる。また、電位差緩和回路２２．２９を構成するＭＯ
Ｓトランジスタ１．９，２０．２６．２７としてデイブ
レーション型のＭＯＳトランジスタ１９Ｄ、２０Ｄ、２
６Ｄ、２７Ｄが設けられている。上記インバータ３１は
、Ｐチャネル型ＭＯＳトランジスタ３２、デイプレッシ
ョン型ＭＯＳトランジスタ３３Ｄ、３４Ｄ　、及びＮチ
ャネル型ＭＯＳトランジスタ３５とから構成されている
。上記Ｍｏ８Ｉ−ランジスタ３２のソースには高圧電源
Ｖｐｐが、ゲートにはノードＮＢがそれぞれ接続される
。ＭＯＳトランジスタ３２のドレインと接地点ＶＳ２間
には、ＭＯＳトランジスタ３３Ｄ、３４Ｄ、３５の電流
通路が直列接続される。上記ＭＯＳトランジスタ３３Ｄ
、３４ＤはＭｏ８）ランジスタ３５を保護するための電
位差緩和回路３６を構成しており、Ｍｏ８Ｌランジスタ
３３０のゲートには高圧電源Ｖｐｐが、３４Ｄのゲート
には電源ＶＣＣがそれぞれ接続される。

上記ＭＯＳトランジスタ３５のゲートには、上記ノドＮ
Ｂが接続される。そして、上記インバータ３Ｉの出力ノ
ードＮＤであるＭｏ５Ｉ−ランジスタ３２と３３Ｄとの
接続点には、上記Ｍｏ８Ｉ−ランジスタ２８のゲートが
接続される。

次に、上記第５図に示された回路の動作を説明する。デ
ータの読み出しモード及び書き込みモードにあっては、
消去信号ＥＲはＬ”　レベル（＝　ＯＶ）であり、ＣＭ
ＯＳインバータ１３の出力ノードＮＡは“Ｈ”　レベル
となる。この“Ｈ”　レベルが、トランスファゲートで
あるＭｏＳトランジスタ［，１７の電流通路を介してＭ
ｏ５）ランジスタ１５．２１のゲートに伝達され、ＭＯ
Ｓトランジスタ１５がオフ状態、２１がオン状態となる
。よって、ノードＮＢが接地電位ＯＶとなり、インバー
タ３１の出力は“Ｈ”レベルとなる。これによって、ノ
ードＮＤの電位は５ｖとなり、Ｍｏ８）ランジスタ２８
がオン状態となる。一方、ノードＮＢの電位はＯＶであ
るので、ＭＯＳトランジスタ２４がオフ状態となり、出
力信号ｖＳはＯＶになる。従って、メモリセルトランジ
スタＭＣＩＩ〜ＭＣｍｎのソース電位もＯＶとなる。

消去モード時には、消去信号ＥＲが“Ｈ”レベル（＝　
５　Ｖ）となり、ノードＮＡは“Ｌ”　レベル（＝ＯＶ
）　、ノードＮＢは”Ｈ”レベル（＝１２Ｖ）、及びノ
ードＮＤは“Ｌ”レベル（＝　ＯＶ）となり、ＭＯＳト
ランジスタ２４はオン状態、２８はオフ状態となる。従
って、ソース電位発生回路ＶＧの出力信号ＶＳとしては
、高圧電源ＶｐＩ）の電圧である１２ＶからＭＯＳトラ
ンジスタ２４の閾値電圧Ｖ。ｏ２４分低下した電位とな
る。ＭＯＳトランジスタ２４の閾値電圧ＶＴＩ＋２４を
２■とすると、“］、］２Ｖ、−２Ｖ−ＩＱＶが各メモ
リセルトランジスタＭＣＩＩ〜ＭＣｍｎソースに供給さ
れ、消去ゲトとソース領域との間の電位差が緩和される
。

上記第５図に示された回路の特徴は、ノードＮＤに１２
Ｖの電圧を印加するようにした点にある。通常、データ
“ＯＮの書込み時には、ホットエレクトロンを発生させ
、浮遊ゲートに電子を注入する。この際、メモリセルト
ランジスタのドレイン、ソース間に数ｍＡの書き込み電
流が流れる。

従って、例えば出力が８ビツト構成であるメモリ装置で
は、最大数１０ｍＡの電流が流れる。この数１０ｍＡの
電流をＭｏ３）ランジスタ２８で駆動するためには、Ｍ
ｏＳトランジスタ２８には大きな電流駆動能力、換言す
れば大きなパターン面積が必要となる。例えば、ＭＯＳ
トランジスタ２８のゲト電位が５Ｖの場合、ＭＯＳトラ
ンジスタ２８のチャネル長が３μｍであるとすると、チ
ャネル幅は約１０００１．ｔｍも必要である。このため
、ＭＯＳトランジスタ２８は、パターンレイアウト上か
なり大きな面積を占めてしまう。上記第５図に示された
回路では、Ｍｏ３Ｉ−ランジスタ２８のゲート電圧■Ｇ
が１２Ｖであるので、このＭｏ８Ｉ−ランジスタ２８は
３極管動作しており、トランジスタ２８の閾値電圧ＶＴ
Ｉ＋２８を例えば１■とすると、同じ電流（数１０ｍＡ
）流すために必要なＭＯＳトランジスタ２８のチャネル
幅は、となる。従って、ＭＯＳトランジスタ２８のチャネル幅
は、３６０μｍとなり、チップ占有面積の増加を抑制す
ることができる。

第６図に、上述した第５図の回路における各動作モード
と高圧電源ｖ　ｐｐ、ソース電位発生回路ＶＧの出力信
号ＶＳ、ノードＮＤ、ＮＢ、ワード線ＷＬ、データ線Ｄ
Ｌ、消去回路ＥＣの出力信号ＨＥ、及び消去信号ＥＲの
各電位との関係を一括して示す。

第７図は、ソース電位発生回路ＶＧの別の構成例を示し
ている。この回路は、上記第１図に示された回路におけ
るＭＯＳ）ランジスタ２４，２１３〜２８を削除し、ノ
ードＮＢの電位を回路ＶＧの出力信号ＶＳとして用いる
ようにしたものである。この回路は、ソース電位発生回
路ＶＧの出力電位をＭＯＳトランジスタ２４の閾値電圧
７７１１２４分たけ低下させなくても良い場合、すなわ
ちソース線ＳＬに高圧電源Ｖｌ）ｌ）の電圧がそのまま
印加可能（１２Ｖが印加可能）なメモリセルトランジス
タに対して適用される。

上記第７図に示される回路において、データの読み出し
、書き込み、及び消去の各モードにおける各メモリセル
トランジスタＭ　Ｃ１１〜ＭＣｍｎの制御ゲート、ドレ
イン、消去ゲートに供給される電位は、上記第１図に示
された回路と同様であり、消去モードにおけるソース線
ＳＬの電位のみが異なる。第８図に各動作モードでの高
圧電源ｖ　ｐｐ。

回路ＶＧの出力信号ＶＳ１ワード線ＷＬ、データ線ＤＬ
、消去回路ＥＣの出力信号ＨＥ、及び消去信号ＥＲの各
電位を一括して示す。

上記第７図に示された回路構成では、消去モードにおけ
る消去ゲートとソース領域との電位差は“２０Ｖ−１２
Ｖ＝８Ｖ″となる。例えば両者の間に介在される酸化膜
の厚さが３００人であるとすると、加わる電界は約２゜
７　Ｍ　Ｖ　／　ｃ　ｍとなり、酸化膜の絶縁破壊を更
に起こり難くでき、よりメモリ装置の信頼性を向上でき
る。

第９図は、上述した各ソース電位発生回路ＶＧよりも放
電特性を改善したもので、上記第１図に示されたソース
電位発生回路ＶＧの出力ノードに放電特性制御回路３７
が設けられている。この放電特性制御回路３７は、ＣＭ
ＯＳインバータ１３の出力で制御される。すなわち、Ｃ
ＭＯＳインバータ１３の出力ノードＮＡには、Ｐチャネ
ル型ＭＯＳトランジスタ３８とＮチャネルＦＭＯＳトラ
ンジスタ３９とからなるＣＭＯＳインバータ４ｏの入力
ノードが接続される。このＣＭＯＳインバータ４ｏの出
力ノードには、Ｐチャネル型ＭＯ３Ｉ−ランジスタ４１
とＮチャネル型ＭＯＳトランジスタ４２とからなるＣＭ
ＯＳインバータ４３の人力ノードが接続される。

上記ＣＭＯＳインバータ４ｏの出力ノードと接地点ＶＳ
２間には、キャパシタ４４が接続される。上記ＣＭＯＳ
インバータ４３の出力ノードには、Ｐチャネル型ＭＯ５
）ランジスタ４５とＮチャネル型ＭＯＳ）ランジスタ４
６とからなるＣＭＯＳインバータ４７の入力ノードが接
続される。上記ＣＭＯＳインバータ４３の出力ノードと
接地点ＶＳ２間には、キャパシタ４８が接続される。上
記ＣＭ’ＯＳインバータ４７の出力ノードには、Ｐチャ
ネル型ＭＯＳトランジスタ４９及びＮチャネル型ＭＯＳ
）ランジス、夕５０のゲートが接続される。上記ＣＭＯ
Ｓインバ一夕４７の出力ノードと接地点ＶＳ２間には、
キャパシタ５１が接続される。上記ＭＯ５）ランジスタ
４９のソースと電源Ｖ２Ｃ間には、Ｐチャネル型ＭＯＳ
トランジスタ５２のドレイン、ソース間の電流通路が接
続される。このＭＯＳトランジスタ５２のゲートには、
消去信号ＥＲが供給される。上記ＭＯＳトランジスタ４
９．５０のドレインは共通接続され、ＭＯＳｌ−ランジ
スタ５０のソースには接地点Ｖｓｓが接続される。上記
ＭＯＳトランジスタ４９．５０のドレイン共通接続点（
ノードＮＥ）と接地点Ｖｓｓ間には、Ｎチャネル型ＭＯ
Ｓ）ランジスタ５３のドレイン、ソース間の電流通路が
接続される。このＭＯＳ）ランジスタ５３のゲートには
、消去信号ＥＲが供給される。ソース電位発生回路ＶＧ
の出力ノード、換言すればＭＯＳ）ランジスタ２４．２
Ｂのドレイン共通接続点（ノードＮＣ’）と接地点ＶＳ
２間には、Ｎチャネル型ＭＯＳトランジスタ５４〜５Ｇ
の電流通路か直列接続される。上記ＭＯＳトランジスタ
５４のゲートには高圧電源Ｖｌ）ｐが、５５のゲートに
は電源ＶＣＣがそれぞれ接続される。上記ＭＯＳトラン
ジスタ５４．５５は、ＭＯＳ）ランジスタ５６を保護す
るための電位差緩和回路５７を構成している。上記ＭＯ
３Ｉ−ランジスタ５６のゲートには、上記ノードＮＥが
接続される。上記ＭＯＳトランジスタ４９，５０．５２
は、消去信号ＥＲで動作が制御されるインバータ５８を
構成している。インバータ５８は、消去信号ＥＲが“Ｌ
”レベルのときアクティブ状態（インバータ動作を行な
い）、“Ｈ“レベルのときノンアクティブ状態となる。

上記各インバータ４０，４８，４７，５８　、及びキャ
パシタ４４．４８．５１は、消去信号ＥＲが“Ｈ”レベ
ルから“Ｌ“レベルへの変化時のノードＮＡの電位の立
ち上がりを遅らせるための遅延回路５９を構成している
。これによって、ＭＯＳトランジスタ５６のオフ状態が
らオン状態への変化が遅らされる。一方、消去信号ＥＲ
が“Ｌ“レベルから”Ｈ”　レベルへ変化する時には、
ＭＯＳ）ランジスタ５２がオフ状態、５３がオン状態と
なることにより、ノードＮＥの電位が高速に“Ｌ″レベ
ルなり、ＭＯＳ）ランジスタ５６は急速にオフ状態とな
る。

第１０図には、上記第９図に示された回路における消去
信号ＥＲ，ノードＮＡ、ＮＥの電位、信号ＶＳ、及び出
力信号ＨＥの各タイミングチャートが示されている。

上記第９図に示される回路においては、ＭＯＳトランジ
スタ２８と５６との間で電流駆動能力（放電能力）に差
をつけている。具体的には、ＭＯＳトランジスタ５６の
電流駆動能力をＭＯＳトランジスタ２８よりも大きく設
定している。また、出力信号ＶＳの電位が、信号ＨＥの
電位の変化に対応して変化するように設定されている。

これは、消去ゲトの電位（＝信号ＨＥの電位）と、ソー
ス領域との間で電位の立ち上がり及び立ち下がりにアン
バランスが生じると、消去ゲートとソース領域との間の
酸化膜に印加される電界を緩和する効果が半減してしま
うからである。例えば消去動作の開始時、消去信号ＥＲ
が立ち上がると同時に、信号ＨＥの電位と信号ＶＳの電
位が立ち上がるが、信号ＶＳの電位が立ち上がる前に信
号ＨＥの電位が立ち上がってしまうと、信号ＶＳの電位
が立ち上かる前の期間には消去ゲートとソース領域間に
介在される酸化膜に高い電界が加わってしまう。

方、消去動作の終了時に、消去信号ＥＲが立ち下がると
同時に信号ＨＥの電位及び信号ＶＳの電位が立ち下がる
。しかしながら、信号ＨＥの電位が下がる前に、信号Ｖ
Ｓの電位が急激に下がると、酸化膜には信号ＨＥの電位
が低下するまでの期間に高電界が加わり、信号ＶＳの電
位を各メモリセルトランジスタのソース領域に印加した
効果か薄れてしまう。よって、信号ＶＳの立ち上がりは
信号ＨＥの立ち−Ｌがりよりも早く、且つ立ち下がりは
信号ＨＥの立ち下がりよりも遅くする必要がある。信号
ＶＳの立ち上がりについては、特に問題を生じない。な
ぜなら、信号ＨＥはメモリセルトランジスタＭＣの全ビ
ットの消去ケートを充電するので、大きな容量を充電す
るために立ぢ上がりが遅れ、しかも図示しない昇圧回路
を用いて比較的ゆっくり充電するため更に立ち上がりが
遅れるためである。これに対し、信号ＶＳの電位の立ち
下がりは、信号ＨＥの立ち下がりより遅らせ、且つ遅過
ぎなくするために、電流駆動能力がやや小さいＭｏ８）
ランジスタ２８（例えばチャネル長が３μｍの時、チャ
ネル幅は２００μｍ）と電流駆動能力が大きいＭＯ３Ｉ
−ランジスタ５Ｂ（例えばチャネル長３μｍの時、チャ
ネル幅は１０００μｍ）とを用いて所定の時間差をもっ
て２段階に放電させることにより行なう。まず、Ｍｏ８
）ランジスタ２８が先にオンして出力ノードを徐々に放
電し、遅延回路５９による遅延時間経過後にＭＯＳトラ
ンジスタ５６がオンして出力ノードの放電を加速する。

このようにすれば、信号ＶＳの電位は信号ＨＥの電位よ
りも遅れて徐々に低下し始め、信号ＨＥの電位が低下し
てから立ち下がりが遅れ過ぎることなく放電することが
できる。

なお、上記遅延回路５９は、インバータの駆動能力や数
、及びキャパシタの容量値や数、寄生抵抗、寄生容量等
を適切に選択あるいは調節して必要とする遅延特性を得
ることができる。

第９図に示された構成のソース電位発生回路ＶＣによれ
ば、消去信号ＥＲの変化時においても、消去ゲートとソ
ース領域との間に介在される酸化膜に、高電界が印加さ
れることを常に防止できる。

従って、消去信号の過渡状態であっても確実な動作が期
待でき、信頼性をより向上できる。

第１１図乃至第１３図はそれぞれ、上記第１図にボされ
たソース電位発生回路ＶＧの更に別の構成例を示してい
る。

まず、第１１図に示されたソース電位発生回路ＶＧの構
成について説明する。消去信号ＥＲは、Ｐチャネル型Ｍ
ＯＳトランジスタ７０（！：Ｎチャネル型ＭＯＳトラン
ジスタ７１とからなるＣＭＯＳインバータ７２の入力ノ
ード、Ｎチャネル型ＭＯＳトランジスタ７３のゲート、
Ｐチャネル型ＭＯ３）ランジスタフ４とＮチャネル型Ｍ
ＯＳトランジスタ７５とからなるＣＭＯＳインバータ７
６の入力ノード、Ｐチャネル型ＭＯＳトランジスタ７７
とＮチャネル型ＭＯＳトランジスタ７８とからなるＣＭ
ＯＳインバータ７９の入力ノード、及びＮチャネル型Ｍ
ＯＳトランジスタ８０のゲートにそれぞれ供給される。

上記ＣＭＯＳインバータ７２の出力ノードにはＮチャネ
ル型ＭＯＳトランジスタ８１のゲートが接続される。こ
のＭＯＳ）ランジスタ８１のソースは接地点ＶＳＳに接
続され、ドレインと高圧電源ｖｐｐ間にはデイプレッシ
ョン型のＭｏ８）ランジスタ８２゜Ｐチャネル型ＭＯ８
＋−ランジスタ８３の電流通路が直列接続される。上記
ＭＯ３）ランジスタフ３のソースは接地点ＶＳＳに接続
され、ドレインと高圧電源ＶｐＩ）間にはデイプレッシ
ョン型のＭＯＳ）ランジメタ８４．Ｐチヤネル型ＭＯＳ
トランジスタ８５の電流通路が直列接続される。上記Ｍ
ＯＳトランジスタ８２．８４のゲートにはそれぞれ電源
ｖｃｃが接続される。上記Ｍｏ８Ｉ−ランジスタ８３の
ゲートにはＭＯＳ）ランジスタ８４と８５の共通接続点
（ノードＮＧ）が接続され、上記ＭＯ８）ランジスタ８
５のゲートにはＭＯＳトランジスタ８２と８３の共通接
続点（ノードＮＦ）が接続される。上記ノードＮＧには
、Ｐチャネル型ＭＯＳトランジスタ８６のゲートが接続
される。このＭＯＳトランジスタ８６のソースと高圧電
源ＶｐＩ）間には、ゲートが高圧電源Ｖｌ）ｌ）に接続
されたＮチャネル型ＭＯＳトランジス夕８７のソース、
ドレイン間の電流通路が接続される。また、上記ＭＯ３
）ランジスタ８６のドレインと接地点Ｖｓｓ間には、ゲ
ートが上記ＣＭＯＳインバータ７Ｇの出力ノードＮＨに
接続されたＮチャネル型ＭＯ３Ｉ−ランジスタ８８のド
レイン、ソース間の電流通路が接続される。上記ＣＭＯ
Ｓインバータ７９の出力ノードには、遅延回路８９の入
力端が接続される。この遅延回路８９は、４つのＣＭＯ
Ｓインバータ９０〜９３と３つのキャパシタ９４〜９Ｇ
とから成る。すなわち、ＣＭＯＳインバータ７９の出力
ノードには、Ｐチャネル型ＭＯＳトランジスタ９７とＮ
チャネル型ＭＯＳ）ランジスタ９８とからなるＣＭＯＳ
インバータ９０の入力ノードが接続される。

上記ＣＭＯＳインバータ９０の出力ノードには、Ｐチャ
ネル型ＭＯＳトランジスタ９９とＮチャネル型ＭＯ３Ｉ
−ランジスタ１００とからなるＣＭＯＳインバータ９１
の入力ノードが接続される。また、上記ＣＭＯＳインバ
ータ９０の出力ノードと接地点Ｖｓｓ間には、キャパシ
タ９４が接続される。上記ＣＭＯＳインバータ９１の出
力ノードには、Ｐチャネル型ＭＯ３＋−ランジスタ１０
１とＮチャネル型ＭＯＳトランジスタ１０２とからなる
ＣＭＯＳインバータ９２の入力ノードが接続される。上
記ＣＭＯＳインバータ９１の出力ノードと接地点ＶＳ２
間には、キャパシタ９５が接続される。上記ＣＭＯＳイ
ンバータ９２の出力ノードには、Ｐチャネル型ＭＯＳト
ランジスタ１０３とＮチャネル型ＭＯＳトランジスタ１
０４とからなるＣＭＯＳインバータ９３の入力ノードが
接続される。上記ＣＭＯＳインバータ９２の出力ノード
と接地点Ｖｓｓ間には、キャパシタ９６が接続される。

上記ＣＭＯＳインバータ９３の出力ノードＮＩには、上
記ＭＯＳトランジスタ８０のドレイン及びＮチャネル型
ＭＯＳ）ランジスタ１０５のゲートが接続される。上記
ＭＯＳトランジスタ８０のソースは接地点ＶＳＳに接続
されており、上記ＭＯ３）ランジスタ１０５のドレイン
　ソース間の電流通路は、上記ＭＯ３）ランジスタ８６
と８８との共通接続点（ノードＮＪ）と接地点Ｖｓｓ間
に接続される。そして、上記ノードＮＪから出力信号Ｖ
Ｓが出力される。

上記第１１図に示された回路において、ＭＯＳトランジ
スタ８６は出力ノードＮＪの充電用であり、ＭＯＳ）ラ
ンジスタ８８と１０５は出力ノードＮＪの放電用である
。充電用ＭＯＳトランジスタ８６は、ＭＯＳ）ランジス
タフ０．７＋、７３．８１〜８５からなり、ノードＮＧ
を消去信号ＥＨのレベルに基づいて高圧電源Ｖｌ）Ｉ）
の電位と接地点ＶＳＳの電位（ＯＶ）とに切り換える切
換回路１０６の出力でオン／オフ制御される。上記放電
用ＭＯＳトランジスタ８８の電流駆動能力は小さく、上
記放電用ＭＯ５）ランジスタ１０５の電流駆動能力は大
きく設計されている。

上記電流駆動能力の小さいＭＯＳトランジスタ８８は、
ＣＭＯＳインバータ７６の出力信号で高速にオン／オフ
制御される。上記電流駆動能力の大きいＭＯＳ）ランジ
スタ１０５は、消去信号ＥＲの”Ｌ”レベルから“Ｈ“
レベルへの立ち上がり時には、ＭＯＳトランジスタ８０
がオンすることにより高速にオフされ、“Ｈ”レベルか
ら“Ｌ″レベルの立ち下がり時には、遅延回路８９の存
在により所定の遅延時間を持ってゆっ（りとオンされる
。

次に、上記第１１図に示された回路の動作を詳しく説明
する。消去モードにおいて、消去信号ＥＲが“Ｈ″レベ
ルなると、切換回路１０６の出力ノードＮＧが“Ｌ“レ
ベル（接地電位）となり、ＭＯＳトランジスタ８６はオ
ン状態となる。

ＣＭＯＳインバータ７６の出力ノードＮＨは“Ｌ″レベ
ルなるので、ＭＯＳ）ランジスタ８８はオフ状態となる
。また、ＭＯＳ）ランジスタ８０がオンすることにより
、ＭＯＳトランジスタ１０５はオフ状態となる。これに
よって、出力ノードＮＪは、高圧電源ＶＩＩｐからＭＯ
Ｓトランジスタ８７．８６の電流通路を介して充電され
る。上記出力ノードＮＪの電位、換言すれば出力信号Ｖ
Ｓの電位は、高圧電源ＶＩ）Ｉ）の電位からＮチャネル
型ＭＯ３Ｉ−ランジスタ８７の閾値電圧Ｖ、１．８７分
低下して”　Ｖ　１）Ｉ）　　Ｖ　Ｔ１１８７“となる
。

なお、上記ＭＯ８）ランジスタ８７として閾値電圧が０
■付近にあるイントリンシックタイプを用いたり、この
ＭＯＳトランジスタ８７を省略すれば、高圧電源■ｐｐ
のレベルをほぼそのまま出力できる。

また、ＭＯＳトランジスタ８６のソースと高圧電源Ｖｐ
ｐ間に、ゲートとドレインとが接続された複数（Ｘ個）
のＭＯＳ）ランジスタの電流通路を直列接続して設けれ
ば、出力信号ＶＳの電位を“Ｖ　ｐｐ−ｘ　Ｖ　、、″
の値に設定可能である。

消去が終了し、消去信号ＥＲが“Ｌ“レベルとなると、
ノードＮＧが“Ｈ″レベル　Ｖ　ｐｐ）となり、ＭＯＳ
）ランジスタ８６はオフ状態となる。

ＣＭＯＳインバータ７６の出力は“Ｈ”レベルとなり、
ＭＯＳトランジスタ８８がオンしてノードＮＪの放電が
開始される。この際、ＭＯＳトランジスタ８８の電流駆
動能力は小さいので、ノードＮＪは徐々に放電される。

ＭＯＳトランジスタ８ｏがオフ状態となるので、ノード
Ｎｌの電位は遅延回路８９による遅延時間の経過後に“
Ｈ”レベルとなる。

これによって、ＭＯＳトランジスタ１０５がオン状態と
なり、ノードＮＪは電流駆動能力の大きいＭＯＳトラン
ジスタ】０５によって放電される。

上記のような構成によれば、ノードＮＪの放電の初期に
は電流駆動能力の小さなＭＯＳトランジスタ８８によっ
て徐々に放電が行われ、遅延回路８９の遅延時間経過後
にはＭＯＳトランジスタ８８に加えて電流駆動能力の大
きなＭＯ８Ｉ−ランジスタ１０５によって急速に放電さ
れる。これによって、消去ゲートの電位か充分に放電さ
れる前にソース線ＳＬの電位が低下して、消去ゲートと
ソース領域との間に介在される絶縁膜に高電界が加わる
のを確実に防止できる。更に、トランジスタ８８と１０
５とが時間差を持ってオンし、放電が行われるので、ノ
ードＮＪの放電時におけるピーク電流も抑制できる。一
方、ノードＮＪの充電、換言すればソース線ＳＬの充電
は、高速に行なわれ、消去ゲートに供給される信号ＨＥ
の立ち上がりよりも早く設定されている。

なお、上記第１１図に示された回路では、遅延回路８９
として４つのＣＭＯＳインバータ９０〜９３と３つのキ
ャパシタ９４〜９６を設けたが、この構成に限らず種々
の構成の遅延回路を用いることができるのは言うまでも
ない。

第１２図は、上記第１１図に示された回路におけるＭＯ
５Ｉ−ランジスタ１０５の制御方法を変えたものである
。上記第１１図に示された回路では消去信号ＥＲを遅延
した信号でＭＯＳ）ランジスタ１０５をオンさせていた
のに対し、ノードＮＪの電位の低下を検出してＭＯＳト
ランジスタ１０５をオンさせるようにしている。すなわ
ち、ＭＯＳトランジスタ１０５は、消去信号ＥＲとノー
ドＮＪの電位とのＮＯＲをとってＭＯＳトランジスタ１
０５をオンさせている。消去信号ＥＲは、Ｐチャネル型
ＭＯＳトランジスタ１０７及びＮチャネル型ＭＯＳトラ
ンジスタ１０８のゲートに供給される。上記ＭＯＳトラ
ンジスタ１０７，１０８のドレインは共通接続され、Ｍ
ＯＳトランジスタ１０７のソースと電源ｖｃｅ間にはＰ
チャネル型ＭＯＳトランジスタ１２８のドレイン、ソー
ス間の電流通路が接続される。

上記ＭＯＳトランジスタ１０８のソースには接地点が接
続される。上記ＭＯ３Ｉ−ランジスタ１０７，１０８の
ドレイン共通接続点（ノードＮＫ）と接地点Ｖｓｓ間に
は、Ｎチャネル型ＭＯＳトランジスタ１０９のドレイン
、ソース間の電流通路が接続され４つる。ＭＯＳ）ランジスタ１２８，１０９のゲートには、
ノードＮＪが接続される。上記ノードＮＫには、Ｐチャ
ネル型ＭＯ８！−ランジスタ１１０とＮチャネル型ＭＯ
Ｓトランジスタ１１１とからなるＣＭＯＳインバータ１
１２の入力ノードが接続される。このＣＭＯＳインバー
タ１１２の出力ノードには、ＣＭＯＳインバータ７９の
入力ノードが接続される。

上記のような構成において、消去モードにおけるノード
ＮＪの充電動作は上記第１１図に示された回路と同様で
ある。消去モードが終了して消去信号ＥＲが“Ｌ”レベ
ルとなると、切換回路１０６の出力ノードＮＧが“Ｈ″
レベル　Ｖ　Ｉ）ＩＩ）レベル）となり、ＭＯＳトラン
ジスタ８６はオフ状態となる。

一方、ＣＭＯＳインバータ７６の出力ノードＮＨが“Ｈ
”　レベルとなり、ＭＯＳトランジスタ８８がオンして
ノードＮＪの電位が低下し始める。ノードＮＪの電位が
高いときには、ＭＯＳトランジスタ１２８がオフ状態、
１０９がオン状態となっているので、ノードＮＫは“Ｌ
”レベルとなる。従って、ＣＭＯＳインバータ１１２の
出力ノードは“Ｈ”しベルとなり、ＭＯＳ）ランジスタ
８ｏがオン状態となる。よって、ノードＮｌは“Ｌ“レ
ベルとなり、ＭＯＳ）ランジスタ１０５はオフ状態とな
っている。

上記ＭＯ５）ランジスタ８８のオンによりノードＮＪの
電位が徐々に低下し、ＩＶ程度となると、ＭＯＳトラン
ジスタ１２ｇがオンし、１０９がオフする。消去信号Ｅ
Ｒが“Ｌ”レベルであることがら、ＭＯＳ）ランジスタ
１０７がオン、１０８がオフし、ノードＮＫが“Ｈ″レ
ベルなる。これによって、ＣＭＯＳインバータ１１２の
出力ノードは“Ｌ“レベルとなり、ＭＯＳ）ランジスタ
８ｏはオフ状態となる。遅延回路８９による遅延時間経
過後ノードＮＩが“Ｈ”　レベルとなり、ＭＯＳトラン
ジスタ１ｏ５がオンしてノードＮＪの放電が加速される
。

このような構成によれば、ＭＯ３Ｉ−ランジスタ１０５
による放電をノードＮＪの電位に基づいて制御するので
、遅延回路８９を構成するＭｏｓトランジスタ９７〜１
０４の閾値電圧の製造ばらつきなどによる素子パラメー
タ変動の影響を受けることなくＭＯＳトランジスタ１ｏ
・５にょるノードＮＪの放電を制御できる。

第１３図は、上記第１２図に示された回路におけるノー
ドＮＪの放電特性をさらに改良したものである。すなわ
ち、出力ノードＮＪと接地点Ｖｓｓ間にＮチャネル型Ｍ
ＯＳ）ランジスタ１１３のドレイン、ソース間の電流通
路を接続し、このＭＯＳトランジスタ１１３のゲートを
ＣＭＯＳインバータ７９の出力ノードＮＬに接続してい
る。上記ＭＯＳトランジスタ１１３の電流駆動能力は、
上記ＭＯＳトランジスタ８８の電流駆動能力とＭＯＳト
ランジスタ１０５の電流駆動能力の中間に設定される。

上記のような構成において、消去モードにおけるノード
ＮＪの充電動作、及び消去モードが終了してＭＯ８Ｉ−
ランジスタ８８がオンし、ノードＮＪの放電が開始され
るまでの動作は上記第１２図に示された回路と同様であ
る。ＭＯＳトランジスタ８８がオンしてノードＮＪの電
位が低下し始め、この電位か１Ｖ程度となると、ＭＯＳ
）ランジスタ１２８がオンし、１０９かオフする。消去
信号ＥＲが“Ｌ”　レベルであることから、ＭＯＳトラ
ンジス夕１０７がオン、１０８がオフし、ノードＮＫが
“Ｈ”し′ベルとなる。これによって、ＣＭＯＳインバ
ータ１１２の出力ノードは“Ｌ”レベルとなり、ＭＯＳ
）ランジスタ８ｏはオフ状態となる。上記ＣＭＯＳイン
バータ１１２の出力ノードが“Ｌ”レベルとなることに
より、ＣＭＯＳインバータ７９の出力ノードＮＬが“Ｈ
”レベルとなると、ＭＯＳトランジスタ月３がオン状態
となる。これによって、ノードＮＪの放電が加速される
。更に、遅延回路８９による遅延時間経過後ノードＮＩ
が“Ｈ”レベルとなると、ＭＯＳトランジスタ１．０５
がオンしてノードＮＪの放電が更に加速される。

上記のような構成では、ＭＯＳトランジスタ８８がオン
してノードＮＪの放電が開始され、ＭＯＳトランジスタ
１０５がオンしてこの放電が加速されるまでの間にＭＯ
Ｓトランジスタ１１３がオン状態となってノードＮＪの
放電が行なわれる。従って、第１３図に示される回路構
成では、ノードＮＪは、３つのＭＯＳトランジスタ８８
，１１３．ＬＯ５によって、所定の時間差で且つ加速さ
れながら放電される。

第１３図に示される構成は、大容量のメモリ装置（特に
ＩＭｂｉｔ以上）に好適なものである。

なぜなら、例えばＩＭｂｉｔのメモリ容量では、メモリ
セルのソースの容量が４００〜５００ｐＦに増大し、第
１２図に示されたように２段階でノドＮＪを放電しても
放電時のピーク電流は数１０ｍＡとなる。第１３図に示
される回路構成であれば、容量が数１００ｐＦでもピー
ク電流は数ｍＡ程度となり、ピーク電流を抑えてより確
実な動作を行なうことができる。

第１４図乃至第１６図はそれぞれ、この発明の第１０乃
至第１２の実施例に係わる不揮発性半導体メモリ装置に
ついて説明するための回路図である。第１７図は、上記
第１４図乃至第１６図に示された回路の動作を説明する
ためのタイミングチャートである。上記各実施例では、
ソース電位発生回路ＶＧを消去信号ＥＲで制御していた
のに対し、これらの実施例ではソース電位発生回路ＶＧ
を消去回路ＥＣの出力信号ＨＥで制御している。

すなわち、第１４図に示される回路では、ソース電位発
生回路ＶＧの入力ノードには、信号ＨＥの電位の変化を
検知するための消去ゲート電位検知回路ＥＶＤが設けら
れる。この検知回路ＥＶＤは、Ｐチャネル型ＭＯＳ）ラ
ンジスタロ２，６３とＮチャネル型ＭＯＳトランジスタ
６０，６１．８４とから構成されている。消去回路ＥＣ
から出力される信号ＨＥは、ゲートに高圧電源Ｖｌ）Ｉ
）が接続されたＭＯＳトランジスタ６０の電流通路の一
端に供給される。このＭＯＳトランジスタ６０の電流通
路の他端には、ソースが接地点ＶＳＳ接続されたＭＯＳ
トランジスタ６１のゲートが接続される。上記ＭＯＳト
ランジスタ６０は、ＭＯＳトランジスタ６１のゲートに
高電圧が印加されて絶縁破壊を起さないために設けられ
た電界緩和用である。上記ＭＯ３）ランジスタロ１のド
レインと電源Ｖ２Ｃ間には、ＭＯＳトランジスタ６２の
ドレイン、ソース間の電流通路が接続され、このＭＯＳ
トランジスタ６２のゲートには接地点ＶＳＳが接続され
る。上記ＭＯ３Ｉ−ランジスタＢ１．６２のドレイン共
通接続点には、ＭＯＳトランジスタ６３．６４からなる
ＣＭＯＳインバータ６５の人カノードが接続され、この
インバータ６５の出力ノードには上記ソース電位発生回
路ＶＧの入力ノードが接続される。

上記のような構成において、信号ＨＥの電位の変化の検
知は、ＭＯＳ）ランジスタロ１と６２とで構成されるイ
ンバータＧ６のレシオで決まり、ＭＯＳトランジスタ６
１のゲート電位が８〜ＩＯＶの時、次段のＣＭＯＳイン
バータ６５が動作するように設定されている。このイン
バータ６５の出力で、ソース電位発生回路ＶＧの動作が
制御される。すなわち、消去動作開始時に消去信号ＥＲ
が“Ｈ”レベルになる（時刻１０）と、消去回路ＥＣ及
び図示しない昇圧回路が動作し、信号ＨＥの電位がゆっ
くりと立ち上がる。この信号ＨＥの電位が８〜ＩＯＶ程
度に上昇すると、ソース電位検知回路ＥＶＤが消去モー
ドとなったことを検知し、時刻ｔ１にソース電位発生回
路ＶＧが動作して、信号ＶＳをＩＯＶまで上昇させる。

消去動作の終了時には、消去信号ＥＲが“Ｌ″レベルな
り（時刻ｔ２）、信号ＨＥの電位が徐々に低下する。信
号ＨＥの電位が８〜ＩＯＶ以下になると、ソース電位検
知回路ＥＶＤによって消去電位が下がったことが検知さ
れ、時点ｔ３にソース電位発生回路ＶＧが動作してその
出力信号ＶＳがＯＶに設定される。このようにして、ソ
ース電位発生回路ＶＧを消去回路ＥＣの出力信号ＨＥの
電位に基づいて制御することができる。

第１５図は、上記消去ゲート電位検知回路ＥＶＤの他の
構成例を示している。この回路は、上記第１４図に示さ
れた回路におけるインバータ６６を高圧電源ｖｐｐで動
作するインバータに変えたものである。すなわち、ＭＯ
Ｓ）ランジスタロ２のソースには高圧電源Ｖｌ）ｌ）が
、ゲートには接地点ＶＳＳがそれぞれ接続される。上記
ＭＯ８）ランジスタロ２のドレインと接地点Ｖｓｓ間に
は、Ｎチャネル型ＭＯＳトランジスタ６７、０１のドレ
イン、ソース間の電流通路が直列接続される。上記ＭＯ
Ｓトランジスタ６７のゲートには高圧電源Ｖｐｐが、６
１のゲートにはＭＯＳトランジスタ６０の電流通路の他
端が接続される。上記ＭＯ５Ｉ−ランジスタＧ２，６７
のドレイン共通接続点には、ＣＭＯＳインバータ６５の
入力ノードが接続される。上記ＭＯＳトランジスタ６７
は、ＭＯＳトランジスタ６１のドレインに高電圧が印加
されたときにドレイン領域と半導体基板との間のＰＮ接
合部がブレークダウンするのを防止するための電界緩和
用である。このＭＯＳトランジスタ６７には、デイブレ
ーションタイプを用いても良い。

上記第１５図に示されたような構成であっても基本的に
は上記第１４図に示された回路と同様な動作が行なわれ
、同じ効果が得られる。

第１６図は、上記消去ゲート電位検知回路ＥＶＤの更に
他の構成例を示している。この回路は、上記第１４図に
示された回路におけるＭＯＳトランジスタ６１と６２と
の間の電流通路に、消去信号ＥＲで導通制御されるＭＯ
Ｓ）ランジスタロ８の電流通路を挿入したものである。

ＣＭＯＳインバータ６５の入力ノードは、上記ＭＯ８）
ランジスタロ２と６８のドレイン共通接続点に接続され
る。

上記第１６図に示される回路は、消去信号ＥＲと信号Ｈ
Ｅとの論理和を取ってソース電位発生回路ＶＧを動作さ
せるようにしたものである。信号ＨＥが８〜ＩＯＶ以上
で且つ消去信号ＥＲが“Ｈ”レベルのときにのみ回路Ｖ
Ｇが動作する。これによって、データの読み出しモード
と書き込みモード時における検知回路ＥＶＤの誤動作が
防止される。特にデータ書き込みモード時に信号ＨＥの
電位を５Ｖに設定した時に検知回路ＥＶＤが誤動作する
と、信号ｖＳがｏｖてはなく、１．０　Ｖに設定される
ので、正しい書き込み動作ができなくなるが、第１６図
に示される回路構成ではこのような誤動作が防止される
。

上記第１６図の回路では、ＭＯＳ）ランジスタロ２のソ
ースを電源Ｖｃｃに接続したが、第１５図に示された回
路と同様に高圧電源Ｖ’ｌ）りに接続しても良い。

なお、上記第１４図乃至第１６図に示されたソース電位
発生回路ＶＧとしては、上記第１図、第４図、第５図、
第７図、第９図、及び第１１図乃至第１３図に示された
、いずれのソース電位発生回路ＶＧでも適用可能である
。また、上記各実施例では電界緩和用のＭＯＳトランジ
スタ６０としてエンハンスメントタイプか用いられてい
るがデイブレーションタイプを用いても良い。

第１８図は、この発明の第１３の実施例に係わる不揮発
性半導体メモリ装置について説明するための回路図であ
る。第１８図に示される回路は、基本的には上記第３図
に示された回路と同様にメモリセルアレイＭＣＡをに個
のメモリセルブロックＢＭＣ−１〜ＢＭＣ−ｋに分割し
ている。上記第３図に示された回路では上記各メモリセ
ルブロックＢＭＣ−１〜ＢＭＣ−ｋに対応して消去回路
ＥＣ−１〜ＥＣ−ｋ及びソース電位発生回路ＶＧ−１〜
ＶＧ−ｋを設けたのに対し、第１８図に示される回路で
は上記各メモリセルブロックＢＭＣ−１〜ＢＭＣ−ｋに
対応して消去回路ＥＣ−１〜ＥＣ−ｋを設け、ソース電
位発生回路ＶＧは各メモリセルブロックＢＭＣ−１〜Ｂ
　Ｍ　Ｃ−ｋで共用している。

すなわち、メモリセルブロックＢＭＣ−１〜ＢＭＣ−に
は、複数のワード線を単位としてメモリセルアレイＭＣ
Ａがｋｇに分割されて形成される。各々のメモリセルブ
ロックＢＭＣ−１〜ＢＭＣ−ｋには、各対応して消去回
路ＥＣ−１〜ＥＣ−ｋが設けられ、これらの回路ＥＣ−
１〜ＥＣ−ｋがブロック消去デコーダ回路ＢＥＤにより
選択されることによりブロック単位の消去及び全ブロッ
クの一括消去が行なわれる。また、上記各メモリセルブ
ロックＢＭＣ−１〜ＢＭＣ−ｋには各対応してメモリセ
ルトランジスタＭＣの消去ゲートの電位を検知するため
の消去ゲート電位検知回路ＥＶ−１〜ＥＶ−ｋが設けら
れている。これらの回路ＥＶ−１〜ＥＶ−ｋには、共通
パスラインＣＢＬが接続され、この共通パスラインＣＢ
Ｌにはバイアス回路ＥＢＣから所定のバイアス電圧が印
加される。上記パスラインＣＢＬにはインバータ１１４
の入力ノードが接続され、このインバータ１１４の出力
ノードにはソース電位発生回路ＶＧの第１の制御入力端
が接続される。上記回路ＶＧの第２の制御入力端には消
去信号ＥＲが供給されており、その出力信号ＶＳはメモ
リセルブロックＢＭＣ−１〜ＢＭＣ−に中の各メモリセ
ルトランジスタＭＣのソースに供給される。

第１９図は、上記第１８図に示された回路における消去
ゲート電位検知回路ＥＶ−１及びバイアス回路ＥＢＣの
構成例を示している。なお、消去ゲート電位検知回路Ｅ
Ｖ−１の構成を代表的に詳細に示すが、回路ＥＶ−２〜
ＥＶ−にも回路ＥＶ−１と同じ構成である。消去ゲート
電位検知回路ＥＶは、デイブレーション型のＭＯＳトラ
ンジスタ１１５，１１８とＮチャネル型のＭＯ３Ｉ−ラ
ンジスタ１１７を含んで構成される。上記ＭＯＳ）ラン
ジスタロ５の電流通路の一端にはメモリセルブロワ２８
ＭＣ−１中の消去線ＥＬが接続され、ゲートには高圧電
源ｖｐｐが接続される。上記ＭＯＳトランジスタ１１６
の電流通路の一端には上記ＭＯＳトランジスタ＋１５の
電流通路の他端が接続され、ゲートには電源ＶＣＣが接
続される。上記ＭＯ５Ｉ−ランジスタ１１７のソースに
は接地点ＶＳＳが、ドレインには共通パスラインＣＢＬ
が、ゲートには上記ＭＯ３Ｉ−ランジスタ］１６の電流
通路の他端がそれぞれ接続される。

上記バイアス回路ＥＢＣは、Ｐチャネル型ＭＯ５）ラン
ジスタ１１８から構成される。上記ＭＯ３Ｉ−ランジス
タ］１８のソースには電源ＶＣＣが、トレインには上記
共通パスラインＣＢＬが、ゲトには接地点ＶＳＳがそれ
ぞれ接続される。このＭＯＳ）ランジスタ常時オン状態
に設定されている。

第２０図には、上記第１８図に示された回路におけるソ
ース電位発生回路ＶＧの構成例が示されている。この回
路ＶＧは、消去信号ＥＲと消去ゲート電位検知回路ＥＶ
−１〜Ｅ　Ｖ−にの検出出力に基づくインバータ１１４
の出力信号ＳＨＥにより制御される。基本的な回路構成
は上記第１３図に示された回路と同様であるので同一構
成部分には同じ符号を付して詳細な説明は省略し、異な
る部分のみ説明する。消去信号ＥＲは、Ｐチャネル型Ｍ
Ｏ３）ランジスタ１１９及びＮチャネル型ＭＯＳトラン
ジスタ１２０のゲートに供給される。上記ＭＯＳトラン
ジスタ１１９のソースには電源ＶＣＣが接続され、ドレ
インと接地点ＶＳＳ間には上記ＭＯＳトランジスタ１２
０のドレイン、ソース間の電流通路及びＮチャネル型Ｍ
Ｏ３Ｉ−ランジスタ１２１のドレイン、ソース間の電流
通路が直列接続される。上記ＭＯＳトランジスタ１１９
と１２０のドレイン共通接続点と電源Ｖｃｅ間には、Ｐ
チャネル型ＭＯ３＋−ランジスタ１２２のドレイン、ソ
ース間の電流通路が接続される。上記ＭＯＳトランジス
タ１２１．１２２及びＣＭＯＳインバータ７６の入力ノ
ードには、上記信号ＳＨＥが供給される。また、上記Ｍ
Ｏ８）ランジスタ１１９と１２０のドレイン共通接続点
には、Ｐチャネル型ＭＯＳトランジスタ１２３及びＮチ
ャネル型ＭＯＳトランジスタ１２４とからなるＣＭＯＳ
インバータ１２５の入力ノードが接続される。このＣＭ
ＯＳインバータ１２５の出力ノードには、ＣＭＯＳイン
バータ７２の入力ノード及びＭＯ８Ｉ−ランジスタフ３
のゲートが接続される。

次に、上記第１８図乃至第２０図に示された回路の動作
を説明する。消去モード時には、ブロワり消去デコーダ
回路ＢＥＤによって選択された消去回路ＥＣ−ｈ　（ｈ
＝１〜ｋ）の出力が“Ｈ”レベルとなる。これによって
、対応するメモリセルブロックＢＭＣ−ｈ中の各メモリ
セルトランジスタＭＣの消去ゲートに、昇圧回路の出力
信号ＨＥが供給される。この電位が消去ゲート電位検知
回路ＥＶ−ｈにより検知されると共通パスラインＣＢＬ
の電位が低下する。すなわち、信号ＨＥの電位は、検知
回路ＥＶ−ｈ中のＭＯＳトランジスタ１１５，１１６の
電流通路を介してＭＯＳ）ランジスタ１１７のゲートに
供給される。これによって、ＭＯＳ）ランジスタ１１７
がオン状態となり、共通パスラインＣＢＬの電位が低下
する。上記共通パスラインＣＢＬの電位がインバータ１
１４の回路閾値（例えば２Ｖ）よりも低下すると、イン
バータ１１４の出力信号ＳＨＥが“Ｈルベルとなり、回
路ＶＧが動作を開始する。

第２０図に示されたソース電位発生回路ＶＧは、以下の
ような動作を行なう。まず、データの読み出しあるいは
書き込みモード時には、消去信号ＥＲ及びインバータ１
１４の出力信号ＳＨＥが共に″Ｌ″レベルである。この
状態では、ＭＯＳトランジスタ１２１がオフ状態、１２
２がオン状態となり、ＣＭＯＳインバータ１２５の入力
ノードが“Ｈ“レベルとなる。よって、このＣＭＯＳイ
ンバータ１２５の出力ノードは“Ｌ”レベル、ノードＮ
Ｇはｖｐｐレベルとなる。一方、ＣＭＯＳインバータ７
６の出力ノードＮＨは“Ｈ“レベルとなる。よって、Ｍ
Ｏ３Ｉ−ランジスタ８６がオフ状態、８８がオン状態と
なり、出力ノードＮＪは接地電位Ｖｓｓとなる。

この状態では、ＭＯＳトランジスタ１２８がオン状態、
＋０９かオフ状態となり、消去信号ＥＲの“Ｌ″レベル
よりノードＮＫは″Ｈ″レベルである。

従って、ノードＮＬ、ＮＩが“Ｈ“レベルであり、ＭＯ
Ｓ）ランジスタ１１３，１０５もオン状態である。

消去モードにおいて消去信号ＥＲが“Ｈ”レベルとなり
、インバータ１１４の出力信号ＳＨＥがまだ”Ｌ″レベ
ルあると、ＭＯＳトランジスタ１２１がオフ状態、ＭＯ
Ｓトランジスタ１２２がオン状態となるので、ＣＭＯＳ
インバータ１２５の出力が“Ｌ“レベルとなる。また、
信号ＳＨＥの“Ｌ“レベルによりＣＭＯＳインバータ７
６の出力ノードＮＨが“Ｈ”　レベルとなる。従って、
消去信号ＥＲと信号ＳＨＥが共に“Ｌ″レベル同じ状態
となり、出力ノードＮＪの接地電位ＶＳＳが維持される
。

次に、消去ゲート電位検知回路ＥＶ−ｈによってメモリ
セルフ０フ２８トランジスタＭＣの消去デー１−電位が」二昇したこと
が検知されることにより、この回路ＥＶ−ｈ中のＭＯ３
Ｉ−ランジスタ１１７がオン状態となって共通パスライ
ンＣＢＬの電位が低下すると、インバータ１１４の出力
信号ＳＨＥが″Ｈ″レベルとなる。

消去信号ＥＲが“Ｈ”レベルの状態で信号ＳＨＥが“Ｈ
”レベルとなると、ＭＯＳトランジスタ１２１がオン状
態、１２２がオフ状態となる。よって、ＣＭＯＳインバ
ータ１２５の入力ノードは“Ｌ”　レベル、出力ノード
は″Ｈ″レベルとなる。これによって、ノードＮＧが“
Ｌ″レベルなり、ＭＯＳトランジスタが８６がオン状態
となる。一方、ＣＭＯＳインバータ７Ｇの出力ノードＮ
Ｈは“Ｌ″レベルなるので、ＭＯＳトランジスタ８８は
オフ状態となる。これによって、ノードＮＪは、高圧電
源Ｖｌ）Ｉ）からＭＯＳトランジスタ８７．８６を介し
て充電され“Ｖ　ｐＩ）　　Ｖ　ＴＭ０１”の電位とな
る。

続いて、消去動作が終了し、消去信号ＥＲが“Ｌ”レベ
ルとなると、ＣＭＯＳインバータ１２５の入力ノードが
“Ｈ”レベルとなる。ＣＭＯＳインバータ１２５の出力
ノードは“Ｌ”　レベル、切換回路１０６の出力ノード
ＮＧはＶｌ）ｌ）レベルとなり、ＭＯＳトランジスタ８
６がオフする。この時、信号ＳＨＥはまだ“Ｈ”レベル
のままであるので、ＣＭＯＳインバータ７Ｂの出力ノー
ドＮＨは“Ｌ”レベルであり、ＭＯＳトランジスタ８８
はオフしている。同様に、ＭＯＳトランジスタ１１３，
１０５のオフ状態も維持される。

消去モードの終了によってメモリセルフ０フ２去ゲート
の電位が低下し、所定の電位以下になると、この電位の
低下が消去ゲート電位検知回路ＥＶ−ｈによって検知さ
れる。すなイっち、検知回路ＥＶ−ｈ中のＭＯＳ）−ラ
ンジスタ１１７がオフ状態となる。これによって、共通
パスラインＣＢＬがバイアス回路ＥＢＣにより充電され
て電位か上昇し、この電位がインバータ１１４の回路閾
値（例えば２Ｖ）より高くなると、インバータ１１４の
出力信号ＳＨＥが″Ｌ″レベルとなる。

上記信号ＳＨＥの“Ｌ“レベルにより回路ＶＧの出力ノ
ードＮＪの放電が開始される。すなわち、信号ＳＨＥが
“Ｌ”　レベルに遷移することにより、ＭＯＳ）ランジ
スタ１２１がオフ状態、ＭＯＳ）ランジスタ１２２がオ
ン状態となる。これによって、ＣＭＯＳインバータ１２
５の入力ノードのＨ”レベル、出力ノードの“Ｌ”レベ
ルが維持される。

よって、ノードＮＧはＶｌ）Ｉ）レベルが維持され、Ｍ
ＯＳトランジスタ８６はオフ状態のままである。

上記（ｄ号ＳＨＥの“Ｌ”　Ｉノベルにより強制的にＣ
ＭＯＳインバータ１２５の入力ノードが“Ｈ”レベルと
なるので、何等かの原因により消去信号ＥＲのレベルが
変動してもＭＯＳトランジスタ８６のオフ状態は維持さ
れる。一方、信号ＳＨＥの“Ｌ″レベルよりＣＭＯＳイ
ンバータ７６の出力ノードＮＨが“Ｈ”レベルとなり、
ＭＯＳ）ランジスタ８８がオンしてノードＮＪの放電が
開始される。ノードＮＪの電位が低下してＭＯＳトラン
ジスタ１２８，１０９の閾値電圧を越えると、ＭＯＳト
ランジスタ１２８がオン状態、１０９がオフ状態となる
。

これによって、ノードＮＫがＨ”　レベルとなり、ＣＭ
ＯＳインバータ＋１２の出力ノードは“Ｌ″レベルなり
、ＭＯＳトランジスタ８０がオフ状態となる。また、Ｃ
ＭＯＳインバータ７９の出力ノードが“Ｈ″レベルなり
、ＭＯＳ）ランジスタ１１３がオンして出力ノードＮＪ
の放電が加速される。

遅延回路８９による遅延時間経過後にノードＮＩが“Ｈ
″レベルなり、ＭＯＳトランジスタ１０５がオンして出
力ノードＮＪの放電が更に加速される。

上述した説明では、メモリセルブロックＢＭＣ−ｈを選
択し、このブロック中のメモリセルトランジスタＭＣの
記憶データを消去する場合を例にとって説明した。しか
しながら、ブロック消去デコーダ回路ＥＢＤにより複数
のメモリセルブロックＢＭＣを選択することにより、上
記と同様にして複数のメモリセルブロックＢＭＣの消去
を同時に行なっても良い。また、全てのメモリセルブロ
ックＢＭＣを選択することにより、メモリセルアレイＭ
ＣＡ中の全てのメモリセルトランジスタＭＣの記憶デー
タを一括して消去することもできる。

上記第１８図乃至第２０図に示された構成によれば、消
去ゲートの電位を検出し、この消去ゲートの電位が所定
の電位に達したときにメモリセルトランジスタＭＣのソ
ース電位を昇圧することができる。また、消去ゲートの
電位が所定の値以下になったときにはソース電位を低下
させることができる。このように消去ゲートの電位を検
出してソース電位を設定すれば、プロセスパラメータの
ばらつきの影響が最小限に抑えられるので、消去ゲート
とソース領域との間の電位差Ｖ８．を常に一定の値以下
にできる。例えば、消去ゲートの電位が２０Ｖまで上昇
され、回路ＶＧの出力電圧が１０Ｖ、消去ゲート電位検
知回路ＥＶは消去ゲートの電位（信号ＨＥ）が２Ｖの時
に検知信号を出力するものとすると、メモリセルトラン
ジスタＭＣのソースから見た消去ゲートの電位は、消去
開始時に消去ゲートが２ｖになるとソースが１、　ＯＶ
に充電されるので、電位差ＶＥＳは一８ｖとなる。消去
の終了時にはこの逆となり、消去ゲートの電位が２Ｖに
下がるまでソース電位はＩＯＶが維持され、２Ｖ以下と
なると始めてソース電位がＯＶとなるので、電位差ＶＦ
、Ｓは最大でも１０Ｖとなる。ソース領域と消去ゲート
電極間に介在される醇化膜が５００人の膜厚であるとす
ると、ソース電位発生回路ＶＧを用いない時にこの酸化
膜に加わる電界は“２０１５００ｘｌＯ−８−４ＭＶ／
　ｃ　ｍ”であるのに対し、本発明を適用（ソース電位
発生回路ＶＧを設ける）することにより同一膜厚で“１
０／　５００　Ｘ　１０−８＝　２ＭＶ／　ｃ　ｍと半
分になる。従って、消去モード時におけるソース領域と
消去ゲート電極間に介在される酸化膜の絶縁破壊を防止
でき、メモリ装置の信頼性を大幅に向上できる。

なお、上記第１８図及び第１９図に示された回路では、
消去線電位検知回路ＥＶ−１〜Ｅ　Ｖ　−１ｃをメモリ
セルアレイＭＣＡを挟んで消去回路ＥＣ１〜ＥＣ−にと
反対側に設け、消去線ＳＬの末端部で電位を検出するよ
うに構成した。これは、消去ゲート及び消去線ＳＬをポ
リシリコンで形成した場合、抵抗成分と容量成分とによ
り、消去回路ＥＣ−１〜ＥＣ−ｋに近い部分と遠い部分
とて消去線ＳＬの電位の変化に遅延時間による差が生じ
るためである。遠い部分で検知することにより、消去線
ＳＬの電位が確実に検知レベルを越えてからでソース電
位発生回路ＶＧを動作させるようにしている。しかしな
がら、上記遅延時間による電位の差は予め算出可能であ
るので、検知回路ＥＶ−１〜ＥＶ−にの検知電位レベル
を補正することにより、検知回路ＥＶ−１〜ＥＶ−ｋを
消去回路ＥＣ−１〜Ｅ（ニーｋに隣接して設けることも
できる。また、上記検知回路ＥＶ−１〜Ｅ　Ｖ　−ｋを
消去回路ＥＣ−１〜ＥＣ−ｋに隣接する部分と遠い部分
の両方に配置しても良い。上記実施例ではソース電位検
知回路ＶＧを１個設けたが、各メモリセルブロックＢＭ
Ｃ−１〜ＢＭＣ−に毎にに個設けても、ｋ個以下の複数
個設けても良い。ｋ個設けた場合、検知回路ＥＶ−１〜
ＥＶ−にの出力ノードにそれぞれソース電位検知回路Ｖ
Ｇが設けられるので、共通パスラインＣＢＬは不要であ
る。ｋ個以下の複数個設けて共通パスラインＣＢＬに接
続し、これらを同時にあるいは所定の時間差をもって動
作させても良い。

更に、上記第２０図に示された構成では、出力ノードＮ
Ｊを３つのＭＯＳ）ランジスタ８８　、１．１３　。

１０５で徐々に放電するようにしたが、１個または２個
、あるいは４個以上のＭＯＳ）ランジスタで放電するよ
うに構成しても良いのは勿論である。

次に、上記第１図に示された各メモリセルトランジスタ
Ｍ　Ｃ１１〜ＭＣｍｎの消去ゲートとソース領域との間
に介在される酸化膜の形成方法について説明する。

まず、半導体基板上に素子分離領域としてのフイールド
酸化膜が、例えばＬＯＣＯ５法等による基板表面の選択
酸化により形成される。次に、消去ゲート電極の形成予
定領域下の基板中に、写真蝕刻法で形成された所定の形
状のレジストパターンをマスクにして、ソース領域を形
成するためのｎ型不純物がイオン注入される。引き続き
、基板表面が熱酸化され、第１ゲート酸化膜が形成され
る。この第１ゲート酸化膜は、基板表面が露出している
部分において、膜厚が３００人程変成なるように形成す
る。この際、上記ｎ型不純物がイオン注入されている部
分は不純物濃度が高いため、酸化膜は６００人程変成長
する。次に、この第１ゲート酸化膜上に第１ポリシリコ
ン層が堆積形成され、写真蝕刻法により形成されたマス
クを用いて反応性イオンエツチングが行なわれ、この第
１ポリシリコン層が所定の形状にパターニングされて浮
遊ゲート電極が形成される。この反応性イオンエツチン
グ工程では、酸化膜とポリシリコンとの選択比が約８＝
１であるため、３０９６のオーバエツチングを行なう場
合、ソース領域であるｎ“型拡散層上の酸化膜が１５０
人程変成ツチングされて４５０人程鹿ので減少する。次
に、上記構造上に第２ゲート酸化膜が形成される。この
時、酸化膜上には酸化膜はほとんど成長しないため、上
記ｎ゛型型数散層二の酸化膜の膜厚は４５０人程鹿のま
まである。次に、上記第２ゲート酸化膜上に第２ポリシ
リコン層が堆積形成され、写真蝕刻法により形成された
マスクを用いて反応性イオンエツチングが行なわれ、こ
の第２ポリシリコン層がパターニングされて消去ゲート
電極が形成される。

上述したように、消去ゲート電極とソース領域との間の
酸化膜は、第１ポリシリコン層のエツチング工程で、エ
ツチングされるため膜厚の調節が困難であり、メモリセ
ルトランジスタのサイズが縮小された場合には特に難し
くなる。このように、酸化膜の膜厚が必要以上に薄くな
り、信頼性の低下が生じた場合の対策法として、第１ゲ
ート酸化膜の形成後に堆積形成する第１ポリシリコン層
をパターニングして浮遊ゲート電極を形成する際、ソー
ス領域と消去ゲート電極との交差予定領域に予め残存さ
せておく方法がある。この方法によれば、第１ポリシリ
コン層をエツチングする際に交差部分の酸化膜かエツチ
ングされることがなく、信頼性を損うことがない。

次に、第２１図、第２２図（ａ）、第２２図（ｂ）、第
２３図、第２４図（ａ）及び第２４図（ｂ）を参照して
上記第１図に示されたメモリセルアレイＭＣＡの構成例
について説明する。

第２１図は、上記第１図に示された回路におけるメモリ
セルアレイＭＣＡの一部のパターン構成例を示す平面図
である。第２２図（ａ）は、上記第２１図に示されたパ
ターンのａ−ａ−線に沿った断面構成図、第２２図（ｂ
）は、上記第２１図に示されたパターンのｂ−ｂ−線に
沿った断面構成図である。

第２２図（ａ）に示されるように、ｐ型半導体基板２０
０の主表面領域中にはｎ＋型不純物領域２０１−１，２
０１−２が所定の間隔に離隔して形成される。

これらの領域２０１−１，２０Ｌ−２間には、ｎ型不純
物領域２０２が形成される。上記領域２０１−１．２０
１−２，２０２はソース領域２０３として働き、第２１
図に示されるようにメモリセルアレイの行方向に沿って
形成される。上記基板２００上には、第１ゲート酸化膜
２０４が形成される。上記第１ゲート酸化膜２０４の上
記ｎ型不純物領域２０２上には、保護用ポリシリコン層
２０５が形成される。上記ポリシリコン層２０５上には
、第２のゲート酸化膜２０６が形成される。この酸化膜
２０６上には、消去ゲート電極２０７が形成される。上
記消去ゲート電極２０７は、メモリセルアレイの列方向
に沿って、換言すれば上記ソース領域２０３と交差する
方向に形成される。上記構造上には、酸化膜−窒化膜一
酸化膜の積層構造からなる絶縁膜２０８が形成される。

上記絶縁膜２０８上には、層間絶縁膜２０９が形成され
る。上記層間絶縁膜２０９上には、例えばアルミニウム
層からなるデータ線２１０−１，２１０−２が形成され
る。これらのデータ線２１０−１，２１０−２は、メモ
リセルアレイの列方向に沿って、上記消去ゲート電極２
０７の両側に形成される。

また、第２２図（ｂ）に示されるように、ｐ型半導体基
板２００の主表面上には、素子分離用のフ。イールド酸
化膜２１１が選択的に形成される。上記フィールド酸化
膜２１１で区画された基板２００の表面領域中には、上
記ｎ型不純物領域２０２が形成されており、この領域２
０２上には第１ゲート酸化膜２０４示形成される。上記
酸化膜２０４上及び上記フ・イールド酸化膜２１１の一
部領域上には、上記保護用ポリシリコン層２０５が形成
されている。このポリシリコン層２０５の表面には、上
記第２のゲート酸化膜２０６が形成される。上記構造上
には消去ゲート電極２０７が形成される。上記消去ゲー
ト電極２０７上には、酸化膜−窒化膜一酸化膜から成る
３層構造の絶縁膜２０８が形成される。この絶縁膜２０
８上には、制御ゲート電極２１２−１．２１２−２が形
成される。これらの制御ゲート電極２１２−１　、２１
２−２は、第２１図に示されるようにメモリセルアレイ
の行方向に沿って、ソース領域２０３の両側に形成され
る。

なお、第２１図に示されるように、ｎ＋型の不鈍物領域
からなるドレイン領域２１３−１〜２１３−４は、上記
データ線２１０−１，２１０−２の下の基板２００の主
表面領域中に形成される。これらのドレイン領域２１３
−１及び２＋３−３と上記ソース領域２０３とに挟まれ
た位置には上記制御ゲート電極２１２−１が配置され、
ドレイン領域２１．３−２及び２１３−４と上記ソース
領域２０３とに挾まれた位置には上記制御ゲート電極２
１２−２が配置される。上記ドレイン領域２１３−１゜
２１．３−２には、コンタクトホール２．１４−１，２
１４−２を介してデータ線２１０−１が接続され、上記
ドレイン領域２１３−３，２１３−４には、コンタクト
ホール２１４−３゜２１．４−４を介してデータ線２１
０−２が接続される。また、浮遊ゲート電極２１５−１
は、上記ドレイン領域２１３−１と上記ソース領域２０
３とに挟まれた上記制御ゲート電極２＋２−１の下に図
示しない絶縁膜を介して配置され、浮遊ゲート電極２１
５−２は、上記ドレイン領域２１３−２と上記ソース領
域２０３とに挟まれた上記制御ゲート電極２＋２−２の
下に図示しない絶縁膜を介して配置される。同様に、浮
遊ゲート電極２１５−３は、上記ドレイン領域２１３−
３と上記ソ−ス領域２０３とに挾まれた上記制御ゲート
電極２１２−１の下に図示しない絶縁膜を介して配置さ
れ、浮遊ゲート電極２１５−４は、上記ドレイン領域２
１３−４と上記ソース領域２０３とに挟まれた上記制御
ゲート電極２１２−２の下に図示しない絶縁膜を介して
配置される。上記各浮遊ゲート電極２１５−１〜２１５
−４の一部の領域は、上記消去ゲート電極２０７の一部
上とオーバーラツプして形成されており、これらのオー
バーラツプ部分にはトンネル絶縁膜（図示せず）が介在
されている。

このような構成によれば、ソース領域２０３と消去ゲー
ト電極２０７との間に保護用ポリシリコン層２０５が設
けられているので、これらの間に介在されている第１ゲ
ート酸化膜２０４の絶縁破壊耐圧を高めることができる
。また、交差部の第１ゲート酸化膜２０４上にポリシリ
コン層２０５が形成されており、この第１ゲート酸化膜
２０４が保護されるので、メモリ装置の製造時において
、消去ゲート電極２０７をパターニングする際に、交差
部分の第１ゲート酸化膜２０４がエツチングされること
がなく、酸化膜２０４の膜厚の減少による信頼性の低下
を防止できる。

第２３図は、上記第１図に示された回路におけるメモリ
セルアレイＭＣＡの一部の他のパターン構成例を示す平
面図である。第２４図（ａ）は、上記第２３図に示され
たパターンのＣ−Ｃ″線に沿った断面構成図、第２４図
（ｂ）は、上記第２３図に示されたパターンのｄ−ｄ−
線に沿った断面構成図である。第２３図、第２４図（ａ
）。

第２４図（ｂ）に示される構造は、メモリセルトランジ
スタＭＣのソース領域とこのメモリセルトランジスタＭ
Ｃに隣接するメモリセルトランジスタＭＣのドレイン領
域とが共通である構造を持ったメモリ装置に本発明を適
用したものである。

ｐ型半導体基板２３０の主表面領域中には、ｎ＋型のソ
ース、ドレイン共通領域２３１−１〜２３１−３が所定
の間隔に離隔して形成される。これらの領域２３１−１
〜２３＋−３は、メモリセルアレイの列方向に沿って形
成される。上記基板２３０上には、第１ゲート酸化膜２
３２が形成される。この酸化膜２３２の上記ソース、ド
レイン共通領域２３１−２，２３１〜１間の一部領域上
には、浮遊ゲート電極２３３−１が、上記ソース、ドレ
イン共通領域２３＋−３，２３１−２間の一部領域上に
は、浮遊ゲート電極２３３−２かそれぞれ形成される。

上記構造上には、酸化膜−窒化膜一酸化膜の３層構造の
絶縁膜２３４が形成される。上記絶縁膜２３４上には、
制御ゲート電極２３５が形成される。この制御ゲート電
極２３５は、メモリセルアレイの行方向に沿って形成さ
れる。上記構造上には、層間絶縁膜２３６が形成される
。

第２４図（ｂ）に示される構成において、ｐ型半導体基
板２３０の主表面領域中には、ｎ＋型のソース、ドレイ
ン共通領域２３１．−２が形成されており、この領域２
３１−２と接してｎ型不純物領域２３７が形成される。

上記基板２３０上には、第１ゲート酸化膜２３２が形成
される。この酸化膜２３２の上記ｎ型不純物領域２３７
の一部上には、消去ゲート電極２３８が形成される。上
記構造」−には、酸化膜−窒化膜一酸化膜の３層構造の
絶縁膜２３４が形成される。上記絶縁膜２３４の上記消
去ゲート電極２３Ｂ上及び上記ソース、ドレイン共通領
域２３１−２上の一部に対応する領域上には、制御ゲー
ト電極２３５が形成される。上記構造上には、層間絶縁
膜２３６が形成される。

上記第２３図、第２４図（ａ）、第２４図（ｂ）に示さ
れたように、メモリセルトランジスタのソース領域とこ
のメモリセルトランジスタに隣接するメモリセルトラン
ジスタのドレイン領域とが共通である構造のメモリ装置
にも本発明を適応できるのは勿論である。

［発明の効果］以上説明したようにこの発明によれば、消去モード時に
、ソース電位発生回路によってソース領域に所定のバイ
アス電圧が印加され、消去ゲトとソース領域との電位差
が低減される。よって、消去モード時に、消去ゲートと
ソース領域との交差部分の酸化膜に印加される電界が低
くなるので、上記酸化膜の絶縁破壊が起こり難くなり信
頼性が向」ニされた不揮発性半導体メモリ装置が得られ
る。

また、消去ゲート電極とソース領域とが交差する部分の
酸化膜に印加される電界が小さくなるので、この酸化膜
の膜厚は薄くても良い。従って、消去ゲート電極とソー
ス領域とが交差する部分に厚い酸化膜形成することなく
、この交差部分の絶−縁破壊耐圧を高めることができる
不揮発性半導体メモリ装置が提供される。

更に、消去ゲートとソース領域とが交差する部分に厚い
酸化膜を形成する必要がないので、厚い酸化膜を形成し
て選択的にエツチングする際に生ずるフィールド酸化膜
の膜厚の減少による素子間のリークや、バーズビーク部
分のエツチングにより生ずる基板表面のえぐれ部分の形
成によるメモリセルトランジスタの特性の変動を抑制で
きる不揮発性半導体メモリ装置が得られる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係わる不揮発性半導
体メモリ装置の概略構成を示す回路図、第２図は上記第
１図に示された回路における各動作モードと各信号及び
各ノードの電位との関係を示す図、第３図はこの発明の
第２の実施例に係わる不揮発性半導体メモリ装置につい
て説明するためのもので、ブロック単位で記憶データが
消去されるメモリ装置のブロック図、第４図はこの発明
の第３の実施例に係わる不揮発性半導体メモリ装置につ
いて説明するためのもので、上記第１図に示された回路
におけるソース電位発生回路の他の構成例を示す回路図
、第５図はこの発明の第４の実施例に係わる不揮発性半
導体メモリ装置について説明するためのもので、上記第
１図に示された回路におけるソース電位発生回路の更に
他の構成例を示す回路図、第６図は上記第５図に示され
た回路の動作を説明するためのもので、各動作モードと
各信号及び各ノードの電位との関係を示す図、第７図は
この発明の第５の実施例に係わる不揮発性半導体メモリ
装置について説明するためのもので、上記第１図に示さ
れた回路におけるソース電位発生回路の別の構成例を示
す回路図、第８図は上記第７図に示された回路の動作を
説明するためのもので、各動作モードと各信号及び各ノ
ードの電位との関係を示す図、第９図はこの発明の第６
の実施例に係わる不揮発性半導体メモリ装置について説
明するためのもので、上記第１図に示された回路におけ
るソース電位発生回路の更に別の構成例を示す回路図、
第１０図は上記第９図に示された回路の動作を説明する
ためのタイミングチャド、第１１図乃至第１３図はそれ
ぞれこの発明の第７乃至第９の実施例に係わる不揮発性
半導体メモリ装置について説明するためのもので、上記
第１図に示された回路におけるソース電位発生回路の更
に別の構成例を示す回路図、第１４図乃至第１６図はそ
れぞれこの発明の第１０乃至第１２の実施例に係わる不
揮発性半導体メモリ装置について説明するための回路図
、第１７図は上記第１４図乃至第１６図に示された回路
の動作を説明するためのタイミングチャート、第１８図
はこの発明の第１３の実施例に係わる不揮発性半導体メ
モリＷ　ｔｌｌについて説明するためのもので、ブロッ
ク単位で記憶データが消去されるメモリ装置のブロック
図、第１９図は上記第１８図に示された回路における消
去ゲート電位検出回路とバイアス回路の構成例について
説明するための回路図、第２０図は上記第１８図に示さ
れた回路におけるソース電位発生回路の構成例を示す回
路図、第２１図は上記第１図に示された回路におけるメ
モリセルアレイのパターン構成例を示すパターン平面図
、第２２図（ａ）は上記第２１図に示されたパターンの
ａ−ａ−線に沿った断面構成図、第２２図（ｂ）は上記
第２１図に示されたパターンのｂ−ｂ　−線に沿った断
面構成図、第２３図は上記第１図に示された回路におけ
るメモリセルアレイの他のパターン構成例を示すパター
ン平面図、第２４図（ａ）は上記第２３図に示されたパ
ターンのＣ−Ｃ−線に沿った断面構成図、第２４図（ｂ
）は上記第２３図に示されたパターンのｃｌ−ｃｌ　−
線に沿った断面構成図である。、　２００，２３０・・・半導体基板、２０３・・・ソ
ース領域、２＋３−１〜２１３−４・・・ドレイン領域
、２３１−１〜２３１．−３・・・ソース、ドレイン共
通領域、２１５−１〜２１５−４，２３３−１，２３３
−２・・・浮遊ゲート、２０７，２３８・・・消去ゲー
ト、１１２−１，２１２−２，２３５−・・制御ゲート
、ＭＣＩＩ〜ＭＣｎｍ・・・メモリセルトランジスタ、
ＭＣＡ・・・メモリセルアレイ、Ｅ　Ｃ，Ｅ　Ｃ−１−
Ｅ　Ｃ−１ｃ　＝＃＃去回路、ＶＧ・・・ソース電位発
生回路、５９・・・遅延回路、ＥＶ１〜ＥＶ−ｋ・・・
消去電位検知回路、２０５・・・多結晶半導体層、８８
，１０５．１１３・・・放電トランジスタ。

Claims

【特許請求の範囲】

（１）半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去時に、消去ゲートに高電位を供給する消去回路と、
セルソース電位を所定電位に設定するソース電位発生回
路とを具備することを特徴とする不揮発性半導体メモリ
装置。
（２）半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去時に、消去ゲートに高電位を供給する消去回路と、
セルソース電位を所定電位に設定するソース電位発生回
路とを具備し、前記消去ゲート電位と前記セルソース電
位との電位差を消去電位以下の一定電位に保つことを特
徴とする不揮発性半導体メモリ装置。
（３）半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去時に、消去ゲートに高電位を供給する消去回路と、
セルソース電位を所定電位に設定するソース電位発生回
路とを具備し、前記ソース電位発生回路は、放電能力の
小さいトランジスタと、放電能力の大きいトランジスタ
と、遅延回路とを含んで構成され、前記放電能力の小さ
いトランジスタと前記放電能力の大きいトランジスタを
前記遅延回路によって所定時間だけ遅延させて動作させ
ることを特徴とする不揮発性半導体メモリ装置。
（４）半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去ゲートに高電位を供給する消去回路と、セルソース
電位を所定電位に設定するソース電位発生回路と、消去
ゲートの電位を検知する消去ゲート電位検知回路とを具
備し、前記消去ゲート電位検知回路により前記ソース電
位発生回路を駆動することを特徴とする不揮発性半導体
メモリ装置。
（５）半導体基板内のソース領域およびドレイン領域と
半導体基板上の浮遊ゲート、消去ゲート、制御ゲートの
三層構造ゲート電極とを有するセルトランジスタを用い
た電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリ装置において、消去時に、消去ゲートに高電位を供給する消去回路と、
セルソース電位を所定電位に設定するソース電位発生回
路とを具備し、前記ソース電位発生回路は、複数個の放
電能力の異なる放電トランジスタと、ソース電位検出回
路とを含んで構成され、前記ソース電位検出回路により
前記放電トランジスタの一部を駆動することを特徴とす
る不揮発性半導体メモリ装置。
（６）前記メモリセル内のソース領域と消去ゲートの交
差する領域に挟まれて存在する絶縁膜中に多結晶半導体
層が存在することを特徴とする請求項（１）乃至（５）
のいずれかに記載の不揮発性半導体メモリ装置。
（７）消去ゲートの電位を検知する消去ゲート電位検出
回路を更に具備し、前記消去ゲート電位検出回路と前記
ソース電位検出回路とにより、前記放電トランジスタの
一部または全部を駆動することを特徴とする請求項（５
）に記載の不揮発性半導体メモリ装置。