JP3635241B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電気的に消去可能な不揮発性半導体記憶装置(半導体メモリ)及びそれらにおいて利用される回路の製作に有用な構造を有する半導体装置(半導体デバイス)に関し、特に耐圧が低減できる構成の不揮発性半導体メモリ及びそのような回路構成を有する半導体装置、更に製作工程が簡略化できる半導体装置に関する。
【0002】
【従来の技術】
電気的に書換え可能な不揮発性メモリとしてE2 PROMがあり、そのうち特に一括消去又は部分的な一括消去可能なものとしてフラッシュメモリがあり、高集積化可能なために近年注目されている。
図20はフラッシュメモリのメモリセルの構造例を示す図である。図示のように、ゲートはコントロールゲート(CG)101とフローティングゲート(FG)102の二層構造であり、コントロールゲート101、ドレイン(D)104及びソース(S)103に所定の電圧を印加した時に、ドレイン104とソース103間に流れる電流が、フローティングゲート102に電荷が注入されているかいないかで変わることを利用して記憶を行う。フラッシュメモリでは、一般に消去した状態、すなわちフローティングゲート102に電荷が注入されていない状態に論理値「H」を対応させ、フローティングゲート102に電荷が注入されている状態に論理値「L」を対応させ、フローティングゲート102に電荷を注入することを書き込みと称している。
【0003】
図20のような構造を有するメモリセルに対して情報の書き込み、読出及び消去を行う方法を説明する。図21はフラッシュメモリのメモリセルに情報の書き込み及び読出を行う場合に各部に印加する電圧条件の例を示す図であり、(1)が書き込み時を、(2)が読出時を示す。
書き込み時には、コントロールゲート(CG)に高電圧VPP(約12V)を、ドレイン(D)に約6Vを、ソース(S)に0Vを印加する。この時、メモリセルを流れる電子の一部はドレイン(D)付近の高電界により加速されてエネルギを獲得し、ゲート絶縁膜のエネルギ障壁を越えてフローティングゲート(FG)に注入される。フローティングゲート(FG)は他の回路部分と電気的に絶縁されているため、電荷を半永久的に蓄えることができる。
【0004】
読出時には、コントロールゲート(CG)に電源電圧VCC(約5V)を、ドレイン(D)に約1Vを、ソース(S)に0Vを印加する。フローティングゲート(FG)に蓄えられた電荷の有無によってセルトランジスタの閾値が変化し、選択されたメモリセルに流れる電流が変化する。この電流を検出して増幅することで情報が外部によみだされる。
【0005】
消去方法には、大きく分けてフローティングゲート102の電荷をチャンネル、すなわち基板又はウエルに引き抜くチャンネル消去方法と、ソースに引き抜くソース消去法がある。
図22は高電圧をチャンネルに印加して消去を行なう時の各部の電圧印加条件を示す図であり、図23は高電圧をソースに印加して消去を行なう時の条件を示す図である。
【0006】
図22に示すように、チャンネル消去時には、コントロールゲートCGに0Vを印加し、ドレインDとソースSを開放し、チャンネル(P−well)に高電圧VPP(約12V)を印加する。これによりフローティングゲートFGから電荷がチャンネルに抜き取られる。ソース消去の場合には、図23に示すようにソースに高電圧VPPを印加し、チャンネル(この場合は基板P−sub)を開放又は接地する。
【0007】
近年半導体デバイスの低電圧化が図られており、それに伴いフラッシュメモリも低電圧化が図られており、消去時にチャンネル又はソースに印加される高電圧についても低電圧化が求められている。単一電源の場合、高電圧を得るために昇圧回路が使用されるが、電源が低電圧化するとその分昇圧回路も大きくなるという問題がある。
【0008】
またソース消去法では、ソースSに高電位をかけるため、ソース側拡散層の耐圧を高くするため、深い拡散が必要になり、セル面積縮小の妨げとなっていた。更に、分割して消去するためには、ソース側配線(VSS線)が部分的に別電位となるようにする必要があり、配線分離や駆動回路の増加のため、チップサイズが大きくなっていた。
【0009】
これらの問題を解決するため、コントロールゲートCGに負電圧を印加し、チャンネル又はソースに印加する正電圧を低減した負電圧が提案されており、消去方法の主流になりつつある。
図24と図25は、それぞれ負電圧印加によるチャンネル消去とソース消去の条件を示す図である。通常コントロールゲートCGに印加する負電圧VBBを約−10Vにし、チャンネル又はソースSには5Vの電源電圧VCCを印加するのが一般的である。
【0010】
以上がフラッシュメモリの動作の基本的な説明であるが、フラッシュメモリのような不揮発性メモリ等では、通常の電源とは別に高電圧の電源が存在するため、高電圧を印加する回路等では通常の耐圧のものとは別に高耐圧トランジスタを作る必要があった。
例えば、図26は5Vから12Vへのレベル変換回路の従来例である。デプリーション型トランジスタTD50とエンハンスメント型トランジスタT50のドレイン・ソース間、ゲート・バルク間には12Vがかかるためトランジスタはゲート膜を厚くしゲート長を長くするなどしてトランジスタの耐圧をあげている。
【0011】
また図27はトランジスタの閾値電圧Vthの数段分の電圧降下を利用した定電圧発生回路である。この回路は電源に依存しない定電圧が得られるためよく使われる回路である。図27は12Vを電源にしており図26の場合と同様に12V系トランジスタを使用している。
さて図26及び図27に示したように、電源回路等にはエンハンスメント型トランジスタと共にデプリーション型トランジスタが広く使用される。図28はNチャンネルのエンハンスメント型トランジスタとデプリーション型トランジスタの特性を示す図であり、(1)がゲートとソース間の電圧を変化させた時の電流特性を示し、(2)がドレインとソース間の電圧を変化させた時の電流特性を示す。なおPチャンネル型の場合には、(1)のゲートとソース間の電圧が逆になる。図から明らかなように、この2つの型の差はゲート端にバイアスを与えない状態でチャンネルが生成されるか否かで区別される。ゲート端にバイアスを与えない状態でチャンネルが生成されていなければエンハンスメント型であり、生成されていればデプリーション型である。
【0012】
MOSトランジスタを用いた回路の基本的な考え方はゲート端のバイアスを制御することでチャンネルの生成を制御し、ソース、ドレイン間に流れる電流を制御するという考えである。ところが上で述べたようにデプリーション型のトランジスタはゲート端にバイアスを与えなくてもチャンネルが生成されている為、ゲート端のバイアスによる制御がエンハンスメント型よりも複雑になってしまう。この為、通常はエンハンスメント型を用いて回路設計を行う。
【0013】
しかし、回路中にデプリーション型のトランジスタを全く用いない訳ではなく、目的によってはエンハンスメント型を用いて回路設計を行うよりも遙かに効率的な場合がある。具体例としては定電流源、信号のスイッチング(トランスファーゲート)と言ったものが挙げられる。
トランスファーゲートとして使用するトランジスタが電流を流す際には電流値に応じた電位差をゲート、ソース間に生じさせなければならないが、同一の電流を流すならば、図28の(1)に示すように、電位差はデプリーション型の方が小さくて済む。同じゲート電圧であるならドレイン、ソース間での信号の減衰はデプリーション型の方が少なくて済む。
【0014】
またデプリーション型トランジスタを使用して定電流源回路を実現するには図28の(2)の特性を利用する。デプリーション型であればゲート、ソース間の電圧が0であっても電流が流れる為、ゲート、ソースを短絡させた状態で、ドレイン、ソース間にある程度以上の電圧がかかればドレイン、ソース間の電圧によらずドレイン、ソース間の電流は一定の値となる。
【0015】
具体的には、図29のような回路構成にする。
このようにデプリーション型トランジスタを用いれば、トランジスタ1個で定電流回路が実現できる。
【0016】
【発明が解決しようとする課題】
フラッシュメモリの消去は、量子トンネル効果を利用してフローティングゲートからチャンネル、もしくはソースに電子を引き抜くことにより行う。しかしこの引き抜かれる電子による電流(トンネル電流)は、フローティングゲートとチャンネル、もしくはソース間の電界強度に応じて指数関数的に変化する。前述のようにフラッシュメモリ等の半導体デバイスでは、低電圧化が図られており、更には半導体デバイスに供給する電源を一種類にする単一電源化も進められている。図24及び25に示したように、負電圧印加法によるフラッシュメモリの消去方法では、チャンネル又はソースに直接電源電圧VCCが印加される。ここで半導体デバイスを、例えば3Vの単一電源とした場合、この電源電圧をそのままチャンネル又はソースに印加したのでは、5V電源の時に比べて印加できる電界強度が小さくなってしまう。上記のようにフローティングとチャンネルもしくはソースとの間の電界強度は、トンネル電流に大きく影響する。そのため従来と同様の消去効率を得るには5V電源の電圧を印加した時と同等の電界をトンネル酸化膜に印加する必要があり、3V電源の電圧をチャンネル又はソースに印加するのであれば、コントロールゲートには絶対値の大きな負電圧を印加しなければならなくなる。絶対値の大きな負電圧を得る為の昇圧回路に使用されるトランジスタの酸化膜には大きな電圧がかかることになり、トランジスタの耐圧(信頼性)が厳しくなるという問題が生じている。
【0017】
またフラッシュメモリ等の高電圧を必要とする半導体デバイスでは、通常の電源電圧系の回路の他に高電圧系の回路が混在している。12Vを使用するのは集積回路の一部分だけであるため5V系トランジスタと12V系トランジスタと2種類の作りわけが行われている。しかしこれによりプロセス工程が複雑化し、製造が難しくなるという問題が生じている。
【0018】
また図27の回路では各トランジスタは共通の基板(ウエハ)上に作られているので上の段の(T62,T63〜の)トランジスタのバックバイアスが大きくなっているため、しきい値が大きくなっている。バックバイアス効果によるしきい値の上昇分をT61,T62〜に対応してV1,V2〜とし、バックバイアスが0Vのしきい値をVthとするとVout=n×Vth+V1+V2〜となりバイアス特性によってVoutが大きく変わるという問題が生じている。バックバイアス特性はプロセスによりばらつくので正確な電圧を得るのが製造の上から難しくなるという問題がある。
【0019】
ところで上記のような電源回路にデプリーション型のトランジスタを用いることで、かなり効率的な回路設計を行うことが可能となることについては既に説明したが、デプリーション型のトランジスタを実現するには通常ウエハプロセス的な手法を用いる。即ちMOSトランジスタのチャンネル領域にチャンネルを形成する電荷の極性と同一極性の電荷を多く分布させることで作成する。例えば、nチャンネルのデプリーショントランジスタであればチャンネル領域に負の極性を持つ電荷が多く分布する様に、pチャンネルのデプリーショントランジスタであればチャンネル領域に正の極性をもつ電荷が多く分布する様に作成する。実際にMOSトランジスタのチャンネル領域に上で述べたような電荷の分布を与えるにはp型、或いはn型の不純物をイオン化し、電界で加速してチャンネル領域に注入する方法がとられる。この手法を一般にイオン注入と称する。
【0020】
ところで、イオン注入は別にデプリーション型のトランジスタを作成する時のみに用いる訳ではなく、通常回路に用いているnチャンネル、pチャンネルのエンハンスメント型トランジスタを作成する際にも同様の手法を用いている。しかし、当然エンハンスメント型とデプリーション型ではチャンネル領域の電荷の分布が異なる為、イオンの量、種類、電界の強さ等を調整する事によってチャンネル領域の電荷の分布を調整する事になる。この事は逆に言えばデプリーション型のトランジスタを作成しようとすればその為にウエファープロセス工程内でイオン注入の種類を増やさなければならない事を意味する。そしてウエファープロセス内の工程が増えることで、ウエハプロセス工程の複雑化やそれに伴う立ち上げに要する時間の増加、最終的には半導体デバイスのコストアップといった問題が生じてくる。
【0021】
本発明は、上記問題点に鑑みてなされたものであり、低電圧単一電源かつ負電圧消去を行う不揮発性半導体メモリに於いて負電圧を発生させる昇圧回路に使用されているトランジスタのゲート酸化膜に大きなストレスがかからないようにした不揮発性半導体メモリを提供することを第1の目的とし、
上記不揮発性半導体メモリ等に使用される高電圧回路を通常の耐圧の低いトランジスタで実現した半導体装置の提供を第2の目的とし、
電源回路等に使用されるデプリーション型の機能を有するトランジスタを通常のエンハンスメント型トランジスタの製造工程で製作できるようにすることを第3の目的とする。
【0022】
【課題を解決するための手段】
図1は上記の第1の目的を達成する本発明の第1の態様の原理構成図である。
図1に示すように、本発明の第1の態様の不揮発性半導体記憶装置は、各記憶素子がコントロールゲート(CG)101、フローティングゲート(FG)102、ソース(S)103、ドレイン(D)104を備える電気的に記憶データが消去可能な半導体装置であって、消去時には負電圧発生手段120によって発生された負電圧がコントロールゲート(CG)101に印加される。そして第1の目的を達成するため、消去には消去用正電圧発生手段140によって電源電圧よりも高い電圧を発生し、その電圧をチャンネル又はソース103に印加するように構成する。
【0023】
図2は上記の第2の目的を達成する本発明の第2の態様の原理構成図である。
図2に示すように、本発明の第2の態様の半導体装置は、電気的に分離している複数のP型ウエル214,224,…を有しており、これらの複数のP型ウエルの少なくとも2個以上には1個以上(図ではそれぞれ1個)のNチャンネルトランジスタ210,220,…が形成されており、各トランジスタのソースはそのトランジスタが形成されているウエルに接続されている。そして各Nチャンネルトランジスタのソースは順次他のNチャンネルトランジスタのドレインに接続されるという具合に直列に接続されるように構成する。もし同一ウエル内に複数のNチャンネルトランジスタが存在する場合には、優先的に各ウエル内のNチャンネルトランジスタを接続した後、他のウエルのNチャンネルトランジスタと接続するように構成する。
【0024】
図3は上記の第3の目的を達成する本発明の第3の態様の原理構成図である。
図3に示すように、本発明の第3の態様のMOSトランジスタは、フローティングゲート302を備えるエンハンスメント型の製造工程で作られたMOSトランジスタであり、このフローティングゲート302に電荷を注入して、デプリーション型と同様にバイアスを印加しなくてもチャンネルが形成されるように構成する。
【0025】
第1の態様の構成によれば、消去時にチャンネル又はソース103には消去用正電圧発生手段140で発生された電源電圧より高い電圧を印加することができるため、低電圧化した電源電圧にかかわらず高い電圧が印加される。従ってコントロールゲート101に印加する電圧の絶対値を高める必要はなく、負電圧発生手段120に使用されるトランジスタの酸化膜に大きな電圧がかかることはなく、耐圧の問題も発生しない。
【0026】
また第2の態様の構成によれば、直接に接続された複数のNチャンネルトランジスタ列の両端に電圧が印加された場合に各トランジスタのソースとドレイン間には分割された小さな電圧が印加されるが、ソースとウエルは接続されているため、ウエルとゲート間に印加される電圧も小さな電圧になり、耐圧を大きくする必要がなくなる。従来は各トランジスタのウエル(ベース)が接地されていたため、たとえ各トランジスタのソースとドレイン間に印加される電圧が分割されても、ウエル(ベース)とゲート間には大きな電圧がかかった。
【0027】
更に第3の態様の構成によれば、エンハンスメント型のMOSトランジスタであるがフローティングゲート302を有している。フローティングゲート302に注入された電荷はほぼ永久的に保持され、その電荷の種類と電荷量によってMOSトランジスタのしきい値が変化する。例えばPチャンネルMOSトランジスタであれば、フローティングゲート302に負電荷を注入することによりしきい値電圧が低下し、バイアスを印加しないでもチャンネルが形成された状態になる。このようなトランジスタは、デプリーション型トランジスタと同等の動作を行なうので、実質的にデプリーション型トランジスタが実現されたといえる。
【0028】
【発明の実施の形態】
以下図面を参照して本発明の実施例を説明する。
図1は第1実施例であるフラッシュメモリの書込と消去に関連する電源系のブロック構成図であり、図5はその一部をより具体的に示した回路図であり、図6は図4及び図5に示した信号のタイムチャートであり、図7は負バイアス印加回路の断面構造を示す図である。
【0029】
図4において、151はコマンドレジスタ、152はステータスレジスタ、153は書込/消去切換回路、157は書込/消去タイミング発生回路である。フラッシュメモリは、書込/消去及びそれに伴うベリファイ動作をコマンドを与えるだけで自動的に行なうように構成されているのが一般的であり、外部よりのコマンド信号によりコマンドレジスタ151のデータがステータスレジスタ152に出力され、そのデータに応じて書込/消去切換回路が各部を書込又は消去状態に対応した状態に切り換え、書込/消去タイミング発生回路が所定の動作を行なうための制御信号E,/R,S1乃至S6を各部に出力する。これらの制御信号は書込時と消去時でそれぞれ図6に示すような信号である。
【0030】
書込時及び消去時に必要な電源電圧より絶対値の大きな電圧を生成するため、ワード線用正チャージポンプ154と、ドレイン用正チャージポンプ155と、負チャージポンプ156とを有する。ワード線用正チャージポンプ154は、書き込み時に選択されたセルのコントロールゲートが接続されるワード線に印加する12V程度の高電圧を生成する回路であり、第1正バイアス印加回路160を介してロウデコーダ164に印加される。負チャージポンプ156は、消去時にワード線162に印加する−10V程度の負電圧を生成する回路であり、負バイアス印加回路158を介してワード線に印加される。ドイレン用正チャージポンプ155は書込時にドレインに印加される6V程度の正電圧を生成する回路であり、第2正バイアス印加回路159及び共通バス163を介して書き込みを行なうセルが接続されるビット線に印加される。本実施例においては、消去時にチャンネルに印加する電圧を生成する昇圧回路として、ドレイン用正チャージポンプ155を使用する。従って、消去時にはドレイン用正チャージポンプ155の出力する正電圧は、第3正バイアス印加回路を介して消去用チャンネル制御165に印加される。
【0031】
本実施例で使用するチャージポンプは広く知られた昇圧回路であり、相補クロック信号を供給することにより所定の電圧が出力される。S1,/S1,S2,/S2,S3,/S3は、それぞれワード線用正チャージポンプ154、ドレイン用正チャージポンプ155、負チャージポンプ156に書込/消去タイミング発生回路157から出力される相補クロック信号である。S4からS6は、各バイアス印加回路に供給されるクロック信号であり、このクロック信号が印加されることによりバイアス回路から各部に電圧が印加される。
【0032】
図5は本実施例の回路の一部をより具体的に示した図であり、参照番号は図4と対応している。171はマトリクス状に配列されたメモリセルであり、175はウエルである。172はビット線と共通バス線163との間のスイッチ列であり、コラムデコーダからの信号で選択的に導通される。174はワード線とロウデコーダ164の間に設けられたゲート回路であり、消去時負バイアス回路158を介してワード線に負電圧が印加されると、ロウデコーダ164を自動的にワード線から分離する。第1正バイアス回路からの高電圧は、ロウデコーダ164の電源端子VRDに印加される。
【0033】
次に図5と図6を参照して本実施例の動作を説明する。
読出時はS4〜S6は「H」または「L」に固定する。すべてのチャージポンプは作動させない。VRDから電源電圧VCCがロウデコーダ164に供給され、ワード線は選択、非選択の各々の状態に対応して、VCC、或いは接地電圧VSSになる。
【0034】
書込時には、図6の(1)に示すようにS4,S6は「H」又は「L」に固定され、S5としてクロック信号が供給される。S3,/S3は固定であるため負チャージポンプ156は作動せず、S1,/S3,S2,/S2としてクロック信号が供給されるため、両方の正チャージポンプ154,155が作動する。これにより端子VRDには高電圧が供給され、ロウデコーダ164により選択されたワード線に高電圧が供給され、その他のワード線は0Vになる。また共通バス163にはドレイン用正チャージポンプ155から第2正バイアス回路159を介して正電圧が印加されるため、コラムデコーダにより選択されたビット線にこの正電圧が印加される。すべてのメモリセルのソースは接地されているため、アドレス信号によって選択されたメモリセルのコントロールゲートには高電圧が、ドレインには正電圧が印加され、ソース及びチャンネルは接地され、書込が行なわれる。
【0035】
消去時には、図6の(2)に示すように、S5を固定し、S4,S6にはクロック信号を供給し、ドレイン用正チャージポンプ155と負チャージポンプ156を作動させる。これにより、ワード線には負バイアス回路158を介して負チャージポンプ156から負電圧が印加され、ウエル175には第3正バイアス回路161及びチャンネル制御165を介してドレイン用正チャージポンプ155から正電圧が印加され、消去が行なわれる。
【0036】
以上のように第1実施例においては、消去時ウエル175には正電圧が印加されるため、ワード線に従来通りの負電圧をかければ消去が行なえる電界をトンネル酸化膜にかけられるため、ワード線に絶対値の大きな負電圧を供給する必要がない。
なお第1実施例では、消去時にウエルに正電圧を印加したが、同様の回路を用いてソースに正電圧を印加すればソース消去が行なえる。
【0037】
図7は負バイアス印加回路の断面構造を示す図であり、181がポリシリコンゲート、182がゲート酸化膜、183と184が拡散層、185がウエルコンタクト、186乃至188がアルミ配線、189がNウエル、190がP基板である。このゲート酸化膜182の膜厚が本発明によりどのように改善されるかについて説明する。
【0038】
いま、フラッシュメモリセルのカップリング比を0.5、トンネル酸化膜の膜厚を100Åとし、消去に必要なフローティングゲート又はチャンネル間の電界を100MV/cmとする。電源電圧を5Vとし、消去時にこの電圧がウエル又はソースに印加されるとした場合、上記の条件を実現するには、コントロールゲートには−10Vを印加することが必要である。図7においてウエル189の電位を0Vとするとゲート酸化膜182には最大10Vの電圧がかかる。図7のトランジスタの最大ストレス電界を3MV/cm以下とする場合、ゲート酸化膜の厚さは350Å以上であることが要求される。
【0039】
一方フラッシュメモリセルのチャンネル又はソースに昇圧した7Vを印加するとすると、コントロールゲートには−6Vを印加すればよく、それに応じて図7のゲート酸化膜182の厚さも200Åから250Åになる。
このように本発明では、負チャージポンプ及び負電圧バイアス回路に使用されるトランジスタのゲート膜に大きなストレスがかかることはないため、特別に高耐圧のトランジスタを作る必要がなく、デバイスの信頼性が向上する。しかもこれまでの説明でも明らかなように、消去時にチャンネル又はソースに印加する正電圧を生成するチャージポンプは、書込時にドレインに印加する正電圧を生成するチャージポンプが流用できるため、回路が大きくなることはない。
【0040】
図8は次に説明する第2実施例から第4実施例の回路が適用される部分の例を示す図である。フラッシュメモリにおいては、上記のように各部に印加する電圧レベルを切り換える必要があるが、それと共に書込及び消去時にそれらの動作が正常に行なわれたかを異なる基準電圧で読み出しを行って確認するベリファイ動作が行なわれる。第2実施例乃至第4実施例は、このようなフラッシュメモリの電圧切換回路や基準電圧生成回路に適したものである。しかしこれに限定されるものではなく、部分的に高電圧が使用されるデバイスであれば、いずれでも有効である。
【0041】
図9は本発明の第2実施例である4Vから12Vへのレベル変換回路である。VINが4VのときT3,T2,T1はオンし、出力は0Vになる。このとき負荷トランジスタTD1,TD2,TD3はすべて導通し、個々の負荷トランジスタにかかる電圧差(ドレインとソース間、ゲートとウエル間の電圧差)は抵抗分割により3等分され4Vが上限になるのでTD1,TD2,TD3は高耐圧である必要はない。VINが0VのときT3はオフする。TD1,TD2,TD3はすべて導通状態にあるので出力は12Vになる。このときT1のゲートには8Vが印加されているためT1のソースは8V−しきい値電圧Vth(=〜8V)となるのでT1にかかる電圧差は〜4Vが上限となりT1は高耐圧である必要はない。またT2のゲートには4Vが印加されているためT2のソースは4V−Vth(=〜4V)となるのでT2にかかる電圧差は〜4Vが上限となりT2は高耐圧である必要はない。
【0042】
フラッシュメモリでは他社と外部仕様を合わせる必要上、内部で使うVPPより高いVPPが外部から供給されることがある。本発明の回路構成を使えば耐圧が内部VPP程度しかないトランジスタでも外部VPPから降圧して内部VPPを発生することができる。
図10は本発明の第3実施例である定電圧発生回路を示す図である。
【0043】
エンハンスメント型トランジスタT11,T12,…,TINはソースがウエルに接続されているため、各トランジスタのバックバイアスは0Vとなり、n×Vthの定電圧が発生される。この電圧は電源やトランジスタのバックバイアス特性には依存せず、トランジスタのVthのみに依存する。この例ではすべてのエンハンストランジスタのVthを同じにしてあるがVthの違う2種類以上のエンハンストランジスタを使用しても良い。またこの例ではすべてのトランジスタはそれぞれ分離されたウエルにそれぞれ配置されているが、一個のウエルに2個以上のトランジスタをいれてもよい。
【0044】
図11は、図10の回路のデプリーション型トランジスタTD13、エンハンスメント型トランジスタT11,T12の部分の平面図であり、図12はその断面図である。図において、241,251はポリシリコンゲート、242,252はN型拡散層、243,253は電極窓、244,254はP型拡散層、245,255はPウエル、261は全層配線、262はNウエル、263はP型基板である。
【0045】
従来例との構造の差を明確にするため、図27に示した従来の定電圧回路の平面図と断面図を図13に示す。
図14は図10に示した第3実施例の回路において、エンハンスメント型トランジスタの途中に、トランジスタTY2,TX,T24を直列に接続したトランジスタ列と、これに並列なトランジスタTY1を設けたものである。トランジスタTXはnon dose型でしきい値電圧Vthがほぼゼロである。トランジスタTY1とTY2のウエルは接地され、ゲートにはR1,R2の信号が印加される。このR1,R2に印加する信号レベルを電気ヒューズや不揮発性ROMで設定することにより、付加した回路部分を短絡したり、接続されたりできる。これにより接続されるトランジスタの段数が調整でき、トランジスタのしきい値電圧Vthのばらつきを調整して正確な電圧出力が得られる。
【0046】
本発明では回路の素子数が増えているため、回路面積が増えるが、高電圧を一部にしか使わない集積回路ではあまり回路面積はあまり大きくならない。むしろ従来高耐圧素子により制限を受けてきたスケーリング技術に制限がなくなるためその他の部分はさらに小さくできる。
図15は第5実施例の構成を示す図であり、半導体デバイス中のデプリーション型とする必要のあるMOSトランジスタの部分を示している。TP1乃至TP4はデプリーション型とする必要のあるMOSトランジスタの部分に形成したエンハンスメント型トランジスタであり、共通に接続された共通フローティングゲート330を有している。TNWはNチャンネル形のMOSトランジスタであり、共通フローティングゲートをトランジスタ内に有しており、これまで説明したフラッシュメモリセルと同様な構造を有している。トランジスタTNWのソースとウエルは接続されており、ゲートとドレインに高電圧を印加することにより共通フローティングゲート330に負電荷、すなわち電子が注入できるようになっている。この電荷の注入は製造段階で行なわれる。
【0047】
トランジスタTNWが共通フローティングゲート330に電子が注入されることにより、エンハンスメント型PチャンネルMOSトランジスタTP1,TP2,TP3,TP4,…の共通フローティングゲート330には電子が蓄積され、半永久的に蓄積される。図3で説明したように、PチャンネルMOSトランジスタではフローティングゲートに電子が注入されることにより閾値電圧が上昇し、バイアスをかけなくてもチャンネルが形成されてオン状態になり、デプリーション型MOSトランジスタと同等の動作を行なう。
【0048】
トランジスタTNWのゲートとドレインに高電圧を印加するための高電圧源331,332、すなわち昇圧回路はこの半導体デバイス内に設けることも可能であるが、共通フローティングゲート330への電荷の注入は製造段階で1度行なえばよいため、ゲートとドレインに接続される専用電極パッドをそれぞれ設け、製造工程で外部よりこの専用電極パッドを介して高電圧を印加することが望ましい。
【0049】
デバイス内のデプリーション型の動作をするトランジスタのフローティングゲートをすべて共通に接続すれば、共通フローティングゲート330に電子を注入するNチャンネルトランジスタTNWは1個だけでよいが、配線等の関係で複数の系統に分けても、また1個のデプリーション型にするトランジスタに1個の書き込み用トランジスタを設けてもよい。
【0050】
図16は、デプリーション型にするMOSトランジスタをNチャンネル型とし、1個のNチャンネルトランジスタTN1に正電荷注入用のPチャンネルトランジスタTPWを設けた第6実施例の構成を示す図である。2個のトランジスタTN1とTPWのフローティングゲートは共通フローティングゲート330に接続されている。正電荷の注入は、ウエルとドレインに高電圧を印加して行なうが、ソースとドレインを開放し、ウエルのみに高電圧を印加する場合もある。
【0051】
第5及び第6実施例では、専用の電荷注入用トランジスタを設けて共通フローティングゲートに電荷を注入した。これであれば電荷のトンネル現象が生じるゲート酸化膜は電荷注入用トランジスタ部のみに形成すればよく、デプリーション型にするトランジスタでそのようなゲート酸化膜を形成する必要がないという利点がある。
【0052】
しかしデプリーション型にするトランジスタの個数が少ない時には、デプリーション型にするMOSトランジスタ自体にトンネル現象が生じるゲート酸化膜を形成し、そのトランジスタ自体で電荷を注入することもできる。図17に示した第7実施例はそのような実施例である。
図17において、350がデプリーション型にするPチャンネルトランジスタであり、353がゲート、354がソース、355がドレイン、356がウエル、352はゲート353に接続される専用電極パッドであり、351は外部の正の高電圧源である。
【0053】
図17の部分を含む半導体デバイスが完成した段階で、他の部分の動作を停止した状態にし、ソース354とドレイン355、更には必要に応じてウエル356を開放した状態とした後、正の高電圧源351から専用電極パッド352を介してゲート353に高電圧を印加する。これにより、フローティングゲート357に電子が注入され、エンハンスメント型のPチャンネルトランジスタ350がデプリーション型の動作をするように設定される。
【0054】
図18と図19は、図15又は図16の構造のトランジスタを実現した実施例における素子構造を示す図であり、図18が配線層に2層以上のポリシリコンを用いるウエハプロセスで形成した第8実施例における構造であり、図19が配線層のポリシリコンが1層であるウエハプロセスで実現した第9実施例における構造を示す図である。いずれも(1)は平面図を、(2)はYY′断面図を示し、図18の(3)はXX′断面図を、図19の(3)はX1X1′断面を、(4)X2X2′断面を示す。
【0055】
図において361,371はフローティングゲートのポリシリコンであり、364,374は第1の拡散層を、365,375は第2拡散層を示す。362と363はゲートに相当する第2ポリシリコン層を示し、372はゲートに相当する第1拡散層を示す。
【0056】
【発明の効果】
以上説明したように、本発明の第1の態様によれば、消去時のセルのコントロールゲートに絶対値の大きな負電圧を印加する必要がないので、負電圧を発生させる昇圧回路に使用するトランジスタのゲート酸化膜に大きなストレスがかかることはなく、特別な高耐圧系のトランジスタを作る必要がなく、デバイスの信頼性が向上するという効果がある。
【0057】
また第2の態様によれば、高電圧部でもチップサイズをあまり大きくすることなくプロセス工程を簡略化することが可能になり、製造ばらつきに強い回路により低コストで量産できるようになる。
また第3の態様によれば、エンハンスメント型のトランジスタのみを対象としたウエファー・プロセスにおいて、回路的にデプリーション型のトランジスタを作成することが可能となり、CMOSのウエファー・プロセスであれば既存の殆ど全ての物で本発明は実施可能である。
【0058】
これにより、ウエファー・プロセス的にデプリーション型のトランジスタを作成した製品に比べ低い原価での製造が可能となる。また新規開発のウエファープロセスであっても、ウエファープロセス的にデプリーション型を作る場合に比べ立ち上げまでの工数が少なくて済み、製品開発期間の短縮に貢献する。
【図面の簡単な説明】
【図1】本発明の第1の原理構成図である。
【図2】本発明の第2の原理構成図である。
【図3】本発明の第3の原理構成図である。
【図4】第1実施例のブロック構成図である。
【図5】第1実施例の回路構成図である。
【図6】第1実施例における各部のタイミング信号を示すタイムチャートである。
【図7】第1実施例における負バイアス印加回路の断面構造を示す図である。
【図8】第2実施例が適用される部分の例を示す図である。
【図9】第2実施例の回路構成を示す図である。
【図10】第3実施例の回路構成を示す図である。
【図11】第3実施例の一部の平面図である。
【図12】図11の断面図である。
【図13】従来の定電圧回路の平面図と断面図である。
【図14】第4実施例の回路構成を示す図である。
【図15】第5実施例の構成を示す図である。
【図16】第6実施例の構成を示す図である。
【図17】第7実施例の構成を示す図である。
【図18】第8実施例の構造を示す図である。
【図19】第9実施例の構造を示す図である。
【図20】フラッシュメモリのトランジスタセルの構造図である。
【図21】フラッシュメモリの読出、書込及び消去の方法説明図である。
【図22】高電圧印加によるチャンネル消去方法の説明図である。
【図23】高電圧印加によるソース消去方法の説明図である。
【図24】コントロールゲートに負電圧を印加する負電圧印加方法によるチャンネル消去方法の説明図である。
【図25】負電圧印加法によるソース消去方法の説明図である。
【図26】レベル変換回路の従来例を示す図である。
【図27】定電圧発生回路の従来例を示す図である。
【図28】エンハンスメント型とデプリーション型のトランジスタの特性の差を示す図である。
【図29】デプリーション型トランジスタを利用した定電流回路を示す図である。
【符号の説明】
101…コントロールゲート
102…フローティングゲート
103…ソース
104…ドレイン
105…ウエル
120…負電圧発生手段
140…消去用正電圧発生手段
Claims (1)
- 電気的に分離している複数のP型ウエルを有し、少なくとも2個以上の該P型ウエルには、それぞれ1個以上のデプリーション型Nチャンネルトランジスタが形成されており、各デプリーション型Nチャンネルトランジスタのゲートとソースが接続され、前記P型ウエル内のデプリーション型Nチャンネルトランジスタが1個の場合は、該デプリーション型Nチャンネルトランジスタのソースが当該ウエルに接続され、前記P型ウエル内のデプリーション型Nチャンネルトランジスタが複数個の場合には、1個のデプリーション型Nチャンネルトランジスタのソースが当該ウエルに接続された上で、他のデプリーション型Nチャンネルトランジスタが直列に接続され、各ウエルの前記デプリーション型Nチャンネルトランジスタ又は前記デプリーション型Nチャンネルトランジスタ列は直列に接続されている第1半導体装置を高電圧源と出力との間に接続し、
電気的に分離している複数のP型ウエルを有し、少なくとも2個以上の該P型ウエルには、それぞれ1個以上のエンハンスメント型Nチャンネルトランジスタが形成されており、前記P型ウエル内のエンハンスメント型Nチャンネルトランジスタが1個の場合は、該エンハンスメント型Nチャンネルトランジスタのソースが当該ウエルに接続され、前記P型ウエル内のエンハンスメント型Nチャンネルトランジスタが複数個の場合には、1個のエンハンスメント型Nチャンネルトランジスタのソースが当該ウエルに接続された上で、他のエンハンスメント型Nチャンネルトランジスタが直列に接続され、各ウエルの前記エンハンスメント型Nチャンネルトランジスタ又は前記エンハンスメント型Nチャンネルトランジスタ列は直列に接続されている第2半導体装置を前記出力と接地電源との間に接続し、
前記第2半導体装置はn個のエンハンスメント型Nチャンネルトランジスタが接続され、前記第2半導体装置のm番目(m<n、前記出力に接続されるエンハンスメント型Nチャンネルトランジスタを1番目とする。)のエンハンスメント型トランジスタのゲートには前記高電圧電源の(n−m)/nの電圧を印加し、n番目のエンハンスメント型トランジスタのゲートには0Vまたは前記高電圧源の1/nの電圧を印加することに応じて出力に高電圧または0Vとなる電気信号が出力されることを特徴とする半導体装置。
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