JP3635241B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電気的に消去可能な不揮発性半導体記憶装置（半導体メモリ）及びそれらにおいて利用される回路の製作に有用な構造を有する半導体装置（半導体デバイス）に関し、特に耐圧が低減できる構成の不揮発性半導体メモリ及びそのような回路構成を有する半導体装置、更に製作工程が簡略化できる半導体装置に関する。
【０００２】
【従来の技術】
電気的に書換え可能な不揮発性メモリとしてＥ² ＰＲＯＭがあり、そのうち特に一括消去又は部分的な一括消去可能なものとしてフラッシュメモリがあり、高集積化可能なために近年注目されている。
図２０はフラッシュメモリのメモリセルの構造例を示す図である。図示のように、ゲートはコントロールゲート（ＣＧ）１０１とフローティングゲート（ＦＧ）１０２の二層構造であり、コントロールゲート１０１、ドレイン（Ｄ）１０４及びソース（Ｓ）１０３に所定の電圧を印加した時に、ドレイン１０４とソース１０３間に流れる電流が、フローティングゲート１０２に電荷が注入されているかいないかで変わることを利用して記憶を行う。フラッシュメモリでは、一般に消去した状態、すなわちフローティングゲート１０２に電荷が注入されていない状態に論理値「Ｈ」を対応させ、フローティングゲート１０２に電荷が注入されている状態に論理値「Ｌ」を対応させ、フローティングゲート１０２に電荷を注入することを書き込みと称している。
【０００３】
図２０のような構造を有するメモリセルに対して情報の書き込み、読出及び消去を行う方法を説明する。図２１はフラッシュメモリのメモリセルに情報の書き込み及び読出を行う場合に各部に印加する電圧条件の例を示す図であり、（１）が書き込み時を、（２）が読出時を示す。
書き込み時には、コントロールゲート（ＣＧ）に高電圧ＶＰＰ（約１２Ｖ）を、ドレイン（Ｄ）に約６Ｖを、ソース（Ｓ）に０Ｖを印加する。この時、メモリセルを流れる電子の一部はドレイン（Ｄ）付近の高電界により加速されてエネルギを獲得し、ゲート絶縁膜のエネルギ障壁を越えてフローティングゲート（ＦＧ）に注入される。フローティングゲート（ＦＧ）は他の回路部分と電気的に絶縁されているため、電荷を半永久的に蓄えることができる。
【０００４】
読出時には、コントロールゲート（ＣＧ）に電源電圧ＶＣＣ（約５Ｖ）を、ドレイン（Ｄ）に約１Ｖを、ソース（Ｓ）に０Ｖを印加する。フローティングゲート（ＦＧ）に蓄えられた電荷の有無によってセルトランジスタの閾値が変化し、選択されたメモリセルに流れる電流が変化する。この電流を検出して増幅することで情報が外部によみだされる。
【０００５】
消去方法には、大きく分けてフローティングゲート１０２の電荷をチャンネル、すなわち基板又はウエルに引き抜くチャンネル消去方法と、ソースに引き抜くソース消去法がある。
図２２は高電圧をチャンネルに印加して消去を行なう時の各部の電圧印加条件を示す図であり、図２３は高電圧をソースに印加して消去を行なう時の条件を示す図である。
【０００６】
図２２に示すように、チャンネル消去時には、コントロールゲートＣＧに０Ｖを印加し、ドレインＤとソースＳを開放し、チャンネル（Ｐ−ｗｅｌｌ）に高電圧ＶＰＰ（約１２Ｖ）を印加する。これによりフローティングゲートＦＧから電荷がチャンネルに抜き取られる。ソース消去の場合には、図２３に示すようにソースに高電圧ＶＰＰを印加し、チャンネル（この場合は基板Ｐ−ｓｕｂ）を開放又は接地する。
【０００７】
近年半導体デバイスの低電圧化が図られており、それに伴いフラッシュメモリも低電圧化が図られており、消去時にチャンネル又はソースに印加される高電圧についても低電圧化が求められている。単一電源の場合、高電圧を得るために昇圧回路が使用されるが、電源が低電圧化するとその分昇圧回路も大きくなるという問題がある。
【０００８】
またソース消去法では、ソースＳに高電位をかけるため、ソース側拡散層の耐圧を高くするため、深い拡散が必要になり、セル面積縮小の妨げとなっていた。更に、分割して消去するためには、ソース側配線（ＶＳＳ線）が部分的に別電位となるようにする必要があり、配線分離や駆動回路の増加のため、チップサイズが大きくなっていた。
【０００９】
これらの問題を解決するため、コントロールゲートＣＧに負電圧を印加し、チャンネル又はソースに印加する正電圧を低減した負電圧が提案されており、消去方法の主流になりつつある。
図２４と図２５は、それぞれ負電圧印加によるチャンネル消去とソース消去の条件を示す図である。通常コントロールゲートＣＧに印加する負電圧ＶＢＢを約−１０Ｖにし、チャンネル又はソースＳには５Ｖの電源電圧ＶＣＣを印加するのが一般的である。
【００１０】
以上がフラッシュメモリの動作の基本的な説明であるが、フラッシュメモリのような不揮発性メモリ等では、通常の電源とは別に高電圧の電源が存在するため、高電圧を印加する回路等では通常の耐圧のものとは別に高耐圧トランジスタを作る必要があった。
例えば、図２６は５Ｖから１２Ｖへのレベル変換回路の従来例である。デプリーション型トランジスタＴＤ５０とエンハンスメント型トランジスタＴ５０のドレイン・ソース間、ゲート・バルク間には１２Ｖがかかるためトランジスタはゲート膜を厚くしゲート長を長くするなどしてトランジスタの耐圧をあげている。
【００１１】
また図２７はトランジスタの閾値電圧Ｖｔｈの数段分の電圧降下を利用した定電圧発生回路である。この回路は電源に依存しない定電圧が得られるためよく使われる回路である。図２７は１２Ｖを電源にしており図２６の場合と同様に１２Ｖ系トランジスタを使用している。
さて図２６及び図２７に示したように、電源回路等にはエンハンスメント型トランジスタと共にデプリーション型トランジスタが広く使用される。図２８はＮチャンネルのエンハンスメント型トランジスタとデプリーション型トランジスタの特性を示す図であり、（１）がゲートとソース間の電圧を変化させた時の電流特性を示し、（２）がドレインとソース間の電圧を変化させた時の電流特性を示す。なおＰチャンネル型の場合には、（１）のゲートとソース間の電圧が逆になる。図から明らかなように、この２つの型の差はゲート端にバイアスを与えない状態でチャンネルが生成されるか否かで区別される。ゲート端にバイアスを与えない状態でチャンネルが生成されていなければエンハンスメント型であり、生成されていればデプリーション型である。
【００１２】
ＭＯＳトランジスタを用いた回路の基本的な考え方はゲート端のバイアスを制御することでチャンネルの生成を制御し、ソース、ドレイン間に流れる電流を制御するという考えである。ところが上で述べたようにデプリーション型のトランジスタはゲート端にバイアスを与えなくてもチャンネルが生成されている為、ゲート端のバイアスによる制御がエンハンスメント型よりも複雑になってしまう。この為、通常はエンハンスメント型を用いて回路設計を行う。
【００１３】
しかし、回路中にデプリーション型のトランジスタを全く用いない訳ではなく、目的によってはエンハンスメント型を用いて回路設計を行うよりも遙かに効率的な場合がある。具体例としては定電流源、信号のスイッチング（トランスファーゲート）と言ったものが挙げられる。
トランスファーゲートとして使用するトランジスタが電流を流す際には電流値に応じた電位差をゲート、ソース間に生じさせなければならないが、同一の電流を流すならば、図２８の（１）に示すように、電位差はデプリーション型の方が小さくて済む。同じゲート電圧であるならドレイン、ソース間での信号の減衰はデプリーション型の方が少なくて済む。
【００１４】
またデプリーション型トランジスタを使用して定電流源回路を実現するには図２８の（２）の特性を利用する。デプリーション型であればゲート、ソース間の電圧が０であっても電流が流れる為、ゲート、ソースを短絡させた状態で、ドレイン、ソース間にある程度以上の電圧がかかればドレイン、ソース間の電圧によらずドレイン、ソース間の電流は一定の値となる。
【００１５】
具体的には、図２９のような回路構成にする。
このようにデプリーション型トランジスタを用いれば、トランジスタ１個で定電流回路が実現できる。
【００１６】
【発明が解決しようとする課題】
フラッシュメモリの消去は、量子トンネル効果を利用してフローティングゲートからチャンネル、もしくはソースに電子を引き抜くことにより行う。しかしこの引き抜かれる電子による電流（トンネル電流）は、フローティングゲートとチャンネル、もしくはソース間の電界強度に応じて指数関数的に変化する。前述のようにフラッシュメモリ等の半導体デバイスでは、低電圧化が図られており、更には半導体デバイスに供給する電源を一種類にする単一電源化も進められている。図２４及び２５に示したように、負電圧印加法によるフラッシュメモリの消去方法では、チャンネル又はソースに直接電源電圧ＶＣＣが印加される。ここで半導体デバイスを、例えば３Ｖの単一電源とした場合、この電源電圧をそのままチャンネル又はソースに印加したのでは、５Ｖ電源の時に比べて印加できる電界強度が小さくなってしまう。上記のようにフローティングとチャンネルもしくはソースとの間の電界強度は、トンネル電流に大きく影響する。そのため従来と同様の消去効率を得るには５Ｖ電源の電圧を印加した時と同等の電界をトンネル酸化膜に印加する必要があり、３Ｖ電源の電圧をチャンネル又はソースに印加するのであれば、コントロールゲートには絶対値の大きな負電圧を印加しなければならなくなる。絶対値の大きな負電圧を得る為の昇圧回路に使用されるトランジスタの酸化膜には大きな電圧がかかることになり、トランジスタの耐圧（信頼性）が厳しくなるという問題が生じている。
【００１７】
またフラッシュメモリ等の高電圧を必要とする半導体デバイスでは、通常の電源電圧系の回路の他に高電圧系の回路が混在している。１２Ｖを使用するのは集積回路の一部分だけであるため５Ｖ系トランジスタと１２Ｖ系トランジスタと２種類の作りわけが行われている。しかしこれによりプロセス工程が複雑化し、製造が難しくなるという問題が生じている。
【００１８】
また図２７の回路では各トランジスタは共通の基板（ウエハ）上に作られているので上の段の（Ｔ６２，Ｔ６３〜の）トランジスタのバックバイアスが大きくなっているため、しきい値が大きくなっている。バックバイアス効果によるしきい値の上昇分をＴ６１，Ｔ６２〜に対応してＶ１，Ｖ２〜とし、バックバイアスが０Ｖのしきい値をＶｔｈとするとＶｏｕｔ＝ｎ×Ｖｔｈ＋Ｖ１＋Ｖ２〜となりバイアス特性によってＶｏｕｔが大きく変わるという問題が生じている。バックバイアス特性はプロセスによりばらつくので正確な電圧を得るのが製造の上から難しくなるという問題がある。
【００１９】
ところで上記のような電源回路にデプリーション型のトランジスタを用いることで、かなり効率的な回路設計を行うことが可能となることについては既に説明したが、デプリーション型のトランジスタを実現するには通常ウエハプロセス的な手法を用いる。即ちＭＯＳトランジスタのチャンネル領域にチャンネルを形成する電荷の極性と同一極性の電荷を多く分布させることで作成する。例えば、ｎチャンネルのデプリーショントランジスタであればチャンネル領域に負の極性を持つ電荷が多く分布する様に、ｐチャンネルのデプリーショントランジスタであればチャンネル領域に正の極性をもつ電荷が多く分布する様に作成する。実際にＭＯＳトランジスタのチャンネル領域に上で述べたような電荷の分布を与えるにはｐ型、或いはｎ型の不純物をイオン化し、電界で加速してチャンネル領域に注入する方法がとられる。この手法を一般にイオン注入と称する。
【００２０】
ところで、イオン注入は別にデプリーション型のトランジスタを作成する時のみに用いる訳ではなく、通常回路に用いているｎチャンネル、ｐチャンネルのエンハンスメント型トランジスタを作成する際にも同様の手法を用いている。しかし、当然エンハンスメント型とデプリーション型ではチャンネル領域の電荷の分布が異なる為、イオンの量、種類、電界の強さ等を調整する事によってチャンネル領域の電荷の分布を調整する事になる。この事は逆に言えばデプリーション型のトランジスタを作成しようとすればその為にウエファープロセス工程内でイオン注入の種類を増やさなければならない事を意味する。そしてウエファープロセス内の工程が増えることで、ウエハプロセス工程の複雑化やそれに伴う立ち上げに要する時間の増加、最終的には半導体デバイスのコストアップといった問題が生じてくる。
【００２１】
本発明は、上記問題点に鑑みてなされたものであり、低電圧単一電源かつ負電圧消去を行う不揮発性半導体メモリに於いて負電圧を発生させる昇圧回路に使用されているトランジスタのゲート酸化膜に大きなストレスがかからないようにした不揮発性半導体メモリを提供することを第１の目的とし、
上記不揮発性半導体メモリ等に使用される高電圧回路を通常の耐圧の低いトランジスタで実現した半導体装置の提供を第２の目的とし、
電源回路等に使用されるデプリーション型の機能を有するトランジスタを通常のエンハンスメント型トランジスタの製造工程で製作できるようにすることを第３の目的とする。
【００２２】
【課題を解決するための手段】
図１は上記の第１の目的を達成する本発明の第１の態様の原理構成図である。
図１に示すように、本発明の第１の態様の不揮発性半導体記憶装置は、各記憶素子がコントロールゲート（ＣＧ）１０１、フローティングゲート（ＦＧ）１０２、ソース（Ｓ）１０３、ドレイン（Ｄ）１０４を備える電気的に記憶データが消去可能な半導体装置であって、消去時には負電圧発生手段１２０によって発生された負電圧がコントロールゲート（ＣＧ）１０１に印加される。そして第１の目的を達成するため、消去には消去用正電圧発生手段１４０によって電源電圧よりも高い電圧を発生し、その電圧をチャンネル又はソース１０３に印加するように構成する。
【００２３】
図２は上記の第２の目的を達成する本発明の第２の態様の原理構成図である。
図２に示すように、本発明の第２の態様の半導体装置は、電気的に分離している複数のＰ型ウエル２１４，２２４，…を有しており、これらの複数のＰ型ウエルの少なくとも２個以上には１個以上（図ではそれぞれ１個）のＮチャンネルトランジスタ２１０，２２０，…が形成されており、各トランジスタのソースはそのトランジスタが形成されているウエルに接続されている。そして各Ｎチャンネルトランジスタのソースは順次他のＮチャンネルトランジスタのドレインに接続されるという具合に直列に接続されるように構成する。もし同一ウエル内に複数のＮチャンネルトランジスタが存在する場合には、優先的に各ウエル内のＮチャンネルトランジスタを接続した後、他のウエルのＮチャンネルトランジスタと接続するように構成する。
【００２４】
図３は上記の第３の目的を達成する本発明の第３の態様の原理構成図である。
図３に示すように、本発明の第３の態様のＭＯＳトランジスタは、フローティングゲート３０２を備えるエンハンスメント型の製造工程で作られたＭＯＳトランジスタであり、このフローティングゲート３０２に電荷を注入して、デプリーション型と同様にバイアスを印加しなくてもチャンネルが形成されるように構成する。
【００２５】
第１の態様の構成によれば、消去時にチャンネル又はソース１０３には消去用正電圧発生手段１４０で発生された電源電圧より高い電圧を印加することができるため、低電圧化した電源電圧にかかわらず高い電圧が印加される。従ってコントロールゲート１０１に印加する電圧の絶対値を高める必要はなく、負電圧発生手段１２０に使用されるトランジスタの酸化膜に大きな電圧がかかることはなく、耐圧の問題も発生しない。
【００２６】
また第２の態様の構成によれば、直接に接続された複数のＮチャンネルトランジスタ列の両端に電圧が印加された場合に各トランジスタのソースとドレイン間には分割された小さな電圧が印加されるが、ソースとウエルは接続されているため、ウエルとゲート間に印加される電圧も小さな電圧になり、耐圧を大きくする必要がなくなる。従来は各トランジスタのウエル（ベース）が接地されていたため、たとえ各トランジスタのソースとドレイン間に印加される電圧が分割されても、ウエル（ベース）とゲート間には大きな電圧がかかった。
【００２７】
更に第３の態様の構成によれば、エンハンスメント型のＭＯＳトランジスタであるがフローティングゲート３０２を有している。フローティングゲート３０２に注入された電荷はほぼ永久的に保持され、その電荷の種類と電荷量によってＭＯＳトランジスタのしきい値が変化する。例えばＰチャンネルＭＯＳトランジスタであれば、フローティングゲート３０２に負電荷を注入することによりしきい値電圧が低下し、バイアスを印加しないでもチャンネルが形成された状態になる。このようなトランジスタは、デプリーション型トランジスタと同等の動作を行なうので、実質的にデプリーション型トランジスタが実現されたといえる。
【００２８】
【発明の実施の形態】
以下図面を参照して本発明の実施例を説明する。
図１は第１実施例であるフラッシュメモリの書込と消去に関連する電源系のブロック構成図であり、図５はその一部をより具体的に示した回路図であり、図６は図４及び図５に示した信号のタイムチャートであり、図７は負バイアス印加回路の断面構造を示す図である。
【００２９】
図４において、１５１はコマンドレジスタ、１５２はステータスレジスタ、１５３は書込／消去切換回路、１５７は書込／消去タイミング発生回路である。フラッシュメモリは、書込／消去及びそれに伴うベリファイ動作をコマンドを与えるだけで自動的に行なうように構成されているのが一般的であり、外部よりのコマンド信号によりコマンドレジスタ１５１のデータがステータスレジスタ１５２に出力され、そのデータに応じて書込／消去切換回路が各部を書込又は消去状態に対応した状態に切り換え、書込／消去タイミング発生回路が所定の動作を行なうための制御信号Ｅ，／Ｒ，Ｓ１乃至Ｓ６を各部に出力する。これらの制御信号は書込時と消去時でそれぞれ図６に示すような信号である。
【００３０】
書込時及び消去時に必要な電源電圧より絶対値の大きな電圧を生成するため、ワード線用正チャージポンプ１５４と、ドレイン用正チャージポンプ１５５と、負チャージポンプ１５６とを有する。ワード線用正チャージポンプ１５４は、書き込み時に選択されたセルのコントロールゲートが接続されるワード線に印加する１２Ｖ程度の高電圧を生成する回路であり、第１正バイアス印加回路１６０を介してロウデコーダ１６４に印加される。負チャージポンプ１５６は、消去時にワード線１６２に印加する−１０Ｖ程度の負電圧を生成する回路であり、負バイアス印加回路１５８を介してワード線に印加される。ドイレン用正チャージポンプ１５５は書込時にドレインに印加される６Ｖ程度の正電圧を生成する回路であり、第２正バイアス印加回路１５９及び共通バス１６３を介して書き込みを行なうセルが接続されるビット線に印加される。本実施例においては、消去時にチャンネルに印加する電圧を生成する昇圧回路として、ドレイン用正チャージポンプ１５５を使用する。従って、消去時にはドレイン用正チャージポンプ１５５の出力する正電圧は、第３正バイアス印加回路を介して消去用チャンネル制御１６５に印加される。
【００３１】
本実施例で使用するチャージポンプは広く知られた昇圧回路であり、相補クロック信号を供給することにより所定の電圧が出力される。Ｓ１，／Ｓ１，Ｓ２，／Ｓ２，Ｓ３，／Ｓ３は、それぞれワード線用正チャージポンプ１５４、ドレイン用正チャージポンプ１５５、負チャージポンプ１５６に書込／消去タイミング発生回路１５７から出力される相補クロック信号である。Ｓ４からＳ６は、各バイアス印加回路に供給されるクロック信号であり、このクロック信号が印加されることによりバイアス回路から各部に電圧が印加される。
【００３２】
図５は本実施例の回路の一部をより具体的に示した図であり、参照番号は図４と対応している。１７１はマトリクス状に配列されたメモリセルであり、１７５はウエルである。１７２はビット線と共通バス線１６３との間のスイッチ列であり、コラムデコーダからの信号で選択的に導通される。１７４はワード線とロウデコーダ１６４の間に設けられたゲート回路であり、消去時負バイアス回路１５８を介してワード線に負電圧が印加されると、ロウデコーダ１６４を自動的にワード線から分離する。第１正バイアス回路からの高電圧は、ロウデコーダ１６４の電源端子ＶＲＤに印加される。
【００３３】
次に図５と図６を参照して本実施例の動作を説明する。
読出時はＳ４〜Ｓ６は「Ｈ」または「Ｌ」に固定する。すべてのチャージポンプは作動させない。ＶＲＤから電源電圧ＶＣＣがロウデコーダ１６４に供給され、ワード線は選択、非選択の各々の状態に対応して、ＶＣＣ、或いは接地電圧ＶＳＳになる。
【００３４】
書込時には、図６の（１）に示すようにＳ４，Ｓ６は「Ｈ」又は「Ｌ」に固定され、Ｓ５としてクロック信号が供給される。Ｓ３，／Ｓ３は固定であるため負チャージポンプ１５６は作動せず、Ｓ１，／Ｓ３，Ｓ２，／Ｓ２としてクロック信号が供給されるため、両方の正チャージポンプ１５４，１５５が作動する。これにより端子ＶＲＤには高電圧が供給され、ロウデコーダ１６４により選択されたワード線に高電圧が供給され、その他のワード線は０Ｖになる。また共通バス１６３にはドレイン用正チャージポンプ１５５から第２正バイアス回路１５９を介して正電圧が印加されるため、コラムデコーダにより選択されたビット線にこの正電圧が印加される。すべてのメモリセルのソースは接地されているため、アドレス信号によって選択されたメモリセルのコントロールゲートには高電圧が、ドレインには正電圧が印加され、ソース及びチャンネルは接地され、書込が行なわれる。
【００３５】
消去時には、図６の（２）に示すように、Ｓ５を固定し、Ｓ４，Ｓ６にはクロック信号を供給し、ドレイン用正チャージポンプ１５５と負チャージポンプ１５６を作動させる。これにより、ワード線には負バイアス回路１５８を介して負チャージポンプ１５６から負電圧が印加され、ウエル１７５には第３正バイアス回路１６１及びチャンネル制御１６５を介してドレイン用正チャージポンプ１５５から正電圧が印加され、消去が行なわれる。
【００３６】
以上のように第１実施例においては、消去時ウエル１７５には正電圧が印加されるため、ワード線に従来通りの負電圧をかければ消去が行なえる電界をトンネル酸化膜にかけられるため、ワード線に絶対値の大きな負電圧を供給する必要がない。
なお第１実施例では、消去時にウエルに正電圧を印加したが、同様の回路を用いてソースに正電圧を印加すればソース消去が行なえる。
【００３７】
図７は負バイアス印加回路の断面構造を示す図であり、１８１がポリシリコンゲート、１８２がゲート酸化膜、１８３と１８４が拡散層、１８５がウエルコンタクト、１８６乃至１８８がアルミ配線、１８９がＮウエル、１９０がＰ基板である。このゲート酸化膜１８２の膜厚が本発明によりどのように改善されるかについて説明する。
【００３８】
いま、フラッシュメモリセルのカップリング比を０．５、トンネル酸化膜の膜厚を１００Åとし、消去に必要なフローティングゲート又はチャンネル間の電界を１００MV／cmとする。電源電圧を５Ｖとし、消去時にこの電圧がウエル又はソースに印加されるとした場合、上記の条件を実現するには、コントロールゲートには−１０Ｖを印加することが必要である。図７においてウエル１８９の電位を０Ｖとするとゲート酸化膜１８２には最大１０Ｖの電圧がかかる。図７のトランジスタの最大ストレス電界を３MV／cm以下とする場合、ゲート酸化膜の厚さは３５０Å以上であることが要求される。
【００３９】
一方フラッシュメモリセルのチャンネル又はソースに昇圧した７Ｖを印加するとすると、コントロールゲートには−６Ｖを印加すればよく、それに応じて図７のゲート酸化膜１８２の厚さも２００Åから２５０Åになる。
このように本発明では、負チャージポンプ及び負電圧バイアス回路に使用されるトランジスタのゲート膜に大きなストレスがかかることはないため、特別に高耐圧のトランジスタを作る必要がなく、デバイスの信頼性が向上する。しかもこれまでの説明でも明らかなように、消去時にチャンネル又はソースに印加する正電圧を生成するチャージポンプは、書込時にドレインに印加する正電圧を生成するチャージポンプが流用できるため、回路が大きくなることはない。
【００４０】
図８は次に説明する第２実施例から第４実施例の回路が適用される部分の例を示す図である。フラッシュメモリにおいては、上記のように各部に印加する電圧レベルを切り換える必要があるが、それと共に書込及び消去時にそれらの動作が正常に行なわれたかを異なる基準電圧で読み出しを行って確認するベリファイ動作が行なわれる。第２実施例乃至第４実施例は、このようなフラッシュメモリの電圧切換回路や基準電圧生成回路に適したものである。しかしこれに限定されるものではなく、部分的に高電圧が使用されるデバイスであれば、いずれでも有効である。
【００４１】
図９は本発明の第２実施例である４Ｖから１２Ｖへのレベル変換回路である。ＶＩＮが４ＶのときＴ３，Ｔ２，Ｔ１はオンし、出力は０Ｖになる。このとき負荷トランジスタＴＤ１，ＴＤ２，ＴＤ３はすべて導通し、個々の負荷トランジスタにかかる電圧差（ドレインとソース間、ゲートとウエル間の電圧差）は抵抗分割により３等分され４Ｖが上限になるのでＴＤ１，ＴＤ２，ＴＤ３は高耐圧である必要はない。ＶＩＮが０ＶのときＴ３はオフする。ＴＤ１，ＴＤ２，ＴＤ３はすべて導通状態にあるので出力は１２Ｖになる。このときＴ１のゲートには８Ｖが印加されているためＴ１のソースは８Ｖ−しきい値電圧Ｖｔｈ（＝〜８Ｖ）となるのでＴ１にかかる電圧差は〜４Ｖが上限となりＴ１は高耐圧である必要はない。またＴ２のゲートには４Ｖが印加されているためＴ２のソースは４Ｖ−Ｖｔｈ（＝〜４Ｖ）となるのでＴ２にかかる電圧差は〜４Ｖが上限となりＴ２は高耐圧である必要はない。
【００４２】
フラッシュメモリでは他社と外部仕様を合わせる必要上、内部で使うＶＰＰより高いＶＰＰが外部から供給されることがある。本発明の回路構成を使えば耐圧が内部ＶＰＰ程度しかないトランジスタでも外部ＶＰＰから降圧して内部ＶＰＰを発生することができる。
図１０は本発明の第３実施例である定電圧発生回路を示す図である。
【００４３】
エンハンスメント型トランジスタＴ１１，Ｔ１２，…，ＴＩＮはソースがウエルに接続されているため、各トランジスタのバックバイアスは０Ｖとなり、ｎ×Ｖｔｈの定電圧が発生される。この電圧は電源やトランジスタのバックバイアス特性には依存せず、トランジスタのＶｔｈのみに依存する。この例ではすべてのエンハンストランジスタのＶｔｈを同じにしてあるがＶｔｈの違う２種類以上のエンハンストランジスタを使用しても良い。またこの例ではすべてのトランジスタはそれぞれ分離されたウエルにそれぞれ配置されているが、一個のウエルに２個以上のトランジスタをいれてもよい。
【００４４】
図１１は、図１０の回路のデプリーション型トランジスタＴＤ１３、エンハンスメント型トランジスタＴ１１，Ｔ１２の部分の平面図であり、図１２はその断面図である。図において、２４１，２５１はポリシリコンゲート、２４２，２５２はＮ型拡散層、２４３，２５３は電極窓、２４４，２５４はＰ型拡散層、２４５，２５５はＰウエル、２６１は全層配線、２６２はＮウエル、２６３はＰ型基板である。
【００４５】
従来例との構造の差を明確にするため、図２７に示した従来の定電圧回路の平面図と断面図を図１３に示す。
図１４は図１０に示した第３実施例の回路において、エンハンスメント型トランジスタの途中に、トランジスタＴＹ２，ＴＸ，Ｔ２４を直列に接続したトランジスタ列と、これに並列なトランジスタＴＹ１を設けたものである。トランジスタＴＸはｎｏｎ ｄｏｓｅ型でしきい値電圧Ｖｔｈがほぼゼロである。トランジスタＴＹ１とＴＹ２のウエルは接地され、ゲートにはＲ１，Ｒ２の信号が印加される。このＲ１，Ｒ２に印加する信号レベルを電気ヒューズや不揮発性ＲＯＭで設定することにより、付加した回路部分を短絡したり、接続されたりできる。これにより接続されるトランジスタの段数が調整でき、トランジスタのしきい値電圧Ｖｔｈのばらつきを調整して正確な電圧出力が得られる。
【００４６】
本発明では回路の素子数が増えているため、回路面積が増えるが、高電圧を一部にしか使わない集積回路ではあまり回路面積はあまり大きくならない。むしろ従来高耐圧素子により制限を受けてきたスケーリング技術に制限がなくなるためその他の部分はさらに小さくできる。
図１５は第５実施例の構成を示す図であり、半導体デバイス中のデプリーション型とする必要のあるＭＯＳトランジスタの部分を示している。ＴＰ１乃至ＴＰ４はデプリーション型とする必要のあるＭＯＳトランジスタの部分に形成したエンハンスメント型トランジスタであり、共通に接続された共通フローティングゲート３３０を有している。ＴＮＷはＮチャンネル形のＭＯＳトランジスタであり、共通フローティングゲートをトランジスタ内に有しており、これまで説明したフラッシュメモリセルと同様な構造を有している。トランジスタＴＮＷのソースとウエルは接続されており、ゲートとドレインに高電圧を印加することにより共通フローティングゲート３３０に負電荷、すなわち電子が注入できるようになっている。この電荷の注入は製造段階で行なわれる。
【００４７】
トランジスタＴＮＷが共通フローティングゲート３３０に電子が注入されることにより、エンハンスメント型ＰチャンネルＭＯＳトランジスタＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，…の共通フローティングゲート３３０には電子が蓄積され、半永久的に蓄積される。図３で説明したように、ＰチャンネルＭＯＳトランジスタではフローティングゲートに電子が注入されることにより閾値電圧が上昇し、バイアスをかけなくてもチャンネルが形成されてオン状態になり、デプリーション型ＭＯＳトランジスタと同等の動作を行なう。
【００４８】
トランジスタＴＮＷのゲートとドレインに高電圧を印加するための高電圧源３３１，３３２、すなわち昇圧回路はこの半導体デバイス内に設けることも可能であるが、共通フローティングゲート３３０への電荷の注入は製造段階で１度行なえばよいため、ゲートとドレインに接続される専用電極パッドをそれぞれ設け、製造工程で外部よりこの専用電極パッドを介して高電圧を印加することが望ましい。
【００４９】
デバイス内のデプリーション型の動作をするトランジスタのフローティングゲートをすべて共通に接続すれば、共通フローティングゲート３３０に電子を注入するＮチャンネルトランジスタＴＮＷは１個だけでよいが、配線等の関係で複数の系統に分けても、また１個のデプリーション型にするトランジスタに１個の書き込み用トランジスタを設けてもよい。
【００５０】
図１６は、デプリーション型にするＭＯＳトランジスタをＮチャンネル型とし、１個のＮチャンネルトランジスタＴＮ１に正電荷注入用のＰチャンネルトランジスタＴＰＷを設けた第６実施例の構成を示す図である。２個のトランジスタＴＮ１とＴＰＷのフローティングゲートは共通フローティングゲート３３０に接続されている。正電荷の注入は、ウエルとドレインに高電圧を印加して行なうが、ソースとドレインを開放し、ウエルのみに高電圧を印加する場合もある。
【００５１】
第５及び第６実施例では、専用の電荷注入用トランジスタを設けて共通フローティングゲートに電荷を注入した。これであれば電荷のトンネル現象が生じるゲート酸化膜は電荷注入用トランジスタ部のみに形成すればよく、デプリーション型にするトランジスタでそのようなゲート酸化膜を形成する必要がないという利点がある。
【００５２】
しかしデプリーション型にするトランジスタの個数が少ない時には、デプリーション型にするＭＯＳトランジスタ自体にトンネル現象が生じるゲート酸化膜を形成し、そのトランジスタ自体で電荷を注入することもできる。図１７に示した第７実施例はそのような実施例である。
図１７において、３５０がデプリーション型にするＰチャンネルトランジスタであり、３５３がゲート、３５４がソース、３５５がドレイン、３５６がウエル、３５２はゲート３５３に接続される専用電極パッドであり、３５１は外部の正の高電圧源である。
【００５３】
図１７の部分を含む半導体デバイスが完成した段階で、他の部分の動作を停止した状態にし、ソース３５４とドレイン３５５、更には必要に応じてウエル３５６を開放した状態とした後、正の高電圧源３５１から専用電極パッド３５２を介してゲート３５３に高電圧を印加する。これにより、フローティングゲート３５７に電子が注入され、エンハンスメント型のＰチャンネルトランジスタ３５０がデプリーション型の動作をするように設定される。
【００５４】
図１８と図１９は、図１５又は図１６の構造のトランジスタを実現した実施例における素子構造を示す図であり、図１８が配線層に２層以上のポリシリコンを用いるウエハプロセスで形成した第８実施例における構造であり、図１９が配線層のポリシリコンが１層であるウエハプロセスで実現した第９実施例における構造を示す図である。いずれも（１）は平面図を、（２）はＹＹ′断面図を示し、図１８の（３）はＸＸ′断面図を、図１９の（３）はＸ１Ｘ１′断面を、（４）Ｘ２Ｘ２′断面を示す。
【００５５】
図において３６１，３７１はフローティングゲートのポリシリコンであり、３６４，３７４は第１の拡散層を、３６５，３７５は第２拡散層を示す。３６２と３６３はゲートに相当する第２ポリシリコン層を示し、３７２はゲートに相当する第１拡散層を示す。
【００５６】
【発明の効果】
以上説明したように、本発明の第１の態様によれば、消去時のセルのコントロールゲートに絶対値の大きな負電圧を印加する必要がないので、負電圧を発生させる昇圧回路に使用するトランジスタのゲート酸化膜に大きなストレスがかかることはなく、特別な高耐圧系のトランジスタを作る必要がなく、デバイスの信頼性が向上するという効果がある。
【００５７】
また第２の態様によれば、高電圧部でもチップサイズをあまり大きくすることなくプロセス工程を簡略化することが可能になり、製造ばらつきに強い回路により低コストで量産できるようになる。
また第３の態様によれば、エンハンスメント型のトランジスタのみを対象としたウエファー・プロセスにおいて、回路的にデプリーション型のトランジスタを作成することが可能となり、ＣＭＯＳのウエファー・プロセスであれば既存の殆ど全ての物で本発明は実施可能である。
【００５８】
これにより、ウエファー・プロセス的にデプリーション型のトランジスタを作成した製品に比べ低い原価での製造が可能となる。また新規開発のウエファープロセスであっても、ウエファープロセス的にデプリーション型を作る場合に比べ立ち上げまでの工数が少なくて済み、製品開発期間の短縮に貢献する。
【図面の簡単な説明】
【図１】本発明の第１の原理構成図である。
【図２】本発明の第２の原理構成図である。
【図３】本発明の第３の原理構成図である。
【図４】第１実施例のブロック構成図である。
【図５】第１実施例の回路構成図である。
【図６】第１実施例における各部のタイミング信号を示すタイムチャートである。
【図７】第１実施例における負バイアス印加回路の断面構造を示す図である。
【図８】第２実施例が適用される部分の例を示す図である。
【図９】第２実施例の回路構成を示す図である。
【図１０】第３実施例の回路構成を示す図である。
【図１１】第３実施例の一部の平面図である。
【図１２】図１１の断面図である。
【図１３】従来の定電圧回路の平面図と断面図である。
【図１４】第４実施例の回路構成を示す図である。
【図１５】第５実施例の構成を示す図である。
【図１６】第６実施例の構成を示す図である。
【図１７】第７実施例の構成を示す図である。
【図１８】第８実施例の構造を示す図である。
【図１９】第９実施例の構造を示す図である。
【図２０】フラッシュメモリのトランジスタセルの構造図である。
【図２１】フラッシュメモリの読出、書込及び消去の方法説明図である。
【図２２】高電圧印加によるチャンネル消去方法の説明図である。
【図２３】高電圧印加によるソース消去方法の説明図である。
【図２４】コントロールゲートに負電圧を印加する負電圧印加方法によるチャンネル消去方法の説明図である。
【図２５】負電圧印加法によるソース消去方法の説明図である。
【図２６】レベル変換回路の従来例を示す図である。
【図２７】定電圧発生回路の従来例を示す図である。
【図２８】エンハンスメント型とデプリーション型のトランジスタの特性の差を示す図である。
【図２９】デプリーション型トランジスタを利用した定電流回路を示す図である。
【符号の説明】
１０１…コントロールゲート
１０２…フローティングゲート
１０３…ソース
１０４…ドレイン
１０５…ウエル
１２０…負電圧発生手段
１４０…消去用正電圧発生手段

Claims (1)

1. 電気的に分離している複数のＰ型ウエルを有し、少なくとも２個以上の該Ｐ型ウエルには、それぞれ１個以上のデプリーション型Ｎチャンネルトランジスタが形成されており、各デプリーション型Ｎチャンネルトランジスタのゲートとソースが接続され、前記Ｐ型ウエル内のデプリーション型Ｎチャンネルトランジスタが１個の場合は、該デプリーション型Ｎチャンネルトランジスタのソースが当該ウエルに接続され、前記Ｐ型ウエル内のデプリーション型Ｎチャンネルトランジスタが複数個の場合には、１個のデプリーション型Ｎチャンネルトランジスタのソースが当該ウエルに接続された上で、他のデプリーション型Ｎチャンネルトランジスタが直列に接続され、各ウエルの前記デプリーション型Ｎチャンネルトランジスタ又は前記デプリーション型Ｎチャンネルトランジスタ列は直列に接続されている第１半導体装置を高電圧源と出力との間に接続し、
   電気的に分離している複数のＰ型ウエルを有し、少なくとも２個以上の該Ｐ型ウエルには、それぞれ１個以上のエンハンスメント型Ｎチャンネルトランジスタが形成されており、前記Ｐ型ウエル内のエンハンスメント型Ｎチャンネルトランジスタが１個の場合は、該エンハンスメント型Ｎチャンネルトランジスタのソースが当該ウエルに接続され、前記Ｐ型ウエル内のエンハンスメント型Ｎチャンネルトランジスタが複数個の場合には、１個のエンハンスメント型Ｎチャンネルトランジスタのソースが当該ウエルに接続された上で、他のエンハンスメント型Ｎチャンネルトランジスタが直列に接続され、各ウエルの前記エンハンスメント型Ｎチャンネルトランジスタ又は前記エンハンスメント型Ｎチャンネルトランジスタ列は直列に接続されている第２半導体装置を前記出力と接地電源との間に接続し、
   前記第２半導体装置はｎ個のエンハンスメント型Ｎチャンネルトランジスタが接続され、前記第２半導体装置のｍ番目（ｍ＜ｎ、前記出力に接続されるエンハンスメント型Ｎチャンネルトランジスタを１番目とする。）のエンハンスメント型トランジスタのゲートには前記高電圧電源の（ｎ−ｍ）／ｎの電圧を印加し、ｎ番目のエンハンスメント型トランジスタのゲートには０Ｖまたは前記高電圧源の１／ｎの電圧を印加することに応じて出力に高電圧または０Ｖとなる電気信号が出力されることを特徴とする半導体装置。

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