JP2001308210A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 高電圧回路を通常の耐圧の低いトランジスタ
で実現した半導体装置の実現。 【解決手段】 複数のＰ型ウエル214，224，…を有し、
少なくとも２個以上には、それぞれ１個以上のＮチャン
ネルトランジスタ210，220，…が形成されており、Ｎチ
ャンネルトランジスタが１個の場合は、ソース213，22
3，…がウエルに接続され、Ｎチャンネルトランジスタ
が複数個の場合には、１個のＮチャンネルトランジスタ
のソースがウエルに接続された上で、他のＮチャンネル
トランジスタが直列に接続され、各ウエルのＮチャンネ
ルトランジスタ又は列は、直列に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に消去可能
な不揮発性半導体記憶装置（半導体メモリ）及びそれら
において利用される回路の製作に有用な構造を有する半
導体装置（半導体デバイス）に関し、特に耐圧が低減で
きる構成の不揮発性半導体メモリ及びそのような回路構
成を有する半導体装置、更に製作工程が簡略化できる半
導体装置に関する。

【０００２】

【従来の技術】電気的に書換え可能な不揮発性メモリと
してＥ² ＰＲＯＭがあり、そのうち特に一括消去又は部
分的な一括消去可能なものとしてフラッシュメモリがあ
り、高集積化可能なために近年注目されている。図２０
はフラッシュメモリのメモリセルの構造例を示す図であ
る。図示のように、ゲートはコントロールゲート（Ｃ
Ｇ）１０１とフローティングゲート（ＦＧ）１０２の二
層構造であり、コントロールゲート１０１、ドレイン
（Ｄ）１０４及びソース（Ｓ）１０３に所定の電圧を印
加した時に、ドレイン１０４とソース１０３間に流れる
電流が、フローティングゲート１０２に電荷が注入され
ているかいないかで変わることを利用して記憶を行う。
フラッシュメモリでは、一般に消去した状態、すなわち
フローティングゲート１０２に電荷が注入されていない
状態に論理値「Ｈ」を対応させ、フローティングゲート
１０２に電荷が注入されている状態に論理値「Ｌ」を対
応させ、フローティングゲート１０２に電荷を注入する
ことを書き込みと称している。

【０００３】図２０のような構造を有するメモリセルに
対して情報の書き込み、読出及び消去を行う方法を説明
する。図２１はフラッシュメモリのメモリセルに情報の
書き込み及び読出を行う場合に各部に印加する電圧条件
の例を示す図であり、（１）が書き込み時を、（２）が
読出時を示す。書き込み時には、コントロールゲート
（ＣＧ）に高電圧ＶＰＰ（約１２Ｖ）を、ドレイン
（Ｄ）に約６Ｖを、ソース（Ｓ）に０Ｖを印加する。こ
の時、メモリセルを流れる電子の一部はドレイン（Ｄ）
付近の高電界により加速されてエネルギを獲得し、ゲー
ト絶縁膜のエネルギ障壁を越えてフローティングゲート
（ＦＧ）に注入される。フローティングゲート（ＦＧ）
は他の回路部分と電気的に絶縁されているため、電荷を
半永久的に蓄えることができる。

【０００４】読出時には、コントロールゲート（ＣＧ）
に電源電圧ＶＣＣ（約５Ｖ）を、ドレイン（Ｄ）に約１
Ｖを、ソース（Ｓ）に０Ｖを印加する。フローティング
ゲート（ＦＧ）に蓄えられた電荷の有無によってセルト
ランジスタの閾値が変化し、選択されたメモリセルに流
れる電流が変化する。この電流を検出して増幅すること
で情報が外部によみだされる。

【０００５】消去方法には、大きく分けてフローティン
グゲート１０２の電荷をチャンネル、すなわち基板又は
ウエルに引き抜くチャンネル消去方法と、ソースに引き
抜くソース消去法がある。図２２は高電圧をチャンネル
に印加して消去を行なう時の各部の電圧印加条件を示す
図であり、図２３は高電圧をソースに印加して消去を行
なう時の条件を示す図である。

【０００６】図２２に示すように、チャンネル消去時に
は、コントロールゲートＣＧに０Ｖを印加し、ドレイン
ＤとソースＳを開放し、チャンネル（Ｐ−ｗｅｌｌ）に
高電圧ＶＰＰ（約１２Ｖ）を印加する。これによりフロ
ーティングゲートＦＧから電荷がチャンネルに抜き取ら
れる。ソース消去の場合には、図２３に示すようにソー
スに高電圧ＶＰＰを印加し、チャンネル（この場合は基
板Ｐ−ｓｕｂ）を開放又は接地する。

【０００７】近年半導体デバイスの低電圧化が図られて
おり、それに伴いフラッシュメモリも低電圧化が図られ
ており、消去時にチャンネル又はソースに印加される高
電圧についても低電圧化が求められている。単一電源の
場合、高電圧を得るために昇圧回路が使用されるが、電
源が低電圧化するとその分昇圧回路も大きくなるという
問題がある。

【０００８】またソース消去法では、ソースＳに高電位
をかけるため、ソース側拡散層の耐圧を高くするため、
深い拡散が必要になり、セル面積縮小の妨げとなってい
た。更に、分割して消去するためには、ソース側配線
（ＶＳＳ線）が部分的に別電位となるようにする必要が
あり、配線分離や駆動回路の増加のため、チップサイズ
が大きくなっていた。

【０００９】これらの問題を解決するため、コントロー
ルゲートＣＧに負電圧を印加し、チャンネル又はソース
に印加する正電圧を低減した負電圧が提案されており、
消去方法の主流になりつつある。図２４と図２５は、そ
れぞれ負電圧印加によるチャンネル消去とソース消去の
条件を示す図である。通常コントロールゲートＣＧに印
加する負電圧ＶＢＢを約−１０Ｖにし、チャンネル又は
ソースＳには５Ｖの電源電圧ＶＣＣを印加するのが一般
的である。

【００１０】以上がフラッシュメモリの動作の基本的な
説明であるが、フラッシュメモリのような不揮発性メモ
リ等では、通常の電源とは別に高電圧の電源が存在する
ため、高電圧を印加する回路等では通常の耐圧のものと
は別に高耐圧トランジスタを作る必要があった。例え
ば、図２６は５Ｖから１２Ｖへのレベル変換回路の従来
例である。デプリーション型トランジスタＴＤ５０とエ
ンハンスメント型トランジスタＴ５０のドレイン・ソー
ス間、ゲート・バルク間には１２Ｖがかかるためトラン
ジスタはゲート膜を厚くしゲート長を長くするなどして
トランジスタの耐圧をあげている。

【００１１】また図２７はトランジスタの閾値電圧Ｖｔ
ｈの数段分の電圧降下を利用した定電圧発生回路であ
る。この回路は電源に依存しない定電圧が得られるため
よく使われる回路である。図２７は１２Ｖを電源にして
おり図２６の場合と同様に１２Ｖ系トランジスタを使用
している。さて図２６及び図２７に示したように、電源
回路等にはエンハンスメント型トランジスタと共にデプ
リーション型トランジスタが広く使用される。図２８は
Ｎチャンネルのエンハンスメント型トランジスタとデプ
リーション型トランジスタの特性を示す図であり、
（１）がゲートとソース間の電圧を変化させた時の電流
特性を示し、（２）がドレインとソース間の電圧を変化
させた時の電流特性を示す。なおＰチャンネル型の場合
には、（１）のゲートとソース間の電圧が逆になる。図
から明らかなように、この２つの型の差はゲート端にバ
イアスを与えない状態でチャンネルが生成されるか否か
で区別される。ゲート端にバイアスを与えない状態でチ
ャンネルが生成されていなければエンハンスメント型で
あり、生成されていればデプリーション型である。

【００１２】ＭＯＳトランジスタを用いた回路の基本的
な考え方はゲート端のバイアスを制御することでチャン
ネルの生成を制御し、ソース、ドレイン間に流れる電流
を制御するという考えである。ところが上で述べたよう
にデプリーション型のトランジスタはゲート端にバイア
スを与えなくてもチャンネルが生成されている為、ゲー
ト端のバイアスによる制御がエンハンスメント型よりも
複雑になってしまう。この為、通常はエンハンスメント
型を用いて回路設計を行う。

【００１３】しかし、回路中にデプリーション型のトラ
ンジスタを全く用いない訳ではなく、目的によってはエ
ンハンスメント型を用いて回路設計を行うよりも遙かに
効率的な場合がある。具体例としては定電流源、信号の
スイッチング（トランスファーゲート）と言ったものが
挙げられる。トランスファーゲートとして使用するトラ
ンジスタが電流を流す際には電流値に応じた電位差をゲ
ート、ソース間に生じさせなければならないが、同一の
電流を流すならば、図２８の（１）に示すように、電位
差はデプリーション型の方が小さくて済む。同じゲート
電圧であるならドレイン、ソース間での信号の減衰はデ
プリーション型の方が少なくて済む。

【００１４】またデプリーション型トランジスタを使用
して定電流源回路を実現するには図２８の（２）の特性
を利用する。デプリーション型であればゲート、ソース
間の電圧が０であっても電流が流れる為、ゲート、ソー
スを短絡させた状態で、ドレイン、ソース間にある程度
以上の電圧がかかればドレイン、ソース間の電圧によら
ずドレイン、ソース間の電流は一定の値となる。

【００１５】具体的には、図２９のような回路構成にす
る。このようにデプリーション型トランジスタを用いれ
ば、トランジスタ１個で定電流回路が実現できる。

【００１６】

【発明が解決しようとする課題】フラッシュメモリの消
去は、量子トンネル効果を利用してフローティングゲー
トからチャンネル、もしくはソースに電子を引き抜くこ
とにより行う。しかしこの引き抜かれる電子による電流
（トンネル電流）は、フローティングゲートとチャンネ
ル、もしくはソース間の電界強度に応じて指数関数的に
変化する。前述のようにフラッシュメモリ等の半導体デ
バイスでは、低電圧化が図られており、更には半導体デ
バイスに供給する電源を一種類にする単一電源化も進め
られている。図２４及び２５に示したように、負電圧印
加法によるフラッシュメモリの消去方法では、チャンネ
ル又はソースに直接電源電圧ＶＣＣが印加される。ここ
で半導体デバイスを、例えば３Ｖの単一電源とした場
合、この電源電圧をそのままチャンネル又はソースに印
加したのでは、５Ｖ電源の時に比べて印加できる電界強
度が小さくなってしまう。上記のようにフローティング
とチャンネルもしくはソースとの間の電界強度は、トン
ネル電流に大きく影響する。そのため従来と同様の消去
効率を得るには５Ｖ電源の電圧を印加した時と同等の電
界をトンネル酸化膜に印加する必要があり、３Ｖ電源の
電圧をチャンネル又はソースに印加するのであれば、コ
ントロールゲートには絶対値の大きな負電圧を印加しな
ければならなくなる。絶対値の大きな負電圧を得る為の
昇圧回路に使用されるトランジスタの酸化膜には大きな
電圧がかかることになり、トランジスタの耐圧（信頼
性）が厳しくなるという問題が生じている。

【００１７】またフラッシュメモリ等の高電圧を必要と
する半導体デバイスでは、通常の電源電圧系の回路の他
に高電圧系の回路が混在している。１２Ｖを使用するの
は集積回路の一部分だけであるため５Ｖ系トランジスタ
と１２Ｖ系トランジスタと２種類の作りわけが行われて
いる。しかしこれによりプロセス工程が複雑化し、製造
が難しくなるという問題が生じている。

【００１８】また図２７の回路では各トランジスタは共
通の基板（ウエハ）上に作られているので上の段の（Ｔ
６２，Ｔ６３〜の）トランジスタのバックバイアスが大
きくなっているため、しきい値が大きくなっている。バ
ックバイアス効果によるしきい値の上昇分をＴ６１，Ｔ
６２〜に対応してＶ１，Ｖ２〜とし、バックバイアスが
０Ｖのしきい値をＶｔｈとするとＶｏｕｔ＝ｎ×Ｖｔｈ
＋Ｖ１＋Ｖ２〜となりバイアス特性によってＶｏｕｔが
大きく変わるという問題が生じている。バックバイアス
特性はプロセスによりばらつくので正確な電圧を得るの
が製造の上から難しくなるという問題がある。

【００１９】ところで上記のような電源回路にデプリー
ション型のトランジスタを用いることで、かなり効率的
な回路設計を行うことが可能となることについては既に
説明したが、デプリーション型のトランジスタを実現す
るには通常ウエハプロセス的な手法を用いる。即ちＭＯ
Ｓトランジスタのチャンネル領域にチャンネルを形成す
る電荷の極性と同一極性の電荷を多く分布させることで
作成する。例えば、ｎチャンネルのデプリーショントラ
ンジスタであればチャンネル領域に負の極性を持つ電荷
が多く分布する様に、ｐチャンネルのデプリーショント
ランジスタであればチャンネル領域に正の極性をもつ電
荷が多く分布する様に作成する。実際にＭＯＳトランジ
スタのチャンネル領域に上で述べたような電荷の分布を
与えるにはｐ型、或いはｎ型の不純物をイオン化し、電
界で加速してチャンネル領域に注入する方法がとられ
る。この手法を一般にイオン注入と称する。

【００２０】ところで、イオン注入は別にデプリーショ
ン型のトランジスタを作成する時のみに用いる訳ではな
く、通常回路に用いているｎチャンネル、ｐチャンネル
のエンハンスメント型トランジスタを作成する際にも同
様の手法を用いている。しかし、当然エンハンスメント
型とデプリーション型ではチャンネル領域の電荷の分布
が異なる為、イオンの量、種類、電界の強さ等を調整す
る事によってチャンネル領域の電荷の分布を調整する事
になる。この事は逆に言えばデプリーション型のトラン
ジスタを作成しようとすればその為にウエファープロセ
ス工程内でイオン注入の種類を増やさなければならない
事を意味する。そしてウエファープロセス内の工程が増
えることで、ウエハプロセス工程の複雑化やそれに伴う
立ち上げに要する時間の増加、最終的には半導体デバイ
スのコストアップといった問題が生じてくる。

【００２１】本発明は、上記問題点に鑑みてなされたも
のであり、低電圧単一電源かつ負電圧消去を行う不揮発
性半導体メモリに於いて負電圧を発生させる昇圧回路に
使用されているトランジスタのゲート酸化膜に大きなス
トレスがかからないようにした不揮発性半導体メモリを
提供することを第１の目的とし、上記不揮発性半導体メ
モリ等に使用される高電圧回路を通常の耐圧の低いトラ
ンジスタで実現した半導体装置の提供を第２の目的と
し、電源回路等に使用されるデプリーション型の機能を
有するトランジスタを通常のエンハンスメント型トラン
ジスタの製造工程で製作できるようにすることを第３の
目的とする。

【００２２】

【課題を解決するための手段】図１は上記の第１の目的
を達成する請求項１に記載の本発明の第１の態様の原理
構成図である。図１に示すように、本発明の第１の態様
の不揮発性半導体記憶装置は、各記憶素子がコントロー
ルゲート（ＣＧ）１０１、フローティングゲート（Ｆ
Ｇ）１０２、ソース（Ｓ）１０３、ドレイン（Ｄ）１０
４を備える電気的に記憶データが消去可能な半導体装置
であって、消去時には負電圧発生手段１２０によって発
生された負電圧がコントロールゲート（ＣＧ）１０１に
印加される。そして第１の目的を達成するため、消去に
は消去用正電圧発生手段１４０によって電源電圧よりも
高い電圧を発生し、その電圧をチャンネル又はソース１
０３に印加するように構成する。

【００２３】図２は上記の第２の目的を達成する請求項
３に記載の本発明の第２の態様の原理構成図である。図
２に示すように、本発明の第２の態様の半導体装置は、
電気的に分離している複数のＰ型ウエル２１４，２２
４，…を有しており、これらの複数のＰ型ウエルの少な
くとも２個以上には１個以上（図ではそれぞれ１個）の
Ｎチャンネルトランジスタ２１０，２２０，…が形成さ
れており、各トランジスタのソースはそのトランジスタ
が形成されているウエルに接続されている。そして各Ｎ
チャンネルトランジスタのソースは順次他のＮチャンネ
ルトランジスタのドレインに接続されるという具合に直
列に接続されるように構成する。もし同一ウエル内に複
数のＮチャンネルトランジスタが存在する場合には、優
先的に各ウエル内のＮチャンネルトランジスタを接続し
た後、他のウエルのＮチャンネルトランジスタと接続す
るように構成する。

【００２４】図３は上記の第３の目的を達成する請求項
９に記載の本発明の第３の態様の原理構成図である。図
３に示すように、本発明の第３の態様のＭＯＳトランジ
スタは、フローティングゲート３０２を備えるエンハン
スメント型の製造工程で作られたＭＯＳトランジスタで
あり、このフローティングゲート３０２に電荷を注入し
て、デプリーション型と同様にバイアスを印加しなくて
もチャンネルが形成されるように構成する。

【００２５】第１の態様の構成によれば、消去時にチャ
ンネル又はソース１０３には消去用正電圧発生手段１４
０で発生された電源電圧より高い電圧を印加することが
できるため、低電圧化した電源電圧にかかわらず高い電
圧が印加される。従ってコントロールゲート１０１に印
加する電圧の絶対値を高める必要はなく、負電圧発生手
段１２０に使用されるトランジスタの酸化膜に大きな電
圧がかかることはなく、耐圧の問題も発生しない。

【００２６】また第２の態様の構成によれば、直接に接
続された複数のＮチャンネルトランジスタ列の両端に電
圧が印加された場合に各トランジスタのソースとドレイ
ン間には分割された小さな電圧が印加されるが、ソース
とウエルは接続されているため、ウエルとゲート間に印
加される電圧も小さな電圧になり、耐圧を大きくする必
要がなくなる。従来は各トランジスタのウエル（ベー
ス）が接地されていたため、たとえ各トランジスタのソ
ースとドレイン間に印加される電圧が分割されても、ウ
エル（ベース）とゲート間には大きな電圧がかかった。

【００２７】更に第３の態様の構成によれば、エンハン
スメント型のＭＯＳトランジスタであるがフローティン
グゲート３０２を有している。フローティングゲート３
０２に注入された電荷はほぼ永久的に保持され、その電
荷の種類と電荷量によってＭＯＳトランジスタのしきい
値が変化する。例えばＰチャンネルＭＯＳトランジスタ
であれば、フローティングゲート３０２に負電荷を注入
することによりしきい値電圧が低下し、バイアスを印加
しないでもチャンネルが形成された状態になる。このよ
うなトランジスタは、デプリーション型トランジスタと
同等の動作を行なうので、実質的にデプリーション型ト
ランジスタが実現されたといえる。

【００２８】

【発明の実施の形態】以下図面を参照して本発明の実施
例を説明する。図１は第１実施例であるフラッシュメモ
リの書込と消去に関連する電源系のブロック構成図であ
り、図５はその一部をより具体的に示した回路図であ
り、図６は図４及び図５に示した信号のタイムチャート
であり、図７は負バイアス印加回路の断面構造を示す図
である。

【００２９】図４において、１５１はコマンドレジス
タ、１５２はステータスレジスタ、１５３は書込／消去
切換回路、１５７は書込／消去タイミング発生回路であ
る。フラッシュメモリは、書込／消去及びそれに伴うベ
リファイ動作をコマンドを与えるだけで自動的に行なう
ように構成されているのが一般的であり、外部よりのコ
マンド信号によりコマンドレジスタ１５１のデータがス
テータスレジスタ１５２に出力され、そのデータに応じ
て書込／消去切換回路が各部を書込又は消去状態に対応
した状態に切り換え、書込／消去タイミング発生回路が
所定の動作を行なうための制御信号Ｅ，／Ｒ，Ｓ１乃至
Ｓ６を各部に出力する。これらの制御信号は書込時と消
去時でそれぞれ図６に示すような信号である。

【００３０】書込時及び消去時に必要な電源電圧より絶
対値の大きな電圧を生成するため、ワード線用正チャー
ジポンプ１５４と、ドレイン用正チャージポンプ１５５
と、負チャージポンプ１５６とを有する。ワード線用正
チャージポンプ１５４は、書き込み時に選択されたセル
のコントロールゲートが接続されるワード線に印加する
１２Ｖ程度の高電圧を生成する回路であり、第１正バイ
アス印加回路１６０を介してロウデコーダ１６４に印加
される。負チャージポンプ１５６は、消去時にワード線
１６２に印加する−１０Ｖ程度の負電圧を生成する回路
であり、負バイアス印加回路１５８を介してワード線に
印加される。ドイレン用正チャージポンプ１５５は書込
時にドレインに印加される６Ｖ程度の正電圧を生成する
回路であり、第２正バイアス印加回路１５９及び共通バ
ス１６３を介して書き込みを行なうセルが接続されるビ
ット線に印加される。本実施例においては、消去時にチ
ャンネルに印加する電圧を生成する昇圧回路として、ド
レイン用正チャージポンプ１５５を使用する。従って、
消去時にはドレイン用正チャージポンプ１５５の出力す
る正電圧は、第３正バイアス印加回路を介して消去用チ
ャンネル制御１６５に印加される。

【００３１】本実施例で使用するチャージポンプは広く
知られた昇圧回路であり、相補クロック信号を供給する
ことにより所定の電圧が出力される。Ｓ１，／Ｓ１，Ｓ
２，／Ｓ２，Ｓ３，／Ｓ３は、それぞれワード線用正チ
ャージポンプ１５４、ドレイン用正チャージポンプ１５
５、負チャージポンプ１５６に書込／消去タイミング発
生回路１５７から出力される相補クロック信号である。
Ｓ４からＳ６は、各バイアス印加回路に供給されるクロ
ック信号であり、このクロック信号が印加されることに
よりバイアス回路から各部に電圧が印加される。

【００３２】図５は本実施例の回路の一部をより具体的
に示した図であり、参照番号は図４と対応している。１
７１はマトリクス状に配列されたメモリセルであり、１
７５はウエルである。１７２はビット線と共通バス線１
６３との間のスイッチ列であり、コラムデコーダからの
信号で選択的に導通される。１７４はワード線とロウデ
コーダ１６４の間に設けられたゲート回路であり、消去
時負バイアス回路１５８を介してワード線に負電圧が印
加されると、ロウデコーダ１６４を自動的にワード線か
ら分離する。第１正バイアス回路からの高電圧は、ロウ
デコーダ１６４の電源端子ＶＲＤに印加される。

【００３３】次に図５と図６を参照して本実施例の動作
を説明する。読出時はＳ４〜Ｓ６は「Ｈ」または「Ｌ」
に固定する。すべてのチャージポンプは作動させない。
ＶＲＤから電源電圧ＶＣＣがロウデコーダ１６４に供給
され、ワード線は選択、非選択の各々の状態に対応し
て、ＶＣＣ、或いは接地電圧ＶＳＳになる。

【００３４】書込時には、図６の（１）に示すようにＳ
４，Ｓ６は「Ｈ」又は「Ｌ」に固定され、Ｓ５としてク
ロック信号が供給される。Ｓ３，／Ｓ３は固定であるた
め負チャージポンプ１５６は作動せず、Ｓ１，／Ｓ３，
Ｓ２，／Ｓ２としてクロック信号が供給されるため、両
方の正チャージポンプ１５４，１５５が作動する。これ
により端子ＶＲＤには高電圧が供給され、ロウデコーダ
１６４により選択されたワード線に高電圧が供給され、
その他のワード線は０Ｖになる。また共通バス１６３に
はドレイン用正チャージポンプ１５５から第２正バイア
ス回路１５９を介して正電圧が印加されるため、コラム
デコーダにより選択されたビット線にこの正電圧が印加
される。すべてのメモリセルのソースは接地されている
ため、アドレス信号によって選択されたメモリセルのコ
ントロールゲートには高電圧が、ドレインには正電圧が
印加され、ソース及びチャンネルは接地され、書込が行
なわれる。

【００３５】消去時には、図６の（２）に示すように、
Ｓ５を固定し、Ｓ４，Ｓ６にはクロック信号を供給し、
ドレイン用正チャージポンプ１５５と負チャージポンプ
１５６を作動させる。これにより、ワード線には負バイ
アス回路１５８を介して負チャージポンプ１５６から負
電圧が印加され、ウエル１７５には第３正バイアス回路
１６１及びチャンネル制御１６５を介してドレイン用正
チャージポンプ１５５から正電圧が印加され、消去が行
なわれる。

【００３６】以上のように第１実施例においては、消去
時ウエル１７５には正電圧が印加されるため、ワード線
に従来通りの負電圧をかければ消去が行なえる電界をト
ンネル酸化膜にかけられるため、ワード線に絶対値の大
きな負電圧を供給する必要がない。なお第１実施例で
は、消去時にウエルに正電圧を印加したが、同様の回路
を用いてソースに正電圧を印加すればソース消去が行な
える。

【００３７】図７は負バイアス印加回路の断面構造を示
す図であり、１８１がポリシリコンゲート、１８２がゲ
ート酸化膜、１８３と１８４が拡散層、１８５がウエル
コンタクト、１８６乃至１８８がアルミ配線、１８９が
Ｎウエル、１９０がＰ基板である。このゲート酸化膜１
８２の膜厚が本発明によりどのように改善されるかにつ
いて説明する。

【００３８】いま、フラッシュメモリセルのカップリン
グ比を０．５、トンネル酸化膜の膜厚を１００Åとし、
消去に必要なフローティングゲート又はチャンネル間の
電界を１００MV／cmとする。電源電圧を５Ｖとし、消去
時にこの電圧がウエル又はソースに印加されるとした場
合、上記の条件を実現するには、コントロールゲートに
は−１０Ｖを印加することが必要である。図７において
ウエル１８９の電位を０Ｖとするとゲート酸化膜１８２
には最大１０Ｖの電圧がかかる。図７のトランジスタの
最大ストレス電界を３MV／cm以下とする場合、ゲート酸
化膜の厚さは３５０Å以上であることが要求される。

【００３９】一方フラッシュメモリセルのチャンネル又
はソースに昇圧した７Ｖを印加するとすると、コントロ
ールゲートには−６Ｖを印加すればよく、それに応じて
図７のゲート酸化膜１８２の厚さも２００Åから２５０
Åになる。このように本発明では、負チャージポンプ及
び負電圧バイアス回路に使用されるトランジスタのゲー
ト膜に大きなストレスがかかることはないため、特別に
高耐圧のトランジスタを作る必要がなく、デバイスの信
頼性が向上する。しかもこれまでの説明でも明らかなよ
うに、消去時にチャンネル又はソースに印加する正電圧
を生成するチャージポンプは、書込時にドレインに印加
する正電圧を生成するチャージポンプが流用できるた
め、回路が大きくなることはない。

【００４０】図８は次に説明する第２実施例から第４実
施例の回路が適用される部分の例を示す図である。フラ
ッシュメモリにおいては、上記のように各部に印加する
電圧レベルを切り換える必要があるが、それと共に書込
及び消去時にそれらの動作が正常に行なわれたかを異な
る基準電圧で読み出しを行って確認するベリファイ動作
が行なわれる。第２実施例乃至第４実施例は、このよう
なフラッシュメモリの電圧切換回路や基準電圧生成回路
に適したものである。しかしこれに限定されるものでは
なく、部分的に高電圧が使用されるデバイスであれば、
いずれでも有効である。

【００４１】図９は本発明の第２実施例である４Ｖから
１２Ｖへのレベル変換回路である。ＶＩＮが４Ｖのとき
Ｔ３，Ｔ２，Ｔ１はオンし、出力は０Ｖになる。このと
き負荷トランジスタＴＤ１，ＴＤ２，ＴＤ３はすべて導
通し、個々の負荷トランジスタにかかる電圧差（ドレイ
ンとソース間、ゲートとウエル間の電圧差）は抵抗分割
により３等分され４Ｖが上限になるのでＴＤ１，ＴＤ
２，ＴＤ３は高耐圧である必要はない。ＶＩＮが０Ｖの
ときＴ３はオフする。ＴＤ１，ＴＤ２，ＴＤ３はすべて
導通状態にあるので出力は１２Ｖになる。このときＴ１
のゲートには８Ｖが印加されているためＴ１のソースは
８Ｖ−しきい値電圧Ｖｔｈ（＝〜８Ｖ）となるのでＴ１
にかかる電圧差は〜４Ｖが上限となりＴ１は高耐圧であ
る必要はない。またＴ２のゲートには４Ｖが印加されて
いるためＴ２のソースは４Ｖ−Ｖｔｈ（＝〜４Ｖ）とな
るのでＴ２にかかる電圧差は〜４Ｖが上限となりＴ２は
高耐圧である必要はない。

【００４２】フラッシュメモリでは他社と外部仕様を合
わせる必要上、内部で使うＶＰＰより高いＶＰＰが外部
から供給されることがある。本発明の回路構成を使えば
耐圧が内部ＶＰＰ程度しかないトランジスタでも外部Ｖ
ＰＰから降圧して内部ＶＰＰを発生することができる。
図１０は本発明の第３実施例である定電圧発生回路を示
す図である。

【００４３】エンハンスメント型トランジスタＴ１１，
Ｔ１２，…，ＴＩＮはソースがウエルに接続されている
ため、各トランジスタのバックバイアスは０Ｖとなり、
ｎ×Ｖｔｈの定電圧が発生される。この電圧は電源やト
ランジスタのバックバイアス特性には依存せず、トラン
ジスタのＶｔｈのみに依存する。この例ではすべてのエ
ンハンストランジスタのＶｔｈを同じにしてあるがＶｔ
ｈの違う２種類以上のエンハンストランジスタを使用し
ても良い。またこの例ではすべてのトランジスタはそれ
ぞれ分離されたウエルにそれぞれ配置されているが、一
個のウエルに２個以上のトランジスタをいれてもよい。

【００４４】図１１は、図１０の回路のデプリーション
型トランジスタＴＤ１３、エンハンスメント型トランジ
スタＴ１１，Ｔ１２の部分の平面図であり、図１２はそ
の断面図である。図において、２４１，２５１はポリシ
リコンゲート、２４２，２５２はＮ型拡散層、２４３，
２５３は電極窓、２４４，２５４はＰ型拡散層、２４
５，２５５はＰウエル、２６１は全層配線、２６２はＮ
ウエル、２６３はＰ型基板である。

【００４５】従来例との構造の差を明確にするため、図
２７に示した従来の定電圧回路の平面図と断面図を図１
３に示す。図１４は図１０に示した第３実施例の回路に
おいて、エンハンスメント型トランジスタの途中に、ト
ランジスタＴＹ２，ＴＸ，Ｔ２４を直列に接続したトラ
ンジスタ列と、これに並列なトランジスタＴＹ１を設け
たものである。トランジスタＴＸはｎｏｎ ｄｏｓｅ型
でしきい値電圧Ｖｔｈがほぼゼロである。トランジスタ
ＴＹ１とＴＹ２のウエルは接地され、ゲートにはＲ１，
Ｒ２の信号が印加される。このＲ１，Ｒ２に印加する信
号レベルを電気ヒューズや不揮発性ＲＯＭで設定するこ
とにより、付加した回路部分を短絡したり、接続された
りできる。これにより接続されるトランジスタの段数が
調整でき、トランジスタのしきい値電圧Ｖｔｈのばらつ
きを調整して正確な電圧出力が得られる。

【００４６】本発明では回路の素子数が増えているた
め、回路面積が増えるが、高電圧を一部にしか使わない
集積回路ではあまり回路面積はあまり大きくならない。
むしろ従来高耐圧素子により制限を受けてきたスケーリ
ング技術に制限がなくなるためその他の部分はさらに小
さくできる。図１５は第５実施例の構成を示す図であ
り、半導体デバイス中のデプリーション型とする必要の
あるＭＯＳトランジスタの部分を示している。ＴＰ１乃
至ＴＰ４はデプリーション型とする必要のあるＭＯＳト
ランジスタの部分に形成したエンハンスメント型トラン
ジスタであり、共通に接続された共通フローティングゲ
ート３３０を有している。ＴＮＷはＮチャンネル形のＭ
ＯＳトランジスタであり、共通フローティングゲートを
トランジスタ内に有しており、これまで説明したフラッ
シュメモリセルと同様な構造を有している。トランジス
タＴＮＷのソースとウエルは接続されており、ゲートと
ドレインに高電圧を印加することにより共通フローティ
ングゲート３３０に負電荷、すなわち電子が注入できる
ようになっている。この電荷の注入は製造段階で行なわ
れる。

【００４７】トランジスタＴＮＷが共通フローティング
ゲート３３０に電子が注入されることにより、エンハン
スメント型ＰチャンネルＭＯＳトランジスタＴＰ１，Ｔ
Ｐ２，ＴＰ３，ＴＰ４，…の共通フローティングゲート
３３０には電子が蓄積され、半永久的に蓄積される。図
３で説明したように、ＰチャンネルＭＯＳトランジスタ
ではフローティングゲートに電子が注入されることによ
り閾値電圧が上昇し、バイアスをかけなくてもチャンネ
ルが形成されてオン状態になり、デプリーション型ＭＯ
Ｓトランジスタと同等の動作を行なう。

【００４８】トランジスタＴＮＷのゲートとドレインに
高電圧を印加するための高電圧源３３１，３３２、すな
わち昇圧回路はこの半導体デバイス内に設けることも可
能であるが、共通フローティングゲート３３０への電荷
の注入は製造段階で１度行なえばよいため、ゲートとド
レインに接続される専用電極パッドをそれぞれ設け、製
造工程で外部よりこの専用電極パッドを介して高電圧を
印加することが望ましい。

【００４９】デバイス内のデプリーション型の動作をす
るトランジスタのフローティングゲートをすべて共通に
接続すれば、共通フローティングゲート３３０に電子を
注入するＮチャンネルトランジスタＴＮＷは１個だけで
よいが、配線等の関係で複数の系統に分けても、また１
個のデプリーション型にするトランジスタに１個の書き
込み用トランジスタを設けてもよい。

【００５０】図１６は、デプリーション型にするＭＯＳ
トランジスタをＮチャンネル型とし、１個のＮチャンネ
ルトランジスタＴＮ１に正電荷注入用のＰチャンネルト
ランジスタＴＰＷを設けた第６実施例の構成を示す図で
ある。２個のトランジスタＴＮ１とＴＰＷのフローティ
ングゲートは共通フローティングゲート３３０に接続さ
れている。正電荷の注入は、ウエルとドレインに高電圧
を印加して行なうが、ソースとドレインを開放し、ウエ
ルのみに高電圧を印加する場合もある。

【００５１】第５及び第６実施例では、専用の電荷注入
用トランジスタを設けて共通フローティングゲートに電
荷を注入した。これであれば電荷のトンネル現象が生じ
るゲート酸化膜は電荷注入用トランジスタ部のみに形成
すればよく、デプリーション型にするトランジスタでそ
のようなゲート酸化膜を形成する必要がないという利点
がある。

【００５２】しかしデプリーション型にするトランジス
タの個数が少ない時には、デプリーション型にするＭＯ
Ｓトランジスタ自体にトンネル現象が生じるゲート酸化
膜を形成し、そのトランジスタ自体で電荷を注入するこ
ともできる。図１７に示した第７実施例はそのような実
施例である。図１７において、３５０がデプリーション
型にするＰチャンネルトランジスタであり、３５３がゲ
ート、３５４がソース、３５５がドレイン、３５６がウ
エル、３５２はゲート３５３に接続される専用電極パッ
ドであり、３５１は外部の正の高電圧源である。

【００５３】図１７の部分を含む半導体デバイスが完成
した段階で、他の部分の動作を停止した状態にし、ソー
ス３５４とドレイン３５５、更には必要に応じてウエル
３５６を開放した状態とした後、正の高電圧源３５１か
ら専用電極パッド３５２を介してゲート３５３に高電圧
を印加する。これにより、フローティングゲート３５７
に電子が注入され、エンハンスメント型のＰチャンネル
トランジスタ３５０がデプリーション型の動作をするよ
うに設定される。

【００５４】図１８と図１９は、図１５又は図１６の構
造のトランジスタを実現した実施例における素子構造を
示す図であり、図１８が配線層に２層以上のポリシリコ
ンを用いるウエハプロセスで形成した第８実施例におけ
る構造であり、図１９が配線層のポリシリコンが１層で
あるウエハプロセスで実現した第９実施例における構造
を示す図である。いずれも（１）は平面図を、（２）は
ＹＹ′断面図を示し、図１８の（３）はＸＸ′断面図
を、図１９の（３）はＸ１Ｘ１′断面を、（４）Ｘ２Ｘ
２′断面を示す。

【００５５】図において３６１，３７１はフローティン
グゲートのポリシリコンであり、３６４，３７４は第１
の拡散層を、３６５，３７５は第２拡散層を示す。３６
２と３６３はゲートに相当する第２ポリシリコン層を示
し、３７２はゲートに相当する第１拡散層を示す。

【００５６】

【発明の効果】以上説明したように、本発明の第１の態
様によれば、消去時のセルのコントロールゲートに絶対
値の大きな負電圧を印加する必要がないので、負電圧を
発生させる昇圧回路に使用するトランジスタのゲート酸
化膜に大きなストレスがかかることはなく、特別な高耐
圧系のトランジスタを作る必要がなく、デバイスの信頼
性が向上するという効果がある。

【００５７】また第２の態様によれば、高電圧部でもチ
ップサイズをあまり大きくすることなくプロセス工程を
簡略化することが可能になり、製造ばらつきに強い回路
により低コストで量産できるようになる。また第３の態
様によれば、エンハンスメント型のトランジスタのみを
対象としたウエファー・プロセスにおいて、回路的にデ
プリーション型のトランジスタを作成することが可能と
なり、ＣＭＯＳのウエファー・プロセスであれば既存の
殆ど全ての物で本発明は実施可能である。

【００５８】これにより、ウエファー・プロセス的にデ
プリーション型のトランジスタを作成した製品に比べ低
い原価での製造が可能となる。また新規開発のウエファ
ープロセスであっても、ウエファープロセス的にデプリ
ーション型を作る場合に比べ立ち上げまでの工数が少な
くて済み、製品開発期間の短縮に貢献する。

【図面の簡単な説明】

【図１】本発明の第１の原理構成図である。

【図２】本発明の第２の原理構成図である。

【図３】本発明の第３の原理構成図である。

【図４】第１実施例のブロック構成図である。

【図５】第１実施例の回路構成図である。

【図６】第１実施例における各部のタイミング信号を示
すタイムチャートである。

【図７】第１実施例における負バイアス印加回路の断面
構造を示す図である。

【図８】第２実施例が適用される部分の例を示す図であ
る。

【図９】第２実施例の回路構成を示す図である。

【図１０】第３実施例の回路構成を示す図である。

【図１１】第３実施例の一部の平面図である。

【図１２】図１１の断面図である。

【図１３】従来の定電圧回路の平面図と断面図である。

【図１４】第４実施例の回路構成を示す図である。

【図１５】第５実施例の構成を示す図である。

【図１６】第６実施例の構成を示す図である。

【図１７】第７実施例の構成を示す図である。

【図１８】第８実施例の構造を示す図である。

【図１９】第９実施例の構造を示す図である。

【図２０】フラッシュメモリのトランジスタセルの構造
図である。

【図２１】フラッシュメモリの読出、書込及び消去の方
法説明図である。

【図２２】高電圧印加によるチャンネル消去方法の説明
図である。

【図２３】高電圧印加によるソース消去方法の説明図で
ある。

【図２４】コントロールゲートに負電圧を印加する負電
圧印加方法によるチャンネル消去方法の説明図である。

【図２５】負電圧印加法によるソース消去方法の説明図
である。

【図２６】レベル変換回路の従来例を示す図である。

【図２７】定電圧発生回路の従来例を示す図である。

【図２８】エンハンスメント型とデプリーション型のト
ランジスタの特性の差を示す図である。

【図２９】デプリーション型トランジスタを利用した定
電流回路を示す図である。

【符号の説明】

１０１…コントロールゲート １０２…フローティングゲート １０３…ソース １０４…ドレイン １０５…ウエル １２０…負電圧発生手段 １４０…消去用正電圧発生手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 笠 靖 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 板野 清義 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電気的に分離している複数のＰ型ウエル
   （２１４，２２４，…）を有し、少なくとも２個以上の
   該Ｐ型ウエル（２１４，２２４，…）には、それぞれ１
   個以上のＮチャンネルトランジスタ（２１０，２２０，
   …）が形成されており、 前記Ｐ型ウエル（２１４，２２４，…）内のＮチャンネ
   ルトランジスタ（２１０，２２０，…）が１個の場合
   は、該Ｎチャンネルトランジスタのソース（２１３，２
   ２３，…）が当該ウエルに接続され、前記Ｐ型ウエル
   （２１４，２２４，…）内のＮチャンネルトランジスタ
   が複数個の場合には、１個のＮチャンネルトランジスタ
   のソースが当該ウエルに接続された上で、他のＮチャン
   ネルトランジスタが直列に接続され、 各ウエルの前記Ｎチャンネルトランジスタ（２１０，２
   ２０，…）又は前記Ｎチャンネルトランジスタ列は、直
   列に接続されていることを特徴とする半導体装置。
2. 【請求項２】 前記Ｎチャンネルトランジスタ（２１
   ０，２２０，…）の各ゲート（２１１，２２１，…）と
   ドレイン（２１２，２２２，…）は接続されていること
   を特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記Ｎチャンネルトランジスタ（２１
   ０，２２０，…）はデプリーション型であり、各Ｎチャ
   ンネルトランジスタの各ゲート（２１１，２２１，…）
   とソース（２１３，２２３，…）は接続されていること
   を特徴とする請求項１に記載の半導体装置。
4. 【請求項４】 電気的に分離している複数のＰ型ウエル
   を有し、少なくとも２個以上の該Ｐ型ウエルには、それ
   ぞれ１個以上のデプリーション型Ｎチャンネルトランジ
   スタが形成されており、各デプリーション型Ｎチャンネ
   ルトランジスタのゲートとソースが接続され、前記Ｐ型
   ウエル内のデプリーション型Ｎチャンネルトランジスタ
   が１個の場合は、該デプリーション型Ｎチャンネルトラ
   ンジスタのソースが当該ウエルに接続され、前記Ｐ型ウ
   エル内のデプリーション型Ｎチャンネルトランジスタが
   複数個の場合には、１個のデプリーション型Ｎチャンネ
   ルトランジスタのソースが当該ウエルに接続された上
   で、他のデプリーション型Ｎチャンネルトランジスタが
   直列に接続され、各ウエルの前記デプリーション型Ｎチ
   ャンネルトランジスタ又は前記デプリーション型Ｎチャ
   ンネルトランジスタ列は直列に接続されている第１半導
   体装置を高電圧源と出力との間に接続し、 電気的に分離している複数のＰ型ウエルを有し、少なく
   とも２個以上の該Ｐ型ウエルには、それぞれ１個以上の
   エンハンスメント型Ｎチャンネルトランジスタが形成さ
   れており、各エンハンスメント型Ｎチャンネルトランジ
   スタのゲートとドレインが接続され、前記Ｐ型ウエル内
   のエンハンスメント型Ｎチャンネルトランジスタが１個
   の場合は、該エンハンスメント型Ｎチャンネルトランジ
   スタのソースが当該ウエルに接続され、前記Ｐ型ウエル
   内のエンハンスメント型Ｎチャンネルトランジスタが複
   数個の場合には、１個のエンハンスメント型Ｎチャンネ
   ルトランジスタのソースが当該ウエルに接続された上
   で、他のエンハンスメント型Ｎチャンネルトランジスタ
   が直列に接続され、各ウエルの前記エンハンスメント型
   Ｎチャンネルトランジスタ又は前記エンハンスメント型
   Ｎチャンネルトランジスタ列は直列に接続されている第
   ２半導体装置を前記出力と接地電源との間に接続したこ
   とを特徴とする半導体装置。
5. 【請求項５】 前記第２半導体装置はｎ個のエンハンス
   メント型Ｎチャンネルトランジスタが接続され、前記第
   ２半導体装置のｍ番めのエンハンスメント型トランジス
   タのゲートには前記高電圧電源の（ｎ−ｍ）／ｎ程度の
   電圧を印加し、ｎ番目のエンハンスメント型トランジス
   タのゲートには０Ｖまたは前記高電圧源の１／ｎ程度の
   電圧を印加することに応じて出力に高電圧または０Ｖと
   なる電気信号が出力されることを特徴とする請求項４に
   記載の半導体装置。
6. 【請求項６】 前記第２半導体装置の前記エンハンスメ
   ント型トランジスタの段数をトリミング可能にしたこと
   を特徴とする請求項４に記載の半導体装置。