JPH11220111A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH11220111A JPH11220111A JP1739398A JP1739398A JPH11220111A JP H11220111 A JPH11220111 A JP H11220111A JP 1739398 A JP1739398 A JP 1739398A JP 1739398 A JP1739398 A JP 1739398A JP H11220111 A JPH11220111 A JP H11220111A
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- 238000007599 discharging Methods 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
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- 239000002344 surface layer Substances 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
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- G11C16/10—Programming or data input circuits
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-
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
- G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置において、書込、消
去サイクルの制限を延長して寿命を延長する。 【解決手段】 フローティングゲート３及びコントロー
ルゲート８を有し、情報を消去する際にフローティング
ゲート３に書き込まれた情報をトンネル効果によるフロ
ーティングゲート３からコントロールゲート８への電荷
（電子）の放出によって行う不揮発性半導体記憶装置に
おいて、コントロールゲート８の他に消去専用の消去ゲ
ート１７を設け、消去状態にあるメモリセルＡの読み出
し動作時におけるセル電流の値に基づいて、書込、消去
サイクルの限界を判定して、消去用のゲートをコントロ
ールゲート８から消去ゲート１７に切り換える。
去サイクルの制限を延長して寿命を延長する。 【解決手段】 フローティングゲート３及びコントロー
ルゲート８を有し、情報を消去する際にフローティング
ゲート３に書き込まれた情報をトンネル効果によるフロ
ーティングゲート３からコントロールゲート８への電荷
（電子）の放出によって行う不揮発性半導体記憶装置に
おいて、コントロールゲート８の他に消去専用の消去ゲ
ート１７を設け、消去状態にあるメモリセルＡの読み出
し動作時におけるセル電流の値に基づいて、書込、消去
サイクルの限界を判定して、消去用のゲートをコントロ
ールゲート８から消去ゲート１７に切り換える。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関する。
装置に関する。
【０００２】
【従来の技術】図６は従来の不揮発性半導体記憶装置
（スプリットゲート型フラッシュメモリ）の一例を示す
回路図、図７は図６に示す従来の不揮発性半導体記憶装
置のメモリセル部２０５の一例を示す断面図である。図
７に示すように、半導体基板４１の表層には、ソース領
域４６及びドレイン領域５１が相互に隔離して形成され
ている。また、ソース領域４６の両側の基板４１上には
絶縁膜４２を介してフローティングゲート４３が形成さ
れている。
（スプリットゲート型フラッシュメモリ）の一例を示す
回路図、図７は図６に示す従来の不揮発性半導体記憶装
置のメモリセル部２０５の一例を示す断面図である。図
７に示すように、半導体基板４１の表層には、ソース領
域４６及びドレイン領域５１が相互に隔離して形成され
ている。また、ソース領域４６の両側の基板４１上には
絶縁膜４２を介してフローティングゲート４３が形成さ
れている。
【０００３】また、ソース領域４６及びドレイン領域５
１の間の半導体基板４１上には、絶縁膜４７を介してコ
ントロールゲート４８が形成されている。前記コントロ
ールゲート４８のソース領域４６側の端部はフローティ
ングゲート４３の上方に配置されている。なお、ソース
領域４６及びコントロールゲート４８はいずれも一方向
（紙面に垂直な方向）に延びており、ソース領域４６の
両側には複数のドレイン領域５１及び複数のフローティ
ングゲート４３が前記一方向に沿って配列されている。
そして、コントロールゲート４８は、不揮発性半導体記
憶装置のワード線として作用する。
１の間の半導体基板４１上には、絶縁膜４７を介してコ
ントロールゲート４８が形成されている。前記コントロ
ールゲート４８のソース領域４６側の端部はフローティ
ングゲート４３の上方に配置されている。なお、ソース
領域４６及びコントロールゲート４８はいずれも一方向
（紙面に垂直な方向）に延びており、ソース領域４６の
両側には複数のドレイン領域５１及び複数のフローティ
ングゲート４３が前記一方向に沿って配列されている。
そして、コントロールゲート４８は、不揮発性半導体記
憶装置のワード線として作用する。
【０００４】半導体基板４１上には、これらのフローテ
ィングゲート４３及びコントロールゲート４８を覆うよ
うにして層間絶縁膜５３が形成され、層間絶縁膜５３上
には金属配線５４が形成されている。この金属配線５４
は、層間絶縁膜５３を選択的に開孔して形成されたコン
タクト孔５４ａを介して、ドレイン領域５１に電気的に
接続されており、不揮発性半導体記憶装置のビット線と
して作用する。
ィングゲート４３及びコントロールゲート４８を覆うよ
うにして層間絶縁膜５３が形成され、層間絶縁膜５３上
には金属配線５４が形成されている。この金属配線５４
は、層間絶縁膜５３を選択的に開孔して形成されたコン
タクト孔５４ａを介して、ドレイン領域５１に電気的に
接続されており、不揮発性半導体記憶装置のビット線と
して作用する。
【０００５】コントロールゲート４８を駆動する駆動回
路２０１は、図６に示すように、ロウデコーダ回路２０
３と、ロウデコーダ回路２０３を駆動する制御回路２０
４と、ワード線源２０７とにより構成される。ロウデコ
ーダ回路２０３では、ＮＡＮＤ回路２１２ａ、２１２ｂ
及びインバータ回路２１３ａ、２１３ｂからなるデコー
ド回路２０８の出力がＰ−ｃｈトランジスタ及びＮ−ｃ
ｈトランジスタからなるトランスファーゲート回路２０
９ａ、２０９ｂの入力端に、トランスファーゲート回路
２０９ａ、２０９ｂの出力端がレベルシフタ回路２１０
ａ、２１０ｂに、レベルシフタ回路２１０ａ、２１０ｂ
の出力がＮ−ｃｈトランジスタのみで構成されるＮ−ｃ
ｈトランスファーゲート回路２１１ａ、２１１ｂのゲー
トに、ワード線源２０７がＮ−ｃｈトランスファーゲー
ト回路２１１ａ、２１１ｂの入力端に、各Ｎ−ｃｈトラ
ンスファーゲート回路２１１ａ、２１１ｂの出力端が各
コントロールゲート４８、４８にそれぞれ接続されてい
る。
路２０１は、図６に示すように、ロウデコーダ回路２０
３と、ロウデコーダ回路２０３を駆動する制御回路２０
４と、ワード線源２０７とにより構成される。ロウデコ
ーダ回路２０３では、ＮＡＮＤ回路２１２ａ、２１２ｂ
及びインバータ回路２１３ａ、２１３ｂからなるデコー
ド回路２０８の出力がＰ−ｃｈトランジスタ及びＮ−ｃ
ｈトランジスタからなるトランスファーゲート回路２０
９ａ、２０９ｂの入力端に、トランスファーゲート回路
２０９ａ、２０９ｂの出力端がレベルシフタ回路２１０
ａ、２１０ｂに、レベルシフタ回路２１０ａ、２１０ｂ
の出力がＮ−ｃｈトランジスタのみで構成されるＮ−ｃ
ｈトランスファーゲート回路２１１ａ、２１１ｂのゲー
トに、ワード線源２０７がＮ−ｃｈトランスファーゲー
ト回路２１１ａ、２１１ｂの入力端に、各Ｎ−ｃｈトラ
ンスファーゲート回路２１１ａ、２１１ｂの出力端が各
コントロールゲート４８、４８にそれぞれ接続されてい
る。
【０００６】デコード回路２０８では、ＮＡＮＤ回路２
１２ａにワード線を選択するロウアドレス信号（Ｘａ，
・・・，Ｘｙ，Ｘｚ）を、ＮＡＮＤ回路２１２ｂにワー
ド線を選択するロウアドレス信号（Ｘａ，・・・，Ｘ
ｙ，Ｘｚバー）をそれぞれ入力し、インバータ回路２１
３ａ、２１３ｂがコントロールゲート４８、４８の選択
信号を出力する。
１２ａにワード線を選択するロウアドレス信号（Ｘａ，
・・・，Ｘｙ，Ｘｚ）を、ＮＡＮＤ回路２１２ｂにワー
ド線を選択するロウアドレス信号（Ｘａ，・・・，Ｘ
ｙ，Ｘｚバー）をそれぞれ入力し、インバータ回路２１
３ａ、２１３ｂがコントロールゲート４８、４８の選択
信号を出力する。
【０００７】レベルシフタ回路２１０ａ、２１０ｂの出
力は入力信号が昇圧されたものであり、Ｎ−ｃｈトラン
スファーゲート回路２１１ａ、２１１ｂの駆動信号とし
て作用する。制御回路２０４は、ＮＯＲ回路２１５及び
インバータ回路２１６により構成され、ＮＯＲ回路２１
５にＷＲＩＴＥ信号、ＲＥＡＤ信号及びＥＲＡＳＥ信号
を入力する。ＮＯＲ回路２１５の出力は、各トランスフ
ァーゲート回路２０９ａ、２０９ｂのＰ−ｃｈトランジ
スタのゲートに接続され、インバータ回路２１６より出
力されるＮＯＲ回路２１５の反転出力は各トランスファ
ーゲート回路２０９ａ、２０９ｂのＮ−ｃｈトランジス
タのゲートに接続され、トランスファーゲート回路２０
９ａ、２０９ｂの駆動信号として作用する。
力は入力信号が昇圧されたものであり、Ｎ−ｃｈトラン
スファーゲート回路２１１ａ、２１１ｂの駆動信号とし
て作用する。制御回路２０４は、ＮＯＲ回路２１５及び
インバータ回路２１６により構成され、ＮＯＲ回路２１
５にＷＲＩＴＥ信号、ＲＥＡＤ信号及びＥＲＡＳＥ信号
を入力する。ＮＯＲ回路２１５の出力は、各トランスフ
ァーゲート回路２０９ａ、２０９ｂのＰ−ｃｈトランジ
スタのゲートに接続され、インバータ回路２１６より出
力されるＮＯＲ回路２１５の反転出力は各トランスファ
ーゲート回路２０９ａ、２０９ｂのＮ−ｃｈトランジス
タのゲートに接続され、トランスファーゲート回路２０
９ａ、２０９ｂの駆動信号として作用する。
【０００８】このような構成において、駆動回路２０１
では、以下のような動作を行なう。ロウアドレス信号と
して（Ｘａ，・・・，Ｘｙ，Ｘｚ）が入力され、ＷＲＩ
ＴＥ信号、ＲＥＡＤ信号又はＥＲＡＳＥ信号の“Ｈｉｇ
ｈ”が制御回路２０４に入力されると、ロウアドレス信
号をもとにデコード回路２０８中のインバータ回路２１
３ａより出力されたコントロールゲート４８の選択信号
がトランスファーゲート回路２０９ａを通りレベルシフ
タ回路２１０ａに入力され、レベルシフタ回路２１０ａ
で昇圧されて、ロウアドレス信号で選択されたコントロ
ールゲート４８に接続されているＮ−ｃｈトランスファ
ーゲート回路２１１ａを駆動し、ワード線源２０７の電
圧を選択されたコントロールゲート４８に伝える。
では、以下のような動作を行なう。ロウアドレス信号と
して（Ｘａ，・・・，Ｘｙ，Ｘｚ）が入力され、ＷＲＩ
ＴＥ信号、ＲＥＡＤ信号又はＥＲＡＳＥ信号の“Ｈｉｇ
ｈ”が制御回路２０４に入力されると、ロウアドレス信
号をもとにデコード回路２０８中のインバータ回路２１
３ａより出力されたコントロールゲート４８の選択信号
がトランスファーゲート回路２０９ａを通りレベルシフ
タ回路２１０ａに入力され、レベルシフタ回路２１０ａ
で昇圧されて、ロウアドレス信号で選択されたコントロ
ールゲート４８に接続されているＮ−ｃｈトランスファ
ーゲート回路２１１ａを駆動し、ワード線源２０７の電
圧を選択されたコントロールゲート４８に伝える。
【０００９】従って、不揮発性半導体記憶装置に情報を
書き込む場合には、ソース線４６に所定の電圧を印加
し、ロウアドレス信号で選択されたコントロールゲート
４８をＷＲＩＴＥ信号「Ｈｉｇｈ」を受けて駆動し、更
に、ビット線５４の内、選択されたものに「Ｌｏｗ」信
号を、非選択なものに「Ｈｉｇｈ」信号をそれぞれ入力
することにより、選択されたメモリセルのドレイン領域
５１とソース領域４６間のチャネル領域にチャネル電流
を流し、電荷（電子）をフローティングゲート４３に注
入する。
書き込む場合には、ソース線４６に所定の電圧を印加
し、ロウアドレス信号で選択されたコントロールゲート
４８をＷＲＩＴＥ信号「Ｈｉｇｈ」を受けて駆動し、更
に、ビット線５４の内、選択されたものに「Ｌｏｗ」信
号を、非選択なものに「Ｈｉｇｈ」信号をそれぞれ入力
することにより、選択されたメモリセルのドレイン領域
５１とソース領域４６間のチャネル領域にチャネル電流
を流し、電荷（電子）をフローティングゲート４３に注
入する。
【００１０】また、情報を消去する場合は、ＥＲＡＳＥ
信号「Ｈｉｇｈ」を受けて、所定の電圧をロウアドレス
信号で選択されたコントロールゲート４８に印加し、ト
ンネル効果によりフローティングゲート４３に蓄積され
た電荷（電子）をコントロールゲート４８に放出させ
る。
信号「Ｈｉｇｈ」を受けて、所定の電圧をロウアドレス
信号で選択されたコントロールゲート４８に印加し、ト
ンネル効果によりフローティングゲート４３に蓄積され
た電荷（電子）をコントロールゲート４８に放出させ
る。
【００１１】
【発明が解決しようとする課題】従来例にあっては、電
荷（電子）が、フローティングゲート４３とコントロー
ルゲート４８間の絶縁膜４７を通過する過程で、絶縁膜
４７中に一部トラップされ、書込、消去動作を続けるう
ちに次第に電荷放出効率が劣化してしまい、その結果、
不揮発性半導体記憶装置の寿命を律速する書込、消去の
回数に限界が生じる問題がある。
荷（電子）が、フローティングゲート４３とコントロー
ルゲート４８間の絶縁膜４７を通過する過程で、絶縁膜
４７中に一部トラップされ、書込、消去動作を続けるう
ちに次第に電荷放出効率が劣化してしまい、その結果、
不揮発性半導体記憶装置の寿命を律速する書込、消去の
回数に限界が生じる問題がある。
【００１２】本発明は、斯かる問題点に鑑み、書込、消
去サイクルの制限を延長して不揮発性半導体記憶装置の
寿命を延長することを目的とする。
去サイクルの制限を延長して不揮発性半導体記憶装置の
寿命を延長することを目的とする。
【００１３】
【課題を解決するための手段】請求項１の不揮発性半導
体記憶装置は、消去用ゲートの使用不能を検知してスペ
アゲートの使用に切り換えることをその要旨とする。ま
た、請求項２の不揮発性半導体記憶装置は、消去状態に
おけるセル電流の大小に基づいて、消去用ゲートの使用
不能を検知し、消去用のゲートをスペアゲートに切り換
えることを特徴とした不揮発性半導体記憶装置。
体記憶装置は、消去用ゲートの使用不能を検知してスペ
アゲートの使用に切り換えることをその要旨とする。ま
た、請求項２の不揮発性半導体記憶装置は、消去状態に
おけるセル電流の大小に基づいて、消去用ゲートの使用
不能を検知し、消去用のゲートをスペアゲートに切り換
えることを特徴とした不揮発性半導体記憶装置。
【００１４】また、請求項３の不揮発性半導体記憶装置
は、フローティングゲート及び消去用ゲートを有し、フ
ローティングゲートから消去用ゲートへの電荷の放出に
よって、フローティングゲートに書き込まれた情報を消
去するものであって、消去用ゲートの他に消去専用のス
ペアゲートを設けると共に、消去用ゲートの使用不能を
検知してスペアゲートの使用に切り換える手段を設けた
ことをその要旨とする。
は、フローティングゲート及び消去用ゲートを有し、フ
ローティングゲートから消去用ゲートへの電荷の放出に
よって、フローティングゲートに書き込まれた情報を消
去するものであって、消去用ゲートの他に消去専用のス
ペアゲートを設けると共に、消去用ゲートの使用不能を
検知してスペアゲートの使用に切り換える手段を設けた
ことをその要旨とする。
【００１５】また、請求項４の不揮発性半導体記憶装置
は、請求項３に記載の発明において、前記切り換え手段
は、消去状態におけるセル電流に相当する信号と基準信
号とを比較する比較器を含み、この比較器からの信号に
応じて消去用ゲートを前記スペアゲートに切り換えるこ
とをその要旨とする。また、請求項５の不揮発性半導体
記憶装置は、請求項４に記載の発明において、前記駆動
回路を、前記比較器と、ワード線を選択するロウアドレ
ス信号をデコードしてワード線源からの電圧を選択され
消去用ゲート又はスペアゲートに伝えるロウデコーダ回
路と、データ書込み信号、データ読み出し信号、前記比
較器からの信号の内、少なくとも１つの信号を受けて前
記ロウデコーダ回路を駆動する制御回路とにより構成し
たことをその要旨とする。
は、請求項３に記載の発明において、前記切り換え手段
は、消去状態におけるセル電流に相当する信号と基準信
号とを比較する比較器を含み、この比較器からの信号に
応じて消去用ゲートを前記スペアゲートに切り換えるこ
とをその要旨とする。また、請求項５の不揮発性半導体
記憶装置は、請求項４に記載の発明において、前記駆動
回路を、前記比較器と、ワード線を選択するロウアドレ
ス信号をデコードしてワード線源からの電圧を選択され
消去用ゲート又はスペアゲートに伝えるロウデコーダ回
路と、データ書込み信号、データ読み出し信号、前記比
較器からの信号の内、少なくとも１つの信号を受けて前
記ロウデコーダ回路を駆動する制御回路とにより構成し
たことをその要旨とする。
【００１６】また、請求項６の不揮発性半導体記憶装置
は、請求項１乃至５のいずれか１項に記載の発明におい
て、前記消去用ゲートは、コントロールゲートであるこ
とことをその要旨とする。すなわち、消去用ゲートに対
応するスペアゲートを設けることにより、消去時の電荷
（電子）のパスを分散させて電荷放出効率の劣化を遅ら
せる。
は、請求項１乃至５のいずれか１項に記載の発明におい
て、前記消去用ゲートは、コントロールゲートであるこ
とことをその要旨とする。すなわち、消去用ゲートに対
応するスペアゲートを設けることにより、消去時の電荷
（電子）のパスを分散させて電荷放出効率の劣化を遅ら
せる。
【００１７】
【発明の実施の形態】以下、本発明の一実施形態に係る
不揮発性半導体記憶装置について、図面を参照しながら
説明する。図１は本発明の一実施形態に係る不揮発性半
導体記憶装置（スプリット型フラッシュメモリ）を示す
回路図、図２は図１に示す前記不揮発性半導体記憶装置
におけるメモリセル部Ｍの断面図、図３は同じくその平
面図である。
不揮発性半導体記憶装置について、図面を参照しながら
説明する。図１は本発明の一実施形態に係る不揮発性半
導体記憶装置（スプリット型フラッシュメモリ）を示す
回路図、図２は図１に示す前記不揮発性半導体記憶装置
におけるメモリセル部Ｍの断面図、図３は同じくその平
面図である。
【００１８】図２及び図３に示すように、半導体基板１
の表面には一方向（以下、Ｙ方向という）に延びる複数
のソース領域６が相互に並行に形成されている。各ソー
ス領域６の両側の基板１の表層には、ソース領域６に沿
って複数のドレイン領域１１が配列されている。ソース
領域６と各ドレイン領域１１との間の半導体基板１の上
方にはゲート絶縁膜２を介してフローティングゲート３
が、そしてトンネル酸化膜７を介してコントロールゲー
ト８が形成されている。コントロールゲート８は、フロ
ーティングゲート３の上からフローティングゲート３の
側方に延び出している。
の表面には一方向（以下、Ｙ方向という）に延びる複数
のソース領域６が相互に並行に形成されている。各ソー
ス領域６の両側の基板１の表層には、ソース領域６に沿
って複数のドレイン領域１１が配列されている。ソース
領域６と各ドレイン領域１１との間の半導体基板１の上
方にはゲート絶縁膜２を介してフローティングゲート３
が、そしてトンネル酸化膜７を介してコントロールゲー
ト８が形成されている。コントロールゲート８は、フロ
ーティングゲート３の上からフローティングゲート３の
側方に延び出している。
【００１９】前記一方向に直交する方向（以下、Ｘ方向
という）に並んだソース領域６、ドレイン領域１１、フ
ローティングゲート３及びコントロールゲート８により
メモリセル３０が構成される。この場合に、ソース領域
６を挟んで２つのメモリセル３０が構成されるが、ソー
ス領域６は一方のメモリセル３０を構成する部分である
とともに、他方のメモリセル３０を構成する部分でもあ
る。
という）に並んだソース領域６、ドレイン領域１１、フ
ローティングゲート３及びコントロールゲート８により
メモリセル３０が構成される。この場合に、ソース領域
６を挟んで２つのメモリセル３０が構成されるが、ソー
ス領域６は一方のメモリセル３０を構成する部分である
とともに、他方のメモリセル３０を構成する部分でもあ
る。
【００２０】また、Ｙ方向に並んだ各メモリセル３０の
間には、フィールド酸化膜３１が形成されている。更
に、コントロールゲート８もＹ方向に延びている。即
ち、複数のメモリセル３０のコントロールゲート８は連
続して形成されている。コントロールゲート８は、不揮
発性半導体記憶装置のワード線として作用する。フロー
ティングゲート３の周囲は、トンネル酸化膜７等に被覆
されており、コントロールゲート８の周囲は絶縁膜９等
に被覆されている。また、ソース領域６の上方には、ソ
ース領域６に沿って情報消去専用の消去ゲート１７が形
成されている。消去ゲート１７はフローティングゲート
３上のトンネル酸化膜７及びコントロールゲート８上の
絶縁膜９の一部を覆っている。
間には、フィールド酸化膜３１が形成されている。更
に、コントロールゲート８もＹ方向に延びている。即
ち、複数のメモリセル３０のコントロールゲート８は連
続して形成されている。コントロールゲート８は、不揮
発性半導体記憶装置のワード線として作用する。フロー
ティングゲート３の周囲は、トンネル酸化膜７等に被覆
されており、コントロールゲート８の周囲は絶縁膜９等
に被覆されている。また、ソース領域６の上方には、ソ
ース領域６に沿って情報消去専用の消去ゲート１７が形
成されている。消去ゲート１７はフローティングゲート
３上のトンネル酸化膜７及びコントロールゲート８上の
絶縁膜９の一部を覆っている。
【００２１】これらのフローティングゲート３、コント
ロールゲート８及び消去ゲート１７は、層間絶縁膜２１
により覆われている。層間絶縁膜２１上には所定のパタ
ーンで金属配線２５が形成されている。金属配線２５
は、層間絶縁膜２１に選択的に形成されたコンタクト孔
２４を介してドレイン領域１１に電気的に接続されてい
る。金属配線２５は不揮発性半導体記憶装置のビット線
として作用する。
ロールゲート８及び消去ゲート１７は、層間絶縁膜２１
により覆われている。層間絶縁膜２１上には所定のパタ
ーンで金属配線２５が形成されている。金属配線２５
は、層間絶縁膜２１に選択的に形成されたコンタクト孔
２４を介してドレイン領域１１に電気的に接続されてい
る。金属配線２５は不揮発性半導体記憶装置のビット線
として作用する。
【００２２】コントロールゲート８及び消去ゲート１７
を駆動する駆動回路１０１は、図１に示すように、ラッ
チ回路１０２、ロウデコーダ回路１０３、ロウデコーダ
回路１０３を駆動する制御回路１０４、ワード線源１０
５及び比較器１０６により構成される。ロウデコーダ回
路１０３では、ＮＡＮＤ回路１０７ａ、１０７ｂ、イン
バータ回路１０８ａ、１０８ｂ及びＮＯＲ回路１０９か
らなるデコード回路１１０がＰ−ｃｈトランジスタ及び
Ｎ−ｃｈトランジスタからなるトランスファーゲート回
路１１１ａ、１１１ｂ、１１１ｃの入力端に、トランス
ファーゲート回路１１１ａ、１１１ｂ、１１１ｃの出力
端がレベルシフタ回路１１２ａ、１１２ｂ、１１２ｃ
に、レベルシフタ回路１１２ａ、１１２ｂ、１１２ｃの
出力がＮ−ｃｈトランジスタのみで構成されるＮ−ｃｈ
トランスファーゲート回路１１３ａ、１１３ｂ、１１３
ｃのゲートに、ワード線源１０５がＮ−ｃｈトランスフ
ァーゲート回路１１３ａ、１１３ｂ、１１３ｃの入力端
に、各Ｎ−ｃｈトランスファーゲート回路１１３ａ、１
１３ｂ、１１３ｃの出力端が各コントロールゲート８、
８及び各消去ゲート１７にそれぞれ接続される。
を駆動する駆動回路１０１は、図１に示すように、ラッ
チ回路１０２、ロウデコーダ回路１０３、ロウデコーダ
回路１０３を駆動する制御回路１０４、ワード線源１０
５及び比較器１０６により構成される。ロウデコーダ回
路１０３では、ＮＡＮＤ回路１０７ａ、１０７ｂ、イン
バータ回路１０８ａ、１０８ｂ及びＮＯＲ回路１０９か
らなるデコード回路１１０がＰ−ｃｈトランジスタ及び
Ｎ−ｃｈトランジスタからなるトランスファーゲート回
路１１１ａ、１１１ｂ、１１１ｃの入力端に、トランス
ファーゲート回路１１１ａ、１１１ｂ、１１１ｃの出力
端がレベルシフタ回路１１２ａ、１１２ｂ、１１２ｃ
に、レベルシフタ回路１１２ａ、１１２ｂ、１１２ｃの
出力がＮ−ｃｈトランジスタのみで構成されるＮ−ｃｈ
トランスファーゲート回路１１３ａ、１１３ｂ、１１３
ｃのゲートに、ワード線源１０５がＮ−ｃｈトランスフ
ァーゲート回路１１３ａ、１１３ｂ、１１３ｃの入力端
に、各Ｎ−ｃｈトランスファーゲート回路１１３ａ、１
１３ｂ、１１３ｃの出力端が各コントロールゲート８、
８及び各消去ゲート１７にそれぞれ接続される。
【００２３】デコード回路１１０では、ＮＡＮＤ回路１
０７ａにワード線を選択するロウアドレス信号（Ｘａ，
・・・，Ｘｙ，Ｘｚ）を、ＮＡＮＤ回路１０７ｂにワー
ド線を選択するロウアドレス信号（Ｘａ，・・・，Ｘ
ｙ，Ｘｚバー）を入力し、インバータ回路１０８ａ、１
０８ｂがコントロールゲート８、８の選択信号を、ＮＯ
Ｒ回路１０９が消去ゲート１７の選択信号をそれぞれ出
力する。レベルシフタ回路１１２ａ、１１２ｂ、１１２
ｃの出力は入力信号が昇圧されたものであり、Ｎ−ｃｈ
トランスファーゲート回路１１３ａ、１１３ｂ、１１３
ｃの駆動信号として作用する。
０７ａにワード線を選択するロウアドレス信号（Ｘａ，
・・・，Ｘｙ，Ｘｚ）を、ＮＡＮＤ回路１０７ｂにワー
ド線を選択するロウアドレス信号（Ｘａ，・・・，Ｘ
ｙ，Ｘｚバー）を入力し、インバータ回路１０８ａ、１
０８ｂがコントロールゲート８、８の選択信号を、ＮＯ
Ｒ回路１０９が消去ゲート１７の選択信号をそれぞれ出
力する。レベルシフタ回路１１２ａ、１１２ｂ、１１２
ｃの出力は入力信号が昇圧されたものであり、Ｎ−ｃｈ
トランスファーゲート回路１１３ａ、１１３ｂ、１１３
ｃの駆動信号として作用する。
【００２４】制御回路１０４は、ＮＯＲ回路１１４及び
インバータ回路１１５により構成され、ＮＯＲ回路１１
４にＷＲＩＴＥ信号、ＲＥＡＤ信号及びゲート切換え信
号を入力する。ＮＯＲ回路１１４の出力は、コントロー
ルゲート８用のトランスファーゲート回路１１１ａ、１
１１ｂのＰ−ｃｈトランジスタのゲート及び消去ゲート
１７用のトランスファーゲート回路１１１ｃのＮ−ｃｈ
トランジスタのゲートに、インバータ回路１１５より出
力されるＮＯＲ回路１１４の反転出力はコントロールゲ
ート８用のトランスファーゲート回路１１１ａ、１１１
ｂのＮ−ｃｈトランジスタのゲート及び消去ゲート１７
用のトランスファーゲート回路１１１ｃのＰ−ｃｈトラ
ンジスタのゲートにそれぞれ接続され、トランスファー
ゲート回路１１１ａ、１１１ｂ、１１１ｃの駆動信号と
して作用する。
インバータ回路１１５により構成され、ＮＯＲ回路１１
４にＷＲＩＴＥ信号、ＲＥＡＤ信号及びゲート切換え信
号を入力する。ＮＯＲ回路１１４の出力は、コントロー
ルゲート８用のトランスファーゲート回路１１１ａ、１
１１ｂのＰ−ｃｈトランジスタのゲート及び消去ゲート
１７用のトランスファーゲート回路１１１ｃのＮ−ｃｈ
トランジスタのゲートに、インバータ回路１１５より出
力されるＮＯＲ回路１１４の反転出力はコントロールゲ
ート８用のトランスファーゲート回路１１１ａ、１１１
ｂのＮ−ｃｈトランジスタのゲート及び消去ゲート１７
用のトランスファーゲート回路１１１ｃのＰ−ｃｈトラ
ンジスタのゲートにそれぞれ接続され、トランスファー
ゲート回路１１１ａ、１１１ｂ、１１１ｃの駆動信号と
して作用する。
【００２５】ラッチ回路１０２は、通常は「Ｈｉｇｈ」
をＮＯＲ回路１１４に出力し、比較器１１６からの信号
に応じて、出力を「Ｈｉｇｈ」から「Ｌｏｗ」に切り換
える。電圧変換器１１６は、各メモリセル３の中の任意
のメモリセルＡが消去状態にある時に、メモリセルＡの
ソース領域６、ドレイン領域１１及びコントロールゲー
ト８にそれぞれデータ読み出し用の電圧を印加し、その
際にソース−ドレイン間に流れる電流Ｉｄを電圧Ｖａに
変換する。
をＮＯＲ回路１１４に出力し、比較器１１６からの信号
に応じて、出力を「Ｈｉｇｈ」から「Ｌｏｗ」に切り換
える。電圧変換器１１６は、各メモリセル３の中の任意
のメモリセルＡが消去状態にある時に、メモリセルＡの
ソース領域６、ドレイン領域１１及びコントロールゲー
ト８にそれぞれデータ読み出し用の電圧を印加し、その
際にソース−ドレイン間に流れる電流Ｉｄを電圧Ｖａに
変換する。
【００２６】電圧変換器１１７は、メモリセル外に別途
設けた参照セル１１８に、メモリセルＡに印加する読み
出し用電圧と同じ電圧を印加した際に、ソース−ドレイ
ン間に流れる電流Ｉｄを電圧Ｖｔｈに変換する。比較器
１０６は、差動アンプにより構成され、電圧変換器１１
６、１１７から入力される電圧ＶａとＶｔｈとを比較
し、Ｖａ＜Ｖｔｈとなった時に、ラッチ回路１０２に対
し信号を出力する。
設けた参照セル１１８に、メモリセルＡに印加する読み
出し用電圧と同じ電圧を印加した際に、ソース−ドレイ
ン間に流れる電流Ｉｄを電圧Ｖｔｈに変換する。比較器
１０６は、差動アンプにより構成され、電圧変換器１１
６、１１７から入力される電圧ＶａとＶｔｈとを比較
し、Ｖａ＜Ｖｔｈとなった時に、ラッチ回路１０２に対
し信号を出力する。
【００２７】斯かる構成において、駆動回路１０１で
は、以下のような動作を行なう。ロウアドレス信号とし
て（Ｘａ，・・・，Ｘｙ，Ｘｚ）が入力され、ＷＲＩＴ
Ｅ信号、ＲＥＡＤ信号、ラッチ回路１０２の出力信号の
内，少なくとも１つの信号から「Ｈｉｇｈ」が制御回路
１０４に入力されると、ロウアドレス信号をもとにデコ
ード回路１１０のインバータ回路１０８ａより出力され
たコントロールゲート８の選択信号が、トランスファー
ゲート回路１１１ａを通りレベルシフタ回路１１２ａに
入力され、レベルシフタ回路１１２ａで昇圧されて、ロ
ウアドレス信号で選択されたコントロールゲート８に接
続されているＮ−ｃｈトランスファーゲート回路１１３
ａを駆動し、ワード線源１０５の電圧が選択されたコン
トロールゲート８に伝えられる。
は、以下のような動作を行なう。ロウアドレス信号とし
て（Ｘａ，・・・，Ｘｙ，Ｘｚ）が入力され、ＷＲＩＴ
Ｅ信号、ＲＥＡＤ信号、ラッチ回路１０２の出力信号の
内，少なくとも１つの信号から「Ｈｉｇｈ」が制御回路
１０４に入力されると、ロウアドレス信号をもとにデコ
ード回路１１０のインバータ回路１０８ａより出力され
たコントロールゲート８の選択信号が、トランスファー
ゲート回路１１１ａを通りレベルシフタ回路１１２ａに
入力され、レベルシフタ回路１１２ａで昇圧されて、ロ
ウアドレス信号で選択されたコントロールゲート８に接
続されているＮ−ｃｈトランスファーゲート回路１１３
ａを駆動し、ワード線源１０５の電圧が選択されたコン
トロールゲート８に伝えられる。
【００２８】また、ロウアドレス信号として（Ｘａ，・
・・，Ｘｙ，Ｘｚ）が入力され、ＷＲＩＴＥ信号、ＲＥ
ＡＤ信号及びラッチ回路１０２の出力信号の「Ｌｏｗ」
が制御回路１０４に入力されると、ロウアドレス信号を
もとにデコード回路１１０のＮＯＲ回路１０９より出力
された消去ゲート１７の選択信号が、トランスファーゲ
ート回路１１１ｃを通りレベルシフタ回路１１２ｃに入
力され、レベルシフタ回路１１２ｃで昇圧されて、ロウ
アドレス信号で選択された消去ゲート１７に接続されて
いるＮ−ｃｈトランスファーゲート回路１１３ｃを駆動
し、ワード線源１０５の電圧が選択された消去ゲート１
７に伝えられる。
・・，Ｘｙ，Ｘｚ）が入力され、ＷＲＩＴＥ信号、ＲＥ
ＡＤ信号及びラッチ回路１０２の出力信号の「Ｌｏｗ」
が制御回路１０４に入力されると、ロウアドレス信号を
もとにデコード回路１１０のＮＯＲ回路１０９より出力
された消去ゲート１７の選択信号が、トランスファーゲ
ート回路１１１ｃを通りレベルシフタ回路１１２ｃに入
力され、レベルシフタ回路１１２ｃで昇圧されて、ロウ
アドレス信号で選択された消去ゲート１７に接続されて
いるＮ−ｃｈトランスファーゲート回路１１３ｃを駆動
し、ワード線源１０５の電圧が選択された消去ゲート１
７に伝えられる。
【００２９】ここで、上述した通り、ラッチ回路１０２
からの出力信号は、常時「Ｈｉｇｈ」の状態にあるた
め、通常はワード線源１０５の電圧がコントロールゲー
ト８に伝えられる。このように構成された本実施形態の
不揮発性半導体記憶装置において、データの書込み及び
消去は以下のようにして行なう。
からの出力信号は、常時「Ｈｉｇｈ」の状態にあるた
め、通常はワード線源１０５の電圧がコントロールゲー
ト８に伝えられる。このように構成された本実施形態の
不揮発性半導体記憶装置において、データの書込み及び
消去は以下のようにして行なう。
【００３０】即ち、データの書き込み時には、ソース線
６に所定の電圧を印加し、ロウアドレス信号で選択され
たコントロールゲート８を、ＷＲＩＴＥ信号「Ｈｉｇ
ｈ」を受けて駆動し、更に、ビット線２５の内、選択さ
れたものに「Ｌｏｗ」信号を、非選択なものに「Ｈｉｇ
ｈ」信号をそれぞれ入力することにより、選択されたメ
モリセルのソース領域６からドレイン領域１１に電流を
流し、そこで発生するホットエレクトロンがフローティ
ングゲート３に注入され、フローティングゲート３に電
荷（電子）が蓄積される。
６に所定の電圧を印加し、ロウアドレス信号で選択され
たコントロールゲート８を、ＷＲＩＴＥ信号「Ｈｉｇ
ｈ」を受けて駆動し、更に、ビット線２５の内、選択さ
れたものに「Ｌｏｗ」信号を、非選択なものに「Ｈｉｇ
ｈ」信号をそれぞれ入力することにより、選択されたメ
モリセルのソース領域６からドレイン領域１１に電流を
流し、そこで発生するホットエレクトロンがフローティ
ングゲート３に注入され、フローティングゲート３に電
荷（電子）が蓄積される。
【００３１】また、データの消去時には、トンネル効果
を利用してトンネル酸化膜７を介してフローティングゲ
ート３に蓄積された電荷（電子）が駆動回路１０１によ
り選択されたコントロールゲート８に放出される。とこ
ろで、上述した通り、消去時に、電荷（電子）が、フロ
ーティングゲート３とコントロールゲート８間のトンネ
ル絶縁膜７を通過する過程で、絶縁膜７中に一部トラッ
プされ、書込、消去動作を続けるうちに次第に電荷放出
効率が劣化してしまう問題がある。
を利用してトンネル酸化膜７を介してフローティングゲ
ート３に蓄積された電荷（電子）が駆動回路１０１によ
り選択されたコントロールゲート８に放出される。とこ
ろで、上述した通り、消去時に、電荷（電子）が、フロ
ーティングゲート３とコントロールゲート８間のトンネ
ル絶縁膜７を通過する過程で、絶縁膜７中に一部トラッ
プされ、書込、消去動作を続けるうちに次第に電荷放出
効率が劣化してしまう問題がある。
【００３２】図５は消去状態にあるメモリセルのソース
領域、ドレイン領域及びコントロールゲートにそれぞれ
データ読み出し用の電圧を印加し、その際にソース−ド
レイン間に流れる電流Ｉｄとデータの書き換え回数との
関係を示したものである。データの書き換え回数が増加
すると上述した通りフローティングゲート３からの電荷
放出効率が低下するため、そのぶん消去状態にあっても
フローティングゲート３内には電荷（電子）が残存し、
ソース領域及びドレイン領域に読み出し用電圧を印加し
てもソース−ドレイン間に電流（Ｉｄ）が流れにくくな
る。
領域、ドレイン領域及びコントロールゲートにそれぞれ
データ読み出し用の電圧を印加し、その際にソース−ド
レイン間に流れる電流Ｉｄとデータの書き換え回数との
関係を示したものである。データの書き換え回数が増加
すると上述した通りフローティングゲート３からの電荷
放出効率が低下するため、そのぶん消去状態にあっても
フローティングゲート３内には電荷（電子）が残存し、
ソース領域及びドレイン領域に読み出し用電圧を印加し
てもソース−ドレイン間に電流（Ｉｄ）が流れにくくな
る。
【００３３】本実施形態は、斯かるセル電流Ｉｄの低下
を検出することにより、フローティングゲート３とコン
トロールゲート８との間のトンネル絶縁膜の劣化を判定
し、消去時のゲートをコントロールゲート８から消去ゲ
ート１７に切り換えることに特徴を有する。以下、その
動作を図４のフローチャートに従って説明する。
を検出することにより、フローティングゲート３とコン
トロールゲート８との間のトンネル絶縁膜の劣化を判定
し、消去時のゲートをコントロールゲート８から消去ゲ
ート１７に切り換えることに特徴を有する。以下、その
動作を図４のフローチャートに従って説明する。
【００３４】参照セル１１８は、予めメモリセルＡに印
加する読み出し用電圧と同じ電圧を印加した際に、ソー
ス−ドレイン間に流れる電流が図５において書き換え回
数の限界を示すＩｅとなるように、その特性が設定され
ている。駆動回路１０１は、読み出し動作においてメモ
リセルＡが消去状態にある時、比較器１０６を有効化す
る。読み出し動作では、メモリセルＡのソース領域６、
ドレイン領域１１及びコントロールゲート８にそれぞれ
データ読み出し用の電圧が印加され、その際にソース−
ドレイン間に流れる電流Ｉｄが、電圧変換器１１６によ
り電圧Ｖａに変換されて比較器１０６に入力される。
加する読み出し用電圧と同じ電圧を印加した際に、ソー
ス−ドレイン間に流れる電流が図５において書き換え回
数の限界を示すＩｅとなるように、その特性が設定され
ている。駆動回路１０１は、読み出し動作においてメモ
リセルＡが消去状態にある時、比較器１０６を有効化す
る。読み出し動作では、メモリセルＡのソース領域６、
ドレイン領域１１及びコントロールゲート８にそれぞれ
データ読み出し用の電圧が印加され、その際にソース−
ドレイン間に流れる電流Ｉｄが、電圧変換器１１６によ
り電圧Ｖａに変換されて比較器１０６に入力される。
【００３５】同時に、参照セル１１８にも同様の読み出
し用電圧が印加され、その際にソース−ドレイン間に流
れる電流Ｉｅが、電圧変換器１１７により電圧Ｖｔｈに
変換されて比較器１１５に入力される。比較器１０６
は、Ｖａ＜Ｖｔｈ（Ｉｄ＜Ｉｅ）となった時に、ラッチ
回路１０２に信号を出力する。ラッチ回路１０２は、比
較器１０６からの信号に応じて、出力信号を「Ｈｉｇ
ｈ」から「Ｌｏｗ」に切り換える。
し用電圧が印加され、その際にソース−ドレイン間に流
れる電流Ｉｅが、電圧変換器１１７により電圧Ｖｔｈに
変換されて比較器１１５に入力される。比較器１０６
は、Ｖａ＜Ｖｔｈ（Ｉｄ＜Ｉｅ）となった時に、ラッチ
回路１０２に信号を出力する。ラッチ回路１０２は、比
較器１０６からの信号に応じて、出力信号を「Ｈｉｇ
ｈ」から「Ｌｏｗ」に切り換える。
【００３６】これにより、消去動作時には、ＮＯＲ回路
１１４に入力されるＷＲＩＴＥ信号、ＲＥＡＤ信号及び
ラッチ回路１０２の出力信号が全て「Ｌｏｗ」となり、
ワード線源１０５の電圧は選択された消去ゲート１７に
伝えられるようになる。すなわち、フローティングゲー
ト３とコントロールゲート８との間のトンネル絶縁膜７
の劣化を判定して、消去時のゲートをコントロールゲー
ト８から消去ゲート１７に切り換える。
１１４に入力されるＷＲＩＴＥ信号、ＲＥＡＤ信号及び
ラッチ回路１０２の出力信号が全て「Ｌｏｗ」となり、
ワード線源１０５の電圧は選択された消去ゲート１７に
伝えられるようになる。すなわち、フローティングゲー
ト３とコントロールゲート８との間のトンネル絶縁膜７
の劣化を判定して、消去時のゲートをコントロールゲー
ト８から消去ゲート１７に切り換える。
【００３７】以上のことより、本実施形態の不揮発性半
導体記憶装置では、消去専用の消去ゲートをコントロー
ルゲートの他に１本追加して設け、消去動作を従来のコ
ントロールゲートのみならず、この消去ゲートを利用し
て行うので、書込、消去サイクルの制限を従来の２倍に
延長することができ、従来の不揮発性半導体記憶装置の
問題であった書込、消去サイクルの制限を延長できる。
導体記憶装置では、消去専用の消去ゲートをコントロー
ルゲートの他に１本追加して設け、消去動作を従来のコ
ントロールゲートのみならず、この消去ゲートを利用し
て行うので、書込、消去サイクルの制限を従来の２倍に
延長することができ、従来の不揮発性半導体記憶装置の
問題であった書込、消去サイクルの制限を延長できる。
【００３８】尚、コントロールゲートと消去ゲートを切
換える方式として、不揮発性半導体記憶装置の書込、消
去の制限回数（約１万回）に達した時点で切換えること
も考えられるが、書込、消去の制限回数まで書込、消去
回数を数える大規模なカウンタ回路を必要とする。本発
明の不揮発性半導体記憶装置では、消去状態にあるメモ
リセルの読み出し動作時におけるセル電流の値に基づい
て、書込、消去サイクルの限界を判定するので、大規模
なカウンタ回路を必要としない。
換える方式として、不揮発性半導体記憶装置の書込、消
去の制限回数（約１万回）に達した時点で切換えること
も考えられるが、書込、消去の制限回数まで書込、消去
回数を数える大規模なカウンタ回路を必要とする。本発
明の不揮発性半導体記憶装置では、消去状態にあるメモ
リセルの読み出し動作時におけるセル電流の値に基づい
て、書込、消去サイクルの限界を判定するので、大規模
なカウンタ回路を必要としない。
【００３９】上述の実施形態において、メモリセルＡ
は、メモリセル部に１つ設定しても、消去するブロック
毎に１つ設定してもどちらでも良い。
は、メモリセル部に１つ設定しても、消去するブロック
毎に１つ設定してもどちらでも良い。
【００４０】
【発明の効果】以上説明したように本発明の不揮発性半
導体記憶装置では、消去専用の消去ゲートをコントロー
ルゲートの他に追加して設け、消去動作を従来のコント
ロールゲートのみならず、この消去ゲートを利用して行
うことで、従来の不揮発性半導体記憶装置の問題であっ
た書込、消去サイクルの制限を延長することができ、不
揮発性半導体記憶装置としての寿命を延長することがで
きる。
導体記憶装置では、消去専用の消去ゲートをコントロー
ルゲートの他に追加して設け、消去動作を従来のコント
ロールゲートのみならず、この消去ゲートを利用して行
うことで、従来の不揮発性半導体記憶装置の問題であっ
た書込、消去サイクルの制限を延長することができ、不
揮発性半導体記憶装置としての寿命を延長することがで
きる。
【図１】本発明の一実施形態に係る不揮発性半導体記憶
装置を示す回路図である。
装置を示す回路図である。
【図２】本発明の一実施形態に係る不揮発性半導体記憶
装置のメモリセルを示す断面図である。
装置のメモリセルを示す断面図である。
【図３】本発明の一実施形態に係る不揮発性半導体記憶
装置のメモリセルの平面図である。
装置のメモリセルの平面図である。
【図４】本発明の一実施形態に係る不揮発性半導体記憶
装置の動作を示すフローチャートである。
装置の動作を示すフローチャートである。
【図５】不揮発性半導体記憶装置の書き換え回数とセル
電流Ｉｄとの関係を示す特性図である。
電流Ｉｄとの関係を示す特性図である。
【図６】従来の不揮発性半導体記憶装置の一例を示す回
路図である。
路図である。
【図７】従来の不揮発性半導体記憶装置のメモリセルの
一例を示す断面図である。
一例を示す断面図である。
３ フローティングゲート ８ コントロールゲート（消去用ゲート） １７ 消去ゲート（スペアゲート） １０１ 駆動回路（切り換え手段） １０２ ラッチ回路（切り換え手段） １０３ ロウデコーダ回路 １０４ 制御回路 １０５ ワード線源 １０６ 比較器（切り換え手段） １１８ 参照セル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (6)
- 【請求項１】 消去用ゲートの使用不能を検知してスペ
アゲートの使用に切り換えることを特徴とした不揮発性
半導体記憶装置。 - 【請求項２】 消去状態におけるセル電流の大小に基づ
いて、消去用ゲートの使用不能を検知し、消去用のゲー
トをスペアゲートに切り換えることを特徴とした不揮発
性半導体記憶装置。 - 【請求項３】 フローティングゲート及び消去用ゲート
を有し、フローティングゲートから消去用ゲートへの電
荷の放出によって、フローティングゲートに書き込まれ
た情報を消去するものであって、前記消去用ゲートの他
に消去専用のスペアゲートを設けると共に、前記消去用
ゲートの使用不能を検知してスペアゲートの使用に切り
換える手段を設けたことを特徴とする不揮発性半導体記
憶装置。 - 【請求項４】 前記切り換え手段は、消去状態における
セル電流に相当する信号と基準信号とを比較する比較器
を含み、この比較器からの信号に応じて消去用ゲートを
前記スペアゲートに切り換えることを特徴とした請求項
３に記載の不揮発性半導体記憶装置。 - 【請求項５】 前記駆動回路を、前記比較器と、ワード
線を選択するロウアドレス信号をデコードしてワード線
源からの電圧を選択され消去用ゲート又はスペアゲート
に伝えるロウデコーダ回路と、データ書込み信号、デー
タ読み出し信号、前記比較器からの信号の内、少なくと
も１つの信号を受けて前記ロウデコーダ回路を駆動する
制御回路とにより構成したことを特徴とする請求項４に
記載の不揮発性半導体記憶装置。 - 【請求項６】 前記消去用ゲートは、コントロールゲー
トであることを特徴とした請求項１乃至５のいずれか１
項に記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1739398A JPH11220111A (ja) | 1998-01-29 | 1998-01-29 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1739398A JPH11220111A (ja) | 1998-01-29 | 1998-01-29 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220111A true JPH11220111A (ja) | 1999-08-10 |
Family
ID=11942767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1739398A Pending JPH11220111A (ja) | 1998-01-29 | 1998-01-29 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220111A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465838B1 (en) * | 2000-08-02 | 2002-10-15 | United Microelectronics Corp. | Surrounding-gate flash memory having a self-aligned control gate |
| JP2011108357A (ja) * | 2004-05-27 | 2011-06-02 | Renesas Electronics Corp | 半導体記憶装置 |
| JP2019519059A (ja) * | 2016-05-18 | 2019-07-04 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 改善されたフラッシュメモリセル及び関連するデコーダ |
| WO2019178050A1 (en) * | 2018-03-16 | 2019-09-19 | Microchip Technology Incorporated | Flash memory cell with dual erase modes for increased cell endurance |
-
1998
- 1998-01-29 JP JP1739398A patent/JPH11220111A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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