TW201901931A - 改良式快閃記憶體單元與相關解碼器 - Google Patents

改良式快閃記憶體單元與相關解碼器 Download PDF

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Abstract

本發明係關於僅有四個端子的一快閃記憶體單元，以及用於操作一陣列之此等快閃記憶體單元的解碼器電路系統。本發明允許各快閃記憶體單元具有少於先前技術的端子，進而簡化解碼器電路系統與每個快閃記憶體單元所需的整體晶粒空間。本發明亦可在四個端子中的一或多者上使用高電壓，使得儘管端子數目少於先前技術的快閃記憶體單元，仍能進行讀取、抹除與程式化操作。

Description

改良式快閃記憶體單元與相關解碼器 【相關申請案之交互參照】
本申請案主張2016年5月18日申請之美國專利申請案第15/158,460號的優先權。
本發明係關於僅有四個端子的一快閃記憶體單元，以及用於操作一陣列之此等快閃記憶體單元的解碼器電路系統。本發明允許各快閃記憶體單元具有少於先前技術的端子，進而簡化解碼器電路系統與每個快閃記憶體單元所需的整體晶粒空間。本發明亦可在四個端子中的一或多者上使用高電壓，使得儘管端子數目少於先前技術的快閃記憶體單元，仍能進行讀取、抹除與程式化操作。
非揮發性記憶體單元為所屬技術領域中所熟知。圖1顯示一先前技術之非揮發性分離閘記憶體單元10，其包含五個端子。記憶體單元10包含第一導電類型(如P型)之半導體基材12。基材12具有一表面，其上形成有第二導電類型(如N型)的一第一區域14(亦已知為源極線(SL))。在基材12的表面上形成有N型的一第二區域16(亦已知為汲極線)。第一區域14與第二區域16之間係通道區 域18。位元線BL 20連接至第二區域16。字線WL 22定位於通道區域18之一第一部分上方且與該第一部分絕緣。字線22幾乎沒有或完全沒有與第二區域16重疊。浮閘FG 24係在通道區域18的另一部分上方。浮閘24係與其絕緣，且與字線22相鄰。浮閘24亦與第一區域14相鄰。浮閘24可與第一區域14重疊以提供自第一區域14至浮閘24中之耦合。耦合閘CG(亦已知為控制閘)26在浮閘24上方且與其絕緣。抹除閘EG 28係在第一區域14上方，並與浮閘24及耦合閘26相鄰且與其等絕緣。浮閘24之頂隅角可指向T形抹除閘28之內側隅角以增強抹除效率。抹除閘28亦與第一區域14絕緣。美國專利第7,868,375號中更具體描述記憶體單元10，其揭露全文係以引用之方式併入本文。
下文說明先前技術之非揮發性記憶體單元10之抹除及程式化的一例示性操作。透過富爾諾罕(Fowler-Nordheim)穿隧機制，藉由在其他端子等於零伏特的情況下在抹除閘28上施加一高電壓來抹除記憶體單元10。電子從浮閘24穿隧至抹除閘28中，致使浮閘24帶正電，使單元10在讀取狀況中為接通狀態。所得的單元抹除狀態係已知為「1」狀態。
透過一源極側熱電子程式化機制，藉由在耦合閘26上施加一高電壓、在源極線14上施加一高電壓、在抹除閘28施加一中電壓、及在位元線20上施加一程式化電流來程式化記憶體單元10。流過字線22與浮閘24間之間隙的一部分電子獲得足夠的能量以注入 浮閘24，致使浮閘24帶負電，使單元10在讀取狀況中為斷開狀態。所得的單元程式化狀態係已知為「0」狀態。
在如下的一電流感測模式中讀取記憶體單元10：一偏壓電壓施加於位元線20上，一偏壓電壓施加於字線22上，一偏壓電壓施加於耦合閘26上，一偏壓或零電壓施加於抹除閘28上，且源極線14經接地。存在有一單元電流從位元線20流到源極線14以用於抹除狀態，且有不顯著或零單元電流從位元線20流到源極線14以用於程式化狀態。或者，可在一反向電流感測模式中讀取記憶體單元10，其中位元線20經接地且一偏壓電壓施加於源極線24上。在此模式中，電流反轉方向從源極線14至位元線20。
或者，可在如下的一電壓感測模式中讀取記憶體單元10：一偏壓電流(至接地)施加於位元線20上，一偏壓電壓施加於字線22上，一偏壓電壓施加於耦合閘26上，一偏壓電壓施加於抹除閘28上，且一偏壓電壓施加於源極線14上。存在有一單元輸出電壓(顯著>0V)於位元線20上以用於抹除狀態，且有不顯著或接近零的輸出電壓於位元線20上以用於程式化狀態。或者，可在一反向電壓感測模式中讀取記憶體單元10，其中以一偏壓電壓加偏壓於位元線20且一偏壓電流(至接地)施加於源極線14上。在此模式中，記憶體單元10輸出電壓係在源極線14上而非在位元線20上。
在先前技術中，正或零電壓之多種組合係施加至字線22、耦合閘26、以及浮閘24以執行讀取、程式化、以及抹除操作。
回應於讀取命、抹除命令或程式化命令，邏輯電路270(圖2)使各種電壓以一種合時且最不干擾之方式供應至經選取記憶體單元10及非選取記憶體單元10二者的各個部分。
對於經選取及非選取之記憶體單元10，施加之電壓及電流如下：如下文中所使用，使用下列縮寫：源極線或第一區域14(SL)、位元線20(BL)、字線22(WL)、以及耦合閘26(CG)。
在申請人的最近申請案(2015年1月21日提出申請的美國專利申請案第14/602,262號)中，申請人揭示一發明，藉此在讀取、程式化、及/或抹除操作期間負電壓可施加至字線22及/或耦合閘 26，該專利申請案以引用的方式併入本文。在本實施例中，施加至經選取及非選取之記憶體單元10的電壓及電流係如下。
在美國專利申請案第14/602,262號的另一實施例中，當記憶體單元10在讀取、抹除、及程式化操作期間未經選取時可將負電壓施加至字線22，且在一抹除操作期間可將負電壓施加至耦合閘26，使得能夠施加下列電壓：
以上所列之CGINH信號係經施加至一非選取單元之耦合閘26的一抑制信號，該非選取單元與一經選取單元共用一抹除閘28。
圖2描繪用於一快閃記憶體系統之一架構之由申請人最近研發的一實施例，該快閃記憶體系統包含晶粒200。晶粒200包含：用於儲存資料的記憶體陣列215及記憶體陣列220，記憶體陣列215及記憶體陣列220包含如先前於圖1描述為記憶體單元10之記憶體單元行及記憶體單元列；墊240及墊280，用於致能晶粒200之其他組件與下列者之間的電連通：通常是，依序連接至接腳(未顯示) 的導線接合(未顯示)，或用以從封裝晶片外面接取積體電路的封裝凸塊，或用於互連至SOC(系統單晶片)上之其他巨集(macro)的巨集介面接腳(macro interface pin)(未顯示)；用以為該系統提供正及負電壓供應的高電壓電路275；用於提供如冗餘及內建自我測試之各種控制功能的控制邏輯270；類比電路265；用以分別自記憶體陣列215及記憶體陣列220讀取資料的感測電路260及261；用以分別在記憶體陣列215及記憶體陣列220中存取欲讀取或欲寫入之列的列解碼器電路245及列解碼器電路246；用以分別在記憶體陣列215及記憶體陣列220中存取欲讀取或欲寫入之位元的行解碼器電路255及行解碼器電路256；用以分別為記憶體陣列215及記憶體陣列220的程式化及抹除操作提供增高電壓的電荷泵電路250及電荷泵電路251；由記憶體陣列215及記憶體陣列220共用以用於讀寫操作的負電壓驅動器電路230；在讀寫操作期間由記憶體陣列215使用的高電壓驅動器電路225及在讀寫操作期間由記憶體陣列220使用的高電壓驅動器電路226。
由於快閃記憶體系統在各種計算裝置與電子裝置中變得普及，所以使其設計能夠減少每個記憶體單元所需之晶粒空間，以及降低快閃記憶體系統中所使用解碼器的整體複雜度越來越重要。所需要的是使快閃記憶體單元設計利用比先前技術少的端子，以及遵照該設計操作快閃記憶體單元用的簡化型電路系統。
本發明係關於僅有四個端子的一快閃記憶體單元，以及用於操作一陣列之此等快閃記憶體單元的解碼器電路系統。本發明允許各快閃記憶體單元具有少於先前技術的端子，進而簡化解碼器電路系統與每個快閃記憶體單元所需的整體晶粒空間。本發明亦可在四個端子中的一或多者上使用高電壓，使得儘管端子數目少於先前技術的快閃記憶體單元，仍能進行讀取、抹除與程式化操作。
10‧‧‧記憶體單元
12‧‧‧基材
14‧‧‧源極線
16‧‧‧第二區域
18‧‧‧通道區域
20‧‧‧位元線
22‧‧‧字線
24‧‧‧源極線/浮閘
26‧‧‧耦合閘
28‧‧‧抹除閘
200‧‧‧晶粒
215‧‧‧記憶體陣列
220‧‧‧記憶體陣
225‧‧‧高電壓驅動器電路
226‧‧‧高電壓驅動器電路
230‧‧‧負電壓驅動器電路
240‧‧‧墊
245‧‧‧列解碼器電路
246‧‧‧列解碼器電路
250‧‧‧電荷泵電路
251‧‧‧電荷泵電路
255‧‧‧行解碼器電路
256‧‧‧行解碼器電路
260‧‧‧感測電路
265‧‧‧類比電路
270‧‧‧邏輯電路
275‧‧‧高電壓電路
280‧‧‧墊
300‧‧‧快閃記憶體單元
400‧‧‧符號表示
500‧‧‧晶粒
501‧‧‧記憶體陣列
502‧‧‧高電壓列解碼器(WSHDR)
503‧‧‧行解碼器電路
511‧‧‧記憶體陣列
512‧‧‧高電壓列解碼器(WSHDR)
513‧‧‧行解碼器電路
521‧‧‧記憶體陣列
522‧‧‧高電壓列解碼器(WSHDR)
523‧‧‧行解碼器電路
531‧‧‧記憶體陣列
532‧‧‧高電壓列解碼器(WSHDR)
533‧‧‧行解碼器電路
541‧‧‧列解碼器電路
542‧‧‧列解碼器電路
543‧‧‧感測放大器
544‧‧‧類比電路
545‧‧‧數位邏輯電路
546‧‧‧高電壓產生電路
547‧‧‧低電壓產生電路
548‧‧‧巨集介面接腳ITFC接腳
600‧‧‧列解碼器
601‧‧‧NAND閘
602‧‧‧反向器
610‧‧‧解碼器電路
611‧‧‧PMOS電晶體
612‧‧‧PMOS電晶體
613‧‧‧NMOS電晶體
614‧‧‧PMOS電晶體
615‧‧‧NMOS電晶體
620‧‧‧解碼器電路
621‧‧‧PMOS電晶體
622‧‧‧PMOS電晶體
623‧‧‧NMOS電晶體
624‧‧‧PMOS電晶體
625‧‧‧NMOS電晶體
700‧‧‧高電壓解碼器
710‧‧‧高電壓位準偏移致能電路
711‧‧‧高電壓位準偏移電路
712‧‧‧低電壓鎖存器
720‧‧‧抹除閘解碼器
721‧‧‧抹除閘解碼器
730‧‧‧源極線解碼器
731‧‧‧源極線解碼器
800‧‧‧抹除閘解碼器
801‧‧‧NMOS電晶體
802‧‧‧PMOS電晶體
803‧‧‧PMOS電晶體
900‧‧‧抹除閘解碼器
901‧‧‧NMOS電晶體
902‧‧‧PMOS電晶體
1000‧‧‧抹除閘解碼器
1001‧‧‧PMOS電晶體
1002‧‧‧PMOS電晶體
1100‧‧‧源極線解碼器
1101‧‧‧NMOS電晶體
1102‧‧‧NMOS電晶體
1103‧‧‧NMOS電晶體
1104‧‧‧NMOS電晶體
1200‧‧‧源極線解碼器
1201‧‧‧NMOS電晶體
1202‧‧‧NMOS電晶體
1203‧‧‧NMOS電晶體
1300‧‧‧源極線解碼器
1301‧‧‧NMOS電晶體
1302‧‧‧NMOS電晶體
1400‧‧‧源極線解碼器
1401‧‧‧PMOS電晶體
1402‧‧‧PMOS電晶體
1403‧‧‧PMOS電晶體
1500‧‧‧源極線解碼器
1510‧‧‧虛置記憶體單元
1520‧‧‧源極線/虛置記憶體單元
1522‧‧‧WL
1524‧‧‧EG
1526‧‧‧虛置位元線
1610‧‧‧經選取之記憶體單元
1620‧‧‧源極線/經選取之記憶體單元
1622‧‧‧WL
1624‧‧‧EG
1626‧‧‧BL
1700‧‧‧控制閘解碼器
1701‧‧‧NMOS電晶體
1702‧‧‧PMOS電晶體
1800‧‧‧控制閘解碼器
1801‧‧‧PMOS電晶體
1802‧‧‧PMOS電晶體
1900‧‧‧控制閘解碼器
1901‧‧‧PMOS電晶體
2000‧‧‧鎖存電壓位準偏移器
2001‧‧‧反向器
2002‧‧‧反向器
2003‧‧‧NMOS電晶體
2004‧‧‧NMOS電晶體
2005‧‧‧NMOS電晶體
2006‧‧‧NMOS電晶體
2007‧‧‧NMOS電晶體
2010‧‧‧輸入
2020‧‧‧輸出
2022‧‧‧輸出
2100‧‧‧鎖存電壓位準偏移器
2101‧‧‧PMOS電晶體
2102‧‧‧PMOS電晶體
2103‧‧‧NMOS電晶體
2104‧‧‧NMOS電晶體
2105‧‧‧PMOS電晶體
2106‧‧‧PMOS電晶體
2107‧‧‧NMOS電晶體
2108‧‧‧NMOS電晶體
2109‧‧‧低電壓鎖存反向器
2200‧‧‧高電壓限流器
2300‧‧‧鎖存電壓偏移器
2301‧‧‧PMOS電晶體
2302‧‧‧電流源
2303‧‧‧開關
2304‧‧‧開關
2310‧‧‧限流器
2400‧‧‧具有源極線下拉之陣列
2401‧‧‧記憶體單元對
2402‧‧‧字線(WL0)
2403‧‧‧抹除閘(EG0)
2404‧‧‧字線(WL1)
2406‧‧‧源極線(SL0)
2407‧‧‧虛置記憶體單元對
圖1係先前技術之一非揮發性記憶體單元的剖面圖，該先前技術非揮發性記憶體單元可應用本發明之方法。
圖2係一非揮發性記憶體裝置之方塊圖，該非揮發性記憶體裝置使用圖1所示之先前技術的非揮發性記憶體單元。
圖3係一非揮發性記憶體單元之一實施例的方塊圖。
圖4係圖3之非揮發性記憶體單元的示意圖。
圖5係使用圖3之非揮發性記憶體單元的一非揮發性記憶體裝置之方塊圖。
圖6描繪用於搭配請求項5之記憶體裝置使用的一列解碼器之實施例。
圖7係用於搭配請求項5之記憶體裝置使用的解碼器電路系統之方塊圖。
圖8描繪用於搭配請求項5之記憶體裝置使用的一抹除閘解碼器之實施例。
圖9描繪用於搭配請求項5之記憶體裝置使用的一抹除閘解碼器之實施例。
圖10描繪用於搭配請求項5之記憶體裝置使用的一抹除閘解碼器之實施例。
圖11描繪用於搭配請求項5之記憶體裝置使用的一源極線解碼器之實施例。
圖12描繪用於搭配請求項5之記憶體裝置使用的一源極線解碼器之實施例。
圖13描繪用於搭配請求項5之記憶體裝置使用的一源極線解碼器之實施例。
圖14描繪用於搭配請求項5之記憶體裝置使用的一源極線解碼器之實施例。
圖15描繪一源極線解碼器之實施例，其具有一虛置快閃記憶體單元用於選擇性地將源極線下拉至一低電壓或是接地。
圖16描繪一虛置快閃記憶體單元之實施例，用於選擇性地將耦合至一經選取快閃記憶體單元的一源極線下拉至低電壓或是接地。
圖17描繪一控制閘解碼器之實施例，其用於搭配使用請求項1之記憶體單元的一記憶體裝置使用。
圖18描繪一控制閘解碼器之實施例，其用於搭配使用請求項1之記憶體單元的一記憶體裝置使用。
圖19描繪一閘解碼器之實施例，其用於搭配使用請求項1之記憶體單元的一記憶體裝置使用。
圖20描繪一鎖存電壓位準偏移器之實施例，其用於搭配請求項5之記憶體裝置使用。
圖21描繪一鎖存電壓位準偏移器之實施例，其用於搭配請求項5之記憶體裝置使用。
圖22描繪一高電壓限流器之實施例，其用於搭配請求項5之記憶體裝置使用。
圖23描繪一鎖存電壓位準偏移器之實施例，其用於搭配請求項5之記憶體裝置使用。
圖24描繪一陣列之快閃記憶體單元之實施例，其具有一行之虛置記憶體單元用於選擇性地將一經選取源極線下拉至一低電壓或接地。
圖3描繪一改良式快閃記憶體單元300之實施例。如同先前技術的快閃記憶體單元10，快閃記憶體單元300亦包含基材12、第一區域(源極線)14、第二區域16、通道區域18、位元線20、字線22、浮閘24與抹除閘28。有別於先前技術的快閃記憶體單元10，快閃記憶體單元300不包含一耦合閘或控制閘，且僅包含四個端子：位元線20、字線22、抹除閘28與源極線14。此舉大幅降低了操作快閃記憶體單元陣列所需之電路系統(例如解碼器電路系統)的複雜度。
抹除操作(透過抹除閘進行抹除)與讀取操作和圖1所示相似，差別在於無控制閘偏壓。程式化操作也並未使用控制閘偏 壓，因此為了彌補對於控制閘偏壓的缺乏，源極線上的程式化電壓比較高。
表4描繪執行讀取、抹除與程式化操作時，可應用於四個端子的典型電壓範圍：
圖4描繪快閃記憶體單元300之符號表示400。符號表示400包含快閃記憶體單元300之四個端子的符號，亦即位元線20、字線22、抹除閘28與源極線14。
圖5描繪用於一快閃記憶體系統之一架構的一實施例，該快閃記憶體系統包含晶粒500。晶粒500包含用於儲存資料的記憶體陣列501、511、521與531，記憶體陣列501、511、521與531之各者包含圖3先前描述為快閃記憶體單元300之類型的記憶體單元列與行。晶粒500進一步包含：感測電路543，用以從記憶體陣列501、511、521與531讀取資料；列解碼器電路541，用以存取記憶 體陣列501與511中經選取列，以及列解碼器電路542，用以存取記憶體陣列521中經選取列，並自其進行讀取或寫入至其中；行解碼器電路503、513、523、及533，用以存取分別在欲讀取或欲寫入之記憶體陣列501、511、521、及531中的位元組；高電壓列解碼器WSHDR 502、512、522與532，用以分別在記憶體陣列501、511、521與531中，視執行的操作而定，為經選取之記憶體單元的一或多個端子供應高電壓。
晶粒500進一步包含下列功能結構與子系統：用於互連至SOC(系統單晶片)上之其他巨集(macro)的巨集介面接腳(macro interface pin)ITFC接腳548；用以為記憶體陣列501、511、521、及531的程式化及抹除操作提供增加電壓的低電壓產生(包括一低電壓電荷泵電路)電路547以及高電壓產生(包括一高電壓電荷泵電路)電路546；類比電路544，由晶粒500上的類比電路系統使用；數位邏輯電路545，由晶粒500上的數位電路系統使用。
圖6描繪一記憶體陣列(例如記憶體陣列501、511、521與531)內的一磁區中8條字線的列解碼器600。列解碼器600可為晶粒500中的列解碼器電路541與542之一部分。列解碼器600包含接收預解碼之位址信號之NAND閘601，該等位址信號在此處顯示為線XPA、XPB、XPC與XPD，其等選擇在一記憶體陣列內之一磁區。當XPA、XPB、XPC與XPD皆為「高」時，NAND閘601之輸出將為「低」，而且此特定磁區將被選擇。
列解碼器600進一步包含反向器602、產生字線WL0之解碼器電路610、產生WL7之解碼器電路620，以及產生字線WL1、WL2、WL3、WL4、WL5與WL6之其他解碼器電路(未顯示)。
解碼器電路610包含PMOS電晶體611、612與614，以及NMOS電晶體613與615，配置如圖所示。解碼器電路610接收NAND閘601之輸出、反向器602之輸出，以及經預解碼之位址信號XPZB0。當選擇此特定磁區且XPZB0為「低」時，則將確立(assert)WL0。當XPZB0為「高」時，則將不確立WL0。
同樣地，解碼器電路620包含PMOS電晶體621、622與624，以及NMOS電晶體623與625，配置如圖所示。解碼器電路620接收NAND閘601之輸出、反向器602之輸出，以及經預解碼之位址信號XPZ70。當選擇此特定磁區且XPZB7為「低」時，則將確立WL7。當XPZB7為「高」時，則將不確立WL7。
應瞭解，WL1、WL2以及WL3、WL4、WL5與WL6的解碼器電路(未顯示)將採用和解碼器電路610與620相同的設計，差別在於其等將分別接收輸入XPZB1、XPZB2、XPZB3、XPZB4、XPZB5與XPZB6，而非接收XPZB0或XPZB7。
當選擇此磁區，且希望確立WL0時，NAND閘601之輸出將為「低」，而反向器之輸出將為「高」。PMOS電晶體611將為接通，而PMOS電晶體612與NMOS電晶體613之間的節點將接收XPZB0的值，該值在欲確立字線WL0時將為「低」。此將接通PMOS 電晶體614，進而將WL0拉「高」至ZVDD，此表示一已確立狀態。就此例而言，XPZB7為「高」表示WL7應為非確立的，此將PMOS電晶體622與NMOS電晶體623間的節點拉至XPZB7的值(其為「高」)，於是接通NMOS電晶體624並導致WL為「低」，此表示一非確立的狀態。以此方式，當選擇此磁區時，可選擇字線WL0...WL7中之一者。
圖7描繪高電壓列解碼器700。回顧在此發明之實施例中，為了彌補快閃記憶體單元對一耦合閘之缺乏，需要有高電壓信號(例如在程式化操作中，源極線需要7至9V)。高電壓解碼器700包含高電壓位準偏移致能電路710、抹除閘解碼器720與源極線解碼器730。
高電壓位準偏移致能電路710包含高電壓位準偏移電路711與低電壓鎖存器712。低電壓鎖存器712接收字線(WL)、致能(EN)與重設(RST)作為輸入信號，且輸出磁區致能信號(SECEN)與反磁區致能信號(sector enable signal bar)(SECEN_N)。磁區致能信號(SECEN)係作為一輸入而提供給高電壓位準偏移電路711，其輸出磁區致能信號高電壓(用於N個磁區之SECEN_HV0...SECEN_HVN)與反磁區致能信號高電壓(用於N個磁區之SECEN_HV0_N...SECEN_HVN_N)。
抹除閘解碼器720包含用於磁區中列0之抹除閘解碼器721，及用於磁區中列1,...,列N之相似的抹除閘解碼器(未顯示)。此處，抹除閘解碼器721從高電壓位準偏移電路711接收磁區致能信號 高電壓(SECEN_HV0)及其互補信號(complement)(SECEN_HV0_N)、一電壓抹除閘供應(VEGSUP)、一低電壓抹除閘供應(VEGSUP_LOW)、磁區致能信號(SECEN)及其互補信號(SECEN_N)。因此，抹除閘解碼器721之輸出EG0，可處在下列三個不同電壓位準中的其中一者：SECEN_HV0(高電壓)、VEGSUP(正常電壓)、或VEGSUP_LOW(低電壓)。
同樣地，源極線解碼器730包含用於磁區中列0之源極線解碼器721，及用於磁區中列1,...,列N之相似的源極線解碼器(未顯示)。此處，源極線解碼器731從高電壓位準偏移電路711接收磁區致能信號高電壓(SECEN_HV0)及其互補信號(SECEN_HV0_N)、一電壓源極線供應(VSLSUP)、一低電壓源極線供應(VSLSUP_LOW)、磁區致能信號(SECEN)及其互補信號(SECEN_N)。因此，源極線解碼器730之輸出SL0，可處在下列三個不同電壓位準中的其中一者：SECEN_HV0(高電壓)、VSLSUP(正常電壓)、或VSLSUP_LOW(低電壓)。
圖8顯示抹除閘解碼器800，其為抹除閘解碼器720之實施例。抹除閘解碼器800包含NMOS電晶體801以及PMOS電晶體802與803，配置如圖所示。PMOS電晶體803為限流器，其電流鏡偏壓位準為EGHV_BIAS。當欲確立此抹除閘信號(EG)時，EN_HV_N將為低(例如0V或1.2V或2.5V)，此將接通PMOS電晶體802並斷開NMOS電晶體801，進而導致抹除閘(EG)為高(亦即=VEGSUP，例如11.5V)。當欲不確立此抹除閘信號(EG)時， EN_HV_N將為高，此將斷開PMOS電晶體802並接通NMOS電晶體801，進而導致抹除閘(EG)為低(亦即=VEGSUP_LOW位準，例如0v或1.2V或2.5V)。
圖9顯示抹除閘解碼器900，其為抹除閘解碼器720之另一實施例。抹除閘解碼器900包含NMOS電晶體901與PMOS電晶體902。此實例中的抹除閘解碼器900不含有一限流器。當欲確立此抹除閘信號(EG)時，EN_HV_N將為低(例如0V或1.2V)，此將接通PMOS電晶體902並斷開NMOS電晶體901，進而導致抹除閘(EG)為高。當欲不確立此抹除閘信號(EG)時，EN_HV_N將為高，此將斷開PMOS電晶體902並接通NMOS電晶體901，進而導致抹除閘(EG)為低(例如0V或1.2V或2.5V)。
圖10顯示抹除閘解碼器1000，其為僅使用PMOS電晶體之抹除閘解碼器720的另一實施例。抹除閘解碼器1000包含PMOS電晶體1001與1002，兩者共用一共用井。此實例中的抹除閘解碼器1000不含有一限流器。當欲確立此抹除閘信號(EG)時，EN_HV_N將為低且EN_HV將為高，此將接通PMOS電晶體1002並斷開PMOS電晶體1001，進而導致抹除閘(EG)為高。當欲不確立此抹除閘信號(EG)時，EN_HV_N將為低且EN_HV將為高，此將斷開PMOS電晶體1002並接通PMOS電晶體1001，進而導致抹除閘(EG)為低(例如0V或1.2V或2.5V)。
圖11顯示源極線解碼器1100，其為源極線解碼器730之實施例。源極線解碼器1100包含NMOS電晶體1101、1102、 1103、及1104，配置如圖所示。在讀取操作期間，NMOS電晶體1101回應於SLRD_EN信號而將源極線(SL)拉低。在程式化操作期間，NMOS電晶體1102回應於SLP_EN信號而將源極線(SL)拉低。NMOS電晶體1103透過輸出VSLMON執行監測功能。NMOS電晶體1104回應於EN_HV信號而供應一電壓至源極線(SL)。
圖12顯示源極線解碼器1200，其為源極線解碼器730之另一實施例。源極線解碼器1200包含NMOS電晶體1201、1202、及1203，配置如圖所示。在程式化操作期間，NMOS電晶體1201回應於SLP_EN信號而將源極線(SL)拉低。NMOS電晶體1202透過輸出VSLMON執行監測功能。NMOS電晶體1203回應於EN_HV信號而供應一電壓至源極線(SL)。
圖13顯示源極線解碼器1300，其為源極線解碼器730之另一實施例。源極線解碼器730包含NMOS電晶體1301及1302，配置如圖所示。在程式化操作期間，NMOS電晶體1301回應於SLP_EN信號而將源極線(SL)拉低。NMOS電晶體1302回應於EN_HV信號而供應一電壓至源極線(SL)。
圖14顯示源極線解碼器1400，其為僅使用PMOS電晶體之源極線解碼器730的另一實施例。源極線解碼器1400包含PMOS電晶體1401、1402、及1403，配置如圖所示。在程式化操作期間，PMOS電晶體1401回應於EN_HV信號而將源極線(SL)拉低。PMOS電晶體1402透過輸出VSLMON執行監測功能。PMOS電晶體1403回應於EN_HV_N信號而供應一電壓至源極線(SL)。
圖15描繪源極線解碼器1500，其為源極線解碼器730之另一實施例，係為圖14中源極線解碼器1400之變化型式。源極線解碼器包含源極線解碼器1400。在讀取操作期間，源極線解碼器1400之源極線(SL)連接至經選取之記憶體單元1620的源極線1620，以及虛置記憶體單元1510之源極線1520。虛置記憶體單元1510之構造與經選取之記憶體單元1610的構造相同，其可以記憶體單元300之設計為基礎，差別在於虛置記憶體單元1510非用於儲存資料。
圖16顯示關於經選取之記憶體單元1620與虛置記憶體單元1520的其他細節。當經選取之記憶體單元1620係處於讀取模式或抹除模式時，源極線1620與源極線1520係透過虛置記憶體單元1510及經耦合至接地的虛置位元線1526而耦合至接地。虛置記憶體單元1510必須在讀取操作前被抹除。這會將源極線1520及源極線1620拉至接地。
當經選取之記憶體單元1610係處於程式化模式時，位元線1526經耦合至一抑制電壓(例如VDD)。這會將虛置記憶體單元1510置於一程式化抑制模式，此可將虛置記憶體單元1520維持在抹除狀態中。複數個虛置單元，例如虛置記憶體單元1510，可經其源極線連接至記憶體單元1610，以加強源極線1620之下拉至接地。
圖17描繪控制閘解碼器1700，其為可搭配圖1至圖2之先前技術設計使用之控制閘解碼器，且圖3至圖16之實施例無需使用之。控制閘解碼器1700包含NMOS電晶體1701與PMOS電晶體1702。回應於信號EN_HV_N，NMOS電晶體1701下拉控制閘信號 (CG)。回應於信號EN_HV_N，PMOS電晶體1702上拉控制閘信號(CG)。
圖18描繪僅使用PMOS電晶體之控制閘解碼器1800，其為可搭配圖1至圖2之先前技術設計使用之控制閘解碼器的另一實施例，且圖3至圖16之實施例無需使用之。控制閘解碼器1800包含PMOS電晶體1801與1802。回應於信號EN_HV，PMOS電晶體1801下拉控制閘信號(CG)。回應於信號EN_HV_N，PMOS電晶體1802上拉控制閘信號(CG)。
圖19描繪之EG/CG/SL閘解碼器1900，可搭配圖1至圖2之先前技術的設計及在圖3至圖16之實施例中使用，因此顯示出透過本發明節省之空間。閘解碼器1900包含PMOS電晶體1901。回應於信號EN_HV_N，PMOS電晶體1901拉低閘信號(EG/CG/SL)為高。如果未確立EN_HV_N，則EG/CG/SL之值將浮動。EG/CG/SL閘在致能至高電壓位準前，已先預充電至低偏壓位準。
圖20描繪具適應性高電壓VH與低VL供應之鎖存電壓位準偏移器2000。在所示配置中，鎖存電壓位準偏移器包含一鎖存器，其包含反向器2001與2002，以及NMOS電晶體2003、2004、2005、2006與2007。鎖存電壓位準偏移器接收輸入2012以重設(輸入RST_SECDEC)，並接收輸入2010以設定(亦即致能)(輸入WL0與SET_SECDEC)，然後產生輸出2020與2022。鎖存電壓位準偏移器將適應性地改變「高」電壓或「低」電壓之量值，以最小化電壓應力。鎖存反向器2001與2002接收到電力供應高VH與電力供應低 VL。起初由輸入2010/2012致能時，VH為Vdd(例如1.2V)，且VL為gnd。接著VH開始斜升至中間VH位準，例如5V。在此VH位準處，VL接著斜升至中間VL位準，例如2.5V。VL達到中間VL位準後，VH接著斜升至最終高電壓供應VHVSUP位準，例如11.5V。此時，反向器間的電壓僅有11.5V-2.5V=9V，因此降低了其間的電壓應力。
圖21描繪鎖存電壓偏移器2100。在所示配置中，鎖存電壓偏移器2100包含低電壓鎖存反向器2109、NMOS電晶體2103、2104、2107與2108，以及PMOS電晶體2101、2102、2105與2106。鎖存電壓偏移器2100接收EN_SEC作為一輸入並輸出EN_HV和EN_HV_N，該等輸出具有大於EN_SEC與接地之電壓擺動。
圖22描繪高電壓限流器2200，其包含一PMOS電晶體，該PMOS電晶體接收VEGSUP_LOC並輸出具有一受限電流(充當一電流偏壓)的VEGSUP。此電路可搭配不具有局部限流器之電路使用以限制電流，如圖9、圖10、圖17、圖18、圖19所示。
圖23描繪具有用於讀取操作的一限流器之鎖存電壓偏移器2300。鎖存電壓偏移器2300包含圖21之鎖存電壓偏移器2100。其亦包含限流器2310，該限流器包含PMOS電晶體2301與電流源2302。限流器2310經由開關2303連接至限流器2310。鎖存電壓偏移器2100亦經由開關2304連接至信號HVSUP_GLB。在讀取操作期間，鎖存電壓位準偏移器2100將經由開關2303連接至限流器2310。鎖存電壓位準偏移器2100之輸出(例如，大約比Vdd2.5V低 一個Vt臨限電壓)控制EG與CG解碼器之閘，如圖8、圖9、圖10、圖17、圖18、圖19所示。在非讀取操作期間，鎖存電壓位準偏移器2100將經由開關2304連接至HVSUP_GLB。
圖24描繪具有源極線下拉之一陣列2400，其利用圖15與圖16之設計。具有源極線下拉之陣列2400包含經組織成列(以字線WL0,...WL7表示)與行(以位元線BL0,--,BL31表示)之複數個記憶體單元。一例示性記憶體單元對為記憶體單元對2401，其包含一個耦合至字線2402(WL0)之單元，與另一個耦合至字線2404(WL1)之單元。這兩個單元共用抹除閘2403(EG0)與源極線2406(SL0)。亦呈現一行虛置記憶體單元，此處顯示為附接至位元線BL_PWDN1。一例示性虛置記憶體單元對為虛置記憶體單元對2407，其包含一個耦合至字線2402(WL0)之單元，與另一個耦合至字線2404(WL1)之單元。這兩個單元共用抹除閘2403(EG0)與源極線2406(SL0)。可在讀取操作期間配置經選取之記憶體單元與虛置記憶體單元，如先前針對圖15與圖16所討論者。

Claims (31)

  1. 一種非揮發性記憶體裝置，其包含：經組織成列與行的一陣列之快閃記憶體單元，各快閃記憶體單元包含一位元線端子、一字線端子、一抹除閘端子及一源極線端子；以及一高電壓列解碼器，用以接收選擇信號、選擇複數個不同電壓中之一者以產生施加電壓，以及施加該等施加電壓至該陣列中之複數個快閃記憶體單元的端子；其中該高電壓列解碼器僅包含PMOS類型之電晶體。
  2. 如請求項1之非揮發性記憶體裝置，其進一步包含：一適應性高電壓鎖存位準偏移器。
  3. 如請求項1之非揮發性記憶體裝置，其進一步包含：一抹除閘解碼器，其僅包含該PMOS類型之電晶體。
  4. 如請求項3之非揮發性記憶體裝置，其中該抹除閘解碼器僅包含一單一PMOS電晶體。
  5. 如請求項1之非揮發性記憶體裝置，其進一步包含：一限流器。
  6. 如請求項1之非揮發性記憶體裝置，其進一步包含：一源極線解碼器，其僅包含該PMOS類型之電晶體。
  7. 如請求項1之非揮發性記憶體裝置，其進一步包含：一控制閘解碼器，其僅包含該PMOS類型之電晶體。
  8. 如請求項1之非揮發性記憶體裝置，其中該等快閃記憶體單元係源極側注入尖端抹除記憶體單元。
  9. 一種非揮發性記憶體裝置，其包含：經組織成列與行的一陣列之快閃記憶體單元，各快閃記憶體單元包含一位元線端子、一字線端子、一抹除閘端子、一源極線端子，且無其他端子；一高電壓列解碼器，用以接收選擇信號、選擇複數個不同電壓中之一者以產生施加電壓，以及施加該等施加電壓至該陣列中之複數個快閃記憶體單元的端子；以及在該陣列中之複數個虛置記憶體單元，其等經配置以在一讀取操作期間下拉一或多個源極線。
  10. 如請求項9之記憶體裝置，其中該列解碼器包含用於該陣列中的各磁區之一列解碼器電路，各磁區包含該陣列中的兩列之快閃記憶體單元。
  11. 如請求項9之記憶體裝置，其中該抹除閘解碼器包含一限流器，用以限制藉由對抹除閘線施加抹除閘電壓所產生之電流。
  12. 如請求項9之記憶體裝置，其中該抹除閘解碼器包含一取消選取電路，用以回應於該等抹除閘選擇信號，將該抹除閘解碼器之輸出拉至一低電壓。
  13. 如請求項9之記憶體裝置，其中該抹除閘解碼器包含PMOS電晶體，且無NMOS電晶體。
  14. 如請求項9之記憶體裝置，其中該源極線解碼器包含一監測電路，用以提供含有該源極線解碼器之輸出的一監測線。
  15. 如請求項9之記憶體裝置，其中該源極線解碼器包含一讀取取消選取電路，用以在一讀取操作期間，將該源極線解碼器之該輸出拉至一低電壓。
  16. 如請求項9之記憶體裝置，其中該源極線解碼器包含一程式化取消選取電路，用以在一程式化操作期間，將該源極線解碼器之該輸出拉至一低電壓。
  17. 如請求項9之記憶體裝置，其中該源極線解碼器包含NMOS電晶體，且無PMOS電晶體。
  18. 如請求項9之記憶體裝置，其中該源極線解碼器包含PMOS電晶體，且無NMOS電晶體。
  19. 如請求項9之記憶體裝置，其中該電壓偏移器包含一鎖存器。
  20. 如請求項9之記憶體裝置，其中該電壓偏移器係耦合至該陣列中之複數個磁區，各磁區包含該陣列中的兩列之快閃記憶體單元。
  21. 如請求項20之記憶體裝置，其中該電壓偏移器包含一限流器，該限流器係在該複數個磁區中之一經選取磁區的抹除或程式化操作期間使用。
  22. 如請求項20之記憶體裝置，其中該電壓偏移器包含一限流器，該限流器係在該複數個磁區中之該經選取磁區的讀取操作期間使用，或在未執行操作時使用。
  23. 如請求項9之記憶體裝置，其中該電壓偏移器包含NMOS電晶體，且無PMOS電晶體。
  24. 如請求項9之記憶體裝置，其中該電壓偏移器包含PMOS電晶體，且無NMOS電晶體。
  25. 如請求項9之非揮發性記憶體裝置，其進一步包含：一適應性高電壓鎖存位準偏移器。
  26. 如請求項9之非揮發性記憶體裝置，其進一步包含：一抹除閘解碼器，其僅包含PMOS類型之電晶體。
  27. 如請求項26之非揮發性記憶體裝置，其中該抹除閘解碼器僅包含一單一PMOS電晶體。
  28. 如請求項9之非揮發性記憶體裝置，其進一步包含：一限流器。
  29. 如請求項9之非揮發性記憶體裝置，其進一步包含：一源極線解碼器，其僅包含該PMOS類型之電晶體。
  30. 如請求項9之非揮發性記憶體裝置，其進一步包含：一控制閘解碼器，其僅包含該PMOS類型之電晶體。
  31. 如請求項9之非揮發性記憶體裝置，其中該等快閃記憶體單元係源極側注入尖端抹除記憶體單元。
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