DE102021106756A1 - Verfahren zum testen einer speicherschaltung und speicherschaltung - Google Patents

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Chao-I Wu
Shih-Lien Linus Lu
Sai-Hooi Yeong
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Abstract

Ein Verfahren zum Testen einer dreidimensionalen (3D) Speicherzellenanordnung umfasst das Schreiben von Daten in eine jede Schicht von Speicherzellen der 3D-Speicherzellenanordnung, das gleichzeitige Durchführen eines Lesevorgangs einer jeden Speicherzelle in mindestens einer ersten Spalte der 3D-Speicherzellenanordnung, das Feststellen, als Reaktion auf den Lesevorgang, ob eine Speicherzelle der 3D-Speicherzellenanordnung ausgefallen ist, und das Ersetzen mindestens einer ausgefallenen Speicherzelle der 3D-Speicherzellenanordnung durch eine Ersatz-Speicherzelle als Reaktion auf die Feststellung, dass die Speicherzelle der 3D-Speicherzellenanordnung ausgefallen ist. Die erste Spalte umfasst Speicherzellen auf jeder entsprechenden Schicht der 3D-Speicherzellenanordnung.

Description

  • PRIORITÄTSANSPRUCH
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/031,863 , eingereicht am 29. Mai 2020, die hier durch Bezugnahme in ihrer Gesamtheit aufgenommen ist.
  • HINTERGRUND
  • Die Industrie für integrierte Halbleiterschaltungen (ICs) hat eine Vielzahl von digitalen Vorrichtungen produziert, um Probleme in verschiedenen Bereichen zu lösen. Einige dieser digitalen Vorrichtungen, wie z. B. Speichermakros, sind für die Speicherung von Daten konfiguriert. Da die ICs kleiner und komplexer geworden sind, ändert sich auch der Widerstand der Leiterbahnen innerhalb dieser digitalen Vorrichtungen, was sich auf die Betriebsspannungen dieser digitalen Vorrichtungen und die Gesamtleistung der ICs auswirkt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden detaillierten Beschreibung zu verstehen, wenn sie zusammen mit den begleitenden Figuren gelesen werden. Es wird darauf hingewiesen, dass in Übereinstimmung mit der üblichen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. In der Tat können die Abmessungen der verschiedenen Merkmale zur Klarheit willkürlich erhöht oder reduziert sein.
    • 1 ist ein Schaltplan einer Speicherschaltung, gemäß einigen Ausführungsformen.
    • 2 ist eine perspektivische Ansicht einer Speicherschaltung gemäß einigen Ausführungsformen.
    • 3 ist ein Schaltplan einer Speicherzelle gemäß einigen Ausführungsformen.
    • 4 ist ein Schaltplan einer Speicherschaltung gemäß einigen Ausführungsformen.
    • 5 ist ein Schaltplan einer Speicherschaltung, gemäß einigen Ausführungsformen.
    • 6 ist ein Flussdiagramm eines Verfahrens zum Testen einer Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • 7 ist ein Flussdiagramm eines Verfahrens zum Testen einer Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • 8 ist eine schematische Ansicht eines Systems, gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet verschiedene Ausführungsformen oder Beispiele für die Implementierung von Merkmalen des bereitgestellten Gegenstands. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten, Materialien, Werte, Schritte, Anordnungen oder Ähnliches beschrieben. Dies sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Andere Komponenten, Materialien, Werte, Schritte, Anordnungen oder Ähnliches sind denkbar. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein müssen. Darüber hinaus kann die vorliegende Offenbarung Referenzzahlen und/oder -Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und stellt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen dar.
  • Des Weiteren können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unterhalb“, „unter“, „oberhalb“, „oberhalb“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal zu beschreiben, wie in den Figuren dargestellt. Die räumlich relativen Begriffe sollen neben der in den Figuren dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen umfasst ein Verfahren zum Testen einer dreidimensionalen (3D) Speicherzellenanordnung das gleichzeitige Schreiben von Daten in jede Schicht von Speicherzellen der 3D-Speicherzellenanordnung und die gleichzeitige Durchführung eines Lesevorgangs einer jeden Speicherzelle in jeder Schicht der 3D-Speicherzellenanordnung.
  • In einigen Ausführungsformen umfasst das Verfahren zum Testen der 3D-Speicherzellenanordnung ferner das Feststellen, als Reaktion auf den Lesevorgang, ob eine Speicherzelle der 3D-Speicherzellenanordnung ausgefallen ist, und das Ersetzen mindestens einer ausgefallenen Speicherzelle der 3D-Speicherzellenanordnung durch eine Ersatz-Speicherzelle als Reaktion auf die Feststellung, dass die Speicherzelle der 3D-Speicherzellenanordnung ausgefallen ist.
  • In einigen Ausführungsformen wird durch das gleichzeitige Schreiben von Daten in jede Schicht von Speicherzellen der 3D-Speicherzellenanordnung die Testzeit auf der 3D-Speicherzellenanordnung im Vergleich zu anderen Ansätzen reduziert, wodurch die Testeffizienz verbessert wird.
  • In einigen Ausführungsformen wird durch die gleichzeitige Durchführung eines Lesevorgangs einer jeden Speicherzelle in jeder Schicht der 3D-Speicherzellenanordnung die Testzeit für die 3D-Speicherzellenanordnung im Vergleich zu anderen Ansätzen reduziert, wodurch die Testeffizienz verbessert wird.
  • 1 ist ein Schaltplan einer Speicherschaltung 100 gemäß einigen Ausführungsformen. In der Ausführungsform von 1 ist die integrierte Schaltung 100 ein Speichermakro.
  • Die Speicherschaltung 100 umfasst eine Speicherzellenanordnung 102, eine X-Decoder-Schaltung 104, eine Y-Decoder-Schaltung 106 und eine Leseschaltung 108. Die Speicherzellenanordnung 102 ist über Wort-Leitungen WL mit der X-Decoder-Schaltung 104 gekoppelt. Die Speicherzellenanordnung 102 ist mit der Y-Decoder-Schaltung 104 über mindestens Bit-Leitungen BL oder Source-Leitungen SL gekoppelt. Die Speicherzellenanordnung 102 ist mit der Leseschaltung 108 gekoppelt. In einigen Ausführungsformen ist die Speicherzellenanordnung 102 mit der Leseschaltung 108 über mindestens die Bit-Leitungen BL oder die Source-Leitungen SL gekoppelt.
  • Die Speicherzellenanordnung 102 umfasst eine dreidimensionale (3D) Anordnung von Speicherzellen mit M Zeilen, C Spalten und F Schichten, wobei M, C und F positive ganze Zahlen sind (dargestellt in 2).
  • Die Speicherzellenanordnung 102 umfasst eine Speicherzellenanordnung 102a und eine Ersatz-Speicherzellenanordnung 102b. Die Speicherzellenanordnung 102a umfasst eine oder mehrere Zeilen und eine oder mehrere Spalten von Speicherzellen auf einer oder mehreren Schichten. Die Ersatz-Speicherzellenanordnung 102b umfasst eine oder mehrere Zeilen und eine oder mehrere Spalten von Ersatz-Speicherzellen auf einer oder mehreren Schichten. In einigen Ausführungsformen ist eine Ersatz-Speicherzelle eine redundante Speicherzelle. In einigen Ausführungsformen ist eine Ersatz-Speicherzelle anfänglich so konfiguriert, dass sie keine Daten speichert, kann aber später so geändert werden, dass sie Daten speichert. In einigen Ausführungsformen ist eine Ersatz-Speicherzelle beispielsweise zunächst so konfiguriert, dass sie vor dem Testen der Speicherzellenanordnung 102 keine Daten speichert. In einigen Ausführungsformen ersetzen eine oder mehrere Ersatz-Speicherzellen nach dem Testen der Speicherzellenanordnung 102 eine oder mehrere entsprechende Speicherzellen, die den Test nicht bestanden haben, und sind daher so konfiguriert, dass sie Daten speichern.
  • Die Speicherzellenanordnung 102a wird der Kürze und Einfachheit halber mit einer einzelnen Speicherzelle 102a1 dargestellt, die mit der Leseschaltung 108 verbunden ist. Jede Speicherzelle der Speicherzellenanordnung 102a und jede Ersatz-Speicherzelle der Ersatz-Speicherzellenanordnung 102b ist jedoch mit der Leseschaltung 108 gekoppelt. In einigen Ausführungsformen ist jede Speicherzelle der Speicherzellenanordnung 102a über mindestens eine entsprechende Source-Leitung oder eine entsprechende Bit-Leitung mit der Leseschaltung 108 gekoppelt, und jede Ersatz-Speicherzelle der Ersatz-Speicherzellenanordnung 102b ist über mindestens eine entsprechende Source-Leitung oder eine entsprechende Bit-Leitung mit der Leseschaltung 108 gekoppelt.
  • In einigen Ausführungsformen ist jede Speicherzelle in der Speicherzellenanordnung 102a so konfiguriert, dass sie 1 Bit an Daten speichert. In einigen Ausführungsformen ist jede Speicherzelle in der Speicherzellenanordnung 102a so konfiguriert, dass sie mehr als 1 Bit an Daten speichert. In einigen Ausführungsformen kann jede Ersatz-Speicherzelle in der Ersatz-Speicherzellenanordnung 102b so konfiguriert werden, dass sie 1 Bit Daten speichert. In einigen Ausführungsformen kann jede Ersatz-Speicherzelle in der Ersatz- Speicherzellenanordnung 102b so konfiguriert werden, dass sie mehr als 1 Bit an Daten speichert.
  • In einigen Ausführungsformen ist die Speicherzellenanordnung 102 ein nichtflüchtiges Direktzugriffsspeicher-Anordnung (NVRAM). In einigen Ausführungsformen entspricht jede Speicherzelle in der Speicherzellenanordnung 102 einer FLASH-Speicherzelle. In einigen Ausführungsformen entspricht jede Speicherzelle in der Speicherzellenanordnung 102 einer NOR-Speicherzelle. In einigen Ausführungsformen entspricht jede Speicherzelle in der Speicherzellenanordnung 102 einer NAND-Speicherzelle.
  • Verschiedene Arten von Speicherzellen in der Speicherzellenanordnung 102 fallen in den betrachteten Anwendungsbereich der vorliegenden Offenbarung. Zum Beispiel ist in einigen Ausführungsformen jede Speicherzelle in der Speicherzellenanordnung 102 ein magnetoresistiver Direktzugriffsspeicher (MRAM). In einigen Ausführungsformen entspricht jede Speicherzelle in der Speicherzellenanordnung 102 einer ferroelektrischen Direktzugriffsspeicherzelle (FeRAM). In einigen Ausführungsformen entspricht jede Speicherzelle in der Speicherzellenanordnung 102 einer ferroelektrischen Feldeffekttransistor-Zelle (FeFET). In einigen Ausführungsformen entspricht jede Speicherzelle in der Speicherzellenanordnung 102 einer Phasenübergang-Direktzugriffsspeicher-Zelle (PCRAM). In einigen Ausführungsformen entspricht jede Speicherzelle in der Speicherzellenanordnung 102 einer resistiven Direktzugriffsspeicher-Zelle (RRAM). In einigen Ausführungsformen entspricht jede Speicherzelle in der Speicherzellenanordnung 102 einer dynamischen Direktzugriffsspeicherzelle (DRAM). In einigen Ausführungsformen entspricht jede Speicherzelle in der Speicherzellenanordnung 102 einer einmalig programmierbaren (OTP) Speicherzelle. In einigen Ausführungsformen entspricht jede Speicherzelle in der Speicherzellenanordnung 102 einer statischen Direktzugriffsspeicherzelle (SRAM). Andere Konfigurationen der Speicherzellenanordnung 102 liegen im Rahmen der vorliegenden Offenbarung.
  • Die X-Decoder-Schaltung 104 ist mit der Speicherzellenanordnung 102 und der Leseschaltung 108 gekoppelt. In einigen Ausführungsformen ist die X-Decoder-Schaltung 104 nicht mit der Leseschaltung 108 gekoppelt. Die X-Decoder-Schaltung 104 ist so konfiguriert, dass sie Wort-Leitungssignale (nicht dargestellt) auf entsprechenden Wort-Leitungen WL zur Speicherzellenanordnung 102 erzeugt. In einigen Ausführungsformen umfasst die X-Decoder-Schaltung 104 Wort-Leitungstreiberschaltungen (nicht dargestellt), die mit den Wort-Leitungen WL gekoppelt sind, und die Wort-Leitungstreiberschaltungen (nicht dargestellt) sind so konfiguriert, dass sie die Wort-Leitungssignale erzeugen, die an die Speicherzellenanordnung 102 gesendet werden.
  • In einigen Ausführungsformen dekodieren Wort-Leitungstreiberschaltungen (nicht dargestellt) eine Zeilenadresse einer Speicherzelle in der Speicherzellenanordnung 102, die für einen Lese-, Schreib- oder Löschvorgang ausgewählt ist. In einigen Ausführungsformen liefern die Wort-Leitungstreiberschaltungen (nicht dargestellt) dann eine Spannung an die ausgewählte Wort-Leitung, die der dekodierten Zeilenadresse entspricht, und eine andere Spannung an die anderen, nicht ausgewählten Wort-Leitungen.
  • In einigen Ausführungsformen ist die X-Decoder-Schaltung 104 so konfiguriert, dass sie eine Mehrzahl von Steuersignalen CS1 von der Leseschaltung 108 empfängt. In einigen Ausführungsformen ist die X-Decoder-Schaltung 104 so konfiguriert, dass sie die Wort-Leitungssignale in Reaktion auf den Satz von Steuersignalen CS1 von der Leseschaltung 108 erzeugt. Andere Konfigurationen der X-Decoder-Schaltung 104 liegen im Rahmen der vorliegenden Offenbarung.
  • Die Y-Decoder-Schaltung 106 ist mit der Speicherzellenanordnung 102 und der Leseschaltung 108 gekoppelt. In einigen Ausführungsformen ist die Y-Decoder-Schaltung 106 nicht mit der Leseschaltung 108 gekoppelt. Die Y-Decoder-Schaltung 106 ist so konfiguriert, dass sie Bit-Leitungssignale (nicht dargestellt) auf entsprechenden Bit-Leitungen BL zur Speicherzellenanordnung 102 erzeugt, und so konfiguriert, dass sie Source-Leitungssignale (nicht dargestellt) auf entsprechenden Source-Leitungen SL zur Speicherzellenanordnung 102 erzeugt.
  • In einigen Ausführungsformen umfasst die Y-Decoder-Schaltung 106 Bit-Leitungstreiberschaltungen (nicht dargestellt), die mit den Bit-Leitungen BL gekoppelt sind, und die Bit-Leitungstreiberschaltungen (nicht dargestellt) sind so konfiguriert, dass sie die Bit-Leitungssignale erzeugen, die an die Speicherzellenanordnung 102 gesendet werden. In einigen Ausführungsformen umfasst die Y-Decoder-Schaltung 106 Source-Leitungstreiberschaltungen (nicht dargestellt), die mit den Source-Leitungen SL gekoppelt sind, und die Bit-Leitungstreiberschaltungen (nicht dargestellt) sind so konfiguriert, dass sie die Source-Leitungssignale erzeugen, die an die Speicherzellenanordnung 102 gesendet werden.
  • In einigen Ausführungsformen dekodieren Bit-Leitungstreiberschaltungen (nicht dargestellt) eine Spaltenadresse einer Speicherzelle in der Speicherzellenanordnung 102, die für einen Lese-, Schreib- oder Löschvorgang ausgewählt wurde. In einigen Ausführungsformen liefern die Bit-Leitungstreiberschaltungen (nicht dargestellt) dann eine Spannung an die ausgewählte Bit-Leitung, die der dekodierten Spaltenadresse entspricht, und eine andere Spannung an die anderen, nicht ausgewählten Bit-Leitungen.
  • In einigen Ausführungsformen liefern Source-Leitungstreiberschaltungen (nicht dargestellt) eine Spannung an die ausgewählte Source-Leitung, die der ausgewählten Speicherzelle in der Speicherzellenanordnung 102 entspricht, und eine andere Spannung an die anderen, nicht ausgewählten Source-Leitungen.
  • In einigen Ausführungsformen ist die Y-Decoder-Schaltung 106 so konfiguriert, dass sie eine Mehrzahl von Steuersignalen CS2 von der Leseschaltung 108 empfängt. In einigen Ausführungsformen ist die Y-Decoder-Schaltung 106 so konfiguriert, dass sie als Reaktion auf den Satz von Steuersignalen CS2 von der Leseschaltung 108 mindestens die Bit-Leitungssignale oder die Source-Leitungssignale erzeugt. Andere Konfigurationen der Y-Decoder-Schaltung 106 liegen im Rahmen der vorliegenden Offenbarung.
  • In einigen Ausführungsformen sind die X-Decoder-Schaltung 104 und die Y-Decoder-Schaltung 106 so konfiguriert, dass sie gleichzeitig einen Schreibvorgang für jede Speicherzelle in jeder Schicht der Speicherzellenanordnung 102 durchführen. Anders ausgedrückt, in einigen Ausführungsformen sind die X-Decoder-Schaltung 104 und die Y-Decoder-Schaltung 106 so konfiguriert, dass sie gleichzeitig Daten in jede Speicherzelle in jeder Schicht der Speicherzellenanordnung 102 schreiben.
  • Die Leseschaltung 108 ist mit der Speicherzellenanordnung 102, der X-Decoder-Schaltung 104 und der Y-Decoder-Schaltung 106 gekoppelt. Die Leseschaltung 108 ist so konfiguriert, dass sie die in der Speicherzellenanordnung 102 gespeicherten Daten liest. In einigen Ausführungsformen umfasst die Leseschaltung 108 einen oder mehrere Leseverstärker, die so konfiguriert sind, dass sie die in der Speicherzellenanordnung 102 gespeicherten Daten lesen. In einigen Ausführungsformen entspricht das System 800 einem Leseverstärker.
  • In einigen Ausführungsformen ist die Leseschaltung 108 so konfiguriert, dass sie einen Test der Speicherzellenanordnung 102 durchführt. In einigen Ausführungsformen ist die Leseschaltung 108 so konfiguriert, dass sie den Satz von Steuersignalen CS1 und den Satz von Steuersignalen CS2 erzeugt. In einigen Ausführungsformen ist die Leseschaltung 108 während des Testens der Speicherzellenanordnung 102 so konfiguriert, dass sie fehlerhafte Speicherzellen in der Speicherzellenanordnung 102a ermittelt und die fehlerhaften Speicherzellen in der Speicherzellenanordnung 102a durch entsprechende Ersatz-Speicherzellen der Ersatz-Speicherzellenanordnung 102b ersetzt. In einigen Ausführungsformen werden die ausgefallenen Speicherzellen von der Leseschaltung 108 durch Messen des Lesestroms jeder Schicht in der Speicherzellenanordnung 102a während eines Lesevorgangs identifiziert.
  • In einigen Ausführungsformen ist die Leseschaltung 108 so konfiguriert, dass sie gleichzeitig einen Lesevorgang für jede Speicherzelle in jeder Schicht der Speicherzellenanordnung 102 oder 202 durchführt (2). Anders ausgedrückt: In einigen Ausführungsformen ist die Leseschaltung 108 so konfiguriert, dass sie Daten aus jeder Speicherzelle in jeder Schicht der Speicherzellenanordnung 102 oder 202 gleichzeitig liest.
  • In einigen Ausführungsformen ist die Leseschaltung 108 so konfiguriert, dass sie gleichzeitig einen Lesevorgang jeder Speicherzelle in einer einzelnen Schicht der Speicherzellenanordnung 102 oder 202 durchführt. Anders ausgedrückt, in einigen Ausführungsformen ist die Leseschaltung 108 dazu konfiguriert, Daten aus jeder Speicherzelle in einer einzelnen Schicht der Speicherzellenanordnung 102 oder 202 gleichzeitig zu lesen.
  • In einigen Ausführungsformen wird durch die gleichzeitige Durchführung eines Schreibvorgangs jeder Speicherzelle in jeder Schicht der Speicherzellenanordnung 102 durch die Speicherschaltung 100 die Testzeit auf der Speicherzellenanordnung 102 im Vergleich zu anderen Ansätzen reduziert.
  • In einigen Ausführungsformen wird durch die gleichzeitige Durchführung eines Lesevorgangs einer jeden Speicherzelle in jeder Schicht der Speicherzellenanordnung 102 durch die Speicherschaltung 100 die Testzeit auf der Speicherzellenanordnung 102 im Vergleich zu anderen Ansätzen reduziert.
  • In einigen Ausführungsformen sind zwei oder mehr von mindestens der X-Decoder-Schaltung 104, der Y-Decoder-Schaltung 106 und der Leseschaltung 108 zu einer einzigen Peripherieschaltung zusammengefasst. Andere Konfigurationen der Leseschaltung 108 sind im Rahmen der vorliegenden Offenbarung möglich.
  • Andere Konfigurationen der Speicherschaltung 100 liegen im Rahmen der vorliegenden Offenbarung.
  • 2 ist eine perspektivische Ansicht einer Speicherschaltung 200 gemäß einigen Ausführungsformen.
  • Die Speicherschaltung 200 bezieht sich auf die Speicherschaltung 100 von 1. Die Speicherschaltung 200 ist eine Ausführungsform der Speicherzellenanordnung102, und eine ähnliche detaillierte Beschreibung entfällt.
  • Komponenten, die mit denen in einer oder mehreren der 1-8 (unten dargestellt) gleich oder ähnlich sind, erhalten dieselben Referenznummern, und eine detaillierte Beschreibung derselben entfällt daher. In einigen Ausführungsformen enthalten die 1-8 zusätzliche Elemente, die in den 1-8 nicht dargestellt sind.
  • Die Speicherschaltung 200 umfasst eine Speicherzellenanordnung 202. Die Speicherzellenanordnung 202 umfasst eine dreidimensionale (3D) Anordnung von Speicherzellen mit M Zeilen und C Spalten, die auf F Schichten der Speicherschaltung 200 angeordnet sind, wobei M, C und F positive ganze Zahlen sind. In einigen Ausführungsformen ist die Speicherzellenanordnung 202 eine Ausführungsform der Speicherzellenanordnung 102, und eine ähnliche detaillierte Beschreibung entfällt.
  • Die Spalten C der Speicherzellen (zusammenfassend als „Speicherzellen MC“ bezeichnet) in der Speicherzellenanordnung 202 sind in einer ersten Richtung Y angeordnet. Die Zeilen R der Speicherzellen MC in der Speicherzellenanordnung 202 sind in einer zweiten Richtung X angeordnet. Die Schichten F der Speicherzellen MC in der Speicherzellenanordnung 202 sind in einer dritten Richtung Z angeordnet.
  • Mindestens eine der ersten Richtung Y, der zweiten Richtung X oder der dritten Richtung Z unterscheidet sich von einer anderen von mindestens der ersten Richtung Y, der zweiten Richtung X oder der dritten Richtung Z. In einigen Ausführungsformen ist mindestens eine der ersten Richtung Y, der zweiten Richtung X oder der dritten Richtung Z senkrecht zu einer anderen von mindestens der ersten Richtung Y, der zweiten Richtung X oder der dritten Richtung Z.
  • Die Speicherzellenanordnung 202 umfasst Speicherzellenanordnungen 202[0], ..., 202[F-1], die auf einer entsprechenden Schicht 0, ..., F-1 der Schichten F der Speicherzellenanordnung 202 angeordnet sind. Beispielsweise umfasst jede Speicherzellenanordnung 202[0], ..., 202[F-1] eine Anordnung von Speicherzellen MC, die auf einer entsprechenden Schicht 0, ..., F-1 der Schichten F angeordnet sind. Die Speicherzellenanordnungen 202 werden hier mit 202[Schicht- oder Ebenenummer] bezeichnet.
  • Jede Speicherzellenanordnung 202[0], ..., 202[F-1] der Speicherzellenanordnung 202 ist von einer anderen Speicherzellenanordnung 202[0], ..., 202[F-1] der Speicherzellenanordnung 202 in der dritten Richtung Z durch einen isolierenden Bereich 220 getrennt.
  • Jede Speicherzellenanordnung 202[0], ..., 202[F-1] der Speicherzellenanordnung 202 umfasst eine Anordnung von Speicherzellen MC[0, 0, Schicht], MC[1, 0, Schicht],..., MC[C-1, 0, Schicht],..., MC[0, M-1, Schicht], MC[1, M-1, Schicht],..., MC[C-1, M-1, Schicht] mit M Zeilen und C Spalten auf einer entsprechenden Schicht 0, ..., F-1 der Schichten F. Die Speicherzellen MC werden hier mit MC[Spaltennummer, Zeilennummer, Schicht- oder Ebenenummer] bezeichnet. Beispielsweise umfasst die Speicherzellenanordnung 202[0] ein Feld von Speicherzellen MC[0, 0, 0], MC[1, 0, 0], ..., MC[C-1, 0, 0], ..., MC[0, M-1, 0], MC[1, M-1, 0], ..., MC[C-1, M-1, 0] auf der entsprechenden Schicht 0.
  • Die Zeilen der Speicherzellen MC in jeder Speicherzellenanordnung 202[0], ..., 202[F-1] sind in der zweiten Richtung X angeordnet. Die Spalten der Zellen in jeder Speicherzellenanordnung 202[0], ..., 202[F-1] sind in der ersten Richtung Y angeordnet. In einigen Ausführungsformen ist jede Speicherzelle MC in der Speicherzellenanordnung 202 so konfiguriert, dass sie ein entsprechendes Datenbit speichert. In einigen Ausführungsformen ist jede Speicherzelle MC der Speicherzellenanordnung 202 so konfiguriert, dass sie mehr als ein entsprechendes Datenbit speichert.
  • In einigen Ausführungsformen ist mindestens eine Speicherzellenanordnung 202[0], ..., 202[F-1] der Speicherzellenanordnung 202 das gleiche wie mindestens eine andere Speicherzellenanordnung 202[0], ..., 202[F-1] der Speicherzellenanordnung 202. In einigen Ausführungsformen ist mindestens eine Speicherzellenanordnung 202[0], ..., 202[F-1] der Speicherzellenanordnung 202 verschieden von mindestens einer anderen Speicherzellenanordnung 202[0], ..., 202[F-1] der Speicherzellenanordnung 202.
  • In einigen Ausführungsformen umfasst eine Spalte Speicherzellen in jeder Schicht der Speicherzellenanordnung 202 innerhalb einer bestimmten Zeile und einer bestimmten Spalte. Zum Beispiel entspricht eine Spalte (nicht beschriftet) in der dritten Richtung Z, die in Zeile 0 und Spalte 0 der Speicherschaltung 200 positioniert ist, den Speicherzellen 202[0,0,0], 202[0,0,1], ..., 202[0,0,F-1] in Zeile 0 und Spalte 0 jeder Schicht der Speicherzellenanordnung 202.
  • Jede Speicherzellenanordnung in jeder entsprechenden Schicht der Speicherzellenanordnung 202 umfasst ferner M Wort-Leitungen (gemeinsam als „Wort-Leitungen WL“ bezeichnet), die sich in der zweiten Richtung X erstrecken. Die Wort-Leitungen WL werden hier mit WL[Zeilennummer]_FL[Ebenenummer] bezeichnet. Innerhalb jeder Schicht der Speicherzellenanordnung 202 sind M Wort-Leitungen mit einer entsprechenden Zeile von Speicherzellen der Speicherzellenanordnung 202[0], ..., 202[F-1] verbunden. Beispielsweise umfasst die Speicherzellenanordnung 202[0] ferner M Wort-Leitungen WL[0]_FL[0], WL[1]_FL[0] ..., WL[M-1]_FL[0], die mit einer entsprechenden Zeile von Speicherzellen in Schicht 0 der Speicherzellenanordnung 202 gekoppelt sind. In ähnlicher Weise umfasst die Speicherzellenanordnung 202[F-1] ferner M Wort-Leitungen WL[0]_FL[F-1], WL[1] _FL[F-1] ..., WL[M-1]_FL[F-1], die mit einer entsprechenden Zeile von Speicherzellen in Schicht F-1 der Speicherzellenanordnung202 verbunden sind. Die Speicherzellenanordnung 202 hat F * M Wort-Leitungen WL
  • Jede Zeile von Speicherzellen der Speicherzellenanordnung 202[0] ist einer entsprechenden Wort-Leitung von Wort-Leitungen WL[0]_FL[0], WL[1]_FL[0] ..., WL[M-1]_FL[0] in Schicht 0 der Speicherzellenanordnung 202 zugeordnet. In ähnlicher Weise ist jede Zeile von Speicherzellen in der Speicherzellenanordnung 202[F-1] einer entsprechenden Wort-Leitung der Wort-Leitungen WL[0]_FL[F-1], WL[1]_FL[F-1] ..., WL[M-1]_FL[F-1] in der Schicht F-1 der Speicherzellenanordnung202 zugeordnet. Andere Konfigurationen von Wort-Leitungen WL sind im Rahmen der vorliegenden Offenbarung möglich.
  • Die Speicherzellenanordnung 202 umfasst ferner Bit-Leitungen BL[0, 0], BL[1, 0], ..., BL[C-1, 0], ..., BL[0, M-1], BL[1, M-1], ..., BL[C-1, M-1] (gemeinsam als „Bit-Leitungen BL“ bezeichnet), die mit einer entsprechenden Spalte und einer entsprechenden Zeile von Speicherzellen in der Speicherzellenanordnung 202 verbunden sind. Die Bit-Leitungen BL werden hier mit BL[Spaltennummer, Zeilennummer] bezeichnet. Zur besseren Veranschaulichung sind einige der Bit-Leitungen in der Speicherzellenanordnung 202 in 2 nicht dargestellt. Die Speicherzellenanordnung 202 hat C * M Bit-Leitungen BL. In einigen Ausführungsformen werden die Bit-Leitungen BL auch als lokale Bit-Leitungen bezeichnet.
  • Jede Spalte und jede Zeile in der Speicherzellenanordnung 202 ist mit einer entsprechenden Bit-Leitung verbunden. Jede Bit-Leitung BL erstreckt sich in der dritten Richtung Z. Die Bit-Leitungen BL koppeln entsprechende Speicherzellen, die sich auf verschiedenen Ebenen der Speicherzellenanordnung 202 befinden, elektrisch miteinander. Zum Beispiel sind jede Speicherzelle in Zeile 0 und Spalte 0 der Speicherzellenanordnung 202 durch die Bit-Leitung BL[0, 0] elektrisch miteinander gekoppelt. In ähnlicher Weise sind jede Speicherzelle in Zeile M-1 und Spalte C-1 der Speicherzellenanordnung 202 durch die Bit-Leitung BL[C-1, M-1] elektrisch miteinander gekoppelt. Andere Konfigurationen von Bit-Leitungen BL sind im Rahmen der vorliegenden Offenbarung möglich.
  • Die Speicherzellenanordnung 202 umfasst ferner Source-Leitungen SL[0, 0], SL[1, 0], ..., SL[C-1, 0], ..., SL[0, M-1], SL[1, M-1], ..., SL[C-1, M-1] (gemeinsam als „Source-Leitungen SL“ bezeichnet), die mit einer entsprechenden Spalte und einer entsprechenden Zeile von Speicherzellen in der Speicherzellenanordnung 202 verbunden sind. Die Source-Leitungen SL werden hier mit SL[Spaltennummer, Zeilennummer] bezeichnet. Zur besseren Veranschaulichung sind einige der Source-Leitungen in der Speicherzellenanordnung 202 in 2 nicht dargestellt. Die Speicherzellenanordnung 202 hat C * M Source-Leitungen SL. In einigen Ausführungsformen werden die Source-Leitungen SL auch als lokale Source-Leitungen bezeichnet.
  • Jeder Spalte und jeder Zeile in der Speicherzellenanordnung 202 ist eine entsprechende Source-Leitung zugeordnet. Jede Source-Leitung SL erstreckt sich in der dritten Richtung Z. Source-Leitungen SL koppeln entsprechende Speicherzellen, die sich auf verschiedenen Ebenen der Speicherzellenanordnung202 befinden, elektrisch miteinander. Zum Beispiel ist jede Speicherzelle in Zeile 0 und Spalte 0 der Speicherzellenanordnung 202 durch die Source-Leitung SL[0, 0] elektrisch miteinander gekoppelt. In ähnlicher Weise ist jede Speicherzelle in Zeile M-1 und Spalte C-1 der Speicherzellenanordnung 202 durch die Source-Leitung SL[C-1, M-1] elektrisch miteinander gekoppelt. Andere Konfigurationen von Source-Leitungen SL sind im Rahmen der vorliegenden Offenbarung möglich.
  • Andere Konfigurationen der Speicherzellenanordnung 202 liegen im Rahmen der vorliegenden Offenbarung. In einigen Ausführungsformen erstrecken sich zumindest die Bit-Leitungen BL oder die Source-Leitungen SL in der ersten Richtung Y statt in der dritten Richtung Z. In einigen Ausführungsformen, in denen sich die Bit-Leitungen BL jeder Schicht in der ersten Richtung Y erstrecken, sind die Bit-Leitungen BL jeder Schicht durch eine oder mehrere leitende Strukturen (nicht gezeigt), die sich in der dritten Richtung Z erstrecken, elektrisch miteinander gekoppelt. In einigen Ausführungsformen, bei denen sich die Source-Leitungen SL jeder Schicht in der ersten Richtung Y erstrecken, sind die Bit-Leitungen SL jeder Schicht durch eine oder mehrere leitende Strukturen (nicht dargestellt), die sich in der dritten Richtung Z erstrecken, elektrisch miteinander gekoppelt.
  • Andere Konfigurationen der Speicherschaltung 200 liegen im Rahmen der vorliegenden Offenbarung. In einigen Ausführungsformen ist die Speicherzellenanordnung 202 eine NAND-Speicherzellenanordnung, und die Speicherschaltung 200 umfasst ferner eine Bit-Leitungs-Auswahltransistoranordnung (nicht dargestellt) oberhalb der Ebene F und eine Erdungs-Auswahltransistoranordnung (nicht dargestellt) unterhalb der Ebene 0. In diesen Ausführungsformen sind die Details der Bit-Leitungs-Auswahltransistoranordnung (nicht dargestellt) oberhalb der Ebene F und einer Erdungs-Auswahltransistoranordnung (nicht dargestellt) unterhalb der Ebene 0 den Details der Speicherzellenanordnung 202 ähnlich, und eine ähnliche Beschreibung wird der Kürze halber weggelassen.
  • 3 ist ein Schaltplan einer Speicherzelle 300, gemäß einigen Ausführungsformen.
  • Die Speicherzelle 300 ist eine Ausführungsform einer oder mehrerer Speicherzellen in mindestens einer Speicherzellenanordnung 102 oder 202, weshalb auf eine ähnliche detaillierte Beschreibung verzichtet wird.
  • Die Speicherzelle 300 umfasst einen ersten Anschluss 302, der mit einer Bit-Leitung BL gekoppelt ist, einen zweiten Anschluss 304, der mit einer Source-Leitung SL gekoppelt ist, und einen Steueranschluss 306, der über einen Kopplungskondensator 308 mit einer Wort-Leitung WL gekoppelt ist. In einigen Ausführungsformen ist der Kopplungskondensator 308 weggelassen. In einigen Ausführungsformen wird ein Substrat der Speicherzelle 300 mit einer Spannung BULK vorgespannt. In einigen Ausführungsformen ist die Spannung BULK Masse oder VSS.
  • In einigen Ausführungsformen entspricht die Speicherzelle 300 einer der Speicherzellen MC in der Speicherzellenanordnung 102 oder 202, die Bit-Leitung BL entspricht einer der Bit-Leitungen BL[0,0], ..., BL[M-1,C-1], die Source-Leitung SL entspricht einer der Source-Leitungen SL[0,0], ..., SL[M-1,C-1], und die Wort-Leitung WL entspricht einer der Wort-Leitungen WL[0]_FL[0], ..., WL[M-1]_FL[F-1] in z.B., Speichereinrichtung 200, die in Bezug auf 2 beschrieben ist.
  • In einigen Ausführungsformen umfasst die Speicherzelle 300 einen Transistor. Zum Beispiel ist der erste Anschluss 302 ein Drain des Transistors, der zweite Anschluss 204 ist eine Source des Transistors und der Steueranschluss 306 ist ein Gate des Transistors. In einigen Ausführungsformen umfasst der Steueranschluss 306 eine Gate-Struktur mit einem schwebenden Gate oder einer Ladungsfangschicht. In einigen Ausführungsformen ist die Speicherzelle 300 ein Transistor mit schwebendem Gate. In einigen Ausführungsformen ist die Speicherzelle 300 eine Silizium-Oxid-Nitrid-Oxid-Silizium (SONOS)-Zelle.
  • In einigen Ausführungsformen hängt eine Schwellenspannung einer Speicherzelle 300 von einem logischen Zustand der in der Speicherzelle MC gespeicherten Daten ab. In einigen Ausführungsformen ist beispielsweise bei einer einstufigen Speicherzelle (z. B. einer Speicherzelle, die zum Speichern von 1 Bit Daten konfiguriert ist) die Schwellenspannung, wenn sich die Speicherzelle 300 in einem gelöschten logischen Zustand befindet (d. h. die Speicherzelle speichert eine logische „1“), niedriger als wenn sich die Speicherzelle 300 in einem programmierten Zustand befindet (d. h. die Speicherzelle speichert eine logische „0“).
  • Für eine Multi-Level-Speicherzelle (z. B. eine Speicherzelle, die so konfiguriert ist, dass sie mehr als 1 Bit an Daten speichert) hat die Speicherzelle 300 mehr als zwei Schwellenspannungen, die mehr als zwei logischen Zuständen der Multi-Level-Speicherzelle entsprechen. Die Speicherzelle 300 ist zwischen den logischen Zuständen umschaltbar und weist unterschiedliche Schwellenspannungen auf, die den logischen Zuständen entsprechen.
  • In einigen Ausführungsformen werden bei einem Schreib- oder Programmiervorgang eine Programmier-Bit-Leitungsspannung, eine Programmier-Wort-Leitungsspannung und eine Programmier-Source-Leitungsspannung an die entsprechende Bit-Leitung BL, Wort-Leitung WL und Source-Leitung SL angelegt, um zu bewirken, dass Ladungsträger (z. B. Elektronen) in die Gate-Struktur des Steueranschlusses 306 injiziert oder getunnelt werden, wodurch die Schwellenspannung der Speicherzelle 300 erhöht wird. Infolgedessen hat die Speicherzelle 300 einen programmierten logischen Zustand oder eine logische „0“.
  • In einigen Ausführungsformen werden bei einem Löschvorgang eine Lösch-Bit-Leitungsspannung, eine Lösch-Wort-Leitungsspannung und eine Lösch-Source-Leitungsspannung an die entsprechende Bit-Leitung BL, Wort-Leitung WL und Source-Leitung SL angelegt, um zu bewirken, dass Ladungsträger (z. B. Elektronen) aus der Gate-Struktur des Steueranschlusses 306 heraus injiziert oder getunnelt werden, wodurch die Schwellenspannung der Speicherzelle 300 reduziert wird. Infolgedessen hat die Speicherzelle 300 einen gelöschten logischen Zustand oder eine logische „1‟.
  • In einigen Ausführungsformen werden bei einem Lesevorgang eine Lese-Bit-Leitungsspannung, eine Lese-Wort-Leitungsspannung und eine Lese-Source-Leitungsspannung an die entsprechende Bit-Leitung BL, Wort-Leitung WL und Source-Leitung SL angelegt, und der durch die Speicherzelle 300 fließende Strom wird von einer Leseschaltung (z.B. Leseschaltung 108) gemessen, um den logischen Zustand (z.B. „0“ oder „1“) der Speicherzelle 300 zu bestimmen.
  • In einigen Ausführungsformen liegt bei einem Programmiervorgang die WL-Spannung der Wort-Leitung im Bereich von ca. 2 Volt (V) bis ca. 4 V, die BL-Spannung der Bit-Leitung im Bereich von ca. 0 V bis ca. 2 V und die SL-Spannung der Source-Leitung im Bereich von ca. 0 V bis ca. 2 V. In einigen Ausführungsformen liegt bei einem Lesevorgang die Spannung der Wort-Leitung WL im Bereich von ca. 0,7 V bis ca. 1,5 V, die Spannung der Bit-Leitung BL im Bereich von ca. 0 V bis ca. 1 V und die Spannung der Source-Leitung SL im Bereich von ca. 0 bis ca. 1 V. Andere Spannungswerte sind im Rahmen der vorliegenden Offenlegung möglich.
  • In einigen Ausführungsformen werden die Programmier-, Lösch- und Lesespannungen der Bit-Leitung BL, der Wort-Leitung WL und der Source-Leitung SL von den entsprechenden Bit-Leitungstreibern (nicht dargestellt), Wort-Leitungstreibern (nicht dargestellt) und Source-Leitungstreibern (nicht dargestellt) zugeführt, wie in Bezug auf 1 beschrieben.
  • Andere Konfigurationen und Typen von Speicherzellen 300 liegen im Rahmen der vorliegenden Offenbarung.
  • 4 ist ein Schaltplan einer Speicherschaltung 400 gemäß einigen Ausführungsformen.
  • Die Speicherschaltung 400 ist eine Ausführungsform der Speicherschaltung 100 aus 1, die in einem schematischen Diagramm dargestellt ist, weshalb auf eine ähnliche detaillierte Beschreibung verzichtet wird. Die Speicherschaltung 400 ist beispielsweise eine Ausführungsform, bei der die Speicherzellenanordnung 402 eine Speicherzellenanordnung der NOR-Architektur ist.
  • Die Speicherschaltung 400 umfasst eine Speicherzellenanordnung 402, eine X-Decoder-Schaltung 404, eine Y-Decoder-Schaltung 406 und eine Leseschaltung 408.
  • Die Speicherzellenanordnung 402 ist eine Ausführungsform der Speicherzellenanordnung 102 von 1 oder der Speicherzellenanordnung 202 von 2, die X-Decoder-Schaltung 404 ist eine Ausführungsform der X-Decoder-Schaltung 104 von 1, die Y-Decoder-Schaltung 406 ist eine Ausführungsform der Y-Decoder-Schaltung 106 von 1, und die Leseschaltung 408 ist eine Ausführungsform der Leseschaltung 108 von 1, und eine ähnliche detaillierte Beschreibung entfällt daher.
  • 4 ist zur besseren Veranschaulichung vereinfacht dargestellt. Beispielsweise zeigt die Speicherzellenanordnung 402 zur Vereinfachung der Darstellung eine Spalte von Speicherzellen (z. B. Speicherzellen 402a, 402b, 402c) in der dritten Richtung Z, aber die Speicherzellenanordnung 402 umfasst jede Spalte von Speicherzellen aus der Speicherzellenanordnung 202 in 2.
  • Die Speicherzellenanordnung 402 umfasst die Speicherzellen 402a, 402b und 402c. In einigen Ausführungsformen sind die Speicherzellen 402a, 402b und 402c entsprechende Speicherzellen 202[0,0,0], 202[0,0,1], ..., 202[0,0,F-1] aus 2, und eine ähnliche detaillierte Beschreibung entfällt daher.
  • Die Speicherzellenanordnung 402 ist eine Speicherzellenanordnung mit NOR-Architektur. Mit anderen Worten, die Speicherzellen 402a, 402b und 402c sind in einer NOR-Konfiguration konfiguriert. In einigen Ausführungsformen sind beispielsweise die Drains jeder der Speicherzellen 402a, 402b und 402c mit der Bit-Leitung BL[0,0] und die Sources jeder der Speicherzellen 402a, 402b und 402c mit der Source-Leitung SL[0,0] verbunden.
  • Ein Gate der Speicherzellen 402a, 402b und 402c ist über eine entsprechende Wort-Leitung WL[0]_FL[0], WL[0]_FL[1], ,... WL[0]_FL[F-1] mit der X-Decoder-Schaltung 404 gekoppelt.
  • Innerhalb jeder Spalte ist ein Drain jeder entsprechenden Speicherzelle auf jeder Schicht der Speicherzellenanordnung 402 durch eine Bit-Leitung BL in der Spalte miteinander gekoppelt und außerdem mit der Y-Decoder-Schaltung 406 verbunden.
  • Innerhalb jeder Spalte ist eine Source jeder entsprechenden Speicherzelle auf jeder Schicht der Speicherzellenanordnung402 durch eine Source-Leitung SL in der Spalte miteinander gekoppelt und weiter mit der Leseschaltung 408 verbunden.
  • Ein Gate jeder entsprechenden Speicherzelle auf jeder Schicht der Speicherzellenanordnung 402 ist über eine entsprechende Wort-Leitung WL auf jeder Schicht mit der X-Decoder-Schaltung 404 gekoppelt.
  • Jede Speicherzelle 402a, 402b, 402c in jeder Schicht der Speicherzellenanordnung 402 hat einen entsprechenden Strom 10, II, ..., IF-1, der durch die entsprechende Speicherzelle fließt, wenn sie aktiviert oder eingeschaltet ist. In einigen Ausführungsformen sind die Speicherzellen 402a, 402b und 402c in der Speicherzellenanordnung 402 während eines Lesevorgangs aktiviert. Die Leseschaltung 408 ist so konfiguriert, dass sie den Strom 10 von der Speicherzelle 402a, den Strom I1 von der Speicherzelle 402b und den Strom IF-1 von der Speicherzelle 402c empfängt.
  • Während des Testens der Speicherzellenanordnung 402 ist eine Leseschaltung 408 so konfiguriert, dass sie einen Gesamtstrom IT1 von jeder Schicht und jeder Spalte der Speicherzellenanordnung 402 misst, um ausgefallene Speicherzellen in der Speicherzellenanordnung 402 zu bestimmen. In einigen Ausführungsformen ist die Leseschaltung 408 so konfiguriert, dass sie während des Testens der Speicherzellenanordnung 402 den Spaltenstrom IPy von jeder Schicht der Speicherzellenanordnung 402 in der entsprechenden Spalte Y misst, um fehlerhafte Speicherzellen in der Speicherzellenanordnung 402 auf einer Spaltenbasis zu bestimmen. In einigen Ausführungsformen wird beispielsweise der Spaltenstrom IP0 von Spalte 0 während eines Lesevorgangs der Speicherzellenanordnung 402 gemessen. In einigen Ausführungsformen wird der Spaltenstrom IPy während eines Lesevorgangs der Speicherzellenanordnung 402 gemessen. Der Spaltenstrom IPy entspricht einer Summe des Gesamtstroms 10, II, ,... IF-1 von jeder Speicherzelle auf jeder entsprechenden Schicht der Speicherzellenanordnung 402 in der Spalte Y. Anders ausgedrückt, der Spaltenstrom IPy entspricht einer Summe des Gesamtstroms 10, II, ,... IF-1 für eine Spalte (z. B. Spalte Y) von Speicherzellen in der Speicherzellenanordnung 402. Der Spaltenstrom IPy der Spalte Y wird durch Formel 1 ausgedrückt. IPy = ∑ x = 0 F − 1 I x = I 0 + I 1 + , … + IF − 1
    Figure DE102021106756A1_0001
    wobei IPy der Spaltenstrom der Spalte Y ist, 10 dem Strom der Speicherzellen in Schicht 0 und der Spalte Y der Speicherzellenanordnung 402 entspricht, 11 dem Strom der Speicherzellen in Schicht 1 und der Spalte Y der Speicherzellenanordnung 402 entspricht, und IF-1 dem Strom der Speicherzellen in Schicht F-1 und der Spalte Y der Speicherzellenanordnung 402 entspricht.
  • Der Gesamtstrom IT1 entspricht einer Summe des Gesamtstroms IP0, IP1, ,... IPP-1 von jeder Spalte von Speicherzellen in allen Schichten der Speicherzellenanordnung 402. Der Gesamtstrom IT1 für alle Spalten wird durch Formel 2 ausgedrückt. IT 1 = ∑ y = 0 P − 1 I P y = IP 0 + IP 1 + , … + IPP − 1
    Figure DE102021106756A1_0002
    wobei P der Anzahl der Spalten in der Speicherzellenanordnung 402 entspricht, IP0 dem Gesamtstrom jeder Speicherzelle in jeder Schicht der Speicherzellenanordnung 402 in Spalte 0 entspricht, IP1 dem Gesamtstrom jeder Speicherzelle in jeder Schicht der Speicherzellenanordnung 402 in Spalte 1 entspricht und IPP-1 dem Gesamtstrom jeder Speicherzelle in jeder Schicht der Speicherzellenanordnung 402 in Spalte P-1 entspricht.
  • In einigen Ausführungsformen sind die X-Decoder-Schaltung 404 und die Y-Decoder-Schaltung 406 während des Testens der Speicherzellenanordnung 402 so konfiguriert, dass sie gleichzeitig einen Schreibvorgang für jede Speicherzelle in jeder Schicht der Speicherzellenanordnung 402 durchführen, und die Leseschaltung 408 ist so konfiguriert, dass sie gleichzeitig einen Lesevorgang für jede Speicherzelle in jeder Schicht der Speicherzellenanordnung 402 durch Messen des Gesamtstroms IT1 für alle Schichten der Speicherzellenanordnung 402 durchführt.
  • In einigen Ausführungsformen, wenn der Gesamtstrom IT1 gleich einem erwarteten Lesestrom IR1 ist, dann besteht die Speicherzellenanordnung 402 den Testprozess und jede Speicherzelle in der Speicherzellenanordnung wird als voll funktionsfähig bestimmt. In einigen Ausführungsformen, wenn der Gesamtstrom IT1 nicht gleich dem erwarteten Lesestrom IR1 ist, dann besteht die Speicherzellenanordnung 402 den Testprozess nicht und eine oder mehrere ausgefallene Speicherzellen werden durch eine entsprechende Ersatz-Speicherzelle ersetzt. Weitere Einzelheiten zu einer oder mehreren Ausführungsformen des Testprozesses werden in Verfahren 600 von 6 und Verfahren 700 von 7 näher erläutert.
  • In einigen Ausführungsformen sind die X-Decoder-Schaltung 404 und die Y-Decoder-Schaltung 406 während des Testens der Speicherzellenanordnung 402 so konfiguriert, dass sie gleichzeitig einen Schreibvorgang jeder Speicherzelle in jeder Schicht der Speicherzellenanordnung 402 durchführen, und die Leseschaltung 408 ist so konfiguriert, dass sie gleichzeitig einen Lesevorgang jeder Speicherzelle in einer entsprechenden Schicht der Speicherzellenanordnung 402 durch Messen des Gesamtstroms IT1 aus der entsprechenden Schicht der Speicherzellenanordnung 402 durchführt. In einigen Ausführungsformen ist die Anzahl der Schichten, die gleichzeitig gelesen werden können, gleich einer oder mehreren Schichten. In einigen Ausführungsformen ist die Leseschaltung 408 beispielsweise so konfiguriert, dass sie gleichzeitig einen Lesevorgang für jede Speicherzelle in einer einzelnen Schicht der Speicherzellenanordnung 402 durchführt. In einigen Ausführungsformen ist die Leseschaltung 408 beispielsweise so konfiguriert, dass sie gleichzeitig einen Lesevorgang für jede Speicherzelle in zwei Schichten der Speicherzellenanordnung 402 durchführt.
  • In einigen Ausführungsformen wird durch die gleichzeitige Durchführung eines Schreibvorgangs jeder Speicherzelle in jeder Schicht der Speicherzellenanordnung 402 durch die Speicherschaltung 400 die Testzeit auf der Speicherzellenanordnung 402 im Vergleich zu anderen Ansätzen reduziert, wodurch die Testeffizienz verbessert wird. In einigen Ausführungsformen wird durch die gleichzeitige Durchführung eines Lesevorgangs einer jeden Speicherzelle in jeder Schicht der Speicherzellenanordnung 402 durch die Speicherschaltung 400 die Testzeit auf der Speicherzellenanordnung 402 im Vergleich zu anderen Ansätzen reduziert, wodurch die Testeffizienz verbessert wird.
  • 5 ist ein Schaltplan einer Speicherschaltung 500 gemäß einigen Ausführungsformen.
  • Die Speicherschaltung 500 ist eine Ausführungsform der Speicherschaltung 100 aus 1, die in einem schematischen Diagramm dargestellt ist, und eine ähnliche detaillierte Beschreibung entfällt daher. Die Speicherschaltung 500 ist beispielsweise eine Ausführungsform, bei der die Speicherzellenanordnung 502 eine Speicherzellenanordnung der NAND-Architektur ist.
  • Die Speicherschaltung 500 umfasst eine Speicherzellenanordnung 502, eine X-Decoder-Schaltung 504, eine Y-Decoder-Schaltung 506 und eine Leseschaltung 508.
  • Die Speicherzellenanordnung 502 ist eine Ausführungsform der Speicherzellenanordnung 102 von 1 oder der Speicherzellenanordnung 202 von 2, die X-Decoder-Schaltung 504 ist eine Ausführungsform der X-Decoder-Schaltung 104 von 1, die Y-Decoder-Schaltung 506 ist eine Ausführungsform der Y-Decoder-Schaltung 106 von 1, und die Leseschaltung 508 ist eine Ausführungsform der Leseschaltung 108 von 1, so dass eine ähnliche detaillierte Beschreibung entfällt.
  • 5 ist zur besseren Veranschaulichung vereinfacht dargestellt. Beispielsweise zeigt die Speicherzellenanordnung 502 drei Spalten (z. B. die Spalten 503a, 503b und 503c) von Speicherzellen (z. B. die Speicherzellen 502a, 502b, 502c, 502d, 502e, 502f, 502g, 502h und 502i) in der dritten Richtung Z zur Vereinfachung der Darstellung, aber die Speicherzellenanordnung 502 umfasst jede Spalte von Speicherzellen aus der Speicherzellenanordnung 202 in 2.
  • Die Speicherzellenanordnung 502 umfasst die Speicherzellen 502a, 502b, 502c, 502d, 502e, 502f, 502g, 502h und 502i. In einigen Ausführungsformen sind die Speicherzellen 502a, 502b und 502c entsprechende Speicherzellen 202[0,0,0], 202[0,0,1], ..., 202[0,0,F-1] von 2, die Speicherzellen 502d, 502e und 502f entsprechende Speicherzellen 202[0,1,0], 202[0,1,1], ..., 202[0,C-1,F-1] von 2, und die Speicherzellen 502g, 502h und 502i sind entsprechende Speicherzellen 202[0,C-1,0], 202[0,C-1,1], ..., 202[0,C-1,F-1] von 2, und eine ähnliche detaillierte Beschreibung entfällt daher.
  • Die Speicherzellenanordnung 502 ist eine Speicherzellenanordnung mit NAND-Architektur. Mit anderen Worten, die Speicherzellen 502a, 502b, 502c, 502d, 502e, 502f, 502g, 502h und 502i sind in einer NAND-Konfiguration konfiguriert. Zum Beispiel sind in einigen Ausführungsformen die Speicherzellen 502a, 502b und 502c Teil der Spalte 503a und seriell mit der Bit-Leitung BL[0,0] und der Source-Leitung SL[0,0] gekoppelt. In ähnlicher Weise sind in einigen Ausführungsformen die Speicherzellen 502d, 502e und 502f Teil der Spalte 503b und seriell mit der Bit-Leitung BL[0,1] und der Source-Leitung SL[0,1] gekoppelt, und die Speicherzellen 502g, 502h und 502i sind Teil der Spalte 503c und seriell mit der Bit-Leitung BL[0,C-1] und der Source-Leitung SL[0,C-1] gekoppelt.
  • Ein Gate der Speicherzellen 502a, 502d und 502g ist über die Wort-Leitung WL[0]_FL[0] mit der X-Decoder-Schaltung 504 gekoppelt. Ein Gate der Speicherzellen 502b, 502e und 502h ist über die Wort-Leitung WL[0]_FL[1] mit der X-Decoder-Schaltung 504 gekoppelt. Ein Gate der Speicherzellen 502c, 502f und 502i ist über die Wort-Leitung WL[0]_FL[F-1] mit der X-Decoder-Schaltung 504 gekoppelt.
  • Innerhalb jeder Spalte sind eine oder mehrere Speicherzellen auf jeder Schicht der Speicherzellenanordnung 502 über eine entsprechende Bit-Leitung BL seriell mit der Y-Decoder-Schaltung 506 und über eine entsprechende Source-Leitung SL weiter seriell mit der X-Decoder-Schaltung 504 gekoppelt.
  • Jede Speicherzelle in jeder Spalte der Speicherzellenanordnung 502 hat einen entsprechenden Strom IB0, IB1, ..., IBC-1, der durch die entsprechende Spalte fließt, wenn sie aktiviert oder eingeschaltet ist. Zum Beispiel haben die Speicherzellen 502a, 502b und 502c in der Spalte 503a einen Strom IB0, der durch die Speicherzellen 502a, 502b und 502c in der Spalte 503a fließt, wenn sie aktiviert oder eingeschaltet sind. In ähnlicher Weise haben die Speicherzellen 502d, 502e und 502f in Spalte 503b einen Strom IB1, der durch die Speicherzellen 502d, 502e und 502f in Spalte 503b fließt, wenn sie aktiviert oder eingeschaltet sind, und die Speicherzellen 502g, 502h und 502i in Spalte 503c haben einen Strom IBC-1, der durch die Speicherzellen 502g, 502h und 502i in Spalte 503c fließt, wenn sie aktiviert oder eingeschaltet sind. In einigen Ausführungsformen werden die Speicherzellen 502a, 502b, 502c, 502d, 502e, 502f, 502g, 502h und 502i während eines Lesevorgangs aktiviert. Die Leseschaltung 508 ist so konfiguriert, dass sie Strom IBO von der Spalte 503a, Strom IB1 von der Spalte 503b und Strom IBC-1 von der Spalte 503c empfängt.
  • Während des Testens der Speicherzellenanordnung 502 ist eine Leseschaltung 508 so konfiguriert, dass sie einen Gesamtstrom IT2 von jeder Schicht der Speicherzellenanordnung 502 misst, um ausgefallene Speicherzellen in der Speicherzellenanordnung 502 zu bestimmen. In einigen Ausführungsformen wird der Gesamtstrom IT2 während eines Lesevorgangs der Speicherzellenanordnung 502 gemessen. Der Gesamtstrom IT2 entspricht einer Summe des Gesamtstroms IB0, IB1, ,... IBC-1 von jeder Speicherzelle auf jeder entsprechenden Schicht der Speicherzellenanordnung502. Anders ausgedrückt, entspricht der Gesamtstrom IT2 einer Summe des Gesamtstroms IB0, IB1, ,... IBC-1 von jeder entsprechenden Spalte von Speicherzellen in der Speicherzellenanordnung 502. Der Gesamtstrom IT2 wird durch Formel 3 ausgedrückt. IT 2 = ∑ x = 0 C − 1 I B x = IB 0 + IB 1 + , … + IBC − 1
    Figure DE102021106756A1_0003
    wobei IBO dem Gesamtstrom jeder Speicherzelle in den Schichten 0 bis F-1 in der Spalte 503a der Speicherzellenanordnung 502 entspricht, IB1 dem Gesamtstrom jeder Speicherzelle in den Schichten 0 bis F-1 in der Spalte 503b der Speicherzellenanordnung 502 entspricht, und IBC-1 dem Gesamtstrom jeder Speicherzelle in den Schichten 0 bis F-1 in der Spalte 503c der Speicherzellenanordnung 502 entspricht.
  • In einigen Ausführungsformen sind während des Testens der Speicherzellenanordnung 502 die X-Decoder-Schaltung 504 und die Y-Decoder-Schaltung 506 so konfiguriert, dass sie gleichzeitig einen Schreibvorgang jeder Speicherzelle in jeder Schicht der Speicherzellenanordnung 502 durchführen, und die Leseschaltung 508 ist so konfiguriert, dass sie gleichzeitig einen Lesevorgang jeder Speicherzelle in jeder Schicht der Speicherzellenanordnung 502 durch Messen des Gesamtstroms IT2 von jeder Spalte und jeder Schicht der Speicherzellenanordnung 502 durchführt.
  • In einigen Ausführungsformen, wenn der Gesamtstrom IT2 gleich einem erwarteten Lesestrom IR2 ist, dann besteht die Speicherzellenanordnung 502 den Testprozess und jede Speicherzelle in der Speicherzellenanordnung wird als voll funktionsfähig bestimmt. In einigen Ausführungsformen, wenn der Gesamtstrom IT2 nicht gleich dem erwarteten Lesestrom IR2 ist, dann besteht die Speicherzellenanordnung 502 den Testprozess nicht und eine oder mehrere ausgefallene Speicherzellen werden durch eine entsprechende Ersatz-Speicherzelle ersetzt. Weitere Einzelheiten zu einer oder mehreren Ausführungsformen des Testprozesses werden in Verfahren 600 von 6 und Verfahren 700 von 7 näher erläutert.
  • In einigen Ausführungsformen sind die X-Decoder-Schaltung 504 und die Y-Decoder-Schaltung 506 während des Testens der Speicherzellenanordnung 502 so konfiguriert, dass sie gleichzeitig einen Schreibvorgang jeder Speicherzelle in jeder Schicht der Speicherzellenanordnung 502 durchführen, und die Leseschaltung 508 ist so konfiguriert, dass sie gleichzeitig einen Lesevorgang jeder Speicherzelle in einer entsprechenden Spalte der Speicherzellenanordnung 502 (auf einer Spalte-zu-Spalte-Basis) durch Messen des Gesamtstroms IBx von der entsprechenden Spalte X der Speicherzellenanordnung 502 durchführt. In einigen Ausführungsformen ist die Anzahl der Spalten, die gleichzeitig gelesen werden können, gleich einer oder mehreren Spalten. In einigen Ausführungsformen ist die Leseschaltung 508 beispielsweise so konfiguriert, dass sie gleichzeitig einen Lesevorgang für jede Speicherzelle in einer einzelnen Spalte der Speicherzellenanordnung 502 durchführt. In einigen Ausführungsformen ist die Leseschaltung 508 beispielsweise so konfiguriert, dass sie gleichzeitig einen Lesevorgang für jede Speicherzelle in zwei Spalten der Speicherzellenanordnung 502 durchführt.
  • In einigen Ausführungsformen wird durch die gleichzeitige Durchführung eines Schreibvorgangs jeder Speicherzelle in jeder Schicht der Speicherzellenanordnung 502 durch die Speicherschaltung 500 die Testzeit auf der Speicherzellenanordnung 502 im Vergleich zu anderen Ansätzen reduziert, wodurch die Testeffizienz verbessert wird. In einigen Ausführungsformen wird durch die gleichzeitige Durchführung eines Lesevorgangs einer jeden Speicherzelle in jeder Schicht der Speicherzellenanordnung 502 durch die Speicherschaltung 500 die Testzeit auf der Speicherzellenanordnung 502 im Vergleich zu anderen Ansätzen reduziert, wodurch die Testeffizienz verbessert wird.
  • 6 ist ein Flussdiagramm eines Verfahrens 600 zum Testen einer Schaltung in Übereinstimmung mit einigen Ausführungsformen.
  • In einigen Ausführungsformen ist 6 ein Flussdiagramm eines Verfahrens zum Testen der Speicherschaltung 100, 400 oder 500 der entsprechenden 1, 4 oder 5. In einigen Ausführungsformen ist 6 ein Flussdiagramm eines Verfahrens zum Testen einer Speicherzellenanordnung 102, 202, 402 oder 502 der entsprechenden 1, 2, 4 oder 5. Es versteht sich, dass zusätzliche Vorgänge vor, während und/oder nach dem in 6 dargestellten Verfahren 600 durchgeführt werden können und dass einige andere Vorgänge hier nur kurz beschrieben werden. In einigen Ausführungsformen liegt eine andere Reihenfolge der Vorgänge des Verfahrens 600 im Rahmen der vorliegenden Offenbarung. Das Verfahren 600 umfasst beispielhafte Vorgänge, aber die Vorgänge werden nicht notwendigerweise in der dargestellten Reihenfolge ausgeführt. Vorgänge können hinzugefügt, ersetzt, in der Reihenfolge geändert und/oder eliminiert werden, wie es dem Geist und Umfang der offengelegten Ausführungsformen entspricht. Es versteht sich, dass das Verfahren 600 Merkmale einer oder mehrerer der Speicherschaltungen 100, 200, 400 und 500 sowie der Speicherzelle 300 verwendet.
  • Im Vorgang 602 von Verfahren 600 wird ein erster Satz von Steuersignalen und ein zweiter Satz von Steuersignalen empfangen. In einigen Ausführungsformen umfasst der erste Satz von Steuersignalen des Verfahrens 600 oder 700 eine Mehrzahl von Steuersignalen CS1 und der zweite Satz von Steuersignalen eine Mehrzahl von Steuersignalen CS2. In einigen Ausführungsformen wird der erste Satz von Steuersignalen von mindestens der X-Decoder-Schaltung 104, 404 oder 504 empfangen. In einigen Ausführungsformen wird der zweite Satz von Steuersignalen von mindestens der Y-Decoder-Schaltung 106, 406 oder 506, empfangen.
  • In einigen Ausführungsformen umfasst der Vorgang 602 außerdem die Erzeugung des ersten Satzes von Steuersignalen und des zweiten Satzes von Steuersignalen. In einigen Ausführungsformen werden der erste Satz von Steuersignalen und der zweite Satz von Steuersignalen von mindestens der Leseschaltung 108, 408 oder 508 erzeugt.
  • Im Vorgang 604 des Verfahrens 600 werden Daten gleichzeitig in jede Schicht von Speicherzellen in einer 3D-Speicherzellenanordnung geschrieben. In einigen Ausführungsformen umfasst die 3D-Speicherzellenanordnung von Verfahren 600 oder 700 mindestens die Speicherzellenanordnung 102, 202, 402 oder 502. In einigen Ausführungsformen werden in jede Speicherzelle die gleichen Daten (z. B. logische „0“ oder „1“) geschrieben. In einigen Ausführungsformen umfasst der Vorgang 604 das gleichzeitige Schreiben von Daten in mindestens zwei Schichten von Speicherzellen in der 3D-Speicherzellenanordnung.
  • In einigen Ausführungsformen wird der Vorgang 604 von mindestens der X-Decoder-Schaltung 104, 404 oder 504, oder der Y-Decoder-Schaltung 106, 406 oder 506, ausgeführt.
  • In einigen Ausführungsformen umfasst der Vorgang 604 das gleichzeitige Anlegen einer ersten Wort-Leitungsspannung an jede Wort-Leitung jeder Speicherzelle in allen Schichten der 3D-Speicherzellenanordnung, das gleichzeitige Anlegen einer ersten Bit-Leitungsspannung an jede Bit-Leitung jeder Speicherzelle in allen Schichten der 3D-Speicherzellenanordnung und das gleichzeitige Anlegen einer ersten Source-Leitungsspannung an jede Source-Leitung jeder Speicherzelle in allen Schichten der 3D-Speicherzellenanordnung.
  • In einigen Ausführungsformen umfasst jede Speicherzelle in allen Schichten in der 3D-Speicherzellenanordnung des Verfahrens 600 jede Speicherzelle in der Speicherzellenanordnung 102, 202, 402 oder 502. In einigen Ausführungsformen umfasst die erste Wort-Leitungsspannung des Verfahrens 600 oder 700 eine Spannung der Wort-Leitungen WL. In einigen Ausführungsformen umfasst die erste Bit-Leitungsspannung des Verfahrens 600 oder 700 eine Spannung der Bit-Leitungen BL. In einigen Ausführungsformen umfasst die erste Source-Leitungsspannung des Verfahrens 600 oder 700 eine Spannung der Source-Leitungen SL.
  • Im Vorgang 606 von Verfahren 600 wird ein Lesevorgang gleichzeitig auf jeder Speicherzelle in allen Schichten in der 3D-Speicherzellenanordnung durchgeführt.
  • In einigen Ausführungsformen wird der Vorgang 606 von mindestens der Leseschaltung 108, 408 oder 508 ausgeführt. In einigen Ausführungsformen wird der Vorgang 606 vom System 800 ausgeführt.
  • In einigen Ausführungsformen umfasst der Vorgang 606 außerdem das Messen eines Gesamtlesestroms einer jeden Speicherzelle in allen Schichten der 3D-Speicherzellenanordnung. In einigen Ausführungsformen umfasst der Gesamtlesestrom des Verfahrens 600 mindestens den Gesamtstrom IT1 oder den Gesamtstrom IT2.
  • Im Vorgang 608 des Verfahrens 600 wird bestimmt, ob eine Speicherzelle in der 3D-Speicherzellenanordnung als Reaktion auf den Lesevorgang ausgefallen ist. In einigen Ausführungsformen umfasst der Vorgang 608 der Vorgang 610. In einigen Ausführungsformen umfasst eine Speicherzelle der 3D-Speicherzellenanordnung des Verfahrens 600 eine oder mehrere Speicherzellen in der Speicherzellenanordnung 102, 202, 402 oder 502.
  • In einigen Ausführungsformen wird der Vorgang 608 von mindestens der Leseschaltung 108, 408 oder 508 ausgeführt. In einigen Ausführungsformen wird der Vorgang 608 vom System 800 ausgeführt.
  • Im Vorgang 610 des Verfahrens 600 wird der Gesamtlesestrom jeder Speicherzelle in allen Schichten in der 3D-Speicherzellenanordnung mit einem erwarteten Gesamtlesestrom verglichen. In einigen Ausführungsformen umfasst der erwartete Gesamtlesestrom des Verfahrens 600 mindestens den erwarteten Lesestrom IR1 oder den erwarteten Lesestrom IR2. In einigen Ausführungsformen wird der Vorgang 610 von mindestens der Leseschaltung 108, 408 oder 508 durchgeführt. In einigen Ausführungsformen wird Vorgang 610 von System 800 ausgeführt.
  • In einigen Ausführungsformen werden die Vorgänge 606 und 608 individuell für jede Spalte durchgeführt. In einigen Ausführungsformen umfasst der Vorgang 606 beispielsweise das Messen eines Lesestroms (z. B. des Spaltenstroms IPy oder des Gesamtstroms IBO für die Spalte 503a) jeder Speicherzelle in einer einzelnen Spalte (z. B. Spalte Y oder Spalte 503a) in der 3D-Speicherzellenanordnung, und der Vorgang 608 umfasst ferner das Feststellen, ob eine Speicherzelle in der einzelnen Spalte (z. B, Spalte Y oder Spalte 503a) ausgefallen ist, indem der Lesestrom (z.B. der Spaltenstrom IPy oder der Gesamtstrom IBO für Spalte 503a) in Spalte Y (oder Spalte 503a) mit dem erwarteten Lesestrom von Spalte Y (oder Spalte 503a) verglichen wird. In diesen Ausführungsformen werden die Vorgänge 606, 608, 610, 614 und 616 einzeln für jede Spalte durchgeführt und dann für jede Spalte wiederholt.
  • In einigen Ausführungsformen umfasst der Vorgang 610 außerdem das Feststellen, ob der Gesamtlesestrom jeder Speicherzelle in allen Schichten in der 3D-Speicherzellenanordnung gleich dem erwarteten Gesamtlesestrom ist. In einigen Ausführungsformen bestimmt das Verfahren 600, dass der Gesamtlesestrom jeder Speicherzelle in allen Schichten in der 3D-Speicherzellenanordnung gleich dem erwarteten Gesamtlesestrom ist, wenn der Gesamtlesestrom jeder Speicherzelle in allen Schichten in der 3D-Speicherzellenanordnung sich von dem erwarteten Gesamtlesestrom um etwa 5 % unterscheidet. In einigen Ausführungsformen werden zwei Elemente, die miteinander verglichen werden, als gleich bestimmt, wenn sie sich um 5 % oder weniger voneinander unterscheiden. In einigen Ausführungsformen werden zwei Elemente, die miteinander verglichen werden, als ungleich bestimmt, wenn sie sich um mehr als 5 % voneinander unterscheiden. Andere Toleranzwerte sind im Rahmen der vorliegenden Offenlegung möglich.
  • In einigen Ausführungsformen umfasst der Vorgang 610 außerdem, dass das System 800 so konfiguriert ist, dass es analoge Stromwerte in digitale Stromwerte umwandelt. In einigen Ausführungsformen werden die digitalen Stromwerte mit erwarteten Gesamtlesestromwerten verglichen, z. B. mit dem erwarteten Lesestrom IR1 und IR2. In einigen Ausführungsformen werden die erwarteten Gesamtlesestromwerte (z. B. erwarteter Lesestrom IR1 und IR2) im System im Speicher 804 als Stromwerte 816 gespeichert. In einigen Ausführungsformen sind die erwarteten Gesamtlesestromwerte auf der Grundlage von Entwurfsparametern im Voraus bekannt.
  • In einigen Ausführungsformen umfasst das Feststellen als Reaktion auf den Lesevorgang vom Vorgang 608, ob eine Speicherzelle in der 3D-Speicherzellenanordnung ausgefallen ist, das Feststellen, ob der Gesamtlesestrom jeder Speicherzelle in allen Schichten in der 3D-Speicherzellenanordnung gleich dem erwarteten Gesamtlesestrom vom Vorgang 610 ist.
  • In einigen Ausführungsformen, wenn der Gesamtlesestrom jeder Speicherzelle in allen Schichten in der 3D-Speicherzellenanordnung gleich dem erwarteten Gesamtlesestrom ist, dann ist keine Speicherzelle ausgefallen und das Ergebnis vom Vorgang 608 ist ein „Nein“ oder das Ergebnis vom Vorgang 610 ist ein „Ja“, und Verfahren 600 fährt mit Vorgang 612 fort.
  • In einigen Ausführungsformen ist, wenn der Gesamtlesestrom jeder Speicherzelle in allen Schichten in der 3D-Speicherzellenanordnung nicht gleich dem erwarteten Gesamtlesestrom ist, mindestens eine Speicherzelle ausgefallen, und das Ergebnis vom Vorgang 608 ist ein „Ja“ oder das Ergebnis vom Vorgang 610 ist ein „Nein“, und Verfahren 600 fährt mit Vorgang 614 fort.
  • Im Vorgang 612 des Verfahrens 600 werden die Speicherzellen in der 3D-Speicherzellenanordnung nicht durch eine Ersatz-Speicherzelle ersetzt. In einigen Ausführungsformen werden die Speicherzellen in der 3D-Speicherzellenanordnung nicht durch eine Ersatz-Speicherzelle ersetzt, wenn festgestellt wird, dass die Speicherzellen in der 3D-Speicherzellenanordnung nicht ausgefallen sind.
  • In einigen Ausführungsformen umfasst Vorgang 612, dass das Verfahren 600 in einem Leerlaufzustand verbleibt. In einigen Ausführungsformen entspricht der Leerlaufzustand dem Warten von Verfahren 600 auf eine Aktualisierung von einem der Parameter der Vorgänge 602-616. In einigen Ausführungsformen verbleibt das Verfahren 600 im Leerlaufzustand, bis zusätzliche Lese- oder Schreibvorgänge oder ein Löschvorgang durchgeführt werden. In einigen Ausführungsformen, wenn zusätzliche Lese- oder Schreibvorgänge oder ein Löschvorgang durchgeführt werden, kann der Vorgang 612 zu den Vorgänge 602 oder 604 zurückkehren (in 6 nicht dargestellt). In einigen Ausführungsformen kann der Ruhezustand vom Vorgang 612 das Ende von Verfahren 600 umfassen.
  • Im Vorgang 614 des Verfahrens 600 wird ein Lesevorgang jeder Speicherzelle in jeder Schicht der 3D-Speicherzellenanordnung Schicht für Schicht durchgeführt. In einigen Ausführungsformen wird der Lesevorgang vom Vorgang 614 durchgeführt, um eine oder mehrere fehlerhafte Schichten zu identifizieren, die fehlerhafte Speicherzellen enthalten, und dann werden weitere Lesevorgänge innerhalb jeder fehlerhaften Schicht durchgeführt, um fehlerhafte Speicherzellen innerhalb der fehlerhaften Schicht zu identifizieren.
  • In einigen Ausführungsformen umfasst die Identifizierung ausgefallener Speicherzellen innerhalb der ausgefallenen Schicht die Durchführung von Lesevorgängen jeder einzelnen Speicherzelle auf der Grundlage eines erwarteten Lesestromwerts der einzelnen Speicherzelle. In einigen Ausführungsformen ist die einzelne Speicherzelle eine ausgefallene Speicherzelle, wenn der Lesestrom der einzelnen Speicherzelle nicht gleich einem erwarteten Lesestrom der einzelnen Speicherzelle ist. In einigen Ausführungsformen umfassen die Lesevorgänge jeder einzelnen Speicherzelle das Einstellen der Spannungen der entsprechenden Bit-Leitung, Wort-Leitung und Source-Leitung, die mit der einzelnen Speicherzelle verbunden sind.
  • In einigen Ausführungsformen umfasst der schichtweise durchgeführte Lesevorgang jeder Speicherzelle in jeder Schicht der 3D-Speicherzellenanordnung des Vorgangs 614 die Durchführung eines Lesevorgangs einer jeden Speicherzelle einer ersten Schicht der 3D-Speicherzellenanordnung, die Durchführung eines Lesevorgangs einer jeden Speicherzelle in einer zweiten Schicht der 3D-Speicherzellenanordnung, und der Lesevorgang wird dann anschließend für jede verbleibende Schicht der 3D-Speicherzellenanordnung wiederholt. In einigen Ausführungsformen umfasst die erste Schicht des Verfahrens 600 oder 700 die Schicht 0 der Speicherzellenanordnung 202, die zweite Schicht des Verfahrens 600 oder 700 umfasst die Schicht 1 der Speicherzellenanordnung 202, und die übrigen Schichten des Verfahrens 600 oder 700 umfassen die Schichten 2 bis F-1 der Speicherzellenanordnung 202.
  • In einigen Ausführungsformen umfasst die Durchführung des Lesevorgangs einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung die Messung eines ersten Lesestroms einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung.
  • In einigen Ausführungsformen umfasst die Durchführung des Lesevorgangs einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung ferner die Feststellung, dass eine erste Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung als Reaktion darauf, dass der erste Lesestrom jeder Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung nicht gleich einem ersten erwarteten Lesestrom ist, ausgefallen ist. In einigen Ausführungsformen ist der erste erwartete Lesestrom gleich dem erwarteten Lesestrom IR1 geteilt durch die Anzahl der Schichten F (z. B. IR1/F). In einigen Ausführungsformen umfasst der erste Lesestrom des Verfahrens 600 oder 700 den Strom 10.
  • In einigen Ausführungsformen umfasst die Durchführung des Lesevorgangs einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung ferner die Feststellung, dass keine Speicherzellen der ersten Schicht der 3D-Speicherzellenanordnung ausgefallen sind, wenn der erste Lesestrom jeder Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung gleich dem ersten erwarteten Lesestrom ist.
  • In einigen Ausführungsformen umfasst das Durchführen des Lesevorgangs einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung ferner das Aktivieren jeder Zeile von Speicherzellen der ersten Schicht der 3D-Speicherzellenanordnung in Reaktion auf eine zweite Wort-Leitungsspannung auf jeder Wort-Leitung in der ersten Schicht der 3D-Speicherzellenanordnung und das Aktivieren jeder Spalte von Speicherzellen der ersten Schicht der 3D-Speicherzellenanordnung in Reaktion auf eine zweite Bit-Leitungsspannung auf jeder Bit-Leitung in der ersten Schicht der 3D-Speicherzellenanordnung und eine zweite Source-Leitungsspannung auf jeder Source-Leitung in der ersten Schicht der 3D-Speicherzellenanordnung.
  • In einigen Ausführungsformen umfasst die zweite Wort-Leitungsspannung des Verfahrens 600 oder 700 eine Spannung der Wort-Leitungen WL. In einigen Ausführungsformen umfasst die zweite Bit-Leitungsspannung des Verfahrens 600 oder 700 eine Spannung der Bit-Leitungen BL. In einigen Ausführungsformen umfasst die zweite Source-Leitungsspannung des Verfahrens 600 oder 700 eine Spannung der Source-Leitungen SL. In einigen Ausführungsformen ist die zweite Wort-Leitungsspannung gleich der ersten Wort-Leitungsspannung. In einigen Ausführungsformen ist die zweite Bit-Leitungsspannung gleich der ersten Bit-Leitungsspannung. In einigen Ausführungsformen ist die zweite Source-Leitungsspannung gleich der ersten Source-Leitungsspannung.
  • In einigen Ausführungsformen umfasst das Durchführen des Lesevorgangs einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung ferner das Deaktivieren jeder Zeile von Speicherzellen in anderen Schichten der 3D-Speicherzellenanordnung als Reaktion auf eine dritte Wort-Leitungsspannung auf jeder Wort-Leitung in den anderen Schichten der 3D-Speicherzellenanordnung und das Deaktivieren jeder Spalte von Speicherzellen in den anderen Schichten der 3D-Speicherzellenanordnung als Reaktion auf eine dritte Bit-Leitungsspannung auf jeder Bit-Leitung in den anderen Schichten der 3D-Speicherzellenanordnung und eine dritte Source-Leitungsspannung auf jeder Source-Leitung in den anderen Schichten der 3D-Speicherzellenanordnung.
  • In einigen Ausführungsformen umfasst jede Zeile von Speicherzellen in anderen Schichten der 3D-Speicherzellenanordnung Zeilen von Speicherzellen, die sich nicht in Schicht 0 der 3D-Speicherzellenanordnung befinden. In einigen Ausführungsformen umfasst jede Spalte von Speicherzellen in anderen Schichten der 3D-Speicherzellenanordnung Spalten von Speicherzellen, die sich nicht in Schicht 0 der 3D-Speicherzellenanordnung befinden.
  • In einigen Ausführungsformen umfasst die dritte Wort-Leitungsspannung des Verfahrens 600 oder 700 eine Spannung der Wort-Leitungen WL. In einigen Ausführungsformen umfasst die dritte Bit-Leitungsspannung des Verfahrens 600 oder 700 eine Spannung der Bit-Leitungen BL. In einigen Ausführungsformen umfasst die dritte Source-Leitungsspannung des Verfahrens 600 oder 700 eine Spannung der Source-Leitungen SL. In einigen Ausführungsformen ist die dritte Wort-Leitungsspannung nicht gleich der ersten Wort-Leitungsspannung oder der zweiten Wort-Leitungsspannung. In einigen Ausführungsformen ist die dritte Bit-Leitungsspannung nicht gleich der ersten Bit-Leitungsspannung oder der zweiten Bit-Leitungsspannung. In einigen Ausführungsformen ist die dritte Source-Leitungsspannung nicht gleich der ersten Source-Leitungsspannung oder der zweiten Source-Leitungsspannung.
  • Die Vorgänge von 614 werden für jede der übrigen Schichten der 3D-Speicherzellenanordnung wiederholt. In einigen Ausführungsformen ist beispielsweise die Durchführung des Lesevorgangs einer jeden Speicherzelle in der zweiten Schicht der 3D-Speicherzellenanordnung ähnlich wie die Durchführung des Lesevorgangs einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung und wird der Kürze halber nicht wiederholt. In einigen Ausführungsformen ist die Durchführung des Lesevorgangs einer jeden Speicherzelle in den verbleibenden Schichten der 3D-Speicherzellenanordnung ähnlich wie die Durchführung des Lesevorgangs einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung und wird der Kürze halber nicht wiederholt.
  • Im Vorgang 616 des Verfahrens 600 wird mindestens eine ausgefallene Speicherzelle der 3D-Speicherzellenanordnung durch eine Ersatz-Speicherzelle ersetzt, nachdem festgestellt wurde, dass mindestens eine Speicherzelle der 3D-Speicherzellenanordnung ausgefallen ist. In einigen Ausführungsformen umfasst eine Ersatz-Speicherzelle des Verfahrens 600 oder 700 eine Ersatz-Speicherzelle in der Ersatz- Speicherzellenanordnung 102b von 1. In einigen Ausführungsformen ist beim Ersetzen einer Speicherzelle durch eine Ersatz-Speicherzelle die ersetzte Speicherzelle so konfiguriert, dass sie keine Daten speichert, und die Ersatz-Speicherzelle ist so konfiguriert, dass sie Daten speichert.
  • Nach Vorgang 616 kehrt Verfahren 600 zu Vorgang 606 zurück, um zusätzliche Lesevorgänge durchzuführen. In einigen Ausführungsformen werden die zusätzlichen Lesevorgänge im Vorgang 606 durchgeführt, um festzustellen, ob die überarbeitete Speicherzellenanordnung noch fehlerhafte Speicherzellen oder neue fehlerhafte Speicherzellen umfasst. In einigen Ausführungsformen umfassen die zusätzlichen Lesevorgänge die gleichzeitige Durchführung eines weiteren Lesevorgangs einer jeden Speicherzelle in allen Schichten in der 3D-Speicherzellenanordnung, nachdem mindestens eine ausgefallene Speicherzelle der 3D-Speicherzellenanordnung durch die Ersatz-Speicherzelle ersetzt wurde.
  • Durch die Durchführung von Verfahren 600 wird das Testen der Speicherschaltung betrieben, um die oben in Bezug auf die Speicherschaltungen 100, 400 und 500 diskutierten Vorteile zu erreichen. Während das Verfahren 600 oben unter Bezugnahme auf die 1, 2, 3, 4 und 8 beschrieben wurde, versteht es sich, dass das Verfahren 600 die Merkmale von einer oder mehreren der 5 und 8 verwendet.
  • 7 ist ein Flussdiagramm eines Verfahrens 700 zum Testen einer Schaltung in Übereinstimmung mit einigen Ausführungsformen.
  • In einigen Ausführungsformen ist 7 ein Flussdiagramm eines Verfahrens zum Testen einer Speicherschaltung 100, 400 oder 500 der entsprechenden 1, 4 oder 5. In einigen Ausführungsformen ist 7 ein Flussdiagramm eines Verfahrens zum Testen einer Speicherzellenanordnung 102, 202, 402 oder 502 der entsprechenden 1, 2, 4 oder 5. Es versteht sich, dass zusätzliche Vorgänge vor, während und/oder nach dem in 7 dargestellten Verfahren 700 durchgeführt werden können und dass einige andere Vorgänge hier nur kurz beschrieben werden. In einigen Ausführungsformen liegt eine andere Reihenfolge der Vorgänge des Verfahrens 700 im Rahmen der vorliegenden Offenbarung. Das Verfahren 700 umfasst beispielhafte Vorgänge, die jedoch nicht unbedingt in der dargestellten Reihenfolge ausgeführt werden. Vorgänge können hinzugefügt, ersetzt, in der Reihenfolge geändert und/oder eliminiert werden, wie es angemessen ist, in Übereinstimmung mit dem Geist und dem Umfang der offengelegten Ausführungsformen. Es versteht sich, dass das Verfahren 700 Merkmale einer oder mehrerer der Speicherschaltungen 100, 200, 400 und 500 sowie der Speicherzelle 300 verwendet.
  • Verfahren 700 ist eine Variante von Verfahren 600. Im Vergleich zu Verfahren 600 von 6 umfasst Verfahren 700 nicht die Vorgänge 606, 608 und 610, weshalb eine ähnliche detaillierte Beschreibung entfällt.
  • Im Vergleich zu Verfahren 600 von 6 umfasst Verfahren 700 die Vorgänge 602, 604, 614, 616 und 612, weshalb eine ähnliche detaillierte Beschreibung weggelassen wird. Die Details ähnlicher Aspekte der Vorgänge 602, 604, 614, 616 und 612 von Verfahren 700 im Vergleich zu Verfahren 600 werden der Kürze halber weggelassen.
  • Im Vorgang 602 von Verfahren 700 wird ein erster Satz von Steuersignalen und ein zweiter Satz von Steuersignalen empfangen. Die Details des Vorgangs 602 des Verfahrens 700 sind in ähnlicher Weise im Vorgang 602 des Verfahrens 600 beschrieben, und eine ähnliche detaillierte Beschreibung wird daher der Kürze halber weggelassen.
  • Im Vorgang 604 des Verfahrens 700 werden Daten gleichzeitig in jede Schicht von Speicherzellen in einer 3D- Speicherzellenanordnung geschrieben. Die Details des Vorgangs 604 des Verfahrens 700 sind in ähnlicher Weise im Vorgang 604 des Verfahrens 600 beschrieben, und eine ähnliche detaillierte Beschreibung wird daher der Kürze halber weggelassen.
  • Im Vorgang 614 des Verfahrens 700 wird ein Lesevorgang jeder Speicherzelle in jeder Schicht der 3D-Speicherzellenanordnung Schicht für Schicht durchgeführt. Die Details des Vorgangs 614 des Verfahrens 700 sind in ähnlicher Weise im Vorgang 614 des Verfahrens 600 beschrieben, und eine ähnliche detaillierte Beschreibung wird daher der Kürze halber weggelassen.
  • Im Vorgang 616 des Verfahrens 700 wird mindestens eine ausgefallene Speicherzelle der 3D-Speicherzellenanordnung durch eine Ersatz-Speicherzelle ersetzt, nachdem festgestellt wurde, dass mindestens eine Speicherzelle der 3D-Speicherzellenanordnung ausgefallen ist. Die Details des Vorgangs 616 des Verfahrens 700 sind in ähnlicher Weise im Vorgang 616 des Verfahrens 600 beschrieben, und eine ähnliche detaillierte Beschreibung wird daher der Kürze halber weggelassen.
  • Im Vorgang 612 des Verfahrens 700 werden die Speicherzellen in der Speicherzelle im 3D-Speicherzellenfeld nicht durch eine Ersatz-Speicherzelle ersetzt. In einigen Ausführungsformen umfasst Vorgang 612, dass das Verfahren 700 in einem Leerlaufzustand verbleibt. Die Details des Vorgangs 612 des Verfahrens 700 sind in ähnlicher Weise im Vorgang 612 des Verfahrens 600 beschrieben, und eine ähnliche detaillierte Beschreibung wird daher der Kürze halber weggelassen.
  • Durch die Durchführung des Verfahrens 700 wird das Testen der Speicherschaltung betrieben, um die oben in Bezug auf die Speicherschaltungen 100, 400 und 500 diskutierten Vorteile zu erreichen. Während das Verfahren 700 oben unter Bezugnahme auf die 1, 2, 3, 4 und 8 beschrieben wurde, versteht es sich von selbst, dass das Verfahren 700 die Merkmale von einer oder mehreren der 5 verwendet.
  • 8 ist eine schematische Ansicht eines Systems 800 in Übereinstimmung mit einigen Ausführungsformen. In einigen Ausführungsformen ist das System 800 eine Ausführungsform von mindestens der Leseschaltung 108 aus 1, der Leseschaltung 408 aus 4 oder der Leseschaltung 508 aus 5, und eine ähnliche detaillierte Beschreibung entfällt daher.
  • In einigen Ausführungsformen ist das System 800 so konfiguriert, dass es eines oder mehrere der folgenden Elemente steuert: Speicherzellenanordnungen 102, 202, 402 oder 502, X-Decoder-Schaltung 104, 404 oder 504 oder Y-Decoder-Schaltung 106, 406 oder 506. In einigen Ausführungsformen ist das System 800 so konfiguriert, dass es den Lesestrom (z. B. den Gesamtstrom IT1 oder den Gesamtstrom IT2) von mindestens der Speicherzellenanordnung 102, 202, 402 oder 502 misst. In einigen Ausführungsformen ist das System 800 so konfiguriert, dass es den Lesestrom (z. B. den Gesamtstrom IT1 oder den Gesamtstrom IT2) von mindestens der Speicherzellenanordnung 102, 202, 402 oder 502 mit mindestens dem erwarteten Lesestrom IR1 oder IR2 vergleicht.
  • Das System 800 umfasst einen Hardwareprozessor 802 und ein nichttransitorisches, computerlesbares Speichermedium 804 (z.B. Speicher 804), das mit dem Computerprogrammcode 806, d.h. einem Satz von ausführbaren Anweisungen 806, kodiert ist, d.h. diesen speichert. Das computerlesbare Speichermedium 804 ist so konfiguriert, dass es mit mindestens der Speicherschaltung 100, 400 oder 500 verbunden werden kann, um mindestens die Speicherzellenanordnung 102, 202, 402 oder 502 zu testen. Der Prozessor 802 ist über einen Bus 808 elektrisch mit dem computerlesbaren Speichermedium 804 gekoppelt. Der Prozessor 802 ist ebenfalls über einen Bus 808 elektrisch mit einer I/O-Schnittstelle 810 gekoppelt. Eine Netzwerkschnittstelle 812 ist ebenfalls über den Bus 808 elektrisch mit dem Prozessor 802 verbunden. Die Netzwerkschnittstelle 812 ist mit einem Netzwerk 814 verbunden, so dass der Prozessor 802 und das computerlesbare Speichermedium 804 in der Lage sind, sich über das Netzwerk 814 mit externen Elementen zu verbinden. Der Prozessor 802 ist so konfiguriert, dass er den in dem computerlesbaren Speichermedium 804 kodierten Computerprogrammcode 806 ausführt, um zu bewirken, dass das System 800 zur Durchführung eines Teils oder aller Vorgänge, wie sie in mindestens dem Verfahren 600 oder 700 beschrieben sind, verwendbar ist.
  • In einigen Ausführungsformen ist der Prozessor 802 eine zentrale Verarbeitungseinheit (CPU), ein Multiprozessor, eine verteilte Verarbeitungsleseschaltung, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In einigen Ausführungsformen ist das computerlesbare Speichermedium 804 ein elektronischer, magnetischer, optischer, elektromagnetischer, Infrarot- und/oder ein Halbleiter-Leseschaltkreis (oder ein Gerät oder eine Vorrichtung). Zum Beispiel umfasst das computerlesbare Speichermedium 804 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine austauschbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Festwertspeicher (ROM), eine starre Magnetplatte und/oder eine optische Platte. In einigen Ausführungsformen, in denen optische Platten verwendet werden, umfasst das computerlesbare Speichermedium 804 einen Compact-Disk-Read-Only-Speicher (CD-ROM), eine Compact-Disk-Read/Write (CD-R/W) und/oder eine Digital Video Disc (DVD).
  • In einigen Ausführungsformen speichert das Speichermedium 804 den Computerprogrammcode 806, der so konfiguriert ist, dass er das System 800 veranlasst, eine oder mehrere Vorgänge mindestens des Verfahrens 600 oder 700 durchzuführen. In einigen Ausführungsformen speichert das Speichermedium 804 auch Informationen, die für die Durchführung mindestens des Verfahrens 600 oder 700 verwendet werden, sowie Informationen, die während der Durchführung mindestens des Verfahrens 600 oder 700 erzeugt werden, wie z. B. aktuelle Werte 816, die Benutzeroberfläche 818 und Steuersignale 820 und/oder eine Mehrzahl ausführbarer Anweisungen zur Durchführung einer oder mehrerer Vorgänge mindestens des Verfahrens 600 oder 700.
  • In einigen Ausführungsformen speichert das Speichermedium 804 Anweisungen (z. B. Computerprogrammcode 806) zur Kopplung mit mindestens der Speicherschaltung 100, 400 oder 500. Die Anweisungen (z. B. Computerprogrammcode 806) ermöglichen es dem Prozessor 802, Prüfanweisungen zu erzeugen, die von mindestens der Leseschaltung 108, 408 oder 508 oder der Speicherschaltung 100, 400 oder 500 gelesen werden können, um eine oder mehrere Vorgänge von mindestens dem Verfahren 600 oder 700 während eines Prüfvorgangs effektiv zu implementieren.
  • Das System 800 umfasst eine I/O-Schnittstelle 810. Die I/O-Schnittstelle 810 ist mit einer externen Schaltung verbunden. In einigen Ausführungsformen umfasst die I/O-Schnittstelle 810 eine Tastatur, ein Tastenfeld, eine Maus, einen Trackball, ein Trackpad und/oder Cursorrichtungstasten zur Übermittlung von Informationen und Befehlen an den Prozessor 802
  • Das System 800 umfasst auch eine Netzwerkschnittstelle 812, die mit dem Prozessor 802 verbunden ist. Die Netzwerkschnittstelle 812 ermöglicht es dem System 800, mit einem Netzwerk 814 zu kommunizieren, an das ein oder mehrere andere Computerleseschaltungen angeschlossen sind. Die Netzwerkschnittstelle 812 umfasst drahtlose Netzwerkschnittstellen wie BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA; oder drahtgebundene Netzwerkschnittstellen wie ETHERNET, USB oder IEEE-994. In einigen Ausführungsformen ist zumindest das Verfahren 600 oder 700 in zwei oder mehr Leseschaltungen 800 implementiert, und Informationen wie aktuelle Werte, Benutzeroberfläche und Steuersignale werden zwischen verschiedenen Leseschaltungen 800 über das Netzwerk 814 ausgetauscht
  • Das System 800 ist so konfiguriert, dass es Informationen in Bezug auf aktuelle Werte über die I/O-Schnittstelle 810 oder die Netzwerkschnittstelle 812 empfängt. Die Informationen werden über den Bus 808 an den Prozessor 802 übertragen, um aktuelle Werte während eines Lesevorgangs der Speicherzellenanordnung 102, 202, 402 oder 502 zu bestimmen, zu messen oder zu vergleichen. Die Stromwerte werden dann im computerlesbaren Medium 804 als Stromwerte 816 gespeichert. In einigen Ausführungsformen umfassen die Stromwerte 816 einen oder mehrere der folgenden Werte: Gesamtstrom IT1, Gesamtstrom IT2, Strom I0, I1, ,..., IF-1, Strom IB0, IB1, ,... IBC-1, erwarteter Strom IR1 oder IR2. Das System 800 ist so konfiguriert, dass es Informationen in Bezug auf eine Benutzerschnittstelle über die I/O-Schnittstelle 810 oder die Netzwerkschnittstelle 812 empfängt. Die Informationen sind im computerlesbaren Medium 804 als Benutzerschnittstelle 818 gespeichert. Das System 800 ist so konfiguriert, dass es Informationen in Bezug auf Steuersignale über die I/O-Schnittstelle 810 oder die Netzwerkschnittstelle 812 empfängt. Die Informationen werden im computerlesbaren Medium 804 als Steuersignale 820 gespeichert. In einigen Ausführungsformen umfassen die Steuersignale mindestens eine Mehrzahl von Steuersignalen CS1 oder CS2.
  • In einigen Ausführungsformen ist mindestens die Verfahren 600 oder 700 als eigenständige Softwareanwendung zur Ausführung durch einen Prozessor implementiert. In einigen Ausführungsformen ist mindestens Verfahren 600 oder 700 als Softwareanwendung implementiert, die Teil einer zusätzlichen Softwareanwendung ist. In einigen Ausführungsformen ist mindestens das Verfahren 600 oder 700 als Plug-in für eine Softwareanwendung implementiert. In einigen Ausführungsformen ist mindestens das Verfahren 600 oder 700 als Softwareanwendung implementiert, die Teil eines Testwerkzeugs ist. In einigen Ausführungsformen ist mindestens das Verfahren 600 oder 700 als Softwareanwendung implementiert, die von einem Testwerkzeug verwendet wird. In einigen Ausführungsformen wird das Testwerkzeug zum Testen von mindestens der Speicherschaltung 100, 400 oder 500 verwendet.
  • In einigen Ausführungsformen wird zumindest das Verfahren 600 oder 700 von einer Speicherschaltung wie der Speicherschaltung 100, 400 oder 500 implementiert, um zumindest die Speicherzellenanordnung 102, 202, 402 oder 502 unter Verwendung eines Satzes von Steuersignalen CS1 oder CS2 oder eines erwarteten Lesestroms IR1 oder IR2 auf der Grundlage einer oder mehrerer von System 800 erzeugter Anweisungen zu testen.
  • In einigen Ausführungsformen ist das System 800 so konfiguriert, dass es analoge Stromwerte in digitale Stromwerte umwandelt. In einigen Ausführungsformen werden die digitalen Stromwerte mit erwarteten Lesestromwerten, wie z. B. dem erwarteten Lesestrom IR1 und IR2, verglichen.
  • In einigen Ausführungsformen wird eine oder mehrere der Vorgänge des Verfahrens 600 oder 700 nicht durchgeführt. Darüber hinaus sind verschiedene N-Typ-Transistoren, die in den 3-5 gezeigt werden, von einem bestimmten Dotierungstyp (z. B. N-Typ oder P-Typ) sind zu Illustrationszwecken. Ausführungsformen der Offenbarung sind nicht auf einen bestimmten Transistortyp beschränkt, und einer oder mehrere der in 3-5 gezeigten N-Typ-Transistoren können durch einen entsprechenden Transistor eines anderen Transistor-/Dotierungstyps ersetzt werden. In ähnlicher Weise dient der niedrige oder hohe logische Wert verschiedener Signale, die in der obigen Beschreibung verwendet werden, nur der Veranschaulichung. Ausführungsformen der Offenlegung sind nicht auf einen bestimmten logischen Wert bei Aktivierung und/oder Deaktivierung eines Signals beschränkt. Die Auswahl verschiedener logischer Werte liegt im Rahmen der verschiedenen Ausführungsformen. Die Auswahl unterschiedlicher Anzahlen von Transistoren in 3-5 liegt innerhalb des Anwendungsbereichs verschiedener Ausführungsformen.
  • Ein Fachmann wird verstehen, dass eine oder mehrere der offengelegten Ausführungsformen erfüllen eine oder mehrere der oben dargelegten Vorteile. Nach dem Lesen der vorstehenden Beschreibung wird ein Fachmann in der Lage sein, verschiedene Änderungen, Substitutionen von Äquivalenten und verschiedene andere Ausführungsformen, wie sie hierin breit offenbart sind, vorzunehmen. Es ist daher beabsichtigt, dass der hierin gewährte Schutzumfang nur durch die in den beigefügten Ansprüchen und deren Äquivalenten enthaltene Definition begrenzt wird.
  • Ein Aspekt dieser Beschreibung bezieht sich auf ein Verfahren zum Testen einer dreidimensionalen (3D) Speicherzellenanordnung. Das Verfahren umfasst das Schreiben von Daten in jede Schicht von Speicherzellen der 3D-Speicherzellenanordnung, das gleichzeitige Durchführen eines Lesevorgangs einer jeden Speicherzelle in einer ersten Spalte der 3D-Speicherzellenanordnung, das Feststellen als Reaktion auf den Lesevorgang, ob eine Speicherzelle der 3D-Speicherzellenanordnung ausgefallen ist, und das Ersetzen mindestens einer ausgefallenen Speicherzelle der 3D-Speicherzellenanordnung durch eine Ersatz-Speicherzelle als Reaktion auf die Feststellung, dass die Speicherzelle der 3D-Speicherzellenanordnung ausgefallen ist. In einigen Ausführungsformen umfasst die erste Spalte Speicherzellen auf jeder entsprechenden Schicht der 3D-Speicherzellenanordnung.
  • Ein weiterer Aspekt dieser Beschreibung bezieht sich auf ein Verfahren zum Testen einer dreidimensionalen (3D) Speicherzellenanordnung. Das Verfahren umfasst das Schreiben von Daten in jede Schicht von Speicherzellen der 3D-Speicherzellenanordnung, das gleichzeitige Durchführen eines Lesevorgangs einer jeden Speicherzelle einer ersten Schicht der 3D-Speicherzellenanordnung, das Feststellen als Reaktion auf den Lesevorgang, ob eine erste Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung der ersten Schicht der 3D-Speicherzellenanordnung ausgefallen ist, und das Ersetzen mindestens einer ausgefallenen Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung durch eine erste Ersatz-Speicherzelle als Reaktion auf die Feststellung, dass die erste Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung ausgefallen ist.
  • Ein weiterer Aspekt dieser Beschreibung bezieht sich auf eine Speicherschaltung. Die Speicherschaltung umfasst eine erste Speicherzellenanordnung auf einer ersten Schicht, eine zweite Speicherzellenanordnung auf einer zweiten Schicht, die sich von der ersten Schicht unterscheidet, eine erste Decoder-Schaltung, die mit der ersten Speicherzellenanordnung und der zweiten Speicherzellenanordnung durch eine Mehrzahl von Wort-Leitungen gekoppelt ist, eine zweite Decoder-Schaltung, die mit der ersten Speicherzellenanordnung und der zweiten Speicherzellenanordnung durch eine Mehrzahl von Bit-Leitungen und eine Mehrzahl von Source-Leitungen gekoppelt ist, und eine Leseschaltung. In einigen Ausführungsformen sind die erste Decoder-Schaltung und die zweite Decoder-Schaltung so konfiguriert, dass sie gleichzeitig einen Schreibvorgang jeder Speicherzelle in der ersten Speicherzellenanordnung und der zweiten Speicherzellenanordnung durchführen. In einigen Ausführungsformen ist die Leseschaltung mit mindestens der ersten Speicherzellenanordnung und der zweiten Speicherzellenanordnung gekoppelt und so konfiguriert, dass sie gleichzeitig einen Lesevorgang jeder Speicherzelle in der ersten Speicherzellenanordnung und der zweiten Speicherzellenanordnung durchführt.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte sich bewusst sein, dass er die vorliegende Offenbarung ohne weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwenden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erreichen. Die Fachleute sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/031863 [0001]

Claims (20)

  1. Verfahren zum Testen einer 3D-Speicherzellenanordnung, wobei das Verfahren Folgendes umfasst: Schreiben von Daten in eine jede Schicht von Speicherzellen der 3D-Speicherzellenanordnung; gleichzeitiges Durchführen eines Lesevorgangs einer jeden Speicherzelle in mindestens einer ersten Spalte der 3D-Speicherzellenanordnung, wobei die erste Spalte Speicherzellen auf jeder entsprechenden Schicht der 3D-Speicherzellenanordnung umfasst; Feststellen, als Reaktion auf den Lesevorgang, ob eine Speicherzelle in der 3D-Speicherzellenanordnung ausgefallen ist; und Ersetzen mindestens einer ausgefallenen Speicherzelle der 3D-Speicherzellenanordnung durch eine Ersatz-Speicherzelle, als Reaktion auf die Feststellung, dass die Speicherzelle der 3D-Speicherzellenanordnung ausgefallen ist.
  2. Verfahren nach Anspruch 1, das ferner Folgendes umfasst: gleichzeitiges Durchführen eines weiteren Lesevorgangs einer jeden Speicherzelle der ersten Spalte der 3D-Speicherzellenanordnung nach dem Ersetzen mindestens einer ausgefallenen Speicherzelle der 3D-Speicherzellenanordnung durch die Ersatz-Speicherzelle.
  3. Verfahren nach Anspruch 1 oder 2, wobei das gleichzeitige Durchführen des Lesevorgangs einer jeden Speicherzelle der ersten Spalte der 3D-Speicherzellenanordnung Folgendes umfasst: Messen eines Gesamtlesestroms einer jeden Speicherzelle der ersten Spalte der 3D-Speicherzellenanordnung.
  4. Verfahren nach Anspruch 3, wobei das Feststellen, ob die Speicherzelle in der 3D-Speicherzellenanordnung ausgefallen ist, ferner Folgendes umfasst: Feststellen, dass der Gesamtlesestrom einer jeden Speicherzelle der ersten Spalte der 3D-Speicherzellenanordnung nicht gleich einem erwarteten Gesamtlesestrom ist.
  5. Verfahren nach Anspruch 4, das ferner Folgendes umfasst: Durchführen eines Lesevorgangs einer jeden Speicherzelle einer ersten Schicht der 3D-Speicherzellenanordnung, wobei das Durchführen des Lesevorgangs einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung Folgendes umfasst: Messen eines ersten Lesestroms einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung, und mindestens eine der folgenden Vorgänge: Feststellen, in Reaktion darauf, dass der erste Lesestrom einer jeden Speicherzelle der 3D-Speicherzellenanordnung nicht gleich einem ersten erwarteten Lesestrom ist, dass eine erste Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung ausgefallen ist; oder Feststellen, in Reaktion darauf, dass der erste Lesestrom einer jeden Speicherzelle der 3D-Speicherzellenanordnung gleich einem ersten erwarteten Lesestrom ist, dass keine Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung ausgefallen ist.
  6. Verfahren nach Anspruch 5, wobei das Durchführen des Lesevorgangs einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung Folgendes umfasst: Aktivieren einer jeden Zeile von Speicherzellen der ersten Schicht der 3D-Speicherzellenanordnung in Reaktion auf eine erste Wort-Leitungsspannung auf jeder Wort-Leitung in der ersten Schicht der 3D-Speicherzellenanordnung; und Aktivieren einer jeden Spalte von Speicherzellen der ersten Schicht der 3D-Speicherzellenanordnung in Reaktion auf eine erste Bit-Leitungsspannung auf jeder Bit-Leitung in der ersten Schicht der 3D-Speicherzellenanordnung und eine erste Source-Leitungsspannung auf jeder Source-Leitung in der ersten Schicht der 3D-Speicherzellenanordnung .
  7. Verfahren nach Anspruch 5 oder 6, wobei das Durchführen des Lesevorgangs einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung ferner Folgendes umfasst: Deaktivieren einer jeder Zeile von Speicherzellen in anderen Schichten der 3D-Speicherzellenanordnung in Reaktion auf eine zweite Wort-Leitungsspannung auf jeder Wort-Leitung in den anderen Schichten der 3D-Speicherzellenanordnung; und Deaktivieren einer jeden Spalte von Speicherzellen in den anderen Schichten der 3D-Speicherzellenanordnung in Reaktion auf eine zweite Bit-Leitungsspannung auf jeder Bit-Leitung in den anderen Schichten der 3D-Speicherzellenanordnung und eine zweite Source-Leitungsspannung auf jeder Source-Leitung in den anderen Schichten der 3D-Speicherzellenanordnung .
  8. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Folgendes umfasst: Durchführen eines Lesevorgangs einer jeden Speicherzelle einer zweiten Schicht der 3D-Speicherzellenanordnung, die sich von der ersten Schicht der 3D-Speicherzellenanordnung unterscheidet, wobei das Durchführen des Lesevorgangs einer jeden Speicherzelle in der zweiten Schicht der 3D-Speicherzellenanordnung Folgendes umfasst: Messen eines zweiten Lesestroms einer jeden Speicherzelle der zweiten Schicht der 3D-Speicherzellenanordnung , und mindestens einen der folgenden Vorgänge: Feststellen, in Reaktion darauf, dass der zweite Lesestrom einer jeden Speicherzelle der 3D-Speicherzellenanordnung nicht gleich einem zweiten erwarteten Lesestrom ist, dass eine zweite Speicherzelle der zweiten Schicht der 3D-Speicherzellenanordnung ausgefallen ist; oder Feststellen, in Reaktion darauf, dass der zweite Lesestrom einer jeden Speicherzelle der 3D-Speicherzellenanordnung gleich dem zweiten erwarteten Lesestrom ist, dass keine zweite Speicherzelle der zweiten Schicht der 3D-Speicherzellenanordnung ausgefallen ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Folgendes umfasst: Feststellen, dass die Speicherzelle der 3D-Speicherzellenanordnung nicht ausgefallen ist.
  10. Verfahren nach Anspruch 9, wobei das Feststellen, dass die Speicherzelle der 3D-Speicherzellenanordnung nicht ausgefallen ist, Folgendes umfasst: Feststellen, dass ein Gesamtlesestrom einer jeden Speicherzelle der ersten Spalte der 3D-Speicherzellenanordnung gleich einem erwarteten Gesamtlesestrom ist.
  11. Verfahren nach Anspruch 10, das ferner Folgendes umfasst: Nicht ersetzen der Speicherzelle der 3D-Speicherzellenanordnung durch eine Ersatz-Speicherzelle in Reaktion auf die Feststellung, dass die Speicherzelle der 3D-Speicherzellenanordnung nicht ausgefallen ist.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Schreiben von Daten in einer jede Schicht von Speicherzellen der 3D-Speicherzellenanordnung Folgendes umfasst: gleichzeitiges Anlegen einer ersten Wort-Leitungsspannung an eine jede Wort-Leitung einer jeden Speicherzelle in allen Schichten der 3D-Speicherzellenanordnung; gleichzeitiges Anlegen einer ersten Bit-Leitungsspannung an eine jede Bit-Leitung einer jeden Speicherzelle in allen Schichten in der 3D-Speicherzellenanordnung; und gleichzeitiges Anlegen einer ersten Source-Leitungsspannung an eine jede Source-Leitung einer jeden Speicherzelle in allen Schichten der 3D-Speicherzellenanordnung.
  13. Verfahren nach einem der vorhergehenden Ansprüche, wobei das gleichzeitige Durchführen des Lesevorgangs einer jeden Speicherzelle in mindestens der ersten Spalte der 3D-Speicherzellenanordnung umfasst: gleichzeitiges Anlegen einer ersten Wort-Leitungsspannung an jede Wort-Leitung jeder Speicherzelle der ersten Spalte der 3D-Speicherzellenanordnung ; gleichzeitiges Anlegen einer ersten Bit-Leitungsspannung an eine erste Bit-Leitung der ersten Spalte der 3D-Speicherzellenanordnung; und gleichzeitiges Anlegen einer ersten Source-Leitungsspannung an eine erste Source-Leitung der ersten Spalte der 3D-Speicherzellenanordnung.
  14. Verfahren zum Testen einer 3D-Speicherzellenanordnung, wobei das Verfahren Folgendes umfasst: Schreiben von Daten in eine jede Schicht von Speicherzellen der 3D-Speicherzellenanordnung; gleichzeitiges Durchführen eines Lesevorgangs einer jeden Speicherzelle einer ersten Schicht der 3D-Speicherzellenanordnung; Feststellen, in Reaktion auf den Lesevorgang der ersten Schicht der 3D-Speicherzellenanordnung, ob eine erste Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung ausgefallen ist; und Ersetzen mindestens einer ausgefallenen Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung durch eine erste Ersatz-Speicherzelle in Reaktion auf die Feststellung, dass die erste Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung ausgefallen ist.
  15. Verfahren nach Anspruch 14, wobei das gleichzeitige Durchführen des Lesevorgangs einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung Folgendes umfasst: Messen eines ersten Lesestroms einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung, und mindestens einen der folgenden Vorgänge: Feststellen, in Reaktion darauf, dass der erste Lesestrom einer jeden Speicherzelle der ersten Schicht der 3D- Speicherzellenanordnung nicht gleich einem ersten erwarteten Lesestrom ist, dass die erste Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung ausgefallen ist; oder Feststellen, in Reaktion darauf, dass der erste Lesestrom einer jeden Speicherzelle der ersten Schicht der 3D- Speicherzellenanordnung gleich einem ersten erwarteten Lesestrom ist, dass die erste Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung nicht ausgefallen ist.
  16. Verfahren nach Anspruch 15, das ferner Folgendes umfasst: Durchführen eines Lesevorgangs einer jeden Speicherzelle einer zweiten Schicht der 3D-Speicherzellenanordnung, die sich von der ersten Schicht der 3D-Speicherzellenanordnung unterscheidet; Feststellen, in Reaktion auf den Lesevorgang der zweiten Schicht der 3D-Speicherzellenanordnung, ob eine zweite Speicherzelle der zweiten Schicht der 3D-Speicherzellenanordnung ausgefallen ist; und Ersetzen mindestens einer ausgefallenen Speicherzelle der zweiten Schicht der 3D-Speicherzellenanordnung durch eine zweite Ersatz-Speicherzelle in Reaktion auf die Feststellung, dass die zweite Speicherzelle der zweiten Schicht der 3D-Speicherzellenanordnung ausgefallen ist.
  17. Verfahren nach Anspruch 16, wobei das gleichzeitige Durchführen des Lesevorgangs einer jeden Speicherzelle der zweiten Schicht der 3D-Speicherzellenanordnung Folgendes umfasst: Messen eines zweiten Lesestroms einer jeden Speicherzelle der zweiten Schicht der 3D-Speicherzellenanordnung, und mindestens einen der folgenden Vorgänge: Feststellen, in Reaktion darauf, dass der zweite Lesestrom einer jeden Speicherzelle der zweiten Schicht der 3D-Speicherzellenanordnung nicht gleich einem zweiten erwarteten Lesestrom ist, dass die zweite Speicherzelle der zweiten Schicht der 3D-Speicherzellenanordnung ausgefallen ist; oder Feststellen, in Reaktion darauf, dass der zweite Lesestrom einer jeden Speicherzelle der zweiten Schicht der 3D-Speicherzellenanordnung gleich einem zweiten erwarteten Lesestrom ist, dass die zweite Speicherzelle der zweiten Schicht der 3D-Speicherzellenanordnung nicht ausgefallen ist.
  18. Verfahren nach einem der Ansprüche 14 bis 17, wobei das Durchführen des Lesevorgangs einer jeden Speicherzelle der ersten Schicht der 3D-Speicherzellenanordnung Folgendes umfasst: Aktivieren einer jeden Zeile von Speicherzellen der ersten Schicht der 3D-Speicherzellenanordnung in Reaktion auf eine erste Wort-Leitungsspannung auf jeder Wort-Leitung der ersten Schicht der 3D-Speicherzellenanordnung; Aktivieren einer jeden Spalte von Speicherzellen der ersten Schicht der 3D-Speicherzellenanordnung in Reaktion auf eine erste Bit-Leitungsspannung auf jeder Bit-Leitung der ersten Schicht der 3D-Speicherzellenanordnung und eine erste Source-Leitungsspannung auf jeder Source-Leitung in der ersten Schicht der 3D-Speicherzellenanordnung; Deaktivieren einer jeden Zeile von Speicherzellen anderer Schichten der 3D-Speicherzellenanordnung in Reaktion auf eine zweite Wort-Leitungsspannung auf jeder Wort-Leitung in den anderen Schichten der 3D-Speicherzellenanordnung; und Deaktivieren einer jeder Spalte von Speicherzellen der anderen Schichten der 3D-Speicherzellenanordnung in Reaktion auf eine zweite Bit-Leitungsspannung auf jeder Bit-Leitung der anderen Schichten der 3D-Speicherzellenanordnung und eine zweite Source-Leitungsspannung auf jeder Source-Leitung der anderen Schichten der 3D-Speicherzellenanordnung.
  19. Speicherschaltung, die Folgendes umfasst: eine erste Speicherzellenanordnung auf einer ersten Schicht; eine zweite Speicherzellenanordnung auf einer zweiten Schicht, die sich von der ersten Schicht unterscheidet; eine erste Decoder-Schaltung, die mit der ersten Speicherzellenanordnung und der zweiten Speicherzellenanordnung über eine Mehrzahl von Wort-Leitungen gekoppelt ist; eine zweite Decoder-Schaltung, die mit der ersten Speicherzellenanordnung und der zweiten Speicherzellenanordnung durch eine Mehrzahl von Bit-Leitungen und eine Mehrzahl von Source-Leitungen gekoppelt ist, wobei die erste Decoder-Schaltung und die zweite Decoder-Schaltung dazu konfiguriert sind, einen Schreibvorgang einer jeden Speicherzelle der ersten Speicherzellenanordnung und der zweiten Speicherzellenanordnung gleichzeitig durchführen; und eine Leseschaltung, die mit mindestens der ersten Speicherzellenanordnung und der zweiten Speicherzellenanordnung gekoppelt ist und dazu konfiguriert ist, einen Lesevorgang einer jeden Speicherzelle der ersten Speicherzellenanordnung und der zweiten Speicherzellenanordnung gleichzeitig durchführen.
  20. Speicherschaltung nach Anspruch 19, wobei die erste Speicherzellenanordnung oder die zweite Speicherzellenanordnung Folgendes umfasst: eine Anordnung von NAND-Speicherzellen; oder eine Anordnung von NOR-Speicherzellen.
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