DE112018006212T5 - Verfahren und System zur Reduktion einer Programmierungsstörungsverschlechterung in einem Flash-Speicher - Google Patents

Verfahren und System zur Reduktion einer Programmierungsstörungsverschlechterung in einem Flash-Speicher Download PDF

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Pranav Kalavade
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Abstract

Die Reduktion einer Programmierungsstörungsverschlechterung in einem Flash-Speicherzellen-Array wird durch das selektive Schalten von Wortleitungsspannungspegeln in einer Sequenz erleichtert, welche die Wahrscheinlichkeit des Einfangens von Elektronen in Speicherzellenkanälen reduziert. Während einer Programmverifikationsoperation für eine Speicherzelle in einer Speicherzellenkette schaltet ein Flash-Speichersystem Wortleitungsspannungspegel von hoch auf tief für Schnittstellenwortleitungen, vor dem Schalten von Wortleitungsspannungspegeln von hoch auf tief für andere Wortleitungen in einer Speicherzellenkette. Das selektive Schalten von Wortleitungen in einer Sequenz in der Speicherzellenkette ermöglicht es Elektronen, zu Erde oder zu einer Quellenspannung durch obere und untere Auswahl-Gates zu migrieren.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung betrifft Systeme und Verfahren zur Verbesserung der Flash-Speicherleistung.
  • ALLGEMEINER STAND DER TECHNIK
  • Einige Typen von Flash-Speichern weisen Speicherzellen auf, die jeweils auf mehrere Ebenen programmiert werden können. Anstelle des einfachen Speicherns einer Ladung oder Spannung, die eine logische „1“ oder „0“ darstellt, können die Speicherzellen verschiedenen Ladungsmengen speichern, die zum Beispiel Ebenen 0, 1 und 2, oder Ebenen 0, 1, 2, 3, 4, 5, 6 und 7 darstellen. Diese Tri-Level Cell („TLC“) Speicher oder Multi-Level Cell („MLC“) Speicher expandieren die Menge an Informationen, die in einer einzelnen Zelle gespeichert werden, diese expansiven Merkmale sind jedoch kostspielig.
  • Eine der Schwierigkeiten oder eines der Probleme, die mit TLC oder MLC Speichern assoziiert sind, ist, dass bestimmte Bedingungen verursachen können, dass ein Wert oder eine Ebene, die in einer Zelle gespeichert sind, unweigerlich geändert wird, was effektiv bewirkt, dass die Speicherzelle fehlprogrammiert wird. Flash-Speicherzellen speichern verschiedene Ladungsmengen in einem schwebenden Gate der Speicherzelle, um die Schwellenspannung des Transistors zu ändern, der die Speicherzelle darstellt. Wenn eine Programmierungsspannung höher ist als vorhergesehen oder wenn mehr Elektronen (als vorhergesehen werden) an dem Kanal der Speicherzelle verfügbar sind, die inhibiert wird, kann ein Fowler-Nordheim Tunneling dann zu einer unweigerlichen Überprogrammierung einer Speicherzelle führen, was ein Typ einer Programmierungsstörung ist.
  • Figurenliste
  • Merkmale und Vorteile verschiedener Ausführungsformen des beanspruchten Gegenstands werden im Laufe der folgenden detaillierten Beschreibung ersichtlich und mit Bezugnahme auf die Zeichnungen, in denen ähnliche Bezugszahlen ähnliche Teile bezeichnen und in denen:
    • 1 ein Beispiel einer schematischen Darstellung ist, die ein veranschaulichendes System zeigt, das ein Wortleitungsschalten sequenziert, um eine Programmierungsstörungsverschlechterung in Flash-Speicherzellen zu reduzieren, gemäß mindestens einer hier beschriebenen Ausführungsform;
    • 2 ein Beispiel einer vereinfachten abgeschnittenen Seitenansicht einer Speicherzellenkette eines Speicher-Arrays ist, gemäß mindestens einer hier beschriebenen Ausführungsform;
    • 3 ein veranschaulichendes Zeitdiagramm zur Reduktion einer Programmierungsstörungsverschlechterung in einem Flash-Speicher ist, gemäß mindestens einer hier beschriebenen Ausführungsform;
    • 4 ein ausgearbeitetes logisches Flussdiagramm eines veranschaulichenden Verfahrens zur Reduktion einer Programmierungsstörungsverschlechterung in einem Flash-Speicher ist, gemäß mindestens einer hier beschriebenen Ausführungsform;
    • 5 ein ausgearbeitetes logisches Flussdiagramm eines veranschaulichenden Verfahrens zur Reduktion einer Programmierungsstörungsverschlechterung in einem Flash-Speicher ist, gemäß mindestens einer hier beschriebenen Ausführungsform; und
    • 6A und 6B Beispiele von Diagrammen sind, die potentielle Abnahmen der Programmierungsstörungsverschlechterung durch die Implementierung einer oder mehrerer geoffenbarten Ausführungsformen veranschaulichen, gemäß mindestens einer hier beschriebenen Ausführungsform.
  • Obwohl die folgende detaillierte Beschreibung fortgesetzt wird, indem auf veranschaulichende Ausführungsformen Bezug genommen wird, sind viele Alternativen, Modifikationen und Variationen davon für Fachleute ersichtlich.
  • DETAILLIERTE BESCHREIBUNG
  • Die Reduktion einer Programmierungsstörungsverschlechterung in einem Flash-Speicherzellen-Array wird durch das selektive Schalten von Wortleitungsspannungspegeln in einer Sequenz erleichtert, welche die Wahrscheinlichkeit des Einfangens von Elektronen in Speicherzellenkanälen reduziert. Während einer Programmverifikationsoperation für eine Speicherzelle in einer Speicherzellenkette schaltet ein Flash-Speichersystem Wortleitungsspannungspegel von hoch auf tief für Schnittstellenwortleitungen, vor dem Schalten von Wortleitungsspannungspegeln von hoch auf tief für andere Wortleitungen in einer Speicherzellenkette. Das selektive Schalten von Wortleitungen in einer Sequenz in der Speicherzellenkette ermöglicht es Elektronen, zu Erde oder zu einer Quellenspannung durch obere und untere Auswahl-Gates zu migrieren.
  • Das Programmieren von Single-Level Cell („SLC“), Multi-Level Cell („MLC“) oder Tri-Level Cell („TLC“) Speicherzellen umfasst das wiederholte Anlegen einer Spannung, das Testen der Schwellenspannung der Speicherzelle und das Anlegen einer erhöhten Programmierungsspannung an die Speicherzelle, bis das schwebende Gate genügend Ladung speichert, um einen vorherbestimmten Spannungspegel (Vth) zu halten. Gleichzeitig gibt es auch einige Zellen, die überhaupt nicht programmiert werden (Level 0 „L0“ Zellen), diese nützen jedoch dieselbe WL gemeinsam mit den Zellen, die auf eine höhere Ebene programmiert werden. Diese L0 Zellen sind jene, die während der Programmierung inhibiert werden müssen, was durch ein Boosting des Spannungspegels des Kanals der L0 Zellen (oder anderer Zellen entlang der Wortleitung) erfolgt.
  • Zwischen dem Anlegen eines ersten Programmierungsspannungspegels und eines zweiten (erhöhten) Programmierungsspannungspegels, reduziert das Erhöhen der Menge freier Elektronen in dem Kanal der Speicherzelle, die inhibiert wird, die Kanal-Boosting-Spannung des inhibierten Kanals und erhöht demgemäß die Menge an Ladung, die zu dem schwebenden Gate geht, durch ein Fowler-Nordheim Tunneling („FNT“).
  • Dreidimensionale (3D) Flash-Speicher, wie 3D NAND Flash-Speicher, nützen Oxidsäulen, die von schwebenden Gates umgeben sind und Gates steuern, um eine Speicherzellenkette von Speicherzellen zu definieren. Die Säulen wurden ausreichend hoch, so dass jede Säule in 2 Phasen aufgewachsen wird, einem unteren Deck und einem oberen Deck. Da die Ausrichtung von Kanälen schwierig ist, wird das untere Deck elektrisch mit dem oberen Deck mit einem dotierten Schnittstellenstecker gekoppelt. Der dotierte Schnittstellenstecker kann ein hochdotiertes N+ Silicium sein, das leicht Elektronen ansprechend auf ein elektrisches Feld erzeugt. Der Schnittstellenstecker trägt leichter Elektronen bei als ein geringfügig P-dotiertes Volumen oder Substrat und kann eine Quelle von überschüssigen oder unerwünschten Mengen an Elektronen sein.
  • Gemäß einer Ausführungsform wird eine Speichersteuereinheit bereitgestellt. Die Speichersteuereinheit umfasst Ladungsentleerungslogik, um eine Sequenz von Wortleitungsschaltoperationen während einer Programmierungsverifikationsoperation eines Speicher-Arrays zu definieren, gemäß einer Ausführungsform. Die Sequenz von Wortleitungsschaltoperationen kann eine Ladungsentleerung eines Kanals mindestens einer Speicherzellenkette eines Speicher-Arrays freigeben, gemäß einer Ausführungsform.
  • In einer Ausführungsform weist die Speichersteuereinheit auch Wortleitungssteuerlogik auf, um, während der Programmierungsverifikationsoperation, erste Wortleitungen des Speicher-Arrays von einem ersten Spannungspegel auf einen zweiten Spannungspegel vor dem Schalten von zweiten Wortleitungen des Speicher-Arrays von dem ersten Spannungspegel auf den zweiten Spannungspegel zu schalten.
  • Gemäß einer Ausführungsform wird ein System bereitgestellt. Das System weist ein Speicher-Array mit einer Vielzahl von Speicherzellen auf, das Speicher-Array weist mindestens eine Speicherzellenkette auf, und das Speicher-Array weist erste Wortleitungen und zweite Wortleitungen auf, gemäß einer Ausführungsform. Das System umfasst eine Speichersteuereinheit, gemäß einer Ausführungsform. Die Speichersteuereinheit weist Ladungsentleerungslogik auf, um eine Sequenz von Wortleitungsschaltoperationen während einer Programmverifikationsoperation des Speicher-Arrays zu definieren, gemäß einer Ausführungsform. Die Sequenz von Wortleitungsschaltoperationen kann eine Ladungsentleerung eines Kanals der mindestens einen Speicherzellenkette des Speicher-Arrays freigeben, gemäß einer Ausführungsform. Die Speichersteuereinheit weist Wortleitungssteuerlogik auf, um, während der Programmverifikationsoperation, die ersten Wortleitungen des Speicher-Arrays von einem ersten Spannungspegel auf einen zweiten Spannungspegel vor dem Schalten der zweiten Wortleitungen des Speicher-Arrays von dem ersten Spannungspegel auf den zweiten Spannungspegel zu schalten, gemäß einer Ausführungsform.
  • Gemäß einer Ausführungsform wird eine computerlesbare Speichervorrichtung bereitgestellt. Die computerlesbare Speichervorrichtung weist Instruktionen auf, die, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, zu einer Reihe von Operationen führen, gemäß einer Ausführungsform. Die Operationen können, während einer Programmverifikationsoperation, Spannungspegel für Schnittstellenwortleitungen von einem ersten Spannungspegel auf einen zweiten Spannungspegel schalten, gemäß einer Ausführungsform. Die Operationen können Spannungspegel für andere Wortleitungen von einem dritten Spannungspegel auf einen vierten Spannungspegel schalten, nachdem die Spannungspegel für die Schnittstellenwortleitungen von dem ersten Spannungspegel auf den zweiten Spannungspegel schalten, gemäß einer Ausführungsform.
  • Gemäß einer Ausführungsform wird ein Verfahren bereitgestellt. Das Verfahren umfasst: Schalten, während einer Programmverifikationsoperation, von Spannungspegeln für Schnittstellenwortleitungen von einem ersten Spannungspegel auf einen zweiten Spannungspegel, gemäß einer Ausführungsform. Das Verfahren umfasst: Schalten von Spannungspegeln für andere Wortleitungen von einem dritten Spannungspegel auf einen vierten Spannungspegel, nachdem die Spannungspegel für die Schnittstellenwortleitungen von dem ersten Spannungspegel auf den zweiten Spannungspegel schalten, gemäß einer Ausführungsform.
  • Wie hier verwendet, bezieht sich der Ausdruck Programmverifikationsoperation auf eine Operation, die verwendet wird, um die Schwellenspannung einer Speicherzelle zu verifizieren, nachdem ein Versuch, die Speicherzelle zu programmieren, gemacht wurde. Das Flash-Speichersystem (z.B. die Speichersteuereinheit) legt eine Programmierungsspannung an das Steuer-Gate der Speicherzelle an, um die Speicherzelle zu programmieren, legt eine Verifikationsspannung an die Speicherzelle an, um die Schwellenspannung („Vth“) zu testen, und wiederholt die Programmierungsoperation (mit einer höheren Spannung) und die Verifikationsoperation, bis die Speicherzelle auf eine gewünschte Schwellenspannung programmiert ist.
  • Wie hier verwendet, bezieht sich der Ausdruck Programmierungsstörung auf eine programmierte Speicherzellenebene, die unweigerlich auf eine unbeabsichtigte Speicherzellenebene während einer Programmierungsoperation erhöht wird. Der Ausdruck Programmierungsstörung kann sich auch auf eine Fehlprogrammierung einer Speicherzellenebene mit einem Fowler-Nordheim Tunneling aufgrund eines unbeabsichtigten Übermaßes an Elektronen in dem Kanal einer Speicherzelle, die inhibiert wird, beziehen.
  • Wie hier verwendet, bezieht sich der Ausdruck inhibieren auf die Erhöhung des Kanalspannungspegels von Speicherzellen, die nicht programmiert werden, während eine oder mehrere Zellen in einer physischen Speicherseite programmiert werden. Zum Beispiel werden am Beginn der Programmierung alle Zellen gelöscht, und verschiedene Zellen werden auf verschiedene Ebenen programmiert. Um zu verhindern, dass eine L0 Zelle auf eine Ebene größer als L0 programmiert wird, wird (werden) die L0 Zelle(n) inhibiert, während die Wortleitung für die L0 Zelle(n) Programmierungsimpulse empfangen, um zu verhindern, dass eine L1 Zelle auf eine Ebene größer als L1 programmiert wird, wird (werden) die L1 Zelle(n) inhibiert, nachdem die L1 Zelle(n) die L1 Verifikationsoperation besteht (bestehen), um zu verhindern, dass eine L2 Zelle auf eine Ebene größer als L2 programmiert wird, wird (werden) die L2 Zelle(n) inhibiert, nachdem die L2 Zelle(n) die L2 Verifikationsoperation besteht (bestehen), usw. Das Inhibieren wird durch ein Boosting des Kanals vorgenommen. Zum Beispiel wird für einen Progammierungsspannungspegel von 20 V der Kanal auf 10 V (oder irgendeine ähnliche Spannung) geboostet, so dass das Spannungspotential quer über das Steuer- und schwebende Gate auf 10 V begrenzt wird, was für ein effektives Fowler-Nordheim Tunneling zu niedrig ist. Wenn der Kanal nicht geboostet wird (während der Programmierung), wird die Zelle einen 20 V Spannungsabfall erfahren, und das Fowler-Nordheim Tunneling wird große Mengen an Elektroneninjektionen in das schwebende Gate verursachen.
  • 1 veranschaulicht ein Blockbild eines Systems 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Das System 100 kann einer Rechenvorrichtung entsprechen, umfassend, jedoch nicht beschränkt auf einen Server, einen Workstation-Computer, einen Desktop-Computer, einen Laptop-Computer, einen Tablet-Computer (z.B. iPad®, GalaxyTab® und dgl.), einen ultraportablen Computer, einen ultramobilen Computer, einen Netbook Computer und/oder einen Subnetbook Computer; ein Mobiltelefon, umfassend, jedoch nicht beschränkt auf ein SmartPhone (z.B. iPhone®, auf Android® basierendes Telefon, Blackberry®, auf Symbian® basierendes Telefon, auf Palm® basierendes Telefon usw.) und/oder ein Feature Phone.
  • Das System 100 kann einen Prozessor 102, der kommunikativ mit einem Chipsatz 104 gekoppelt ist, periphere Vorrichtung(en) 106 und einen Speicher 108 aufweisen, gemäß einer Ausführungsform. Der Prozessor 102, der Chipsatz 104, die periphere(n) Vorrichtung(en) 106 und der Speicher 108 sind kommunikativ und/oder physisch miteinander durch einen oder mehrere Busse 110 gekoppelt, gemäß einer Ausführungsform. Der Prozessor 102 kann einem Einzelkern- oder einem Mehrkern-Universalprozessor entsprechen, wie jene, die von der Intel® Corporation hergestellt werden, usw., gemäß einer Ausführungsform. Der Chipsatz 104 kann zum Beispiel einen Satz von elektronischen Komponenten aufweisen, der den einen oder mehrere Busse 110 umfasst, um eine Kommunikation zwischen Komponenten des Systems zu erleichtern, und der einen Datenfluss zwischen dem Prozessor 102, dem Speicher 108 und der (den) peripheren Vorrichtung(en) 106 verwaltet, gemäß einer Ausführungsform. Die periphere(n) Vorrichtungen 106 kann (können) zum Beispiel eine Benutzerschnittstellenvorrichtung(en) aufweisen, umfassend eine Anzeige, eine Berührungsbildschirmanzeige, einen Drucker, ein Keypad, eine Tastatur, verdrahtete und/oder drahtlose Kommunikationslogik, und eine Speichervorrichtung(en) (einschließlich Festplattenlaufwerke, Solid State Laufwerke und entfernbarer Medien) usw., gemäß einer Ausführungsform. Es ist anzumerken, dass das System 100 zur leichten Veranschaulichung und Beschreibung vereinfacht wird.
  • Der Speicher 108 ist mit dem Prozessor 102 gekoppelt und ist dafür ausgelegt, um Instruktionen zu empfangen, Adressen zu empfangen, Daten zu empfangen, und Daten an den Prozessor 102 und an den Bus 110 zu liefern, ansprechend auf eine oder mehrere Instruktionen, die von dem Prozessor 102 empfangen werden, gemäß einer Ausführungsform. Der Speicher 108 kann ein Speicherpaket sein, das eine oder mehrere Speichersteuereinheiten und ein oder mehrere Speicher-Arrays aufweist, der Speicher 108 kann eine Vielzahl von Speicherchips aufweisen, oder der Speicher 108 kann ein einzelner Speicherchip sein, gemäß verschiedenen Ausführungsformen. Der Speicher 108 kann ein nicht flüchtiger Speicher sein, z.B. ein Speichermedium, das keine Energie benötigt, um den Zustand von Daten zu halten, die von dem Speichermedium gespeichert werden, gemäß einer Ausführungsform. Ein nicht flüchtiger Speicher kann umfassen, ist jedoch nicht beschränkt auf einen NAND Flash-Speicher (z.B. Single-Level Cell („SLC“), Multi-Level Cell („MLC“), Tri-Level Cell („TLC“), Quad-Level Cell („QLC“) oder irgendein anderer NAND), NOR Speicher, Solid State Speicher (z.B. planarer oder dreidimensionaler (3D) NAND Flash-Speicher oder NOR Flash-Speicher), Speichervorrichtungen, die ein Chalkogenid-Phasenänderungsmaterial verwenden (z.B. Chalkogenidglas), Byte-adressierbare nicht flüchtige Speichervorrichtungen, ferroelektrische Speicher, Siliciumoxidnitridoxidsilicium- (SONOS) Speicher, Polymerspeicher (z.B. ferroelektrische Polymerspeicher), Byte-adressierbare 3D Crosspoint Speicher mit wahlfreiem Zugriff, ferroelektrische Transistorspeicher mit wahlfreiem Zugriff (Fe-TRAM), magnetoresistive Speicher mit wahlfreiem Zugriff (MRAM), Phasenänderungsspeicher (PCM, PRAM), resistive Speicher, ferroelektrische Speicher (F-RAM, FeRAM), Spin Transfer Torque Speicher (SST), thermisch unterstütze Schaltspeicher (TAS), Millipede Speicher, Speicher mit schwebendem Gate-Übergang (FJG RAM), Speicher mit magnetischem Tunnelübergang (MTJ), Speicher mit elektrochemischen Zellen (ECM), binäre Oxidfilament-Zellspeicher, Schnittstellenschaltspeicher, Batterie-unterstütze RAM, Ovonic Speicher, Nanodraht-Speicher, elektrisch löschbare programmierbare Nurlesespeicher (EEPROM) usw. In einigen Ausführungsformen kann der Byte-adressierbare 3D Crosspoint Speicher mit wahlfreiem Zugriff eine transistorlose stapelbare Crosspoint Architektur aufweisen, in der Speicherzellen an den Schnittpunkten von Wortleitungen und Bitleitungen sitzen und individuell adressierbar sind, und in denen die Bitspeicherung auf einer Änderung des Volumens oder der Kanalresistenz basiert, gemäß verschiedenen Ausführungsformen.
  • Der Speicher 108 weist eine Speichersteuereinheit 112 auf, die dafür ausgelegt ist, um ein Speicher-Array 114 zu adressieren, in dieses zu schreiben und daraus zu lesen, gemäß einer Ausführungsform. Die Speichersteuereinheit 112 ist dafür ausgelegt, um Speicherzugriffsoperationen, z.B. eine Zielspeicherzelle zu lesen und/oder in eine Zielspeicherzelle zu schreiben, ECC Prüfoperationen und Speicherzellen-Wiederherstellungsoperationen vorzunehmen, gemäß einer Ausführungsform. Die Speichersteuereinheit 112 kann teilweise oder vollständig in dem Speicherchip für das Speicher-Array 114 implementiert sein oder kann teilweise oder vollständig extern von dem Speicherchip für das Speicher-Array 114 implementiert sein, gemäß verschiedenen Ausführungsformen. Das Speicher-Array 114 weist eine Vielzahl von Speicherzellen auf, die in einer oder mehreren Ketten (z.B. Säulen), Seiten (z.B. Wortleitungen oder Reihen), Blöcken, Kacheln und Ebenen von Speicherzellen organisiert sind, gemäß einer Ausführungsform.
  • Die Speichersteuereinheit 112 verwendet Bitleitungssteuerlogik und Wortleitungssteuerlogik, um das Speicher-Array 114 zu adressieren und darauf zuzugreifen, gemäß einer Ausführungsform. Die Speichersteuereinheit 112 weist Bitleitungssteuerlogik 116 auf, die eine Vielzahl von Bitleitungen 118 steuert (individuell, zum Beispiel Bitleitung 118a), gemäß einer Ausführungsform. Die Bitleitungssteuerlogik 116 weist Steuereinheitlogik auf (z.B. um zwischen Inhibieren, Programmieren, Löschen und Lesen von Spannungspegeln für die Vielzahl von Bitleitungen 118 umzuschalten), gemäß einer Ausführungsform.
  • Die Speichersteuereinheit 112 weist Wortleitungssteuerlogik 120 auf, die Spannungspegel an eine Vielzahl von Wortleitungen 122 anlegt (individuell, zum Beispiel Wortleitung 122a), gemäß einer Ausführungsform. Die Wortleitungssteuerlogik 120 weist einen oder mehrere Spannungsregler auf, die einen oder mehrere Spannungspegel generieren, um auf Speicherzellen (z.B. Speicherzellen 124, 126) des Speicher-Arrays 114 zuzugreifen, diese zu lesen, zu programmieren und/oder zu löschen, gemäß einer Ausführungsform.
  • Die Wortleitungssteuerlogik 120 ist dafür ausgelegt, um Zielwortleitungsadresse(n) von der Speichersteuereinheit 112 zu empfangen, und um Wortleitungen zum Lesen (oder für Schreiboperationen) auszuwählen oder darauf zuzugreifen, gemäß einer Ausführungsform. Zum Beispiel kann die Wortleitungssteuerlogik 120 dafür ausgelegt sein, um eine Zielwortleitung durch Koppeln einer Wortleitungsauswahlvorspannung von einem Spannungsregler mit der Zielwortleitung auszuwählen. Die Wortleitungssteuerlogik 120 kann dafür ausgelegt sein, um eine Zielwortleitung durch Entkoppeln der Zielwortleitung von der Wortleitungsauswahlvorspannung und/oder durch Koppeln einer Wortleitungsabwahlvorspannung mit der Wortleitung abzuwählen, gemäß einer Ausführungsform. Die Wortleitungssteuerlogik 120 weist globale Wortleitungstreiber auf, gemäß einer Ausführungsform. Die Wortleitungssteuerlogik 120 weist Auswahl-Gate-Source- („SGS“) und Auswahl-Gate-Drain- („SGD“ Treiber auf, gemäß einer Ausführungsform. Der Spannungsregler ist ein Wortleitungs- („WL“) Regler, gemäß einer Ausführungsform. Die Wortleitungssteuerlogik 120 wird mindestens teilweise unter dem Speicher-Array 114 zum Beispiel unter Verwendung von CMOS under array- („CUA“) Herstellungstechniken hergestellt, gemäß einer Ausführungsform.
  • Die Speichersteuereinheit 112 kann zusätzliche Logik aufweisen, um Speicher-Array-Operationen und Kommunikationen mit einem oder mehreren von dem Prozessor 102, dem Chipsatz 104 und der (den) peripheren Vorrichtung(en) 106 zu erleichtern, gemäß einer Ausführungsform. Die Speichersteuereinheit 112 kann eines oder mehrere umfassen von Speichersteuereinheitlogik 128, Fehlerspeicher 130, Abfühlschaltungen 132, ECC Logik 134, Wiederherstellungslogik 136, Parameterspeicher 138 und einer Stromquelle 140, gemäß einer Ausführungsform. Die Speichersteuereinheitlogik 128 kann dafür ausgelegt sein, um Operationen vorzunehmen, die mit der Speichersteuereinheit 112 assoziiert sind. Zum Beispiel kann die Speichersteuereinheitlogik 128 Kommunikationen mit dem Prozessor 102 verwalten und kann dafür ausgelegt sein, um eine oder mehrere Zielwortleitungen zu identifizieren, die mit jeder empfangenen Speicheradresse assoziiert sind (z.B. in einer Leseanforderung). Der Fehlerspeicher 130 weist den Ausfalltyp für Speicherlese- oder -zugriffsausfälle auf, gemäß einer Ausführungsform. Die Abfühlschaltungen 132 können dafür ausgelegt sein, um eine Menge an Strom zu detektieren, der durch eine Speicherzelle fließt, z.B. während einer Leseoperation, gemäß einer Ausführungsform. Die ECC Logik 134 ist dafür ausgelegt, um eine Fehlerprüffunktionalität für die Speichersteuereinheit 112 bereitzustellen, gemäß einer Ausführungsform. Die Wiederherstellungslogik 136 ist dafür ausgelegt, um die Wiederherstellung eines fehlgeschlagenen Lesens/Schreibens für assoziierte Speicherzellen zu verwalten, die von der ECC Logik 134 und/oder Speichersteuereinheitlogik 128 identifiziert werden, gemäß einer Ausführungsform. Der Parameterspeicher 138 ist dafür ausgelegt, um die Anzahl benachbarter Speicherzellen zu speichern, um Parameter auszuwählen und zu speichern, die mit einer Sequenz von Wiederherstellungsimpulsen assoziiert sind. Die Anzahl benachbarter Speicherzellen, die auszuwählen sind, kann mindestens teilweise auf dem Ausfalltyp (z.B. Lesen/Schreiben), der Speicher-Array-Dichte und/oder dem maximalen Strom basieren, der von der Stromquelle 140 verfügbar ist, gemäß einer Ausführungsform. Die Stromquelle 140 liefert Strom an einen oder mehrere Abschnitte des Speichers 108, gemäß einer Ausführungsform.
  • Die Speichersteuereinheit 112 weist Ladungsentleerungslogik 142 auf, die bewirkt, dass die Wortleitungssteuerlogik 120 die Wortleitungen 122 in einer Sequenz schaltet, welche die Wahrscheinlichkeit einer Programmierungsstörungsverschlechterung verringert, gemäß einer Ausführungsform. Die Ladungsentleerungslogik 142 gibt die Wortleitungssteuerlogik 120 frei, um die Wortleitungen 122 von einem oder mehreren ersten Spannungspegeln auf einen oder mehrere zweite Spannungspegel in einer Sequenz zu schalten, die reduziert, dass negative Ladung (z.B. Elektronen) in einem oder mehreren Abschnitten eines Kanals in einer Speicherzellenkette während einer Programmverifikationsoperation eingefangen werden, gemäß einer Ausführungsform. Die Ladungsentleerungslogik 142 weist eine Wortleitungsschaltsequenz-Logik 144 auf und weist eine Wortleitungsschaltzeitverzögerungs-Logik 146 auf, gemäß einer Ausführungsform. Die Wortleitungssteuerlogik 120 legt eine oder mehrere von der Wortleitungsschaltsequenz-Logik 144 und der Wortleitungsschaltzeitverzögerungs-Logik 146 an die Wortleitungen 122 während einer Programmverifikationsoperation für das Speicher-Array 114 an, gemäß einer Ausführungsform.
  • Als veranschaulichendes Beispiel kann während einer Programmverifikationsoperation die Wortleitungssteuerlogik 120 die Ladungsentleerungslogik 142 implementieren, um: zuerst Schnittstellenwortlietungen 148 auszuschalten, zweitens andere Wortleitungen 150 auszuschalten (individuell, obere andere Wortleitungen 150a und untere andere Wortleitungen 150b), und drittens Auswahl-Gate-Wortleitungen 152 auszuschalten (individuell, obere Auswahl-Gate-Wortleitungen 152a und untere Auswahl-Gate-Wortleitungen 152b), gemäß einer Ausführungsform. Wenn die Speicherzelle 124 zum Beispiel auf die Programmierungsebene 7 programmiert wird, und die Speicherzelle 126 zum Beispiel bereits auf die Programmierungsebene 0 programmiert war, kann dann das sequentielle Schalten der Wortleitungen (wie hier geoffenbart) die Wahrscheinlichkeit einer Störung (z.B. Hochprogrammierung) der Programmierungsebene der Speicherzelle 126 senken, die eine Wortleitung mit der Speicherzelle 124 gemeinsam nützt, gemäß einer Ausführungsform. In einer Ausführungsform verwendet die Wortleitungssteuerlogik 120 die Wortleitungsschaltsequenz-Logik 144, um anfänglich die Schnittstellenwortleitungen 148 zu schalten und anschließend die anderen Wortleitungen zu schalten (inklusive der anderen Wortleitungen 150 und der Auswahl-Gate-Wortleitungen 152), gemäß einer Ausführungsform. In einer Ausführungsform verwendet die Wortleitungssteuerlogik 120 die Wortleitungsschaltzeitverzögerungs-Logik 146 als Zeitverzögerungen zwischen dem Schalten der Schnittstellenwortleitungen 148, der anderen Wortleitungen 150 und der Auswahl-Gate-Wortleitungen 152 von einem oder mehreren ersten Spannungspegeln auf einen oder mehrere zweite Spannungspegel.
  • 2 veranschaulicht eine vereinfachte abgeschnittene Seitenansicht einer Speicherzellenkette 200 des Speicher-Arrays 114 von 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Wortleitungssteuerlogik 120 ist dafür ausgelegt, um einige der Wortleitungen des Speicher-Arrays 114 vor anderen der Wortleitungen aus (oder tief) zu schalten oder abzuwählen, um eine Fehlprogrammierung (z.B. Programmierungsstörungsverschlechterung) von Speicherzellen in dem Speicher-Array 114 zu reduzieren, gemäß einer Ausführungsform. Die Wortleitungssteuerlogik 120 ist dafür ausgelegt, um sequentiell Wortleitungen von einem oder mehreren ersten Spannungspegeln auf einen oder mehrere zweite Spannungspegel während einer Programmverifikationsoperation zu schalten, mindestens teilweise auf der Basis der Ladungsentleerungslogik 142, der Wortleitungschaltsequenz-Logik 144 und/oder der Wortleitungsschaltzeitverzögerungs-Logik 146, gemäß einer Ausführungsform.
  • Das Speicher-Array 114 weist eine Vielzahl von Speicherzellen auf, die in eine oder mehrere Ketten, Seiten, Blöcke, Ebenen und Kacheln von Speicherzellen organisiert sind, gemäß einer Ausführungsform. Die Speicherzellenkette 200 ist ein Beispiel einer Speicherzellenkette des Speicher-Arrays 114, gemäß einer Ausführungsform. Die Speicherzellenkette 200 umfasst ein unteres Deck 202 von Speicherzellen und ein oberes Deck 204 von Speicherzellen auf, gemäß einer Ausführungsform. Die Speicherzellen des unteren Decks 202 und des oberen Decks 204 können mit einer Anzahl schwebender Gates 206 und mit einer Anzahl von Steuergates 208 gebildet sein, gemäß einer Ausführungsform. Die schwebenden Gates 206 und die Steuergates 208 sind so veranschaulicht, dass sie sich auf beiden Seiten eines unteren Säulenoxids 210 und auf beiden Seiten eines oberen Säulenoxids 212 befinden, gemäß einer Ausführungsform. Dies ist eine vereinfachte Darstellung eines Querschnitts einer Implementierung eines 3D NAND Flash-Speichers, gemäß mindestens einer hier geoffenbarten und beschriebenen Ausführungsform.
  • Die schwebenden Gates 206 speichern Ladungen, welche die Schwellenspannungen („Vth“) für die Transistoren, welche die Speicherzellen darstellen, beeinflussen und mindestens teilweise definieren, gemäß einer Ausführungsform. TLC Speicherzellen sind in der Lage, eine Ladung zu speichern, die für einen bis zu 3-Bit Digitalwert repräsentativ sind, gemäß einer Ausführungsform. Die Speicherzellen der Speicherzellenkette 200 und des Speicher-Arrays 114 können die TLC Speicherzellen sein, die jeweils eine von einer Anzahl von Programmierungsebenen (z.B. L0 bis L7) speichern können, gemäß einer Ausführungsform. Tabelle 1 umfasst Programmierungsebeneninformationen für ein Beispiel einer TLC Speicherzelle, die in den Speicherzellen des Speicher-Arrays 114 implementiert werden kann, gemäß einer Ausführungsform. Die Programmierungsebenen umfassen L0, L1, L2, L3, L4, L5, L6 und L7, gemäß einer Ausführungsform. Eine Speicherzelle kann dafür ausgelegt sein, um mehr oder weniger Programmierungsebenen zu speichern, gemäß einer Ausführungsform. Eine effektive Programmierungs- (z.B. maximale) Spannung, die an ein TABELLE 1
    Programmierungsebene Effektive Programmierungsspannung (WL Spannung - Kanalinhibierungsspannung) Schwellenspannung Digitalwert
    L0 10.8 V -.5 V 111
    L1 15 V .5 V 011
    L2 16 V 1.4 V 001
    L3 17 V 2.1 V 101
    L4 17.7 V 2.6 V 100
    L5 18.7V 3.3 V 000
    L6 19.7 V 4.0 V 010
    L7 20.8 V 4.8 V 110
    Steuer-Gate 208 angelegt werden kann, um eine Speicherzelle auf eine spezifische Programmierungsebene zu programmieren, ist in Tabelle 1 angegeben, gemäß einer Ausführungsform. In der Praxis wird ein Programmierungsspannungspegel an eine Speicherzelle während einer Programmierungsoperation angelegt, und die Schwellenspannung der Speicherzelle wird in einer anschließenden Verifikationsoperation verifiziert, gemäß einer Ausführungsform. Wenn die Programmierungsebene durch das Anlegen des Programmierungsspannungspegels nicht erzielt wird, wird der Programmierungsspannungspegel dann erhöht, die Speicherzelle wird erneut programmiert, und die Speicherzellen-Schwellenspannung wird durch eine andere Verifikationsoperation getestet oder verifiziert, gemäß einer Ausführungsform. Dieser Prozess wird wiederholt, bis die Speicherzelle die beabsichtigte Programmierungsebene speichert, gemäß einer Ausführungsform. Die Digitalwerte der Programmierungsebenen entsprechen den Programmierungsebenen, die in Tabelle 1 gezeigt sind, gemäß einer Ausführungsform. Andere Digitalwerte können den Programmebenen zugewiesen werden (z.B. L0 = 0, L1 = 1 usw.), gemäß einer weiteren Implementierung.
  • Jedes der Steuer-Gates 208 ist ein Abschnitt von Wortleitungen, die verwendet werden, um einen Wortleitungsspannungspegel an eine Reihe oder Bank von Speicherzellen anzulegen, gemäß einer Ausführungsform. Während einer Programmierungsverifikationsoperation werden Beispiele von Wortleitungsspannungspegeln 213 an die Steuer-Gates 208 der Speicherzellen des unteren Decks 202 und des oberen Decks 204 angelegt, gemäß einer Ausführungsform. Ein Ein-Spannungspegel („Von“) ist ein Spannungspegel, der bewirkt, dass eine Speicherzelle ihren Kanal invertiert, um den Kanal der Speicherzelle leitfähig zu machen. Der Ein-Spannungspegel Von ist hoch genug, um den Kanal der Speicherzelle zu invertieren, ungeachtet der programmierten Ebene (z.B. L0 bis L7) der Speicherzelle, gemäß einer Ausführungsform. Der Ein-Spannungspegel Von ist 8 V, gemäß einer Ausführungsform. Der Verifikationsspannungspegel („Vvfy“) ist ein Spannungspegel, der an eine Speicherzelle angelegt wird, die programmiert wurde und die eine Schwellenspannung Vth aufweist, welche verifiziert wird, um zu bestimmen, welche Programmierungsebene (z.B. L0 bis L7) die Speicherzelle aktuell speichert. Der Verifikationsspannungspegel Vvfy kann 4,5 Volt sein, unterliegt jedoch Veränderungen, auf der Basis der Programmierungsebene, die verifiziert wird, gemäß einer Ausführungsform.
  • Während der Verifikationsoperation invertieren Speicherzellen (andere als die Speicherzelle, die verifiziert wird) der Speicherzellenkette 200 einen unteren Kanal 214 in dem unteren Säulenoxid 210 und invertieren den oberen Kanal 216 in dem oberen Säulenoxid 212, ansprechend auf die Wortleitungsspannungspegel 213, die an die Steuer-Gates 208 angelegt werden, gemäß einer Ausführungsform.
  • Während der Herstellung der Speicherzellenkette 200 kann eine Ausrichtung des unteren Kanals 214 mit dem oberen Kanal 216 Herausforderungen bei der Ausrichtung für die Speicherzellenkette 200 darstellen. Eine Lösung, um eine potentielle Fehlausrichtung zwischen dem unteren Kanal 214 und dem oberen Kanal 216 zu überwinden, ist das Anordnen eines dotierten Schnittstellensteckers 218 zwischen dem unteren Säulenoxid 210 und dem oberen Säulenoxid 212, gemäß einer Ausführungsform. Der dotierte Schnittstellenstecker 218 ist diffundiert oder auf andere Weise dotiert mit Donor-Atomen, wie Phosphor, Arsen, Antimon, Wismuth, Lithium oder anderen Atomen, die Elektronen mit einer Valenz von 5 oder mehr aufweisen, gemäß einer Ausführungsform. Der dotierte Schnittstellenstecker 218 kann als N+ Silicium dotiert sein, um die Leitfähigkeit des dotierten Schnittstellensteckers 218 zu verbessern, gemäß einer Ausführungsform.
  • Die Speicherzellenkette 200 weist eine untere Schnittstellenspeicherzelle 220 und eine obere Schnittstellenspeicherzelle 222 auf, gemäß einer Ausführungsform. Die untere Schnittstellenspeicherzelle 220 und die obere Schnittstellenspeicherzelle 222 sind um den dotierten Schnittstellenstecker 218 gebildet, werden jedoch nicht typischerweise verwendet, um Informationen zu speichern, gemäß einer Ausführungsform. Die untere Schnittstellenspeicherzelle 220 und die obere Schnittstellenspeicherzelle 222 haben Steuer-Gates, die Abschnitte der Schnittstellenwortleitung 224 bzw Schnittstellenwortleitung 226 sind, gemäß einer Ausführungsform. Um die Effekte einer Programmierungsstörung in der Speicherzellenkette 200 zu reduzieren, schaltet die Wortleitungssteuerlogik 120 die Wortleitungsspannungspegel 213 für die Schnittstellenwortleitungen 224, 226 von einem oder mehreren ersten Spannungspegeln auf einen oder mehrere zweite Spannungspegel (z.B. hoch auf tief), vor dem Schalten der Wortleitungsspannungspegel 213 für die anderen Wortleitungen von einem oder mehreren ersten Spannungspegeln auf einen oder mehrere zweite Spannungspegel (z.B. hoch auf tief), gemäß einer Ausführungsform..
  • Die anderen Wortleitungen umfassen untere Wortleitungen 228 und obere Wortleitungen 230, gemäß einer Ausführungsform. Die Wortleitungssteuerlogik 120 und/oder die Ladungsentleerungslogik 142 ermöglichen, dass überschüssige Elektronen, die von dem dotierten Schnittstellenstecker 218 und den Speicherzellen 232 des unteren Decks stammen, durch das untere Auswahl-Gate („LSG“) 234 zu Erde 237 migrieren, indem die unteren Wortleitungen 228 abgesenkt werden (z.B. Schalten von dem höheren Spannungspegel auf einen niedrigeren Spannungspegel auf den Wortleitungen), vor dem Ausschalten des Wortleitungsspannungspegels 213 für das untere Auswahl-Gate 234, gemäß einer Ausführungsform. Die Wortleitungssteuerlogik 120 und/oder die Ladungsentleerungslogik 142 ermöglichen, dass überschüssige Elektronen, die von dem dotierten Schnittstellenstecker 218 und den Speicherzellen 236 des oberen Decks stammen, durch das obere Auswahl-Gate („USG“) 238 zu VCC oder zu der Bitleitung 240 migrieren, indem die unteren Wortleitungen 230 abgesenkt werden, vor dem Ausschalten des Wortleitungsspannungspegels 213 für das obere Auswahl-Gate 238, gemäß einer Ausführungsform.
  • Ein technisches Problem, das beim Programmieren, Verifizieren und Neuprogrammieren einer Speicherzelle in der Speicherzellenkette 200 existieren kann, betrifft eingefangene Elektronen, die unweigerlich Programmierungsoperationen ändern (z.B. Fowler-Nordheim Tunneling). Eingefangene Elektronen in dem unteren Kanal 214 oder in dem oberen Kanal 216, die während einer Verifikationsoperation generiert und eingefangen werden, können zu einer Speicherzelle, die inhibiert wird (z.B. eine Wortleitung gemeinsam mit einer Speicherzelle nützt, die programmiert wird), in einer nachfolgenden Programmierungsoperation migrieren. Die zusätzlichen Quellen von Elektronen sowohl von Speicherzellen mit einer relativ niedrigen Schwellenspannung (z.B. einer niedrigen programmierten Ebene, wie L0, L1) als auch die zusätzlichen Quellenelektronen von den Schnittstellenspeicherzellen 220, 222 können bewirken, dass eine Speicherzelle überprogrammiert wird, gemäß einer Ausführungsform. Die hier beschriebene technische Lösung betreibt jedoch die Wortleitungsspannungspegel 213 in einer Sequenz, welche die Wahrscheinlichkeit reduziert, dass Elektronen in dem unteren Kanal 214 oder in dem oberen Kanal 216 eingefangen werden, vor Programmierungsoperationen, die nach einer Verifikationsoperation auftreten, gemäß einer Ausführungsform..
  • Um die Wahrscheinlichkeit zu reduzieren, dass Elektronen in dem unteren Kanal 214 (oder in einem Teil des unteren Kanals 214) oder in dem oberen Kanal 216 (oder in einem Teil des oberen Kanals 216) eingefangen werden, senken die Wortleitungssteuerlogik 120, die Ladungsentleerungslogik 142 und/oder die Speichersteuereinheit 112 die Wortleitungsspannungspegel 213 an den Schnittstellenspeicherzellen 220, 222 vor dem Senken der Wortleitungsspannungspegel 213 für die Speicherzellen 232 des unteren Decks, für das untere Auswahl-Gate 234, für die Speicherzellen 236 des oberen Decks und für das obere Auswahl-Gate 238, gemäß einer Ausführungsform. In einer Implementierung senken die Wortleitungssteuerlogik 120, die Ladungsentleerungslogik 142 und/oder die Speichersteuereinheit 112 die Wortleitungsspannungspegel 213 für die untere Schnittstellenspeicherzelle 220 vor dem Senken der Wortleitungsspannungspegel 213 für die Speicherzellen 232 des unteren Decks, und senken die Wortleitungsspannungspegel 213 für die Speicherzellen 232 des unteren Decks vor dem Senken der Wortleitungsspannungspegel 213 für das untere Auswahl-Gate 234.
  • Das Senken (oder Schalten) eines oder mehrerer der Wortleitungsspannungspegel 213 kann das Senken der Wortleitungsspannungspegel 213 von einen oder mehreren ersten Spannungspegeln (z.B. 10 V, 8 V, 5 V, einer anderen Von Spannung oder einer Vvfy Spannung) auf einen oder mehrere zweite Spannungspegel (z.B. 0 V, -.5 V usw.) umfassen, gemäß einer Ausführungsform.. Das Senken eines oder mehrerer der Wortleitungsspannungspegel 213 kann das Senken der Wortleitungsspannungspegel 213 von einem oder mehreren ersten Spannungspegeln (z.B. 10 V, 8 V, 5 V, einer anderen Von Spannung oder einer Vvfy Spannung) auf einen Zwischenspannungspegel (z.B. 5 V oder VCC) vor dem erneuten Senken der Wortleitungsspannungspegel 123 auf einen oder mehrere zweite Spannungspegel (z.B. 0 V, -.5 V usw.) umfassen, gemäß einer Ausführungsform.
  • In einer Implementierung senken die Wortleitungssteuerlogik 120, die Ladungsentleerungslogik 142 und/oder die Speichersteuereinheit 112 (in 1 gezeigt) die Wortleitungsspannungspegel 213 für die obere Schnittstellenspeicherzelle 222 vor dem Senken der Wortleitungsspannungspegel 213 für die Speicherzellen 236 des oberen Decks, und senken die Wortleitungsspannungspegel 213 für die Speicherzellen 236 des oberen Decks vor dem Senken des Wortleitungsspannungspegels 213 für das obere Auswahl-Gate 238. Das Senken eines oder mehrerer der Wortleitungsspannungspegel 213 kann das Senken der Wortleitungsspannungspegel 213 von einem oder mehreren ersten Spannungspegeln (z.B. 10 V, 8 V, 5 V, anderen Von Spannung oder einer Vvfry Spannung) auf einen oder mehrere zweite Spannungspegel (z.B. 0 V oder Erde) umfassen, gemäß einer Ausführungsform. Das Senken eines oder mehrerer der Wortleitungsspannungspegel 213 kann das Senken der Wortleitungsspannungspegel 213 von einem oder mehreren ersten Spannungspegeln (z.B. 10 V, 8 V, 5 V, anderen Von Spannung oder einer Vvfry Spannung) auf einen Zwischenspannungspegel (z.B. 5 V oder VCC) vor dem erneuten Senken der Wortleitungsspannungspegel 213 auf einen oder mehrere zweite Spannungspegel (z.B. 0 V oder Erde) umfassen, gemäß einer Ausführungsform.
  • 3 ist ein veranschaulichendes Zeitdiagramm 300 zur Reduktion einer Programmierungsstörungsverschlechterung in einem Flash-Speicher während einer Programmverifikationsoperation gemäß mindestens einer hier beschriebenen Ausführungsform. Das Zeitdiagramm 300 umfasst eine Spannungspegelzeiteinstellung für Schnittstellenwortleitungen („WL“) 302, die Verifikationswortleitung 304, andere Wortleitungen 306 und Auswahl-Gates 308, gemäß mindestens einer hier beschriebenen Ausführungsform. Die y-Achse für das Zeitdiagramm 300 repräsentiert Spannungspegel, und die x-Achse repräsentiert die Zeit (z.B. in µs), gemäß einer Ausführungsform.
  • Die Schnittstellewortleitungen 302 können Spannungen empfangen, die von einem ersten Spannungspegel 310 bis zu einem zweiten Spannungspegel 312 reichen, gemäß einer Ausführungsform. Die Schnittstellenwortleitungen 302 repräsentieren eine oder mehrere der Schnittstellenwortleitungen 148 (in 1 gezeigt) und der Schnittstellenwortleitungen 224, 226 (in 2 gezeigt), gemäß einer Ausführungsform. Der erste Spannungspegel 310 ist Von, die eine Spannung ist, welche an die Schnittstellenwortleitungen 302 angelegt wird, um zu bewirken, dass die Kanäle für die Schnittstellenspeicherzellen mit Elektronen invertiert werden, gemäß einer Ausführungsform. Der erste Spannungspegel 310 ist Von und kann 8 V sein, gemäß einer Ausführungsform. Der erste Spannungspegel 310 kann jedoch eine Von umfassen, die größer als oder kleiner als 8 V ist, in Abhängigkeit von den Schwellenspannungen („Vth“), die für die Schnittstellenspeicherzellen (z.B. Dummy-Zellen) festgelegt werden, gemäß einer Ausführungsform. Der zweite Spannungspegel 312 ist 0 V oder Erde, gemäß einer Ausführungsform. Der zweite Spannungspegel 312 ist ein Spannungspegel, der kleiner ist als der ersten Spannungspegel 310 und kleiner ist als die Schwellenspannung für die Schnittstellenspeicherzellen, gemäß einer Ausführungsform. Mit anderen Worten, der zweite Spannungspegel 312 hat eine geringere Größe als der erste Spannungspegel 310, gemäß einer Ausführungsform.
  • Die Verifikationswortleitung 304 empfängt Spannungspegel, die von einem ersten Spannungspegel 314 bis zu einem zweiten Spannungspegel 316 reichen, gemäß einer Ausführungsform. Die Verifikationswortleitung 304 repräsentiert eine Wortleitung, die mit einer Speicherzelle assoziiert ist, welche programmierungsverifiziert wird, und ist eine der unteren Wortleitungen 228 oder eine der oberen Wortleitungen 230, gemäß einer Ausführungsform. Der erste Spannungspegel 314 ist Von, die eine Spannung ist, welche an die Verifikationswortleitung 304 angelegt wird, um sicherzustellen, dass die Kanäle der Speicherzellen vollständig invertiert werden, gemäß einer Ausführungsform. Der erste Spannungspegel 314 ist Von und kann 8 V sein, gemäß einer Ausführungsform. Der erste Spannungspegel 314 kann jedoch eine Von umfassen, die größer als oder kleiner als 8 V ist, gemäß einer Ausführungsform. Der zweite Spannungspegel 316 kann 0 V oder Erde sein, gemäß einer Ausführungsform. Der zweite Spannungspegel 316 ist ein Spannungspegel, der kleiner ist als der erste Spannungspegel 314 und kleiner ist als die Schwellenspannung für die Speicherzelle, die programmierungsverifiziert wird, gemäß einer Ausführungsform. Die Verifikationswortleitung 304 kann einen dritten Spannungspegel 318 empfangen, der zwischen dem ersten Spannungspegel 314 und dem zweiten Spannungspegel 316 liegt, gemäß einer Ausführungsform. Der dritte Spannungspegel 318 kann VCC sein, gemäß einer Ausführungsform. Der dritte Spannungspegel 318 kann VCC sein und kann gleich 3,3 V sein, gemäß einer Ausführungsform.
  • Die Verifikationswortleitung 304 kann auch einen vierten Spannungspegel 319 empfangen, der eine Spannung ist, die an die Verifikationswortleitung 304 angelegt wird, um eine Schwellenspannung für eine Speicherzelle zu bestimmen, die verifiziert wird, nachdem sie programmiert wird, gemäß einer Ausführungsform. Der vierte Speicher 319 ist Vvfy und kann 4,5 V betragen, gemäß einer Ausführungsform. Der vierte Spannungspegel 319 kann jedoch eine Vvfy umfassen, die größer als oder kleiner als 4,5 V ist, in Abhängigkeit von der Programmierungsebene und Schwellenspannung, auf welche die Speicherzelle programmiert wird (z.B. L0, L1, L2 usw.), gemäß einer Ausführungsform. Der vierte Spannungspegel 319 kann anfänglich an die Verifikationswortleitung 304 während einer Programmierungsverifikationsoperation angelegt werden und kann auf den ersten Spannungspegel 314 vor dem Schalten der Schnittstellenwortleitungen 302 von dem ersten Spannungspegel 310 auf den zweiten Spannungspegel 312 hochgeschaltet werden, gemäß einer Ausführungsform.
  • Die anderen Wortleitungen 306 empfangen Spannungspegel, die von einem ersten Spannungspegel 320 bis zu einem zweiten Spannungspegel 322 reichen, gemäß einer Ausführungsform. Die anderen Wortleitungen 306 repräsentieren eine oder mehrere der anderen Wortleitungen 150 (in 1 gezeigt) und der unteren Wortleitungen 228 und der oberen Wortleitungen 230 (in 2 gezeigt), gemäß einer Ausführungsform. Der erste Spannungspegel 320 ist Von, die eine Spannung sein kann, welche an die anderen Wortleitungen 306 angelegt wird, um sicherzustellen, dass Kanäle für die Speicherzellen, die nicht verifiziert werden, mit Elektronen invertiert werden, um die Programmierungsverifikation der Speicherzelle zu erleichtern, die verifiziert wird, gemäß einer Ausführungsform. Der erste Spannungspegel 320 kann Von sein und ist 8 V, gemäß einer Ausführungsform. Der erste Spannungspegel 320 kann jedoch eine Von umfassen, die größer als oder kleiner als 8 V ist, in Abhängigkeit von den Schwellenspannungen, die für die Speicherzellen festgelegt werden, gemäß einer Ausführungsform. Der zweite Spannungspegel 322 kann 0 V oder Erde sein, gemäß einer Ausführungsform. Der zweite Spannungspegel 322 ist eine Spannung, die kleiner ist als der erste Spannungspegel 320 und kleiner ist als die Schwellenspannung für die Speicherzellen, die nicht verifiziert werden, gemäß einer Ausführungsform. Die anderen Wortleitungen 306 können einen dritten Spannungspegel 324 empfangen, der zwischen dem ersten Spannungspegel 320 und dem zweiten Spannungspegel 322 liegt, gemäß einer Ausführungsform. Der dritte Spannungspegel 324 kann VCC sein, gemäß einer Ausführungsform. Der dritte Spannungspegel 324 kann VCC sein und kann gleich 3,3 V sein, gemäß einer Ausführungsform.
  • Die Auswahl-Gates 308 können Spannungspegel empfangen, die von einem ersten Spannungspegel 326 bis zu einem zweiten Spannungspegel 328 reichen, gemäß einer Ausführungsform. Die Auswahl-Gates 308 repräsentieren eines oder mehrere von dem unteren Auswahl-Gate 234 und dem oberen Auswahl-Gate 238 (in 2 gezeigt), gemäß einer Ausführungsform. Der erste Spannungspegel 326 kann VCC sein, die eine Spannung ist, welche an die Auswahl-Gates 308 angelegt wird, um zu bewirken, dass die Kanäle für die Auswahl-Gates mit Elektronen invertiert werden, gemäß einer Ausführungsform. Der erste Spannungspegel 326 kann VCC sein und kann 3,3 V sein, gemäß einer Ausführungsform. Der erste Spannungspegel 326 kann jedoch eine VCC umfassen, die größer als oder kleiner als 3,3 V ist, in Abhängigkeit von den Schwellenspannungen, die für die Auswahl-Gates festgelegt werden, gemäß einer Ausführungsform. Der erste Spannungspegel 326 kann Von sein und kann 8 V oder irgendeiner anderer Spannungspegel sein als VCC oder Von, gemäß einer Ausführungsform. Der zweite Spannungspegel 328 kann 0 V oder Erde sein, gemäß einer Ausführungsform. Der zweite Spannungspegel 328 ist eine Spannung, die kleiner ist als der erste Spannungspegel 326 und kleiner ist als die Schwellenspannung für die Auswahl-Gates 308, gemäß einer Ausführungsform.
  • Die Zeiteinstellung des Schaltens der Spannungspegel, die in dem Zeitdiagramm 300 dargestellt ist, bewirkt oder ermöglicht es, dass eingefangene, überschüssige oder unerwünschte Elektronen migrieren oder auf andere Weise durch ein oder mehrere der Auswahl-Gates 308 zu Erde oder einer Spannungszufuhr wandern, gemäß mindestens einer hier beschriebenen Ausführungsform. Zu einer Anfangszeit 330 während einer Programmierungsverifikationsoperation befinden sich die Schnittstellenwortleitungen 302 auf einem ersten Spannungspegel 310, die Verifikationswortleitung 304 befindet sich auf dem vierten Spannungspegel 319, die anderen Wortleitungen 306 befinden sich auf dem ersten Spannungspegel 320, und die Auswahl-Gates 308 befinden sich auf dem ersten Spannungspegel 326, gemäß einer Ausführungsform. Die Anfangszeit 330 ist t0, gemäß einer Ausführungsform.
  • Zu einer ersten Zeit 332 geht ein Spannungspegel der Schnittstellenwortleitung 302 von dem ersten Spannungspegel 310 auf den zweiten Spannungspegel 312 über (d.h. wird geschaltet), gemäß einer Ausführungsform. Zu der ersten Zeit 332 wurde die Verifikationswortleitung 304 von dem vierten Spannungspegel 319 (Vvfy) auf den ersten Spannungspegel 314 (Von) geschaltet, die anderen Wortleitungen 306 bleiben auf dem ersten Spannungspegel 320 (Von), und die Auswahl-Gates 308 bleiben auf dem ersten Spannungspegel 326 (VCC), gemäß einer Ausführungsform. Die erste Zeit 332 ist t1, gemäß einer Ausführungsform.
  • Zu einer zweiten Zeit 334 geht ein Spannungspegel der Verifikationswortleitung 304 von dem ersten Spannungspegel 314 auf den dritten Spannungspegel 318 über, und die Spannungspegel der anderen Wortleitungen 306 gehen von dem ersten Spannungspegel 320 auf den dritten Spannungspegel 324 über, gemäß einer Ausführungsform. Zu der zweiten Zeit 334 bleiben die Schnittstellenwortleitungen 302 auf dem zweiten Spannungspegel 312, und die Auswahl-Gates 308 bleiben auf dem ersten Spannungspegel 326, gemäß einer Ausführungsform. Die zweite Zeit 334 ist die erste Zeit 332 plus einer Zeitverzögerung Δt (d.h. t1 + Δt), gemäß einer Ausführungsform. Die Zeitverzögerung Δt ist eine vorherbestimmte Zeitperiode, gemäß einer Ausführungsform. Die Zeitverzögerung Δt kann größer sein als 1 µs, gemäß einer Ausführungsform. Die Zeitverzögerung Δt kann kleiner sein als 1 µs, gemäß einer Ausführungsform. Die Zeitverzögerung Δt liegt im Bereich von 1 bis 3 µs, gemäß einer Ausführungsform. Die Zeitverzögerung Δt beträgt ungefähr 2 µs, gemäß einer Ausführungsform. Die Zeitverzögerung Δt reduziert die Wahrscheinlichkeit, dass Elektronen von dem hochdotierten N+ Schnittstellengebiet in dem Kanal am Ende des Programmierungsverifikationsimpulses eingefangen werden, und sich zu den inhibierten WLs oder Speicherzellen in dem nächsten Programmierungsimpuls bewegen. Die Zeitverzögerung Δt ermöglicht es, dass Elektronen, die in den Kanälen der Schnittstellenspeicherzellen sind, durch die Auswahl-Gates 308 zu Erde oder einer Quellenspannung migrieren, gemäß einer Ausführungsform.
  • In einer Ausführungsform geht zu der zweiten Zeit 334 ein Spannungspegel der Verifikationswortleitung 304 von dem ersten Spannungspegel 314 auf den zweiten Spannungspegel 316 über, und Spannungspegel der anderen Wortleitungen 306 gehen von dem ersten Spannungspegel 320 auf den zweiten Spannungspegel 322 über, ohne auf dem dritten Spannungspegel 318 und dem dritten Spannungspegel 324 zu pausieren, gemäß einer Ausführungsform.
  • Zu der dritten Zeit 336 geht ein Spannungspegel der Verifikationswortleitung 304 von dem dritten Spannungspegel 318 auf den zweiten Spannungspegel 316 über, und Spannungspegel der anderen Wortleitungen 306 gehen von dem dritten Spannungspegel 324 auf den zweiten Spannungspegel 322 über, gemäß einer Ausführungsform. Die dritte Zeit 336 ist t2, gemäß einer Ausführungsform. Zu der dritten Zeit 336 bleiben die Schnittstellenwortleitungen 302 auf dem zweiten Spannungspegel 312, und die Auswahl-Gates 308 bleiben auf dem ersten Spannungspegel 326, gemäß einer Ausführungsform. Die dritte Zeit 336 ist eine vorherbestimmte Zeit (z.B. 1 bis 10 µs) nach der ersten Zeit 332, gemäß einer Ausführungsform. Die dritte Zeit 336 ist eine vorherbestimmte Zeit, die kleiner ist als 1 µs, gemäß einer Ausführungsform.
  • Zu einer vierten Zeit 338 geht ein Spannungspegel eines oder mehrerer der Auswahl-Gates 308 von dem ersten Spannungspegel 326 auf den zweiten Spannungspegel 328 über, gemäß einer Ausführungsform. Zu der vierten Zeit 338 bleiben die Schnittstellenwortleitungen 302 auf dem zweiten Spannungspegel 312, die Verifikationswortleitung 304 bleibt auf dem zweiten Spannungspegel 316, und die anderen Wortleitungen 306 bleiben auf dem zweiten Spannungspegel 322, gemäß einer Ausführungsform. Die vierte Zeit 338 ist die dritte Zeit 336 plus einer Zeitverzögerung Δt (d.h. t2 + Δt), gemäß einer Ausführungsform. Die Zeitverzögerung Δt ist eine zweite vorherbestimmte Zeitperiode und kann größer als 1 µs sein, gemäß einer Ausführungsform. Die Zeitverzögerung Δt ist kleiner als 1 µs, gemäß einer Ausführungsform. Die Zeitverzögerung Δt liegt im Bereich von 1 bis 3 µs, gemäß einer Ausführungsform. Die Zeitverzögerung Δt beträgt ungefähr 2 µs, gemäß einer Ausführungsform. Die Zeitverzögerung Δt reduziert die Wahrscheinlichkeit, dass Elektronen in dem Kanal des unteren Decks einer Speicherzellenkette in dem Kanal der Speicherzellenkette des unteren Decks der Speicherzellenkette eingefangen werden, und reduziert die Wahrscheinlichkeit, dass Elektronen in dem oberen Deck der Speicherzellenkette in dem Kanal des oberen Decks der Speicherzellenkette eingefangen werden, während einer Programmierungsverifikationsoperation, gemäß einer Ausführungsform. Die Zeitverzögerung Δt reduziert die Wahrscheinlichkeit, dass Elektronen durch einen Speicherzellenketten-Kanal während einer Programmierungsoperation migrieren und mit Fowler-Nordheim Tunneling-Programmierungsoperationen schwebender Gates von Speicherzellen in einer nachfolgenden Programmierungsoperationen interferieren, gemäß einer Ausführungsform. Die Zeitverzögerung Δt ermöglicht es Elektronen, die in den Kanälen des unteren Decks sind, durch ein unteres Auswahl-Gate zu Erde zu migrieren, und ermöglicht es Elektronen, die in den Kanälen des oberen Decks sind, durch das obere Auswahl-Gate zu einer Quellenspannung zu migrieren, bevor die Auswahl-Gates 308 ausgeschaltet werden, gemäß einer Ausführungsform.
  • Zu der zweiten Zeit 334 und zu der vierten Zeit 338 wird eine Zeitverzögerung Δt zu der ersten Zeit 332 bzw. zu der dritten Zeit 336 hinzugefügt. In einer Ausführungsform ist die Zeitverzögerung Δt zu der zweiten Zeit 334 eine erste Zeitverzögerung Δt1, und die Zeitverzögerung Δt zu der vierten Zeit 338 ist eine zweite Zeitverzögerung Δt2. Die erste Zeitverzögerung Δt1 hat dieselbe Dauer wie die zweite Zeitverzögerung Δt2, gemäß einer Ausführungsform. Die erste Zeitverzögerung Δt1 ist länger oder kürzer als die Dauer der zweiten Zeitverzögerung Δt2, gemäß einer Ausführungsform.
  • In einer Ausführungsform schaltet die Wortleitungssteuerlogik 120 andere Wortleitungen der unteren Bank auf einen niedrigeren Spannungspegel vor dem Schalten der anderen Wortleitungen der oberen Bank auf einen niedrigeren Spannungspegel. In einer Ausführungsform schaltet die Wortleitungssteuerlogik 120 andere Wortleitungen der oberen Bank auf einen niedrigeren Spannungspegel vor dem Schalten der anderen Wortleitungen der unteren Bank auf einen niedrigeren Spannungspegel. In einer Ausführungsform schaltet die Wortleitungssteuerlogik 120 ungefähr gleichzeitig die anderen Wortleitungen der oberen Bank und der unteren Bank auf einen niedrigeren Spannungspegel, nach dem Schalten des Spannungspegels der Schnittstellenwortleitungen 302 auf einen niedrigeren Spannungspegel.
  • 4 ist ein ausgearbeitetes logisches Flussdiagramm eines veranschaulichenden Verfahrens 400 zur Reduktion einer Programmierungsstörungsverschlechterung in einem Flash-Speicher-Array, gemäß mindestens einer hier beschriebenen Ausführungsform. Das Verfahren 400 beginnt bei 402.
  • Bei 404 umfasst das Verfahren 400 das Generieren eines ersten Spannungspegels für Schnittstellenwortleitungen von Schnittstellenspeicherzellen einer Speicherzellenkette während einer Programmierungsverifikationsoperation für eine Speicherzelle in der Speicherzellenkette, gemäß einer Ausführungsform. Die Speicherzellenkette kann eine von einer Vielzahl von Speicherzellenketten in einem Flash-Speicher-Array sein, gemäß einer Ausführungsform.
  • Bei 406 umfasst das Verfahren 400 das Generieren eines oder mehrerer zweiter Spannungspegel für andere Wortleitungen der Speicherzellenkette während der Programmierungsverifikationsoperation der Speicherzelle in der Speicherzellenkette während der Programmierungsverifikationsoperation, gemäß einer Ausführungsform.
  • Bei 408 umfasst das Verfahren 400 das Generieren eines dritten Spannungspegels für ein oder mehrere Auswahl-Gates der Speicherzellenkette während der Programmierungsverifikationsoperation, gemäß einer Ausführungsform.
  • Bei 410 umfasst das Verfahren 400 während der Programmierungsverifikationsoperation das Übergehen des ersten Spannungspegels auf einen vierten Spannungspegel, um den vierten Spannungspegel auf die Schnittstellenwortleitungen der Schnittstellenspeicherzellen der Speicherzellenkette anzulegen, während der eine oder die mehreren zweiten Spannungspegel zu den anderen Wortleitungen der Speicherzellenkette aufrechterhalten werden, und während der dritte Spannungspegel zu einem oder mehreren der Auswahl-Gates der Speicherzellenkette aufrechterhalten wird, gemäß einer Ausführungsform. Der vierte Spannungspegel ist kleiner als der erste Spannungspegel, ist kleiner als ein oder mehrere zweite Spannungspegel und ist kleiner als der dritte Spannungspegel, gemäß einer Ausführungsform.
  • Bei 412 umfasst das Verfahren 400 nach einer vorherbestimmten Zeitperiode das Übergehen des einen oder der mehreren zweiten Spannungspegel auf den vierten Spannungspegel, um den vierten Spannungspegel an die anderen Wortleitungen anzulegen, um eine Elektronenkonzentration in einem Kanal der Speicherzelle während einer Programmierungsoperation zu reduzieren, die auf die Programmierungsverifikationsoperation folgt, gemäß einer Ausführungsform.
  • Das Verfahren 400 endet bei 414.
  • 5 ist ein ausgearbeitetes logisches Flussdiagramm eines veranschaulichenden Verfahrens 500 zur Reduktion einer Programmierungsstörungsverschlechterung in einem Flash-Speicher-Array, gemäß mindestens einer hier beschriebenen Ausführungsform. Das Verfahren 500 beginnt bei 502.
  • Bei 504 umfasst das Verfahren 500 während einer Programmierungsverifikationsoperation das Schalten von Spannungspegeln für Schnittstellenwortleitungen von einem ersten Spannungspegel auf einen zweiten Spannungspegel, gemäß einer Ausführungsform.
  • Bei 506 umfasst das Verfahren 500 das Schalten von Spannungspegeln für andere Wortleitungen von einem dritten Spannungspegel auf einen vierten Spannungspegel nach dem Schalten der Spannungspegel für die Schnittstellenwortleitungen von einem ersten Spannungspegel auf einen zweiten Spannungspegel, gemäß einer Ausführungsform.
  • Das Verfahren 500 endet bei 508.
  • 6A und 6B sind Beispiele von Darstellungen 600 und 620, die potentielle Abnahmen der Programmierungsstörungsverschlechterung durch die Implementierung einer oder mehrerer Ausführungsformen der vorliegenden Offenbarung veranschaulichen. Die Darstellung 600 zeigt die Verteilung von Schwellenspannungen („Vt“) in Millivolt für TLC Speicherzellen, die in einem oberen Deck einer Speicherzellenkette programmiert werden. Die Darstellung 600 umfasst ein Beispiel eines Lesepegels 602 von 500 mV für Zellen der Ebene 0 („L0“). Die ausgefallenen Zellen 604 sind Speicherzellen, die letztlich Schwellenspannungen aufwiesen, welche den Lesepegel 602 überschreiten, der für die L0 Programmierungsebene festgelegt oder definiert wurde, gemäß einer Ausführungsform.
  • Die Darstellung 620 zeigt die Verteilung von Schwellenspannungen („Vt“) in Millivolt für TLC Speicherzellen, die in einem oberen Deck einer Speicherzellenkette programmiert werden, nachdem die Wortleitungssequenzierungstechniken der vorliegenden Offenbarung angewendet werden, gemäß einer Ausführungsform. Die ausgefallenen Zellen 606 haben eine signifikant geringere Menge als die Menge ausgefallener Zellen 604 in der Verteilung, welche die Wortleitungssequenzierungstechniken der vorliegenden Offenbarung nicht umfasst, gemäß einer Ausführungsform.
  • Zusätzlich wurden Operationen für die Ausführungsformen mit Bezugnahme auf die obigen Figuren und begleitenden Beispiele weiter beschrieben. Einige der Figuren können einen logischen Fluss umfassen. Obwohl solche hier dargestellte Figuren einen bestimmten logischen Fluss umfassen können, ist es klar, dass der logische Fluss nur ein Beispiel darstellt, wie die allgemeine hier beschriebene Funktionalität implementiert werden kann. Ferner muss der angegebene logische Fluss nicht unbedingt in der angegebenen Reihenfolge ausgeführt werden, wenn nichts anderes angegeben ist. Die Ausführungsformen sind nicht auf diesen Kontext beschränkt.
  • Verschiedene Merkmale, Aspekte und Ausführungsformen wurden hier beschrieben. Die Merkmale, Aspekte und Ausführungsformen können miteinander kombiniert werden sowie variiert und modifiziert werden, wie für Fachleute verständlich ist. Die vorliegende Offenbarung ist daher so auszulegen, dass sie solche Kombinationen, Variationen und Modifikationen umfasst. Somit soll der Umfang und Geltungsbereich der vorliegenden Erfindung nicht durch irgendeines der oben beschriebenen Beispiele von Ausführungsformen eingeschränkt werden, sondern soll nur gemäß den folgenden Ansprüchen und ihren Äquivalenten definiert werden.
  • Die Bezeichnungen und Ausdrücke, die hier verwendet worden sind, werden als Ausdrücke der Beschreibung und nicht der Einschränkung verwendet, und beim Gebrauch solcher Bezeichnungen und Ausdrücke ist es nicht beabsichtigt, irgendwelche Äquivalente der gezeigten und beschriebenen Merkmale (oder von Abschnitten davon) auszuschließen, und es wird gefunden, dass verschiedene Modifikationen innerhalb des Umfangs der Ansprüche möglich sind. Demgemäß sollen solche Ansprüche alle solche Äquivalente abdecken. Verschiedene Merkmale, Aspekte und Ausführungsformen wurden hier beschrieben. Die Merkmale, Aspekte und Ausführungsformen können miteinander kombiniert werden sowie variiert und modifiziert werden, wie für Fachleute verständlich ist. Die vorliegende Offenbarung ist daher so auszulegen, dass sie solche Kombinationen, Variationen und Modifikationen umfasst.
  • In dieser gesamten Beschreibung bedeutet der Verweis auf „eine einzelne Ausführungsform“, „eine Ausführungsform“ oder „eine Implementierung“, dass ein bestimmtes Merkmal, eine Struktur oder eine Charakteristik, die in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform umfasst ist. Somit bezieht sich das Auftreten der Phrasen „in einer einzelnen Ausführungsform“ oder „in einer Ausführungsform“ an verschiedenen Stellen in dieser gesamten Beschreibung nicht unbedingt immer auf dieselbe Ausführungsform. Ferner kann das bestimmte Merkmal, die Struktur oder die Charakteristik in einer beliebigen geeigneten Weise in einer oder mehreren Ausführungsformen kombiniert werden.
  • Wie in irgendeiner Ausführungsform hier verwendet, kann sich der Ausdruck „Logik“ auf eine Anwendung, Software, Firmware und/oder Schaltungen beziehen, um eine beliebige der im Vorstehenden genannten Operationen vorzunehmen. Software kann als Software-Paket, Code, Instruktionen, Instruktionssätze und/oder Daten verkörpert sein, die auf einem nicht transitorischen computerlesbaren Medium aufgezeichnet werden. Firmware kann als Code, Instruktionen oder Instruktionssätze und/oder Daten verkörpert sein, die in Speichervorrichtungen hartcodiert werden (z.B. nicht flüchtig).
  • „Schaltungen“, wie in irgendeiner Ausführungsform hier verwendet, können zum Beispiel einzeln oder in einer beliebigen Kombination hartverdrahtete Schaltungen, programmierbare Schaltungen, Zustandsmaschinenschaltungen, Logik und/oder Firmware umfassen, die Instruktionen speichert, welche von programmierbaren Schaltungen ausgeführt werden. Die Schaltungen können als integrierte Schaltungen verkörpert sein, wie als integrierter Schaltungschip. In einigen Ausführungsformen können die Schaltungen mindestens teilweise innerhalb der Speichersteuereinheit 112 gebildet sein, die Code und/oder Instruktionssätze (z.B. Software, Firmware usw.) entsprechend der hier beschriebenen Funktionalität ausführt, wobei somit ein Universalprozessor in eine Spezialverarbeitungsumgebung transformiert wird, um eine oder mehrere der hier beschriebenen Operationen vorzunehmen. In einigen Ausführungsformen können die verschiedenen Komponenten und Schaltungen der Speichersteuereinheitschaltungen oder anderer Systeme in einer System-on-Chip (SoC) Architektur kombiniert werden.
  • Ausführungsformen der hier beschriebenen Operationen können in einer computerlesbaren Speichervorrichtung implementiert werden, die darauf gespeicherte Instruktionen aufweist, welche, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, die Verfahren vornehmen. Der Prozessor kann zum Beispiel eine Verarbeitungseinheit und/oder programmierbare Schaltungen umfassen. Die Speichervorrichtung kann eine maschinenlesbare Speichervorrichtung umfassen, die einen beliebigen Typ einer greifbaren, nicht transistorischen Speichervorrichtung aufweist, zum Beispiel einen beliebigen Typ einer Platte, einschließlich Disketten, Compact Disk Nurlesespeicher (CD-ROMs), Compact Disk Rewritables (CD-RWs) und magnetooptischer Platten, Halbleitervorrichtungen, wie Nurlesespeicher (ROMs), Speicher mit wahlfreiem Zugriff (RAMs), wie dynamische und statische RAMs, löschbare programmierbare Nurlesespeicher (EPROMs), elektrisch löschbare programmierbare Nurlesespeicher (EEPROMs), Flash-Speicher, magnetische oder optische Karten, oder ein beliebiger Typ von Speichervorrichtungen, die zum Speichern elektronischer Instruktionen geeignet sind.
  • In einigen Ausführungsformen kann eine Hardware-Beschreibungssprache (HDL) verwendet werden, um Schaltungs- und/oder logische Implementierung(en) für die verschiedenen hier beschriebenen Logiken und/oder Schaltungen zu spezifizieren. Zum Beispiel kann in einer Ausführungsform die Hardware-Beschreibungssprache erfüllen oder kompatibel sein mit Very High Speed Integrated Circuits (VHSIC) Hardware-Beschreibungssprache (VHDL), die eine Halbleiterherstellung einer oder mehrerer hier beschriebener Schaltungen und/oder Logiken ermöglichen kann. Die VHDL kann erfüllen oder kompatibel sein mit IEEE Standard 1076-1987, IEEE Standard 1076.2, IEEE1076.1, IEEE Draft 3.0 von VHDL-2006, IEEE Draft 4.0 von VHDL-2008 und/oder anderen Versionen von IEEE VHDL Standards und/oder anderen Hardware-Beschreibungsstandards.
  • In einigen Ausführungsformen kann eine Verilog Hardware-Beschreibungssprache (HDL) verwendet werden, um Schaltungs- und/oder Logikimplementierung(en) für verschiedene hier beschriebene Logik und/oder Schaltungen zu spezifizieren. Zum Beispiel kann in einer Ausführungsform die HDL erfüllen oder kompatibel sein mit IEEE Standard 62530-2011: SystemVerilog - Unified Hardware Design, Specification, and Verification Language, 7. Juli 2011; IEEE Std 1800TM-2012: IEEE Standard for SystemVerilog-Unified Hardware Design, Specification, and Verification Language, herausgegeben am 21. February 2013; IEEE Standard 1364-2005: IEEE Standard for Verilog Hardware Description Language, 18. April 2006 und/oder anderen Versionen von Verilog HDL und/oder SystemVerilog Standards.
  • Beispiele
  • Beispiele der vorliegenden Offenbarung umfassen Gegenstandsmaterial, wie eine Speichersteuereinheit, ein Verfahren und ein System in Bezug auf die Reduktion einer Programmierungsstörungsverschlechterung in einem Speicher-Array, wie im Nachstehenden diskutiert.
  • Beispiel 1. Gemäß diesem Beispiel wird eine Speichersteuereinheit bereitgestellt. Die Speichersteuereinheit umfasst Ladungsentleerungslogik, um eine Sequenz von Wortleitungsschaltoperationen während einer Programmverifikationsoperation eines Speicher-Arrays zu definieren. Die Sequenz von Wortleitungsschaltoperationen hat eine Ladungsentleerung eines Kanals mindestens einer Speicherzellenkette eines Speicher-Arrays freizugeben. Die Speichersteuereinheit umfasst Wortleitungssteuerlogik, um, während der Programmverifikationsoperation, erste Wortleitungen des Speicher-Arrays von einem ersten Spannungspegel auf einen zweiten Spannungspegel vor dem Schalten zweiter Wortleitungen des Speicher-Arrays von dem ersten Spannungspegel auf den zweiten Spannungspegel zu schalten.
  • Beispiel 2. Dieses Beispiel umfasst die Elemente von Beispiel 1, wobei die ersten Wortleitungen Schnittstellenwortleitungen sind, wobei die zweiten Wortleitungen Nicht-Schnittstellenwortleitungen sind.
  • Beispiel 3. Dieses Beispiel umfasst die Elemente von Beispiel 2, wobei mindestens ein Teil der Schnittstellenwortleitungen Steuer-Gates für Schnittstellenspeicherzellen sind, die einem Schnittstellenstecker benachbart sind, der eine untere Säule mit einer oberen Säule eines 3D NAND Speicher-Arrays koppelt.
  • Beispiel 4. Dieses Beispiel umfasst die Elemente von Beispiel 1, wobei die Wortleitungssteuerlogik die ersten Wortleitungen des Speicher-Arrays von dem ersten Spannungspegel auf den zweiten Spannungspegel in einer vorherbestimmten Zeitperiode schaltet, bevor die Wortleitungssteuerlogik die zweiten Wortleitungen des Speicher-Arrays von dem ersten Spannungspegel auf den zweiten Spannungspegel schaltet.
  • Beispiel 5. Dieses Beispiel umfasst die Elemente von Beispiel 1, wobei die Wortleitungssteuerlogik Steuer-Gates von Auswahl-Gates der mindestens einen Speicherzellenkette des Speicher-Arrays von einem dritten Spannungspegel auf einen vierten Spannungspegel schaltet, nachdem die ersten Wortleitungen auf den zweiten Spannungspegel schalten.
  • Beispiel 6. Dieses Beispiel umfasst die Elemente von Beispiel 1, wobei die Wortleitungssteuerlogik Steuer-Gates von Auswahl-Gates der mindestens einen Speicherzellenkette des Speicher-Arrays von einem dritten Spannungspegel auf einen vierten Spannungspegel schaltet, nachdem die ersten Wortleitungen auf den zweiten Spannungspegel schalten, und nachdem die zweiten Wortleitungen auf den zweiten Spannungspegel schalten.
  • Beispiel 7. Dieses Beispiel umfasst die Elemente von Beispiel 1, wobei die Programmverifikationsoperation auf eine erste Programmoperation folgt und einer zweiten Programmoperation vorausgeht.
  • Beispiel 8. Dieses Beispiel umfasst die Elemente von Beispiel 7, wobei die Ladungsentleerungslogik mindestens eine von Wortleitungschaltsequenz-Logik, um die Sequenz von Wortleitungsschaltoperationen zu definieren, und Wortleitungsschaltzeitverzögerungs-Logik, um Zeitverzögerungen innerhalb der Sequenz von Wortleitungsschaltoperationen zu definieren, aufweist.
  • Beispiel 9. Gemäß diesem Beispiel wird ein System bereitgestellt. Das System umfasst ein Speicher-Array mit einer Vielzahl von Speicherzellen. Das Speicher-Array weist mindestens eine Speicherzellenkette auf, und das Speicher-Array weist erste Wortleitungen und zweite Wortleitungen auf. Das System umfasst eine Speichersteuereinheit. Die Speichersteuereinheit weist Ladungsentleerungslogik auf, um eine Sequenz von Wortleitungsschaltoperationen während einer Programmverifikationsoperation des Speicher-Arrays zu definieren. Die Sequenz von Wortleitungsschaltoperationen hat eine Ladungsentleerung eines Kanals der mindestens einen Speicherzellenkette des Speicher-Arrays freizugeben. Die Speichersteuereinheit umfasst Wortleitungssteuerlogik, um, während der Programmverifikationsoperation, die ersten Wortleitungen des Speicher-Arrays von einem ersten Spannungspegel auf einen zweiten Spannungspegel vor dem Schalten der zweiten Wortleitungen des Speicher-Arrays von dem ersten Spannungspegel auf den zweiten Spannungspegel zu schalten.
  • Beispiel 10. Dieses Beispiel umfasst die Elemente von Beispiel 9, wobei die ersten Wortleitungen Schnittstellenwortleitungen sind, wobei die zweiten Wortleitungen Nicht-Schnittstellenwortleitungen sind.
  • Beispiel 11. Dieses Beispiel umfasst die Elemente von Beispiel 10, wobei die Schnittstellenwortleitungen Steuer-Gates für Schnittstellenspeicherzellen aufweisen, die einem Schnittstellenstecker benachbart sind, der eine untere Säule mit einer oberen Säule eines 3D NAND Speicher-Arrays koppelt.
  • Beispiel 12. Dieses Beispiel umfasst die Elemente von Beispiel 9, wobei die Wortleitungssteuerlogik die ersten Wortleitungen des Speicher-Arrays von dem ersten Spannungspegel auf den zweiten Spannungspegel in einer vorherbestimmten Zeitperiode schaltet, bevor die Wortleitungssteuerlogik die zweiten Wortleitungen des Speicher-Arrays von dem ersten Spannungspegel auf den zweiten Spannungspegel schaltet.
  • Beispiel 13. Dieses Beispiel umfasst die Elemente von Beispiel 9, wobei die Wortleitungssteuerlogik Steuer-Gates von Auswahl-Gates der mindestens einen Speicherzellenkette des Speicher-Arrays von einem dritten Spannungspegel auf einen vierten Spannungspegel schaltet, nachdem die ersten Wortleitungen auf den zweiten Spannungspegel schalten.
  • Beispiel 14. Dieses Beispiel umfasst die Elemente von Beispiel 9, wobei die Wortleitungssteuerlogik Steuer-Gates von Auswahl-Gates der mindestens einen Speicherzellenkette des Speicher-Arrays von einem dritten Spannungspegel auf einen vierten Spannungspegel schaltet, nachdem die ersten Wortleitungen auf den zweiten Spannungspegel schalten, und nachdem die zweiten Wortleitungen auf den zweiten Spannungspegel schalten.
  • Beispiel 15. Dieses Beispiel umfasst die Elemente von Beispiel 9, wobei die Programmverifikationsoperation auf eine erste Programmoperation folgt und einer zweiten Programmoperation vorausgeht.
  • Beispiel 16. Dieses Beispiel umfasst die Elemente von Beispiel 9, wobei die mindestens eine Speicherzellenkette Schnittstellenspeicherzellen aufweist, die um einen dotierten Schnittstellenstecker gebildet sind, wobei die Schnittstellenspeicherzellen aufweisen: Schnittstellensteuer-Gates, die mindestens teilweise als Schnittstellenwortleitungen funktionieren, wobei die Schnittstellenwortleitungen die ersten Wortleitungen des Speicher-Arrays sind; ein oberes Deck von Speicherzellen, die mit dem Kanal der mindestens einen Speicherzellenkette gekoppelt sind, wobei das obere Deck von Speicherzellen obere Steuer-Gates aufweist, die mindestens teilweise obere Deckwortleitungen definieren, wobei die oberen Deckwortleitungen einige der zweiten Wortleitungen des Speicher-Arrays sind; und ein unteres Deck von Speicherzellen, die mit dem Kanal der mindestens einen Speicherzellenkette gekoppelt sind, wobei das untere Deck von Speicherzellen untere Steuer-Gates aufweist, die mindestens teilweise untere Deckwortleitungen definieren, wobei die unteren Deckwortleitungen einige der zweiten Wortleitungen des Speicher-Arrays sind.
  • Beispiel 17. Gemäß diesem Beispiel wird eine computerlesbare Speichervorrichtung bereitgestellt. Die computerlesbare Speichervorrichtung weist gespeicherte Instruktionen auf, die, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, zu Operationen führen. Die Operationen umfassen: Schalten, während einer Programmverifikationsoperation, von Spannungspegeln für Schnittstellenwortleitungen von einem ersten Spannungspegel auf einen zweiten Spannungspegel; und Schalten von Spannungspegeln für andere Wortleitungen von einem dritten Spannungspegel auf einen vierten Spannungspegel, nachdem die Spannungspegel für die Schnittstellenwortleitungen von dem ersten Spannungspegel auf den zweiten Spannungspegel schalten.
  • Beispiel 18. Dieses Beispiel umfasst die Elemente von Beispiel 17, wobei die Operationen ferner umfassen: Warten für eine vorherbestimmte Zeitperiode, bevor die Spannungspegel für die anderen Wortleitungen von dem dritten Spannungspegel auf den vierten Spannungspegel schalten.
  • Beispiel 19. Dieses Beispiel umfasst die Elemente von Beispiel 17, wobei die Operationen ferner umfassen: Schalten von Steuer-Gates von Auswahl-Gates von Speicherzellenketten von einem fünften Spannungspegel auf einen sechsten Spannungspegel in einer zweiten vorherbestimmten Zeitperiode, nachdem die Spannungspegel für die anderen Wortleitungen von einem dritten Spannungspegel auf einen vierten Spannungspegel schalten.
  • Beispiel 20. Dieses Beispiel umfasst die Elemente von Beispiel 17, wobei die Operationen ferner umfassen: Schalten der Spannungspegel für die anderen Wortleitungen auf einen ersten Zwischenspannungspegel zwischen dem dritten Spannungspegel und dem vierten Spannungspegel vor dem Schalten der anderen Wortleitungen auf den vierten Spannungspegel.
  • Beispiel 21. Dieses Beispiel umfasst die Elemente von Beispiel 17, wobei mindestens eine der anderen Wortleitungen eine Verifikationswortleitung ist, wobei die Operationen ferner umfassen: Schalten des Spannungspegels für die Verifikationswortleitung von einem Verifikationsspannungspegel auf den ersten Spannungspegel vor dem Schalten der Spannungspegel für die Schnittstellenwortleitungen von dem ersten Spannungspegel auf den zweiten Spannungspegel.
  • Beispiel 22. Gemäß diesem Beispiel wird ein Verfahren bereitgestellt. Das Verfahren umfasst: Schalten, während einer Programmverifikationsoperation, von Spannungspegeln für Schnittstellenwortleitungen von einem ersten Spannungspegel auf einen zweiten Spannungspegel; und Schalten von Spannungspegeln für andere Wortleitungen von einem dritten Spannungspegel auf einen vierten Spannungspegel, nachdem die Spannungspegel für die Schnittstellenwortleitungen von dem ersten Spannungspegel auf den zweiten Spannungspegel schalten.
  • Beispiel 23. Dieses Beispiel umfasst die Elemente von Beispiel 22, wobei die dritte Spannung eine Schwellenspannung für Speicherzellen überschreitet, die von den anderen Wortleitungen gesteuert werden, um eine Kanalinversion der Speicherzellen freizugeben, die von den anderen Wortleitungen gesteuert werden.
  • Beispiel 24. Dieses Beispiel umfasst die Elemente von Beispiel 22, wobei der erste Spannungspegel gleich dem dritten Spannungspegel ist, wobei einer oder mehrere von dem zweiten Spannungspegel und dem vierten Spannungspegel Erde ist.
  • Beispiel 25. Dieses Beispiel umfasst die Elemente von Beispiel 22, ferner umfassend: Warten für eine vorherbestimmte Zeitperiode vor dem Schalten der Spannungspegel für die anderen Wortleitungen von dem dritten Spannungspegel auf den vierten Spannungspegel.
  • Beispiel 26. Dieses Beispiel umfasst die Elemente von Beispiel 22, ferner umfassend: Schalten von Steuer-Gates von Auswahl-Gates von Speicherzellenketten von einem fünften Spannungspegel auf einen sechsten Spannungspegel, in einer zweiten vorherbestimmten Zeitperiode nach dem Schalten der Spannungspegel für die anderen Wortleitungen von dem dritten Spannungspegel auf den vierten Spannungspegel.
  • Beispiel 27. Dieses Beispiel umfasst die Elemente von Beispiel 22, ferner umfassend: Schalten der Spannungspegel für die anderen Wortleitungen auf einen ersten Zwischenspannungspegel zwischen dem dritten Spannungspegel und dem vierten Spannungspegel vor dem Schalten der anderen Wortleitungen auf den vierten Spannungspegel.
  • Beispiel 28. Dieses Beispiel umfasst die Elemente von Beispiel 22, wobei mindestens eine der anderen Wortleitungen eine Verifikationswortleitung ist, wobei das Verfahren ferner umfasst: Schalten des Spannungspegels für die Verifikationswortleitung von einem Verifikationsspannungspegel auf den ersten Spannungspegel vor dem Schalten der Spannungspegel für die Schnittstellenwortleitungen von dem ersten Spannungspegel auf den zweiten Spannungspegel.
  • Beispiel 29. Gemäß diesem Beispiel wird eine Speichersteuereinheit bereitgestellt. Die Speichersteuereinheit umfasst: Mittel zum Schalten, während einer Programmverifikationsoperation, von Spannungspegeln für Schnittstellenwortleitungen von einem ersten Spannungspegel auf einen zweiten Spannungspegel; und Mittel zum Schalten von Spannungspegeln für andere Wortleitungen von einem dritten Spannungspegel auf einen vierten Spannungspegel, nachdem die Spannungspegel für die Schnittstellenwortleitungen von dem ersten Spannungspegel auf den zweiten Spannungspegel schalten.
  • Beispiel 30. Dieses Beispiel umfasst die Elemente von Beispiel 29, ferner umfassend: Mittel zum Warten für eine vorherbestimmte Zeitperiode vor dem Schalten der Spannungspegel für die anderen Wortleitungen von dem dritten Spannungspegel auf den vierten Spannungspegel.
  • Beispiel 31. Dieses Beispiel umfasst die Elemente von Beispiel 29, ferner umfassend: Mittel zum Schalten von Steuer-Gates von Auswahl-Gates von Speicherzellenketten von einem fünften Spannungspegel auf einen sechsten Spannungspegel, in einer zweiten vorherbestimmten Zeitperiode, nachdem die Spannungspegel für die anderen Wortleitungen von einem dritten Spannungspegel auf einen vierten Spannungspegel schalten.
  • Beispiel 32. Dieses Beispiel umfasst die Elemente von Beispiel 29, ferner umfassend: Mittel zum Schalten der Spannungspegel für die anderen Wortleitungen auf einen ersten Zwischenspannungspegel zwischen dem dritten Spannungspegel und dem vierten Spannungspegel vor dem Schalten der anderen Wortleitungen auf den vierten Spannungspegel.
  • Beispiel 33. Dieses Beispiel umfasst die Elemente von Beispiel 29, wobei mindestens eine der anderen Wortleitungen eine Verifikationswortleitung ist, wobei die Speichersteuereinheit ferner umfasst: Mittel zum Schalten des Spannungspegels für die Verifikationswortleitung von einem Verifikationsspannungspegel auf den ersten Spannungspegel vor dem Schalten der Spannungspegel für die Schnittstellenwortleitungen von dem ersten Spannungspegel auf den zweiten Spannungspegel.
  • Beispiel 34. Gemäß diesem Beispiel wird ein System nach einem der Beispiele 9 bis 16 bereitgestellt, ferner umfassend Prozessorschaltungen.
  • Beispiel 35. Gemäß diesem Beispiel wird eine Vorrichtung bereitgestellt, umfassend Mittel zum Vornehmen des Verfahrens nach einem der Beispiele 22 bis 28.
  • Beispiel 36. Gemäß diesem Beispiel wird eine computerlesbare Speichervorrichtung mit darauf gespeicherten Instruktionen bereitgestellt, die, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, zu Operationen führen, umfassend das Verfahren nach einem der Beispiele 22 bis 28.
  • Die Bezeichnungen und Ausdrücke, die hier verwendet wurden, werden als Ausdrücke der Beschreibung und nicht der Einschränkung verwendet, und beim Gebrauch solcher Bezeichnungen und Ausdrücke ist es nicht beabsichtigt, irgendwelche Äquivalente der gezeigten und beschriebenen Merkmale (oder von Abschnitten davon) auszuschließen, und es wird gefunden, dass verschiedene Modifikationen innerhalb des Umfangs der Ansprüche möglich sind. Demgemäß sollen die Ansprüche alle solche Äquivalente abdecken.

Claims (25)

  1. Speichersteuereinheit, umfassend: Ladungsentleerungslogik, um eine Sequenz von Wortleitungsschaltoperationen während einer Programmverifikationsoperation eines Speicher-Arrays zu definieren, wobei die Sequenz von Wortleitungsschaltoperationen eine Ladungsentleerung eines Kanals mindestens einer Speicherzellenkette eines Speicher-Arrays freizugeben hat; und Wortleitungssteuerlogik, um, während der Programmverifikationsoperation, erste Wortleitungen des Speicher-Arrays von einem ersten Spannungspegel auf einen zweiten Spannungspegel vor dem Schalten zweiter Wortleitungen des Speicher-Arrays von dem ersten Spannungspegel auf den zweiten Spannungspegel zu schalten.
  2. Speichersteuereinheit nach Anspruch 1, wobei die ersten Wortleitungen Schnittstellenwortleitungen sind, wobei die zweiten Wortleitungen Nicht-Schnittstellenwortleitungen sind.
  3. Speichersteuereinheit nach Anspruch 2, wobei mindestens ein Teil der Schnittstellenwortleitungen Steuer-Gates für Schnittstellenspeicherzellen sind, die einem Schnittstellenstecker benachbart sind, der eine untere Säule mit einer oberen Säule eines 3D NAND Speicher-Arrays koppelt.
  4. Speichersteuereinheit nach Anspruch 1, wobei die Wortleitungssteuerlogik die ersten Wortleitungen des Speicher-Arrays von dem ersten Spannungspegel auf den zweiten Spannungspegel in einer vorherbestimmten Zeitperiode schaltet, bevor die Wortleitungssteuerlogik die zweiten Wortleitungen des Speicher-Arrays von dem ersten Spannungspegel auf den zweiten Spannungspegel schaltet.
  5. Speichersteuereinheit nach Anspruch 1, wobei die Wortleitungssteuerlogik Steuer-Gates von Auswahl-Gates der mindestens einen Speicherzellenkette des Speicher-Arrays von einem dritten Spannungspegel auf einen vierten Spannungspegel schaltet, nachdem die ersten Wortleitungen auf den zweiten Spannungspegel schalten.
  6. Speichersteuereinheit nach Anspruch 1, wobei die Wortleitungssteuerlogik Steuer-Gates von Auswahl-Gates der mindestens einen Speicherzellenkette des Speicher-Arrays von einem dritten Spannungspegel auf einen vierten Spannungspegel schaltet, nachdem die ersten Wortleitungen auf den zweiten Spannungspegel schalten, und nachdem die zweiten Wortleitungen auf den zweiten Spannungspegel schalten.
  7. Speichersteuereinheit nach Anspruch 1, wobei die Programmverifikationsoperation auf eine erste Programmoperation folgt und einer zweiten Programmoperation vorausgeht.
  8. Speichersteuereinheit nach Anspruch 1, wobei die Ladungsentleerungslogik mindestens eine von Wortleitungsschaltsequenz-Logik, um die Sequenz von Wortleitungsschaltoperationen zu definieren, und Wortleitungsschaltzeitverzögerungs-Logik, um Zeitverzögerungen innerhalb der Sequenz von Wortleitungsschaltoperationen zu definieren, aufweist.
  9. System, umfassend: ein Speicher-Array mit einer Vielzahl von Speicherzellen, wobei das Speicher-Array mindestens eine Speicherzellenkette aufweist, wobei das Speicher-Array erste Wortleitungen und zweite Wortleitungen aufweist; und eine Speichersteuereinheit, wobei die Speichersteuereinheit aufweist: Ladungsentleerungslogik, um eine Sequenz von Wortleitungsschaltoperationen während einer Programmverifikationsoperation des Speicher-Arrays zu definieren, wobei die Sequenz von Wortleitungsschaltoperationen eine Ladungsentleerung eines Kanals der mindestens einen Speicherzellenkette des Speicher-Arrays freizugeben hat; und Wortleitungssteuerlogik, um, während der Programmverifikationsoperation, die ersten Wortleitungen des Speicher-Arrays von einem ersten Spannungspegel auf einen zweiten Spannungspegel vor dem Schalten der zweiten Wortleitungen des Speicher-Arrays von dem ersten Spannungspegel auf den zweiten Spannungspegel zu schalten.
  10. System nach Anspruch 9, wobei die ersten Wortleitungen Schnittstellenwortleitungen sind, wobei die zweiten Wortleitungen Nicht-Schnittstellenwortleitungen sind.
  11. System nach Anspruch 10, wobei die Schnittstellenwortleitungen Steuer-Gates für Schnittstellenspeicherzellen aufweisen, die einem Schnittstellenstecker benachbart sind, der eine untere Säule mit einer oberen Säule eines 3D NAND Speicher-Arrays koppelt.
  12. System nach Anspruch 9, wobei die Wortleitungssteuerlogik die ersten Wortleitungen des Speicher-Arrays von dem ersten Spannungspegel auf den zweiten Spannungspegel in einer vorherbestimmten Zeitperiode schaltet, bevor die Wortleitungssteuerlogik die zweiten Wortleitungen des Speicher-Arrays von dem ersten Spannungspegel auf den zweiten Spannungspegel schaltet.
  13. System nach Anspruch 9, wobei die Programmverifikationsoperation auf eine erste Programmoperation folgt und einer zweiten Programmoperation vorausgeht.
  14. System nach Anspruch 9, wobei die mindestens eine Speicherzellenkette aufweist: Schnittstellenspeicherzellen, die um einen dotierten Schnittstellenstecker gebildet sind, wobei die Schnittstellenspeicherzellen Schnittstellensteuer-Gates aufweisen, die mindestens teilweise als Schnittstellenwortleitungen funktionieren, wobei die Schnittstellenwortleitungen die ersten Wortleitungen des Speicher-Arrays sind; ein oberes Deck von Speicherzellen, die mit dem Kanal der mindestens einen Speicherzellenkette gekoppelt sind, wobei das obere Deck von Speicherzellen obere Steuer-Gates aufweist, die mindestens teilweise obere Deckwortleitungen definieren, wobei die oberen Deckwortleitungen einige der zweiten Wortleitungen des Speicher-Arrays sind; und ein unteres Deck von Speicherzellen, die mit dem Kanal der mindestens einen Speicherzellenkette gekoppelt sind, wobei das untere Deck von Speicherzellen untere Steuer-Gates aufweist, die mindestens teilweise untere Deckwortleitungen definieren, wobei die unteren Deckwortleitungen einige der zweiten Wortleitungen des Speicher-Arrays sind.
  15. Computerlesbare Speichervorrichtung mit darauf gespeicherten Instruktionen, die, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, zu Operationen führen, umfassend: Schalten, während einer Programmverifikationsoperation, von Spannungspegeln für Schnittstellenwortleitungen von einem ersten Spannungspegel auf einen zweiten Spannungspegel; und Schalten von Spannungspegeln für andere Wortleitungen von einem dritten Spannungspegel auf einen vierten Spannungspegel, nachdem die Spannungspegel für die Schnittstellenwortleitungen von dem ersten Spannungspegel auf den zweiten Spannungspegel schalten.
  16. Verfahren, umfassend: Schalten, während einer Programmverifikationsoperation, von Spannungspegeln für Schnittstellenwortleitungen von einem ersten Spannungspegel auf einen zweiten Spannungspegel; und Schalten von Spannungspegeln für andere Wortleitungen von einem dritten Spannungspegel auf einen vierten Spannungspegel, nachdem die Spannungspegel für die Schnittstellenwortleitungen von dem ersten Spannungspegel auf den zweiten Spannungspegel schalten.
  17. Verfahren nach Anspruch 16, wobei die dritte Spannung eine Schwellenspannung für Speicherzellen überschreitet, die von den anderen Wortleitungen gesteuert werden, um eine Kanalinversion der Speicherzellen freizugeben, die von den anderen Wortleitungen gesteuert werden.
  18. Verfahren nach Anspruch 16, wobei der erste Spannungspegel dem dritten Spannungspegel gleicht, wobei einer oder mehrere von dem zweiten Spannungspegel und dem vierten Spannungspegel Erde ist.
  19. Verfahren nach Anspruch 16, ferner umfassend: Warten für eine vorherbestimmte Zeitperiode vor dem Schalten der Spannungspegel für die anderen Wortleitungen von dem dritten Spannungspegel auf den vierten Spannungspegel.
  20. Verfahren nach Anspruch 16, ferner umfassend: Schalten von Steuer-Gates von Auswahl-Gates von Speicherzellenketten, von einem fünften Spannungspegel auf einen sechsten Spannungspegel, in einer zweiten vorherbestimmten Zeitperiode nach dem Schalten der Spannungspegel für die anderen Wortleitungen von dem dritten Spannungspegel auf den vierten Spannungspegel.
  21. Verfahren nach Anspruch 16, ferner umfassend: Schalten der Spannungspegel für die anderen Wortleitungen auf einen ersten Zwischenspannungspegel zwischen dem dritten Spannungspegel und dem vierten Spannungspegel, vor dem Schalten der anderen Wortleitungen auf den vierten Spannungspegel.
  22. Speichersteuereinheit, umfassend: Mittel zum Schalten, während einer Programmverifikationsoperation, von Spannungspegeln für Schnittstellenwortleitungen von einem ersten Spannungspegel auf einen zweiten Spannungspegel; und Mittel zum Schalten von Spannungspegeln für andere Wortleitungen von einem dritten Spannungspegel auf einen vierten Spannungspegel, nachdem die Spannungspegel für die Schnittstellenwortleitungen von dem ersten Spannungspegel auf den zweiten Spannungspegel schalten.
  23. System nach einem der Ansprüche 9 bis 14, ferner umfassend Prozessorschaltungen.
  24. Vorrichtung, umfassend Mittel zum Vornehmen des Verfahrens nach einem der Ansprüche 16 bis 21.
  25. Computerlesbare Speichervorrichtung mit darauf gespeicherten Instruktionen, die, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, zu Operationen führen, umfassend: das Verfahren nach einem der Ansprüche 16 bis 21.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7258764B2 (ja) * 2017-10-13 2023-04-17 株式会社半導体エネルギー研究所 記憶装置
US10629271B2 (en) * 2017-12-05 2020-04-21 Intel Corporation Method and system for reducing program disturb degradation in flash memory
US10366983B2 (en) 2017-12-29 2019-07-30 Micron Technology, Inc. Semiconductor devices including control logic structures, electronic systems, and related methods
US10340267B1 (en) * 2017-12-29 2019-07-02 Micron Technology, Inc. Semiconductor devices including control logic levels, and related memory devices, control logic assemblies, electronic systems, and methods
US10297290B1 (en) 2017-12-29 2019-05-21 Micron Technology, Inc. Semiconductor devices, and related control logic assemblies, control logic devices, electronic systems, and methods
US10714196B2 (en) 2018-10-05 2020-07-14 Micron Technology, Inc. Methods for determining data states of memory cells
JP2020149736A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 半導体記憶装置
US10847234B2 (en) 2019-04-26 2020-11-24 Intel Corporation Program verify technique for non-volatile memory
US10854245B1 (en) 2019-07-17 2020-12-01 Intel Corporation Techniques to adapt DC bias of voltage regulators for memory devices as a function of bandwidth demand
US10839927B1 (en) * 2019-08-29 2020-11-17 Micron Technology, Inc. Apparatus and methods for mitigating program disturb
US11244735B2 (en) * 2020-02-18 2022-02-08 Sandisk Technologies Llc Systems and methods for program verification on a memory system
KR20240017546A (ko) * 2022-08-01 2024-02-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US11875043B1 (en) * 2022-08-29 2024-01-16 Sandisk Technologies Llc Loop dependent word line ramp start time for program verify of multi-level NAND memory
US12046314B2 (en) 2022-08-29 2024-07-23 SanDisk Technologies, Inc. NAND memory with different pass voltage ramp rates for binary and multi-state memory

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5848002A (en) * 1994-12-27 1998-12-08 Nkk Corporation Information storage apparatus and method for operating the same
JP4284300B2 (ja) * 2005-05-02 2009-06-24 株式会社東芝 半導体記憶装置
US9030879B2 (en) 2012-11-15 2015-05-12 Conversant Intellectual Property Management Incorporated Method and system for programming non-volatile memory with junctionless cells
US9064577B2 (en) 2012-12-06 2015-06-23 Micron Technology, Inc. Apparatuses and methods to control body potential in memory operations
KR102116668B1 (ko) * 2014-02-04 2020-05-29 삼성전자주식회사 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
US9620217B2 (en) * 2014-08-12 2017-04-11 Macronix International Co., Ltd. Sub-block erase
US9530506B2 (en) 2014-11-21 2016-12-27 Sandisk Technologies Llc NAND boosting using dynamic ramping of word line voltages
JP6400547B2 (ja) * 2015-09-14 2018-10-03 東芝メモリ株式会社 メモリデバイス
US9761312B1 (en) * 2016-03-16 2017-09-12 Micron Technology, Inc. FeRAM-DRAM hybrid memory
US9830994B1 (en) * 2017-02-02 2017-11-28 Sandisk Technologies Llc Sequential deselection of word lines for suppressing first read issue
US10332601B2 (en) * 2017-08-28 2019-06-25 Micron Technology, Inc. Erasing memory cells sequentially
US10629271B2 (en) * 2017-12-05 2020-04-21 Intel Corporation Method and system for reducing program disturb degradation in flash memory
US10685723B1 (en) * 2018-12-20 2020-06-16 Sandisk Technologies Llc Reducing read disturb in two-tier memory device by modifying duration of channel discharge based on selected word line

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