DE112020005797T5 - Mehrstufige nichtflüchtige speichervorrichtung auf silizium-oxid-nitrid-oxid-silizium-basis und verfahren zu deren betrieb - Google Patents

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Krishnaswamy Ramkumar
Vineet Agrawal
Long Hinh
Swatilekha Saha
Santanu Kumar Samanta
Michael Amundson
Ravindra Kapre
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Abstract

Halbleitervorrichtung, die ein auf Halbleiter-Oxid-Nitrid-Oxid-Halbleiter (SONOS) basierendes nichtflüchtiges Speicher(NVM)-Feld, das in Reihen und Spalten angeordnete NVM-Zellen enthält, wobei die NVM-Transistoren der NVM-Zellen dazu konfiguriert sind, N x analoge Werte zu speichern, die den N x Pegeln ihrer Drain-Strompegel (ID) oder Schwellenspannungspegel (VT) entsprechen, eine Digital-Analog(DAC)-Funktion, die digitale Signale aus externen Vorrichtungen empfängt und umwandelt, eine Spaltenmultiplexer(Mux)-Funktion, die dazu konfiguriert ist, den aus den NVM-Zellen gelesenen analogen Wert auszuwählen und zu kombinieren, und eine Analog-Digital(ADC)-Funktion aufweist, die dazu konfiguriert ist, analoge Ergebnisse der Spalten-Mux-Funktion in digitale Werte umzuwandeln und die digitalen Werte auszugeben.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Die vorliegende Anmeldung ist eine internationale Anmeldung der nicht-vorläufigen US-Anmeldung Nr. 16/827.948 , die am 24. März 2020 eingereicht wurde und die den Vorteil unter 35 USC § 119(e) der vorläufigen US-Anmeldung Nr. 62/940.547 beansprucht, die am 26. November 2019 eingereicht wurde und die hier durch Verweis vollständig eingebunden ist.
  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung betrifft allgemein nichtflüchtige Speichervorrichtungen und insbesondere die Nutzung von mehrstufigen Silizium(halbleiter)-Oxid-Nitrid-Oxid-Silizium(halbleiter)(SONOS)-basierten ladungseinfangenden nichtflüchtigen Speicher(NVM)-Vorrichtungen für analoge Operationen einschließlich neuromorphem Computing in Anwendungen der künstlichen Intelligenz (KI).
  • HINTERGRUND
  • Nichtflüchtige Speicher werden häufig zum Speichern von Daten in Computersystemen verwendet und bestehen in der Regel aus einem Speicherfeld mit einer großen Anzahl von Speicherzellen, die in Reihen und Spalten angeordnet sind. In einigen Ausführungsformen kann jede der Speicherzellen mindestens ein nichtflüchtiges Element enthalten, z.B. einen Feldeffekttransistor (FET) mit Ladungseinfang oder einen Floating-Gate-Transistor, der durch Anlegen einer Spannung der richtigen Polarität, Größe und Dauer zwischen einem Steuer-/Speicher-Gate und dem Substrat oder den Drain-/Source-Bereichen programmiert oder gelöscht wird. In einem FET mit n-Kanal-Ladungseinfang bewirkt beispielsweise eine positive Gate-zu-Substrat-Vorspannung, dass Elektronen aus dem Kanal tunneln und durch Fowler-Nordheim(FN)-Tunneln in einer ladungseinfangenden dielektrischen Schicht eingefangen werden, wodurch die Schwellenspannung (VT) des Transistors erhöht wird. Eine negative Gate-zu-Kanal-Spannung führt dazu, dass Löcher aus dem Kanal tunneln und in der ladungseinfangenden dielektrischen Schicht eingefangen werden, wodurch die VT des SONOS-Transistors sinkt.
  • In einigen Ausführungsformen werden SONOS-basierte Speicherfelder als digitale Datenspeicher verwendet und betrieben, wobei binäre Bitdaten (0 und 1) basierend auf zwei eindeutigen VT- oder Drain-Strom- (ID) Pegeln oder Werten der SONOS-Zellen gespeichert werden.
  • Es gibt Forderungen, die NVM-Technologie wie SONOS für Analogspeicher und - verarbeitung zu verwenden, da sie konfigurierbar mehrere (mehr als zwei) VT- und ID-Pegel mit erreichbar hoher Präzision besitzen. SONOS-Speicherzellen bieten niedrige Latenzzeiten, geringen Stromverbrauch und geringes Rauschen, was für analoge Verarbeitung wünschenswert ist, einschließlich Inferenzberechnungen, wie z.B. neuromorphes Computing in Anwendungen der künstlichen Intelligenz (KI).
  • Es ist daher ein Ziel der vorliegenden Erfindung, optimierte Vorspannungsbedingungen, Betriebsabläufe (Löschen, Programmieren, Sperren usw.) und SONOS-basierte analoge NVM-Vorrichtungen und -Systeme bereitzustellen, um eine Abstimmung mehrerer feiner VT/ID-Pegel mit engen und eindeutigen Verteilungen (niedriges Verteilungssigma „σ“) zu erreichen.
  • Figurenliste
  • Das Verständnis der vorliegenden Erfindung wird durch die nachfolgende ausführliche Beschreibung, die begleitenden Zeichnungen und die unten beigefügten Ansprüche vertieft. Dabei gilt:
    • 1A ist ein Blockdiagramm, das eine seitliche Schnittansicht eines SONOS-basierten nichtflüchtigen Speichertransistors oder einer solchen Vorrichtung zeigt;
    • 1B veranschaulicht ein entsprechendes schematisches Diagramm des in 1A dargestellten SONOS-basierten nichtflüchtigen Speichertransistors oder einer solchen Vorrichtung;
    • 2 ist ein schematisches Diagramm, das ein SONOS-basiertes nichtflüchtiges Speicherfeld gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht;
    • 3A ist ein schematisches Diagramm eines Segments eines SONOS-basierten nichtflüchtigen Speicherfeld, das eine Ausführungsform eines Löschvorgangs gemäß der vorliegenden Offenbarung veranschaulicht;
    • 3B ist ein schematisches Diagramm eines Segments eines SONOS-basierten nichtflüchtigen Speicherfelds, das eine Ausführungsform eines Programmier-/Sperrvorgangs gemäß der vorliegenden Offenbarung veranschaulicht;
    • 4 sind repräsentative Grafiken, die die Verteilung der Schwellenspannungen und der Drain-Ströme von programmierten (Vtp und Idp) und gelöschten (Vte und Ide) Speichertransistoren in einem SONOS-basierten nichtflüchtigen Speicherfeld gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulichen;
    • 5 ist eine repräsentative Grafik, die die Verteilungen des Drain-Strompegels (ID) in einer mehrstufigen SONOS-basierten nichtflüchtigen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht;
    • 6 ist eine Grafik, die eindeutige ID-Pegel eines SONOS-basierten Speichertransistors in einem nichtflüchtigen Speicherfeld gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht;
    • 7A ist eine Grafik, die die Verteilung von eingefangenen Ladungen in der ladungseinfangenden Schicht eines SONOS-basierten Speichertransistors in einem nichtflüchtigen Speicherfeld gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht;
    • 7B ist eine Grafik, die ID-Verteilungen von SONOS-basierten Speichertransistoren in einem nichtflüchtigen Speicherfeld veranschaulicht, wobei ID-Sigma- und Retentionsverschlechterung gemäß einer Ausführungsform der vorliegenden Offenbarung dargestellt werden;
    • 8A ist ein schematisches Diagramm eines Segments eines SONOS-basierten nichtflüchtigen Speicherfelds, das eine Ausführungsform eines selektiven weichen Löschvorgangs gemäß der vorliegenden Offenbarung veranschaulicht;
    • 8B ist ein schematisches Diagramm eines Segments eines SONOS-basierten nichtflüchtigen Speicherfelds, das eine Ausführungsform eines Auffüllprogrammier-/Sperrvorgangs gemäß der vorliegenden Offenbarung veranschaulicht;
    • 9A und 9B sind schematische Flussdiagramme, die eine Ausführungsform eines Schreibvorgangs für ein mehrstufiges SONOS-basiertes NVM-Feld gemäß der vorliegenden Offenbarung zeigen;
    • 10 ist eine Grafik, die eine Pegelverringerung/-erhöhung eindeutiger ID-Pegel während eines Schreibvorgangs eines SONOS-basierten Speichertransistors in einem nichtflüchtigen Speicherfeld gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht;
    • 11 ist ein schematisches Flussdiagramm, das eine Ausführungsform eines Schreibvorgangs für ein mehrstufiges SONOS-basiertes NVM-Feld gemäß der vorliegenden Offenbarung veranschaulicht;
    • 12 ist ein schematisches Flussdiagramm, das eine Ausführungsform eines Auffüll-/Ausglühvorgangs für ein mehrstufiges SONOS-basiertes NVM-Feld gemäß der vorliegenden Offenbarung veranschaulicht;
    • 13 ist ein schematisches Blockdiagramm, das eine Ausführungsform einer mehrstufigen SONOS-basierten NVM-Vorrichtung gemäß der vorliegenden Offenbarung veranschaulicht;
    • 14 ist ein repräsentatives Blockdiagramm, das eine Ausführungsform eines herkömmlichen digitalen Multiplikations-Akkumulations(MAC)-Systems veranschaulicht;
    • 15 ist ein repräsentatives Diagramm, das eine Ausführungsform eines künstlichen Neurons eines tiefen Neuronennetz(DNN)-Systems veranschaulicht;
    • 16 ist ein schematisches Diagramm, das eine Ausführungsform einer analogen Neuronennetz(NN)-Beschleunigungsvorrichtung gemäß der vorliegenden Offenbarung veranschaulicht; und
    • 17 ist ein schematisches Flussdiagramm, das eine Ausführungsform des Betriebsverfahrens der NN-Beschleunigungsvorrichtung in 16 veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Beschreibung legt zahlreiche spezielle Einzelheiten, wie etwa Beispiele für spezielle Systeme, Komponenten, Verfahren und so weiter, dar, um ein gutes Verständnis mehrerer Ausführungsformen des behandelten Gegenstands bereitzustellen. Es versteht sich jedoch für einen Fachmann, dass wenigstens manche Ausführungsformen ohne diese speziellen Einzelheiten umgesetzt werden können. In anderen Fällen sind wohlbekannte Komponenten oder Verfahren nicht ausführlich beschrieben oder sind in einem einfachen Blockdiagrammformat dargestellt, um eine unnötige Verunklarung der hier beschriebenen Techniken zu vermeiden. Dementsprechend sind die hier dargelegten speziellen Einzelheiten lediglich beispielhaft. Spezielle Implementierungen können von diesen beispielhaften Einzelheiten abweichen und immer noch als innerhalb der Idee und des Schutzbereichs des vorliegenden Gegenstands liegend erachtet werden.
  • Sofern nicht ausdrücklich anders angegeben, wie aus den folgenden Ausführungen ersichtlich, beziehen sich die in der Beschreibung verwendeten Begriffe wie „Verarbeiten“, „Rechnen“, „Berechnen“, „Bestimmen“ oder dergleichen auf die Aktionen und/oder Prozesse eines Computers oder Rechensystems oder einer ähnlichen elektronischen Rechenvorrichtung, die Daten, die als physikalische, z.B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physikalische Größen in den Speichern, Registern oder anderen Informationsspeicher-, - übertragungs- oder -anzeigevorrichtungen des Rechensystems dargestellt werden.
  • KURZDARSTELLUNG DES GEGENSTANDS
  • Gemäß einer Ausführungsform eines Verfahrens zum Betrieb einer Halbleitervorrichtung kann das Verfahren die folgenden Schritte umfassen: Erhalten der Halbleitervorrichtung, die in Reihen und Spalten angeordnete mehrstufige Speichertransistoren enthält, wobei die mehrstufigen Speichertransistoren auf Silizium-Oxid-Nitrid-Oxid-Silizium (SONOS) basierende ladungseinfangende Transistoren enthalten, die dazu konfiguriert sind, einen von N x Analogwerten zu speichern, die den N Pegeln der Schwellenspannung (VT) und des Drain-Stroms (ID) entsprechen, und wobei N eine natürliche Zahl größer als 2 ist; Auswählen mindestens eines der mehrstufigen Speichertransistoren für einen Schreibprozess auf einen Sollwert, wobei der Sollwert einer der N x analogen Werte ist und einem Soll-ID-Bereich entspricht, der sich von einer Soll-ID-Untergrenze (Lower Limit, LL) zu einer Soll-ID-Obergrenze (Upper Limit, UL) erstreckt; Durchführen eines partiellen Programmiervorgangs an dem mindestens einen der mehrstufigen Speichertransistoren zur ID-Pegelreduzierung, wobei ein erstes Prüflesen nach dem partiellen Programmiervorgang durchgeführt wird, um zu bestimmen, wie ein reduzierter ID-Pegel verglichen mit einem Soll-ID-Mittelwert ist; Durchführen eines partiellen Löschvorgangs an dem mindestens einen der mehrstufigen Speichertransistoren zur ID-Pegelanhebung, wobei ein zweites Prüflesen nach dem partiellen Löschvorgang durchgeführt wird, um zu bestimmen, wie ein angehobener ID-Pegel verglichen mit dem Soll-ID-Mittelwert ist; und Bestimmen, dass der Schreibprozess auf den Sollwert abgeschlossen ist, wenn der ID-Pegel des mindestens einen der mehrstufigen Speichertransistoren in den Soll-ID-Bereich fällt.
  • In einer Ausführungsform kann das Verfahren auch den Schritt umfassen, nach Abschluss des Schreibprozesses auf den Sollwert den mindestens einen der mehrstufigen Speichertransistoren für weitere Programmier- und Löschvorgänge zu sperren, wobei das Sperren das Verringern einer Größe einer Gate-zu-Drain-Spannung oder Gate-zu-Substrat-Spannung des mindestens einen der mehrstufigen Speichertransistoren umfasst.
  • In einer Ausführungsform kann der partielle Programmiervorgang mindestens einen von einem weichen Programmiervorgang und einem Auffüllprogrammiervorgang umfassen, wobei der partielle Programmiervorgang dazu konfiguriert sein kann, für den mindestens einen der mehrstufigen Speichertransistoren den ID-Pegel zu reduzieren und einen VT-Pegel anzuheben, und wobei mehrstufige Speichertransistoren, die nicht für den partiellen Programmiervorgang ausgewählt sind, gesperrt werden können.
  • In einer Ausführungsform kann der partielle Programmiervorgang für eine beträchtlich kürzere Dauer als ein Programmiervorgang durchgeführt werden, wobei der Programmiervorgang dazu konfiguriert sein kann, die ID-Pegel der mehrstufigen Speichertransistoren auf einen vollständig programmierten ID-Pegel zu reduzieren, unabhängig von den anfänglichen ID-Pegeln der mehrstufigen Speichertransistoren.
  • In einer Ausführungsform kann der partielle Löschvorgang mindestens einen von einem weichen Löschvorgang, einem selektiven weichen Löschvorgang und einem Ausglühlöschvorgang enthalten, wobei der partielle Löschvorgang dazu konfiguriert sein kann, für den mindestens einen der mehrstufigen Speichertransistoren den ID-Pegel anzuheben und den VT-Pegel zu reduzieren, und wobei mehrstufige Speichertransistoren, die nicht für den selektiven weichen Löschvorgang ausgewählt sind, gesperrt werden können.
  • In einer Ausführungsform können der weiche Löschvorgang und der selektive weiche Löschvorgang für eine beträchtlich kürzere Dauer als ein Löschvorgang durchgeführt werden, wobei der Löschvorgang dazu konfiguriert sein kann, die ID-Pegel der mehrstufigen Speichertransistoren auf einen vollständig gelöschten ID-Pegel anzuheben, unabhängig von den anfänglichen ID-Pegeln der mehrstufigen Speichertransistoren.
  • In einer Ausführungsform kann der Ausglühlöschvorgang für eine beträchtlich längere Dauer als ein Löschvorgang durchgeführt werden, wobei eine Größe einer Gate-zu-Drain-Spannung oder einer Gate-zu-Substrat-Spannung des mindestens einen der mehrstufigen Speichertransistoren während des Löschvorgangs größer als beim Ausglühlöschvorgang sein kann.
  • In einer Ausführungsform kann das Verfahren ferner einen Auffüll- und Ausglühalgorithmus enthalten, der die folgenden Schritte umfasst: Durchführen des weichen Löschvorgangs an dem mindestens einen der mehrstufigen Speichertransistoren, nachdem der Schreibvorgang auf den Sollwert abgeschlossen ist; Prüfen, ob der ID-Pegel mindestens einen Pegel von Soll-ID + X % erreicht hat, wobei X in einem Bereich von 20 - 50 liegt; Durchführen des Auffüllprogrammiervorgangs an dem mindestens einen der mehrstufigen Speichertransistoren; Prüfen, ob der ID-Pegel höchstens einen Sollpegel von Soll-ID - Y % erreicht hat, wobei Y in einem Bereich von 10 - 20 liegt; Durchführen des Ausglühlöschvorgangs an dem mindestens einen der mehrstufigen Speichertransistoren; Prüfen des ID-Pegels jedes des mindestens einen mehrstufigen Speichertransistors; Auswählen und Durchführen des selektiven weichen Löschvorgangs nur an dem mindestens einen der mehrstufigen Speichertransistoren, der einen ID-Pegel aufweist, der kleiner als die Soll-ID-LL ist, und Sperren des nicht ausgewählten mehrstufigen Speichertransistors; und Prüfen, ob der ID-Pegel des mindestens einen mehrstufigen Speichertransistors wieder in den Soll-ID-Pegelbereich zurückgebracht ist.
  • In einer Ausführungsform kann der Auffüll- und Ausglühalgorithmus dazu konfiguriert sein, den ID-Pegel des mindestens einen mehrstufigen Speichertransistors innerhalb des Soll-ID-Bereichs zu halten, während Ladungen in flachen Fallen durch Ladungen in tiefen Fallen in einer ladungseinfangenden Schicht des mindestens einen mehrstufigen Speichertransistors ersetzt werden, wobei der Auffüllprogrammiervorgang Ladungen in tiefen Fallen erleichtern kann, indem eine hohe Gate-zu-Drain-Spannung und ein kurzer Programmierimpuls an den mindestens einen der mehrstufigen Speichertransistoren angelegt wird, und wobei der Ausglühlöschvorgang dazu konfiguriert sein kann, Ladungen in flachen Fallen über Fowler-Nordheim-Tunneln zu leeren, indem eine niedrige Gate-zu-Drain-Spannung und ein langer Löschimpuls an den mindestens einen der mehrstufigen Speichertransistoren angelegt wird.
  • In einer Ausführungsform kann der mindestens eine der mehrstufigen Speichertransistoren in derselben Reihe oder derselben Spalte angeordnet sein.
  • Gemäß einer Ausführungsform eines Verfahrens zum Betrieb einer Halbleitervorrichtung kann das Verfahren die folgenden Schritte umfassen: Auswählen einer ersten NVM-Zelle eines SONOS-basierten NVM-Felds für einen selektiven weichen Löschvorgang, wobei das SONOS-basierte NVM-Feld NVM-Zellen umfasst, die in Reihen und Spalten angeordnet sind, und wobei NVM-Zellen angrenzender erster und zweiter Spalten mit einer ersten gemeinsamen Source-Leitung gekoppelt sind; Erzeugen und Koppeln einer ersten negativen Spannung an eine erste SONOS-Wortleitung in einer ersten Reihe des SONOS-basierten NVM-Felds und einer positiven Spannung an eine erste Bitleitung in der ersten Spalte, um eine Gate-zu-Drain-Vorspannung an einen ersten NVM-Transistor in der ersten NVM-Zelle anzulegen, um die erste NVM-Zelle durch Fowler-Nordheim(FN)-Tunneln partiell zu löschen, wobei ein Drain-Strompegel (ID) und ein Schwellenspannungspegel (VT) des ersten NVM-Transistors angehoben bzw. reduziert wird; und Koppeln einer Sperrspannung an eine zweite Bitleitung in der zweiten Spalte, um die Gate-zu-Drain-Vorspannung an einen zweiten NVM-Transistor in einer zweiten NVM-Zelle in der ersten Reihe, die für den selektiven weichen Löschvorgang nicht ausgewählt ist, zu reduzieren, wobei die Sperrspannung die gleiche Polarität und eine geringere Größe als die erste negative Spannung hat und wobei der zweite NVM-Transistor vor und nach dem selektiven weichen Löschvorgang ungefähr den gleichen ID- und VT-Pegel hat.
  • In einer Ausführungsform kann das Verfahren auch den Schritt des Koppelns einer Massespannung an eine zweite SONOS-Wortleitung in einer zweiten Reihe des SONOS-basierten NVM-Felds umfassen, um alle NVM-Zellen in der zweiten Reihe für den selektiven weichen Löschvorgang abzuwählen.
  • In einer Ausführungsform kann das Verfahren auch die Schritte des Erzeugens und Koppelns einer zweiten negativen Spannung an eine erste Wortleitung in der ersten Reihe und einen flachen positiven Vertiefungs (Shallow Positive Well, SPW)-Knoten des SONOS-basierten NVM-Felds umfassen, um einen ersten Feldeffekttransistor (FET) in der ersten NVM-Zelle und einen zweiten FET in der zweiten NVM-Zelle auszuschalten, wobei die zweite negative Spannung eine geringere Größe als die erste negative Spannung hat; und des Koppelns der positiven Spannung an einen tiefen negativen Vertiefungs (Deep Negative Well, DNW)-Knoten.
  • In einer Ausführungsform kann jede der NVM-Zellen einen NVM-Transistor enthalten, der dazu konfiguriert ist, einen von N x Werten zu speichern, die N x Pegeln von ID- und VT-Pegeln entsprechen, wobei N eine natürliche Zahl größer als 2 ist, und wobei der selektive weiche Löschvorgang dazu konfiguriert sein kann, für den ersten NVM-Transistor den ID-Pegel anzuheben und den VT-Pegel zu reduzieren, sodass sich sein gespeicherter Wert von einem ersten Wert auf einen zweiten Wert ändert, und wobei der zweite Wert größer als der erste Wert sein kann.
  • In einer Ausführungsform kann jede der N x Pegel von ID- und VT-Pegeln eine Verteilung enthalten, wobei zwei angrenzende ID- oder VT-Verteilungen eine Überlappungshäufigkeit von weniger als 3 % aufweisen können und wobei die N x Pegel von ID- und VT-Pegeln linear inkrementell bzw. dekrementell sein können.
  • Gemäß einer Ausführungsform einer Halbleitervorrichtung kann die Vorrichtung ein SONOS-basiertes NVM-Feld, das in Reihen und Spalten angeordnete NVM-Zellen enthält, wobei jede NVM-Zelle einen NVM-Transistor und einen Feldeffekttransistor (FET) umfassen kann und wobei jeder NVM-Transistor dazu konfiguriert sein kann, N x analoge Werte zu speichern, die den N x Pegeln seiner Drain-Strompegel (ID) oder Schwellenspannungspegel (VT) entsprechen; eine Digital-Analog(DAC)-Funktion, die digitale Signale aus externen Vorrichtungen empfängt und umwandelt, wobei die umgewandelten digitalen Signale dazu konfiguriert sein können, das Auslesen eines in mindestens einer NVM-Zelle in mindestens einer Spalte gespeicherten analogen Wertes zu bewirken; eine Spaltenmultiplexer(Mux)-Funktion, die dazu konfiguriert ist, den aus der mindestens einen NVM-Zelle ausgelesenen analogen Wert auszuwählen und zu kombinieren; und eine Analog-Digital(ADC)-Funktion enthalten, die dazu konfiguriert ist, analoge Ergebnisse der Spalten-Mux-Funktion in digitale Werte umzuwandeln und die digitalen Werte auszugeben.
  • In einer Ausführungsform können die N x analogen Werte in die NVM-Transistoren durch eine Serie von partiellen Programmier- und selektiven partiellen Löschvorgängen geschrieben werden, wobei die selektiven partiellen Löschvorgänge dazu konfiguriert sein können, für ausgewählte NVM-Transistoren einer gleichen Reihe den ID-Pegel anzuheben und den VT-Pegel zu reduzieren und gleichzeitig nicht ausgewählte NVM-Transistoren in der gleichen Reihe zu sperren.
  • In einer Ausführungsform kann auf jeden der partiellen Programmiervorgänge und der selektiven partiellen Löschvorgänge ein Lesevorgang folgen, um zu prüfen, ob die ID- oder VT-Pegel der ausgewählten NVM-Transistoren die Soll-ID- und Soll-VT-Pegel erreicht haben.
  • In einer Ausführungsform kann eine Vielzahl von Halbleitervorrichtungen auf demselben Halbleiterchip angeordnet und miteinander verbunden sein, wobei jede der Vielzahl von Halbleitervorrichtungen dazu konfiguriert sein kann, basierend auf den in den NVM-Zellen gespeicherten analogen Werten und den digitalen Eingaben aus mindestens einer anderen Halbleitervorrichtung der Vielzahl von Halbleitervorrichtungen Multiplikations-Akkumulations (Multiply Accumulate, MAC)-Operationen durchzuführen.
  • In einer Ausführungsform gibt eine erste Teilmenge der Vielzahl von Halbleitervorrichtungen digitale Ergebnisse der MAC-Operationen aus, wobei die digitalen Ergebnisse der ersten Teilmenge mit einer zweiten Teilmenge der Vielzahl von Halbleitervorrichtungen als digitale Eingänge gekoppelt sind.
  • In einer Ausführungsform kann die Vielzahl der Halbleitervorrichtungen dazu konfiguriert sein, als künstliche Neuronen in einem tiefen neuronalen Netz (Deep Neural Network, DNN) zu fungieren, das neuromorphes Computing in einer Anwendung der künstlichen Intelligenz (KI) durchführt.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • 1A ist ein Blockdiagramm, das eine seitliche Schnittansicht einer nichtflüchtigen Speicherzelle veranschaulicht, und das entsprechende schematische Diagramm ist in 1B veranschaulicht. Ein nichtflüchtiges Speicher (Non-Volatile Memory, NVM)-Feld oder eine solche Vorrichtung kann NVM-Zellen mit einem/einer nichtflüchtigen Speichertransistor oder -vorrichtung, der/die unter Verwendung von Silizium(halbleiter)-Oxid-Nitrid-Oxid-Silizium(halbleiter)(SONOS)- oder Floating-Gate-Technologie implementiert ist, sowie einen regulären Feldeffekttransistor (FET), die angrenzend angeordnet oder miteinander gekoppelt sind, enthalten.
  • In einer Ausführungsform, die in 1A veranschaulicht ist, ist der nichtflüchtige Speichertransistor ein ladungseinfangender nichtflüchtiger Speichertransistor vom SONOS-Typ. Wie in 1A dargestellt, enthält die NVM-Zelle 90 einen Stapel von NV-Transistoren 94 mit einem Steuer-Gate (Control Gate, CG) oder einem Speicher-Gate (Memory Gate, MG), der über dem Substrat 98 ausgebildet ist. Die NVM-Zelle 90 enthält ferner Source 97/Drain 88-Bereiche, die im Substrat 98 oder gegebenenfalls innerhalb der flachen positiven Vertiefung (Shallow Positive Well, SPW) 93 im Substrat 98 auf beiden Seiten des NV-Transistors 94 ausgebildet sind. Die SPW 93 kann mindestens teilweise in der tiefen negativen Vertiefung (Deep Negative Well, DNW) 99 eingekapselt sein. In einer Ausführungsform sind die Source/Drain-Bereiche 88 und 97 durch den Kanalbereich 91 unterhalb des NV-Transistors 94 verbunden. Der NV-Transistor 94 enthält eine dielektrische Oxid-Tunnelschicht, eine ladungseinfangende Nitrid- oder Oxynitrid-Schicht 92 und eine Oxid-Deck- oder Sperrschicht, die den ONO-Stapel bilden. In einer Ausführungsform kann die ladungseinfangende Schicht 92 mehrlagig sein und die aus dem Substrat 93 durch FN-Tunneln injizierten Ladungen einfangen. Die VT- und ID-Werte des NV-Transistors 94 können sich mindestens teilweise aufgrund der Menge der eingefangenen Ladungen ändern. In einer Ausführungsform kann eine Schicht mit hoher Dielektrizitätskonstante mindestens einen Abschnitt der Sperrschicht bilden. Eine Poly-Silizium- (Poly) oder Metall-Gate-Schicht, die über der ONO-Schicht liegt und als Steuer-Gate (CG) oder Speicher-Gate (MG) dienen kann. Wie in 1A bestens dargestellt, enthält die NVM-Zelle 90 ferner einen FET 96, der angrenzend an den NV-Transistor 94 angeordnet ist. In einer Ausführungsform enthält der FET 96 ein Metall- oder Polysilizium-Select-Gate (SG), das über einer dielektrischen Oxid- oder Gate-Schicht mit hoher Dielektrizitätskonstante liegt. Der FET 96 enthält ferner Source/Drain-Bereiche 86 und 97, die im Substrat 98 oder gegebenenfalls in der Vertiefung 93 im Substrat 98 auf beiden Seiten des FET 96 ausgebildet sind. Wie in 1A bestens dargestellt, teilen sich der FET 96 und der NV-Transistor 94 den dazwischen liegenden Source/Drain-Bereich 97, der auch als interner Knoten 97 bezeichnet wird. Das SG wird durch VSG in geeigneter Weise vorgespannt, um den Kanal 95 unterhalb des FET 96 zu öffnen oder zu schließen. Die in 1A veranschaulichte NVM-Zelle 90 wird als mit einer Zwei-Transistor(2T)-Architektur betrachtet, bei der der NV-Transistor 94 und der FET 96 in dieser Patentschrift als Speichertransistor bzw. als Auswahl- oder Durchlasstransistor betrachtet werden können.
  • In einer Ausführungsform zeigt 1B eine SONOS-NVM-Zelle 90 mit zwei Transistoren (2T), bei der der nichtflüchtige (Non-Volatile, NV) Transistor 94 in Reihe mit dem FET 96 geschaltet ist. Die NVM-Zelle 90 ist programmiert (Bitwert „1“), wenn das CG durch VCG entsprechend vorgespannt wird, oder durch Anlegen eines positiven Impulses am CG in Bezug auf das Substrat 98 oder die Vertiefung 93, der bewirkt, dass Elektronen aus der Inversionsschicht durch FN-Tunneln in die ladungseinfangende Schicht 92 injiziert werden. Die in der ladungseinfangenden Schicht 92 eingefangene Ladung führt zu einer Elektronenverarmung zwischen dem Drain 88 und der Source 97, wodurch die Schwellenspannung (VT), die zum Einschalten des SONOS-basierten NV-Transistors 94 erforderlich ist, angehoben und die Vorrichtung in einen „programmierten“ Zustand versetzt wird. Die NVM-Zelle 90 wird durch Anlegen einer entgegengesetzten Vorspannung VCG am CG oder eines negativen Impulses am CG in Bezug auf das Substrat 98 oder die Vertiefung 93 gelöscht, wodurch FN-Löcher aus dem akkumulierten Kanal 91 in den ONO-Stapel getunnelt werden. Programmierte und gelöschte Schwellenspannungen werden als „Vtp“ bzw. „Vte“ bezeichnet. In einer Ausführungsform kann sich der NV-Transistor 94 auch in einem Sperrzustand (Bitwert „0“) befinden, in dem eine zuvor gelöschte Zelle (Bitwert „0“) daran gehindert wird, programmiert zu werden (Bitwert „1“), indem eine positive Spannung an die Source und den Drain der NVM-Zelle 90 angelegt wird, während das Steuer-Gate (CG) in Bezug auf das Substrat 98 oder die Vertiefung 93 (wie im Programmierzustand) positiv gepulst wird. Die Schwellenspannung (als „Vtpi“ bezeichnet) des NV-Transistors 94 wird aufgrund des störenden vertikalen Feldes leicht positiver, bleibt aber gelöscht (oder gesperrt). In einer Ausführungsform wird Vtpi auch durch die Fähigkeit der ladungseinfangenden Schicht 92 des ONO-Stapels bestimmt, die eingefangenen Ladungen (Löcher für den gelöschten Zustand) in der ladungseinfangenden Schicht 92 zu halten. Wenn die Ladungsfallen flach sind, neigen die eingefangenen Ladungen dazu, sich zu verflüchtigen, und die Vtpi des NV-Transistors 94 wird positiver. In einer Ausführungsform neigt Vtpi des NV-Transistors 94 dazu, bei weiteren Sperrvorgängen zu zerfallen oder aufzukriechen. Es versteht sich von selbst, dass die Zuordnung der Bit- oder Binärwerte „1“ und „0“ zu den jeweiligen „programmierten“ und „gelöschten“ Zuständen der NVM-Zelle 90 hier nur als Erläuterung dient und nicht als Einschränkung zu verstehen ist. In anderen Ausführungsformen kann die Zuordnung umgekehrt oder anders gestaltet sein. In einer anderen Ausführungsform, die in einem späteren Abschnitt näher erläutert wird, kann die NVM-Zelle 90 dazu konfiguriert sein, einen von mehreren Analogwerten (andere als „0“ und „1“) zu speichern, indem ihre Schwellenspannung oder Drain-Strompegel verändert werden.
  • In einer anderen Ausführungsform kann der NV-Transistor 94 ein Floating-Gate-MOS-Feldeffekttransistor (FGMOS) oder eine solche Vorrichtung sein. Im Allgemeinen ist ein FGMOS ähnlich wie der oben beschriebene SONOS-basierte NV-Transistor 94 aufgebaut, mit dem Hauptunterschied, dass ein FGMOS ein Poly-Silizium(Poly)-Floating Gate, das kapazitiv an die Eingänge der Vorrichtung gekoppelt ist, statt einer ladungseinfangenden Nitrid- oder Oxynitrid-Schicht 92 enthält. Die FGMOS-Vorrichtung kann daher mit Bezug auf 1A und 1B beschrieben und in ähnlicher Weise betrieben werden.
  • Ähnlich wie der SONOS-basierte NV-Transistor 94 kann die FGMOS-Vorrichtung durch Anlegen einer geeigneten Vorspannung VCG zwischen dem Steuer-Gate und den Source- und Drain-Bereichen programmiert werden, wodurch die zum Einschalten der FGMOS-Vorrichtung erforderliche Schwellenspannung VT erhöht wird. Die FGMOS-Vorrichtung kann durch Anlegen einer entgegengesetzten Vorspannung VCG an das Steuer-Gate gelöscht werden.
  • In einer Ausführungsform kann der Source/Drain-Bereich 86 als „Source“ der NVM-Zelle 90 betrachtet werden und ist mit VSL gekoppelt, während der Source/Drain-Bereich 88 als „Drain“ betrachtet wird und mit VBL gekoppelt ist. Wahlweise ist SPW 93 mit VSPW und DNW 99 mit VDNW gekoppelt.
  • Der FET 96 kann die Injektion heißer Trägerelektronen und den Durchbruch der Sperrschicht während Programmier- oder Löschvorgängen verhindern. Der FET 96 kann auch verhindern, dass große Ströme zwischen der Source 86 und dem Drain 88 fließen, die einen hohen Energieverbrauch und parasitäre Spannungsabfälle im Speicherfeld verursachen können. Wie in 1A bestens dargestellt, können sowohl der FET 96 als auch der NV-Transistor 94 n-Typ- oder n-Kanal-Transistoren sein, wobei die Source/Drain-Bereiche 86, 88, 97 und DNW 99 mit n-Typ-Material dotiert sind, während SPW 93 und/oder das Substrat 98 mit p-Typ-Material dotiert sind. Es versteht sich von selbst, dass die NVM-Zelle 90 zusätzlich oder alternativ auch p-Typ- oder p-Kanal-Transistoren enthalten kann, wobei die Source/Drain-Bereiche und die Vertiefung entgegengesetzt oder unterschiedlich dotiert sein können, wie es in der Praxis üblich ist.
  • Ein Speicherfeld wird durch Herstellung eines Gitters von Speicherzellen, z.B. NVM-Zellen 90, konstruiert, die in Reihen und Spalten angeordnet und durch eine Anzahl von horizontalen und vertikalen Steuerleitungen mit peripheren Schaltungen wie Adressdecodern und Komparatoren wie Analog-Digital(ADC)- und Digital-Analog(DAC)-Funktionen verbunden sind. Jede Speicherzelle enthält mindestens eine nichtflüchtige Halbleitervorrichtung, wie oben beschrieben, und kann eine Ein-Transistor(1T)- oder Zwei-Transistor(2T)-Architektur aufweisen, wie in 1A beschrieben.
  • 2 ist ein schematisches Diagramm, das ein NVM-Feld gemäß einer Ausführungsform des Gegenstands darstellt. In einer Ausführungsform, die in 2 veranschaulicht ist, hat die Speicherzelle 90 eine 2T-Architektur und enthält zusätzlich zu einem nichtflüchtigen Speichertransistor einen Durchlass- oder Auswahltransistor, z.B. einen herkömmlichen MOSFET, der eine gemeinsame Substratverbindung oder einen internen Knoten mit dem Speichertransistor teilt. In einer Ausführungsform enthält das NVM-Feld 100 NVM-Zellen 90, die in N Reihen oder Seiten (horizontal) und M Spalten (vertikal) angeordnet sind. NVM-Zellen 90 in derselben Reihe können als auf derselben Seite befindlich betrachtet werden. In einigen Ausführungsformen können mehrere Reihen oder Seiten zu Speichersektoren zusammengefasst sein. Die Begriffe „Reihen“ und „Spalten“ eines Speicherfelds werden zur Veranschaulichung und nicht zur Einschränkung verwendet. In einer Ausführungsform sind die Reihen horizontal und die Spalten vertikal angeordnet. In einer anderen Ausführungsform können die Begriffe der Reihen und Spalten des Speicherfelds umgekehrt oder in umgekehrter Richtung verwendet oder in beliebiger Ausrichtung angeordnet sein.
  • In einer Ausführungsform ist eine SONOS-Wortleitung (WLS) mit allen CGs von NVM-Zellen 90 derselben Reihe gekoppelt, während eine Wortleitung (WL) mit allen SGs von NVM-Zellen 90 derselben Reihe gekoppelt ist. Eine Bitleitung (BL) ist mit allen Drain-Bereichen 88 der NVM-Zellen 90 derselben Spalte gekoppelt, während eine gemeinsame Source-Leitung (Common Source Line, CSL) oder ein gemeinsamer Bereich 86 in einer Ausführungsform mit allen NVM-Zellen in dem Feld gekoppelt ist oder durch diese gemeinsam genutzt wird. In einer alternativen Ausführungsform kann eine CSL zwischen zwei gepaarten NVM-Zellen, wie z.B. C1 und C2, wie in 3A gezeigt, derselben Reihe geteilt werden. Eine CSL koppelt sich auch an gemeinsame Source-Bereiche aller NVM-Paare der gleichen zwei Spalten.
  • Im Flash-Modus kann ein Schreibvorgang aus einem umfassenden Löschvorgang auf einer ausgewählten Reihe (Seite) bestehen, gefolgt durch Programmier- oder Sperrvorgängen auf einzelnen Zellen in derselben Reihe. Der kleinste Block von NVM-Zellen, der auf einmal gelöscht werden kann, ist eine einzelne Seite (Reihe). Der kleinste Block von Zellen, der auf einmal programmiert/gesperrt werden kann, kann ebenfalls eine einzelne Seite sein.
  • Wie in 2 dargestellt, können die NVM-Zellen 90 paarweise angeordnet sein, wie z.B. das NVM-Zellenpaar 200. In einer Ausführungsform, wie in 3A, 3B, 8A und 8B bestens dargestellt, enthält das NVM-Zellenpaar 200 zwei NVM-Zellen 90 mit einer gespiegelten Ausrichtung, sodass ausgewählte Transistoren jeder NVM-Zelle, z.B. C1 und C2, angrenzend zueinander angeordnet sind. NVM-Zellen 90 desselben NVM-Zellenpaares 200 können auch einen gemeinsamen Source-Bereich nutzen, der das Spannungssignal VCSL empfängt.
  • 3A veranschaulicht ein 2 × 2-Feld 300 des NVM-Feldes 100 zur Veranschaulichung einer Ausführungsform eines Löschvorgangs oder eines harten Löschvorgangs gemäß der vorliegenden Offenbarung. Wie bereits erläutert, kann das NVM-Feld 100 eine gemeinsame Source-Leitungs (Common Source Line, CSL)-Konfiguration annehmen. In einer Ausführungsform wird eine einzige CSL (z.B. CSL0) durch alle NVM-Zellen im NVM-Feld oder mindestens durch NVM-Zellen (z.B. C1 und C2) angrenzender Spalten gemeinsam genutzt. In einer Ausführungsform können die CSLs zwischen Auswahltransistoren der NVM-Zellen 90 angrenzender Spalten angeordnet und gemeinsam genutzt werden. In der folgenden Beschreibung wird aus Gründen der Klarheit und Einfachheit der Erklärung davon ausgegangen, dass alle Transistoren im NVM-Feld 100 einschließlich des 2 × 2-Felds 300 N-Typ-Transistoren sind. Ohne Verlust der Allgemeingültigkeit sollte man sich darüber im Klaren sein, dass eine P-Typ-Konfiguration durch Umkehren der Polarität der angelegten Spannungen beschrieben werden kann und dass eine solche Konfiguration zu den in Betracht gezogenen Ausführungsformen der Offenbarung gehört. Darüber hinaus sind die in der folgenden Beschreibung verwendeten Spannungen und Impulsdauern der Einfachheit halber ausgewählt und stellen nur eine beispielhafte Ausführungsform des Gegenstands dar. In anderen Ausführungsformen können auch andere Spannungen verwendet werden.
  • 3A veranschaulicht eine beispielhafte Ausführungsform eines Segments des NVM-Felds 100, das Teil eines großen Speicherfelds von Speicherzellen sein kann. In 3A umfasst das 2 × 2-Speicherfeld 300 mindestens vier Speicherzellen C1, C2, C3 und C4, die in zwei Reihen und zwei Spalten angeordnet sind. Die NVM-Zellen C1 - C4 können in zwei angrenzenden Spalten (gemeinsame Source-Leitung CSL0), aber auch in zwei angrenzenden oder zwei nicht angrenzenden Reihen angeordnet sein. Jede der NVM-Zellen C1 - C4 kann strukturell ähnlich wie die oben beschriebene NVM-Zelle 90 aufgebaut sein.
  • Jede der NVM-Zellen C1 - C4 kann einen SONOS-basierten Speichertransistor und einen Auswahltransistor enthalten. Jeder der Speichertransistoren hat einen Drain, der mit einer Bitleitung (z.B. BL0 und BL1) gekoppelt ist, eine Source, die mit einem Drain des Auswahltransistors und über den Auswahltransistor mit einer einzelnen gemeinsamen Source-Leitung (z.B. CSL0) gekoppelt ist. Jeder Speichertransistor enthält ferner ein Steuer-Gate, das mit einer SONOS-Wortleitung (z.B. WLS0) gekoppelt ist. Die Auswahltransistoren enthalten jeweils eine Source, die mit der gemeinsamen Source-Leitung (z.B. CSL0) verbunden ist, und ein Auswahl-Gate, das mit einer Wortleitung (z.B. WL0) gekoppelt ist.
  • In 3A ist beispielsweise die Seite 0 zum Löschen ausgewählt und die Seite 1 nicht für einen Löschvorgang ausgewählt. Wie bereits erläutert, kann eine einzelne Seite der kleinste Block von NVM-Zellen 90 sein, der in einem einzigen Vorgang gelöscht wird. Daher werden alle NVM-Zellen einschließlich C1 und C2 in einer ausgewählten Reihe (Seite 0) auf einmal gelöscht, indem die entsprechenden Spannungen an eine SONOS-Wortleitung (WLSO), die durch alle NVM-Zellen in der Reihe gemeinsam genutzt wird, an die Substratverbindung und an alle Bitleitungen im NVM-Feld 100 angelegt werden. In einer Ausführungsform wird eine negative Spannung VNEG an WLS0 und eine positive Spannung PVOS an das Substrat oder die p-Vertiefung über SPW und die tiefe n-Vertiefung DNW aller NVM-Zellen in Seite 0, alle Bitleitungen einschließlich BL0 und BL1 und die gemeinsamen Source-Leitungen einschließlich CSL angelegt. Daher wird eine vollständige Löschspannung (VNEG - VPOS) zwischen CGs und Substrat/P-Vertiefungen der Speichertransistoren in C1 und C2 für eine Impulsdauer (Te - 10 ms) angelegt, um darin eingefangene Ladungen (falls vorhanden) zu löschen. In einer Ausführungsform sind alle Wortleitungen, einschließlich WL0 und WL1, mit einer Versorgungsspannung VPWR gekoppelt.
  • Wenn eine Seite (Reihe), weiter mit Bezug auf 3A, nicht für einen Löschvorgang ausgewählt ist, z.B. Seite 1, wird stattdessen eine positive Spannung VPOS an WLS1 angelegt, sodass die CGs an den Substrat/P-Vertiefungen der Speichertransistoren in Seite 1 einschließlich C3 und C4 ungefähr 0 V (VPOS - VPOS) betragen. Daher bleibt der Zustand der NVM-Zellen von Seite 1 unverändert (nicht gelöscht).
  • Tabelle I zeigt beispielhafte Vorspannungen, die für einen umfassenden Löschvorgang von Seite/Reihe 0 eines nichtflüchtigen Speichers mit einer 2T-Architektur verwendet werden können, der Speicherzellen mit N-Typ-SONOS-Transistoren und CSLs enthält, die einem 2 x 2-Feld 300 ähneln. Tabelle I
    Knoten Spannungen (V) Spannungsbereich (V)
    WLS0 VNEG, z.B. -3,8 V -4,0 V bis -3,2 V
    BL0 VPOS, z.B. +4,2 V +3,8 V bis +4,6 V
    WL0 VPWR, z.B. +1,1 V +1,0 V bis +1,2 V
    SPW VPOS, z.B. +4,2 V +3,8 V bis +4,6 V
    DNW VPOS, z.B. +4,2 V +3,8 V bis +4,6 V
    CLS0 VPOS, z.B. +4,2 V +3,8 V bis +4,6 V
    WLS1 VPOS, z.B. +4,2 V +3,8 V bis +4,6 V
    BL1 VPOS, z.B. +4,2 V +3,8 V bis +4,6 V
    WL1 VPWR, z.B. +1,1 V +1,0 V bis +1,2 V
  • 3B veranschaulicht eine beispielhafte Ausführungsform eines 2 × 2-Feldsegments 300 des NVM-Felds 100 während eines Programmier- oder harten Programmiervorgangs. In 3B ist beispielsweise die NVM-Zelle C1 die Zielzelle, die in einen logischen „1“-Zustand programmiert oder geschrieben (d.h. in einen AUSZustand programmiert) werden soll, während die NVM-Zelle C2, die möglicherweise bereits durch einen vorangegangenen Löschvorgang in einen logischen „0“-Zustand gelöscht wurde, wie in 3A dargestellt, in einem logischen „0“- oder EIN-Zustand gehalten wird. Es versteht sich von selbst, dass C1 und C2, die zur Veranschaulichung als zwei angrenzende Zellen dargestellt sind, auch zwei getrennte NVM-Zellen in derselben Reihe, z.B. Reihe 0, sein können. Diese beiden Ziele (Programmieren von C1 und Sperren von C2) werden durch Anlegen einer ersten oder positiven hohen Spannung (VPOS) an WLS0 in Seite oder Reihe 0 des NVM-Felds 100 erreicht; eine zweite oder negative hohe Spannung (VNEG) wird an BL0 angelegt, um den Speichertransistor von C1 beim Programmieren der ausgewählten Speicherzelle vorzuspannen, während eine Sperrspannung (VINHIB) an BL1 und DNW angelegt wird, um den Speichertransistor von C2 beim Sperren der Programmierung der nicht ausgewählten Speicherzelle(n) vorzuspannen, und eine gemeinsame Spannung wird an das gemeinsame Substrat oder die p-Vertiefung SPW aller NVM-Zellen und die Wortleitungen (WL1 und WL2) angelegt, die mit der zweiten oder negativen hohen Spannung (VNEG) gekoppelt sind. In einer Ausführungsform kann die gemeinsame Source-Leitung CSL0 zwischen C1 und C2 oder zwischen allen NVM-Zellen 90 auf einer dritten hohen Spannung oder CSL-Spannung (VCSL) liegen oder potentialfrei sein. In einer Ausführungsform kann die dritte hohe Spannung VCSL einen Spannungspegel oder eine absolute Größe aufweisen, die kleiner als VPOS oder VNEG ist. In einer Ausführungsform kann VCSL durch eine eigene Schaltung mit DAC in der Speichervorrichtung (nicht dargestellt) erzeugt werden. VCSL kann einen annähernd gleichen Spannungspegel oder eine annähernd gleiche absolute Größe wie die Randspannung VMARG aufweisen, die in späteren Abschnitten näher erläutert wird. Wenn VPOS über WLS0 an den Speichertransistor von C2 angelegt wird, wird die positive VINHIB an BL1 an dessen Kanal übertragen. Diese Spannung verringert die Gate-zu-Drain-/Kanal-Vorspannung am Speichertransistor von C2, wodurch das Programmierfeld reduziert wird, sodass die Verschiebung der Schwellenspannung von Vte gering ist. Das Tunneln von Ladungen, das noch stattfinden kann, wird als Sperrstörung bezeichnet und als (Vte - Vtpi) quantifiziert. In einer Ausführungsform können als Ergebnis des Programmiervorgangs alle NVM-Zellen der Seite 0, einschließlich C1 und C2, einen binären Zustand von „1“ (programmiert - Vtp) oder „0“ (gesperrt - Vtpi) erreichen, basierend auf der Bitleitungsspannung, die die NVM-Zelle erhält. NVM-Zellen in nicht ausgewählten Seiten, wie z.B. Seite 1, können den Binärzustand „0“ (gelöscht - Vte) beibehalten.
  • Darüber hinaus wird, wie weiter unten ausführlicher beschrieben, eine ausgewählte Randspannung (VMARG) mit einem Spannungspegel oder einer absoluten Größe, die kleiner als VNEG ist, an WLS1 in einer nicht ausgewählten Reihe oder Seite (z.B. Seite 1) angelegt, um die Störung der Bitleitung im programmierten Zustand in der nicht ausgewählten NVM-Zelle C4 aufgrund der Programmierung der ausgewählten C1 zu verringern oder im Wesentlichen zu beseitigen. In einer Ausführungsform kann der absolute Spannungspegel oder die absolute Größe von VMARG mit VCSL identisch sein.
  • Tabelle II zeigt beispielhafte Vorspannungen, die zum Programmieren eines nichtflüchtigen Speichers mit einer 2T-Architektur verwendet werden können, der Speicherzellen mit N-Typ-SONOS-Transistoren und CSLs enthält. Tabelle II
    Knoten Spannungen (V) Spannungsbereich (V)
    WLS0 VPOS, z.B. +4,2 V +3,8 V bis +4,6 V
    BL0 VNEG, z.B. -3,8 V -4,0 V bis -3,4 V
    WL0 VNEG, z.B. -3,8 V -4,0 V bis -3,4 V
    SPW VNEG, z.B. -3,8 V -4,0 V bis -3,4 V
    DNW VINHIB, z.B. +1,1 V +1,0 V bis +1,2 V
    CLS0 Float/VMARG, z.B. -2,4 V -3,0 V bis -2,0 V
    WLS1 VMARG, z.B. -2,4 V -3,0 V bis -2,0 V
    BL1 VINHIB, z.B. +1,1 V +1,0 V bis +1,2 V
    WL1 VNEG, z.B. -3,8 V -4,0 V bis -3,4 V
  • Generell hat die Randspannung (VMARG) die gleiche Polarität wie die zweite hohe Spannung oder VNEG, ist aber um eine Spannung höher oder positiver als VNEG, die mindestens gleich der Schwellenspannung (VT) der Speichertransistoren ist, für die die Störung der Programmiert-Zustands-Bitleitung reduziert wird.
  • 4 zeigt die Verteilungen von Vtp und Vte sowie des Drain-Stroms für programmierte (IDP) und gelöschte (IDE) Zellen in einem beispielhaften SONOS-basierten NVM-Feld, wie dem NVM-Feld 100. Ein typischer Schreibvorgang enthält einen Löschvorgang oder einen harten Löschvorgang, wie in 3A beschrieben, gefolgt durch einen harten Programmier-/Sperrvorgang, wie in 3B beschrieben. In einer Ausführungsform kann nach einem zuverlässigen Lesevorgang bestimmt werden, dass sich die NVM-Zelle in einem der beiden eindeutigen Binärzustände („0“ oder „1“) befindet. Der in 3A beschriebene Löschvorgang kann auch als harte Löschung betrachtet werden, da er die VT/ID der gelöschten NVM-Zellen (z.B. C1 und C2) auf die Pegel „Gelöscht VT/ID“ (vollständige Löschung) verschiebt, unabhängig von den anfänglichen VT/ID-Pegeln dieser Zellen. Ähnlich kann der in 3B beschriebene Programmiervorgang als harter Programmiervorgang betrachtet werden. In einer Ausführungsform findet zwischen den harten Lösch- und harten Programmier-/Sperrvorgängen möglicherweise kein Prüf- oder Lesevorgang statt.
  • 5 ist eine schematische Grafik, die mehrere eindeutige Drain-Strompegel (ID) von NVM-Speicherzellen in einer SONOS-basierten NVM-Analogvorrichtung gemäß einer Ausführungsform der hier beschriebenen Offenbarung zeigt. In einer Ausführungsform kann ID einer NVM-Zelle durch Anlegen einer vorbestimmten Spannung an das CG des SONOS-Transistors über die WLSs bestimmt oder geprüft und über die BLs ausgelesen werden. In anderen Ausführungsformen kann ID durch andere in der Technik bekannte und praktizierte Verfahren bestimmt werden. Ähnlich wie VT kann ID dazu verwendet werden, den binären Zustand von NVM-Zellen 90 in Ausführungsformen zu bestimmen, in denen das NVM-Feld 100 als digitale Speichervorrichtung, wie NOR-Flash, EEPROM usw., verwendet wird. In anderen Ausführungsformen kann das NVM-Feld 100 in Analogvorrichtungen verwendet werden, indem einer von mehreren (mehr als zwei) Analogwerten gespeichert werden. Unter Bezugnahme auf 4 und 5 können die NVM-Zellen 90 des NVM-Felds 100 mithilfe von harten Programmier- und Löschvorgängen, wie in 3A und 3B beschrieben, auf mehrere (mehr als zwei) ID- oder VT-Pegel (entsprechend den eingefangenen Ladungen in der ladungseinfangenden Schicht 92) geschrieben werden, statt einen der beiden Binärwerte („0“ und „1“) in die NVM-Zellen 90 zu schreiben, wobei eine Serie von partiellen Programmier- und partiellen Löschvorgängen verwendet wird. In manchen Ausführungsformen können durch Ändern der Spannungsdifferenz oder der Vorspannung, die dem CG und dem Drain oder dem Substrat aufgeprägt werden, sowie der Impulsdauer partielle Programmier- und Löschvorgänge dazu führen, dass sich VT/ID der Ziel-NVM-Zellen in Richtung des Programmiert-VT/ID-Pegels bzw. des Gelöscht-VT/ID-Pegels bewegen (oder diese leicht erreichen). Zu den partiellen Programmier- und Löschvorgängen gehören u. a. weiches Programmieren, Auffüllprogrammieren, weiches Löschen (Reihe), selektives weiches Löschen (Zelle) und Ausglühlöschen (Reihe), die nachfolgend erläutert werden.
  • In einer Ausführungsform, wie in 5 bestens dargestellt, können die NVM-Zellen 90 in einer analogen Konfiguration/einem analogen Modus dazu konfiguriert sein, gemäß ihrem ID-Pegel einen der 2n (4, 8, 16, ...., 128, usw.) Werte darzustellen oder zu speichern, wobei n eine natürliche Zahl größer als 1 ist. In einer anderen Ausführungsform können die NVM-Zellen 90 dazu konfiguriert sein, einen von einer beliebigen Anzahl von Werten darzustellen, der größer als zwei ist. In einer Ausführungsform sind ID1 bis ID2n die mittleren ID-Werte der 1. bis 2n-ten ID-Verteilung. In jeder ID-Verteilung kann eine untere ID-Grenze und eine obere ID-Grenze (siehe ID1) vorhanden sein. Die 1. ID-Verteilung kann ähnlich der Verteilung der programmierten Zellen σ3 und die 2n-te ID-Verteilung der Verteilung der gelöschten Zellen σ4 in 4 sein. In manchen Ausführungsformen können die mittleren ID- oder VT-Werte und ihre Ober- und Untergrenzen gemäß der Systemauslegung und den Anforderungen vorgegeben sein. In einer Ausführungsform kann der ID-Betriebsbereich des NVM-Felds 100 ungefähr (ID2n-ID1) betragen, z.B. 1,60 μ A − 50 nA = 1.550 nA .
    Figure DE112020005797T5_0001
  • Es versteht sich von selbst, dass der ID-Bereich von 1.550 nA lediglich ein Beispiel ist und je nach NVM-Zellen, Betriebsspannungen und Impulsdauern sowie Systemanforderungen und -auslegung jeden anderen Wert annehmen kann. In einer Ausführungsform kann das NVM-Feld 100 durch Schreiben von NVM-Zellen 90 auf einen bestimmten ID-Pegel innerhalb des ID-Betriebsbereichs, z.B. 1,60 µA bis 50 nA, als Analogspeichervorrichtung verwendet werden. In einer Ausführungsform würde jemand, der über normale Fachkenntnisse verfügt, verstehen, dass dasselbe Konzept für das Schreiben mehrerer (mehr als zwei) VT-Pegel in NVM-Zellen 90 gelten kann.
  • Um mehrere eindeutige ID-Pegel innerhalb eines endlichen ID-Betriebsbereichs zu erreichen, kann es in einer Ausführungsform erforderlich sein, dass jede ID-Verteilung eine enge Verteilung (niedriges Sigma σ) aufweist, sodass angrenzende ID-Verteilungen klar voneinander getrennt sind, insbesondere wenn n eine hohe Zahl ist. Der ID verschiedener Pegel kann auch linear inkrementell sein, sodass ΔID in 5 annähernd konstant ist, um genaue und effiziente Lese-/Prüfvorgänge zu ermöglichen. SONOS-basierte Zellen, wie z.B. NVM-Zellen 90, sind aufgrund ihres inhärent niedrigen ID/VT-Sigmas und ihres geringen Stromverbrauchs (VCC = 0,81 V - 1,21 V) ein guter Kandidat für Analogspeicher mit mehreren Stufen. Da sowohl Programmier- als auch Löschvorgänge (sowohl hart als auch weich) in SONOS-basierten Zellen unter Verwendung von FN-Tunneln durchgeführt werden, kann außerdem eine sehr feine Abstimmung der ID/VT-Pegel mit sehr geringem Sigma erreicht werden. Darüber hinaus können SONOS-basierte Zellen im Temperaturbereich von -40 °C bis 125 °C eine sehr robuste Dauerleistung mit minimaler Verschlechterung nach 100.000 Zyklen aufweisen, was die Anforderungen der meisten Verbraucher-, Industrie- und Automobilanwendungen erfüllt. In einer Ausführungsform kann es zu Überlappungen der ID-Werte 502 zwischen angrenzenden ID-Verteilungen kommen. Um ein zuverlässiges und genaues Ablesen des ID-Pegels der NVM-Zellen 90 zu erreichen, kann das Sigma σ der ID-Verteilung auf etwa unter 8 nA oder andere Stromwerte reduziert werden, sodass der Überlappungsbereich 502 unter 1 % - 3 % der Verteilungen gehalten wird. Je nach Abstand zwischen den ID-Pegeln kann das Sigma höher oder niedriger sein. In manchen Fällen kann ein Sigma von 50 nA ausreichen, um den Überlappungsbereich unter 1 % bis 3 % der Verteilungen zu halten.
  • 6 ist eine Grafik, die 16 (24) ID-Pegel einer NVM-Zelle gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht. Wie in 6 bestens dargestellt, sind die ID-Pegel eindeutig, gut voneinander getrennt (niedriges Sigma) und inkrementell linear, um eine hohe Funktionalität der mehrstufigen NVM-Zellen als Analogvorrichtung zu gewährleisten.
  • Wie bereits erläutert, ist eine herkömmliche Schreibsequenz, wie z.B. ein hartes Löschen und eine harte Programmiersequenz, möglicherweise nicht präzise genug, um einen bestimmten ID/VT-Pegel aus mehreren (mehr als zwei) Pegeln in NVM-Zellen zu schreiben. In einer Ausführungsform kann eine Sequenz von Vorgängen zum harten Programmieren, harten Löschen, partiellen Programmieren und partiellen Löschen erforderlich sein, um einen präzisen ID/VT-Pegel in eine NVM-Zelle, wie die NVM-Zelle 90, zu schreiben.
  • 7A ist ein schematisches Diagramm, das die Verteilung der Fallendichte vom Valenzband zum Leitungsband in der ladungseinfangenden Nitridschicht eines SONOS-Transistors gemäß der vorliegenden Offenbarung veranschaulicht. 7 ist eine Grafik, die potenzielle Auswirkungen auf die ID-Verteilung in mehrstufigen NVM-Zellen aufgrund von ID- und Retentionsverschlechterung veranschaulicht. Obwohl das Anfangs(Beginning-of-Life, BOL)-Sigma der SONOS-Transistoren 94 sehr niedrig sein kann, kann es im Laufe der Zeit, insbesondere bei hohen Temperaturen, zu einer starken Verschlechterung der Retention kommen. Infolgedessen können ID-Verteilungen (z.B. ID1 und ID2) breiter gestreut sein (erhöhtes Sigma), und angrenzende ID-Verteilungen können einen größeren Überlappungsanteil 710 in 7B (z.B. mehr als 3 %) aufweisen, was zu einem falschen Ablesen von Pegeln oder Werten führen kann. In einer Ausführungsform kann die Sigma-Verschlechterung darauf zurückzuführen sein, dass die eingefangenen Ladungen in „flachen“ Fallen in der Nitridschicht 92 während der Retention verloren gehen, während die eingefangenen Ladungen in „tiefen“ Fallen gefangen bleiben. Der Verlust an eingefangenen Ladungen während der Retention kann auch dazu führen, dass sich der ID-Pegel nach oben verschiebt, wie z.B. ID8 und ID8' in 7B. Obwohl das Anfangs(Beginning-of-Life, BOL)-Sigma der SONOS-Transistoren 94 sehr niedrig sein kann, kann es im Laufe der Zeit, insbesondere bei hohen Temperaturen, zu einer starken Verschlechterung der Retention kommen. Bezugnehmend auf 7A, neigen beim herkömmlichen Schreibalgorithmus, der nur harte Lösch- und Programmiervorgänge verwendet, wie z.B. bei NOR-Flash oder EEPROM, Ladungen dazu, sowohl in flachen als auch in tiefen Fallen eingefangen zu werden. In einer Ausführungsform können mehr Ladungen in tiefen Fallen mit einem Schreibalgorithmus eingefangen werden, der eine Serie von partiellen Lösch-/Programmiervorgängen verwendet, wie z.B. weiches Löschen, weiches Programmieren, selektives weiches Löschen, Ausglühlöschen und Auffüllprogrammieren, um ID/VT von NVM-Zellen an ihre jeweiligen Sollwerte heranzuführen, wie in 9A, 9B, 11 und 12 beschrieben, und die Umverteilung von Ladungen aus flachen Fallen zu tiefen Fallen zu unterstützen. In einer Ausführungsform können die partiellen Lösch- und Programmiervorgänge die Ladungen aus den flachen Fallen leeren und stattdessen tiefe Fallen füllen. Infolgedessen können sowohl die ID/VT-Sigma-Verschlechterung als auch die Retention von NVM-Zellen verbessert werden, während der Soll-ID/VT-Pegel gleich bleibt.
  • Die Retention und ID/VT-Sigma-Verschlechterung können auch durch Änderungen des Herstellungsprozesses verbessert werden, sodass die Dichte der flachen Fallen in der ladungseinfangenden Schicht verringert wird. In einer Ausführungsform können Verbesserungen des Herstellungsprozesses die Glättung der Krümmung der Flachgrabenisolations(Shallow Trench Isolation, STI)-Ecken in SONOS-Transistoren, die Optimierung des Dotierstoffprofils in den Kanälen und die Verbesserung der Oxidschichten usw. umfassen.
  • Weicher Löschvorgang:
  • In einer Ausführungsform sind die Betriebsspannungen, die an verschiedene Knoten für einen weichen Löschvorgang gekoppelt sind, ähnlich wie bei einem harten Löschvorgang, wie zuvor in 3A beschrieben. Daher wird zwischen den CGs und dem Substrat/Drain immer noch eine volle Löschvorspannung von 8 V (VNEG - VPOS) aufgedrückt. Im Gegensatz zum harten Löschvorgang ist die Dauer des WLS-Impulses (z.B. WLSO, WLS1) bei einem weichen Löschimpuls beträchtlich kürzer (Tse ~ 20 µs), verglichen mit Te ~ 10 ms bei einem harten Löschvorgang. Trotz der gleichen Vorspannungsdifferenz zwischen CG und Drain (z.B. -8 V) kann der kürzere weiche Löschimpuls den ID-Pegel der NVM-Zellen in der ausgewählten Reihe 0 (z.B. C1, C2) nur erhöhen, z.B. von L4 zu L2 in 10, aber nicht auf den Gelöscht-ID-Pegel bringen. In einer Ausführungsform kann ein weicher Löschvorgang nur für die gesamte ausgewählte Reihe durchgeführt werden.
  • Ausglühlöschvorgang:
  • Der allgemeine Zweck eines Ausglühlöschvorgangs besteht darin, Ladungen in flachen Fallen zu befreien, um die Post-Retentionsleistung zu verbessern. Tabelle III zeigt beispielhafte Vorspannungen, die für einen Ausglühlöschvorgang von Seite/Reihe 0 eines nichtflüchtigen Speichers mit einer 2T-Architektur verwendet werden können, der Speicherzellen mit N-Typ-SONOS-Transistoren und CSLs enthält, die dem 2 × 2-Feld 300 ähneln, wie bestens in 3A dargestellt. Tabelle III
    Knoten Spannungen (V) Spannungsbereich (V)
    WLS0 VNEG, z.B. -3,8 V -4,0 V bis -2,0 V
    BL0 VAEPOS, z.B. +2,2 V +1,8 V bis +2,4 V
    WL0 VPWR, z.B. +1,1 V +1,0 V bis +1,2 V
    SPW VAEPOS, z.B. +2,2 V +1,8 V bis +2,4 V
    DNW VAEPOS, z.B. +2,2 V +1,8 V bis +2,4 V
    CLS0 VAEPOS, z.B. +2,2 V +1,8 V bis +2,4 V
    WLS1 VAEPOS, z.B. +2,2 V +1,8 V bis +2,4 V
    BL1 VAEPOS, z.B. +2,2 V +1,8 V bis +2,4 V
    WL1 VPWR, z.B. +1,1 V +1,0 V bis +1,2 V
  • In einer Ausführungsform wird im Gegensatz zu den Lösch- und weichen Löschvorgängen eine weichere Löschvorspannung (VNEG - VAEPOS) zwischen den CGs und dem Substrat/Drain angelegt, da VAEPOS eine geringere Größe als VPOS haben kann. Die weichere oder niedrigere Löschspannung (z.B. 6 V gegenüber 8 V) wird jedoch für eine viel längere Impulsdauer (Tae ~ 50 ms) an CGs angelegt. In einer Ausführungsform kann der längere und weichere Löschimpuls dazu beitragen, Ladungen in flachen Fallen zu entfernen, die sich näher am Leitungsband befinden. In einer Ausführungsform kann ein Ausglühlöschvorgang nur für die gesamte ausgewählte Reihe durchgeführt werden.
  • Selektives weiches Löschen:
  • 8A veranschaulicht ein 2 × 2-Feld 800 des NVM-Feldes 100 zur Veranschaulichung einer Ausführungsform eines selektiven weichen Löschvorgangs gemäß der vorliegenden Offenbarung. In einer Ausführungsform kann das 2 × 2-Feld 800 ähnlich wie das 2 × 2-Feld 300 in 3A und 3B sein. In der folgenden Beschreibung wird aus Gründen der Klarheit und einfacheren Erklärung davon ausgegangen, dass alle Transistoren im 2 × 2-Feld 800 N-Typ-Transistoren sind. Ohne Verlust der Allgemeingültigkeit sollte man sich darüber im Klaren sein, dass eine P-Typ-Konfiguration durch Umkehren der Polarität der angelegten Spannungen beschrieben werden kann und dass eine solche Konfiguration zu den in Betracht gezogenen Ausführungsformen der Offenbarung gehört. Außerdem sind die in der folgenden Beschreibung verwendeten Spannungen zur einfacheren Erklärung ausgewählt und stellen nur eine beispielhafte Ausführungsform des Gegenstands dar. In anderen Ausführungsformen können auch andere Spannungen verwendet werden.
  • Wie in 8A dargelegt, umfasst das 2 × 2-Speicherfeld 800 mindestens vier Speicherzellen C1, C2, C3 und C4, die in zwei Reihen und zwei Spalten angeordnet sind. Die NVM-Zellen C1 - C4 können in zwei angrenzenden Spalten (gemeinsame Source-Leitung CSL0), aber auch in zwei angrenzenden oder zwei nicht angrenzenden Reihen angeordnet sein. Jede der NVM-Zellen C1 - C4 kann strukturell ähnlich wie die oben beschriebene NVM-Zelle 90 aufgebaut sein. Unter Bezugnahme auf 3A, 3B und 5 kann ein harter Löschvorgang, wie in 3A beschrieben, den ID der gelöschten NVM-Zellen auf den Gelöscht-ID-Pegel in 5 anheben, und ähnlich kann ein harter Programmiervorgang auf den Programmiert-ID-Pegel in 5 ansteigen. In einer Ausführungsform können die Gelöscht- und Programmiert-ID-Pegel über den Betriebsbereich von ID1 bis ID2n des NVM-Felds 100 hinaus verteilt sein. In einer anderen Ausführungsform kann einer der Gelöscht- und Programmiert-ID-Pegel innerhalb des Betriebsbereichs liegen.
  • In 8A ist beispielsweise die Seite 0 zum partiellen Löschen/Sperren ausgewählt und die Seite 1 nicht für einen selektiven weichen Lösch (Selective Soft Erase, SSE)-/Sperrvorgang ausgewählt. Im Gegensatz zu dem zuvor erläuterten harten, weichen und Ausglühlöschvorgang, bei denen eine einzelne Seite oder Reihe der kleinste Löschblock von NVM-Zellen 90 ist, kann ein(e) einzelne(s) NVM-Zelle/Bit oder können mehrere NVM-Zellen/Bits in derselben Reihe (z.B. Seite 0) für einen selektiven weichen Löschvorgang ausgewählt werden. Die nicht ausgewählten NVM-Zellen (z.B. C2) können stattdessen gesperrt werden. Daher wird der ID-Pegel nur ausgewählter NVM-Zellen einschließlich C1 in einer ausgewählten Reihe (Seite 0) erhöht (partiell gelöscht), indem die entsprechenden Spannungen an eine SONOS-Wortleitung (WLSO), die durch alle NVM-Zellen in Reihe 0 gemeinsam genutzt wird, an die Substratanschlüsse und an alle Bitleitungen im NVM-Feld 100 angelegt werden. In einer Ausführungsform wird eine negative Spannung für selektives weiches Löschen (Selective Soft Erase, SSE) VSSENEG an WLS0 und eine positive SSE-Spannung VSSEPOS an BL0 und DNW aller NVM-Zellen in Seite 0 angelegt. In einer Ausführungsform hat VSSENEG eine kleinere absolute Größe im Vergleich zu VNEG, das beim harten Löschvorgang in 3A verwendet wird, und VSSEPOS hat eine größere absolute Größe als VPOS in 3A. VEINHIB wird an WL0, SPW, BL1 und WL1 angelegt, um zu verhindern, dass die ID von nicht ausgewählten NVM-Zellen, wie z.B. C2, beim weichen Löschvorgang angehoben wird. CLS0 und WLS1 sind entweder mit Masse oder 0 V gekoppelt. In einer Ausführungsform sind die SGs aller NVM-Zellen C1 bis C4 mindestens partiell ausgeschaltet (WL = -1,4 V), die normalerweise für einen harten Löschvorgang eingeschaltet sind.
  • In einer Ausführungsform wird trotz der kleineren absoluten Größe von VSSENEG immer noch eine relativ volle Löschvorspannung (VSSENEG - VSSEPOS = -7,2 V) zwischen CG und BL0 des Speichertransistors nur in C1 aufgedrückt. Die Spannungsdifferenz zwischen CG und BL1 bei nicht ausgewähltem C2 beträgt nur (VSSENEG - VEINHIB = - 0,9 V). Daher kann nur ID des ausgewählten C1 angehoben werden, nicht aber die des nicht ausgewählten C2 in derselben ausgewählten Reihe 0. In einer Ausführungsform ist die Impulsdauer des ausgewählten Löschvorgangs (Tsse ~ 20 µs), der mit WLS0 gekoppelt ist, viel kürzer als bei einem harten Löschvorgang (Te - 10 ms). Der kürzere SSE-Impuls kann möglicherweise nicht genug Zeit zu haben, um alle zuvor eingefangenen Ladungen (falls vorhanden) in der NVM-Zelle C1 zu löschen. In einer Ausführungsform sind alle Wortleitungen einschließlich WL0 und WL1 und SPW mit VEINHIB gekoppelt, sodass nicht ausgewählte NVM-Zellen C2, C3 und C4 nicht partiell gelöscht werden können, wie in NVM-Zelle C1. In einer Ausführungsform besteht der Grundgedanke eines ausgewählten Löschvorgangs darin, für einen kurzen Zeitraum (20 µs) eine relativ hohe Löschvorspannung (z.B. 7,2 V) aufzudrücken, um eingefangene Ladungen nur in der/den ausgewählten NVM-Zelle(n) derselben Reihe zu reduzieren. In einer Ausführungsform ist Tae > Te > Tsse und Tse. In einer Ausführungsform können mehr als eine NVM-Zelle in derselben Reihe (angrenzend oder nicht) für den SSE-Vorgang ausgewählt werden, während mehr als eine NVM-Zelle in derselben Reihe (angrenzend oder nicht) gesperrt werden können, sodass ihr ID-Pegel relativ unverändert bleibt.
  • Tabelle IV zeigt beispielhafte Vorspannungen, die für einen selektiven weichen Löschvorgang von Seite/Reihe 0 und Spalte 0 (nur C1) eines nichtflüchtigen Speichers mit einer 2T-Architektur verwendet werden können, der Speicherzellen mit N-Typ-SONOS-Transistoren und CSLs enthält, die dem 2 × 2-Feld 800 ähneln. Tabelle IV
    Knoten Spannungen (V) Spannungsbereich (V)
    WLS0 VSSENEG, z.B. -2,3 V -2,5 V bis -1,5 V
    BL0 VSSEPOS, z.B. +4,9 V +3,0 V bis +5,0 V
    WL0 VEINHIB, z.B. -1,4 V -1,6 bis -0,8
    SPW VEINHIB, z.B. -1,4 V -1,6 bis -0,8
    DNW VSSEPOS, z.B. +4,9 V +3,0 V bis +5,0 V
    CLS0 Masse oder 0 V Masse oder 0 V
    WLS1 Masse oder 0 V Masse oder 0 V
    BL1 VEINHIB, z.B. -1,4 V -1,6 bis -0,8
    WL1 VEINHIB, z.B. -1,4 V -1,6 bis -0,8
  • Weicher Programmiervorgang:
  • In einer Ausführungsform sind die Betriebsspannungen, die an verschiedene Knoten für einen weichen Programmier(Soft Program, SP)-/Sperrvorgang gekoppelt sind, ähnlich wie bei einem harten Programmier-/Sperrvorgang, wie zuvor in 3B beschrieben, mit Ausnahme der Spannung, die an den ausgewählten WLS (z.B. WLS0) gekoppelt ist. In einer Ausführungsform hat VSPPOS eine geringere Größe als VPOS beim harten Programmiervorgang, sodass die an CG des ausgewählten C1 angelegte Programmierspannung reduziert werden kann. Daher wird eine weiche Programmiervorspannung von 6 V (VNEG - VSPPOS) zwischen CGs und BL/Substrat/P-Vertiefungen aufgedrückt. Im Gegensatz zum harten Programmiervorgang ist die Dauer des WLS-Impulses (z.B. WLSO, WLS1) beim weichen Programmiervorgang beträchtlich kürzer (Tsp ~ 10 µs) als beim harten Programmiervorgang (Tp ~ 5 ms). Aufgrund der geringeren Spannungsdifferenz zwischen CG und Drain (z.B. 6 V gegenüber 8 V) und des kürzeren weichen Programmierimpulses (10 µs gegenüber 5 ms) kann der weiche Programmiervorgang den ID der ausgewählten NVM-Zelle C1 nur reduzieren, aber nicht auf den Programmiert-ID-Pegel, z.B. von L3 auf L2 in 10, bringen. In einer Ausführungsform können nicht ausgewählte NVM-Zellen, z.B. C2 in derselben Reihe, und nicht ausgewählte Reihen, z.B. C3 und C4, gesperrt werden.
  • Auffüllprogrammiervorgang:
  • 8B veranschaulicht eine beispielhafte Ausführungsform eines 2 × 2-Feldsegments 800 des NVM-Feldes 100 während eines Auffüllprogrammier (Refill Program, RP)-/Sperrvorgangs. In 8B ist z.B. die NVM-Zelle C1 die Zielzelle, die partiell programmiert werden soll (Reduzierung oder Verschiebung des ID-Pegels in Richtung des Programmiert-ID-Pegels in 5), während die NVM-Zelle C2 gesperrt ist. Es versteht sich von selbst, dass C1 und C2, die zur Veranschaulichung als zwei angrenzende Zellen dargestellt sind, auch zwei getrennte NVM-Zellen in derselben Reihe, z.B. Reihe 0, sein können. Der allgemeine Zweck eines Auffüllprogrammiervorgangs ist das Auffüllen von Ladungen in tiefen Fallen (siehe 7A) unter Verwendung einer hohen Programmiervorspannung zur Verbesserung der Post-Retentionsleistung. Tabelle V zeigt beispielhafte Vorspannungen, die für einen Auffüllprogrammiervorgang von Seite/Reihe 0 eines nichtflüchtigen Speichers mit einer 2T-Architektur verwendet werden können, der Speicherzellen mit N-Typ-SONOS-Transistoren und CSLs enthält, die einem 2 × 2-Feld 800 ähneln, wie in 8B bestens dargestellt.
  • In einer Ausführungsform wird im Gegensatz zu den weichen Programmiervorgängen eine härtere Programmiervorspannung (VRPPOS - VRPNEG) zwischen CGs und Substrat/Drain aufgedrückt, da VRPPOS eine vergleichbare, aber höhere Größe als VPOS und VRPNEG eine vergleichbare, aber höhere Größe als VNEG aufweisen kann. Die resultierende Programmiervorspannung, die dem CG des ausgewählten C1 aufgedrückt wird, ist daher vergleichbar, aber geringfügig höher als bei dem in 3B beschriebenen harten Programmiervorgang (z.B. 9 V gegenüber 8 V). Der härtere Programmierimpuls wird jedoch nur für eine sehr kurze Dauer, Trp ~ 5 µs, auf den/die ausgewählten CG(s) angewendet. Der kurze Auffüllprogrammierimpuls kann die ID von C1 zwar reduzieren, aber nicht vollständig programmieren. In einer Ausführungsform ist Tp > Tsp > Trp. Der harte Programmierimpuls beim Auffüllprogrammiervorgang kann dazu beitragen, Ladungen in tiefen Fallen aufzufüllen, deren Energiestufe zwischen dem Leitungsband und dem Valenzband liegt, wie in 7A bestens dargestellt. In einer Ausführungsform können, ähnlich wie beim harten Programmiervorgang und weichen Programmiervorgang, nicht ausgewählte NVM-Zellen C2, C3, C4 usw. gesperrt werden. In einer Ausführungsform kann der Auffüllprogrammiervorgang nach oder vor dem Ausglühlöschvorgang durchgeführt werden. Der Auffüllprogrammiervorgang kann die ID ausgewählter NVM-Zellen wiederherstellen, indem Ladungen in tiefen Fallen gefüllt werden, die beim vorangegangenen Ausglühlöschvorgang aus den flachen Fallen geleert wurden.
  • Tabelle V zeigt beispielhafte Vorspannungen, die für das Auffüllprogrammieren der NVM-Zelle C1 in einem nichtflüchtigen Speicher mit 2T-Architektur verwendet werden können, der Speicherzellen mit N-Typ-SONOS-Transistoren und CSLs enthält. Tabelle V
    Knoten Spannungen (V) Spannungsbereich (V)
    WLS0 VRPPOS, z.B. +5 V +3,8 V bis +5,0 V
    BL0 VRPNEG, z.B. -4 V -4,0 V bis -3,4 V
    WL0 VRPNEG, z.B. -4 V -4,0 V bis -3,4 V
    SPW VRPNEG, z.B. -4 V -4,0 V bis -3,4 V
    DNW VINHIB, z.B. +1,1 V +1,0 V bis +1,2 V
    CLS0 Float/VMARG, z.B. -2,4 V -3,0 V bis -2,0 V
    WLS1 VMARG, z.B. -2,4 V -3,0 V bis -2,0 V
    BL1 VINHIB, z.B. +1,1 V +1,0 V bis +1,2 V
    WL1 VRPNEG, z.B. -4 V -4,0 V bis -3,4 V
  • Es versteht sich von selbst, dass die Spannungen und Spannungsbereiche, die in der obigen Beschreibung der Vorgänge für hartes Löschen, hartes Programmieren, partielles Löschen und partielles Programmieren verwendet werden, zur einfacheren Erläuterung ausgewählt wurden und nur eine beispielhafte Ausführungsform des Gegenstands darstellen und nicht als einschränkend ausgelegt werden sollten. In verschiedenen Ausführungsformen können auch andere Spannungen verwendet werden, ohne dass dadurch die Allgemeinheit der vorliegenden Offenbarung beeinträchtigt wird.
  • 9A und 9B sind repräsentative Flussdiagramme, die ein Verfahren für den Schreibvorgang 900A und 900B von mehrstufigen NVM-Zellen gemäß einer Ausführungsform des vorliegenden Gegenstands veranschaulichen. 10 ist eine repräsentatives Grafik, die mehrere ID- oder VT-Pegel einer NVM-Zelle in einem analogen NVM-Feld gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht. Wie bereits erläutert, kann das Schreibverfahren 900A und 900B sowohl zur Abstimmung mehrerer VT- als auch ID-Pegel von NVM-Zellen anwendbar sein. Es versteht sich von selbst, dass das Verfahren 900A und 900B im Folgenden lediglich aus Gründen der Klarheit und Einfachheit nur aus der ID-Perspektive erläutert wird. Unter Bezugnahme auf 9A und 9B besteht der Hauptzweck des Schreibvorgangs 900A und 900B darin, einen gewünschten oder vorbestimmten ID- oder VT-Pegel (oder ein Ziel) in eine oder mehrere ausgewählte Zellen oder Bits, wie z.B. SONOS-basierte NVM-Zellen 90 in dem NVM-Feld 100 oder mehrstufigen oder analogen NVM-Feld 1302 in 13, durch eine Serie von partiellen Programmier-, partiellen Lösch- und Prüfvorgängen präzise zu schreiben. In einer Ausführungsform muss der geschriebene ID möglicherweise in eine relativ enge ID-Verteilung (niedriges Sigma) fallen, um die Funktionalität eines Analogspeichers mit mehreren ID-Pegeln zu beizubehalten. Wie in 9A und 13 dargestellt, beginnt das Verfahren 900A mit einer Aufwachphase. In einer Ausführungsform kann im gesamten analogen NVM-Feld 1302 ein harter Programmiervorgang ähnlich der in 3B beschriebenen Ausführungsform durchgeführt werden, um Leckagen in nicht ausgewählten NVM-Zellen in Schritt 902 zu reduzieren. Es versteht sich von selbst, dass eine einzelne oder mehrere Reihen und Spalten von NVM-Zellen für den Schreibvorgang 900A und 900B ausgewählt werden können. Beispielsweise werden die NVM-Zellen in Reihe A und Spalte X und Y im mehrstufigen NVM-Feld 1302 in 13 für einen Schreibvorgang ausgewählt, um einen Soll-ID2-Pegel zu erreichen, wie in 10 gezeigt. Anschließend kann in der ausgewählten Reihe A in den Schritten 904 und 906 eine Folge von harten Löschvorgängen (3A) und harten Programmiervorgängen (3B) durchgeführt werden. In einer Ausführungsform kann die ID der NVM-Zellen in Reihe A zunächst auf den Gelöscht-ID-Pegel und dann auf den Programmiert-ID verschoben werden, wie in 10 veranschaulicht. Die Schritte 904 und 906 können X-mal, z.B. 5-mal (in Schritt 908), wiederholt werden, und die Aufwachphase kann die ausgewählte Reihe A für die bevorstehenden Vorgänge bereit machen. Nach der Aufwachphase können sich die NVM-Zellen in der ausgewählten Reihe A auf dem vollständig programmierten ID-Pegel (L1) befinden. In einer Ausführungsform kann während der Aufwachphase kein Prüf- oder Lesevorgang stattfinden.
  • Wie in 9A und 10 dargestellt, wird ein weicher Löschvorgang an ausgewählten Bits in Reihe A durchgeführt, sodass der ID dieser NVM-Zellen in Schritt 910 vom Pegel L1 zum Gelöscht-ID-Pegel hin angehoben wird. Im Gegensatz zu Schreibvorgängen von binären NVM-Zellen kann nach jedem partiellen Programmier- und Löschvorgang ein Prüfvorgang durchgeführt werden, der einem regulären Lesevorgang ähnelt, um den ID-Pegel des/der ausgewählten Bits zu überprüfen. In Schritt 912 wird ein Prüfschritt an den ausgewählten Bits in den Spalten X und Y durchgeführt, um zu prüfen, wie stark der weiche Löschvorgang in Schritt 910 den jeweiligen ID angehoben hat. Wenn der ID beider Bits in den Spalten X und Y größer als die Untergrenze der Soll-ID, d.h. ID2-LL, ist, kann das Verfahren mit einer Feinabstimmphase fortfahren, die in 9B beschrieben ist. Wenn in Schritt 914 bestimmt wird, dass der ID beider Bits unterhalb von ID2-LL liegt, kann das Verfahren 900A zu Schritt 910 zurückkehren, um einen weiteren weichen Löschvorgang durchzuführen, um den ID beider Bits weiter zu erhöhen oder anzuheben. Wenn nur einer der ID der ausgewählten Bits in den Spalten X und Y unterhalb von ID2-LL liegt, kann ein weicher Programmiervorgang an dem Bit durchgeführt werden, das oberhalb von ID2-LL liegt (um dessen ID zu senken), während das Bit, das unterhalb von ID2-LL liegt, gesperrt wird, sodass beide ausgewählten Bits in Schritt 916 auf einem ähnlichen ID-Pegel liegen. Anschließend kann das Verfahren 900A zu Schritt 910 zurückkehren, um einen weiteren weichen Löschvorgang durchzuführen, um den ID beider Bits weiter in Richtung des Soll-ID-Pegels zu erhöhen. In einer Ausführungsform können die Schritte 912, 914, 916 mehrmals wiederholt werden, bis der ID-Pegel aller ausgewählten Bits (z.B. Bits in Reihe A, Spalte X und Y) durch den weichen Löschvorgang in Schritt 910 angehoben und anschließend in Schritt 912 geprüft wurde, sodass er größer als die Untergrenze des Soll-ID-Pegels, wie z.B. L2 oder L3 in 10, ist. In einer Ausführungsform können die vorgenannten Schritte für alle Bits in der ausgewählten Reihe A durchgeführt werden.
  • Gemäß 9B geht das Schreibverfahren 900B zur Feinabstimmphase über, in der eine Serie von weichen Programmier- und selektiven weichen Löschvorgängen, jeweils gefolgt durch einen Prüfvorgang, an einem oder mehreren ausgewählten Bits durchgeführt werden, um jeden ihrer ID in Richtung des Soll-ID-Pegels (z.B. ID2) zu bringen. In einer Ausführungsform kann ein Prüf- oder Lesevorgang an allen ausgewählten Bits durchgeführt werden, um zu bestimmen, ob eines der ausgewählten Bits einen ID aufweist, der die Obergrenze des Soll-ID (z.B. ID2-UL in 10) überschreitet. Wenn beide ausgewählten Bits (z.B. Spalte X und Y) kleiner als ID2-UL sind, schreitet die Feinabstimmphase zu Schritt 922 weiter. Wenn der ID eines der ausgewählten Bits größer als ID2-UL (z.B. der L3-Pegel) ist, wird in Schritt 920 ein weicher Programmiervorgang (8B) an diesen Bits durchgeführt, um ihren ID wieder leicht auf die ID2-Verteilungsgrenzen zu senken. Andere ausgewählte Bits können gesperrt werden. In einer Ausführungsform können die Schritte 918 und 920 mehrmals wiederholt werden, bis für alle ausgewählten Bits ein ID kleiner als ID2-UL bestimmt wird.
  • Im Prüfschritt 922 werden alle ausgewählten Bits (z.B. Spalte X und Y) gelesen, um zu bestimmen, ob sich der ID eines der Bits aufgrund der vorangegangenen weichen Programmier-/Sperrvorgänge in Schritt 920 unter ID2-LL (z.B. den L4-Pegel) verschoben hat. Wenn alle ausgewählten Bits größer als ID2-LL sind, kann die Feinabstimmphase zu Schritt 926 übergehen. Wenn bestimmt wird, dass ein oder mehrere ausgewählte Bits unterhalb von ID2-LL verschoben wurden, kann ein selektiver weicher Löschvorgang (8A) nur für diese Bits durchgeführt werden, um ihren ID in Richtung der ID2-Verteilung zu verschieben. Wie bereits erwähnt, kann ein selektiver weicher Löschvorgang im Gegensatz zu einem harten oder weichen Löschvorgang, der für alle Bits in einer Reihe durchgeführt werden kann, nur für ein einzelnes Bit oder mehrere Bits in einer ausgewählten Reihe durchgeführt werden. In einer Ausführungsform können ausgewählte Bits, die den selektiven Löschvorgang nicht durchlaufen, gesperrt werden (ID im Wesentlichen unverändert). Die Schritte 922 und 924 können mehrmals wiederholt werden, bis der ID aller ausgewählten Bits oberhalb der ID2-LL liegt.
  • Im Prüfschritt 926 werden alle ausgewählten Bits (z.B. Spalte X und Y) gelesen, um zu bestimmen, ob sich der ID eines der Bits aufgrund der vorangegangenen selektiven weichen Lösch-/Sperrvorgänge in Schritt 924 über die ID2-UL hinaus (Überkorrektur) verschoben hat. Wenn bestimmt wird, dass ein oder mehrere ausgewählte Bits über die ID2-UL hinaus verschoben wurden, kann ein weicher Programmiervorgang (8B) nur für diese Bits durchgeführt werden, um ihren ID auf die ID2-Verteilung zurück zu bringen. In einer Ausführungsform können ausgewählte Bits, die nicht dem weichen Programmiervorgang unterzogen werden, gesperrt werden.
  • In einer Ausführungsform kann die Feinabstimmphase in Schritt 930 beendet werden, wenn im Prüfschritt 926 bestimmt wird, dass alle ausgewählten Bits kleiner als die ID2-UL sind. Es wird bestimmt, dass alle ausgewählten Bits (z.B. Reihe A, Spalte X und Y) den Soll-ID aufweisen, der oberhalb der ID2-LL und unterhalb der ID2-UL liegt. Das Schreibverfahren 900A und 900B kann mit einer oder mehreren anderen Reihe(n), z.B. mit Reihe B für denselben oder einen anderen Soll-ID-Pegel, fortgesetzt werden. In einer Ausführungsform kann der Schreibvorgang wiederholt werden, bis das gesamte analoge NVM-Feld 1302 auf die Soll-ID-Pegel programmiert ist.
  • In einer anderen Ausführungsform kann die Feinabstimmphase in einer Schleife zu Schritt 922 zurückkehren, um zu prüfen, ob ein oder mehrere ausgewählte Bits durch den weichen Programmiervorgang in Schritt 928 überkorrigiert wurden. Die Schritte 922 (Prüfung), 924 (SE) und die Schritte 926 (Prüfung), 928 (SP) können je nach den Systemanforderungen konfigurierbar mehrmals wiederholt werden, bevor die Feinabstimmphase zu dem Endschritt 930 (Schreiben) fortschreitet. Die wiederholten Prüfungen können in einigen Ausführungsformen Vorteile haben, insbesondere bei mehrstufigen NVM-Feldern mit einer hohen Anzahl von ID-Pegeln (angrenzende Soll-ID-Pegel sind eng verteilt).
  • 11 ist ein repräsentatives Flussdiagramm, das eine weitere Ausführungsform des Schreibalgorithmus gemäß der vorliegenden Offenbarung veranschaulicht. In einer Ausführungsform kann der Schreibalgorithmus 1100 dazu verwendet werden, zwei Bits aus derselben Reihe (z.B. Reihe A, Spalte X und Y in 13) zu schreiben, um zwei verschiedene Soll-ID (z.B. Spalte X - I2, Spalte Y - I0) zu erreichen. Wie in 11 dargestellt, beginnt das Verfahren 1100, und mehrere Zyklen von harten oder starken Programmier- und Löschvorgängen (3A und 3B) können in Schritt 1104 (Aufwachphase) sowohl für die Bits der Spalte X als auch für die Bits der Spalte Y durchgeführt werden. Anschließend kann in Schritt 1106 ein harter Löschvorgang für beide Bits durchgeführt werden, sodass ihr ID-Pegel I1 erreicht. In einer anderen Ausführungsform kann der harte Löschvorgang den ID beider Bits über I1 hinaus auf den Pegel des Gelöscht-ID verschieben. Dann können partielle Programmiervorgänge wie der weiche Programmiervorgang (in Schritt 1108) und das Prüfen oder Lesen (in Schritt 1109) mehrmals wiederholt werden, bis zumindest das Bit der Spalte X I2 erreicht, indem das Bit der Spalte X mit dem Mittelwert von I2 verglichen wird. Anschließend kann das Bit der Spalte X in Schritt 1110 für weitere Programmier- oder Löschvorgänge gesperrt werden, da es bereits seinen Soll-I2 erreicht hat. Anschließend kann in Schritt 1112 ein selektiver Löschvorgang für das nicht gesperrte Bit, d.h. das Bit der Spalte Y, durchgeführt werden, um dessen ID-Pegel auf I3 zu verschieben. In einer Ausführungsform können mehrere selektive Löschvorgänge erforderlich sein, damit das Bit der Spalte Y I3 erreicht. Anschließend können partielle Programmiervorgänge wie der weiche Programmiervorgang (in Schritt 1114) und das Prüfen oder Lesen (in Schritt 1116) mehrmals wiederholt werden, bis das Bit der Spalte Y seinen Sollpegel I0 erreicht. Sobald bestimmt wird, dass das Bit der Spalte Y seinen Sollpegel I0 erreicht hat, indem das Bit der Spalte Y mit dem Io-Mittelwert verglichen wird, kann es wie das Bit der Spalte X für weitere Programmier-/Löschvorgänge in Schritt 1118 gesperrt werden. In einer Ausführungsform ist in diesem Beispiel I 2 < I 0 < I 3 < I 1 .
    Figure DE112020005797T5_0002
  • Um zu bestimmen, ob ein Bit den angestrebten ID-Pegel erreicht hat, kann er das Bit mit dem Mittelwert des Soll-ID-Pegels vergleichen. In einer anderen Ausführungsform kann der untere und obere Grenzwertalgorithmus, der in 9A und 9B detailliert dargestellt ist, in Schritten wie den Schritten 920, 924 und 926 angewendet werden. In einer anderen Ausführungsform kann der Schreibalgorithmus mit dem Schreiben anderer Bits in der ausgewählten Reihe oder in anderen Reihen unter Verwendung derselben Schritte fortfahren.
  • Der Schreibalgorithmus in 11 veranschaulicht ein grundlegendes Konzept für das Schreiben eines analogen Wertes in ein NVM-Feld, z.B. das mehrstufige NVM-Feld 1302. In einer alternativen Ausführungsform kann mehr als ein Bit auf den Soll-I2 und Soll-Io geschrieben werden, da weiche Programmier- und selektive weiche Löschvorgänge selektiv an einem oder mehreren Bits in derselben Reihe durchgeführt werden können. In anderen alternativen Ausführungsformen können anstelle von weichen Programmiervorgängen (in den Schritten 1106 und 1114), um Bits auf ihren jeweiligen Soll-ID zu bringen oder feinabzustimmen, zusätzlich oder alternativ selektive weiche Löschvorgänge eingesetzt werden. Das Beispiel in 11 beginnt auf dem Gelöscht-ID-Pegel (nach Schritt 1106); es kann jedoch auch auf dem Programmiert-ID-Pegel beginnen, wenn stattdessen in Schritt 1106 ein harter Programmiervorgang (alle Bits auf I2 oder den Programmiert- ID-Pegel) durchgeführt wird.
  • Wie bereits erläutert, sind SONOS-basierte Zellen, wie z.B. NVM-Zellen 90, für analoge mehrstufige Speichervorrichtungen aufgrund ihrer hohen Lebensdauer von 1.000 Zyklen und ihres geringen Stromverbrauchs geeignet. SONOS-basierte NVM-Felder haben außerdem den Vorteil, dass sie ein geringes zufälliges Telegrafenrauschen (Random Telegraph Noise, RTN) von unter 3 nA aufweisen. In einer Ausführungsform kann die Retentionsspezifikation für mehrstufige NVM-Vorrichtungen strenger als bei binären NVM-Vorrichtungen, wie NOR-Flash, EEPROM usw., sein, da mehr als zwei angrenzende VT/ID-Pegel, die mehr als zwei Analogwerte darstellen können, eng beieinander liegen. Es kann zwingend erforderlich sein, die Datenretentionsleistung und die VT/ID-Sigma-Verschlechterung zu verbessern, um ein falsches oder fehlerhaftes Lesen der mehreren Pegel in mehrstufigen NVM-Zellen zu vermeiden. Einer der Hauptfaktoren, die sich negativ auf die Retention und das VT/ID-Sigma auswirken, ist der Verlust von Ladungen während der Retention, z.B. von Elektronen und Löchern, aus flachen Fallen in der ladungseinfangenden Schicht 92 des SONOS-Transistors 94, wie in 1 und 7A und B bestens dargestellt.
  • 12 ist ein repräsentatives Flussdiagramm, das ein Verfahren zum Betrieb eines Auffüll- und Ausglühalgorithmus gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht. Wie in 9B dargestellt, kann das Schreiben eines analogen Wertes in eine bestimmte mehrstufige NVM-Zelle in Schritt 930 als abgeschlossen betrachtet werden. In bestimmten Ausführungsformen kann der Algorithmus 1200 für ein oder mehrere Bits oder eine gesamte Reihe von programmierten Bits durchgeführt werden. Unter Verwendung desselben Beispiels wie in 9A und 9B können Bits in Reihe A, Spalte X und Y geschrieben werden und den angestrebten ID2-Wert in Schritt 930 speichern. In einer Ausführungsform kann es zur Verbesserung der Retentionsleistung und zur Minimierung der VT/ID-Sigma-Verschlechterung von Vorteil sein, Ladungen (Elektronen oder Löcher) in flachen Fallen durch Ladungen in tiefen Fallen zu ersetzen. In einer Ausführungsform kann das Auffüll- und Ausglühverfahren 1200 an Bits durchgeführt werden, die auf ihren Soll-ID-Pegel programmiert wurden. Das Verfahren 1200 beginnt mit der Durchführung eines weichen Löschvorgangs an ausgewählten Bits (z.B. Reihe A, Spalte X und Y), um deren ID-Werte in Schritt 1202 auf einen Sollpegel von ID-Mittelwert + X % (z.B. ID2+20 bis 50 %) anzuheben. Es kann ein Prüfschritt folgen, um sicherzustellen, dass die ausgewählten Bits den Sollwert von ID-Mittelwert + 20 - 50 % erreichen oder überschreiten. In einer Ausführungsform kann der weiche Löschvorgang Ladungen hauptsächlich in flachen Fallen leeren, um den ID-Wert zu erhöhen. Anschließend kann ein Auffüllprogrammiervorgang, wie zuvor beschrieben und in 8B bestens dargestellt, in Schritt 1206 an ausgewählten Bits durchgeführt werden, um ihre ID-Werte auf einen Sollpegel von ID-Mittelwert - Y % (ID2-10 bis 20%) zu reduzieren. Es kann ein Prüfschritt folgen, um sicherzustellen, dass die ausgewählten Bits den Sollwert von ID-Mittelwert - 10-20% erreichen oder unterschreiten. In einer Ausführungsform kann der kurze, aber starke Auffüllprogrammierimpuls (z.B. 9 V CG zu Drain) einige der entfernten Ladungen beim vorherigen weichen Löschvorgang in Schritt 1202 mit Ladungen auffüllen, die hauptsächlich in tiefen Fallen gespeichert sind. Die Schritte 1202 und 1206 können mehrmals wiederholt werden, um die Ersetzung von Ladungen in flachen durch Ladungen in tiefen Fallen zu verstärken. Es versteht sich von selbst, dass ID2-10 bis 20 % und ID2+20 bis 50 % lediglich Beispiele sind, die zur Erläuterung dienen. Es können auch andere prozentuale Versatzwerte angenommen werden, solange sie die ID-Werte der ausgewählten Bits von der einen zur anderen Seite ihres Soll-ID-Mittelwerts verschieben.
  • Das Verfahren 1200 kann dann mit einem Ausglühlöschvorgang, wie zuvor beschrieben, an ausgewählten Bits in Schritt 1208 fortfahren. In einer Ausführungsform kann der Ausglühlöschvorgang Ladungen hauptsächlich in flachen Fallen leeren, um den ID-Wert vom Pegel ID2-10% anzuheben, der das Ergebnis von Schritt 1206 ist. Wie bereits erläutert, kann der weiche (6 V CG zu Drain) und lange (-50 ms) Ausglühimpuls ferner genügend Zeit bieten, um die Ladungen vor allem in den flachen Fallen zu leeren. Es kann ein Prüfschritt folgen, um sicherzustellen, dass mindestens ein oder mehrere ausgewählte Bits auf oder über dem Sollpegel der ID-Untergrenze (z.B. ID2-LL) liegen. Dann kann das Verfahren 1200 in Schritt 1210 mit der Durchführung eines selektiven weichen Löschvorgangs für Bits unterhalb der ID2-LL fortfahren. Bits, deren ID-Wert aufgrund des vorangegangenen Ausglühlöschvorgangs (Schritt 1208) oberhalb des ID2-LL liegt, können stattdessen gesperrt werden. Es können Prüfvorgänge durchgeführt werden, um sicherzustellen, dass alle Bits partiell gelöscht sind, um ID-Pegel zu erreichen, die größer als die ID2-LL sind. Am Ende von Schritt 1210 können alle ausgewählten Bits (z.B. Reihe A, Spalte X und Y) auf den Soll-ID-Pegel (z.B. ID2) zurückgesetzt werden, wobei sich die meisten Ladungen aufgrund der Serie von Auffüllprogrammier- und Ausglühlöschvorgängen in tiefen Fallen befinden.
  • In einer alternativen Ausführungsform können die Schritte 1202 (weicher Löschvorgang) und 1206 (Auffüllprogrammiervorgang) der Auffüll- und Ausglühroutine 1200 zusätzlich oder alternativ direkt nach dem Schritt 918 (Geprüft NEIN) im Schreibalgorithmus 900B in 9B durchgeführt werden.
  • 13 ist ein schematisches Blockdiagramm, das eine Ausführungsform einer mehrstufigen oder analogen NVM-Vorrichtung 1300 gemäß dem vorliegenden Gegenstand veranschaulicht. In einer Ausführungsform kann das analoge NVM-Feld 1302 dem NVM-Feld 100 in 2 ähnlich sein, wobei die mehrstufigen NVM-Zellen 1310 in N Reihen und M Spalten angeordnet sind. Jede mehrstufige NVM-Zelle 1310 kann eine 2T-Konfiguration (SONOS-Transistor und FET-Transistor) aufweisen und eine CSL mit einer benachbarten Zelle derselben Reihe teilen. In einer Ausführungsform können auch andere Verbindungen wie WLS, WLs, BLs, SPW, DNW usw. den Konfigurationen im NVM-Feld 100 in 1A, 1B und 2 ähneln. Die mehrstufige NVM-Zelle 1310 kann dazu konfiguriert sein, mehr als zwei verschiedene ID/VT-Pegel aufzuweisen (siehe 10), z.B. 24 = 16 oder 0 bis 15 Pegel. In einer Ausführungsform kann jede analoge NVM-Zelle 1310 einen analogen Wert von 0 - 15 speichern, der ihrem ID/VT-Pegel beim Lesen entspricht. In einer Ausführungsform können die mehreren eindeutigen ID/VT-Pegel und ihre entsprechenden Analogwerte vorher festgelegt sein. Die analogen Werte können in die analogen NVM-Zellen 1310 unter Verwendung eines oder mehrerer Schreibverfahren/-algorithmen, wie in 9A bis 12 veranschaulicht und beschrieben, geschrieben werden, wobei eine Serie von partiellen Programmier-/Sperrvorgängen, partiellen Lösch-/Sperrvorgängen und Prüfschritten verwendet wird. Als Beispiel wird in Reihe A, Spalte X Bit ein Wert von 10 (ID/VT-Pegel = 10), in Reihe A, Spalte Y Bit ein Wert von 5, in Reihe B, Spalte X Bit ein Wert von 8 und in Reihe C, Spalte Z ein Wert von 2 geschrieben. In manchen Ausführungsformen können mehrstufige NVM-Zellen 1310 auf jeden beliebigen Analogwert innerhalb des vordefinierten ID/VT-Pegelbereichs (z.B. 0 bis 15 für 16 ID/VT-Pegel) geschrieben werden. Die oben erwähnten gespeicherten Werte werden eventuell nachfolgend in Beispielen von Betriebsverfahren lediglich zu Erklärungszwecken verwendet und sollten nicht als Einschränkungen verstanden werden.
  • In einer Ausführungsform können die gespeicherten Werte mehrerer mehrstufiger NVM-Zellen 1310 kombiniert werden, um einen Analogwert zu speichern. Beispielsweise können zwei mehrstufige NVM-Zellen 1310 so konfiguriert sein, dass sie 8 Stufen aufweisen, wobei eine Zelle 0 - 7 Werte und die andere -8 - -1 Werte speichert. Wenn die beiden Zellen in einem Vorgang ausgelesen werden, kann man davon ausgehen, dass die kombinierte Zelle 16 Stufen (-8 - 7) aufweist, die 16 statt 8 Analogwerten entsprechen. In anderen Ausführungsformen können mehr als zwei mehrstufige NVM-Zellen 1310 kombiniert werden, sodass eine höhere Anzahl von Stufen erreicht werden kann, ohne den ID/VT-Betriebsbereich der mehrstufigen NVM-Zellen 1310 weiter zu unterteilen. In manchen Ausführungsformen können kombinierte Zellen in angrenzenden Spalten derselben Reihe oder in angrenzenden Reihen derselben Spalte angeordnet oder in einem analogen NVM-Feld 1302 gemäß vorgegebenen Algorithmen verstreut sein.
  • Wie in 13 dargestellt, kann das analoge NVM-Feld 1302 über seine Bitleitungen (z.B. BL X, Y) mit der Spalten-Mux-Funktion 1304 gekoppelt sein. In einer Ausführungsform kann die Spalten-Mux-Funktion 1304 Multiplexer, Kondensatoren, Transistoren und andere Halbleitervorrichtungen enthalten. Während eines Lesevorgangs kann der Wert 10 des Bits in Reihe A, Spalte X über BL X zur Spalten-Mux-Funktion 1304, ähnlich wie bei einem Lesevorgang eines digitalen NVM-Felds, ausgelesen werden. In einer Ausführungsform können mehrere Bits in derselben Spalte, z.B. Reihe A und B, Spalte X, in einem Lesevorgang ausgewählt werden, sodass der ausgelesene Wert die Summe der beiden ausgewählten Bits (10 + 8 = 18) ist. In einer anderen Ausführungsform können mehrere Bits in derselben Reihe, z.B. Reihe A, Spalte X und Y, für denselben Lesevorgang ausgewählt werden. Die Spalten-Mux-Funktion 1304 kann dazu konfiguriert sein, sowohl Spalte X als auch Y zum Lesen auszuwählen und die beiden Werte zu addieren oder zu subtrahieren (10 + 5 = 15 oder 10 - 5 = 5). In einer anderen Ausführungsform kann die analoge NVM-Vorrichtung 1300 dazu konfiguriert sein, eine Multiplikationsfunktion auszuführen. Zum Beispiel kann das Bit der Reihe A, Spalte X 7-mal gelesen werden, um (7 × 10 = 70) zu berechnen. Die Multiplikation (M x gespeicherte Werte) kann durch Verwendung von M x Mehrfachimpulsen an WL (gekoppelt an SGs) oder Verlängerung (um das M-fache) der Impulsdauer eines WL-Impulses erfolgen. In einer Ausführungsform kann der Analogwert „7“ beispielsweise eine Eingabe über einen Digital-Analog-Wandler (Digital-Analog Converter, DAC) 1320 aus einer externen Vorrichtung sein, die mit einer WL an eine Reihe von SGs gekoppelt sein kann. Wie in 13 bestens dargestellt, kann jeder DAC 1320 - 1326 mit einer WL oder mehreren WLs gekoppelt sein. Eine der Funktionen des DAC 1320 - 1326 besteht darin, die ausgewählte(n) Reihe(n) für Lesevorgänge zu konfigurieren. Es versteht sich von selbst, dass die Anzahl und Konfiguration der DACs und ihre Kopplung mit dem NVM-Feld 1302 in 13 nur eines der Beispiele zur Veranschaulichung sind. Andere Konfigurationen sind je nach Systemanforderungen und Auslegung möglich, ohne die allgemeinen Aussagen der vorliegenden Ausführungsform zu verändern. In verschiedenen Ausführungsformen können die DACs 1320 - 1326, das analoge NVM-Feld 1302 und die Spalten-Mux-Funktion 1304 dazu konfiguriert sein, einfache arithmetische Funktionen wie Summierung, Multiplikation usw., wie in den vorigen Beispielen dargestellt, mit oder ohne CPU oder GPU auszuführen. In einer Ausführungsform kann die analoge NVM-Vorrichtung 1300 sowohl die Funktionen eines Datenspeichers als auch die einer Inferenzvorrichtung erfüllen.
  • Die analogen Ergebnisse der Spalten-Mux-Funktion 1304 können dann in den Analog-Digital-Wandler (Analog-Digital Convertor, ADC) oder Komparator 1306 eingegeben werden, wobei das analoge Ausleseergebnis in digitale Daten umgewandelt und ausgegeben werden kann. In einer Ausführungsform kann das gesamte oder ein Abschnitt des analogen NVM-Felds 1302 regelmäßig aufgefrischt werden oder kann sein analoger Wert regelmäßig, z.B. alle 24 Stunden oder 48 Stunden oder über einen anderen Zeitraum, neu geschrieben werden. Der Auffrischvorgang kann potenzielle Auswirkungen von ID/VT-Pegelverschiebung oder -verfall von programmierten mehrstufigen NVM-Zellen aufgrund von Retention, ID/VT-Verschlechterung (in 7B bestens dargestellt) oder anderen Ursachen minimieren. In einer anderen Ausführungsform kann das analoge NVM-Feld 1302 Referenzzellen enthalten (nicht dargestellt), in denen die üblichen Auswirkungen der potenziellen ID/VT-Pegelverschiebung von mehrstufigen NVM-Zellen 1310 subtrahiert werden können.
  • 14 und 15 sind repräsentative Blockdiagramme, die eine Von-Neumann-Architektur eines Multiplikations-Akkumulations(Multiply Accumulate, MAC)-Systems bzw. eines künstlichen Neurons gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulichen. Künstliche Intelligenz (KI) kann als die Fähigkeit einer Maschine definiert werden, kognitive Funktionen durchzuführen, die durch ein menschliches Gehirn ausgeführt werden, z.B. Schlussfolgern, Wahrnehmen und Lernen. Beim Maschinenlernen können Algorithmen eingesetzt werden, um Muster in Daten zu finden und ein Modell zu verwenden, das diese Muster erkennt, um Vorhersagen über neue Daten oder Muster zu treffen. Das Herzstück von KI-Anwendungen oder Maschinenlernen ist die MAC- oder Punktproduktoperation, bei der zwei Zahlen (Eingabewerte und Gewichtungswerte) hergenommen, miteinander multipliziert und die Ergebnisse in einem Akkumulator addiert werden können. Das künstliche Neuron 1504 in 15 kann ein Teil eines tiefen neuronalen Netzes (Deep Neural Network, DNN) sein, das ein Beispiel für eine MAC-Operation enthält. DNN ahmt die Funktionen des menschlichen Gehirns nach, indem es eine Architektur für massiv paralleles Rechnen (neuromorphes Rechnen) implementiert, die leistungsarme Rechenelemente (Neuronen) und adaptive Speicherelemente (Synapsen) miteinander verbindet. Ein Grund für das schnelle Wachstum des Maschinenlernens ist die Verfügbarkeit von Grafikprozessoren (Graphic Processing Units, GPUs). In einer MAC-Anwendung, wie z.B. dem System 1402, können GPUs notwendige Berechnungen viel schneller als eine Universal-CPU durchführen. Einer der Nachteile der Verwendung von GPUs für MAC-Operationen ist, dass GPUs dazu neigen, Gleitkomma-Arithmetik zu verwenden, die weit über die Anforderungen eines relativ einfachen Maschinenlernalgorithmus, wie die MAC-Operationen, hinausgeht. Außerdem erfordern KI-Anwendungen, insbesondere solche, die am Rande laufen, ein MAC mit hoher Energieeffizienz, um den Energiebedarf und die Wärmeentwicklung zu reduzieren. Die bestehenden rein digitalen, auf der Von-Neumann-Architektur basierenden Systeme, wie das MAC-System 1502, können aufgrund der häufigen Zugriffe auf den Speicher auch zu erheblichen Engpässen zwischen den GPUs, die die Berechnungen durchführen, und dem Speicher, der nur Daten (Gewichtungswerte, Eingabewerte, Ausgabewerte usw.) speichert, führen. Daher muss die Verwendung von Speicherelementen mit geringem Stromverbrauch in Betracht gezogen werden, die so konfiguriert werden können, dass sie sowohl als Inferenzvorrichtung als auch als Datenspeichervorrichtung fungieren.
  • 16 ist ein repräsentatives Blockdiagramm, das ein neuronales Netz-Beschleunigungssystem gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. In einer Ausführungsform können SONOS-basierte analoge Vorrichtungen die einzigartige Fähigkeit haben, analoge Werte von Gewichtungen lokal zu speichern und jedes nichtflüchtige Speicherelement parallel zu verarbeiten, was den massiven Energieaufwand für Datenbewegungen, wie in 14 dargestellt, erheblich verringern kann. Jede NVM-Zelle kann mehrere Stufen (z.B. 4 Bits - 8 Bits) anstelle von binären Stufen (1 Bit) haben, und jeder ID/VT-Pegel kann einen Multi-Bit-Gewichtungswert (wi in 15) für die Durchführung einer Inferenz darstellen. In einer Ausführungsform gilt: Je höher die Anzahl der Stufen, desto höher die Trainingsgenauigkeit und desto niedriger die Fehlerquoten bei den Inferenzen. Die wichtigsten Leistungs- und Zuverlässigkeitsanforderungen an einen typischen Analogspeicher für neuromorphes Rechnen sind Sigma der Zellen-ID/VT, Retention und Rauschen auf allen Stufen. Wie bereits erläutert, können SONOS-basierte NVM-Vorrichtungen, wie die analoge NVM-Vorrichtung 1300 in 13, ein guter Kandidat sein, um sowohl die Speicher- als auch die Inferenzfunktionen eines künstlichen Neurons in einem DNN-System durchzuführen.
  • Bezugnehmend auf 16 kann das neuronale Netz-Beschleunigungssystem 1600 mehrere analoge NVM-Vorrichtungen oder -Beschleuniger 1602 enthalten, die in einem einzigen Substrat oder Gehäuse oder Chip angeordnet und über ein Bussystem miteinander gekoppelt sind. Jeder Beschleuniger 1602 kann der analogen NVM-Vorrichtung 1300 in 13 ähnlich sein und auf ähnliche Weise betrieben werden. In einer Ausführungsform kann die analoge NVM-Vorrichtung 1602 zum Ausführen von MAC-Operationen konfiguriert sein. Jede analoge NVM-Vorrichtung 1602 kann als das künstliche Neuron 1504 in 15 in einem DNN-System fungieren. In einer Ausführungsform kann das SONOS-Feld 1602 mehrere SONOS-basierte NVM-Zellen (in 16 nicht dargestellt) aufweisen, die in Reihen und Spalten angeordnet sind. In anderen Ausführungsformen kann das SONOS-Feld 1602 mehrere SONOS-NVM-Abschnitte oder -Felder enthalten. Jede NVM-Zelle kann dazu konfiguriert sein, einen Gewichtungswert von 0 bis 2n -1 oder andere Werte zu speichern, die mittels des Schreibalgorithmus, wie in 9A bis 12 gezeigt und veranschaulicht, und eine Kombination dessen geschrieben werden. In anderen Ausführungsformen kann der Analogwert jeder NVM-Zelle durch andere Schreibalgorithmen geschrieben werden.
  • Als Teil des neuromorphen Rechenalgorithmus kann jede analoge NVM-Vorrichtung 1602, wie z.B. der Beschleuniger 1602a, die folgende MAC-Funktion ausführen, wobei xi Eingaben aus anderen analogen NVM-Vorrichtungen 1602 oder externen Vorrichtungen sind, wi die gespeicherten Gewichtungswerte sind, b eine Konstante ist und f eine Aktivierungsfunktion ist: ƒ ( ∑ i x i w i + b )
    Figure DE112020005797T5_0003
  • Wie in 16 bestens dargestellt, können xi digitale Eingaben aus den analogen NVM-Vorrichtungen 1602b und 1602c oder anderen analogen NVM-Vorrichtungen sein. Die digitalen Eingaben xi können dann durch den DAC 1612 in analoge Signale umgewandelt werden, die dann mit Niederspannungstreibern 1614 und/oder Hochspannungstreibern 1616 gekoppelt werden können. In einer Ausführungsform können Niederspannungstreiber Steuersignale über WLs erzeugen, um SGs von NVM-Zellen entsprechend den analogen Signalen aus dem DAC 1612 zu steuern. Hochspannungsspaltentreiber 1604 können Steuersignale für BLs und Hochspannungstreiber für WLSs erzeugen, um CGs von NVM-Zellen zu steuern.
  • Eine Ausführungsform von MAC-Operationen in der analogen NVM-Vorrichtung 1602a kann anhand des Beispiels in 13 veranschaulicht werden, wobei i auf 3 gesetzt sein kann. Wie in 13 dargestellt, können die digitalen Eingaben xi mit dem DAC 1320 - 1326 gekoppelt und x1=3, x2=5, x3=1 sein. Die ausgewählten Gewichtungswerte sind in Bits in Reihe A, Spalte X (w1=10), Reihe B, Spalte X (w2=8), und Reihe C, Spalte Z (w3=2) gespeichert. Die Auswahl der Gewichtungswerte kann auf den Adressen basieren, die aus anderen analogen NVM-Vorrichtungen 1602 oder aus externen Vorrichtungen wie Prozessoren, CPU, GPU usw. empfangen werden. Die Konstante b kann so gewählt werden, dass sie den in Reihe A, Spalte Y gespeicherten Analogwert (b=5) darstellt. Um x1 x w1 zu berechnen, können Reihe A und Spalte X (gespeicherter Wert = 10) zum Lesen ausgewählt werden. Der Lesevorgang kann für x1 = 3-mal wiederholt werden, um x1 x w1 zu berechnen. Auf ähnliche Weise kann Reihe B, Spalte X (Gewichtungswert = 8) für x2=5 Lesevorgänge ausgewählt werden, um x2 x w2 zu berechnen, und Reihe C, Spalte Z (Gewichtungswert = 2) für x3 = 1 Lesevorgang, um x3 x w3 zu berechnen. Alternativ können die Reihen A und B, Spalte X beide 3-mal zum Lesen ausgewählt werden (um kombinierte Gewichtungswerte zu akkumulieren), und nur Reihe A, Spalte X kann für zwei weitere Lesevorgänge ausgewählt werden. Dann kann das Bit in Reihe A, Spalte Y (b=5) zum Lesen ausgewählt werden. Wie bereits erläutert, kann der Spalten-Mux 1304 oder 1606 so konfiguriert sein, dass er diese Ergebnisse addiert, um das MAC-Ergebnis als 3 × 10 + 5 × 8 + 1 × 2 + 2 = 74
    Figure DE112020005797T5_0004
    zu berechnen. Es versteht sich von selbst, dass der obige Algorithmus nur ein Beispiel für die Verwendung von SONOS-basierten NVM-Vorrichtungen, wie einer Inferenz-NVM-Vorrichtung 1300 und 1602, zur Berechnung von MAC-Ergebnissen zu Erklärungszwecken ist und nicht als Einschränkung zu verstehen ist. MAC-Gewichtungswerte (wi) können auf verschiedene Weise gespeichert, organisiert und gelesen werden, um MAC-Ergebnisse je nach Systementwurf und -anforderungen zu berechnen. In einer Ausführungsform kann die Aktivierungsfunktion (f) ein Algorithmus sein, der die MAC-Ausgaben der analogen NVM-Vorrichtungen 1602 aus der Sicht des gesamten neuronalen Netzes anzeigt oder priorisiert. So kann zum Beispiel das MAC-Ergebnis des vorigen Beispiels (Ergebnis = 74) als unwichtig eingestuft und mit einer niedrigen Priorität versehen werden. Das Ausgangssignal kann je nach seiner Priorität reduziert oder verstärkt werden, und die Ausführung kann in einigen Ausführungsformen in der Spalten-Mux-Funktion 1606 oder im ADC 1608 erfolgen.
  • In einer Ausführungsform kann das MAC-Ergebnis in Form eines analogen Signals durch den ADC 1306 oder 1608 in ein digitales Signal umgewandelt werden. Das digitale Signal kann dann an ein anderes oder andere analoge NVM-Vorrichtungen 1602 als xi für ihre eigenen MAC-Operationen ausgegeben werden. In einer Ausführungsform kann, ähnlich wie bei einem DNN, das neuromorphe Computing durch alle analogen NVM-Vorrichtungen 1602 parallel erfolgen. Die digitalen MAC-Ausgaben der einzelnen analogen NVM-Vorrichtungen 1602 können als digitale Eingaben an andere analoge NVM-Vorrichtungen übertragen werden. In einigen Ausführungsformen kann die Vielzahl von analogen NVM-Vorrichtungen 1602 in mehrere Teilmengen unterteilt werden. Die digitalen Ausgaben einer Teilmenge von analogen NVM-Vorrichtungen 1602 können ohne Wiederholung an die nächste weitergegeben werden. Die digitale Ausgabe der letzten Teilmenge kann als Ergebnis des neuromorphen Computings oder des Maschinenlernens an externe Vorrichtungen weitergegeben werden.
  • In einer Ausführungsform können Befehls- und Steuerschaltungen (in 16 nicht dargestellt), einschließlich des digitalen Datenflusssteuerblocks 1610, programmierbar und zum Steuern des Datenflussverkehrs innerhalb der analogen NVM-Vorrichtungen 1602 konfiguriert sein. Die Befehls- und Steuerschaltungen können auch die Steuerung von Nieder- und Hochspannungstreibern 1614 und 1616 und des Hochspannungsspaltentreibers 1604 bereitstellen, um verschiedene Betriebsspannungssignale an das SONOS-Feld 1602 über SONOS-Wortleitungen, Wortleitungen, Bitleitungen, CSL usw. zu liefern, einschließlich u. a. VPOS, VSEPOS, VRPPOS, VNEG VSENEG, VCSL, VMARG, VINHIB, usw. wie zumindest in 3A, 3B, 8A, 8B dargestellt.
  • Für den Fachmann versteht sich von selbst, dass das neuronale Netz-Beschleunigungssystem 1600 und die analogen NVM-Vorrichtungen 1602 in 16 aus Gründen der Übersichtlichkeit vereinfacht wurden und nicht als vollständige Beschreibung zu verstehen sind. Insbesondere können analoge NVM-Vorrichtungen 1602 Verarbeitungsfunktionen, Reihendecoder, Spaltendecoder, Leseverstärker oder andere Komparatoren sowie Befehls- und Steuerschaltungen enthalten, die hier nicht im Einzelnen dargestellt oder beschrieben sind.
  • 17 ist ein repräsentatives Flussdiagramm, das eine Ausführungsform des Betriebsverfahrens eines NN-Beschleunigungssystems 1600 mit SONOS-basierten NVM-Feldern/Zellen gemäß der vorliegenden Offenbarung veranschaulicht. In einer Ausführungsform werden analoge Gewichtungswerte (wi) und andere konstante Werte (z.B. b) in die SONOS-basierten NVM-Felder im NN-Beschleuniger geschrieben, wobei die zuvor beschriebenen Verfahren in Schritt 1702 verwendet werden. In einigen Ausführungsformen können die NVM-Felder in einem optionalen Schritt 1712 regelmäßig aufgefrischt werden, um eine bessere Retention und ein engeres ID/VT-Sigma zu erreichen. Anschließend können die NVM-Felder eines Beschleunigers dazu konfiguriert sein, MAC-Operationen basierend auf mindestens digitalen Eingängen (xi) aus anderen Beschleunigern und ihren gespeicherten Gewichtungswerten durchzuführen (Schritt 1704). Nachdem die MAC-Operationen abgeschlossen sind, kann ein Beschleuniger seine Ergebnisse ausgeben und in Schritt 1706 an einen oder mehrere angeschlossene Beschleuniger als digitale Eingaben ihrer eigenen MAC-Operationen weiterleiten. In einer Ausführungsform können die Schritte 1704 und 1706 mehrmals und parallel wiederholt werden. In Schritt 1710 können die Ausgaben als Ergebnisse des neuromorphen Computings beim Maschinenlernen einer KI-Anwendung an externe Vorrichtungen wie CPUs oder GPUs übertragen werden.
  • So wurden Ausführungsformen eines SONOS-basierten mehrstufigen nichtflüchtigen Speichers und Verfahren zum Betrieb desselben als analoge Speichervorrichtung und MAC-Vorrichtung in einem neuromorphen Rechensystem, wie z.B. einem DNN, beschrieben. Obwohl die vorliegende Offenbarung unter Bezugnahme auf bestimmte beispielhafte Ausführungsformen beschrieben wurde, ist es offensichtlich, dass verschiedene Modifikationen und Änderungen an diesen Ausführungsformen vorgenommen werden können, ohne dass der Geist und Schutzbereich der Offenbarung verlassen wird. Die Spezifikation und die Zeichnungen sind dementsprechend in einem veranschaulichenden statt einschränkenden Sinn zu sehen.
  • Die Zusammenfassung der Offenbarung dient der Erfüllung von 37 C.F.R. §1.72(b), wonach eine Zusammenfassung erforderlich ist, die dem Leser eine schnelle Einschätzung der Wesensmerkmale einer oder mehrerer Ausführungsformen der technischen Offenbarung ermöglicht. Sie wird mit der Maßgabe unterbreitet, dass sie nicht zur Auslegung oder Einschränkung des Schutzbereichs oder der Bedeutung der Ansprüche verwendet wird. Darüber hinaus ist in der vorstehenden ausführlichen Beschreibung zu erkennen, dass zwecks Straffung der Offenbarung verschiedene Merkmale in einer einzelnen Ausführungsform zusammengefasst sind. Dieses Verfahren der Offenbarung ist nicht so zu verstehen, dass die beanspruchten Ausführungsformen mehr Merkmale erfordern, als in den einzelnen Ansprüchen ausdrücklich aufgeführt sind. Wie die folgenden Ansprüche zeigen, liegt der Erfindungsgegenstand vielmehr in weniger als allen Merkmalen einer einzigen offenbarten Ausführungsform. Somit werden die folgenden Ansprüche hiermit in die ausführliche Beschreibung aufgenommen, wobei jeder Anspruch für sich genommen eine separate Ausführungsform darstellt.
  • Wenn in der Beschreibung auf eine Ausführungsform oder ein Ausführungsmittel Bezug genommen wird, bedeutet dies, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, die im Zusammenhang mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform der Schaltung oder des Verfahrens enthalten ist. Die Formulierung „eine Ausführungsform“, die an verschiedenen Stellen in der Spezifikation auftaucht, bezieht sich nicht unbedingt jeweils auf dieselbe Ausführungsform.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 16/827948 [0001]
    • US 62/940547 [0001]

Claims (21)

  1. Verfahren zum Betreiben einer Halbleitervorrichtung, umfassend: - Zugreifen auf die Halbleitervorrichtung, die in Reihen und Spalten angeordnete mehrstufige Speichertransistoren enthält, wobei die mehrstufigen Speichertransistoren auf Silizium-Oxid-Nitrid-Oxid-Silizium, SONOS, basierende ladungseinfangende Transistoren enthalten, die ausgelegt sind, einen von N x analogen Werten zu speichern, die den N Pegeln einer Schwellenspannung, VT, und eines Drain-Stroms, ID, entsprechen, wobei N eine natürliche Zahl größer als 2 ist; - Auswählen mindestens eines der mehrstufigen Speichertransistoren für einen Schreibvorgang auf einen Sollwert, wobei der Sollwert einer der N x Analogwerte ist und einem Soll-ID-Bereich entspricht, der sich von einer Soll-ID-Untergrenze, LL, zu einer Soll-ID-Obergrenze, UL, erstreckt; - Durchführen eines partiellen Programmiervorgangs an dem mindestens einen der mehrstufigen Speichertransistoren zur ID-Pegelreduzierung, wobei ein erstes Prüflesen nach dem partiellen Programmiervorgang durchgeführt wird, um zu bestimmen, wie ein reduzierter ID-Pegel verglichen mit einem Ziel-ID-Mittelwert ist; - Durchführen eines partiellen Löschvorgangs an dem mindestens einen der mehrstufigen Speichertransistoren zum Anheben des ID-Pegels, wobei nach dem partiellen Löschvorgang ein zweites Prüflesen durchgeführt wird, um zu bestimmen, wie ein angehobener ID-Pegel verglichen mit dem Ziel-ID-Mittelwert ist; und - Bestimmen, dass der Schreibvorgang auf den Sollwert abgeschlossen ist, wenn der ID-Pegel des mindestens einen der mehrstufigen Speichertransistoren in den Soll-ID-Bereich fällt.
  2. Verfahren gemäß Anspruch 1, ferner umfassend: - Sperren des mindestens einen mehrstufigen Speichertransistors für weitere Programmier- und Löschvorgänge, nachdem der Schreibvorgang auf den Sollwert abgeschlossen ist, wobei das Sperren ein Verringern einer Größe einer Gate-Drain-Vorspannung des mindestens einen mehrstufigen Speichertransistors umfasst.
  3. Verfahren gemäß Anspruch 1, bei dem der partielle Programmiervorgang mindestens einen von einem weichen Programmiervorgang und einem Auffüllprogrammiervorgang umfasst, wobei der partielle Programmiervorgang ausgelegt ist, für den mindestens einen der mehrstufigen Speichertransistoren den ID-Pegel zu reduzieren und einen VT-Pegel zu erhöhen, und wobei mehrstufige Speichertransistoren, die nicht für den partiellen Programmiervorgang ausgewählt sind, gesperrt werden.
  4. Verfahren gemäß Anspruch 1, bei dem der partielle Programmiervorgang für eine beträchtlich kürzere Dauer als ein Programmiervorgang durchgeführt wird, wobei der Programmiervorgang eingerichtet ist, die ID-Pegel der mehrstufigen Speichertransistoren auf einen vollständig programmierten ID-Pegel zu reduzieren, unabhängig von den anfänglichen ID-Pegeln der mehrstufigen Speichertransistoren.
  5. Verfahren gemäß Anspruch 3, bei dem der partielle Löschvorgang mindestens einen von einem weichen Löschvorgang, einem selektiven weichen Löschvorgang und einem Ausglühlöschvorgang umfasst, wobei der partielle Löschvorgang ausgelegt ist, für mindestens einen der mehrstufigen Speichertransistoren den ID-Pegel anzuheben und den VT-Pegel zu verringern, und wobei mehrstufige Speichertransistoren, die nicht für den selektiven weichen Löschvorgang ausgewählt sind, gesperrt werden.
  6. Verfahren gemäß Anspruch 5, bei dem der weiche Löschvorgang und der selektive weiche Löschvorgang für eine beträchtlich kürzere Dauer als ein Löschvorgang durchgeführt werden, wobei der Löschvorgang ausgelegt ist, die ID-Pegel der mehrstufigen Speichertransistoren auf einen vollständig gelöschten ID-Pegel anzuheben, unabhängig von den anfänglichen ID-Pegeln der mehrstufigen Speichertransistoren.
  7. Verfahren gemäß Anspruch 5, bei dem der Ausglühlöschvorgang für eine beträchtlich längere Dauer als ein Löschvorgang durchgeführt wird, und wobei eine Größe einer Gate-zu-Drain-Vorspannung des mindestens einen der mehrstufigen Speichertransistoren während des Löschvorgangs größer als beim Ausglühlöschvorgang ist.
  8. Verfahren gemäß Anspruch 5, ferner umfassend einen Auffüll- und Ausglühalgorithmus, der Folgendes umfasst: - Durchführen, nachdem der Schreibvorgang auf den Sollwert abgeschlossen ist, des weichen Löschvorgangs auf dem mindestens einen der mehrstufigen Speichertransistoren; - Prüfen, ob der ID-Pegel mindestens einen Sollpegel von ID + X % erreicht hat, wobei X in einem Bereich von 20 bis 50 liegt; - Durchführen des Auffüllprogrammiervorgangs an dem mindestens einen der mehrstufigen Speichertransistoren; - Prüfen, ob der ID-Pegel höchstens einen Sollpegel von ID - Y % erreicht hat, wobei Y in einem Bereich von 10 bis 20 liegt; - Durchführen des Ausglühlöschvorgangs an dem mindestens einen der mehrstufigen Speichertransistoren; - Prüfen des ID-Pegels jedes des mindestens einen mehrstufigen Speichertransistors; - Auswählen und Durchführen des selektiven weichen Löschvorgangs nur an dem mindestens einen der mehrstufigen Speichertransistoren, dessen ID-Pegel kleiner als die Soll-ID-LL ist, und Sperren nicht ausgewählter mehrstufiger Speichertransistoren; und - Prüfen, ob der ID-Pegel des mindestens einen mehrstufigen Speichertransistors wieder in den Soll-ID-Pegelbereich zurückgebracht ist.
  9. Verfahren gemäß Anspruch 8, bei dem der Auffüll- und Ausglühalgorithmus ausgelegt ist, den ID-Pegel des mindestens einen der mehrstufigen Speichertransistoren innerhalb des Soll-ID-Bereichs zu halten, während Ladungen in flachen Fallen durch Ladungen in tiefen Fallen in einer ladungseinfangenden Schicht des mindestens einen mehrstufigen Speichertransistors ersetzt werden, wobei der Auffüllprogrammiervorgang Ladungen in tiefen Fallen durch Anlegen einer hohen Gate-Drain-Vorspannung und eines kurzen Programmierimpulses an den mindestens einen der mehrstufigen Speichertransistoren ermöglicht, und wobei der Ausglühlöschvorgang ausgelegt ist, Ladungen in flachen Fallen über Fowler-Nordheim-Tunneln durch Anlegen einer niedrigen Gate-Drain-Vorspannung und eines langen Löschimpulses an den mindestens einen der mehrstufigen Speichertransistoren zu leeren.
  10. Verfahren gemäß Anspruch 1, bei dem der mindestens eine der mehrstufigen Speichertransistoren in einer gleichen Reihe oder einer gleichen Spalte angeordnet ist.
  11. Verfahren zum Betreiben einer Halbleitervorrichtung, umfassend: - Auswählen einer ersten nichtflüchtigen Speicher(NVM)-Zelle eines SONOS-basierten NVM-Felds für einen selektiven weichen Löschvorgang, wobei das SONOS-basierte NVM-Feld NVM-Zellen umfasst, die in Reihen und Spalten angeordnet sind, und wobei NVM-Zellen angrenzender erster und zweiter Spalten mit einer ersten gemeinsamen Source-Leitung gekoppelt sind; - Erzeugen und Koppeln einer ersten negativen Spannung an eine erste SONOS-Wortleitung in einer ersten Reihe des SONOS-basierten NVM-Felds und einer positiven Spannung an eine erste Bitleitung in der ersten Spalte, um eine Gate-zu-Drain-Vorspannung an einen ersten NVM-Transistor in der ersten NVM-Zelle anzulegen, um die erste NVM-Zelle durch Fowler-Nordheim(FN)-Tunneln partiell zu löschen, wobei ein Drain-Strompegel, ID, und ein Schwellenspannungspegel, VT, des ersten NVM-Transistors jeweils angehoben bzw. reduziert wird; und - Koppeln einer Sperrspannung an eine zweite Bitleitung in der zweiten Spalte, um die Gate-zu-Drain-Vorspannung an einen zweiten NVM-Transistor in einer zweiten NVM-Zelle in der ersten Reihe, die für den selektiven weichen Löschvorgang nicht ausgewählt ist, zu reduzieren, wobei die Sperrspannung die gleiche Polarität und eine geringere Größe als die erste negative Spannung hat und wobei der zweite NVM-Transistor vor und nach dem selektiven weichen Löschvorgang ungefähr den gleichen ID- und VT-Pegel hat.
  12. Verfahren gemäß Anspruch 11, ferner umfassend: - Koppeln einer Massespannung an eine zweite SONOS-Wortleitung in einer zweiten Reihe des SONOS-basierten NVM-Felds, um alle NVM-Zellen in der zweiten Reihe für den selektiven weichen Löschvorgang abzuwählen.
  13. Verfahren gemäß Anspruch 11, ferner umfassend: - Erzeugen und Koppeln der Sperrspannung mit einer ersten Wortleitung in der ersten Reihe und einem flachen positiven Vertiefungs(SPW)-Knoten des SONOS-basierten NVM-Felds, um einen ersten Feldeffekttransistor, FET, in der ersten NVM-Zelle und einen zweiten FET in der zweiten NVM-Zelle auszuschalten; und - Koppeln der positiven Spannung mit einem tiefen negativen Vertiefungs(DNW)-Knoten.
  14. Verfahren gemäß Anspruch 11, bei dem jede der NVM-Zellen einen NVM-Transistor enthält, der ausgelegt ist, einen von N x Werten zu speichern, die N x Pegeln von ID- und VT-Pegeln entsprechen, wobei N eine natürliche Zahl größer als 2 ist, wobei der selektive weiche Löschvorgang eingerichtet ist, den ID-Pegel anzuheben und den VT-Pegel des ersten NVM-Transistors zu reduzieren, sodass sich sein gespeicherter Wert von einem ersten Wert auf einen zweiten Wert ändert, wobei der zweite Wert größer als der erste Wert ist.
  15. Verfahren gemäß Anspruch 14, bei dem jeder der N x Pegel von ID- und VT-Pegeln eine Verteilung umfasst, wobei zwei angrenzende ID- oder VT-Verteilungen eine Überlappungshäufigkeit von weniger als 3 % aufweisen und wobei die N x Pegel von ID- und VT-Pegeln jeweils linear inkrementell bzw. dekrementell sind.
  16. Halbleitervorrichtung, umfassend: - ein auf Halbleiter-Oxid-Nitrid-Oxid-Halbleiter, SONOS, basierendes nichtflüchtiges Speicher(NVM)-Feld, das NVM-Zellen enthält, die in Reihen und Spalten angeordnet sind, wobei jede NVM-Zelle einen NVM-Transistor und einen Feldeffekttransistor, FET, umfasst, und wobei jeder NVM-Transistor ausgelegt ist, N x analoge Werte zu speichern, die den N x Pegeln seiner Drain-Strompegel, ID, oder Schwellenspannungspegel, VT, entsprechen; - eine Digital-Analog(DAC)-Funktion, die digitale Signale aus externen Vorrichtungen empfängt und umwandelt, wobei die umgewandelten digitalen Signale ausgelegt sind, das Auslesen eines in mindestens einer NVM-Zelle in mindestens einer Spalte gespeicherten Analogwertes zu bewirken; - eine Spaltenmultiplexer(Mux)-Funktion, die eingerichtet ist, den aus der mindestens einen NVM-Zelle gelesenen Analogwert auszuwählen und zu kombinieren; und - eine Analog-Digital(ADC)-Funktion, die ausgelegt ist, analoge Ergebnisse der Spaltenmultiplexer -Funktion in digitale Werte umzuwandeln und die digitalen Werte auszugeben.
  17. Halbleitervorrichtung gemäß Anspruch 16, bei der die N x analogen Werte in die NVM-Transistoren durch eine Serie von partiellen Programmier- und selektiven partiellen Löschvorgängen geschrieben werden, wobei die selektiven partiellen Löschvorgänge eingerichtet sind, für ausgewählte NVM-Transistoren einer gleichen Reihe den ID-Pegel anzuheben und den VT-Pegel zu reduzieren und gleichzeitig nicht ausgewählte NVM-Transistoren in der gleichen Reihe zu sperren.
  18. Halbleitervorrichtung gemäß Anspruch 17, bei der auf jede der partiellen Programmiervorgänge und der selektiven partiellen Löschvorgänge ein Lesevorgang folgt, um zu prüfen, ob die ID-Pegel oder die VT-Pegel der ausgewählten NVM-Transistoren die Soll-ID-Pegel und die Soll-VT-Pegel erreicht haben.
  19. Halbleitervorrichtung gemäß Anspruch 16, bei der eine Vielzahl von Halbleitervorrichtungen auf demselben Halbleiterchip angeordnet und kommunikativ miteinander gekoppelt sind, wobei jede der Vielzahl von Halbleitervorrichtungen eingerichtet ist, basierend auf den in den NVM-Zellen gespeicherten analogen Werten und digitalen Eingaben aus mindestens einer anderen Halbleitervorrichtung der Vielzahl von Halbleitervorrichtungen Multiplikations-Akkumulations-Operationen, MAC-Operationen, durchzuführen.
  20. Halbleitervorrichtung gemäß Anspruch 19, bei der eine erste Teilmenge der Vielzahl von Halbleitervorrichtungen digitale Ergebnisse der MAC-Operationen ausgibt und bei der die digitalen Ergebnisse der ersten Teilmenge mit einer zweiten Teilmenge der Vielzahl von Halbleitervorrichtungen als digitale Eingaben gekoppelt sind.
  21. Halbleitervorrichtung gemäß Anspruch 20, bei der die Vielzahl von Halbleitervorrichtungen eingerichtet ist, als künstliche Neuronen in einem tiefen neuronalen Netz, DNN, zu fungieren, das neuromorphes Computing in einer Anwendung der künstlichen Intelligenz, KI, durchführt.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11586896B2 (en) * 2020-03-02 2023-02-21 Infineon Technologies LLC In-memory computing architecture and methods for performing MAC operations
JP2022019454A (ja) * 2020-07-17 2022-01-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその制御方法
KR20230020037A (ko) * 2021-08-02 2023-02-10 삼성전자주식회사 메모리 장치
US11694733B2 (en) * 2021-08-19 2023-07-04 Apple Inc. Acceleration of in-memory-compute arrays
KR102597814B1 (ko) * 2021-08-24 2023-11-06 주식회사 키파운드리 멀티 타임 프로그램을 위한 파워 스위치 및 이를 이용한 비휘발성 메모리 장치
US12114495B2 (en) 2021-09-16 2024-10-08 International Business Machines Corporation Vertical three-dimensional stack NOR flash memory

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58188160A (ja) * 1982-04-28 1983-11-02 Sanyo Electric Co Ltd 不揮発性アナログメモリ
US4627027A (en) * 1982-09-01 1986-12-02 Sanyo Electric Co., Ltd. Analog storing and reproducing apparatus utilizing non-volatile memory elements
US5239500A (en) * 1989-09-29 1993-08-24 Centre Suisse D'electronique Et De Microtechnique S.A. Process of storing analog quantities and device for the implementation thereof
US5680341A (en) * 1996-01-16 1997-10-21 Invoice Technology Pipelined record and playback for analog non-volatile memory
KR100386611B1 (ko) * 2000-05-08 2003-06-02 주식회사 하이닉스반도체 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터프로그램방법과 소거방법
BRPI0115814B8 (pt) 2000-12-01 2021-05-25 Europaeisches Laboratorium Fuer Molekularbiologie Embl moléculas de rna de filamento duplo, seu método de preparação e composição farmacêutica compreendendo as mesmas
US6531350B2 (en) 2001-02-22 2003-03-11 Halo, Inc. Twin MONOS cell fabrication method and array organization
US6493266B1 (en) 2001-04-09 2002-12-10 Advanced Micro Devices, Inc. Soft program and soft program verify of the core cells in flash memory array
JP4647175B2 (ja) 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7198396B2 (en) 2002-08-08 2007-04-03 Chris Isaacson Apparatus for providing light in a structure
JP2004207564A (ja) * 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
JP2008513991A (ja) 2004-09-15 2008-05-01 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 最適化された浅いトレンチ分離を有するｓｏｎｏｓメモリ装置
US7656704B2 (en) 2006-07-20 2010-02-02 Winbond Electronics Corp. Multi-level operation in nitride storage memory cell
US8283261B2 (en) * 2007-05-25 2012-10-09 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US7800156B2 (en) 2008-02-25 2010-09-21 Tower Semiconductor Ltd. Asymmetric single poly NMOS non-volatile memory cell
KR101617241B1 (ko) * 2009-11-25 2016-05-03 삼성전자주식회사 반도체 소자의 제조방법
US8685813B2 (en) * 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
US8796098B1 (en) 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
US10262747B2 (en) * 2013-03-12 2019-04-16 Cypress Semiconductor Corporation Method to reduce program disturbs in non-volatile memory cells
US8883624B1 (en) 2013-09-27 2014-11-11 Cypress Semiconductor Corporation Integration of a memory transistor into high-K, metal gate CMOS process flow
US8916432B1 (en) 2014-01-21 2014-12-23 Cypress Semiconductor Corporation Methods to integrate SONOS into CMOS flow
US9202701B1 (en) 2014-12-17 2015-12-01 United Microelectronics Corp. Method for manufacturing silicon—oxide—nitride—oxide—silicon (SONOS) non-volatile memory cell
US9466384B1 (en) 2015-04-13 2016-10-11 Macronix International Co., Ltd. Memory device and associated erase method
WO2017131632A1 (en) 2016-01-26 2017-08-03 Hewlett Packard Enterprise Development Lp Memristive arrays with offset elements
US10177165B1 (en) * 2017-07-05 2019-01-08 United Microelectronics Corp. Method for fabricating merging semiconductor integrated circuit
US20190103414A1 (en) * 2017-10-04 2019-04-04 Cypress Semiconductor Corporation Embedded sonos with a high-k metal gate and manufacturing methods of the same
US10332599B2 (en) * 2017-11-14 2019-06-25 Longitude Flash Memory Solutions Ltd. Bias scheme for word programming in non-volatile memory and inhibit disturb reduction
EP3506084B1 (de) * 2017-12-28 2020-09-23 IMEC vzw System und verfahren für abstimmbare genauigkeit von dot-produkt-motor
US11423979B2 (en) * 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network
US11610820B2 (en) * 2019-07-24 2023-03-21 Infineon Technologies LLC Embedded SONOS and high voltage select gate with a high-K metal gate and manufacturing methods of the same
KR20230050134A (ko) * 2021-10-07 2023-04-14 에스케이하이닉스 주식회사 전자 장치 및 그 동작 방법

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