DE112021005177T5 - Lokaler referenzspannungsgenerator für nichtflüchtigen speicher - Google Patents

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Alan DeVilbiss
Kapil Jain
Patrick F. O'Connell
Franklin Brodsky
Shan Sun
Fan Chu
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Abstract

Eine Speichervorrichtung, die einen Referenzspannungsgenerator (VREF-Generator) umfasst, und ein Verfahren zum Betreiben derselben, um die Speichererfassungsmarge zu verbessern und den Betriebstemperaturbereich sowie die Lebensdauer der Vorrichtung zu erweitern, werden offenbart. Im Allgemeinen umfasst die Vorrichtung ferner ein Array von nichtflüchtigen Speicherzellen, das in eine Vielzahl von Blöcken unterteilt ist, eine Erfassungsschaltung, die mit dem Array gekoppelt ist, um Speichersignale von diesem zu empfangen und mit der VREFzu vergleichen, um Daten von den Zellen zu lesen. Der lokale Referenzspannungsgenerator ist dazu konfiguriert, der Erfassungsschaltung basierend darauf, welcher der Blöcke gelesen wird, eine von einer Anzahl von Referenzspannungen bereitzustellen. Das Array kann basierend auf Zeilen- und Spaltenadressen von Zellen in den Blöcken unterteilt sein. Wo die Zellen ferroelektrische 1T1C-Direktzugriffsspeicherzellen (1T1C-F-RAM-Zellen) umfassen und die Referenzspannungen basierend auf einem niedrigsten P-Term oder höchsten U-Term der Zellen in dem Block, der gelesen wird, selektiert werden.

Description

  • KREUZVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung ist eine internationale Anmeldung der nicht provisorischen US-Anmeldung Nr. 17/122,284 , eingereicht am 15. Dezember 2020, diese Anmeldung erhebt den Anspruch auf den Nutzen der Priorität unter 35 U.S.C. 119(e) gegenüber der provisorischen US-Anmeldung Ser.-Nr. 63/085,823 , eingereicht am 30. September 2020, die hiermit alle durch Bezugnahme in ihrer Gesamtheit hierin einbezogen sind.
  • TECHNISCHES GEBIET
  • Diese Offenbarung bezieht sich im Allgemeinen auf Halbleiterspeicher und insbesondere auf eine Speichervorrichtung mit einem Array aus nichtflüchtigen Speicherzellen (NVM-Zellen), das in Segmente oder Blöcke unterteilt ist, und die einen lokalen Referenzspannungsgenerator umfasst, und Verfahren zum Betreiben derselben.
  • ALLGEMEINER STAND DER TECHNIK
  • Integrierte Speichervorrichtungen, die ein Array aus nichtflüchtigen Speicherzellen (NVM-Zellen) mit einendigem Erfassen, wie etwa eine 1T1C-(1-Transistor-1-Kondensator)-Architektur, verwenden, stellen hohe Speicherdichten bereit. Eine NVM-Speicherzelle speichert Daten entweder als Ladung, wie etwa in Silizium-Oxid-Nitrid-Oxid-Silizium(SONOS)-Typ-Ladungseinfang-NVM-Zellen, oder als Polarisationszustand eines ferroelektrischen Kondensators in einer ferroelektrischen Direktzugriffsspeicherzelle (F-RAM-Zelle). Beim einendigen Erfassen/Lesen werden in der Zelle gespeicherte Daten durch Vergleichen einer Referenzspannung mit einer auf einer Bitleitung der Zelle aufgrund des Ladungs- oder Polarisationszustands der Zelle gebildeten Spannung gelesen. Basierend auf dem Vergleichsresultat der Bitleitungsspannung bzw. des Begleitungsstroms mit der Referenz wird die NVM-Zelle entweder als programmiert oder gelöscht bezeichnet. Es wird zum Beispiel eine 1T1C-F-RAM-Zelle in 1 gezeigt. Die Zelle 100 umfasst einen ferroelektrischen Kondensator 102, der eine erste Platte, die mit einer Plattenleitung (PL) verbunden ist, und eine zweite Platte, die mit einer Bitleitung (BL) über einen Transistor 104, gesteuert durch eine Wortleitung (WL), gekoppelt ist, aufweist. Daten werden auf die Zelle geschrieben, indem ein elektrisches Feld durch Laden der Platten auf beiden Seiten des ferroelektrischen Kondensators 102 angelegt wird, wobei Atome innerhalb des ferroelektrischen Kondensators in die Aufwärts- oder Abwärtsausrichtung (abhängig von der Polarität der Ladung) gezwungen werden, wodurch ein P-Term oder eine logische „1“ bzw. ein U-Term oder eine logische „0“ gespeichert werden. In einer anderen Ausführungsform können logische//binäre Zustände von „P-Term“ und „U-Term“ überprüft werden. Beim einendigen Erfassen wird die Zelle 100 durch Anlegen einer Lesespannung zwischen der Plattenleitung PL und Bitleitung BL, oder Pulsieren der Plattenleitung, und Betreiben des Transistors 104 gelesen. Eine „P-Term“- oder „U-Term“-Spannung wird über die Bitleitung BL ausgegeben, welche dann mit einer Referenzspannung (VREF) unter Verwendung eines Leseverstärker 106 in der Speichervorrichtung verglichen wird.
  • Die Referenzspannung (VREF) wird durch Durchführen eines Margen-Sweeps eines Arrays aus Speicherzellen gebildet, um die erwartete Bitleitungsspannung aus dem Lesen programmierter Zellen (P-Terms) und gelöschter Zellen (U-Terms) zu bestimmen. In einer einzelnen Ausführungsform kann VREF so selektiert werden, dass sie zwischen einer höchsten gemessenen U-Term(U0)-Spannung und einer niedrigsten gemessenen P-Term(P0)-Spannung des gesamten Speicherarrays liegt, sodass, wenn die Speicherzelle 100 gelesen wird, die resultierenden Bitleitungsspannungen über der Referenz als programmiert und Spannungen darunter als gelöscht angesehen werden. 1 zeigt einen beispielhaften Margen-Sweep eines F-RAM-Speicherarrays, wo eine statistische Varianz der Bitleitungsspannung (Speichersignal) aus dem Lesen von P-Terms und U-Terms gezeigt wird. Die Differenz zwischen dem niedrigsten P-Term (P0) und höchsten U-Term (U0) repräsentiert die gesamte Erfassungsmarge (U-Marge + P-Marge).
  • 2 ist ein Kurvenbild, das einen Margen-Sweep eines Spannungssignals von Speicherzellen in einem F-RAM-Array illustriert, wo statistische Varianzen der P-Terms- und U-Terms-Spannungen (Bitleitungsspannungen) für unterschiedliche Zellen in einem Array von Zellen in einem NVM und ein Effekt auf die gesamte Erfassungsmarge für den NVM gezeigt werden. Bezugnehmend auf 2 besteht ein Problem bei konventionellen NVM-Vorrichtungen mit einendigem Erfassen, bei denen eine globale VREF verwendet wird, die über eine Referenzbitleitung (Ref.-BL) an allen oder einer Anzahl von Zellen in der Vorrichtung, wie etwa einem Array aus 1T1C-F-RAM-Zellen, angelegt wird, in den statistischen Varianzen von P-Term- und U-Term-Werten für individuelle Zellen. In 2 repräsentiert jeder schwarze Punkt zwischen 0 und etwa 55 Millivolt (mV) den unprogrammierten oder U-Term für eine Zelle. Die U-Marge 202 für die NVM-Vorrichtung repräsentiert die Differenz der Spannung zwischen VREF und einem höchsten oder Schlimmstfall-U-Term (U0) für eine oder mehrere Zellen in der NVM-Vorrichtung. Gleichermaßen repräsentiert jeder schwarze Punkt zwischen etwa 180 und 200 mV den programmierten oder P-Term für eine Zelle. Die P-Marge 204 für die NVM-Vorrichtung repräsentiert die Differenz der Spannung zwischen VREF und einem niedrigsten oder Schlimmstfall-P-Term (P0) für Zellen in der NVM-Vorrichtung. Diese statistischen Varianzen sind besonders problematisch für die P-Marge, da beobachtet wird, dass Retentionsverlust und andere zeitabhängige Faktoren eine stärkere Degradation des P-Terms (P0 verschiebt sich nach unten) als für die U-Terms verursacht.
  • Ein weiteres Problem bei Speichervorrichtungen, die ein Array aus 1T1C-Zellen in einem F-RAM-Array verwenden, ergibt sich aus einer Temperaturabhängigkeit der P-Terms und U-Terms. 3 ist ein Graph, der die Temperaturabhängigkeit von P-Terms und U-Terms von Speicherzellen zeigt, wo VREF auf 21 mV über dem Schlimmstfall-U-Term (U0) oder etwa 83 mV eingestellt ist. Bezugnehmend auf 3 ist zu sehen, dass sich eine P-Marge (die Differenz zwischen dem Schlimmstfall-P-Term (P0 302) und VREF) verringert, wenn sich die Temperatur der NVM-Vorrichtung erhöht. Zum Beispiel weist die NVM-Vorrichtung bei 0 °C eine P-Marge von etwa 57 mV auf, während bei etwa 125 °C die P-Marge auf etwa 22 mV abgefallen ist. Diese Temperaturabhängigkeit wird durch eine zeitabhängige Degradation verschlimmert, wobei sich der temperaturabhängige P0 302 über eine Lebensdauer der NVM-Vorrichtung von einer anfänglichen höheren Spannung auf eine niedrigere Spannung verschiebt. Diese zeitabhängige Degradation bei einer bestimmten Temperatur wird in 3 durch vertikale Balken 302 repräsentiert. Zum Beispiel über die Lebensdauer der NVM-Vorrichtung kann sich der P0 302 bei 0 °C von einer Höhe von etwa 155 mV auf etwa 128 mV oder von einer P-Marge von etwa 72 mV auf etwa 45 mV verringern. Diese zeitabhängige Degradation, kombiniert mit Temperaturabhängigkeit, kann verursachen, dass die P-Marge bei höheren Betriebstemperaturen praktisch auf Null geht, was zu einem frühen Lebensdauerende führt. Ein Lebensdauerende tritt ein, wenn es nicht mehr eine ausreichende P-Marge zwischen P0 302 bei der höchsten erwarteten Betriebstemperatur und VREF gibt, damit sich der Zustand der Speicherzelle durch eine Leseoperation zuverlässig bestimmen lässt.
  • Wiederum bezugnehmend auf 3 ist zu vermerken, dass ein Schlimmstfall- oder höchster U-Term (U0 306) ebenfalls einer Temperaturabhängigkeit und zeitabhängigen Degradation unterliegt. Es wurde jedoch beobachtet, dass beide Faktoren eine geringere Degradation der U-Terms (U0 306) als für die P-Terms (P0 302) verursachen.
  • Schließlich wird es verständlich sein, dass, da der Bereich von P-Term- und U-Term-Werten für individuelle Zellen das Resultat einer statistischen Varianz ist, und dass, weil erwartet wird, dass es für größere Arrays eine größere beobachtete Varianz geben wird, reduzierte Margen der Schlimmstfall-Speicherzellen eine Größe des Arrays begrenzen werden, falls eine einzelne globale VREF für das gesamte Array angewandt wird.
  • Demgemäß besteht eine Notwendigkeit für eine Speichervorrichtung, die ein Array aus 1T1C-NVM-Zellen umfasst, und für Verfahren zum Betreiben derselben, um Margen zwischen einer VREF und P-Terms und U-Terms zu optimieren, um Speichervorrichtungen mit größeren Arrays zu ermöglichen, Zuverlässigkeit und Leistung zu verbessern und eine Betriebslebensdauer der Vorrichtung zu erweitern.
  • ÜBERSICHT
  • Es werden eine Speichervorrichtung oder ein System, die/das ein Array aus Zellen, das in Segmente oder Blöcke unterteilt ist, und einen Referenzspannungsgenerator, der fähig ist, lokale Referenzspannungen zum Lesen unterschiedlicher Blöcke bereitzustellen, umfasst, und ein Verfahren zum Betreiben derselben offenbart. Im Allgemeinen umfasst die Vorrichtung zusätzlich zu dem Referenzspannungsgenerator und dem Array aus nichtflüchtigen Speicherzellen (NVM-Zellen), das in mehrere Blöcke unterteilt ist, eine Erfassungsschaltung, die mit dem Array gekoppelt ist, um Speichersignale von diesem zu empfangen und mit der lokalen Referenzspannung zu vergleichen, um Daten von den Zellen zu lesen. Der Referenzspannungsgenerator ist dazu konfiguriert, der Erfassungsschaltung basierend darauf, welcher der Blöcke gelesen wird, eine von einer Anzahl von Referenzspannungen bereitzustellen. Wo die NVM-Zellen in mehreren Zeilen, wobei sich jede eine Wortleitung und Plattenleitung teilt, und mehreren Spalten, wobei sich jede eine Bitleitung teilt, angeordnet sind und das Array logisch in mehrere Blöcke, basierend auf Zeilen- und Spaltenadressen von NVM-Zellen in jedem der Blöcke, unterteilt ist, und der Referenzspannungsgenerator dazu konfiguriert ist, der Erfassungsschaltung basierend auf den Zeilen- und Spaltenadressen von NVM-Zellen in den mehreren Blöcken eine der Anzahl von Referenzspannungen bereitzustellen.
  • Es werden außerdem Verfahren zum Betreiben einer Speichervorrichtung, die ein Array aus Speicherzellen, das in mehrere Blöcke unterteilt ist, und einen Referenzspannungsgenerator, der fähig ist, jedem Block optimierte lokale Referenzspannungen bereitzustellen, umfasst, offenbart. Im Allgemeinen beginnt das Verfahren mit dem logischen Unterteilen eines Arrays aus Speicherzellen in der Speichervorrichtung in mehrere Blöcke basierend auf Zeilen- und Spaltenadressen von Zellen in jedem Block. Als Nächstes wird eine Anzahl von Margen-Sweeps für jeden Block durchgeführt, um eine optimierte lokale Referenzspannung für jeden Block zu bestimmen. Aus den lokalen Referenzspannungen für jeden Block wird eine Basisreferenzspannung für das Array und eine Anpassungsreferenzspannung für jeden Block bestimmt, wobei die Anpassungsreferenzspannung die Spannung ist, um die die Basisreferenz versetzt werden kann, um die lokalen Referenzspannungen für jeden Block bereitzustellen. Die Anpassungsreferenzspannung für jeden Block wird in einer Nachschlagtabelle gespeichert, die mit der Speichervorrichtung oder dem Referenzspannungsgenerator gekoppelt ist. Während einer Leseoperation von Speicherzellen in einem der mehreren Blöcke wird eine endgültige oder lokale Referenzspannung, die im Wesentlichen der optimierten lokalen Referenzspannung dieses Blocks gleicht, durch Nachschlagen der Anpassungsreferenzspannung für den Block und Kombinieren dieser mit der Basisreferenzspannung generiert. Diese lokale Referenzspannung wird an einem Referenz-Bitleitungs-Eingang eines Leseverstärkers, der mit einer Bitleitung der Speicherzellen, die gelesen werden, gekoppelt ist, angelegt.
  • Der Referenzspannungsgenerator und das Verfahren der vorliegenden Offenbarung sind besonders dort nützlich, wo das Array ferroelektrische Ein-Transistor-Ein-Kondensator(1T1C)-Direktzugriffsspeicherzellen (F-RAM-Zellen) umfasst und die Referenzspannung, die verwendet wird, um einen der Blöcke zu lesen, basierend auf einem niedrigsten P-Term (P0) oder höchsten U-Term (U0) der F-RAM-Zellen in dem Block, der gelesen wird, selektiert wird.
  • Figurenliste
  • Ausführungsformen der vorliegenden Erfindung werden nun nur beispielhaft mit Bezug auf die beiliegenden schematischen Zeichnungen beschrieben, wobei korrespondierende Bezugssymbole korrespondierende Teile bezeichnen. Ferner illustrieren die beiliegenden Zeichnungen, die hierin enthalten sind und Teil der Patentschrift bilden, Ausführungsformen der vorliegenden Erfindung und dienen diese ferner, gemeinsam mit der Beschreibung, dem Zweck der Verdeutlichung der Grundprinzipien der Erfindung und dazu, es einem Fachmann zu ermöglichen, die Erfindung herzustellen und zu verwenden.
    • 1 ist eine schematische Darstellung einer ferroelektrischen Ein-Transistor-Ein-Kondensator-Direktzugriffsspeicherzelle (1T1C-F-RAM-Zelle);
    • 2 ist ein Kurvenbild, das einen Margen-Sweep eines Spannungssignals von Speicherzellen in einem F-RAM-Array illustriert, wo statistische Varianzen der P-Terms und U-Terms und ein Effekt auf die gesamte Erfassungsmarge gezeigt werden;
    • 3 ist ein Graph, der eine Temperaturabhängigkeit und zeitabhängige Degradation von P-Terms und U-Terms von Speicherzellen in einem F-RAM-Array zeigt;
    • 4 ist eine Blockdarstellung eines Systems, das ein Speicherarray und einen adressabhängigen, lokalen Referenzspannungsgenerator umfasst;
    • 5 ist eine Blockdarstellung eines Speicherarrays, das in eine Anzahl von Blöcken aufgeteilt ist, für die adressabhängige Referenzspannungen generiert werden;
    • 6A bis 6C sind schematische Darstellungen und Blockdarstellungen, die einen Referenzspannungsgenerator illustrieren, der eine Basis-VREF-Generationsschaltung und eine On-the-fly-Anpassungs-VREF-Schaltung umfasst;
    • 7 ist eine schematische Darstellung einer Erfassungsschaltung und von Schaltern, die den lokalen Referenzspannungsgenerator von 6 mit einem Speicherarray in einem System koppeln;
    • 8 ist eine Zeitsteuerungsdarstellung für Signale an den lokalen Referenzspannungsgenerator von 6A bis 6C;
    • 9A und 9B sind schematische Darstellungen einer lokalen Referenzspannungsselektionsschaltungsanordnung, um die VREF-Anpassungswerte von Nachschlagtabellen abzurufen, die basierend auf Speicheradressen in einem Überwachungsspeicher gespeichert sind;
    • 10 ist ein Flussdiagramm eines Verfahrens zum Bestimmen von Basis- und Anpassungsspannungen für eine Speichervorrichtung oder ein System, die/das mehrere Blöcke umfasst und adressabhängige lokale Referenzspannungen verwendet, und zum Betreiben der Speichervorrichtung oder des Systems;
    • 11A und 11 B sind Graphen, die Speichermargenresultate für ein Speichersystem illustrieren, das unter Verwendung einer einzelnen, globalen Referenzspannung betrieben wird;
    • 12A und 12B sind Graphen, die Speichermargenresultate für ein Speichersystem illustrieren, das unter Verwendung von adressabhängigen lokalen Referenzspannungen betrieben wird;
    • 13 ist ein Flussdiagramm eines Verfahrens zum Verwenden eines lokalen VREF-Segment(LVS)-Reparaturverfahrens zum Reparieren von fehlschlagenden Bits in einer Speichervorrichtung; und
    • 14 zeigt Graphen P-Margen einer unreparierten Speichervorrichtung, derselben Speichervorrichtung unter Verwendung eines globalen Reparaturverfahrens repariert und der Speichervorrichtung unter Verwendung des LVS-Reparaturverfahrens repariert.
  • DETAILLIERTE BESCHREIBUNG
  • Es werden eine Speichervorrichtung oder ein System, die/das ein Array aus Zellen, das in Segmente oder Blöcke unterteilt ist, und einen Referenzspannungsgenerator, der fähig ist, lokale Referenzspannungen zum Lesen unterschiedlicher Blöcke bereitzustellen, umfasst, und ein Verfahren zum Betreiben derselben bereitgestellt. Die Speichervorrichtung und Verfahren verbessern die Leistung, Zuverlässigkeit und erweitern die Betriebslebensdauer und Temperaturbereiche der Vorrichtung und sind besonders nützlich in oder mit nichtflüchtigen Speichern (NVM) mit einendigem Erfassen, wie etwa einem ferroelektrischen 1T1C-Direktzugriffsspeicher (F-RAM).
  • In der folgenden Beschreibung werden, zum Zwecke der Erklärung, zahlreiche spezifische Details dargelegt, um ein gründliches Verständnis der vorliegenden Erfindung bereitzustellen. Es wird jedoch für einen Fachmann auf dem Gebiet ersichtlich sein, dass die vorliegende Erfindung ohne diese spezifischen Details ausgeübt werden kann. In anderen Fällen werden wohlbekannte Strukturen und Techniken nicht im Detail gezeigt oder werden in Blockdarstellungsform gezeigt, um das Verständnis dieser Beschreibung nicht unnötig zu erschweren.
  • Bezugnahmen in der Beschreibung auf „eine einzelne Ausführungsform“ oder „eine Ausführungsform“ bedeuten, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft, beschrieben in Verbindung mit der Ausführungsform, in mindestens einer einzelnen Ausführungsform der Erfindung eingeschlossen ist. Der Ausdruck „in einer einzelnen Ausführungsform“ an verschiedenen Stellen in dieser Beschreibung bezieht sich nicht unbedingt auf die gleiche Ausführungsform. Der Begriff „zu koppeln“, wie hierin verwendet, kann sowohl das direkte elektrische Verbinden von zwei oder mehreren Bauteilen oder Elementen als auch das indirekte Verbinden über einen oder mehrere dazwischenliegende Bauteile umfassen.
  • Kurz dargestellt umfasst eine Speichervorrichtung ein Array aus nichtflüchtigen Speicherzellen (NVM-Zellen), das in mehrere Blöcke unterteilt ist, eine Erfassungsschaltung, die mit dem Array gekoppelt ist, um von diesem Speichersignale zu empfangen und um die Speichersignale mit Referenzspannungen zu vergleichen, um Daten von den NVM-Zellen zu lesen. Die Speichervorrichtung umfasst ferner einen Referenzspannungsgenerator oder ist mit diesem gekoppelt, um der Erfassungsschaltung Referenzspannungen bereitzustellen. Der Referenzspannungsgenerator ist dazu konfiguriert, der Erfassungsschaltung basierend darauf, welcher der Blöcke gelesen wird, eine von einer Anzahl von Referenzspannungen bereitzustellen. Der Block, der gelesen wird, kann durch eine Adresse oder Adresse der gelesenen NVM-Zelle(n) identifiziert werden.
  • Eine Blockdarstellung eines Systems 400, das eine Speichervorrichtung 402 umfasst, die ein Speicherarray 404, das in mehrere Segmente oder Blöcke 406 unterteilt ist, und einen adressabhängigen, lokalen Referenzspannungsgenerator (VREF-Generator) 408 aufweist, wird in 4 gezeigt. Bezugnehmend auf 4 umfasst in der gezeigten Ausführungsform die Speichervorrichtung 402 ferner eine Anzahl von Erfassungsschaltungen 410, die zwischen dem Speicherarray 404 und dem lokalen Referenzspannungsgenerator 408 gekoppelt sind. Die Erfassungsschaltungen 410 empfangen eine adressabhängige lokale Referenzspannung von dem lokalen Referenzspannungsgenerator 408, bestimmen einen binären oder logischen Zustand (d. h. programmiert oder gelöscht) der Speicherzellen in dem Block 406, der gelesen wird, geben Daten über eine Schnittstelle oder einen Datenpfad 412 aus. In einer einzelnen Ausführungsform kann das Speicherarray 404 1T1C-FRAM-Zellen umfassen, wobei die P-Term- oder U-Term-Spannungen der FRAM-Zellen mit der lokalen Referenzspannung verglichen werden, die durch den lokalen Referenzspannungsgenerator 408 bereitgestellt wird, um ihren binären Zustand - programmiert mit einer logischen 1 oder nicht - zu bestimmen. In anderen Ausführungsformen kann die Speichervorrichtung andere Typen von NVM-Zellen umfassen, die eine einendige Erfassungskonfiguration anwenden, wie etwa Ladungseinfang-Silizium-Oxid-Nitrid-Oxid-Silizium(SONOS)-Typ-Zellen, Floating-Gate-Zellen, R-RAM-Zellen, M-RAM-Zellen etc.
  • Das System 400 umfasst ferner eine Referenzspannungsselektionsschaltungsanordnung 414 zum Betreiben oder Steuern des lokalen Referenzspannungsgenerators 408, um adressabhängige Referenzspannungen bereitzustellen, die für den Block 406, der gelesen wird, optimiert sind. In der gezeigten Ausführungsform umfassen diese Schaltungen Konfigurationsschaltungen 416, um dem lokalen Referenzspannungsgenerator 408 Basisreferenzspannungs(VREF)-Einstellungen bereitzustellen, die für alle Blöcke 406 in dem Speicherarray 404 einheitlich oder im Wesentlichen die gleichen sind, und digitale Steuerungsschaltungen 418, um dem lokalen Referenzspannungsgenerator eine Anpassungsreferenz-VREF bereitzustellen. Die Anpassungs-VREF-Einstellungen ermöglichen dem lokalen Referenzspannungsgenerator 408, eine Anpassungsreferenzspannung zu generieren, die mit einer Basisreferenzspannung kombiniert oder verwendet wird, um diese zu versetzen, um auf eine unten ausführlicher beschriebene Weise eine für den bestimmten Block 406, der gelesen wird, optimierte adressabhängige Referenzspannung zu generieren.
  • Im Allgemeinen umfasst das System 400, wie in dieser Ausführungsform gezeigt, auch einen Adressenpuffer 420 und einen nichtflüchtigen, Überwachungsspeicher 422, der mit den digitalen Steuerungsschaltungen 418 gekoppelt ist. Der Adressenpuffer 420 empfängt und kommuniziert an die digitalen Steuerungsschaltungen 418 Adressen der gelesenen NVM-Zelle(n), um den digitalen Steuerungsschaltungen zu ermöglichen, den gelesenen Block 406 (wo sich die abgefragte(n) NVM-Zelle(n) befindet/befinden) zu identifizieren. Der Überwachungsspeicher 422 umfasst eine oder mehrere Nachschlagtabellen, die Informationen speichern, die von den digitalen Steuerungsschaltungen 418 verwendet werden, um die Anpassungsreferenzspannungseinstellungen zu generieren.
  • Obwohl Schaltungen und Elemente des Systems 400 in 4 und wie oben beschrieben als getrennte Blöcke gezeigt werden, wird es verständlich sein, dass jede dieser Schaltungen und jedes dieser Elemente, einschließlich der Speichervorrichtung 402, einstückig auf einem einzelnen Halbleitersubstrat oder Chip ausgebildet oder in einem einzelnen Multichipgehäuse, zusammen mit anderen Elementen der Speichervorrichtung oder des Systems, die nicht gezeigt werden, verpackt sein kann, und dass das System mit der Speichervorrichtung gleichbedeutend sein kann.
  • Die Schaltungen und Elemente des Systems 400 in 4 und der Betrieb von diesen werden nun ausführlicher unter Bezugnahme auf 5 bis 9 beschrieben.
  • 5 ist eine Blockdarstellung eines Speicherarrays 500, das in eine Anzahl von Segmenten oder Blöcken 502 aufgeteilt ist, denen adressabhängige Referenzspannungen bereitgestellt werden. Jedes Segment oder jeder Block 502 kann durch Spalten- und Zeilenadressdecoder in der Speichervorrichtung (nicht gezeigt) adressiert werden und wird durch eine Reihe von Spalten- und Zeilenadressen von Speicherzellen in dem Speicherarray 500 identifiziert oder definiert Zum Beispiel kann das Speicherarray 500 ein 4 Mb-Speicherarray umfassen, das in bis zu sechzehn (16) 256 kb-Subarrays 504 aufgeteilt ist, wobei jedes Subarray einen oder mehrere Blöcke 502 umfasst. Margen-Sweeps werden an jedem Block 502 durchgeführt und optimierte lokale Referenzspannungen werden für jeden Block individuell bestimmt. Von diesen lokalen Referenzspannungen wird eine Basisreferenzspannung für das gesamte Speicherarray 500 oder alle Blöcke 502 in dem Speicherarray 500, zusammen mit korrekten Anpassungsreferenzspannungen für jeden Block 502, bestimmt
  • Darüber hinaus oder alternativ kann das Speicherarray 500 physisch (im Gegensatz zu logisch) in eine Anzahl von physisch getrennten Blöcken 502 unterteilt werden, wobei jedem individuellen Block von einem von einer Anzahl von lokalen Referenzspannungsgeneratoren, die mit einem oder einer kleinen Anzahl der getrennten, kleineren Blöcke 502 gekoppelt sind, eine lokale Referenzspannung bereitgestellt wird.
  • Eine Ausführungsform eines Referenzspannungsgenerators wird nun ausführlicher unter Bezugnahme auf 6A bis 6C beschrieben. 6A ist eine detaillierte schematische Darstellung eines Teils einer Ausführungsform eines Referenzspannungsgenerators, der einen Basisreferenzspannungs(VREF)-Generator oder eine Basisreferenzspannungsgenerationsschaltung 602 und eine On-the-fly-Anpassungs-VREF-Generationsschaltung 604 umfasst. Im Allgemeinen umfasst der Referenzspannungsgenerator ein Array aus Metall-Oxid-Silizium(MOS)-Kondensatoren, die in binären Gruppierungen angeordnet sind, die jeweils über eine Anzahl von ersten MOS-Schaltern 606 mit einer positiven Spannungsversorgung oder -quelle (Vdd) und mit einer negativen Versorgungsspannung (Vss) oder einer Masse verbunden sind, um die Kondensatoren vorzuladen, und über eine Anzahl von zweiten MOS-Schaltern 608 mit einem Verteilungsbus 618 verbunden sind, um Ladungen an den Kondensatoren in der Basis-VREF-Generationsschaltung 602 zu teilen, die Basisreferenzspannung generieren. Die Kondensatoren sind zwischen der Basis-VREF-Generationsschaltung 602 und der Anpassungs-VREF-Generationsschaltung 604 aufgeteilt. Die gesamte Anzahl von Kondensatoren wird von den Werten von Vdd und Vss und der Anzahl der für potentielle Referenzspannungen gewählten inkrementalen Spannungen zwischen Vdd und Vss abhängen. Gleichermaßen wird die Anzahl von Kondensatoren, die in der Basis-VREF-Generationsschaltung 602 und der Anpassungs-VREF-Generationsschaltung 604 eingeschlossen sind, von der Anzahl der für Anpassungsreferenzspannungen gewählten inkrementalen Spannungen zwischen Vdd und Vss abhängen.
  • In der gezeigten Ausführungsform umfasst die Basis-VREF-Generationsschaltung 602 ein erstes Array aus 225 Metall-Oxid-Silizium(MOS)-Kondensatoren 603, die in binären Gruppierungen angeordnet sind. Das heißt, es gibt einen alleinstehenden Kondensator (X1) und es gibt eine Gruppierung von 2 Kondensatoren (X2), eine zweite Gruppierung von 4 Kondensatoren (X4) usw., wobei sich die Anzahl von Kondensatoren in jeder nachfolgenden Gruppierung verdoppelt. Die einzige Ausnahme dieser Anordnung besteht darin, dass der größte Satz bzw. die größte Gruppierung (X113) 113 Kondensatoren anstatt 128 aufweist, wobei die verbleibenden Kondensatoren in einem zweiten Array aus 15 Kondensatoren 605 in der Anpassungs-VREF-Generationsschaltung 604 eingeschlossen sind, um eine adressabhängige Anpassung der Referenzspannung wie unten beschrieben zu ermöglichen.
  • Eingangssignale pVdd[0:7] und pVss[0:7] steuern Schalter 606 in der Basis-VREF-Generationsschaltung 602, um den Satz Kondensatoren auf Vdd bzw. Vss vorzuladen. Die binäre Anordnung der MOS-Kondensatoren erlaubt eine inkrementale Steuerung der Kondensatoren in individuellen Schritten von 1 bis 255 Kondensatoren basierend auf dem Status der von den pVdd[0:7]- und pVss[0:7]-Signalen bereitgestellten Basis-VREF-Einstellung. Die pVdd[0:7]- und pVss[0:7]-Signale werden durch erste Logikschaltungen 610, wie jene, die in 6B gezeigt wird, und die im Referenzspannungsgenerator eingeschlossen sind, generiert. Bezugnehmend auf 6B wird ein Vorladungssignal (Vorlad.) an die ersten Eingänge eines ersten und zweiten AND-Gates 612, 614 geliefert. Als Nächstes wird ein Basis-VREF-Einstellungssignal von den Konfigurationsschaltungen (Konfigurationsschaltungen 416 in 4) an einen zweiten Eingang des ersten AND-612-Gates und über einen ersten Umrichter 616 an einen zweiten Eingang des zweiten AND-614-Gates geliefert, um das pVdd[0:7]- bzw. pVss[0:7]-Signal zu generieren. Obwohl nur eine erste Logikschaltung 610 in 6B gezeigt wird, wird es verständlich sein, dass der Referenzspannungsgenerator mehrere Logikschaltungen umfasst, eine für jede Gruppierung von MOS-Kondensatoren X1 bis X113.
  • Ein Vorteil des Designs des Referenzspannungsgenerators ergibt sich dadurch, dass es manchmal für die Kondensatoren erforderlich ist, dass sie zuverlässig auf Vdd oder Vss vorgeladen werden und für den nächsten Speicherzyklus bereit sind. Deshalb können die pVdd[0:7]- und pVss[0:7]-Signale nicht on-the-fly basierend auf einer eingehenden Adresse eingestellt werden. Im obigen Design sind diese Eingangseinstellungen (the pVdd[0:7] und pVss[0:7]) so eingestellt, dass sie der Basis-VREF-Generationsschaltung 602 ermöglichen, eine einheitliche Referenzspannung oder Basisreferenzspannung für alle Blöcke in der Speichervorrichtung bereitzustellen. Nach dem Vorladungsschritt werden alle Kondensatoren in der Basis-VREF-Generationsschaltung 602 miteinander (ladungsteilend) und mit dem Verteilungsbus 618, aus dem Referenzspannungsgenerator heraus, verbunden, indem die Schalter 608, die durch das Teilungssignal gesteuert werden, geschlossen werden.
  • Die Anpassung-VREF-Generationsschaltung 604 umfasst ein zweites Array oder einen zweiten Block aus zwei Sätzen von 15 Kondensatoren, jeweils in binären Gruppierungen: X1, X2, X4 und X8. Diese Sätze oder Gruppierungen von Kondensatoren werden durch Schalter 620 vorgeladen, die durch das Vorladungssignal (Vorlad.) gesteuert werden. Alle des ersten Satzes von 15 Kondensatoren werden auf Vdd vorgeladen und alle des zweiten Satzes werden auf Vss vorgeladen. Nach dem Vorladungsschritt werden selektierte Gruppierungen von diesen Sätzen von 15 Kondensatoren mit dem Verteilungsbus 618 mittels Schaltern 622 geteilt, die durch die sVdd[0:3]- und sVss[0:3]-Eingangssignale selektiv gesteuert werden. Die sVdd[0:3]- und sVss[0:3]-Signale werden durch zweite im Referenzspannungsgenerator eingeschlossene Logikschaltungen 624, wie jene, die in 6C gezeigt wird, generiert. Bezugnehmend auf 6C wird dasselbe Teilungssignal, das verwendet wird, um die Kondensatoren in der Basis-VREF-Generationsschaltung 602 mit dem Verteilungsbus 618 zu koppeln, an einem ersten Eingang eines dritten AND-Gates 626 angelegt. Als Nächstes wird ein von den digitalen Steuerungsschaltungen 418 geliefertes Anpassungs-VREF-Einstellungssignal an einem zweiten Eingang des dritten AND-Gates 626 angelegt, um das sVdd[0:3]-Signal und über einen zweiten Umrichter 628 das sVss[0:3]-Signal zu generieren. Es wird wiederum verständlich sein, obwohl nur eine zweite Logikschaltung 624 in 6C gezeigt wird, dass der Referenzspannungsgenerator mehrere zweite Logikschaltungen umfasst, um die Signale sVdd[0] bis sVdd[3] und die Signale sVss[0] bis sVss[3] zu generieren.
  • Ein wichtiges Merkmal dieses Designs besteht darin, dass die sVdd[0:3]- und sVss[0:3]-Signale basierend auf einer eingehenden Adresse on-the-fly geändert werden können, da ein vollständiger Satz von 15 Kondensatoren vorhanden ist, die auf Vdd und Vss vorgeladen sind und die bereit sind, mit dem Verteilungsbus 618 ohne Verzögerung selektiv geteilt zu werden.
  • 7 ist eine schematische Darstellung, die eine Schaltung zum Koppeln des lokalen Referenzspannungsgenerators von 6A-6C mit einer Erfassungsschaltung und über die Erfassungsschaltung mit einer Bitleitung (BL) in einem Speicherarray zeigt. Bezugnehmend auf 7 umfasst die Schaltung 700 einen ersten MOS-Schalter 702, über den der Verteilungsbus 618 von dem Referenzspannungsgenerator mit einem Buskondensator 704 gekoppelt ist, und einen zweiten MOS-Schalter 706, über den der Buskondensator mit einem Stufenkondensator 708 in einer Erfassungsschaltung 710 gekoppelt ist. Während ein Teilung-mit-Bus-Signal am ersten und zweiten MOS-Schalter 702, 706 angelegt oder aufgeschaltet wird, wird an den Kondensatorarrays des Referenzspannungsgenerators aufgebaute Ladung mit dem Stufenkondensator 708 geteilt. Die Erfassungsschaltung 710 umfasst ferner einen dritten Schalter 712, der zwischen dem Stufenkondensator 708 und einem Vergleicher oder Leseverstärker (Leseverstärk. 714) in der Erfassungsschaltung 710 gekoppelt ist Während ein Teilung-mit-Referenz-BL-Signal (Teilung-mit-Ref-BL) aufgeschaltet wird, und im Allgemeinen nachdem das Teilung-mit-Bus-Signal abgeschaltet wurde, wird eine adressabhängige lokale Referenzspannung, die durch die mit dem Stufenkondensator 708 geteilte Ladung generiert wird, an einem Referenzbitleitungs(BL)-Eingang des Leseverstärk. 714 aufgeschaltet. Es wird verständlich sein, dass Elemente, die auf der linken Seite von 7 gezeigt werden, d. h. der erste und zweite MOS-Schalter 702, 706, und der Buskondensator 704, im lokalen Referenzspannungsgenerator oder in der Erfassungsschaltung 710 eingeschlossen sein können.
  • Obwohl nur eine Erfassungsschaltung 710 in 7 gezeigt wird, wird es verständlich sein, dass die Speichervorrichtung oder das System (nicht gezeigt) im Allgemeinen mehrere Erfassungsschaltungen von 1 bis x umfassen kann, wobei x gleich einer Anzahl von Bitleitungen (BL) in jedem zu lesenden Block eines Speicherarrays ist.
  • Der Betrieb einer Ausführungsform eines lokalen Referenzspannungsgenerators, um eine adressabhängige lokale Referenzspannung zu generieren, wird nun mit Bezugnahme auf 6A-6C und 7 sowie 8, die eine Zeitsteuerungsdarstellung für in 6A-6C und 7 gezeigte Signale zeigt, beschrieben. Bezugnehmend auf 8 beginnt der Betrieb mit dem Aufschalten eines Vorladungssignals (Vorlad. 802) von t0 auf t1, um Kondensatoren in der Anpassungs-VREF-Generationsschaltung 604 vorzuladen. Während dieser Zeit sind die Basis-VREF-Einstellungen oder -Signale (Basis-VREF[0:7] 804) statisch oder mit der Logikschaltung 610 zusammen mit dem Vorladungssignal gekoppelt, um die Signale pVdd[0:7] und pVss[0:7] zu generieren, um die Kondensatoren in der Basis-VREF-Generationsschaltung 602 vorzuladen. Zum Zeitpunkt t1 wird ein Vorladungssignal abgeschaltet und zwischen Zeitpunkt t1 und t2 werden Anpassungs-VREF-Einstellungen (Anpass.-VREF[0:3] 806) basierend auf Adressen in einem Block, der gelesen wird, mit der zweiten Logikschaltung 624 in Vorbereitung auf ein selektives Teilen einer Anzahl der Kondensatoren in der Anpassungs-VREF-Generationsschaltung 604 mit dem Verteilungsbus 618 gekoppelt. Zum Zeitpunkt t2 wird das Teilungssignal 808 aufgeschaltet, wodurch die zweiten Schalter 608 geschlossen werden, um Ladungen an den Kondensatoren in der Basis-VREF-Generationsschaltung 602 mit dem Verteilungsbus 618 zu teilen. Zum im Wesentlichen gleichen Zeitpunkt generiert das Teilungssignal, das am dritten AND-Gate 626 in der zweiten Logikschaltung 624 angelegt wird, die Signale sVdd[0:3] und sVss[0:3], um die Schalter 622 zu schließen, wodurch die Ladungen an selektierten Kondensatoren in der Anpassungs-VREF-Generationsschaltung 604 mit dem Verteilungsbus 618 geteilt werden. Zum Zeitpunkt t3 wird das Teilungssignal abgeschaltet, wodurch die Schalter 608 und 622 geöffnet werden. Vom Zeitpunkt t4 bis zum Zeitpunkt t5 wird ein Teilung-mit-Bus-Signal 810 aufgeschaltet, wodurch die ersten Schalter 702 und zweiten Schalter 706 geschlossen werden und der an den Kondensatorarrays des Referenzspannungsgenerators aufgebauten Ladung ermöglicht wird, mit dem Stufenkondensator 708 geteilt zu werden. Vom Zeitpunkt t6 bis zum Zeitpunkt t7 wird ein Teilung-mit-Ref-BL-Signal 812 aufgeschaltet, wodurch ermöglicht wird, dass eine durch die mit dem Stufenkondensator 708 geteilte Ladung generierte adressabhängige lokale Referenzspannung am Referenz-BL-Eingang des Leseverstärk. 714angelegt wird.
  • Die lokale Referenzspannungsselektionsschaltungsanordnung, die mit der Referenzspannungsselektionsschaltungsanordnung 414 verwendet wird oder in dieser eingeschlossen ist, um die VREF-Anpassungswerte von Nachschlagtabellen basierend auf Speicheradressen abzurufen und die Referenzspannung on-the-fly anzupassen oder zu trimmen, wird nun mit Bezugnahme auf die schematischen Darstellungen 9A und 9B beschrieben. Bezugnehmend auf 9A empfängt die Selektionsschaltungsanordnung 900 ein Anpassungssignal 902 als Vektor mit zuvor bestimmten Anpassungswerten für jedes Segment oder jeden Block des Speicherarrays. Jedes Segment verwendet dieselbe Anzahl von Bits zur Anpassung. Das Vektorsignal ist eine Konkatenation von allen Anpassungswerten in der Reihenfolge, in der die Adressen der Segmente im Speicherarray erscheinen. Die Anpassungssignale oder Vektoren sind mit einer Geraden-Anpassungswert-Nachschlagtabelle 904 und einer Ungeraden-Anpassungswert-Nachschlagtabelle 906 gekoppelt. Die Geraden-Anpassungswert-Nachschlagtabelle 904 speichert einen selektierten Teilsatz dieses Vektors ausschließlich für die Segmente, deren Adressen geradzahlig sind. Die Ungeraden-Anpassungswert-Nachschlagtabelle 906 speichert einen selektierten Teilsatz dieses Vektors ausschließlich für die Segmente, deren Adressen ungeradzahlig sind. Ein Live_Segment_Adr.-Signal 908 wird als Vektor mit der Adresse des Segments empfangen, auf das aktiv zugegriffen wird. Es wird erst aktualisiert, wenn eine Transaktion gestartet wird und wenn eine Burst-Transaktion eine Adressgrenze zwischen Segmenten quert. Es bleibt am Ende einer Transaktion statisch, sofern es nicht durch ein Reset gelöscht wird. Ein Puffer_Segment_Adr.-Signal 910 wird als Vektorsignal mit der Adresse des Segments, das noch zu starten ist, empfangen und ist möglicherweise noch kein vollständiger Wert, da die Adresse noch von der Quelle der Adresse an die Selektionsschaltungsanordnung 900 übertragen wird, es ist jedoch jederzeit verfügbar und verbleibt statisch, sobald der gesamte Wert von der Selektionsschaltungsanordnung empfangen wurde. Ein erster Multiplexer 912 selektiert zwischen der Live_Segment_Adr. und der Puffer_Segment_Adr. basierend auf einem Live_Selekt.-Signal 914, das von einem Teil der in 9B gezeigten Selektionsschaltungsanordnung empfangen wird, und gibt eine selektierte Adresse aus. Burst-Transaktionen inkrementieren natürlich Adressen während einer Datenphase mit fortschreitendem Burst. Um Burst-Transaktionen zu ermöglichen, umfasst die Selektionsschaltungsanordnung 900 einen Inkrement-/Dekrementblock 916, um eine Nachfolgeadresse für die gegenwärtig selektierte Adresse basierend auf dem Status eines empfangenen Cr_Dekrement-Signals 918 zu berechnen. Wenn es aufgeschaltet ist, gibt das Cr_Dekrement-Signal 918 an, dass die Nachfolgeadresse eine Dekrementoperation von der gegenwärtigen Adresse innerhalb dieser Burst-Transaktion sein sollte. Der Inkrement-/Dekrementblock 916 stellt die Nachfolgeadresse einem zweiten Multiplexer 920, der mit der Geraden-Anpassungswert-Nachschlagtabelle 904 gekoppelt ist, und einem dritten Multiplexer 922, der mit der Ungeraden-Anpassungswert-Nachschlagtabelle 906 gekoppelt ist, bereit.
  • Das niedrigstwertigste Bit (least significant bit, LSb) der gegenwärtig selektierten Adresse bestimmt, ob das Segment als gerade oder ungerade zu betrachten ist. Das LSb wird als Selektor für den zweiten und dritten Multiplexer 920, 922 verwendet. Wenn das LSb 0 ist, selektiert der zweite Multiplexer 920, der mit der Geraden-Anpassung-Nachschlagtabelle 904 gekoppelt ist, die gegenwärtige Adresse, und die selektierte Adresse mit dem LSb trunkiert wird als Index in die Geraden-Anpassung-Nachschlagtabelle bereitgestellt. Wenn das LSb 1 ist, selektiert der zweite Multiplexer 920, der mit der Geraden-Anpassung-Nachschlagtabelle 904 gekoppelt ist, die Nachfolgeadresse, und die selektierte Adresse mit dem LSb trunkiert wird als Index in die Geraden-Anpassung-Nachschlagtabelle 904 bereitgestellt. Das Resultat des Nachschlagens wird auf einem Geraden_Vref-Vektorsignal 924 bereitgestellt. Wenn das LSb 0 ist, selektiert der dritte Multiplexer 922, der mit der Ungeraden-Anpassungswert-Nachschlagtabelle 906 gekoppelt ist, die Nachfolgeadresse, und die selektierte Adresse mit dem LSb trunkiert wird als Index in die Ungeraden-Anpassungswert-Nachschlagtabelle 906 bereitgestellt. Wenn das LSb 1 ist, wird der dritte Multiplexer 922, der mit der Ungeraden-Anpassungswert-Nachschlagtabelle 906 gekoppelt ist, selektiert, und die selektierte Adresse mit dem LSb trunkiert wird als Index in die Ungeraden-Anpassungswert-Nachschlagtabelle 906 bereitgestellt. Das Resultat des Nachschlagens wird auf einem Ungeraden_Vref-Vektorsignal 926 bereitgestellt.
  • Der Status des Live_Selekt.-Signals 914 wird aus der in 9B gezeigten Selektionsschaltungsanordnung bestimmt. Bezugnehmend auf 9B selektiert ein Test_Scan_Modus-Signal 928 einen Betriebsmodus für die Selektionsschaltungsanordnung 900. Wenn das Test_Scan_Modus-Signal 928 1 ist, ist der Modus ein Test-Scan-Modus, wobei alle Flip-Flops 930, 932 unter Verwendung eines synchronen Taktsignals arbeiten und wobei für alle anderen Elemente im Funktionspfad nicht erwartet wird, dass sie arbeiten. Wenn das Test_Scan_Modus-Signal 928 0 ist, ist die Selektionsschaltungsanordnung 900 im Betriebsmodus und können die Taktsignale an das Flip-Flop 930, 932 asynchron sein. Ein erster Multiplexer 934 selektiert Taktsignale, die an die Flip-Flops 930, 932 übermittelt werden, und andere Elemente basierend auf dem Test_Scan_Modus-Signal 928. Wenn das Test_Scan_Modus-Signal 928 1 ist, übermittelt der erste Multiplexer 934 ein synchrones clk_tc_ms_tile-Taktsignal 936, bei dem die aktive Flanke des Taktsignals auf einer fallenden Flanke liegt. Wenn das Test_Scan_Modus-Signal 928 0 ist, ist das durch den ersten Multiplexer 934 übermittelte Signal ein Resultat eines logischen NOR 938 von aktiven Lese-Strobe-Signalen (tc_ms_rd_strb_b1-Taktsignal 940 und tc_ms_rd_strb_b0-Taktsignal 942), welche den Anfang einer Makroleseoperation angeben. Eine Ausgabe des ersten Multiplexers 934 wird über einen Umrichter 944 an eine Takt-Gating-Zelle (Scan_Gater 946), die durch das Test_Scan_Modus-Signal 928 aktiviert wird, übermittelt. Die Ausgabe von dem Scan_Gater 946 wird durch den Umrichter 948 and umgerichtet und dem Scan-Steuerungs-/Beobachtungs-Flip-Flop 930 bereitgestellt und schaltet das Flip-Flop erst um, wenn die Selektionsschaltungsanordnung 900 im Scan-Modus arbeitet.
  • Die Nachschlagoperation für die lokale VREF wird durch ein local_vref_en-Signal 950 aktiviert, welches ein Steuerungssignal, das bereitgestellt wird, um das Live_Selekt.-Signal 914 durch Aktivieren eines Taktsignals an das Live_Selekt.-Flip-Flop 932 über eine Takt-Gating-Zelle (rd_gater 952) zu generieren. Die Rd_Gater 952 empfängt eine Umkehrung des Takts, der über den ersten Multiplexer 934 übermittelt wird. Eine Ausgabe der Rd_Gater 952 wird anschließend durch einen Umrichter 954 umgerichtet, sodass die Phase der Ausgabe mit der Phase des Takts übereinstimmt, der über den ersten Multiplexer 934 übermittelt wird und der Takt an das Live_Selekt.-Flip-Flop 932 erst umschaltet, wenn das Iocal_vref_en-Signal 950 1 ist. Eine steigende Flanke auf entweder dem tc_ms_rd_strb_b1-Signal 940 oder eine steigende Flanke auf dem tc_ms_rd_strb_b0-Signal 942, während das local_vref_enable-Signal 950 1 ist, der Q-Ausgang von Flip-Flop 930 über den Wechselrichter 955 arbeitet, wird verursachen, dass das Flip-Flop 932 die Daten an seinem D-Eingang erfasst, wodurch am Live_Selekt._Signal 914 angegeben wird, dass die zu diesem Zeitpunkt zu verwendende Adresse dem Live_Segment_Adress-Signal 908 entspricht.
  • Wenn eine neue Transaktion gestartet wird, ist sie entweder eine Lesetransaktion oder nicht, und falls sie eine Lesetransaktion ist, umfasst sie entweder eine Adressphase oder nicht. Wenn die gegenwärtige Transaktion eine Lesetransaktion ist, die keine Adressphase umfasst, dann ist die beabsichtigte Adresse Adresse Null, und es wird ein tc_ms_opc_rcont-Signal 956, das ein Impuls ist, dessen Dauer einer Taktperiode entspricht, empfangen, wodurch angegeben wird, dass die Startadresse von Null auf dem in 9A gezeigten Puffer_Segment_Adr.-Signal 910 zu finden sein wird. Wenn die gegenwärtige Transaktion eine Lesetransaktion ist, die eine Adressphase umfasst, wird ein tc_ms_addr_ld1 -Signal 958, das ein Impuls ist, dessen Dauer einer Taktperiode entspricht, empfangen, wodurch angegeben wird, dass die Startadresse der Transaktion auf dem Puffer_Segment_Adr.-Signal 910 zu finden sein wird. Wenn die neue Transaktion keine Lesetransaktion ist, dann wird weder das tc_ms_opc_rcont-Signal 956 noch das tc_ms_addr_ld1 -Signal 958 aufgeschaltet, und die Startadresse der Transaktion wird auf dem Live_Segment_Adr.-Signal 908 zu finden sein.
  • Das tc_ms_opc_rcont-Signal 956 und tc_ms_addr_ld1 -Signal 958 werden in einer logischen OR-Operation mittels eines OR-Gates 960 kombiniert, um ein return_to_buf_adr-Signal zu generieren, das über den Umrichter 962 umgerichtet wird und mit einem aktiven niedrigen Reset-Signal (rst_tc_ms_tile_n 964) in einem AND-Gate 966 kombiniert wird. Das resultierende logische AND wird an einem zweiten Multiplexer 968 eingegeben und, wenn selektiert, wird es das Live_Selekt.-Flip-Flop 932 löschen oder zurücksetzen, falls entweder das tc_ms_opc_rcont-Signal 956 oder das tc_ms_addr_ld1 -Signal 958 empfangen wird. Die Ausgabe von dem AND-Gate 966 wird auch mit der Ausgabe von dem OR-Gate 938 in einem exklusiven OR-Gate 970 kombiniert, um eine Dateneingabe für das Scan-Steuerungs-/Beobachtungs-Flip-Flop 930 bereitzustellen. Die am Scan-Steuerungs-/Beobachtungs-Flip-Flop 930 eingegebenen Daten können logisch wie folgt ausgedrückt werden:
    • ((NOT(return_to_buf_adr)) AND rst_tc_ms_tile) XOR (tc_ms_rd_strb_b0 NOR tc_ms_rd_strb_b1)). Als Resultat ist es möglich, wenn die 900 im Scan-Modus arbeitet, Stuck-at-Fehler an den als Eingaben für diese Schaltung verwendeten Signalen zu beobachten. Der Reset-Status der Ausgabe des Scan-Steuerungs-/Beobachtungs-Flip-Flops 930 ist 0, und wenn das Test_Scan_Modus-Signal 928 0 ist, ist der Vorgabestatus eines D-Eingangs an das Live_Selekt.-Flip-Flop 932 (gekoppelt von dem Q-Ausgang von Flip-Flop 930, das über den Umrichter 955 arbeitet) 1. Ein Test_Reset_SteuerungsSignal 972, wenn aufgeschaltet, zwingt anschließende aktive niedrige Reset-Signale in ihren inaktiven hohen Status. Wenn das Test_Scan_Modus 1 ist, selektiert der zweite Multiplexer 968 das logische OR von Test_Reset_Steuerung mit rst_tc_ms_tile_n 964. Wenn das Test_Scan_Modus 928 0 ist, selektiert der zweite Multiplexer 968 das logische AND von rst_tc_ms_tile_n 964 mit (NOT(return_to_buf_adr)). Die Ausgabe des zweiten Multiplexers 968 nennt sich rst_local_async_n. Sie stellt dem Live_Selekt.-Flip-Flop 932 das aktive niedrige Reset-Signal bereit.
  • Es werden nun Verfahren zum Bestimmen von Basis- und Anpassungsspannungen und Betreiben einer Speichervorrichtung oder eines Systems unter Verwendung von adressabhängigen lokalen Referenzspannungen mit Bezugnahme auf das Flussdiagramm von 10 beschrieben. Bezugnehmend auf 10 beginnt das Verfahren im Allgemeinen mit dem Unterteilen eines Arrays aus Speicherzellen in der Speichervorrichtung in mehrere Blöcke basierend auf Zeilen- und Spaltenadressen von Zellen in jedem Block (1002). Wie oben vermerkt, kann dies lediglich ein logisches Unterteilen des Arrays oder physisches Unterteilen des Arrays umfassen, sodass jedem individuellen Block von einem von einer Anzahl von lokalen Referenzspannungsgeneratoren, die mit einem oder einer kleinen Anzahl von Blöcken in dem größeren Speicherarray gekoppelt sind, eine optimierte, lokale Referenzspannung bereitgestellt wird. Die Unterteilung kann außerdem das logische oder physische Unterteilen des größeren Speicherarrays in mehrere Subarrays, die jeweils einen oder mehrere Blöcke umfassen, umfassen.
  • Als Nächstes wird eine Anzahl von Margen-Sweeps an jedem Block durchgeführt und eine optimierte, lokale Referenzspannung für jeden Block bestimmt (1004). Die lokale Referenzspannung ist jene Spannung, die eine vorbestimmte oder vordefinierte Minimum-Marge (U-Marge) zwischen der lokalen Referenzspannung und dem höchsten Lösch-Term oder U-Term in dem Block bereitstellt. Wie oben vermerkt, wird die vordefinierte Minimum-Marge, da die Lösch-Terms oder U-Terms im Allgemeinen geringeren statistischen Varianzen unterliegen und beobachtet wurde, dass diese im Zeit- und Temperaturverlauf stabiler sind, im Allgemeinen so selektiert, dass sie geringer als eine Marge (P-Marge) zwischen der lokalen Referenzspannung und dem niedrigsten Programmier-Term oder P-Term in dem Block ist.
  • Mit Margen-Sweep ist ein Sweeping oder monotonisches, inkrementales Erhöhen oder Verringern einer Referenzspannung, die an dem Speicherarray oder Block angelegt wird, und wiederholtes Lesen der Speicherzellen, um das Bitleitungssignal bzw. die Bitleitungsspannung aus dem Lesen und Programmier- oder P-Terms und Lösch- oder U-Terms zu bestimmen, gemeint. Wie oben vermerkt, gibt es eine erwartete statistische Varianz des Bitleitungssignals, die aus dem Lesen unterschiedlicher Zellen aufgrund des Prozesses, der Spannung und der Temperaturen resultiert. Insbesondere gibt es beim F-RAM eine erwartete statistische Varianz der P-Terms und U-Terms von Varianzen der Abmessungen und dielektrischen Konstanten von ferroelektrischen Schichten in den ferroelektrischen Kondensatoren.
  • Um ein Margen-Sweep durchzuführen, wird das gesamte Array oder der gesamte Block auf P-Terms (interne 1en) geschrieben, und der Speicher wird dann unter Verwendung einer Referenzspannung, die auf ein niedriges Niveau - unterhalb eines Minimums der für die P-Terms erwarteten statistischen Varianz - eingestellt ist, gelesen. Bei dieser Referenzspannung sollten dann 100 % erfolgreich sein, d. h. alle Zellen sollten korrekt als programmiert oder P-Term gelesen werden. Die Referenzspannung erhöht sich schrittweise und das Lesen und Schreiben wird wiederholt. Zu einem bestimmten Zeitpunkt wird die Referenzspannung oberhalb des niedrigsten P-Terms (P0) in dem Block liegen und die assoziierte Speicherzelle wird fehlschlagen, d. h. sie wird inkorrekt als gelöscht oder U-Term gelesen. Wenn die Referenzspannung erhöht wird, werden mehr und mehr programmierte Zellen fälschlich als gelöscht gelesen, d. h. ein Lese-Fehlschlag (wie laut statistischer Varianz vorhergesagt). Es kann ein Graph dargestellt werden, der eine P-Term-Bit-Fehlschlag-Zählung als Funktion der gesweepten Referenzspannungen zeigt. Nach einer vorbestimmten Anzahl von Inkrementen oder nachdem alle oder im Wesentlichen alle P-Terms fehlschlugen, wird der Prozess wiederholt, indem ein gelöschter Term oder U-Terms auf das gesamte Array oder den gesamten Block geschrieben wird/werden, und die Referenzspannung von einer anfänglichen hohen Spannung - oberhalb eines Maximums der für die U-Terms erwarteten statistischen Varianz - bis zu einer unteren Spannung gesweept wird und ein Graph für die U-Term-Bit-Fehlschlag-Zählung als Funktion der Referenzspannung gebildet wird. Diese beiden Graphen können wie in 2 gezeigt kombiniert werden. Der Abstand zwischen dem niedrigsten P-Term (P0) und einer bestimmten Referenzspannung repräsentiert die P-Marge für diese Referenzspannung. Der Abstand zwischen dem höchsten U-Term (U0) und der Referenzspannung repräsentiert die U-Marge.
  • Danach werden eine Basisreferenzspannung für das gesamte Array aus den lokalen Referenzspannungen, die im vorhergehenden Schritt für jeden Block gefunden werden, bestimmt und Anpassungsreferenzspannungen von Versätzen von der Basisreferenzspannung für jeden Block bestimmt (1006). In einer einzelnen Ausführungsform wird die Basisreferenzspannung durch Einstellen der Basisreferenzspannung auf einen vorbestimmten oder vordefinierten Betrag von dem höchsten internen „0“ oder U-Term in dem gesamten Array bestimmt. Die Anpassungsreferenzspannungen können dann durch Berechnen einer Spannung bestimmt werden, um die die Basisreferenzspannung für jeden Block angepasst werden muss, um die lokale Referenzspannung, die für den Block gefunden wird, zu realisieren oder zu erhalten. Dies wird in einer konstanten oder nahezu konstanten Marge (U-Marge) zwischen einer adressabhängigen endgültigen oder lokalen Referenzspannung und dem höchsten internen „0“ oder U-Term in jedem Block auf dem gesamten Array resultieren. Des Weiteren werden die P-Margen, da die Marge wesentlich geringer als eine Marge (P-Marge) zwischen der lokalen Referenzspannung und dem niedrigsten Programmier-Term oder P-Term in jedem Block ist, ebenfalls maximiert.
  • Die Anpassungsreferenzspannung für jeden Block wird dann in einer Nachschlagtabelle in einem Überwachungsspeicher, der mit dem Referenzspannungsgenerator gekoppelt ist, gespeichert (1008). Als Nächstes wird während einer Leseoperation von Speicherzellen in einem der Blöcke die endgültige oder lokale Referenzspannung durch Generieren der Basisreferenzspannung, Nachschlagen der Anpassungsreferenzspannung für den Block, der gelesen wird, und Generieren und Kombinieren der Anpassungsreferenzspannung mit der Basisreferenzspannung generiert (1010). Schließlich wird die lokale Referenzspannung mit einer Referenz-Bitleitung eines Leseverstärkers, der mit einer Bitleitung der Speicherzellen, die gelesen werden, gekoppelt ist, gekoppelt oder an diese angelegt (1012).
  • Verbesserungen der Speichermargen für eine Speichervorrichtung oder ein System, die/das unter Verwendung von adressabhängigen lokalen Referenzspannungen betrieben wird, gegenüber einem konventionellen Speichersystem, das unter Verwendung einer einzelnen, globalen Referenzspannung betrieben wird, werden nun mit Bezugnahme auf 11A und 11 B sowie 12A und 12B beschrieben.
  • 11A und 11 B sind Graphen, die Speichermargenresultate für eine Speichervorrichtung illustrieren, die ein 4 Mb-F-RAM-Array, das in sechzehn 256 Kb Blöcke unterteilt ist, umfasst, und die konventionell unter Verwendung einer einzelnen, globalen Referenzspannung betrieben wird. Bezugnehmend auf 11A werden ein Kurvenbild von niedrigsten P-Terms (P0) 1102 für jeden Block in dem Array, ein Kurvenbild von höchsten U-Terms (U0) 1104 und eine einzelne, globale Referenzspannung 1106, die beim Lesen von allen Blöcken in dem Array verwendet wird, illustriert. Die globale Referenzspannung wird in einer konventionellen Weise selektiert, indem sie so selektiert wird, dass sie ein fester Versatz von dem höchsten U-Term (U0) oder niedrigsten P-Term (P0) in dem Array ist. In diesem Beispiel wurde die globale Referenzspannung so selektiert, dass sie einen festen Versatz von 19 mV von dem höchsten U-Term aufweist, hier gezeigt, dass dies in Block 10 vorliegt. 11 B illustriert die resultierenden P-Margen und U-Margen über jeden Block in der Speichervorrichtung, die konventionell unter Verwendung einer einzelnen, globalen Referenzspannung 1106 betrieben wird. Bezugnehmend auf 11B repräsentiert Linie 1108 die P-Marge und repräsentiert Linie 1110 die U-Margen. Die resultierende Minimum-, Maximum- und mittlere P-Marge und U-Marge werden in der Tabelle 1 unten gezeigt. Es ist zu vermerken, dass der Betrieb unter Verwendung einer einzelnen, globalen Referenzspannung in P-Margen von nur 18 mV resultiert, was problematisch ist und zu einem Bit- oder Lese-Fehlschlag im Fall von steigenden Temperaturen führen kann und wahrscheinlich die Betriebslebensdauer der Speichervorrichtung verkürzen wird. Tabelle 1
    P-Marge U-Marge
    Minimum 18 mV 19 mV
    Maximum 53 mV 40 mV
    Mittelwert 36 mV 31 mV
  • 12A und 12B sind Graphen, die Speichermargenresultate für diesselbe Speichervorrichtung illustrieren, die unter Verwendung von adressabhängigen lokalen Referenzspannungen, wie hierin beschrieben, betrieben wird. 12A illustriert Kurvenbilder von niedrigsten P-Terms (P0) 1202 für jeden Block in dem Array, den höchsten U-Terms (U0) 1204 und sechzehn (16) adressabhängigen lokalen Referenzspannungen 1206. Wie oben beschrieben, wurden die adressabhängigen lokalen Referenzspannungen 1206 unter Verwendung des oben beschriebenen Verfahrens bestimmt. Das heißt, es wurde eine Basisreferenzspannung bestimmt, indem sie auf einen vordefinierten Versatz von dem höchsten U-Term (U0) in dem Array, d. h. 19 mV über dem U0 von Block 10, eingestellt wurde, Anpassungsreferenzspannungen für jedes/jeden der 16 Segmente oder Blöcke bestimmt wurden und lokale Referenzspannungen für jedes/jeden der 16 Segmente der Blöcke generiert werden. 12B illustriert die resultierenden P-Margen 1208 und U-Margen 1210 über jeden Block in der Speichervorrichtung, die unter Verwendung von adressabhängigen lokalen Referenzspannungen betrieben wird. Die resultierende Minimum-, Maximum- und mittlere P-Marge und U-Marge werden in der Tabelle 2 unten gezeigt. Es wird darauf hingewiesen, dass die adressabhängigen lokalen Referenzspannungen in im Wesentlichen konstanten U-Margen über alle Segmente oder Blöcke resultieren. Es wird ferner darauf hingewiesen, dass der Betrieb unter Verwendung von adressabhängigen lokalen Referenzspannungen in einer 63%igen Erhöhung der Minimum-P-Marge und einer 33%igen Erhöhung der mittleren P-Marge resultiert. Tabelle 2
    P-Marge U-Marge
    Minimum 31 mV 19 mV
    Maximum 65 mV 19 mV
    Mittelwert 48 mV 19 mV
  • In einem anderen Aspekt wird ein Reparaturverfahren für ein lokales VREF-Segment (LVS) zum Reparieren von fehlschlagenden Bits einer Speichervorrichtung mit einem Array aus NVM-Zellen, das in mehrere Blöcke unterteilt ist, die einen lokalen Referenzspannungsgenerator umfasst, offenbart.
  • Bei einem konventionellen, globalen Reparaturverfahren werden Bits oder Speicherzellen mit dem niedrigsten Programmier-Term oder P-Terms unter allen Speicherzellen in dem Array ersetzt durch zuvor nicht verwendete, Reservebits oder Reservespeicherzellen in dem Array oder auf einem Die oder Chip mit dem Array hergestellt. Kurz dargestellt, die Reparatur und Ersetzung erfolgt im Allgemeinen vor dem Verpacken des Dies durch Öffnen von Verlinkungen, wodurch die zu ersetzende Speicherzelle von Wortleitungen, Plattenleitungen und Bitleitungen in dem Array entkoppelt wird. Die Reservespeicherzelle, die typischerweise an eine oder mehrere derselben Wortleitungen, Plattenleitungen und Bitleitungen wie die Speicherzelle, die ersetzt wird, gekoppelt ausgebildet ist, wird anstelle einer fehlgeschlagenen Speicherzelle in das Array gekoppelt, indem der Zeilen- und Spaltendecoder in der Speichervorrichtung aktualisiert wird, sodass Bits, die an die fehlgeschlagene Speicherzelle adressiert sind, stattdessen an die Reservespeicherzelle geleitet werden.
  • Das globale Reparaturverfahren ist für Speichervorrichtungen zufriedenstellend, die ein einzelnes großes Array aufweisen und/oder eine einzelne globale Referenz verwenden. In einer Speichervorrichtung, die ein Array aus 1T1C-Zellen, das in mehrere Blöcke unterteilt ist, umfasst, und einen lokalen Referenzspannungsgenerator, wie die oben beschriebenen, verwendet, wird jedoch die Marge zwischen niedrigsten Programmier-Terms oder P-Marge durch eine Differenz zwischen dem niedrigsten Programmier-Term oder P0 in dem Block oder Segment und der adressabhängigen, lokalen VREF bestimmt. Der niedrigste Programmier-Term oder P0 im gesamten Array bedeutet daher nicht, dass die assoziierte Zelle oder das assoziierte Bit die niedrigste P-Marge aufweist, da die lokale VREF nicht für alle lokalen Blöcke oder Segmente gleich ist. Daher wird die Verwendung des globalen Reparaturverfahrens bei einer Speichervorrichtung, die mehrere Blöcke umfasst und einen lokalen Referenzspannungsgenerator verwendet, für einige Segmente mit niedrigeren Ref. in einer Überreparatur und für einige Segmente mit einer höheren, lokalen VREF in einer Unterreparatur resultieren.
  • Im Gegensatz dazu wird das LVS-Reparaturverfahren Bits mit dem niedrigsten Programmier-Term oder P-Terms (P0) nur innerhalb von Blöcken oder Segmenten reparieren, wo die Marge für den Programmier-Term oder P-Marge unterhalb eines vordefinierten Wertes liegt. Daher wird durch Verwendung des LVS-Reparaturverfahrens eine Überreparatur für starke Segmente vermieden, eine Unterreparatur für schwache Segmente vermieden und wird die Marge für den Programmier-Term oder P-Marge des Dies maximiert.
  • 13 ist ein Flussdiagramm einer Ausführungsform eines LVS-Reparaturverfahrens zum Reparieren von fehlschlagenden Bits in einer Speichervorrichtung, die ein Array aus 1T1C-NVM-Zellen umfasst, das in mehrere Blöcke unterteilt ist, und ferner einen lokalen Referenzspannungsgenerator, wie oben beschrieben, umfasst. Bezugnehmend auf 13 beginnt das Verfahren im Allgemeinen mit dem Unterteilen eines Arrays aus Speicherzellen in der Speichervorrichtung in mehrere Blöcke basierend auf Zeilen- und Spaltenadressen von Zellen in jedem Block (1302). Es wird eine Anzahl von Margen-Sweeps an jedem Block durchgeführt und eine optimierte, lokale Referenzspannung für jeden Block bestimmt (1304). Als Nächstes werden Blöcke, wo eine Marge zwischen der Speicherzelle, die den niedrigsten Programmier-Term oder P0 in dem Block aufweist, und der lokalen Referenzspannung unter einem vordefinierten Minimum liegt, identifiziert (1306). Der Block wird dann durch Entkoppeln der Speicherzelle mit dem niedrigsten Programmier-Term oder P0 in den Blöcken, die eine Marge unterhalb eines vordefinierten Minimums aufweisen, und Koppeln einer Reserve der Speicherzelle in dem Block an deren Stelle repariert (1308).
  • Vorteile und Verbesserungen des LVS-Reparaturverfahrens gegenüber einem konventionellen, globalen Reparaturverfahren zum Reparieren von fehlschlagenden Bits einer Speichervorrichtung mit einem Array aus 1T1C-Zellen, das in mehrere Blöcke unterteilt ist, werden nun mit Bezugnahme auf die in 14 gezeigten Graphen beschrieben. Die Graphen von 14 illustrieren P-Margen einer unreparierten Speichervorrichtung, derselben Speichervorrichtung, die unter Verwendung eines globalen 40-Bit-Reparaturverfahrens repariert wird, und der Speichervorrichtung, die unter Verwendung des LVS-Reparaturverfahrens repariert. Die Daten für die in 14 gezeigten Graphen wurden unter Verwendung eines 4 Mb-F-RAM-Arrays, das in sechzehn 256 Kb-Segmente oder Blöcke unterteilt war und unter Verwendung von sechzehn (16) adressabhängigen lokalen Referenzspannungen betrieben wurde, erhalten. Bits oder Speicherzellen mit fehlschlagenden P-Terms wurden dann zuerst unter Verwendung eines globalen Reparaturverfahrens und des LVS-Reparaturverfahrens repariert. In beiden Fällen wurden Bits mit fehlschlagenden U-Terms unter Verwendung einer globalen 3-bit-Ersetzung repariert. Bezugnehmend auf 14 illustriert Leitung 1402 die P-Margen für jeden Block oder Block der unreparierten Speichervorrichtung. Leitung 1404 illustriert die P-Margen für jeden Block oder Block derselben Speichervorrichtung, repariert unter Verwendung des globalen Reparaturverfahrens, und Leitung 1406 illustriert die P-Margen für jeden Block oder Block der Speichervorrichtung, repariert unter Verwendung des LVS-Reparaturverfahrens. Die resultierende durchschnittliche P-Marge, Minimum-P-Marge, Maximum-P-Marge und Marge der Speichervorrichtung werden in der Tabelle 3 unten gezeigt. Es ist zu vermerken, dass alle Werte in Tabelle 3 in VREF-Einheiten der lokalen Referenzspannung angegeben sind. Es ist ferner zu vermerken, dass die Marge der Speichervorrichtung durch die und durch die am meisten limitierende P-Marge eines Blocks in der Speichervorrichtung - Minimum-P-Marge - bestimmt und bestimmt wird und dieser im Wesentlichen gleicht. Bezugnehmend auf 14 ist zu sehen, dass durch Anwenden des LVS-Reparaturverfahrens unterreparierte Segmente (angegeben durch P-Terms 1408) eliminiert werden und eine Überreparatur (angegeben durch P-Terms 1410) im Wesentlichen minimiert wird. Bezugnehmend auf Tabelle 3 ist zu sehen, dass die P-Marge der Speichervorrichtung, die unter Verwendung des LVS-Reparaturverfahrens repariert wurde, verglichen mit dem globalen Reparaturverfahren um 11 % verbessert wird (von 44 auf 49 VREF-Einheiten). Tabelle 3
    P-Marge nach globaler Reparatur P-Marge nach LVS-Reparatur
    Durchschnitt 49 49
    Maximum 55 54
    Minimum 44 49
    Marge von Vorrichtung 44 49
  • Es wird nun ein Verfahren zum Durchführen einer LVS-Reparatur eines 1T1C-F-RAMs durch unabhängiges Ausführen einer binären n-Stufen-P-Margen-Suche in jedem Block oder Segment beschrieben. Bei diesem Verfahren wird jeder Schritt der binären n-Stufen-P-Margen-Suche in allen Segmenten durchgeführt, bevor der nächste Schritt angegangen wird. Eine endgültige Reparaturlösung wird beim endgültigen Schritt erhalten, wo es keine unterreparierten Segmente mehr gibt und eine Überreparatur der Segmente minimiert worden ist.
  • Vor dem Durchführen der LVS-Reparatur müssen die folgenden drei Werte bestimmt werden:
    1. 1. Ein höchster U-Term (U0) von jedem Segment. Dieser Wert wird als Ausgangspunkt für jedes LVS während eine Reparatur verwendet und wird verwendet, um die P-Marge zu berechnen.
    2. 2. Ein vordefinierter Minimum-1T1C-Margen-Grenzwert (P0-U0). Dieser basiert auf Zuverlässigkeits- und Leistungsevaluierung. Falls für gewisse Teile keine Reparaturlösung gefunden wird, werden diese Teile verworfen. Der minimale 1T1C-Margen(P0-U0)-Grenzwert wird die Zuverlässigkeit von durchgegangenen Teilen garantieren.
    3. 3. Ein vordefinierter P-Margen-Suchbereich. Dieser basiert auf Statistiken für die P-Margen-Verteilung der Vorrichtung, um 6 Sigma der Verteilung einzuschließen. Der Suchbereich wird die Anzahl von Suchschritten bestimmen. Zum Beispiel wird das Durchführen einer binären Suche eines Suchbereichs von 25 oder 32 und 26 oder 64 Einheiten von VREF Suchschritte von 5 bzw. 6 erfordern.
  • Im Allgemeinen wird die Reparatursuche bei einer VREF = U0 + Margen-Grenzwert + erstes Intervall von binärer N-Stufen-Suche starten. Das erste Intervall wird der Mittelpunkt des binären Suchbereichs sein. Bei jedem Intervall wird eine Reparatur für alle Segmente versucht. Ein gegebenes Intervall wird nur als reparierbar betrachtet, falls alle Segmente reparierbar sind. Eine binäre 5-Stufen-Suche wird unten für Illustrationszwecke gezeigt. In diesem Beispiel werden die folgenden Werte für U0 für eine 8-Segment-Vorrichtung verwendet:
    LVS U0
    0 48
    1 44
    2 37
    3 40
    4 45
    5 51
    6 48
    7 36
  • Der 1T1C-Margen-Grenzwert (P0-U0) ist auf 32 VREF-Einheiten vordefiniert oder eingestellt und der binäre Suchbereich ist auf 32 VREF-Einheiten eingestellt. Dieses Beispiel erfordert daher eine binäre 5-Stufen-Suche. Eine Reparatur für jedes Segment bei VREF = U0 + 32 wird im ersten Intervall versucht. Falls erfolgreich, wird das zweite Intervall berechnet, indem zum ersten Intervall 8 addiert wird. Falls nicht erfolgreich, wird das zweite Intervall berechnet, indem vom ersten Intervall 8 subtrahiert wird.
  • Eine Reparatur für jedes LVS bei VREF = U0 + 32 + dem zweiten Intervall wird versucht. Falls erfolgreich, wird das dritte Intervall berechnet, indem zum zweiten Intervall 4 addiert wird. Falls nicht erfolgreich, wird das dritte Intervall berechnet, indem vom zweiten Intervall 4 subtrahiert wird. Die Sequenz wird für zwei weitere Intervalle fortgesetzt: +/-2 und +/-1. Die Reparaturlösung, die für die höchste reparierbare VREF bestimmt wurde, wird in der Vorrichtung gespeichert.
  • Ausführungsformen der vorliegenden Erfindung sind vorstehend mit der Hilfe von Funktionsblockdarstellungen und schematischen Blockdarstellungen beschrieben worden, die die Implementierung von spezifizierten Funktionen und Beziehungen von diesen illustrieren. Die Grenzen dieser Funktionsblöcke wurden hierin für die Zweckdienlichkeit der Beschreibung willkürlich definiert. Es können alternative Grenzen definiert werden, solange die spezifizierten Funktionen und Beziehungen davon angemessen durchgeführt werden.
  • Die oben stehende Beschreibung der spezifischen Ausführungsformen offenbart so vollständig die allgemeinen Eigenschaften der Erfindung, sodass andere durch die Verwendung des Wissens aus dem Stand der Technik diese spezifischen Ausführungsformen leicht ändern und/oder für verschiedene Anwendungen anpassen können, ohne sich von dem allgemeinen Konzept der vorliegenden Erfindung zu entfernen. Daher sind solche Anpassungen und Änderungen bestimmungsgemäß in der Bedeutung und im Umfang von Äquivalenten der offenbarten Ausführungsformen, basierend auf der hierin präsentierten Lehre und Anleitung, eingeschlossen. Es ist verständlich, dass die hierin verwendete Ausdrucksweise oder Terminologie nur zum Zwecke der Beschreibung und nicht zur Beschränkung dient, sodass die Terminologie oder Ausdrucksweise der vorliegenden Patentschrift durch den Fachmann angesichts der vorliegenden Lehren und Anleitung zu interpretieren ist.
  • Es ist verständlich, dass der Teilabschnitt detaillierte Beschreibung und nicht die Teilabschnitte Übersicht und Zusammenfassung zur Interpretation der Ansprüche zu verwenden sind. Die Teilabschnitte Übersicht und Zusammenfassung können eine oder mehrere, aber nicht alle beispielhaften Ausführungsformen der vorliegenden Erfindung darlegen, wie von dem/den Erfinder(n) vorgesehen, und es ist somit nicht beabsichtigt, die vorliegende Erfindung und die angefügten Ansprüche auf irgendeine Weise zu beschränken.
  • Die Breite und der Schutzbereich der vorliegenden Erfindung sollten durch die oben beschriebenen beispielhaften Ausführungsformen in keiner Weise beschränkt werden, sondern sollten nur gemäß den folgenden Ansprüchen und ihrer Äquivalente definiert werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 17/122284 [0001]
    • US 63/085823 [0001]

Claims (20)

  1. Eine ferroelektrische Direktzugriffsspeichervorrichtung (F-RAM-Vorrichtung), die Folgendes beinhaltet: ein Array von F-RAM-Zellen, die in einer Vielzahl von Zeilen, wobei sich jede Zeile eine Wortleitung und Plattenleitung teilt, und in einer Vielzahl von Spalten, wobei sich jede Spalte eine Bitleitung teilt, angeordnet sind, wobei das Array in eine Vielzahl von Blöcken, basierend auf Zeilen- und Spaltenadressen von F-RAM-Zellen in jedem der Vielzahl von Blöcken, unterteilt ist; und eine Erfassungsschaltung, die mindestens einen Vergleicher, der einen ersten mit einer Bitleitung von einem der Vielzahl der Blöcke, der gelesen wird, gekoppelten Eingang aufweist, um von diesem Speichersignale zu empfangen, und ein Ladungsteilungselement, das über mindestens eine Umschaltungsschaltung mit einem zweiten Eingang des Vergleichers gekoppelt ist, umfasst, wobei das Ladungsteilungselement ferner mit einem lokalen Referenzspannungsgenerator gekoppelt ist, um basierend auf einer Adresse an den einen der Vielzahl der Blöcke, der gelesen wird, eine Referenzspannung zu empfangen.
  2. F-RAM-Vorrichtung gemäß Anspruch 1, wobei die F-RAM-Zellen Ein-Transistor-Ein-Kondensator(1T1C)-F-RAM-Zellen beinhalten und wobei die Referenzspannung basierend auf einem niedrigsten P-Term (P0) oder höchsten U-Term (U0) der F-RAM-Zellen in dem einen der Vielzahl von Blöcken, der gelesen wird, selektiert wird.
  3. F-RAM-Vorrichtung gemäß Anspruch 1, wobei der Referenzspannungsgenerator Folgendes beinhaltet: eine Basisreferenzspannungsgenerationsschaltung, um eine Basisspannung bereitzustellen, und eine Anpassungsreferenzspannungsgenerationsschaltung, um eine Anpassungsspannung basierend darauf, welcher der Vielzahl von Blöcken gelesen wird, bereitzustellen, um die Basisspannung zu versetzen, um die Referenzspannung zu generieren, die der Erfassungsschaltung bereitgestellt wird.
  4. F-RAM-Vorrichtung gemäß Anspruch 3, die ferner Steuerungsschaltungen beinhaltet, die mit dem Referenzspannungsgenerator gekoppelt sind, wobei die Steuerungsschaltungen Konfigurationsschaltungen, um die Basisreferenzspannungsgenerationsschaltung zu steuern, und Anpassungssteuerungsschaltungen, um die Anpassungsreferenzspannungsgenerationsschaltung zu steuern, beinhalten.
  5. F-RAM-Vorrichtung gemäß Anspruch 4, die ferner einen Überwachungsspeicher beinhaltet, der mit der Anpassungsreferenzspannungsgenerationsschaltung gekoppelt ist, wobei der Überwachungsspeicher eine oder mehrere Nachschlagtabellen umfasst, die Informationen speichern, um der Anpassungsreferenzspannungsgenerationsschaltung zu ermöglichen, betrieben zu werden, um die Anpassungsspannung basierend darauf, welcher der Vielzahl von Blöcken gelesen wird, bereitzustellen.
  6. F-RAM-Vorrichtung gemäß Anspruch 5, wobei die Basisreferenzspannungsgenerationsschaltung ein erstes Array von Kondensatoren beinhaltet, von denen einer oder mehrere gekoppelt sein können, um eine Ladung an das Ladungsteilungselement in der Erfassungsschaltung zu übertragen, um dieser die Basisspannung bereitzustellen, und die Anpassungsreferenzspannungsgenerationsschaltung ein zweites Array von Kondensatoren beinhaltet, von denen einer oder mehrere gekoppelt sein können, um eine Ladung an das Ladungsteilungselement zu übertragen, um die Basisspannung zu versetzen, um die Referenzspannung zu generieren, die der Erfassungsschaltung bereitgestellt wird.
  7. Ein System, das Folgendes beinhaltet: ein Array von nichtflüchtigen Speicherzellen (NVM-Zellen), das in eine Vielzahl von Blöcken unterteilt ist; eine Erfassungsschaltung, die mit dem Array gekoppelt ist, um Speichersignale von diesem zu empfangen und um die Speichersignale mit Referenzspannungen zu vergleichen, um Daten von den NVM-Zellen zu lesen; und einen Referenzspannungsgenerator, der mit der Erfassungsschaltung gekoppelt ist, um dieser Referenzspannungen bereitzustellen, wobei der Referenzspannungsgenerator dazu konfiguriert ist, der Erfassungsschaltung basierend darauf, welcher der Vielzahl von Blöcken gelesen wird, eine von einer Anzahl von Referenzspannungen bereitzustellen.
  8. System gemäß Anspruch 7, wobei sich eine erste einer Anzahl von Referenzspannungen, die der Erfassungsschaltung bereitgestellt wird, um einen der Vielzahl von Blöcken zu lesen, von einer zweiten einer Anzahl von Referenzspannungen, die bereitgestellt wird, um einen anderen der Vielzahl von Blöcken zu lesen, unterscheidet.
  9. System gemäß Anspruch 7, wobei die NVM-Zellen in einer Vielzahl von Zeilen, wobei sich jede eine Wortleitung teilt, und einer Vielzahl von Spalten, wobei sich jede eine Bitleitung teilt, angeordnet sind, und das Array logisch in die Vielzahl von Blöcken, basierend auf Zeilen- und Spaltenadressen von NVM-Zellen in jedem der Vielzahl von Blöcken, unterteilt ist, und wobei der Referenzspannungsgenerator dazu konfiguriert ist, der Erfassungsschaltung basierend auf den Zeilen- und Spaltenadressen von NVM-Zellen in jedem der Vielzahl von Blöcken eine der Anzahl von Referenzspannungen bereitzustellen.
  10. System gemäß Anspruch 7, wobei NVM-Zellen Ein-Transistor-Ein-Kondensator(1T1C)-Speicherzellen beinhalten und wobei die eine der Anzahl von Referenzspannungen basierend auf einem niedrigsten Programmier-Term oder höchsten Lösch-Term der NVM-Zellen in dem einen der Vielzahl von Blöcken, der gelesen wird, selektiert wird.
  11. System gemäß Anspruch 7, wobei der Referenzspannungsgenerator Folgendes beinhaltet: eine Basisreferenzspannungsgenerationsschaltung, um eine Basisspannung bereitzustellen, und eine Anpassungsreferenzspannungsgenerationsschaltung, um eine Anpassungsspannung basierend darauf, welcher der Blöcke gelesen wird, bereitzustellen, um die Basisspannung zu versetzen, um die eine der Anzahl von Referenzspannungen zu generieren, die der Erfassungsschaltung bereitgestellt wird.
  12. System gemäß Anspruch 11, das ferner Steuerungsschaltungen beinhaltet, die mit dem Referenzspannungsgenerator gekoppelt sind, wobei die Steuerungsschaltungen Konfigurationsschaltungen, um die Basisreferenzspannungsgenerationsschaltung zu steuern, und Anpassungssteuerungsschaltungen, um die Anpassungsreferenzspannungsgenerationsschaltung zu steuern, beinhalten.
  13. System gemäß Anspruch 12, das ferner einen Überwachungsspeicher beinhaltet, der mit der Anpassungsreferenzspannungsgenerationsschaltung gekoppelt ist, wobei der Überwachungsspeicher eine oder mehrere Nachschlagtabellen umfasst, die Informationen speichern, um der Anpassungsreferenzspannungsgenerationsschaltung zu ermöglichen, betrieben zu werden, um die Anpassungsspannung basierend darauf, welcher der Vielzahl von Blöcken gelesen wird, bereitzustellen.
  14. System gemäß Anspruch 13, wobei die NVM-Zellen in einer Vielzahl von Zeilen, wobei sich jede eine Wortleitung und Plattenleitung teilt, und einer Vielzahl von Spalten, wobei sich jede eine Bitleitung teilt, angeordnet sind, und das Array logisch in die Vielzahl von Blöcken, basierend auf Zeilen- und Spaltenadressen von NVM-Zellen in jedem der Vielzahl von Blöcken, unterteilt ist, und ferner beinhaltend einen Adressenpuffer, der mit der Anpassungsreferenzspannungsgenerationsschaltung gekoppelt ist, um zu identifizieren, welcher der Vielzahl von Blöcken gelesen wird.
  15. System gemäß Anspruch 11, wobei die Basisreferenzspannungsgenerationsschaltung ein erstes Array von Kondensatoren beinhaltet, von denen einer oder mehrere gekoppelt sein können, um eine Ladung an einen Stufenkondensator in der Erfassungsschaltung zu übertragen, um dieser die Basisspannung bereitzustellen, und die Anpassungsreferenzspannungsgenerationsschaltung ein zweites Array von Kondensatoren beinhaltet, von denen einer oder mehrere gekoppelt sein können, um eine Ladung an den Stufenkondensator zu übertragen, um die Basisspannung zu versetzen, um die eine der Anzahl von Referenzspannungen zu generieren, die der Erfassungsschaltung bereitgestellt wird.
  16. Ein Verfahren zum Betreiben einer Speichervorrichtung, das Folgendes beinhaltet: logisches Unterteilen eines Arrays von Speicherzellen in der Speichervorrichtung in eine Vielzahl von Blöcken basierend auf Zeilen- und Spaltenadressen von Zellen in jedem Block; Durchführen einer Anzahl von Margen-Sweeps für jeden Block und Bestimmen einer lokalen Referenzspannung für jeden Block; Bestimmen aus den lokalen Referenzspannungen für jeden Block einer Basisreferenzspannung für das Array und einer Anpassungsreferenzspannung für jeden Block; Speichern der Anpassungsreferenzspannung für jeden Block in der Nachschlagtabelle; während einer Leseoperation von einem der Vielzahl von Blöcken, Generieren der lokalen Referenzspannung, die zuvor für den Block, der gelesen wird, bestimmt wurde, durch Nachschlagen und Generieren der Anpassungsreferenzspannung für den Block, und Kombinieren dieser mit der Basisreferenzspannung; und Anlegen der lokalen Referenzspannung an eine Referenz-Bitleitung eines Leseverstärkers, der mit einer Bitleitung der Speicherzellen, die gelesen werden, gekoppelt ist.
  17. Verfahren gemäß Anspruch 16, wobei das Durchführen der Anzahl von Margen-Sweeps für jeden Block Folgendes beinhaltet: Bestimmen eines niedrigsten Programmier-Terms für den Block durch Schreiben von „1en“ auf jede Speicherzelle in dem Block, beginnend mit einer anfänglichen Sweep-Referenzspannung und Lesen aller Speicherzellen in dem Block, stufenweises Erhöhen der anfänglichen Sweep-Referenzspannung und Wiederholen des Schreibens und Lesens, bis eine Speicherzelle darin fehlschlägt, korrekt zu lesen, Notieren der Sweep-Referenzspannung, bei der die Speicherzelle fehlschlägt, als den niedrigsten Programmier-Term; und Bestimmen einer höchsten internen „0“ für den Block durch Schreiben von „0en“ auf jede Speicherzelle in dem Block, beginnend mit einer anfänglichen Sweep-Referenzspannung und Lesen aller Speicherzellen in dem Block, stufenweises Verringern der anfänglichen Sweep-Referenzspannung und Wiederholen des Schreibens und Lesens, bis eine Speicherzelle darin fehlschlägt, korrekt zu lesen, und Notieren der Sweep-Referenzspannung, bei der die Speicherzelle fehlschlägt, als die höchste interne „0“.
  18. Verfahren gemäß Anspruch 17, wobei die lokale Referenzspannung auf eine vordefinierte Spannung über der Sweep-Referenzspannung, bei der die Speicherzelle, die das höchste interne „0“ aufweist, fehlschlägt, eingestellt ist, und wobei eine erste Marge zwischen der lokalen Referenzspannung und der Sweep-Referenzspannung, bei der die Speicherzelle, die das höchste interne „0“ aufweist, fehlschlägt, geringer ist als eine zweite Marge zwischen der lokalen Referenzspannung und der Sweep-Referenzspannung, bei der die Speicherzelle, die den niedrigsten Programmier-Term aufweist, fehlschlägt.
  19. Verfahren gemäß Anspruch 17, wobei die Speicherzellen ferroelektrische Direktzugriffsspeicherzellen (F-RAM-Zellen) beinhalten, das höchste interne „0“ ein höchster U-Term ist, und wobei die lokale Referenzspannung auf eine vordefinierte Spannung über der Sweep-Referenzspannung, bei der die Speicherzelle, die den höchsten U-Term aufweist, fehlschlägt, eingestellt ist.
  20. Verfahren gemäß Anspruch 16, wobei das Durchführen der Anzahl von Margen-Sweeps für jeden Block das Identifizieren von Blöcken beinhaltet, wo eine Marge zwischen der Speicherzelle, die den niedrigsten Programmier-Term in dem Block aufweist, und der lokalen Referenzspannung unter einem vordefinierten Minimum liegt, ferner beinhaltend das Reparieren des Blocks durch Entkoppeln der Speicherzelle, die den niedrigsten Programmier-Term in dem Block aufweist, und Koppeln einer Reserve der Speicherzelle in dem Block an deren Stelle.
DE112021005177.6T 2020-09-30 2021-09-30 Lokaler referenzspannungsgenerator für nichtflüchtigen speicher Pending DE112021005177T5 (de)

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