DE102015116688B4 - Speichereinheit und Verfahren zum Betrieb eines Speichereinheitssektors - Google Patents

Speichereinheit und Verfahren zum Betrieb eines Speichereinheitssektors Download PDF

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Abstract

Speichereinheit (100), die einen Sektor von Speicherzellen umfasst, wobei der Sektor eine erste Speicherzelle (132), die dafür ausgelegt ist, selektiv eine Zustandsrepräsentation einer ersten Vielzahl von Zustandsrepräsentationen (320) anzunehmen, und eine zweite Speicherzelle (134), die dafür ausgelegt ist, selektiv mindestens eine einer zweiten Vielzahl von Zustandsrepräsentationen (340) anzunehmen, umfasst,- wobei sich die zweite Vielzahl von Zustandsrepräsentationen (340) von der ersten Vielzahl von Zustandsrepräsentationen (320) unterscheidet, und- wobei die zweite Speicherzelle (134) auf eine in der zweiten Vielzahl von Zustandsrepräsentationen (340) ausgewählte Referenzrepräsentation voreingestellt wird, um einen vorbestimmten logischen Zustand zu repräsentieren.

Description

  • STAND DER TECHNIK
  • DE 10 2007 016 460 A1 betrifft ein nichtflüchtiges Speicherbauelement mit einem Speicherzellenfeld, wobei mittels eines Fehlerkorrekturschaltkreises Fehler in Lesedaten erkannt und korrigiert werden.
  • US 2014/0013033 A1 beschreibt einen optimierten Speicher, der ohne einen zugeordneten Paritätsbereich auskommt.
  • US 8,296,626 B2 betrifft die Fehlerkorrektur von Flash-Speichern anhand statistisch auffälliger Bereiche.
  • Die hier offenbarten Konzepte und Ausführungsformen betreffen das technische Gebiet der Speicherung von Informationen in einer Halbleiter-Speichervorrichtung. Eine Speichereinheit speichert typischerweise Informationen in einem Array von Speicherzellen. Moderner Elektronikspeicher umfasst Millionen Speicherzellen, die jeweils dafür ausgelegt sind, eine oder mehrere Bitdaten (z.B. als eine Menge elektrischer Ladung) zu speichern. Abruf von Daten aus einer Speicherzelle kann durch eine Leseoperation erzielt werden, wobei in einer Speicherzelle gespeicherte elektrische Ladung direkt einer Bitleitung zugeführt oder indirekt über den Strom eines durch die Ladung gesteuerten Transistors erfasst wird. Um Strom zu sparen, erzeugt bei einer Implementierung die elektrische Ladung eine kleine Spannung auf der Bitleitung, die nachfolgend durch eine Leseverstärkerleitung auf einen Spannungspegel verstärkt wird, der einen logischen Zustand „1“ oder „0“ repräsentiert, indem die kleine Ladung in der Bitleitungsspannung zu einer vollen logischen Spannungsauslenkung (z.B. 2,5 V) verstärkt wird (z.B. bei DRAM-Anwendungen). Bei anderen Lösungen erzeugt ein Auslesen der Speicherzelle verglichen mit einem Referenzstrom bei einer gegebenen Auslesespannung einen höheren oder einen niedrigeren Lesestrom. Bei diesen Lösungen repräsentiert der Auslesestrom verglichen mit dem Referenzstrom einen logischen Zustand „1“ oder „0“.
  • Zum Beispiel werden in Flash-Speicher die Zellen aus Floating-Gate-Transistoren hergestellt. Bei Einzelpegelzellen speichert jede Zelle ein Bit Information. Bei Mehrpegelzellen kann eine Zelle mehr als ein Bit speichern, indem zwischen mehreren Pegeln elektrischer Ladung, die an das Floating Gate des Transistors anzulegen sind, gewählt wird. Eine typische Speicherzelle ähnelt einem Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET). Der MOSFET umfasst ein Steuergate, das dafür ausgelegt ist, Strom in einem Kanal, der hier auch als der MOSFET-Kanal bezeichnet wird, zwischen einer Source und einem Drain zu steuern. Abhängig von der Art von für die Leitfähigkeit des feldinduzierten Inversionskanals verantwortlichen Ladung sind MOSFETs entweder nMOSFETs oder pMOSFETs. Bei nMOSFETs ist der Kanal unter dem Steuergate positiv dotiert, und die aktiven Bereiche Source und Drain sind negativ dotiert. Bei pMOSFETs ist die Dotierung umgekehrt. Aufgrund einer höheren Mobilität von Elektronen verglichen mit Löchern werden nMOSFET-Vorrichtungen im Hinblick auf Geschwindigkeit bevorzugt. nMOSFETs sind selbstschließend, d.h., wenn keine Spannung an das Gate angelegt ist oder die Gatespannung zumindest einen Mindestschwellenpegel nicht übersteigt, wird Fluss von Strom zwischen Drain und Source gesperrt, und somit ist der Transistor geschlossen. Durch Anlegen einer positiven Spannung wechselt der MOSFET in einen leitfähigen Zustand. Im Folgenden wird die Funktionsweise eines nMOSFET verwendet, um die Erfindung zu erläutern. Es ist klar, dass auch Prinzipien der Funktionsweise eines pMOSFET angewandt werden können, was jedoch zu komplementärem Schaltverhalten führt. In einer Speicherzelle auf MOSFET-Basis gibt es zusätzlich zu dem Steuergate wie bei anderen MOSFETs ein Floating Gate zwischen dem Steuergate und dem MOSFET-Kanal. Das Floating Gate ist von dem Steuergate isoliert. Laden des Floating Gate mit Elektronen versetzt den Transistor in einen physikalischen Zustand, wobei der MOSFET-Kanal nicht leitet. Definitionsgemäß wird die Speicherzelle somit auf einen logischen Zustand programmiert, der eine „1“ repräsentiert. Die Elektronen schirmen das elektrische Feld von dem Steuergate ab, wodurch eine Schwellenspannung der Zelle vergrößert wird und eine höhere Spannung an das Steuergate angelegt werden muss, damit der MOSFET-Kanal leitfähig wird.
  • Entfernen der Elektronen aus dem Floating Gate oder selbst positives Laden des Floating Gate versetzt den Transistor in einen physikalischen Zustand, wobei der MOSFET-Kanal leitet. Die Speicherzelle wird dadurch gelöscht und in einen logischen Zustand gebracht, der eine „0“ repräsentiert. Das positiv geladene Floating Gate unterstützt den Aufbau des Inversionskanals und verringert die Schwellenspannung, wenn sich der Transistor einschaltet. Es gibt viele Varianten des Flash-Speicherzellenaufbaus und verschiedene Ansätze, wie Ladung auf das Floating Gate zu injizieren ist, wie etwa heiße Elektroneninjektion oder Elektronentunnelung. Es gibt auch viele Varianten des Flash-Zellenaufbaus, die zum Beispiel ein zusätzliches Gate zum Trennen der Auswahl und Ladungssteuerung des Floating Gate bereitstellen. Die hier offenbarte Lehre kann in allen diesen Varianten implementiert werden.
  • Um einen Wert aus dem Transistor zu lesen, wird eine Zwischenspannung an das Steuergate angelegt, d.h. eine Spannung auf einem Pegel zwischen dem Schwellenspannungspegel in einem Zustand, in dem das Floating Gate nicht geladen ist, und dem Schwellenspannungspegel in einem Zustand, in dem das Floating Gate geladen ist. Diese Spannung wird Lesespannung Vread genannt, hier auch als Aktivierungsspannung bezeichnet, und auf einen Betriebspunkt des Flash-Speicherzellenarrays justiert. Wenn der nMOSFET-Kanal bei dieser Zwischenspannung leitet, ist das Floating Gate nicht mit Elektronen geladen. Das bedeutet, dass zu einem früheren Zeitpunkt, zum Beispiel durch Ausführen einer Löschoperation, ein logischer Wert „0“ in der Speicherzelle gespeichert wurde. Wenn der Kanal bei dem Zwischenspannungspegel nicht leitet, ist das Floating Gate mit Elektronen geladen. Das bedeutet, dass zu einem früheren Zeitpunkt, zum Beispiel durch Ausführen einer Programmieroperation, ein logischer Wert „1“ in der Zelle gespeichert wurde. Es versteht sich, dass die Repräsentation eines logischen Zustands „1“ oder „0“ von den Logikschaltkreisen abhängt, die der Erfassung des Stroms zugrunde liegen und den Erfassungspegel repräsentieren.
  • Bei einer Mehrpegel-Zellenvorrichtung repräsentiert ein Ladungspegel auf dem Floating Gate eines von mehreren Bit, die in der Zelle gespeichert werden können. Statt lediglich einen von null verschiedenen Strom zu erfassen, wird dementsprechend eine Menge an Stromfluss in dem MOSFET-Kanal erfasst, um den Pegel von auf dem Floating Gate gespeicherter Ladung zu bestimmen.
  • Speicherzellen sind typischerweise in Sektoren organisiert. Ein Sektor umfasst eine oder mehrere Wortleitungen, die dafür ausgelegt sind, Speicherzellen zu aktivieren, die mit der Wortleitung verbunden sind, d.h., um das Steuergate der Speicherzellen auf einen Aktivierungsspannungspegel auf der Wortleitung zu setzen. Ein Sektor umfasst eine oder mehrere Bitleitungen, die dafür ausgelegt sind, Strom zu erfassen, der bei Aktivierung durch mit der Bitleitung verbundene Speicherzellen fließt.
  • Bei Wortleitungen und Bitleitungen kann Fehlfunktion auftreten. Zum Beispiel kann ein Widerstand einer Wortleitung zunehmen, wodurch ein Spannungsabfall an der Wortleitung größer sein kann als entworfen, damit der Speichersektor ordnungsgemäß funktioniert.
  • KURZFASSUNG
  • Das Folgende gibt eine vereinfachte Kurzfassung, um ein grundlegendes Verständnis eines oder mehrerer Aspekte der Erfindung zu gewährleisten. Diese Kurzfassung ist keine extensive Übersicht über die Erfindung und soll weder wesentliche oder kritische Elemente der Erfindung identifizieren noch ihren Schutzumfang abgrenzen. Der Hauptzweck der Kurzfassung ist stattdessen die Darstellung einiger Konzepte der Erfindung in vereinfachter Form als Vorspiel für die ausführlichere Beschreibung, die später gegeben wird.
  • Repräsentative Implementierungen von Vorrichtungen und Techniken stellen eine Speichereinheit bereit, die einen Sektor von Speicherzellen umfasst. Der Sektor umfasst eine erste Speicherzelle, die dafür ausgelegt ist, selektiv eine erste Vielzahl von Zustandsrepräsentationen anzunehmen, und eine zweite Speicherzelle, die dafür ausgelegt ist, selektiv eine zweite Vielzahl von Zustandsrepräsentationen anzunehmen. Bei einigen Ausführungsformen unterscheidet sich die zweite Vielzahl von Zustandsrepräsentationen von der ersten Vielzahl von Zustandsrepräsentationen.
  • Ferner wird eine Vorrichtung bereitgestellt, die eine Verarbeitungseinheit und die mit der Verarbeitungseinheit gekoppelte oben erwähnte Speichereinheit umfasst. Weitere hier offenbarte Techniken umfassen ein Verfahren zum Betrieb des Sektors der Speichereinheit. Das Verfahren umfasst Erfassen eines ersten Zellenstroms als Reaktion auf ein erstes Wortleitungssignal und Erfassen eines zweiten Zellenstroms als Reaktion auf ein zweites Wortleitungssignal. Das Verfahren umfasst ferner auf der Basis einer Differenz zwischen dem ersten Zellenstrom und dem zweiten Zellenstrom Ableiten von Daten, die eine Differenz zwischen einem Zustand der ersten Zelle und einem Zustand der zweiten Zelle repräsentieren, und bei einigen Ausführungsformen Verwenden der Daten zum Ableiten von Wortleitungs-Statusinformationen.
  • Weitere hier offenbarte Techniken umfassen ein Verfahren zum Steuern des Sektors der Speichereinheit. Das Verfahren umfasst Setzen der zweiten Wortleitung auf einen zweiten Spannungspegel und Erfassen eines ersten Stroms, Setzen der zweiten Wortleitung auf einen dritten Spannungspegel und Erfassen eines zweiten Stroms und bei einigen Ausführungsformen auf der Basis des ersten Erfassungsstroms und des zweiten Erfassungsstroms Ableiten von Daten, die den Sektorstatus repräsentieren.
  • Diese Kurzfassung wird mit dem Verständnis vorgelegt, dass sie nicht zum Interpretieren oder Begrenzen des Schutzumfangs oder der Bedeutung der Ansprüche verwendet wird. Diese Kurzfassung soll nicht Schlüsselmerkmale oder wesentliche Merkmale des beanspruchten Gegenstands identifizieren und soll auch nicht als Hilfe beim Bestimmen des Schutzumfangs des beanspruchten Gegenstands verwendet werden. Es werden auch andere Verfahren, Vorrichtungen und Systeme offenbart. Für Fachleute sind bei Durchsicht der folgenden ausführlichen Beschreibung und bei Betrachtung der beigefügten Zeichnungen zusätzliche Merkmale und Vorteile erkennbar.
  • Figurenliste
  • Die ausführliche Beschreibung wird mit Bezug auf die beigefügten Figuren dargelegt. In den Figuren identifiziert die erste Stelle einer Bezugszahl die Figur, in der die Bezugszahl erscheint. Die Verwendung derselben zweiten und dritten Stelle in Bezugszahlen in verschiedenen Figuren gibt ähnliche oder identische Posten an.
    • 1 zeigt eine Speicherschaltung gemäß einigen Ausführungsformen.
    • 2 zeigt eine Speicherschaltung gemäß einigen Ausführungsformen.
    • 3 zeigt ein Diagramm von Zellenzuständen als Funktion der Gatespannung gemäß einigen Implementierungen.
    • 4 zeigt ein Diagramm der Verteilung von Zellen als Funktion des Zellenstroms gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Wie aus der folgenden ausführlichen Beschreibung hervorgehen wird, insbesondere, wenn sie in Verbindung mit den beigefügten Figuren gelesen wird, können die hier beschriebenen Ausführungsformen zum Beispiel auf dem Gebiet der Speicherung von Daten in einer Halbleiter-Speichervorrichtung nützlich sein. Konkreter betreffen die verschiedenen hier offenbarten Beispiele allgemein Verfahren und Systeme, die die Verwendung von Schaltkreisen in einem Speicherarray verbessern. Zum Beispiel kann verglichen mit herkömmlichen Lösungen die Zuverlässigkeit der Verwendung des Speicherarrays verbessert werden. In der folgenden ausführlichen Beschreibung werden anhand von Beispielen zahlreiche spezifische Einzelheiten dargelegt, um ein umfassendes Verständnis der relevanten Lehren zu gewährleisten. Für Fachleute ist jedoch ersichtlich, dass die vorliegenden Lehren ohne diese Einzelheiten ausgeübt werden können. In anderen Fällen wurden wohlbekannte Verfahren, Prozeduren, Komponenten und/oder Schaltkreise auf relativ hohem Niveau ohne Einzelheiten beschrieben, um eine unnötige Verschleierung von Aspekten der vorliegenden Lehren zu vermeiden. Es wird nun ausführlich auf Ausführungsformen der Offenbarung verwiesen, für die Beispiele hier beschrieben und in den beigefügten Zeichnungen dargestellt werden.
  • 1 zeigt eine Speicherschaltung 100 gemäß einer beispielhaften Ausführungsform. Die Speicherschaltung 100 umfasst einen Speichersektor, der hier auch als ein Zellenarray 102 bezeichnet wird. Wie in der Technik bekannt ist, umfasst der Speichersektor Wortleitungen und Bitleitungen. Mindestens an einigen Schnittpunkten von Bitleitungen und Wortleitungen sind Speicherzellen 132 vorgesehen. Die Speicherschaltung 100 umfasst einen Wortleitungsdecoderteil, der hier auch als Wortleitungsschaltung 104 bezeichnet wird, der mit Wortleitungen des Zellenarrays 102 gekoppelt ist. Die Speicherschaltung 100 umfasst einen Bitleitungsdecoderteil, der hier auch als Bitleitungsschaltung 106 bezeichnet wird, der mit Bitleitungen des Zellenarrays 102 gekoppelt ist. Die Speicherschaltung 100 ist bei einigen Ausführungsformen in eine Vielzahl von Sektoren aufgeteilt. Grenzen zwischen Sektoren verlaufen bei einigen Implementierungen parallel zu Wortleitungen.
  • Bei einigen Ausführungsformen umfasst die Speicherschaltung 100 eine Flash-Standardschnittstelle (FSI) 103, die mit dem Zellenarray 102 assoziiert und/oder gekoppelt ist und dafür ausgelegt ist, den Betrieb des Zellenarrays 102 zu sichern, zum Beispiel um Vorrichtungsreparatur einzuplanen, nicht nur beim Vorrichtungshochfahren, sondern auch mindestens wenn ein erster Ausfall aufgetreten ist, und somit eine fehlerhafte Vorrichtung zu ersetzen, bevor ein zweiter (katastrophaler) Ausfall auftritt, der nicht kompensiert oder korrigiert werden kann, indem zum Beispiel Fehlerkorrekturcode (ECC) verwendet wird.
  • Einige Ausführungsformen umfassen eine Steuerschaltung 105, die dafür ausgelegt ist, Einstellungen und/oder den Betrieb einer oder mehrerer von Flash-Statusschnittstelle 103, Wortleitungsschaltung 104 und Bitleitungsschaltung 106 zu steuern. Bei einigen Implementierungen ist die Steuerschaltung 105 dafür ausgelegt, Signale von der Bitleitungsschaltung 106 zu empfangen und die empfangenen Signale zu verarbeiten.
  • Die Wortleitungsschaltung 104 ist dafür ausgelegt, eine Auswahl von Wortleitungen und/oder Aktivierung ausgewählter Wortleitungen zu steuern. Bei einigen Ausführungsformen werden Wortleitungen durch einen Adressendecoder gesteuert, der als die Wortleitungsschaltung 104 bereitgestellt ist. Die Wortleitungsschaltung 104 ist dafür ausgelegt, die Wortleitungen, die nicht ausgewählt sind, zu deselektieren; die Wortleitungsschaltung 104 ist ferner dafür ausgelegt, ausgewählte Wortleitungen auszuwählen. Die Wortleitungsschaltung 104 kann eine Spannungssteuerschaltung(en) (z.B. Spannungspumpen, Regler und Schalter), Adressierungsschaltung(en) und Leitungstreiber 114 umfassen. Bei einigen Ausführungsformen umfasst ein Treiber eine Kette von Invertern mit zunehmender Stromansteuerfähigkeit zum Laden der Wortleitung (mit relativ hoher Kapazität), um eine anvisierte Spannung in vernünftiger Zeit (z.B. weniger als der Gesamtlesezeit) zu erzielen. Ein Treiber kann auch eine Pegelumsetzungsschaltung umfassen, um die Wortleitung auf eine höhere Spannung als die Kernspannung des Systems zu setzen. Die Pegelumsetzungsschaltung kann zum Beispiel für nichtflüchtige Speicher verwendet werden, die bei einer höheren Gatespannung des Speicherzellentransistors arbeiten können.
  • Bei einigen Ausführungsformen ist das Zellenarray 102 dafür ausgelegt, zum Beispiel als Flash-Speichereinheit in eine Mikrocontrollerschaltung eingebettet zu werden. Bei einigen Ausführungsformen umfasst die Speichereinheit und/oder das Zellenarray 102 eine Speicherkapazität von einigen hundert Kilobyte bis zu einigen wenigen Megabyte. Es versteht sich, dass typische zukünftige Implementierungen andere Speicherkapazitäten aufweisen können, wenn sich Technologien entwickeln und Benutzeranforderungen mit der Zeit weiterentwickeln. Bei einigen Ausführungsformen kann sich in dem Zellenarray 102 eine Zeile von Speicherzellen 132 in dem Zellenarray 102 dieselbe Wortleitung teilen (z.B. eine Wortleitung 110). Eine somit mit der Wortleitung 110 assoziierte Speicherzelle (oder die Speicherzellen) wird aktiviert, wenn ihre entsprechende Wortleitung ausgewählt wird. Auswählen einer Wortleitung 110 kann umfassen, die Wortleitung auf einen hohen Spannungspegel zu setzen, im Gegensatz zu einem niedrigen Spannungspegel auf anderen Wortleitungen, die nicht ausgewählt sind, oder umgekehrt.
  • Bei einigen Ausführungsformen umfasst die Bitleitungsschaltung 106 einen oder mehrere Leseverstärker 142, die dafür ausgelegt sind, (i) Ladung, (ii) Spannung oder (iii) Strom auf der entsprechenden Bitleitung zu erfassen. Abhängig von der Art von für eine konkrete Anwendung verwendeter Speicherzelle kann dementsprechend das erfasste Signal eine Ladung, ein durch die ausgewählte Speicherzelle fließender Strom oder eine Spannung auf der ausgewählten Bitleitung sein. Der Leseverstärker 142 kann insofern ein Analog-Digital- bzw. A/D-Umsetzer sein, als er die analogen Signale an seinem Eingang misst und an seinem Ausgang ein digitales Signal (d.h. „1“ oder „0“) bereitstellt. Somit stellt der Leseverstärker 142 eine digitale Ausgabe bereit, die dem in der Speicherzelle (z.B. 132), die über ihre Bitleitung (z.B. 122) gelesen wird, gespeicherten Datenzustand entspricht. Bei einigen Ausführungsformen umfasst die Bitleitungsschaltung 106 ferner Spannungssteuer- und/oder MUX-Schaltungen. Zum Beispiel ermöglicht bei einigen Ausführungsformen eine MUX-Schaltung in der Bitleitungsschaltung 106, dass sich mehrere Bitleitungen denselben Leseverstärker teilen. Die Zellen der gesamten Wortleitung (z.B. Wortleitung 110) sind dafür ausgelegt, durch die entsprechenden Leseverstärker (142, 144) gelesen zu werden. Bei einigen Ausführungsformen ist der Leseverstärker 142 dafür ausgelegt, Zellenstrom mit einem Referenzstrom zu vergleichen. Bei einigen Ausführungsformen kann ein Beitrag des gelesenen Bitleitungsstroms somit unter Verwendung einer globalen Zellenarray-Referenzstromerfassung bestimmt werden, es können aber auch andere Verfahren implementiert werden, wie etwa individuelle differentielle Erfassung von Bitleitungen, individuelle Referenzzellenerfassung und so weiter. Mindestens ein Effekt kann somit darin bestehen, dass individuelle Differenzen eines Stromoffsets, das jeweiligen Zellen, Bitleitungen und/oder Wortleitungen zugeordnet ist, beseitigt werden können.
  • Bei einigen Implementierungen sind in dem Zellenarray 102 Speicherzellen 132 dafür ausgelegt, selektiv eine vorbestimmte Vielzahl logischer Zustände zu repräsentieren. „Logische Zustände“ werden hier auch als „Datenzustände“ oder der Kürze halber nur als „Zustände“ bezeichnet. Genauer gesagt sind Speicherzellen 132 dafür ausgelegt, Ladung zu speichern. Wenn zum Beispiel die Speicherzelle 132 dafür ausgelegt ist, selektiv eine erste Vielzahl von Zuständen, zum Beispiel zwei Datenzustände „0“ und „1", zu repräsentieren, kann ein erster Pegel von zu speichernder Ladung mit dem Datenzustand „0“ assoziiert sein, während ein zweiter Pegel von zu speichernder Ladung mit dem Datenzustand „1“ assoziiert sein kann. Als ein anderes Beispiel kann bei einer beispielhaften Variante der Speicherzelle 132, bei der die Speicherzelle 132 dafür ausgelegt ist, selektiv eine zweite Vielzahl von Zuständen zu repräsentieren, wie etwa vier Datenzustände „00“, „01“, „10“, „11“, ein erster Pegel von zu speichernder Ladung mit dem Datenzustand „00“ assoziiert sein, ein zweiter Pegel von zu speichernder Ladung kann mit dem Datenzustand „01“ assoziiert sein, ein dritter Pegel von zu speichernder Ladung kann mit dem Datenzustand „10“ assoziiert sein und ein vierter Pegel von zu speichernder Ladung kann mit dem Datenzustand „11“ assoziiert sein. Es versteht sich, dass eine Speicherzelle 132 abhängig von der Anwendung ein beliebiger geeigneter Speicher sein kann, wie etwa DRAM, SRAM, TRAM, ZRAM, FLASH, MRAM, RRAM, PRAM usw. Zum Beispiel sind bei einigen Ausführungsformen die Speicherzellen 132 als NMOS-FET vorgesehen. Eine Speicherzelle könnte zum Beispiel unter Verwendung von resistiver Zellentechnologie anstelle eines Zellentransistors implementiert werden.
  • Bei einigen Ausführungsformen ist in Speicherzellen 132 des Zellenarrays 102 ein Sourceanschluss der Speicherzelle 132 mit einer Sourceleitung 120 gekoppelt, ein Drainanschluss der Speicherzelle 132 ist mit einer Bitleitung 122 gekoppelt und ein Gateanschluss der Speicherzelle 132 ist mit einer Wortleitung 110 gekoppelt. Beim Abschluss der Auswahl führt ein Wortleitungstreiber, der in der Wortleitungsschaltung 104 enthalten und mit der Wortleitung 110 assoziiert ist, Gates der Speicherzellen 132, die mit der Wortleitung 110 in Reihe geschaltet sind, eine vergrößerte Ausgangsspannung zu. Dementsprechend ändert sich der Zellenstrom durch die Speicherzelle 132. In einem besonders einfachen Fall ist der Zellenstrom entweder ein oder aus, um dadurch einen Bitwert von null bzw. einen Bitwert von eins widerzuspiegeln. Bei einigen Ausführungsformen umfasst die Speicherzelle 132 des Zellenarrays 102 zusätzlich zu dem Gate ein Floating Gate. Das Floating Gate ist dafür ausgelegt, einen Pegel von Ladung zu empfangen und zu speichern, der mit einem ausgewählten der Vielzahl von durch die Speicherzelle 132 zu repräsentierenden Zuständen assoziiert ist. Um ein Beispiel zu geben, kann bei einigen Implementierungen Ladungsinjektion über Tunneloxid zum Programmieren der Speicherzelle 132 verwendet werden. In einem Beispiel, dem Fall von NMOS-Flash-Speicher, der nachfolgend ausführlicher beschrieben wird, stellen negative Ladungsträger wie Elektronen die Ladung auf dem Floating Gate bereit. Durch Steuern eines auf dem Floating Gate bereitgestellten Pegels von Ladung kann bei einigen Ausführungsformen ein Emitter-Kollektor-Strom, der hier auch als Source-Drain-Strom (Ids) oder einfach als Zellenstrom (Icell) bezeichnet wird, gesteuert werden.
  • Bei einigen Ausführungsformen kann unter Verwendung von Steuerung des Ladungszustands des Floating Gate der Speicherzelle 132 eine Schwellenspannung der Speicherzelle 132 programmiert werden. Mindestens ein Effekt kann folgendermaßen sein: die Wortleitungsschaltung 104 ist dafür ausgelegt, selektiv eine Betriebsspannung auf die Wortleitung 110 auszugeben. Das Gate der Speicherzelle 132, die mit der ausgewählten Wortleitung 110 gekoppelt ist, wird somit auf die Betriebsspannung gesetzt. Wenn die Betriebsspannung am Gate niedrig ist, insbesondere wenn die Betriebsspannung am Gate unter der Schwellenspannung der Speicherzelle 132 liegt, kann im Wesentlichen kein Zellenstrom auf die Bitleitung 122, mit der die Speicherzelle 132 gekoppelt ist, fließen. Bei selektiver Aktivierung der Wortleitung 110 auf einer hohen Ausgangsspannung, insbesondere auf einem Pegel über dem Schwellenwert, kann Zellenstrom auf die Bitleitung 122 fließen. Die in der Speicherzelle 132 gehaltenen Informationen werden somit selektiv der Bitleitung 122 zugeführt, die mit der jeweiligen Speicherzelle 132 assoziiert ist. Es versteht sich, dass abhängig von der Art verwendeter Technologie die Speicherzelle dafür ausgelegt sein kann, der zugeordneten Bitleitung 122 eine Ladung, eine Spannung oder einen Strom zuzuführen.
  • Bei einigen Implementierungen besteht Latenz zwischen dem Auswählen einer Wortleitung, dem Ansteuern der Wortleitungsspannung, dem Öffnen eines Transistors, dem Ansteuern von statischem Strompegel und dem Bestimmen eines Zellenzustands auf der Basis des Zellenstroms im Leseverstärker. Diese Latenz wird typischerweise durch eine RC-Zeitkonstante bestimmt, die mit einer Kapazität der Wortleitung und der Bitleitung, die beteiligt ist, assoziiert ist. Bei einigen Implementierungen wird die Latenz bei der Steuerung der Speichereinheit berücksichtigt. Insbesondere kann eine Anzahl von Latenztaktzyklen, die hier auch als Wartezustände (Wait States) bezeichnet werden, zwischen einer Datenanforderung und einer Zellenzustandsbestimmung ausreichend vorbestimmt werden, um ausreichende Zeit bereitzustellen, die der Latenz angemessen ist.
  • Das Zellenarray 102 umfasst zusätzlich zu einer Speicherzelle 132 des ersten Typs eine Speicherzelle 134 des zweiten Typs. Bei einigen Implementierungen sind Speicherzellen in einem Sektor Speicherzellen 132 des ersten Typs und Speicherzellen 134 des zweiten Typs. Während eine Speicherzelle 132 des ersten Typs dafür ausgelegt ist, eine erste Vielzahl von Zuständen selektiv unter Verwendung einer ersten Vielzahl von Repräsentationen zu speichern, ist eine Speicherzelle 134 des zweiten Typs dafür ausgelegt, einen einer zweiten Vielzahl von Zuständen unter Verwendung einer zweiten Vielzahl von Zustandsrepräsentationen zu speichern. Bei einigen Ausführungsformen sind die erste Vielzahl von Zuständen und die zweite Vielzahl von Zuständen gleich. Zum Beispiel sind sowohl Speicherzellen 132 des ersten Typs als auch Speicherzellen 134 des zweiten Typs dafür ausgelegt, wie in einem Beispiel für die Speicherzelle 132, das oben mit Bezug auf 1 beschrieben wird, ein Bit zu speichern, d.h. entweder einen Wert „0“ oder einen Wert „1“. Bei einigen Implementierungen sind die erste Vielzahl von Zuständen und die zweite Vielzahl von Zuständen nicht gleich. Zum Beispiel können die Speicherzellen des ersten Typs dafür ausgelegt sein, zwei Bit zu speichern, d.h. selektiv vier Werte „00“, „01“, „10“ und „11“ zu repräsentieren, während die Speicherzellen des zweite Typs dafür ausgelegt sind, ein Bit zu speichern, d.h. entweder einen Wert „0“ oder einen Wert „1“. Es versteht sich, dass die hier angegebene Anzahl von Zuständen lediglich ein Beispiel geben soll. Fachleute können Speicherzellen 132 des ersten Typs und Speicherzellen 134 des zweiten Typs entwerfen, um so dafür konfiguriert zu sein, eine andere Anzahl von Zuständen als in den Beispielen angegeben zu speichern. Bei einigen Ausführungsformen sind die Speicherzellen 134 des zweiten Typs vorprogrammiert. Bei anderen Ausführungsformen können Speicherzellen 134 des zweiten Typs während des Betriebs der Speicherschaltung 100 programmiert werden. Zum Beispiel werden bei einigen Ausführungsformen sowohl Speicherzellen des ersten Typs als auch Speicherzellen des zweiten Typs als Flash-Speicherzellen eines selben Flash-Speichersektors bereitgestellt, und Speicherzellen 134 des zweiten Typs können zusammen mit Speicherzellen 132 des ersten Typs desselben Flash-Speichersektors gelöscht werden. Bei einigen Implementierungen können Speicherzellen 134 des zweiten Typs und Speicherzellen 132 des ersten Typs zusammen miteinander programmiert werden.
  • Bei einer Variante gemäß einigen Ausführungsformen umfasst das Zellenarray 102 zusätzlich zu einer Speicherzelle 132 des ersten Typs eine Speicherzelle 134 des zweiten Typs, wobei die Speicherzelle 132 des ersten Typs dafür ausgelegt ist, selektiv eine erste Vielzahl von Zuständen unter Verwendung einer ersten Vielzahl von Repräsentationen zu speichern und wobei die Speicherzelle 134 des zweiten Typs nichtflüchtig ist. Bei einigen Ausführungsformen ist ein Zustand der Speicherzelle 134 des zweiten Typs permanent, d.h., die Speicherzelle 134 des zweiten Typs kann nicht gelöscht und/oder programmiert werden. Bei einigen Ausführungsformen unterscheidet sich die Speicherzelle 134 des zweiten Typs in beiden Aspekten von der Speicherzelle 132 des ersten Typs, d.h., die Speicherzelle 134 des zweiten Typs ist dafür ausgelegt, einen einer zweiten Vielzahl von Zuständen unter Verwendung einer zweiten Vielzahl von Zustandsrepräsentationen zu speichern, die sich von der ersten Vielzahl von Zustandsrepräsentationen unterscheidet, mit denen selektiv ein Zustand in der Speicherzelle 132 des ersten Typs gespeichert wird, und die Speicherzelle 134 des zweiten Typs ist nichtflüchtig, Während die Speicherzelle 132 des ersten Typs gelöscht und programmiert werden kann.
  • Bei einigen Ausführungsformen können zum Beispiel sowohl die Speicherzelle 132 des ersten Typs als auch die Speicherzelle 134 des zweiten Typs ein Substrat mit Source, Drain und einem Kanal zwischen Source und Drain umfassen. Ferner kann die Speicherzelle ein Steuergate gegenüber dem Kanal in dem Substrat und ein Floating Gate umfassen, das in einem Raum zwischen dem Substrat und dem Steuergate isoliert und dafür ausgelegt ist, eine Ladung zu tragen. Effektiv kann Ladung auf dem Floating Gate ein zwischen einem Steuergate und dem Kanal in dem Substrat vorgesehenes elektrisches Feld abschirmen. Der Kanal kann leitfähig sein. Die Leitfähigkeit des Kanals wird durch das elektrische Feld bestimmt. Bei einer gegebenen Source-Drain-Spannung fließt umso mehr Strom in dem Kanal, je stärker das an dem Substrat vorgesehene elektrische Feld ist. Bei einer gegebenen an das Steuergate der Speicherzelle angelegten Steuerspannung fließt deshalb umso weniger Strom in dem Kanal, je mehr Ladung auf dem Floating Gate vorgesehen wird. Wenn insbesondere ausreichend Ladung auf dem Floating Gate vorgesehen wird, kann im Wesentlichen kein Strom in dem Kanal fließen. Wenn das Steuergate der Speicherzelle mit der Wortleitung gekoppelt ist, so wie es bei den Speicherzellen 132 des ersten Typs und den Speicherzellen 134 des zweiten Typs in 1 der Fall ist, verkleinert somit bei einer gegebenen an das Steuergate der Speicherzelle angelegten Wortleitungsspannung die auf dem Floating Gate hinzugefügte Ladung den Strom im Kanal, d.h. den Zellenstrom. Anders ausgedrückt erhöht auf dem Floating Gate hinzugefügte Ladung die Schwellenspannung für den Fluss von Zellenstrom. Bei mindestens einigen Implementierungen können sich die Speicherzelle 132 des ersten Typs und die Speicherzelle 134 des zweiten Typs mit Bezug auf die Menge an auf dem Floating Gate vorgesehener Ladung unterscheiden. Während eine zwischen Source und Drain angelegte Spannung für beide Speicherzellen auch dieselbe ist, kann somit eine selbe an dem Steuergate der jeweiligen Speicherzelle 132, 134 vorgesehene Spannung immer noch bewirken, dass in den Zellen eine verschiedene Menge Strom fließt. Wie später ausführlicher beschrieben werden wird, können unter Verwendung einer Strommessung Speicherzellen 132 des ersten Typs somit von Speicherzellen 134 des zweiten Typs unterschieden werden.
  • Bei einigen alternativen Implementierungen unterscheiden sich die Speicherzelle 132 des ersten Typs und die Speicherzelle 134 des zweiten Typ dergestalt strukturell voneinander, dass eine selbe an dem Steuergate der jeweiligen Speicherzelle 132, 134 vorgesehene Spannung, selbst wenn die Menge an Ladung auf dem Floating Gate beider Speicherzellen 132 und 134 im Wesentlichen dieselbe ist, bewirken kann, dass in den Zellen eine verschiedene Menge Strom fließt, während eine zwischen Source und Drain angelegte Spannung auch für beide Speicherzellen dieselbe ist.
  • Bei der weiteren Beschreibung der Speicherzellen 132, 134 des ersten und zweiten Typs wird nun auf 3 Bezug genommen, die ein Diagramm darstellt, das Gatespannungen gemäß einigen Implementierungen mit logischen Zellenzuständen in Beziehung setzt, zum Beispiel in Flash-Speicher, wie gerade in einer beispielhaften Implementierung beschrieben, oder als weiteres Beispiel in Speicherung aus resistivem Speicher.
  • Die Speicherzelle 132 des ersten Typs ist dafür ausgelegt, selektiv eine erste Vielzahl von Zustandsrepräsentationen 320 anzunehmen, während die Speicherzelle 134 des zweiten Typs dafür ausgelegt ist, eine in einer zweiten Vielzahl von Zustandsrepräsentationen 340 anzunehmen.
  • Die erste Vielzahl von Zustandsrepräsentationen 320 umfasst einen ersten Zellenschwellenspannungspegel 322, der ein Kontinuum erster Repräsentationen, alle mit einem logischen Zustand „0“, die eine Gatespannung von größer oder gleich der ersten Schwellenspannung 322 erfordern, damit Zellenstrom fließt, von einem Kontinuum zweiter Repräsentationen, alle mit einem logischen Zustand „1“, die erfordern, dass die Gatespannung unter der ersten Schwellenspannung 322 liegt, um Fluss von Zellenstrom sicherzustellen, trennt. Bei Anwendung einer Spannung mit einem Lesespannungspegel 330 über dem ersten Schwellenspannungspegel 322 an das Steuergate wird die Speicherzelle somit mit dem ersten Zustand (logisch „0“) assoziiert. Als ein Beispiel für eine zweite Repräsentation umfasst die zweite Vielzahl von Zustandsrepräsentationen 340 eine zweite Zellenschwellenspannung 342, die erste Repräsentationen (Gatespannungen über der zweiten Schwellenspannung 342), die mit dem ersten Zustand (logisch „0“) assoziiert sind, von zweiten Repräsentationen (Gatespannungen unter der ersten Schwellenspannung 342), die mit dem zweiten Zustand (logisch „1“) assoziiert sind, trennt. Die zweite Vielzahl von Zustandsrepräsentationen 340 unterscheidet sich von der ersten Vielzahl von Zustandsrepräsentationen 320. In dem Beispiel unterscheiden sich sowohl die erste Zellenschwellenspannung 322 der Speicherzelle 132 des ersten Typs (unter einem Zelle-programmiert-Spannungspegel 321) als auch die zweite Zellenschwellenspannung 342 der Speicherzelle 134 des zweiten Typs um eine Schwellenspannungsdifferenz ΔU. Insbesondere liegt die zweite Zellenschwellenspannung 342 der Speicherzelle 134 des zweiten Typs über der ersten Zellenschwellenspannung 322 der Speicherzelle 132 des ersten Typs.
  • Somit zeigt 3 auf der linken Seite bei 320 den beispielhaften ersten Zellenschwellenspannungspegel 322 der Speicherzelle des ersten Typs, wie etwa der Speicherzelle 132 des ersten Typs in 1, gegenüber einem Zelle-programmiert-Spannungspegel 321. Bei einigen Ausführungsformen kann der Zelle-programmiert-Spannungspegel 321 erzielt werden, indem eine Zelle-Programmierung-Ladungsmenge auf dem Floating Gate gespeichert wird. Bei einigen Ausführungsformen wird der Schwellenspannungspegel 322 erzielt, indem eine erste Ladungsmenge auf dem Floating Gate gespeichert wird. Die erste Ladungsmenge reicht jedoch nicht aus, um bei einer vorbestimmten Lesespannung, die an das Steuergate der Speicherzelle des ersten Typs angelegt und durch die gestrichelte Linie 330 angegeben wird, Stromleitung des Kanals der Speicherzelle des ersten Typs zu blockieren. Anders ausgedrückt ist die Speicherzelle des ersten Typs beim Anlegen des vorbestimmten Lesespannungspegels 330 mit dem logischen Zustand „0“ assoziiert, der durch einen von null verschiedenen Zellenstrom repräsentiert wird. Falls die Lesespannung von dem Pegel 330 auf einen immer noch über dem ersten Zellenschwellenspannungspegel 322 liegenden schwachen Lesespannungspegel 331 abfällt, wäre die Ladungsmenge auf dem Floating Gate der Speicherzelle des ersten Typs immer noch nicht ausreichend, um die Auswirkung des elektrischen Feldes auf den Kanal der Speicherzelle des ersten Typs abzuschirmen, um den Fluss von Zellenstrom zu blockieren, und die Speicherzelle des ersten Typs wäre immer noch mit dem logischen Zustand „0“ assoziiert.
  • Ferner zeigt 3 auf der rechten Seite bei 340 den beispielhaften Schwellenspannungspegel 342 einer Speicherzelle des zweiten Typs, wie etwa der Speicherzelle 134 des zweiten Typs in 1, gegenüber dem Zelle-programmiert-Spannungspegel 321. Der Schwellenspannungspegel 342 der Speicherzelle des zweiten Typs wird erzielt, indem eine zweite Ladungsmenge auf dem Floating Gate gespeichert wird, die bei der beispielhaften Ausführungsform größer als die erste Ladungsmenge ist, die auf dem Floating Gate der Speicherzelle 132 des ersten Typs gespeichert wird. Wie im Fall der Speicherzelle des ersten Typs reicht die zweite Ladungsmenge auch nicht aus, um bei der an das Steuergate der Speicherzelle des zweiten Typs angelegten vorbestimmten Lesespannung 330 die Stromleitung des Kanals der Speicherzelle des zweiten Typs zu blockieren. Anders ausgedrückt ist der Schwellenspannungspegel 342 der Speicherzelle des zweiten Typs nicht hoch genug, um den Strom zu blockieren, und ist deshalb auch mit dem durch einen von null verschiedenen Zellenstrom repräsentierten logischen Zustand „0“ assoziiert. Falls die Lesespannung von dem Pegel 330 auf den schwachen Lesespannungspegel 331 abfällt, der immer noch über dem ersten Zellenschwellenspannungspegel 322, aber unter dem zweiten Zellenschwellenspannungspegel 342 liegt, wäre die Ladungsmenge auf dem Floating Gate der Speicherzelle des zweiten Typs ausreichend, um die Auswirkung des elektrischen Feldes auf den Kanal der Speicherzelle des zweiten Typs abzuschirmen. Deshalb würde der Kanal den Fluss von Zellenstrom blockieren, und die Speicherzelle des zweiten Typs würde mit dem logischen Zustand „1“ assoziiert.
  • Mindestens eine Auswirkung kann somit darin bestehen, dass die erste Schwellenspannung 322 die erste Vielzahl von Zustandsrepräsentationen dahingehend definiert, um sich von der zweiten Vielzahl von Zustandsrepräsentationen dahingehend zu unterscheiden, dass Gatespannungen in einem Spannungsintervall ΔU zwischen dem ersten Schwellenspannungspegel 322 und dem zweiten Schwellenspannungspegel 342, zum Beispiel die schwache Lesespannung 331, im Fall der Speicherzelle 132 des ersten Typs mit dem ersten Zustand (logisch „0“) assoziiert werden, während im Fall der Speicherzelle 134 des zweiten Typs diese Gatespannungen mit dem zweiten Zustand (logisch „1“) assoziiert werden.
  • In dem in 3 gezeigten Beispiel sollte beachtet werden, dass aufgrund einer größeren Ladungsmenge auf dem Floating Gate der Speicherzelle 134 des zweiten Typs als die Ladungsmenge auf dem Floating Gate der Speicherzelle 132 des ersten Typs sich die Repräsentation des logischen Zustands „0“ im Hinblick auf Zellenstrom von einer Art von Speicherzelle zur anderen unterscheidet. Im Fall der Speicherzelle 134 des zweiten Typs repräsentiert insbesondere ein kleinerer Zellenstrom den logischen Zustand „1“ als im Fall der Speicherzelle 132 des ersten Typs. Mindestens eine Auswirkung kann darin bestehen, dass, falls die auf der Wortleitung dem Steuergate der Speicherzellen 132, 134 zugeführte Lesespannung etwas unter dem vorbestimmten Lesespannungswert liegt, zum Beispiel auf dem Pegel der zweiten Lesespannung 331, während der Zellenstrom der Speicherzellen 132 des ersten Typs weiter fließt, der Zellenstrom den Speicherzelle 134 des zweiten Typs blockiert wird. Anders ausgedrückt wird auf der Basis einer Detektion von Zellenstrom, während der logische Zustand der Speicherzelle 132 des ersten Typs als „0“ detektiert wird, der logische Zustand der Speicherzelle 134 des zweiten Typs als „1“ detektiert, obwohl die Ladung auf dem Floating Gate vorgesehen wurde, um einen vorbestimmten logischen Zustand von „0“ zu repräsentieren. Wenn der vorbestimmte logische Zustand „0“ bekannt ist und der logische Zustand „1“ detektiert wird, kann geschlossen werden, dass die an das Steuergate der Speicherzelle des zweiten Typs angelegte Spannung unter der vorbestimmten Lesespannung lag. Mit diesen Informationen kann man weiteren Betrieb der Speicherzellen steuern, zum Beispiel durch Vergrößern der auf der Wortleitung bereitgestellten Lesespannung oder durch Transfer von in den Speicherzellen 132 des ersten Typs gespeicherten Daten in andere Speicherzellen und durch Blockieren des Betriebs der Speicherzellen 132 des ersten Typs, um sicherzustellen, dass eine erwartete weitere Abnahme der Lesespannung keinen Datenverlust verursacht.
  • Obwohl das Obige unter der Annahme beschrieben wird, dass die Speicherzelle 132 des ersten Typs und die Speicherzelle 134 des zweiten Typs strukturell identisch sind, so dass eine Zellenstromdifferenz nur durch eine Ladungsdifferenz auf dem jeweiligen Floating Gate verursacht werden kann, sind für Fachleute Praktiken und andere Implementierungen und Techniken erkennbar, bei denen die Speicherzellen des ersten Typs und des zweiten Typs nicht strukturell identisch sind oder zumindest aufgrund von Schwankungen und Fehlern bei der Herstellung um einen selben Entwurfswert herum variieren. Wie nachfolgend mit Bezug auf 4 zu sehen ist, können die Schwankungen in einer statistischen Sicht mehrerer Zellen und ihrer zugeordneten Zellenströme bei einer gegebenen Lesespannung erfasst werden. Ferner können die Schwankungen berücksichtigt werden, indem man Schwankungen der Menge an Ladung erlaubt, die auf dem Floating Gate der Zellen gespeichert wird, um einen selben logischen Zustand „0“ zu repräsentieren; was ferner nachfolgend als „Soft-Shaping“ von Stromverteilungen beschrieben wird. Bei einer typischen Implementierung der vorliegenden Lehre werden die Schwankungen von Ladung, die auf dem Floating Gate der Speicherzellen 132 (alle vom ersten Typ) gespeichert wird, verglichen mit der Differenz der Ladungsmenge, die auf dem Floating Gate einer Speicherzelle 132 des ersten Typs und einer Ladungsmenge, die auf dem Floating Gate einer Speicherzelle 134 des zweiten Typs gespeichert wird, jedoch klein sein. Obwohl die Schwankungen der auf Floating Gates von Speicherzellen desselben Typs gespeicherten Ladungsmenge dahin gerichtet sind, eine etwaige Schwellenspannungsdifferenz zu verringern, um so im Hinblick auf Zellenstrom ein selbes Ansprechverhalten auf eine an das Steuergate jeder Speicherzelle angelegte selbe Lesespannung zu verringern, soll die Differenz der Ladungsmenge, die durch eine Speicherzelle 132 des ersten Typs gespeichert wird und durch eine Speicherzelle 134 des zweiten Typs gespeichert wird, ferner durch Vorbestimmen einer entsprechenden Differenz ΔU der Schwellenspannung zwischen der Speicherzelle 132 des ersten Typs und der Speicherzelle 134 des zweiten Typs im Hinblick auf Zellenstrom eine statistisch signifikante andere Antwort auf eine an das Steuergate jeder Speicherzelle angelegte selbe Lesespannung bereitstellen. Tatsächlich sollte wie oben beschrieben das Ansprechverhalten so verschieden sein, dass verschiedene logische Zustände bestimmt werden, wenn die an die Steuergates der Zellen angelegte Lesespannung signifikant unter die vorbestimmte oder andere Entwurfs-Lesespannung abfällt.
  • Die zweite Vielzahl von Zustandsrepräsentationen 345 unterscheidet sich von der ersten Vielzahl von Zustandsrepräsentationen 320. In dem Beispiel unterscheiden sich sowohl die erste Zellenschwellenspannung 322 der Speicherzelle 132 des ersten Typs als auch die zweite Zellenschwellenspannung 342 der Speicherzelle 134 des zweiten Typs um eine Schwellenspannungsdifferenz ΔU. Insbesondere ist die zweite Zellenschwellenspannung 342 der Speicherzelle 134 des zweiten Typs kleiner als die erste Zellenschwellenspannung 322 der Speicherzelle 132 des ersten Typs.
  • Bei einigen Implementierungen ist die Wortleitungsschaltung 104 dafür ausgelegt, dass der Leitungstreiber 114 über die Wortleitung 110 das Gate der Speicherzelle 132 des ersten Typs und das Gate der Speicherzelle 134 des zweiten Typs auf eine Wortleitungs-Aktivierungsspannung setzt. Wenn diese Wortleitungs-Aktivierungsspannung größer als die erste Zellenschwellenspannung 322 der Speicherzelle 132 des ersten Typs und kleiner als die zweite Zellenschwellenspannung 342 der Speicherzelle 134 des zweiten Typs ist, repräsentiert ein Zellenstrom Icell1 von der Speicherzelle 132 des ersten Typs die Speicherzelle 132 des ersten Typs als im zweiten Zustand, während ein Zellenstrom Icell2 von der Speicherzelle 134 des zweiten Typs die Speicherzelle 134 des zweiten Typs als im ersten Zustand repräsentiert.
  • Eine entsprechende Betrachtung gilt, falls der Wortleitungstreiber 114 den Speicherzellen eine zu niedrige Gatespannung zuführt. Es können andere Implementierungen in Betracht gezogen werden, bei denen die Schwellenspannung für beide Typen von Speicherzellen 132 und 134 dieselbe ist, während der Pegel der Zelle-programmiert-Spannung von einem Typ von Zelle zum anderen unterschiedlich ist. Diese Situation kann entstehen, wenn die Speicherzelle „schwach“ programmiert ist, d.h., wenn die Ladung auf dem Floating Gate der Zelle nicht auf eine Zelle-programmiert-Ladungsmenge vervollständigt ist. Eine Abnahme der Schwellenspannung der schwach programmierten Speicherzellen des zweiten Typs verglichen mit stärker programmierten Speicherzellen des ersten Typs vergrößert dementsprechend den Zellenstrom Icell.
  • Dieselben Betrachtungen gelten auch für andere Ausführungsformen verwendeter Speicherkonzepte. Zum Beispiel ist in resistivem Speicher ein spezifischer Widerstand ein Schlüsselparameter zur Unterscheidung zwischen Zuständen, und repräsentiert somit eine Vielzahl von Zuständen. Es versteht sich, dass die oben mit Bezug auf beispielhafte Flash-Speicherzellen besprochenen Prinzipien auf eine beliebige nichtflüchtige Abhängigkeit der Leitfähigkeit angewandt werden können, die eine Trennung programmierbarer Zustände und dadurch eine Unterscheidung zwischen den programmierbaren Zuständen ermöglicht, solange die verschiedenen Zustände getestet werden können. Bei einigen Implementierungen wird der Test wie oben mit Bezug auf beispielhafte Flash-Speicherzellen beschrieben durchgeführt, indem eine geeignete Lesespannung zum Durchführen einer Leseoperation angelegt wird.
  • Bei einigen Ausführungsformen ist die Bitleitungsschaltung 106 ausgelegt zum Empfangen von Erfassungssignalen auf den Bitleitungen 122, 124. Wenn zum Beispiel in dem Zellenarray 102 eine Wortleitung 110 aktiviert wird, fließt Zellenstrom Icell1, Icell2 der Speicherzellen 132, 134, die mit dieser Wortleitung 110 gekoppelt sind, in den Bitleitungen 122, 124. Die Leseverstärker 142, 144 der Bitleitungsschaltung 106 empfangen den Zellenstrom Icell1, Icell2 als Erfassungssignale und geben über die Signalleitungen 152, 154 ein entsprechendes digitales Lesesignal DS1, DS2 an die Steuerschaltung 105 aus. Bei einigen Ausführungsformen empfangen die Leseverstärker 142, 144 auf einer Referenzeingangsleitung einen Referenzstrom Iref. Der Leseverstärker 142, 144 kann dafür ausgelegt werden, den auf der Bitleitung 122, 124 empfangenen Zellenstrom mit dem Referenzstrom Iref zu vergleichen.
  • Die Steuerschaltung 105 ist bei einigen Implementierungen dafür ausgelegt, die Lesesignale zu verarbeiten, um auf der Basis von Informationen darüber, welche Wortleitung aktiviert wurde, einen entsprechenden Zustand der Speicherzelle 132, 134 abzuleiten. Gemäß hier offenbarten Konzepten ist bei einigen Implementierungen die Steuerschaltung 105 dafür ausgelegt, zu bestimmen, ob eine Diskrepanz zwischen dem für die Speicherzelle des ersten Typs bestimmten Zustand und dem für die Speicherzelle des zweiten Typs bestimmten Zustand besteht. Wenn die Steuerschaltung 105 eine Diskrepanz detektiert, ist die Steuerschaltung 105 bei einigen Ausführungsformen dafür ausgelegt, per Flag eine Fehlfunktion zu melden. Bei einigen Implementierungen ist die Steuerschaltung 105 dafür ausgelegt, die Diskrepanz als eine Angabe einer Fehlfunktion in Bezug auf Wortleitung 110 zu interpretieren. Bei einigen Ausführungsformen kann eine andere Komponente, die mit der Steuerschaltung 105 gekoppelt sein kann, um das Flag zu empfangen, dafür ausgelegt sein, die Diskrepanz als eine Angabe einer Fehlfunktion zum Beispiel in Wortleitung 110 zu interpretieren. Eine Fehlfunktion kann zum Beispiel aus Verschlechterung der Leistungsfähigkeit des Leitungstreibers 114 und/oder aus Verschlechterung der Leitfähigkeit der Wortleitung 110 mindestens in einem Teil der Wortleitung 110, die den Leitungstreiber 114 mit dem Gate der Speicherzelle 134 des zweiten Typs verbindet, resultieren. Bei einigen Implementierungen ist die Steuerschaltung 105 dementsprechend dafür ausgelegt, dann das Flag und/oder ein anderes Fehlfunktionssignal an die Flash-Statusschnittstelle 103 auszugeben. Bei einigen Ausführungsformen ist damit die Flash-Statusschnittstelle 103 dafür ausgelegt, beim Empfang des Fehlersignals Daten, die in Speicherzellen 132 gespeichert sind, die mit der Wortleitung 110 gekoppelt sind, an anderen Stellen zu speichern und/oder zukünftige Verwendung der Wortleitung 110 zu vermeiden.
  • Die oben beschriebenen Techniken können variiert werden. Zum Beispiel sind bei einigen Ausführungsformen Speicherzellen 132 des ersten Typs dafür ausgelegt, wie bei einer beispielhaften Variante der oben mit Bezug auf 1 beschriebenen Speicherzelle 132 zwei Bit zu speichern, d.h. einen ersten Ladungswert zum Repräsentieren von „00“, einen zweiten Ladungswert zum Repräsentieren von „01“, einen dritten Ladungswert zum Repräsentieren von „10“ oder einen vierten Ladungswert zum Repräsentieren von „11“. Der in der Speicherzelle 132 gespeicherte Zustand wird durch Verwendung des Leitungstreibers 114 zur Aktivierung der Wortleitung 110 und durch Verwendung des Leseverstärkers 142 zur Erfassung eines Zellenstroms Icell1 durch die Speicherzelle 132 des ersten Typs im Vergleich mit einem Referenzstrom Iref gelesen. In der Zwischenzeit sind Speicherzellen 134 des zweiten Typs dafür ausgelegt, ein Bit zu speichern, d.h. entweder einen fünften Ladungswert zum Repräsentieren von „0“ oder einen sechsten Ladungswert zum Repräsentieren des Werts „1“. Es wird der fünfte Ladungswert und/oder der sechste Ladungswert so ausgewählt, dass eine Schwellenspannung VTH2 nicht gleich irgendeiner der Schwellenspannung VTH1 ist, um zwischen Repräsentationen verschiedener Zustände „00“, „01“, „10“ und „11“ zu unterscheiden.
  • Zum Beispiel kann bei einigen Ausführungsformen ein Floating Gate der Speicherzelle 132 des ersten Typs entweder nicht geladen werden oder kann auf einen ersten vorbestimmten Ladungspegel geladen werden. Beim Anlegen einer Wortleitungs-Aktivierungsspannung an das Gate der Speicherzelle des ersten Typs kann dann abhängig davon, ob die Wortleitungs-Aktivierungsspannung über einer ersten Schwellenspannung VTH1 liegt oder nicht, zwischen der Erfassung eines Zustands, bei dem Zellenstrom nicht fließen kann (DS1 = 0), und der Erfassung eines Zustands, bei dem Zellenstrom fließen kann (DS1 = 0), unterscheiden. In der Zwischenzeit kann die Speicherzelle 134 des zweiten Typs auf einen zweiten vorbestimmten Ladungspegel geladen werden, der sich von dem ersten vorbestimmten Ladungspegel unterscheiden kann, so dass der zweite Ladungspegel auf dem Floating Gate der Speicherzelle 134 des zweiten Typs eine zweite Schwellenspannung VTH2 bereitstellt, die zum Beispiel etwas über der ersten Schwellenspannung VTH1 liegt, die durch den ersten vorbestimmten Ladungspegel auf der Speicherzelle 132 des ersten Typs bereitgestellt wird. Mindestens eine Auswirkung kann darin bestehen, dass eine an die Speicherzelle 132 des ersten Typs und die Speicherzelle 134 des zweiten Typs angelegte selbe Wortleitungs-Aktivierungsspannung im Hinblick auf Zellenstrom ein verschiedenes Ansprechverhalten bereitstellen kann. Eine Auswirkung kann somit darin bestehen, dass ein Abfall der Spannung, zum Beispiel aufgrund der Verschlechterung der Funktionsfähigkeit der Wortleitung 110 mit der Zeit, durch eine Abnahme des Zellenstroms durch die Speicherzelle 134 des zweiten Typs bemerkt werden kann, bevor sich die Verschlechterung dergestalt auf Zellenstrom durch die Speicherzelle 132 des ersten Typs auswirkt, dass der erfasste Zustand von dem programmierten Zustand der Speicherzelle 132 des ersten Typs abweicht.
  • Bei einigen Ausführungsformen ist die Speicherzelle 134 des zweiten Typs nichtflüchtig. Bei einigen Ausführungsformen ist die Speicherzelle 134 des zweiten Typs vorprogrammiert. Bei einigen Implementierungen wird zum Beispiel Vorprogrammierung der Speicherzelle 134 des zweiten Typs während der Herstellung der Speicherschaltung 100 durchgeführt. Bei einigen Implementierungen wird Vorprogrammierung der Speicherzelle 134 des zweiten Typs bei einer ersten Initialisierung eines die Speicherschaltung 100 enthaltenden Projekts, zum Beispiel an einem Herstellerstandort vor der Ablieferung der Produkte zur Verwendung durch den Kunden durchgeführt. Bei einigen Implementierungen ist die Speicherzelle 134 des zweiten Typs dergestalt in die Speicherschaltung 100 eingebettet, dass die Speicherzelle 134 des zweiten Typs nicht gelöscht werden kann. Mindestens eine Auswirkung kann darin bestehen, dass eine Verschlechterung der Funktionsfähigkeit in der Speicherschaltung 100 insbesondere in Bezug auf die Wortleitung 110 auf der Basis eines Zellenstroms durch die Speicherzelle 134 des zweiten Typs, der als Reaktion auf eine der Speicherzelle 134 des zweiten Typs zugeführte Spannung erfasst oder detektiert wird, abgeleitet werden kann, wobei die Wortleitung 110 verwendet wird, um die Spannung zuzuführen. Insbesondere kann eine statistische Analyse des Zellenstroms durch die Speicherzelle 134 des zweiten Typs, der durch mehrere Instanzen des Setzens des Speichers 134 des zweiten Typs auf eine Erfassungsspannung verursacht wird, um zum Beispiel einen mittleren Zellenstrom, einen mittleren Zellenzustand, eine mittlere Schwankung des Zellenstroms und/oder eine mittlere Schwankung des Zellenzustands abzuleiten, verwendet werden, um eine Änderung der Funktionsfähigkeit der Wortleitung 110 zu detektieren. Es versteht sich, dass aufgrund einer Verschlechterung des Wortleitungstreibers und/oder der Wortleitung 110 eine an der Speicherzelle 134 des zweiten Typs gesetzte Spannung niedriger ist als im Fall eines ordnungsgemäß funktionierenden Wortleitungstreibers und einer ordnungsgemäß funktionierenden Wortleitung 110. Dessen ungeachtet kann der Zellenstrom durch eine Speicherzelle 132 des ersten Typs immer noch den Zustand angeben, auf den diese Speicherzelle 132 des ersten Typs gesetzt wurde. Zellenstrom durch die Speicherzelle 134 des zweiten Typs kann im Gegensatz dazu jedoch, da die Speicherzelle 134 des zweiten Typs auf einen Zustand vorprogrammiert wird, der eine andere Schwellenspannung aufweist, wenn sie auf den verringerten Spannungspegel der verschlechterten Wortleitung 110 gesetzt wird, den vorprogrammierten Zustand der Speicherzelle 134 des zweiten Typs nicht repräsentieren. Bei einigen Implementierungen ist es nützlich, die Funktionsintegrität des Leseverstärkers 144 zu prüfen. In diesem Fall prüft eine erste Erfassung den logischen Wert in dem Erfassungspunkt, der mit den Leseverstärkern 142 gemeinsam ist, aber eine zweite Erfassung mit entgegengesetztem Wert wird erzwungen, um die Erfassungsfähigkeit zu validieren und um eine etwaige Hängen-Auf-Fehler-Operation auszuschließen, die zu einem konstanten Erfassungswert führt, der nicht von dem tatsächlichen zu erfassenden Analogwert abhängt.
  • Es versteht sich, dass aufgrund einer Verschlechterung des Wortleitungstreibers und/oder der Wortleitung 210 eine an der Speicherzelle 234 des zweiten Typs gesetzte Spannung kleiner als im Fall eines ordnungsgemäß funktionierenden Wortleitungstreibers und einer ordnungsgemäß funktionierenden Wortleitung 210 ist. Dessen ungeachtet kann Zellenstrom durch eine Speicherzelle 232 des ersten Typs immer noch den Zustand angeben, auf den die Speicherzelle 232 des ersten Typs gesetzt wurde. Im Gegensatz dazu kann jedoch Zellenstrom durch die Speicherzelle 234 des zweiten Typs, da die Speicherzelle 234 des zweiten Typs auf einem Zustand vorprogrammiert ist, der eine andere Schwellenspannung aufweist, wenn sie auf den verringerten Spannungspegel der verschlechterten Wortleitung 210 gesetzt wird, den vorprogrammierten Zustand der Speicherzelle 234 des zweiten Typs nicht repräsentieren.
  • 2 zeigt eine Speicherschaltung 200 gemäß einer beispielhaften Ausführungsform. Wie in der Technik bekannt ist, umfasst der Speichersektor Wortleitungen und Bitleitungen. An mindestens einigen Schnittpunkten von Bitleitungen und Wortleitungen sind Speicherzellen 232 vorgesehen. Tatsächlich ist die Speicherschaltung 200 der in 1 dargestellten Speicherschaltung 100 ähnlich. Insbesondere umfasst die Speicherschaltung 200 mindestens einen Speichersektor, der hier auch als Zellenarray 202 bezeichnet wird. Das Zellenarray 202 umfasst Speicherzellen 232, 234, 274. Die Speicherzellen 232, 234, 274 befinden sich zum Beispiel an Schnittpunkten der Bitleitungen 232, 234 und Wortleitungen 210, 260. Bei einigen Ausführungsformen sind zum Beispiel die Speicherzellen 232 dafür ausgelegt, Ladung zu speichern, die mit einem Datenzustand (z.B. „1“ oder „0“) assoziiert wird. Die Speicherschaltung 200 umfasst einen WortleitungsDecoderteil, der hier auch als Wortleitungsschaltung 204 bezeichnet wird, der mit Wortleitungen des Zellenarrays 202 gekoppelt ist. Die Speicherschaltung 200 umfasst einen Bitleitungs-Decoderteil, der hier auch als Bitleitungsschaltung 206 bezeichnet wird, der mit Bitleitungen des Zellenarrays 202 gekoppelt ist. Die Speicherschaltung 200 ist bei einigen Ausführungsformen in eine Vielzahl von Sektoren aufgeteilt. Grenzen zwischen Sektoren verlaufen bei einigen Implementierungen parallel zu Wortleitungen.
  • Die Speicherschaltung 200 umfasst eine Sektoransteuerschaltung 203, die mit dem Zellenarray 202 assoziiert und dafür ausgelegt ist, Betrieb des Zellenarrays 202 zu sichern, wie oder zumindest ähnlich wie oben mit Bezug auf die Flash-Statusschnittstelle 103 der Zellenarray-Speicherschaltung 100 beschrieben. Einige Ausführungsformen umfassen eine Steuerschaltung 205, die dafür ausgelegt ist, Einstellungen und/oder Betrieb einer oder mehrerer der Sektoransteuerschaltung 203, der Wortleitungsschaltung 204 und der Bitleitungsschaltung 206 zu steuern. Bei einigen Implementierungen ist die Steuerschaltung 205 dafür ausgelegt, Signale von der Bitleitungsschaltung 206 zu empfangen und die empfangenen Signale zu verarbeiten.
  • Ein Sourceanschluss der Speicherzelle 232 ist mit einer Sourceleitung 220 gekoppelt, und ein Drainanschluss der Speicherzelle 232 ist mit einer Bitleitung 222 gekoppelt. Bei einigen Ausführungsformen umfassen Speicherzellen 232 ein Floating Gate zum Beispiel wie oben mit Bezug auf die Speicherzellen 132 in dem Zellenarray 102 von 1 beschrieben. Unter Verwendung von Ladungsinjektion über das Tunneloxid kann eine Schwellenspannung VTH1 der Speicherzelle 232 programmiert werden. Unter Verwendung eines Ladungszustands des Floating Gate kann somit bei einigen Ausführungsformen ein Emitter-Kollektor-Strom, der hier auch als Source-Drain-Strom oder einfach als Zellenstrom Icell1 bezeichnet wird, gesteuert werden. Die Informationen in der Speicherzelle 232 sind durch Aktivierung einer zugeordneten Bitleitung 222 selektiv lesbar. Es versteht sich, dass eine Speicherzelle 232 abhängig von der Anwendung ein beliebiger geeigneter Speicher sein kann, wie etwa DRAM, SRAM, TRAM, ZRAM, FLASH, MRAM, RRAM, PRAM usw. Bei einigen Ausführungsformen werden die Speicherzellen 232 als NMOS-FET bereitgestellt. Abhängig von der Art der verwendeten Technologie ist die Speicherzelle dafür ausgelegt, einer zugeordneten Bitleitung 222 eine Ladung, eine Spannung oder einen Strom zuzuführen.
  • Bei einigen Ausführungsformen kann sich eine Zeile von Speicherzellen 232, 234 dieselbe Wortleitung (z.B. Wortleitung 210) teilen. Eine Speicherzelle (oder die mit der Wortleitung assoziierten Speicherzellen) wird aktiviert, wenn ihre entsprechende Wortleitung ausgewählt wird. In dieser Hinsicht steuert ein Wortleitungsdecoder, der hier auch als Wortleitungsschaltung 204 bezeichnet wird, die Auswahl bzw. Aktivierung der Wortleitungen. Die Wortleitungsschaltung 204 kann eine Spannungssteuerschaltung(en) (z.B. Spannungspumpen, Regler und Schalter), Adressierungsschaltung(en) und Treiber umfassen.
  • Bei einigen Ausführungsformen umfasst die Wortleitungsschaltung 204 einen Leitungstreiber 214, 264, der einen oder eine Kette von Invertern mit zunehmender Stromansteuerfähigkeit zum Laden der Wortleitung (mit relativ hoher Kapazität) umfassen kann, um eine anvisierte Spannung in einer vernünftigen Zeit (z.B. weniger als die Gesamtlesezeit) zu erzielen. Die Wortleitungsschaltung 204 kann auch eine Pegelumsetzungsschaltung umfassen, um die Wortleitung auf eine höhere Spannung als die Kernspannung des Systems zu setzen. Die Pegelumsetzungsschaltung kann zum Beispiel für nichtflüchtige Speicher verwendet werden, die mit einer höheren Gatespannung des Speicherzellentransistors arbeiten können.
  • Die Speicherschaltung 200 in der Bitleitungsschaltung 206 umfasst auch einen oder mehrere Leseverstärker 242, die dafür ausgelegt sind, (i) Ladung, (ii) Spannung oder (iii) Strom auf der entsprechenden Bitleitung zu erfassen. Abhängig von der Art von für eine konkrete Anwendung verwendeter Speicherzelle kann dementsprechend das erfasste Signal eine Ladung, ein durch die ausgewählte Speicherzelle fließender Strom oder eine Spannung auf der ausgewählten Bitleitung sein. Ein Leseverstärker 242 kann insofern ein Analog-Digital- bzw. A/D-Umsetzer sein, als er die Analogsignale an seinem Eingang misst und an seinem Ausgang ein Digitalsignal (d.h. „1“ oder „0“) bereitstellt. Somit wird eine digitale Ausgabe durch den Leseverstärker 242 bereitgestellt, die den in der Speicherzelle (z.B. 232), die über ihre Bitleitung (z.B. 222) gelesen wird, gespeicherten Daten entspricht. Die Bitleitungsschaltung 206 kann Spannungssteuer- und/oder Mux-Schaltungen umfassen. Zum Beispiel erlaubt bei einigen (nicht gezeigten) Ausführungsformen eine Mux-Schaltung in der Bitleitungsschaltung 206, dass sich mehrere Bitleitungen denselben Leseverstärker teilen. Die Zellen der gesamten Wortleitung (z.B. Wortleitung 210) werden durch die entsprechenden Leseverstärker 242 gelesen. Bei einigen Ausführungsformen ist der Leseverstärker 242 dafür ausgelegt, Zellenstrom mit einem Referenzstrom zu vergleichen. Bei einigen Ausführungsformen kann somit ein Beitrag des gelesenen Bitleitungsstroms unter Verwendung von Global-Zellenarray-Referenzstromerfassung bestimmt werden, es können aber auch andere Verfahren implementiert werden, wie etwa individuelle Bitleitungs-Differentialerfassung, individuelle Referenzzellenerfassung und so weiter. Mindestens eine Auswirkung kann somit darin bestehen, dass individuelle Differenzen in einem Stromoffset, das mit jeweiligen Zellen, Bitleitungen und/oder Wortleitungen assoziiert ist, beseitigt werden können.
  • Bei einigen Ausführungsformen ist das Zellenarray 202 dafür ausgelegt, zum Beispiel als eine Flash-Speichereinheit in einer Mikrocontrollerschaltung eingebettet zu werden. Bei einigen Ausführungsformen umfasst die Speichereinheit und/oder das Zellenarray 202 eine Speicherkapazität von 100 Kilobyte bis zu einigen wenigen Megabyte. Es versteht sich, dass typische zukünftige Implementierungen andere Speicherkapazitäten aufweisen können, wenn sich Technologien entwickeln und Speicherbedürfnisse mit der Zeit weiterentwickeln.
  • Bei einigen Implementierungen umfasst das Zellenarray 202 zusätzlich zu einer Speicherzelle 232 des ersten Typs eine Speicherzelle 234 des zweiten Typs. Bei einigen Implementierungen ist, während die Speicherzelle 232 des ersten Typs dafür ausgelegt ist, einen einer ersten Vielzahl von Zuständen zu speichern, die Speicherzelle 234 des zweiten Typs dafür ausgelegt, einen der zweiten Vielzahl von Zuständen zu speichern. Bei einigen Ausführungsformen ist die zweite Vielzahl von Zuständen dieselbe wie die erste Vielzahl von Zuständen; zum Beispiel stellen sowohl die erste Vielzahl von Zuständen als auch die zweite Vielzahl von Zuständen ein Bit bereit, das entweder auf einen Wert „1“ oder auf einen Wert „0“ gesetzt werden kann. Bei anderen Ausführungsformen unterscheidet sich die zweite Vielzahl von Zuständen von der ersten Vielzahl von Zuständen; zum Beispiel stellt die erste Vielzahl von Zuständen ein Paar von Bit bereit, das selektiv auf die Werte „00“, „01“, „10“ und „11“ gesetzt werden kann, während die zweite Vielzahl von Zuständen ein Bit bereitstellt, das entweder auf einen Wert „1“ oder einen Wert „0“ gesetzt werden kann.
  • Bei einigen Implementierungen unterscheidet sich eine erste Vielzahl von Zustandsrepräsentationen, die mit der Speicherzelle des ersten Typs assoziiert ist, von einer zweiten Vielzahl von Zustandsrepräsentationen, die mit der Speicherzelle des zweiten Typs assoziiert ist. Zum Beispiel kann bei einigen Ausführungsformen, während ein Floating Gate der Speicherzelle 232 des ersten Typs entweder nicht geladen sein kann oder auf einen ersten vorbestimmten Ladungspegel geladen sein kann, die Speicherzelle 234 des zweiten Typs auf einen zweiten vorbestimmten Ladungspegel geladen werden, der sich von dem ersten vorbestimmten Ladungspegel unterscheidet. Mindestens eine Auswirkung kann darin bestehen, dass, wie oben mit Bezug auf 1 beschrieben, der zweite Ladungspegel auf dem Floating Gate der Speicherzelle 234 des zweiten Typs eine zweite Schwellenspannung VTH2 bereitstellt, die zum Beispiel etwas über der ersten Schwellenspannung VTH1 liegt, die durch den ersten vorbestimmten Ladungspegel auf der Speicherzelle 232 des ersten Typs bereitgestellt wird. Mindestens eine Auswirkung kann darin bestehen, dass eine über Wort durch den Leitungstreiber 214 an die Speicherzelle 232 des ersten Typs und die Speicherzelle 234 des zweiten Typs angelegte selbe Aktivierungsspannung im Hinblick auf den Zellenstrom Icell1, Icell2 verschiedenes Ansprechverhalten bereitstellen kann. Eine Auswirkung kann somit darin bestehen, dass ein Abfall der Spannung zum Beispiel aufgrund der Verschlechterung der Funktionsfähigkeit der Wortleitung 210 mit der Zeit durch eine Abnahme des Zellenstroms durch die Speicherzelle 234 des zweiten Typs bemerkt werden kann, bevor sich die Verschlechterung auf den Zellenstrom durch die Speicherzelle 232 des ersten Typs auswirkt.
  • Bei einigen Ausführungsformen ist die Speicherzelle 234 des zweiten Typs nichtflüchtig. Bei einigen Ausführungsformen ist die Speicherzelle 234 des zweiten Typs vorprogrammiert. Bei einigen Implementierungen wird Vorprogrammierung der Speicherzelle 234 des zweiten Typs zum Beispiel während der Herstellung der Speicherschaltung 200 durchgeführt. Bei einigen Implementierungen wird Vorprogrammierung der Speicherzelle 234 des zweiten Typs bei einer ersten Initialisierung eines die Speicherschaltung 200 enthaltenden Projekts zum Beispiel an einem Herstellerstandort vor der Ablieferung der Produkte zur Verwendung durch den Kunden durchgeführt. Bei einigen Implementierungen ist die Speicherzelle 234 des zweiten Typs dergestalt in die Speicherschaltung 200 eingebettet, dass die Speicherzelle 234 des zweiten Typs nicht gelöscht werden kann. Mindestens eine Auswirkung kann darin bestehen, dass eine Verschlechterung der Funktionsfähigkeit in der Speicherschaltung 200 insbesondere in Bezug auf die Wortleitung 210 auf der Basis des Zellenstroms Icell2 durch die Speicherzelle 234 des zweiten Typs, der als Reaktion auf eine der Speicherzelle 234 des zweiten Typs zugeführte Spannung erfasst oder detektiert wird, abgeleitet werden kann, wobei die Wortleitung 210 verwendet wird, um die Spannung zuzuführen.
  • Bei einigen Ausführungsformen umfasst die Wortleitungsschaltung 204 einen zweiten Leitungstreiber 264, der dafür ausgelegt ist, selektiv eine zweite Wortleitung 260 anzusteuern. Das Zellenarray 202 umfasst eine Vielzahl von Speicherzellen 274 des zweiten Typs, die mit der zweiten Wortleitung 260 gekoppelt sind. Mindestens eine Auswirkung kann darin bestehen, dass die Sektoransteuerschaltung 203 gesteuert werden kann, um die zweite Wortleitung 260 selektiv zu aktivieren, um so Betriebsdaten zu sammeln, die korrekten Betrieb oder einen fehlerhaften Betrieb insbesondere der Sektoransteuerschaltung 203 angeben. Bei einigen Ausführungsformen ist die Steuerschaltung 205 dafür ausgelegt, die Sektoransteuerschaltung 260 zu steuern, um so eine Sammlung von Betriebsdaten, die von der Bitleitungsschaltung 206 empfangen werden, zu ermöglichen. Bei einigen Implementierungen ist die Steuerschaltung 205 dafür ausgelegt, die Betriebsdaten zu analysieren. Insbesondere ist bei einigen Implementierungen die Steuerschaltung 205 dafür ausgelegt, eine statistische Analyse der Betriebsdaten durchzuführen. Bei einigen Ausführungsformen ist die Steuerschaltung 205 dafür ausgelegt, die Sektoransteuerschaltung 203 auf der Basis eines Ergebnisses der Analyse der Betriebsdaten zu steuern.
  • Bei einigen Implementierungen ist die Speicherschaltung 200 dafür ausgelegt, eine Fehlfunktion der Sektoransteuerschaltung 203 zu detektieren. Bei einigen Ausführungsformen ist die Steuerschaltung 205 dafür ausgelegt, dass die Speicherschaltung 200 eine statistische Analyse des Zellenstroms Icell2 durch die Speicherzelle 274 des zweiten Typs durchführt, die mehrere Instanzen des Setzens des Speichers 274 des zweiten Typs auf eine Aktivierungsspannung VWL umfasst, um zum Beispiel einen mittleren Zellenstrom, einen mittleren Zellenzustand, eine mittlere Schwankung des Zellenstroms und/oder eine mittlere Schwankung des Zellenzustands abzuleiten. Es kann wiederholte Durchführung der statistischen Analyse verwendet werden, wenn Ergebnisse der statistischen Analyse mit historischen Ergebnissen verglichen werden. Bei einigen Implementierungen werden die historischen Ergebnisse am Anfang der Lebenszeit der Speicherschaltung 200 gespeichert, zum Beispiel vor der Ablieferung der Speicherschaltung 200 an einen Kunden. Mit der statistischen Analyse kann man zum Beispiel eine Änderung der Funktionsfähigkeit der Sektoransteuerschaltung 203 oder im Fall etwaiger parametrischer Arbeitspunktabweichungen (z.B. Vread, Iref) in den globalen Erfassungsschaltkreisen 206 detektieren.
  • 4 zeigt schematisch eine beispielhafte Darstellung einer beispielhaften Verteilung von Zellenströmen, die in Speicherzellen des ersten und zweiten Typs auftreten, gemäß einigen Implementierungen. Der Graph zeigt den Zellenstrom Icell auf einer Abszisse 401 und die Anzahl der Zellen auf einer Ordinate 402. Als erstes wird der Graph allgemein besprochen. Dann wird der Graph mit Bezug auf Ausführungsformen wie in 2 dargestellt besprochen. In dem Graph von 4 können vier Verteilungen unterschieden werden.
  • Eine erste Verteilung 410 wird durch Speicherzellen sowohl des ersten Typs als auch des zweiten Typs 132 und 134 gebildet, die mit einem logischen Zustand „1“ assoziiert sind. Eine an das Steuergate jeder Speicherzelle angelegte vorbestimmte Lesespannung bewirkt, dass ein Zellenstrom Icell fließt. Da die Kanäle der Speicherzellen jedoch durch die Spannung an den Steuergates der Speicherzellen im Wesentlichen blockiert sind, ist nur ein kleiner Leckstrom als Zellenstrom Icell zu detektieren. Dementsprechend liegt das Maximum der Verteilungen mindestens bei einigen Ausführungsformen bei null Zellenstrom.
  • Eine zweite Verteilung 420 wird durch Speicherzellen des ersten Typs 132 gebildet, die mit einem logischen Zustand „0“ assoziiert sind. Die vorbestimmte Lesespannung, die Steuergates jeder Speicherzelle zugeführt wird, liegt deutlich über dem oben mit Bezug auf 3 beschriebenen ersten Schwellenspannungspegel. Anders ausgedrückt, schirmt an dem Floating Gate der Speicherzellen des ersten Typs vorgesehene Ladung das elektrische Feld der an das Steuergate angelegten Spannung von der in dem Speicherzellen-Substrat gebildeten Kanalregion ab. Deshalb kann Zellenstrom Icell fließen und detektiert werden. Ein Maximum der zweiten Verteilung 420 bei 421 ist weit von einem Maximum der ersten Verteilung 410 bei null Zellenstrom entfernt.
  • In 4 ist bei 416 eine Stromdifferenz angegeben. Ein Referenzstrom Iref bei 406 markiert eine Trennung zwischen dem logischen Zustand „1“ und dem logischen Zustand „0“, und es sollte beachtet werden, dass die Maxima sowohl der ersten Verteilung 410 als auch der zweiten Verteilung 420 ausreichend weit von dem Referenzstrom Iref entfernt sind, so dass der Nachspann jeder Verteilung in Richtung des Referenzstroms Iref sich nicht über die Trennung bei 406 erstreckt. Dies bedeutet, dass im Wesentlichen alle Speicherzellen, von denen angenommen wird, dass sie sich in dem logischen Zustand „1“ befinden, wenn die vorbestimmte Lesespannung angelegt wird, bewirken, dass Zellenstrom Icell fließt, der korrekt den logischen Zustand „1“ repräsentiert. Ferner bedeutet dies, dass im Wesentlichen alle Speicherzellen des ersten Typs, von denen angenommen wird, dass sie sich in dem logischen Zustand „0“ befinden, wenn die vorbestimmte Lesespannung zugeführt wird, bewirken, dass Zellenstrom Icell fließt, der korrekt den logischen Zustand „0“ repräsentiert. Selbst wenn die dem Gate von Speicherzellen im Nachspann der zweiten Verteilung in Richtung des Referenzstroms Iref zugeführte Lesespannung etwas unter der vorbestimmten Lesespannung liegen sollte, stellen immer noch im Wesentlichen keine der Speicherzellen einen Zellenstrom Icell von weniger als dem Referenzstrom Iref bereit. Deshalb repräsentiert in einem solchen Fall der detektierte Zellenstrom Icell immer noch korrekt den logischen Zustand „0“ der Speicherzellen 134 des ersten Typs.
  • Eine dritte Verteilung 430 wird durch Speicherzellen des zweiten Typs 134 gebildet, die mit dem logischen Zustand „0“ assoziiert sind. Wie oben bei der Besprechung der zweiten Verteilung 420 beschrieben, liegt die Steuergates jeder Speicherzelle zugeführte vorbestimmte Lesespannung deutlich über dem mit Bezug auf 3 beschriebenen ersten Schwellenspannungspegel. Anders ausgedrückt schirmt die auf dem Floating Gate der Speicherzellen des ersten Typs vorgesehene Ladung das elektrische Feld der an das Steuergate angelegten Spannung von der in dem Speicherzellen-Substrat gebildeten Kanalregion ab. Deshalb kann Zellenstrom Icell fließen und detektiert werden. Ein Maximum der dritten Verteilung 430 bei 431 ist jedoch weniger weit von einem Maximum der ersten Verteilung 410 bei null Zellenstrom entfernt als das Maximum der zweiten Verteilung 420 bei 421. Ein Nachspann der dritten Verteilung in Richtung des Referenzstroms Iref kann sich fast über die Trennung bei 406 erstrecken.
  • Eine vierte Verteilung 440 wird durch Speicherzellen des zweiten Typs 134 gebildet, die mit dem logischen Zustand „0“ assoziiert sind. Im Gegensatz zu der ersten, zweiten und dritten Verteilung 410, 420 und 430 wird die vierte Verteilung 440 bereitgestellt, indem die Steuergates der Speicherzellen 134 des zweiten Typs auf eine kleinere Lesespannung als die zum Lesen der in den Zellen der ersten, zweiten und dritten Verteilung gespeicherten logischen Zustände verwendete vorbestimmte Lesespannung gesetzt werden. Dementsprechend weist die vierte Verteilung 440 ein Maximum für einen Zellenstrom auf, das bei 441 unter dem Maximum der dritten Verteilung 430 liegt, die auch durch Speicherzellen des zweiten Typs 134 gebildet wird, und ein Nachspann 442 der Verteilung in Richtung des Referenzstroms Iref erstreckt sich über den Referenzstrom Iref bei 406. Deshalb repräsentiert der detektierte Zellenstrom in einigen Fällen, das heißt für einige Speicherzellen, inkorrekt den logischen Zustand „1“ für die Speicherzellen 134 des zweiten Typs.
  • Nun werden Implementierungen der in 4 dargestellten Verteilungen mit Bezug auf Ausführungsformen wie zum Beispiel in 2 dargestellt beschrieben. Bei einigen Implementierungen gibt, wenn der Zellenstrom Icell1, Icell2, der am Leseverstärker 242, 244 empfangen wird, kleiner als der Referenzstrom Iref ist, der Leseverstärker 242, 244 ein Lesesignal „1“ aus, während, wenn der empfangene Zellenstrom Icell1, Icell2 mindestens so groß wie der Referenzstrom Iref ist, der Leseverstärker 242, 244 ein Lesesignal „0“ ausgibt. Die digitalen Lesesignale DS1,DS2 auf jeder Signalleitung 252, 254 repräsentieren somit den Zellenstrom Icell1, Icell2, der auf der zugeordneten Bitleitung 222, 224 erfasst wird. Da es von Wortleitung zu Wortleitung, von Bitleitung zu Bitleitung und von Zelle zu Zelle eine statistische Schwankung gibt, sind die digitalen Lesesignale DS1, DS2 Funktionen des Zellenstroms Icell1, Icell2 der zugeordneten Bitleitung und repräsentieren einen detektierten logischen Zustand „1“ oder „0“, der in den Speicherzellen gespeichert ist, d.h. DS1(Icell1) = 0 oder DS1(Icell1) = 1 und DS2(lceIl2) = 0 oder DS2(lcell2) = 1. Es versteht sich, dass die Anzahl der Zellen des ersten Typs, die mit einer Wortleitung gekoppelt sind, bei einigen Implementierungen tausende (nicht gezeigt) beträgt, statt zwei (wie in 1 und 2 gezeigt), während die Anzahl der mit derselben Wortleitung gekoppelten Speicherzellen des zweiten Typs bei einigen Implementierungen einige zehn oder mehr (nicht gezeigt) betragen kann, statt eins (wie in 1 und 2 gezeigt). Somit können Verteilungen der Anzahl von Zellen bei verschiedenem Zellenstrom gebildet werden.
  • Wie oben beschrieben sind Icell1 und Icell2 nicht unbedingt von einer Zelle zur nächsten gleich und Icell1 und Icell2 sind - über eine Lebensdauer der Speicherschaltung 200 - nicht einmal unbedingt für dieselbe Zelle gleich. Bei einigen Implementierungen können statistische Schwankungen durch ein als „Soft-Shaping“ bezeichnetes Verfahren kompensiert werden, wodurch eine gleichförmige oder anderweitig angepasste Zellenstrom-(oder Schwellenspannungs-) Verteilung erzielt wird. Soft-Shaping umfasst eine Anwendung einer Sequenz von einem oder mehreren Löschimpulsen. Wenn eine gewünschte niedrige Schwellenspannung VTH gegeben ist, wird als erstes eine grobe Löschverteilung durch Durchführen eines bitunspezifischen Löschens gebildet, wodurch ein letztes der Wortleitung zugeordnetes Bit eine gewünschte niedrige Schwellenspannung VTH erreicht. Als Nächstes wird Soft-Shaping bitspezifisch durchgeführt, indem ausgewählten Speicherzellen leichte Programmierimpulse zugeführt werden. Dadurch wird Elektronenladung in das Floating Gate der Speicherzellen injiziert. Die Ladung vergrößert die Schwellenspannung VTH der ausgewählten Speicherzelle(n). In der Sequenz des parallelen Soft-Shaping wird jedes Bit ausgeschlossen, sobald die Schwellenspannung des Bit einen vorbestimmten oder erwarteten Mittelwert der Schwellenspannung VTH erreicht hat. Wiederholtes Durchführen einer Sequenz einer solchen Umprogrammierung von Zellen, verteilt gemäß der Löschverteilung 420, stellt zum Beispiel singulierte Verteilungen 430 und 440 bereit.
  • Für ein erstes in 4 gezeigtes Beispiel wird eine erste Verteilung 410 einer ersten Anzahl von Speicherzellen mit DS1 = 1 durch Speicherzellen sowohl des ersten Typs als auch des zweiten Typs 232 und 234 gebildet, die mit einem logischen Zustand „1“ assoziiert sind. Eine an das Steuergate jeder Speicherzelle angelegte vorbestimmte Lesespannung verhindert, dass ein Zellenstrom Icell fließt. Dementsprechend fließt kaum Zellenstrom Icell1 durch die erste Bitleitung 222, um durch den ersten Leseverstärker 242 der Bitleitungsschaltung 206 erfasst zu werden. Der erste Leseverstärker 242 vergleicht den von der ersten Bitleitung 222 empfangenen Strom mit dem Referenzstrom Iref und gibt ein erstes digitales Signal DS = 1 aus. Unter Berücksichtigung aller Speicherzellen des ersten Typs, die mit der Wortleitung im logischen Zustand „1“ gekoppelt sind, baut sich somit die erste Verteilung 410 auf und weist eine Spitze bei dem Zellenstrom Icell = 0 auf (siehe 4, Ordinate 411). Angesichts des Umstands, dass die Kanäle der Speicherzellen durch die Spannung an den Steuergates der Speicherzellen im Wesentlichen blockiert wird, ist jedoch nur ein kleiner Leckstrom als Zellenstrom Icell zu detektieren. Das Verteilungsmaximum liegt dementsprechend mindestens bei einigen Ausführungsformen bei null Zellenstrom.
  • Für ein zweites in 4 gezeigtes Beispiel wird eine zweite Verteilung 420 einer zweiten Anzahl von Speicherzellen mit DS1 = 0 durch Speicherzellen des ersten Typs 232 gebildet, die mit einem logischen Zustand „0“ assoziiert sind. Die Steuergates jeder Speicherzelle zugeführte vorbestimmte Lesespannung liegt deutlich unter dem oben mit Bezug auf 3 beschriebenen ersten Schwellenspannungspegel. Anders ausgedrückt, schirmt auf dem Floating Gate der Speicherzellen des ersten Typs vorgesehene Ladung das elektrische Feld der an das Steuergate angelegten Spannung von der in dem Speicherzellen-Substrat gebildeten Kanalregion ab. Deshalb kann Zellenstrom Icell fließen und detektiert werden. Dementsprechend fließt Zellenstrom Icell1 durch Bitleitung 222, um durch den ersten Leseverstärker 242 der Bitleitungsschaltung 206 erfasst zu werden. Der erste Leseverstärker vergleicht den von der Bitleitung 222 empfangenen Strom mit dem Referenzstrom Iref und gibt ein digitales Signal DS1 = 0 aus. Unter Berücksichtigung aller Speicherzellen des ersten Typs, die mit der Wortleitung im logischen Zustand „0“ gekoppelt sind, baut sich somit eine zweite Verteilung 420 auf, die eine Spitze bei einem großen Zellenstrom Icell aufweist (siehe 4, gestrichelte Linie bei der Bezugszahl 421 auf der Abszisse 401). Ein Maximum der zweiten Verteilung 420 bei 421 ist weit von einem Maximum der ersten Verteilung 410 bei null Zellenstrom entfernt.
  • In 4 ist bei 416 eine Stromdifferenz angegeben. Ein Referenzstrom Iref bei 406 markiert eine Trennung zwischen dem logischen Zustand „1“ und dem logischen Zustand „0“, und es sollte beachtet werden, dass die Maxima sowohl der ersten Verteilung 410 als auch der zweiten Verteilung 420 ausreichend weit von dem Referenzstrom Iref entfernt sind, so dass ein Nachspann jeder Verteilung in Richtung des Referenzstroms Iref sich nicht über die Trennung bei 406 erstreckt. Dies bedeutet, dass im Wesentlichen alle Speicherzellen, von denen angenommen wird, dass sie sich im logischen Zustand „1“ befinden, wenn die vorbestimmte Lesespannung angelegt wird, bewirken, dass Zellenstrom Icell fließt, der korrekt den logischen Zustand „1“ repräsentiert. Ferner bedeutet dies, dass im Wesentlichen alle Speicherzellen des ersten Typs, von denen angenommen wird, dass sie sich im logischen Zustand „0“ befinden, wenn die vorbestimmte Lesespannung zugeführt wird, bewirken, dass Zellenstrom Icell fließt, der korrekt den logischen Zustand „0“ repräsentiert. Selbst wenn die dem Gate von Speicherzellen im Nachspann der zweiten Verteilung in Richtung des Referenzstroms Iref zugeführte Lesespannung etwas unter der vorbestimmten Lesespannung liegen sollte, stellen immer noch im Wesentlichen keine der Speicherzellen Zellenstrom Icell von weniger als dem Referenzstrom Iref bereit. In solch einem Fall repräsentiert deshalb der detektierte Zellenstrom Icell immer noch korrekt den logischen Zustand „0“ der Speicherzellen 134 des ersten Typs.
  • Für ein in 4 gezeigtes drittes Beispiel wird eine dritte Verteilung 430 einer dritten Anzahl von Speicherzellen mit DS2 = 1 durch Speicherzellen des zweiten Typs 234 gebildet, die mit dem logischen Zustand „0“ assoziiert sind. Wie oben bei der Besprechung der zweiten Verteilung 420 beschrieben, liegt die Steuergates jeder Speicherzelle zugeführte vorbestimmte Lesespannung deutlich über dem oben mit Bezug auf 3 beschriebenen ersten Schwellenspannungspegel. Anders ausgedrückt, schirmt auf dem Floating Gate von Speicherzellen des ersten Typs vorgesehene Ladung das elektrische Feld der an das Steuergate angelegten Spannung von der in dem Speicherzellen-Substrat gebildeten Kanalregion ab. Deshalb kann Zellenstrom Icell fließen und detektiert werden. Dementsprechend fließt Zellenstrom Icell2 durch die zweite Bitleitung 224, um durch den zweiten Leseverstärker 244 der Bitleitungsschaltung 206 erfasst zu werden. Der zweite Leseverstärker 244 vergleicht den von der zweiten Bitleitung 224 empfangenen Strom mit dem Referenzstrom Iref und gibt ein drittes digitales Signal DS2 = 1 aus. Während diese Prozedur an mehreren Speicherzellen 234 des zweiten Typs ausgeführt wird, baut sich die dritte Verteilung 430 auf und weist eine Spitze bei einem Zellenstrom Icell von etwas über Icell = 0 auf (siehe 4, gestrichelte Linie bei der Bezugszahl 431). Ein Maximum der dritten Verteilung 430 bei 431 ist jedoch weniger weit von einem Maximum der ersten Verteilung 410 bei null Zellenstrom entfernt als das Maximum der zweiten Verteilung 420 bei 421. Ein Nachspann der dritten Verteilung in Richtung des Referenzstroms Iref kann sich fast über die Trennung bei 406 erstrecken.
  • Für ein in 4 gezeigtes viertes Beispiel wird eine vierte Verteilung 440 einer vierten Anzahl von Speicherzellen mit DS4 = 0 durch Speicherzellen des zweiten Typs 234 gebildet, die mit dem logischen Zustand „0“ assoziiert sind. Im Gegensatz zu der ersten, zweiten und dritten Verteilung 410, 420 und 430 wird die vierte Verteilung 440 bereitgestellt, indem die Steuergates der Speicherzellen 234 des zweiten Typs auf eine kleinere Lesespannung gesetzt werden als die vorbestimmte Lesespannung, die zum Lesen der logischen Zustände verwendet wird, die in den Zellen der ersten, zweiten und dritten Verteilung gespeichert sind. Dementsprechend weist die vierte Verteilung 440 ein Maximum für einen Zellenstrom auf, der bei 441 unter dem Maximum der dritten Verteilung 430 liegt, die auch durch Speicherzellen des zweiten Typs 134 gebildet wird, und ein Nachspann 442 der Verteilung in Richtung des Referenzstroms Iref erstreckt sich über den Referenzstrom Iref bei 406. Dementsprechend fließt Zellenstrom Icell2 durch die zweite Bitleitung 224, um durch den zweiten Leseverstärker 244 der Bitleitungsschaltung 206 erfasst zu werden. Der zweite Leseverstärker 244 vergleicht den von der zweiten Bitleitung 224 empfangenen Strom mit dem Referenzstrom Iref und gibt typischerweise ein digitales Signal DS2 = 1 aus. Unter Berücksichtigung aller Speicherzellen des zweiten Typs 234, die mit der Wortleitung gekoppelt sind, weisen einige jedoch einen Zellstrom Icell2 auf, der zu klein ist, um ein digitales Signal DS2 = 0 zu ergeben, d.h., um detektiert zu werden, den logischen Zustand „0“ zu repräsentieren. Somit baut sich die vierte Verteilung 440 auf und weist eine Spitze bei einem mittelmäßigen Zellenstrom Icell auf (siehe 4, gestrichelte Linie bei der Bezugszahl 441 auf der Abszisse 401). Der detektierte Zellenstrom repräsentiert in einigen Fällen, das heißt für Speicherzellen im Nachspannteil 442 der vierten Verteilung 440, jedoch inkorrekt den logischen Zustand „1“ für die Speicherzellen 234 des zweiten Typs.
  • Weiter mit Bezug auf 4 sind beim Vergleich von Zellenströmen, die in dem ersten Beispiel bereitgestellt werden, mit Zellenströmen, die in dem zweiten Beispiel bereitgestellt werden, die Spitze 411 der ersten Verteilung und die Spitze 421 der zweiten Verteilung um eine Zellenstromdifferenz des ersten Typs beabstandet (siehe 4, Linie bei der Bezugszahl 416). Beim Vergleich von Zellenströmen, die in dem dritten Beispiel bereitgestellt werden, mit Zellenströmen, die in dem ersten Beispiel bereitgestellt werden, sind die Spitze 431 der dritten Verteilung und die Spitze 411 der ersten Verteilung um eine kleinere Zellenstromdifferenz beabstandet, wobei die dritte Verteilung dem Referenzstrom Iref näher kommt. Beim Vergleich der Zellenstromdifferenz 416 des ersten Typs mit der Zellenstromdifferenz 436 des zweiten Typs ist die Letztere kleiner als die Erstere, da die Schwellenspannung VTH2 der Speicherzelle 234 des zweiten Typs kleiner als die Schwellenspannung VTH1 der Speicherzelle des ersten Typs ist, d.h. VTH2 < VTH1. Mindestens eine Auswirkung kann deshalb darin bestehen, dass, falls eine Wortleitungsspannung VWL kleiner ist als sie es sein sollte, eine Wahrscheinlichkeit, dass die Speicherzelle 234 des zweiten Typs ein Signal DS2 = 1 anstelle von DS2 = 0 bereitstellt, größer ist als eine Wahrscheinlichkeit, dass die Speicherzelle 232 des ersten Typs ein Signal DS1 = 1 anstelle von DS1 = 0 bereitstellt. Wenn zum Beispiel die Steuerschaltung 205 eine Analyse an der vierten Verteilung durchführt, die während eines gewöhnlichen Betriebs der Speicherschaltung 202 erhalten wird, und bestimmt, dass die Verteilung gegenüber Iref verschoben ist, kann dann bei mindestens einigen Implementierungen die Verschiebung als eine Anzeige für eine Fehlfunktion in dem Leitungstreiber 214 oder der Wortleitung 204 interpretiert werden. Somit kann die Speicherzelle 234 des zweiten Typs als ein Frühanzeiger für eine Verringerung der Leistungsfähigkeit dienen.
  • Die hier mit Bezug auf das Detektieren einer Lesespannung beschriebenen Techniken, die unter der vorbestimmten Lesespannung liegt, können auch verwendet werden, um eine Detektion einer Lesespannung zu ermöglichen, die größer als die vorbestimmte Lesespannung ist. Bei einer alternativen Implementierung kann die Speicherzelle des zweiten Typs dafür ausgelegt werden, den zweiten logischen Zustand „1“ zu repräsentieren, und kann zum Beispiel wie oben mit Bezug auf Flash-Speicherzellen beschrieben ausgelegt und/oder programmiert werden, um so die Verteilung des Zellenstroms Icell2, der den vorbestimmten logischen Zustand „1“ repräsentiert, in Richtung des Referenzzellenstroms Iref zu verschieben. Wenn eine zu hohe Lesespannung an das Steuergate der Speicherzellen des zweiten Typs angelegt wird, kann folglich der Nachspann der Verteilung in Richtung des Referenzzellenstroms Iref den Referenzzellenstrom überschreiten, d.h. einige Speicherzellen des zweiten Typs können als den ersten logischen Zustand „0“, der von dem vorbestimmten logischen Zustand „1“ verschieden ist, repräsentierend detektiert werden. Eine solche Detektion kann als eine Anzeige für eine zu hohe Lesespannung auf der Wortleitung verwendet werden und zum Beispiel weitere Verarbeitung nach sich ziehen, um Verlust von Daten zu vermeiden.
  • Bei einigen Ausführungsformen werden zusätzlich zu den Speicherzellen des zweiten Typs Speicherzellen des dritten Typs bereitgestellt und dafür ausgelegt, wie oben mit Bezug auf die Speicherzellen des zweiten Typs beschrieben verwendet zu werden. Die Speicherzellen des dritten Typs unterscheiden sich insofern von den Speicherzellen des zweiten Typs, als die Zellen funktional komplementär sind: Wie zum Beispiel oben mit Bezug auf die Figuren beschrieben, können die Speicherzellen des zweiten Typs dafür ausgelegt werden, eine Detektion einer Abnahme der Aktivierungs- oder Lesespannung auf der Wortleitung, mit der die Speicherzellen des zweiten Typs gekoppelt sind, zu ermöglichen, wobei die Detektion auf einer Aktivierungsspannung basiert, bei der die Speicherzellen des ersten Typs keine solche Angabe bereitstellen. Im Gegensatz dazu können die Speicherzellen des dritten Typs dafür ausgelegt werden, eine Detektion einer Zunahme der Aktivierungs- oder Lesespannung auf der Wortleitung, mit der die Speicherzellen des dritten Typs gekoppelt sind, zu ermöglichen, wobei die Detektion auf einer Aktivierungsspannung basiert, bei der die Speicherzellen des ersten Typs keine solche Angabe bereitstellen.
  • Die hier mit Bezug auf das Detektieren einer Differenz in einer Verteilung von Zellenstrom der Speicherzellen des zweiten Typs einer integrierten Speicherschaltung zwischen einer ersten Referenzverteilung, die zum Beispiel vor einer erstmaligen Verwendung der integrierten Speicherschaltung ermittelt wird, und einem späteren Zeitpunkt, möglicherweise Jahre nach der erstmaligen Verwendung, beschriebenen Techniken können auch zum Detektieren einer Änderungsrichtung der Aktivierungsspannung verwendet werden. Bei einigen Implementierungen wird an einem ersten Zeitpunkt eine erste Bestimmung der Verteilung von Zellenströmen von Speicherzellen des zweiten Typs durchgeführt und an einem zweiten Zeitpunkt nach dem ersten Zeitpunkt eine zweite Bestimmung der Verteilung von Zellenströmen von Speicherzellen des zweiten Typs durchgeführt. Eine Verschiebung der Verteilung zeigt eine Änderung der Aktivierungsspannung/Lesespannung, die Steuergates der Zellen zugeführt wird, an.
  • Während Verteilung von Zellenstrom Icell gemäß dem in 4 gezeigten beispielhaften Histogramm einem Erfassungsprofil eines beliebigen nichtflüchtigen Flash- oder resistiven Direktzugriffsspeichers (RAM) entsprechen kann, ist die Verteilung des Zellenstroms Icell nicht auf diese Art von Speicher beschränkt. Es versteht sich auch, dass die hier offenbarten Techniken nicht auf Anordnungen von Speicherzellen in einer Ebene beschränkt sind, sondern auch in einer dreidimensionalen Anordnung von Speicherzellen angewandt werden können. Zum Beispiel könnten die Techniken in dreidimensionalen resistiven Speicherarchitekturen implementiert werden.
  • Nun werden weitere Ausführungsformen und Implementierungen gemäß der Erfindung in verschiedenen Aspekten beschrieben.
  • In einem ersten Aspekt umfasst die Erfindung eine Speichereinheit, die mindestens einen Sektor von Speicherzellen umfasst. Bei einigen Ausführungsformen teilen sich die Speicherzellen des Sektors jeweils dieselbe Sektoradresse, die sich von der Adresse eines anderen Sektors in der Speichereinheit unterscheidet. Bei einigen Ausführungsformen umfasst der Sektor mindestens drei Leitungen. Bei einigen Ausführungsformen umfassen die drei Leitungen mindestens eine erste Wortleitung und mindestens eine erste Bitleitung.
  • Bei einigen Ausführungsformen sind die Speicherzellen dafür ausgelegt, in einen logischen Zustand versetzt zu werden, der einer binären Repräsentation durch mindestens ein Bit entspricht. Somit ist der logische Zustand ein logischer Zustand in einer Vielzahl von logischen Zuständen, die so viele logische Zustände umfassen, wie durch die binäre Repräsentation repräsentiert werden können. Bei einigen Ausführungsformen sind die Speicherzellen dafür ausgelegt, selektiv in einen einer Vielzahl von logischen Zuständen versetzt zu werden. Wenn die Speicherzelle zum Beispiel ein Bit speichern kann, kann die Speicherzelle selektiv auf einen von zwei logischen Zuständen „0“ und „1“ gesetzt werden. Wenn zum Beispiel die Speicherzelle zwei Bit speichern kann, kann die Speicherzelle selektiv auf einen von vier logischen Zuständen gesetzt werden, die in binärer Repräsentation „00“, „01“, „10“ und „11“ ausgedrückt werden. Jeder logische Zustand ist mit einer Repräsentation des logischen Zustands in der Speicherzelle assoziiert. Zum Beispiel kann in einer Floating-Gate-Transistorspeicherzelle eine erste vorbestimmte Ladungsmenge mit einem ersten logischen Zustand assoziiert sein, während eine zweite vorbestimmte Ladungsmenge mit einem zweiten logischen Zustand assoziiert sein kann. Insbesondere kann die erste vorbestimmte Ladungsmenge Setzen eines Zellen-Steuergates auf eine vorbestimmte Lesespannung und Messen von Zellen-Source-Drain-Strom als Reaktion auf die vorbestimmte Lesespannung assoziiert sein. Die Vielzahl von logischen Zuständen ist somit mit einer Vielzahl von Repräsentationen der Vielzahl von logischen Zuständen assoziiert.
  • Bei einigen Ausführungsformen umfasst die erste Vielzahl von logischen Zuständen eine größere Anzahl von Zuständen als die zweite Vielzahl von logischen Zuständen. Mindestens eine Auswirkung kann darin bestehen, dass die zweite Speicherzelle dafür gesetzt werden kann, einen vorbestimmten logischen Zustand zu repräsentieren, um so ein vorbestimmtes Differenzsignal bereitzustellen. Bei einigen Ausführungsformen wird die zweite Speicherzelle auf einen logischen Referenzzustand eingestellt, der hier auch als Zelle-programmiert-Zustand bezeichnet wird, der in der zweiten Vielzahl von logischen Zuständen ausgewählt wird. Bei einigen Ausführungsformen wird die zweite Speicherzelle dazu voreingestellt, einen logischen Binärzustand „1“ zu repräsentieren, der bei einigen Implementierungen nichtflüchtig ist. Mindestens eine Auswirkung kann darin bestehen, dass die zweite Speicherzelle auf eine vorbestimmte Zustandsrepräsentation gesetzt werden kann, auf die die erste Speicherzelle nicht gesetzt werden kann, falls zur Repräsentation desselben logischen Zustands.
  • In dem Sektor von Speicherzellen ist mindestens eine erste Speicherzelle dafür ausgelegt, selektiv eine erste Vielzahl von Zustandsrepräsentationen anzunehmen. Bei einigen Ausführungsformen ist eine zweite Speicherzelle dafür ausgelegt, selektiv eine zweite Vielzahl von Zustandsrepräsentationen anzunehmen. Die zweite Vielzahl von Zustandsrepräsentationen unterscheidet sich von der ersten Vielzahl von Zustandsrepräsentationen. Mindestens eine Auswirkung kann darin bestehen, dass ein selbes der ersten Speicherzelle und der zweiten Speicherzelle zugeführtes Aktivierungssignal verwendet werden kann, um ein Differenzsignal bereitzustellen. Bei einigen Ausführungsformen ist der Sektor dafür ausgelegt, das Differenzsignal auf der Basis einer Differenz der Repräsentation eines selben Zustands zwischen der ersten Vielzahl von Zustandsrepräsentationen und der zweiten Vielzahl von Zustandsrepräsentationen bereitzustellen.
  • In dem Sektor von Speicherzellen ist die erste Speicherzelle mit der ersten Wortleitung gekoppelt und mit der ersten Bitleitung gekoppelt. Bei einigen Ausführungsformen ist die erste Bitleitung dafür ausgelegt, einen ersten Zellenstrom zu leiten. Bei einigen Ausführungsformen ist die zweite Speicherzelle entweder mit der ersten Wortleitung oder der ersten Bitleitung gekoppelt, und die zweite Speicherzelle ist ferner mit der dritten Leitung gekoppelt.
  • Bei einigen Ausführungsformen ist mindestens eine erste Spannungsschwelle zum Trennen einer Repräsentation eines logischen Zustands von einer Repräsentation eines anderen logischen Zustands mit der ersten Vielzahl von Zustandsrepräsentationen assoziiert. Die erste Vielzahl von Zustandsrepräsentationen kann zum Beispiel bei einer gegebenen Aktivierungsspannung durch einen beliebigen Zellenstrom in einem Bereich von einem ersten Zellenstrom zu einem zweiten Zellenstrom bereitgestellt werden. Bei einigen Ausführungsformen ist mindestens eine zweite Spannungsschwelle zum Trennen einer Repräsentation eines logischen Zustands von einer Repräsentation eines anderen logischen Zustands mit der zweiten Vielzahl von Zustandsrepräsentationen assoziiert. Die zweite Vielzahl von Zustandsrepräsentationen kann zum Beispiel bei der gegebenen Aktivierungsspannung durch einen beliebigen Zellenstrom in einem Bereich von einem dritten Zellenstrom zu einem vierten Zellenstrom bereitgestellt werden. Bei einigen Ausführungsformen unterscheidet sich die mindestens eine zweite Spannungsschwelle von beliebigen der mindestens einen ersten Spannungsschwelle oder der dritte Zellenstrom und/oder der vierte Zellenstrom unterscheidet sich von dem ersten Zellenstrom und von dem zweiten Zellenstrom. Mindestens eine Auswirkung kann darin bestehen, dass die zweite Speicherzelle als Vergleichspunkt zum Ausführen von Leseoperationen verwendet werden kann. Wenn sich zum Beispiel das Ansprechverhalten der zweiten Speicherzelle auf eine Aktivierung der ersten Wortleitung im Hinblick auf Zellenstrom von einer Lesung zur anderen ändert, war die Aktivierungsspannung an einem Gate der Speicherzelle von der einen Lesung zu der anderen Lesung nicht dieselbe. Angesichts des Umstands, dass sich die zweite Schwellenspannung von der ersten Schwellenspannung unterscheidet, kann diese Änderung der Aktivierungsspannung am Gate an der zweiten Speicherzelle detektiert werden, während sie an der ersten Speicherzelle nicht detektiert wird. Eine zugrundeliegende Entwicklung, die zu der Änderung führte, kann sich später jedoch auch auf die erste Speicherzelle auswirken. Zukünftige Änderungen der Funktionalität der ersten Speicherzelle können somit durch Beobachtung der zweiten Speicherzellen antizipiert werden.
  • Bei einigen Ausführungsformen ist die dritte Leitung eine zweite Bitleitung. Bei einigen Ausführungsformen ist eine zweite Speicherzelle mit der ersten Wortleitung gekoppelt und mit der zweiten Bitleitung gekoppelt. Bei einigen Ausführungsformen ist die erste Wortleitung dafür ausgelegt, eine Spannung an der ersten Speicherzelle und an der zweiten Speicherzelle zu setzen. Bei einigen Ausführungsformen ist die zweite Bitleitung dafür ausgelegt, einen zweiten Speicherzellenstrom zu leiten. Mindestens eine Auswirkung kann darin bestehen, dass die zweite Bitleitung beim Testen einer Wortleitungsleistungsfähigkeit verwendet werden kann.
  • Bei einigen Ausführungsformen ist die dritte Leitung eine zweite Wortleitung. Bei einigen Ausführungsformen ist eine zweite Speicherzelle mit der ersten Bitleitung gekoppelt und mit der zweiten Wortleitung gekoppelt. Bei einigen Ausführungsformen ist die zweite Wortleitung dafür ausgelegt, eine zweite Spannung an der zweiten Speicherzelle zu setzen. Mindestens eine Auswirkung kann darin bestehen, dass die zweite Wortleitung beim Testen des Sektors, zum Beispiel einer Sektor-Treiberschaltungsleistungsfähigkeit, verwendet werden kann. Bei einigen Ausführungsformen ist die erste Bitleitung dafür ausgelegt, einen ersten Zellenstrom und einen zweiten Zellenstrom zu leiten.
  • Bei einigen Ausführungsformen ist die zweite Speicherzelle nichtflüchtig. Mindestens eine Auswirkung kann darin bestehen, dass der Referenzzustand über einen Zeitraum, in dem die Speicherschaltung mit Strom versorgt wird, hinaus bewahrt werden kann. Bei einigen Implementierungen ist somit die Repräsentation des logischen Zustands der zweiten Zelle niemals zu ändern. Der logische Zustand der zweiten Zelle kann als Referenz beim Betrieb des Sektors von Speicherzellen der Speichereinheit verwendet werden. Wenn Lesen des Zustands der zweiten Speicherzelle einen logischen Zustand bereitstellt, der sich von dem vorprogrammierten logischen Zustand der zweiten Speicherzelle, der niemals zu ändern ist, unterscheidet, kann dieses Ergebnis eine Fehlfunktion zum Beispiel eines Sektortreibers, eines Wortleitungstreibers, einer Wortleitung oder einer anderen Komponente der Speicherschaltung anzeigen. Dementsprechend können Maßnahmen getroffen werden, um Verlust von in anderen Speicherzellen der Speicherschaltung gespeicherten Daten zu vermeiden. Insbesondere können andere Speicherzellen, von denen erwartet wird, dass die angegebene Fehlfunktion sie bald beeinträchtigt, aus diesen anderen Speicherzellen evakuiert werden, um an einer anderen Stelle gespeichert zu werden, je nach Fall in anderen nichtbeeinträchtigten Speicherzellen desselben Sektors, derselben Speicherschaltung oder an einer anderen Stelle, zum Beispiel auf einem Sicherungs-Speichermedium.
  • Die vorliegende Beschreibung beschreibt in einem zweiten Aspekt gemäß einigen Ausführungsformen eine Vorrichtung, die eine Verarbeitungseinheit, die zum Verarbeiten von Datensignalen ausgelegt ist, und eine mit der Verarbeitungseinheit gekoppelte Speichereinheit umfasst. Die Speichereinheit umfasst mindestens einen Sektor von Speicherzellen. Bei einigen Ausführungsformen ist die Speichereinheit mit der Verarbeitungseinheit integriert, zum Beispiel als eingebetteter Speicher in einem Mikroprozessor. Der mindestens eine Sektor umfasst eine erste Speicherzelle und eine zweite Speicherzelle. Bei einigen Ausführungsformen ist die erste Speicherzelle dafür ausgelegt, selektiv eine erste Vielzahl von Zustandsrepräsentationen anzunehmen. Bei einigen Ausführungsformen ist eine zweite Speicherzelle dafür ausgelegt, selektiv eine zweite Vielzahl von Zustandsrepräsentationen anzunehmen. Bei einigen Ausführungsformen unterscheidet sich die zweite Vielzahl von Zustandsrepräsentationen von der ersten Vielzahl von Zustandsrepräsentationen. Die Verarbeitungseinheit ist dafür ausgelegt, die erste Speicherzelle auf der Basis eines detektierten logischen Zustands der zweiten Zelle zu steuern.
  • Wie oben beschrieben, zum Beispiel mit Bezug auf die Erfindung in dem ersten Aspekt, unterscheidet sich bei einigen Ausführungsformen die zweite Vielzahl von Zustandsrepräsentationen von der ersten Vielzahl von Zustandsrepräsentationen. Mindestens eine Auswirkung kann darin bestehen, dass die zweite Speicherzelle dafür gesetzt werden kann, einen vorbestimmten Zustand zu repräsentieren. Bei einigen Ausführungsformen ist die Verarbeitungseinheit dafür ausgelegt, Signale auf der Basis eines vorbestimmten logischen Zustands der zweiten Zelle der zweiten Vielzahl von Zuständen zu verarbeiten. Mindestens eine Auswirkung kann darin bestehen, dass ein selbes der ersten Speicherzelle und der zweiten Speicherzelle zugeführtes Signal verwendet werden kann, um ein Differenzsignal bereitzustellen, das eine Differenz des durch die erste Speicherzelle repräsentierten logischen Zustands und des durch die zweite Speicherzelle repräsentierten logischen Zustands widerspiegelt.
  • Bei einigen Implementierungen ist mindestens eine erste Spannungsschwelle zum Trennen einer Repräsentation eines logischen Zustands von einer Repräsentation von einem anderen logischen Zustand mit der ersten Vielzahl von Zustandsrepräsentationen assoziiert. Bei einigen Implementierungen ist mindestens eine zweite Spannungsschwelle zum Trennen einer Repräsentation eines logischen Zustands von einer Repräsentation von einem anderen logischen Zustand mit der zweiten Vielzahl von Zustandsrepräsentationen assoziiert. Bei einigen Implementierungen unterscheidet sich die mindestens eine zweite Spannungsschwelle von beliebigen der mindestens einen ersten Spannungsschwelle. Mindestens eine Auswirkung kann darin bestehen, eine Frühwarndetektion von Fehlfunktion in dem Sektor zu ermöglichen, zum Beispiel wenn eine Wortleitung dem Gate der zweiten Speicherzelle eine unzureichende Spannung zuführt. Da ein Nichtausreichendsein dazu führt, dass die Schwellenspannung nicht erzielt wird und ein von der zweiten Speicherzelle gelesener logischer Zustand nicht mit dem logischen Zustand vereinbar ist, auf den die zweite Speicherzelle programmiert wurde.
  • Bei einigen Ausführungsformen umfasst die zweite Vielzahl von Zustandsrepräsentationen eine größere Anzahl von Zuständen der ersten Vielzahl von Zustandsrepräsentationen. Bei einigen Ausführungsformen wird die zweite Speicherzelle auf eine in der zweiten Vielzahl von Zustandsrepräsentationen ausgewählte Referenz-Zustandsrepräsentation voreingestellt.
  • Bei einigen Ausführungsformen ist die zweite Speicherzelle nichtflüchtig. Mindestens eine Auswirkung kann darin bestehen, dass der Referenzzustand über eine Periode der Stromversorgung der Speicherschaltung hinaus bewahrt werden kann. Bei einigen Ausführungsformen umfasst der mindestens eine Sektor der Speichereinheit mindestens drei Leitungen. Bei einigen Ausfüh-rungsformen umfassen die drei Leitungen mindestens eine erste Wortleitung und mindestens eine erste Bitleitung. Bei einigen Ausführungsformen ist die erste Speicherzelle mit der ersten Wortleitung und mit der ersten Bitleitung gekoppelt. Bei einigen Ausführungsformen ist die erste Bitleitung dafür ausgelegt, einen ersten Zellenstrom zu leiten. Bei einigen Ausführungsformen ist die zweite Speicherzelle mit der dritten Leitung gekoppelt.
  • Bei einigen Ausführungsformen ist die dritte Leitung eine zweite Bitleitung. Bei einigen Ausführungsformen ist die zweite Speicherzelle mit der ersten Wortleitung und der zweiten Bitleitung gekoppelt. Bei einigen Ausführungsformen ist die erste Wortleitung dafür ausgelegt, eine Spannung an der ersten Speicherzelle und an der zweiten Speicherzelle zu setzen. Bei einigen Ausführungsformen ist die zweite Bitleitung dafür ausgelegt, einen zweiten Zellstrom zu leiten.
  • Bei einigen Ausführungsformen ist die dritte Leitung eine zweite Wortleitung. Bei einigen Ausführungsformen ist eine zweite Speicherzelle mit der zweiten Wortleitung und mit der ersten Bitleitung gekoppelt. Bei einigen Ausführungsformen ist die zweite Wortleitung dafür ausgelegt, eine zweite Spannung an der zweiten Speicherzelle zu setzen. Bei einigen Ausführungsformen ist die erste Bitleitung dafür ausgelegt, einen ersten Zellenstrom und einen zweiten Zellenstrom zu leiten.
  • In einem dritten Aspekt umfasst die Erfindung ein Verfahren zum Betrieb eines Speichereinheitsektors. Der Sektor umfasst eine erste Speicherzelle, eine zweite Speicherzelle und mindestens drei Leitungen. Die drei Leitungen umfassen mindestens eine erste Wortleitung und mindestens eine erste Bitleitung. Das Verfahren umfasst Erfassen eines ersten Zellenstroms als Reaktion auf ein erstes Wortleitungs-Aktivierungssignal und Erfassen eines zweiten Zellenstroms als Reaktion auf ein zweites Wortleitungs-Aktivierungssignal. Ferner umfasst das Verfahren auf der Basis einer Differenz zwischen dem ersten Zellenstrom und dem zweiten Zellenstrom Ableiten von Daten, die eine Differenz zwischen einem logischen Zustand der ersten Speicherzelle und einem zweiten logischen Zustand der zweiten Speicherzelle repräsentieren. Bei einigen Implementierungen umfasst das Verfahren Verwenden der Daten zum Ableiten von Wortleitungs-Statusinformationen. Bei einigen Ausführungsformen ist die erste Speicherzelle dafür ausgelegt, selektiv eine erste Vielzahl von Zustandsrepräsentationen anzunehmen, während die zweite Speicherzelle dafür ausgelegt ist, selektiv eine zweite Vielzahl von Zustandsrepräsentationen anzunehmen. Die zweite Vielzahl von Zustandsrepräsentationen unterscheidet sich von der ersten Vielzahl von Zustandsrepräsentationen. Bei einigen Implementierungen umfasst das Verfahren ferner Setzen der ersten Speicherzelle, um eine der ersten Vielzahl von Zustandsrepräsentationen anzunehmen. Bei einigen Ausführungsformen umfasst das Verfahren Setzen der zweiten Speicherzelle dafür, eine andere der zweiten Vielzahl von Zustandsrepräsentationen anzunehmen. Bei einigen Ausführungsformen repräsentieren die erste Zustandsrepräsentation und die zweite Zustandsrepräsentation beide einen selben logischen Zustand, wie etwa „1“. Bei einigen Implementierungen umfasst das Verfahren Ansteuern der Wortleitung auf der Basis der Wortleitungs-Statusinformationen.
  • In einem vierten Aspekt umfasst die Erfindung ein Verfahren zum Steuern eines Sektors einer Speichereinheit. Der Sektor umfasst eine erste Speicherzelle, eine zweite Speicherzelle, eine erste Bitleitung, eine erste Wortleitung und eine zweite Wortleitung. Bei einigen Ausführungsformen ist die erste Speicherzelle dafür ausgelegt, selektiv eine erste Vielzahl von Zustandsrepräsentationen anzunehmen, die mit einer vorbestimmten Anzahl von Bit assoziiert sind, und die erste Speicherzelle ist dafür ausgelegt, wenn sie auf einen ersten Spannungspegel gesetzt ist, einen ersten Zellenstrom bereitzustellen, der einen logischen Zustand der ersten Zelle repräsentiert. Bei einigen Ausführungsformen ist die zweite Speicherzelle dafür ausgelegt, selektiv eine zweite Vielzahl von Zustandsrepräsentationen anzunehmen, die sich von der ersten Vielzahl von Zustandsrepräsentationen unterscheidet, wobei die zweite Speicherzelle auf eine vorbestimmte der zweiten Vielzahl von Zustandsrepräsentationen gesetzt wird und wobei die zweite Speicherzelle dafür ausgelegt ist, einen zweiten Zellenstrom bereitzustellen, der einen logischen Zustand der zweiten Zelle repräsentiert. Bei einigen Implementierungen umfasst das Verfahren Setzen der zweiten Wortleitung auf einen zweiten Spannungspegel und Erfassen eines ersten Erfassungsstroms, Setzen der zweiten Wortleitung auf einen dritten Spannungspegel und Erfassen eines zweiten Erfassungsstroms und Ableiten von Daten, die den Sektorstatus repräsentieren, auf der Basis des ersten Erfassungsstroms und des zweiten Erfassungsstroms. Bei einigen Implementierungen umfasst das Verfahren ferner Steuern des ersten Spannungspegels auf der Basis der Daten des Sektorstatus.
  • Im Allgemeinen können die hier beschriebenen Ausführungsformen als ein Computerprogrammprodukt mit einem Programmcode implementiert werden, wobei der Programmcode wirkt, um eines der Verfahren auszuführen, wenn das Computerprogrammprodukt auf einem Computer läuft. Der Programmcode kann zum Beispiel auf einem maschinenlesbaren Träger gespeichert werden. Bei einigen Ausführungsformen kann man mit einer programmierbaren Logikvorrichtung (zum Beispiel einem am Einsatzort programmierbaren Gatearray) einige oder alle der Funktionalitäten der hier beschriebenen Verfahren ausführen. Bei einigen Ausführungsformen kann ein am Einsatzort programmierbares Gatearray mit einem Mikroprozessor zusammenwirken, um eines der hier beschriebenen Verfahren auszuführen. Im Allgemeinen können die Verfahren durch eine beliebige Hardwarevorrichtung ausgeführt werden. Die offenbarten Anordnungen können teilweise oder ganz in Hardware unter Verwendung von Logikschaltungen oder VLSI-Entwurf implementiert werden. Anordnungen, Prozeduren und Protokolle der beschriebenen Implementierungen können auf einem Spezialcomputer, einem programmierten Mikroprozessor oder Mikrocontroller und peripheren integrierten Schaltungselement(en), einem ASIC oder einer anderen integrierten Schaltung, einem digitalen Signalprozessor, einer flash-baren Vorrichtung, einer festverdrahteten Elektronik- oder Logikschaltung, wie etwa einer Schaltung aus diskreten Elementen, einer programmierbaren Logikvorrichtung wie einem PLD, PLA, FPGA, PAL, einem Modem, einem Sender/Empfänger, einer beliebigen vergleichbaren Vorrichtung oder dergleichen implementiert werden.
  • Im vorliegenden Gebrauch beziehen sich im Verlauf der Beschreibung gleiche Ausdrücke auf gleiche Elemente. Es versteht sich, dass die Merkmale der verschiedenen Ausführungsformen, die hier beschrieben werden, miteinander kombiniert werden können, sofern es nicht spezifisch anders erwähnt wird. Die vorliegenden Implementierungen werden im Hinblick auf beispielhafte Ausführungsformen beschrieben. Es versteht sich jedoch, dass einzelne Aspekte der Implementierungen getrennt beansprucht werden können und ein oder mehrere der Merkmale der verschiedenen Ausführungsformen kombiniert werden können.
  • Die Erfinder beabsichtigen, dass die beschriebenen beispielhaften Ausführungsformen/Implementierungen hauptsächlich Beispiele sind. Die Erfinder beabsichtigen nicht, dass diese beispielhaften Ausführungsformen/Implementierungen den Schutzumfang der angefügten Ansprüche beschränken. Stattdessen haben die Erfinder in Betracht gezogen, dass die beanspruchte Erfindung auch auf andere Weisen und in Verbindung mit anderen derzeitigen oder zukünftigen Technologien realisiert und implementiert werden könnte. Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute deshalb erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll jegliche Anpassungen oder Abwandlungen der hier besprochenen spezifischen Ausführungsformen abdecken. In einigen Fällen werden wohlbekannte Merkmale weggelassen oder vereinfacht, um die Beschreibung der beispielhaften Implementierungen zu klären. Obwohl hier im Wesentlichen eine Speichereinheit mit Bezug auf einen Sektor beschrieben wird, versteht sich insbesondere, dass die Speichereinheit mehr als einen Sektor umfassen kann. Obwohl hier ein Sektor im Wesentlichen mit Bezug auf drei Speicherzellen beschrieben wird, versteht sich ferner, dass der Sektor vielmehr Speicherzellen umfassen kann, so wie es in der Technik bekannt ist. Während zum Beispiel der Speichersektor weit über einhundert Spalten von ersten Bitleitungen und mehr als ein Dutzend zweite Bitleitungen und weit über einhundert Wortleitungen umfassen kann, wobei jeder Schnittpunkt von Wortleitung und Bitleitung mit einer anderen Speicherzelle, die an diesen Knoten gekoppelt ist, assoziiert ist, wobei Speicherzellen des ersten Typs mit den Wortleitungen und mit den ersten Bitleitungen gekoppelt sind, wohingegen Speicherzellen des zweiten Typs mit den Wortleitungen und mit den zweiten Bitleitungen gekoppelt sind. Gleichermaßen wenn der Speichersektor weit über einhundert erste Wortleitungen und weit über ein Dutzend zweite Wortleitungen umfassen kann.
  • Im vorliegenden Gebrauch bedeutet das Wort „beispielhaft“ als ein Beispiel, ein Einzelfall oder eine Veranschaulichung dienend. Jeder hier als „beispielhaft“ beschriebene Aspekt oder Entwurf soll nicht unbedingt als gegenüber anderen Aspekten oder Entwürfen bevorzugt oder vorteilhaft aufgefasst werden. Das Wort beispielhaft soll stattdessen Konzepte und Techniken auf konkrete Weise präsentieren. Zum Beispiel kann sich der Ausdruck „Techniken“ auf eine oder mehrere Vorrichtungen, Geräte, Systeme, Verfahren, Herstellungsartikel und/oder computerlesbare Anweisungen beziehen, je nachdem, wie es durch den hier beschriebenen Kontext angegeben wird.
  • Im vorliegenden Gebrauch sollten die Artikel „ein“ und „eine“ im Allgemeinen als „eines oder mehrere“ bedeutend aufgefasst werden, sofern es nicht anderweitig oder deutlich aus dem Kontext spezifiziert wird, das er sich auf eine Singularform bezieht.
  • Im vorliegenden Gebrauch können die Ausdrücke „gekoppelt“ und „verbunden“ verwendet worden sein, um zu beschreiben, wie verschiedene Elemente angeschaltet sind. Sofern es nicht ausdrücklich anderweitig angegeben oder zumindest suggeriert wird, kann eine solche beschriebene Anschaltung verschiedener Elemente entweder direkt oder indirekt sein.
  • Im vorliegenden Gebrauch sind die Ausdrücke „aufweisen“, „enthalten“, „einschließen“, „mit“ oder Varianten davon und ähnliche Ausdrücke offenendige Ausdrücke, die einschließend sein sollen. Diese Ausdrücke geben die Anwesenheit angegebener Elemente oder Merkmale an, schließen aber zusätzliche Elemente oder Merkmale nicht aus.
  • Im vorliegenden Gebrauch werden die Ausdrücke „bestimmen“, „berechnen“ und „errechnen“ und Varianten davon austauschbar verwendet und umfassen eine beliebige Art von Methodologie, Prozess, mathematischer Operation oder Technik.
  • Im vorliegenden Gebrauch werden auch Ausdrücke wie „erstes“, „zweites“ und dergleichen verwendet, um verschiedene Elemente, Regionen, Abschnitte usw. zu beschreiben, und sollen auch nicht einschränkend sein.

Claims (19)

  1. Speichereinheit (100), die einen Sektor von Speicherzellen umfasst, wobei der Sektor eine erste Speicherzelle (132), die dafür ausgelegt ist, selektiv eine Zustandsrepräsentation einer ersten Vielzahl von Zustandsrepräsentationen (320) anzunehmen, und eine zweite Speicherzelle (134), die dafür ausgelegt ist, selektiv mindestens eine einer zweiten Vielzahl von Zustandsrepräsentationen (340) anzunehmen, umfasst, - wobei sich die zweite Vielzahl von Zustandsrepräsentationen (340) von der ersten Vielzahl von Zustandsrepräsentationen (320) unterscheidet, und - wobei die zweite Speicherzelle (134) auf eine in der zweiten Vielzahl von Zustandsrepräsentationen (340) ausgewählte Referenzrepräsentation voreingestellt wird, um einen vorbestimmten logischen Zustand zu repräsentieren.
  2. Speichereinheit (100) nach Anspruch 1, - wobei der Sektor eine erste Wortleitung, eine erste Bitleitung und eine dritte Leitung umfasst; und - wobei die erste Speicherzelle mit der ersten Wortleitung gekoppelt und mit der ersten Bitleitung gekoppelt ist, die zweite Speicherzelle entweder mit der ersten Wortleitung oder der ersten Bitleitung gekoppelt ist und die zweite Speicherzelle ferner mit der dritten Leitung gekoppelt ist.
  3. Speichereinheit nach Anspruch 2, wobei die dritte Leitung eine zweite Bitleitung ist.
  4. Speichereinheit nach Anspruch 2, wobei die dritte Leitung eine zweite Wortleitung ist.
  5. Speichereinheit (100) nach einem der vorhergehenden Ansprüche, - wobei mindestens eine erste Spannungsschwelle, die eine Repräsentation eines logischen Zustands von einer Repräsentation eines anderen logischen Zustands trennt, mit der ersten Vielzahl von Zustandsrepräsentationen (320) assoziiert ist, wobei mindestens eine zweite Spannungsschwelle, die eine Repräsentation des einen logischen Zustands von einer Repräsentation des anderen logischen Zustands trennt, mit der zweiten Vielzahl von Zustandsrepräsentationen (340) assoziiert ist und - wobei die mindestens eine zweite Spannungsschwelle von der mindestens einen ersten Spannungsschwelle verschieden ist.
  6. Speichereinheit (100) nach einem der vorhergehenden Ansprüche, wobei die erste Vielzahl von Zustandsrepräsentationen (320) eine größere Anzahl von logischen Zuständen als die zweite Vielzahl von Zustandsrepräsentationen (340) repräsentiert.
  7. Speichereinheit (100) nach einem der vorhergehenden Ansprüche,wobei die erste Speicherzelle (132) und die zweite Speicherzelle (134) mit einem Steuerknoten versehen sind und dafür ausgelegt sind, logische Zustände durch eine Menge an Zellenstrom als Reaktion auf eine dem Steuerknoten zugeführte Lesespannung zu repräsentieren, - wobei einer von mindestens zwei logischen Zuständen dadurch repräsentiert wird, dass die Menge an erstem Speicherzellenstrom null ist, während jeder Strom einschließlich und über einem vorbestimmten von null verschiedenen Minimalstrom einen zweiten der mindestens zwei logischen Zustände repräsentiert, und - wobei sich die zweite Vielzahl von Zustandsrepräsentationen (340) von der ersten Vielzahl von Zustandsrepräsentationen (320) in einer vorbestimmten Schwellenspannung an einem Bereich von Lesespannungen, die bewirken, dass der jegliche Strom fließt, unterscheidet.
  8. Speichereinheit (100) nach einem der vorhergehenden Ansprüche, wobei die zweite Speicherzelle (134) nichtflüchtig ist.
  9. Vorrichtung, die eine Verarbeitungseinheit und eine mit der Verarbeitungseinheit gekoppelte Speichereinheit (100, 200) umfasst, wobei die Speichereinheit (100, 200) einen Sektor von Speicherzellen (102, 202) umfasst, - wobei eine erste Speicherzelle (132, 232) dafür ausgelegt ist, selektiv eine erste Vielzahl von Zustandsrepräsentationen (320) anzunehmen, und eine zweite Speicherzelle (134, 234, 274) dafür ausgelegt ist, selektiv eine zweite Vielzahl von Zustandsrepräsentationen (340) anzunehmen, - wobei sich die zweite Vielzahl von Zustandsrepräsentationen (340) von der ersten Vielzahl von Zustandsrepräsentationen (320) unterscheidet, - wobei die Verarbeitungseinheit dafür ausgelegt ist, die erste Speicherzelle (132, 232) auf der Basis eines detektierten logischen Zustands der zweiten Zelle (134, 234, 274) zu steuern, und - wobei die zweite Zelle (134, 234, 274) auf einen logischen Referenzzustand voreingestellt wird.
  10. Vorrichtung nach Anspruch 9, - wobei mindestens eine erste Spannungsschwelle, die eine Repräsentation eines logischen Zustands von einer Repräsentation eines anderen logischen Zustands trennt, mit der ersten Vielzahl von Zustandsrepräsentationen (320) assoziiert ist, wobei mindestens eine zweite Spannungsschwelle, die eine Repräsentation eines logischen Zustands von einer Repräsentation eines anderen logischen Zustands trennt, mit der zweiten Vielzahl von Zustandsrepräsentationen (340) assoziiert ist und - wobei die mindestens eine zweite Spannungsschwelle von beliebigen der mindestens einen ersten Spannungsschwelle verschieden ist.
  11. Vorrichtung nach einem der Ansprüche 9 oder 10, wobei die zweite Vielzahl von Zustandsrepräsentationen (340) eine größere Anzahl von Zustandsrepräsentationen als die erste Vielzahl von Zustandsrepräsentationen (320) umfasst.
  12. Vorrichtung nach einem der Ansprüche 9 bis 11, wobei die zweite Speicherzelle nichtflüchtig ist.
  13. Vorrichtung nach einem der Ansprüche 9 bis 12, wobei der Sektor eine erste Wortleitung, eine erste Bitleitung und eine dritte Leitung umfasst, wobei die erste Speicherzelle mit der ersten Wortleitung und mit der ersten Bitleitung gekoppelt ist und wobei die zweite Speicherzelle mit der ersten Wortleitung oder der ersten Bitleitung und mit der dritten Leitung gekoppelt ist.
  14. Vorrichtung nach Anspruch 13, wobei die dritte Leitung eine zweite Bitleitung oder eine zweite Wortleitung ist.
  15. Verfahren zum Betrieb eines Speichereinheitsektors, wobei der Sektor eine erste Speicherzelle (132, 232) und eine zweite Speicherzelle (134, 234, 274), eine erste Wortleitung (110, 210), eine erste Bitleitung (122, 124, 222) und eine zweite Bitleitung (224) umfasst, wobei die zweite Zelle (134, 234, 274) auf einen logischen Referenzzustand voreingestellt wird, wobei das Verfahren Folgendes umfasst: - Erfassen eines ersten Zellenstroms als Reaktion auf ein erstes Wortleitungs-Aktivierungssignal; - Erfassen eines zweiten Zellenstroms als Reaktion auf ein zweites Wortleitungs-Aktivierungssignal; und - Ableiten von Daten, die eine Differenz zwischen einem ersten logischen Zustand der ersten Zelle (132, 232) und einem zweiten logischen Zustand der zweiten Speicherzelle (134, 234, 274) repräsentieren, auf der Basis einer Differenz zwischen dem ersten Zellenstrom und dem zweiten Zellenstrom und - Verwenden der Daten zum Ableiten von Wortleitungs-Statusinformationen.
  16. Verfahren nach Anspruch 15, - wobei die erste Speicherzelle (132, 232) dafür ausgelegt ist, selektiv eine erste Vielzahl von Zustandsrepräsentationen (320) anzunehmen, und wobei die zweite Speicherzelle (134, 234, 274) dafür ausgelegt ist, selektiv eine zweite Vielzahl von Zustandsrepräsentationen (340) anzunehmen, wobei sich die zweite Vielzahl von Zustandsrepräsentationen (340) von der ersten Vielzahl von Zustandsrepräsentationen (320) unterscheidet, - wobei das Verfahren Folgendes umfasst: - Setzen der ersten Speicherzelle (132, 232) dafür, eine der ersten Vielzahl von Zustandsrepräsentationen (320) anzunehmen, Setzen der zweiten Speicherzelle (134, 234, 274) dafür, eine andere der zweiten Vielzahl von Zustandsrepräsentationen (340) anzunehmen.
  17. Verfahren nach einem der Ansprüche 15 oder 16, umfassend: - Ansteuern der Wortleitung auf der Basis der Wortleitungs-Statusinformationen.
  18. Verfahren zum Steuern eines Sektors einer Speichereinheit, wobei der Sektor eine erste Speicherzelle (232), eine zweite Speicherzelle (234, 274), eine erste Bitleitung (222), eine erste Wortleitung (210) und eine zweite Wortleitung (260) umfasst, - wobei die erste Speicherzelle (232) dafür ausgelegt ist, selektiv eine erste Vielzahl von Zustandsrepräsentationen (320) anzunehmen, die mit einer vorbestimmten Anzahl von Bit assoziiert sind, und wobei die erste Speicherzelle (232) dafür ausgelegt ist, wenn sie auf einen ersten Spannungspegel gesetzt wird, einen ersten Zellenstrom bereitzustellen, der einen logischen Zustand der ersten Zelle (232) repräsentiert, und - wobei die zweite Speicherzelle (234, 274) dafür ausgelegt ist, selektiv eine zweite Vielzahl von Zustandsrepräsentationen (340) anzunehmen, die sich von der ersten Vielzahl von Zustandsrepräsentationen (320) unterscheidet, wobei die zweite Speicherzelle (234, 274) auf eine vorbestimmte der zweiten Vielzahl von Zustandsrepräsentationen (340) gesetzt wird und wobei die zweite Speicherzelle (232) dafür ausgelegt ist, einen zweiten Zellenstrom bereitzustellen, der einen logischen Zustand der zweiten Zelle (234, 274) repräsentiert; - wobei das Verfahren Folgendes umfasst: - Setzen der zweiten Wortleitung auf einen zweiten Spannungspegel und Erfassen eines ersten Erfassungsstroms, - Setzen der zweiten Wortleitung (260) auf einen dritten Spannungspegel und Erfassen eines zweiten Erfassungsstroms, - Ableiten von Daten, die den Sektorstatus repräsentieren, auf der Basis des ersten Erfassungsstroms und des zweiten Erfassungsstroms.
  19. Verfahren nach Anspruch 18, ferner umfassend: - Steuern des ersten Spannungspegels auf der Basis der Daten des Sektorstatus.
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