KR102641773B1 - 메모리 회로 및 메모리 회로 테스트 방법 - Google Patents

메모리 회로 및 메모리 회로 테스트 방법 Download PDF

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Abstract

3 차원(3D) 메모리 셀 어레이를 테스트하는 방법은 3D 메모리 셀 어레이의 각각의 층의 메모리 셀에 데이터를 기록하는 단계, 3D 메모리 셀 어레이의 적어도 제 1 기둥에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계, 판독 동작에 응답하여 3D 메모리 셀 어레이의 메모리 셀이 불량한지 여부를 결정하는 단계, 및 3D 메모리 셀 어레이의 메모리 셀이 불량하다는 결정에 응답하여 3D 메모리 셀 어레이의 적어도 하나의 불량한 메모리 셀을 예비 메모리 셀로 대체하는 단계를 포함한다. 제 1 기둥은 3D 메모리 셀 어레이의 각각의 대응하는 층 상의 메모리 셀을 포함한다.

Description

메모리 회로 및 메모리 회로 테스트 방법 {METHOD OF TESTING A MEMORY CIRCUIT AND MEMORY CIRCUIT}
우선권 주장
본 출원은 2020년 5월 29일자에 출원된 미국 가출원 제 63/031,863 호의 이익을 주장하며, 이것의 내용은 그 전체가 참조로 본 명세서 내에 포함된다.
반도체 집적 회로(IC) 산업은 다양한 분야에서의 문제를 해결하기 위해 다양한 디지털 디바이스를 생산해 왔다. 메모리 매크로와 같은 일부 디지털 디바이스는 데이터 저장을 위해 구성된다. IC가 점점 더 작아지고 더 복잡해짐에 따라, 이러한 디지털 디바이스 내의 전도성 라인의 저항도 이러한 디지털 디바이스의 동작 전압과 전체 IC 성능에 영향을 미치게 된다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 메모리 회로의 회로도이다.
도 2는 일부 실시예들에 따른, 메모리 회로의 사시도이다.
도 3은 일부 실시예들에 따른, 메모리 셀의 회로도이다.
도 4는 일부 실시예들에 따른, 메모리 회로의 회로도이다.
도 5는 일부 실시예들에 따른, 메모리 회로의 회로도이다.
도 6은 일부 실시예들에 따른, 회로를 테스트하는 방법의 흐름도이다.
도 7은 일부 실시예들에 따른, 회로를 테스트하는 방법의 흐름도이다.
도 8은 일부 실시예들에 따른, 시스템의 개략도이다.
다음의 개시는 제공된 주제의 피처들을 구현하기 위한 상이한 실시예들 또는 예들을 제공한다. 컴포넌트, 물질, 값, 단계, 배열 등의 특정 예들은 본 개시를 단순화하기 위해 아래에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 다른 컴포넌트, 물질, 값, 단계, 배열 등이 고려된다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
일부 실시예들에 따르면, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법은 3D 메모리 셀 어레이의 각각의 층의 메모리 셀에 데이터를 동시에 기록하는 단계, 및 3D 메모리 셀 어레이의 각각의 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계를 포함한다.
일부 실시예들에서, 3D 메모리 셀 어레이를 테스트하는 방법은 판독 동작에 응답하여 3D 메모리 셀 어레이의 메모리 셀이 불량한지 여부를 결정하는 단계, 및 3D 메모리 셀 어레이의 메모리 셀이 불량하다는 결정에 응답하여 3D 메모리 셀 어레이의 적어도 하나의 불량한 메모리 셀을 예비 메모리 셀로 대체하는 단계를 더 포함한다.
일부 실시예들에서, 3D 메모리 셀 어레이의 각각의 층의 메모리 셀에 데이터를 동시에 기록함으로써, 3D 메모리 셀 어레이에 대한 테스트 시간이 다른 접근 방식에 비해 감소되어 테스트 효율이 향상된다.
일부 실시예들에서, 3D 메모리 셀 어레이의 각각의 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행함으로써, 3D 메모리 셀 어레이에 대한 테스트 시간이 다른 접근 방식에 비해 감소되어 테스트 효율이 향상된다.
도 1은 일부 실시예들에 따른, 메모리 회로(100)의 회로도이다. 도 1의 실시예에서, 메모리 회로(100)는 메모리 매크로이다.
메모리 회로(100)는 메모리 셀 어레이(102), X-디코더 회로(104), Y-디코더 회로(106) 및 판독 회로(108)를 포함한다. 메모리 셀 어레이(102)는 워드 라인(WL)에 의해 X-디코더 회로(104)에 결합된다. 메모리 셀 어레이(102)는 적어도 비트 라인(BL) 또는 소스 라인(SL)에 의해 Y-디코더 회로(106)에 결합된다. 메모리 셀 어레이(102)는 판독 회로(108)에 결합된다. 일부 실시들예에서, 메모리 셀 어레이(102)는 적어도 비트 라인(BL) 또는 소스 라인(SL)에 의해 판독 회로(108)에 결합된다.
메모리 셀 어레이(102)는 M 개의 행, C 개의 열 및 F 개의 층을 갖는 3 차원(3D) 메모리 셀 어레이를 포함하며, 여기서 M, C 및 F는 양의 정수이다(도 2에 도시됨).
메모리 셀 어레이(102)는 메모리 셀 어레이(102a) 및 예비 메모리 셀 어레이(102b)를 포함한다. 메모리 셀 어레이(102a)는 하나 이상의 층 상에 하나 이상의 행 및 하나 이상의 열의 메모리 셀을 포함한다. 예비 메모리 셀 어레이(102b)는 하나 이상의 층 상에 하나 이상의 행 및 하나 이상의 열의 예비 메모리 셀을 포함한다. 일부 실시예들에서, 예비 메모리 셀은 리던던트 메모리 셀이다. 일부 실시예들에서, 예비 메모리 셀은 데이터를 저장하지 않도록 초기에 구성되지만, 나중에 데이터를 저장하도록 변경될 수 있다. 예를 들어, 일부 실시예들에서, 예비 메모리 셀은 메모리 셀 어레이(102)의 테스트 전에 데이터를 저장하지 않도록 초기에 구성된다. 일부 실시예들에서, 메모리 셀 어레이(102)의 테스트 후에, 하나 이상의 예비 메모리 셀은 테스트에 실패한 하나 이상의 대응하는 메모리 셀을 대체하고, 따라서 데이터를 저장하도록 구성된다.
메모리 셀 어레이(102a)는 간결함과 설명의 용이함을 위해 판독 회로(108)에 결합된 단일 메모리 셀(102a1)로 도시된다. 그러나, 메모리 셀 어레이(102a)의 각각의 메모리 셀 및 예비 메모리 셀 어레이(102b)의 각각의 예비 메모리 셀은 판독 회로(108)에 결합된다. 일부 실시예들에서, 메모리 셀 어레이(102a)의 각각의 메모리 셀은 적어도 대응하는 소스 라인 또는 대응하는 비트 라인에 의해 판독 회로(108)에 결합되고, 예비 메모리 셀 어레이(102b)의 각각의 예비 메모리 셀은 적어도 대응하는 소스 라인 또는 대응하는 비트 라인에 의해 판독 회로(108)에 결합된다.
일부 실시예들에서, 메모리 셀 어레이(102a)의 각각의 메모리 셀은 1 비트의 데이터를 저장하도록 구성된다. 일부 실시예들에서, 메모리 셀 어레이(102a)의 각각의 메모리 셀은 1 비트 이상의 데이터를 저장하도록 구성된다. 일부 실시예들에서, 예비 메모리 셀 어레이(102b)의 각각의 예비 메모리 셀은 1 비트의 데이터를 저장하도록 구성될 수 있다. 일부 실시예들에서, 예비 메모리 셀 어레이(102b)의 각각의 예비 메모리 셀은 1 비트 이상의 데이터를 저장하도록 구성될 수 있다.
일부 실시예들에서, 메모리 셀 어레이(102)는 비휘발성 랜덤 액세스 메모리(non-volatile random-access memory; NVRAM) 어레이이다. 일부 실시예들에서, 메모리 셀 어레이(102)의 각각의 메모리 셀은 FLASH 메모리 셀에 대응한다. 일부 실시예들에서, 메모리 셀 어레이(102)의 각각의 메모리 셀은 NOR 메모리 셀에 대응한다. 일부 실시예들에서, 메모리 셀 어레이(102)의 각각의 메모리 셀은 NAND 메모리 셀에 대응한다.
메모리 셀 어레이(102)의 상이한 유형의 메모리 셀이 본 개시의 고려되는 범위 내에 있다. 예를 들어, 일부 실시예들에서, 메모리 셀 어레이(102)의 각각의 메모리 셀은 자기 저항 랜덤 액세스 메모리(magneto-resistive random-access memory; MRAM)이다. 일부 실시예들에서, 메모리 셀 어레이(102)의 각각의 메모리 셀은 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM) 셀에 대응한다. 일부 실시예들에서, 메모리 셀 어레이(102)의 각각의 메모리 셀은 강유전체 전계 효과 트랜지스터(ferroelectric field effect transistor; FeFET) 셀에 대응한다. 일부 실시들예에서, 메모리 셀 어레이(102)의 각각의 메모리 셀은 상 변화 랜덤 액세스 메모리(phase-change random access memory; PCRAM) 셀에 대응한다. 일부 실시예들에서, 메모리 셀 어레이(102)의 각각의 메모리 셀은 저항성 랜덤 액세스 메모리(resistive random-access memory; RRAM) 셀에 대응한다. 일부 실시예들에서, 메모리 셀 어레이(102)의 각각의 메모리 셀은 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM) 셀에 대응한다. 일부 실시예들에서, 메모리 셀 어레이(102)의 각각의 메모리 셀은 1 회 프로그램 가능(one-time programmable; OTP) 메모리 셀에 대응한다. 일부 실시예들에서, 메모리 셀 어레이(102)의 각각의 메모리 셀은 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀에 대응한다. 메모리 셀 어레이(102)의 다른 구성이 본 개시의 범위 내에 있다.
X-디코더 회로(104)가 메모리 셀 어레이(102) 및 판독 회로(108)에 결합된다. 일부 실시예들에서, X-디코더 회로(104)는 판독 회로(108)에 결합되지 않는다. X-디코더 회로(104)는 메모리 셀 어레이(102)에 대한 대응하는 워드 라인(WL) 상에 워드 라인 신호(도시되지 않음)를 발생시키도록 구성된다. 일부 실시예들에서, X-디코더 회로(104)는 워드 라인(WL)에 결합된 워드 라인 드라이버 회로(도시되지 않음)를 포함하고, 워드 라인 드라이버 회로(도시되지 않음)는 메모리 셀 어레이(102)로 전송되는 워드 라인 신호를 발생시키도록 구성된다.
일부 실시예들에서, 워드 라인 드라이버 회로(도시되지 않음)는 판독 동작, 기록 동작 또는 소거 동작에서 액세스되도록 선택된 메모리 셀 어레이(102) 내의 메모리 셀의 행 어드레스를 디코딩한다. 그런 다음, 일부 실시예들에서, 워드 라인 드라이버 회로(도시되지 않음)는 디코딩된 행 어드레스에 대응하는 선택된 워드 라인에 전압을 공급하고, 다른 선택되지 않은 워드 라인에 상이한 전압을 공급한다.
일부 실시예들에서, X-디코더 회로(104)는 판독 회로(108)로부터 제어 신호 세트(CS1)를 수신하도록 구성된다. 일부 실시예들에서, X-디코더 회로(104)는 판독 회로(108)로부터의 제어 신호 세트(CS1)에 응답하여 워드 라인 신호를 발생시키도록 구성된다. X-디코더 회로(104)의 다른 구성이 본 개시의 범위 내에 있다.
Y-디코더 회로(106)가 메모리 셀 어레이(102) 및 판독 회로(108)에 결합된다. 일부 실시예들에서, Y-디코더 회로(106)는 판독 회로(108)에 결합되지 않는다. Y-디코더 회로(106)는 메모리 셀 어레이(102)에 대한 대응하는 비트 라인(BL) 상에 비트 라인 신호(도시되지 않음)를 발생시키도록 구성되고, 메모리 셀 어레이(102)에 대한 대응하는 소스 라인(SL) 상에 소스 라인 신호(도시되지 않음)를 발생시키도록 구성된다.
일부 실시예들에서, Y-디코더 회로(106)는 비트 라인(BL)에 결합된 비트 라인 드라이버 회로(도시되지 않음)를 포함하고, 비트 라인 드라이버 회로(도시되지 않음)는 메모리 셀 어레이(102)로 전송되는 비트 라인 신호를 발생시키도록 구성된다. 일부 실시예들에서, Y-디코더 회로(106)는 소스 라인(SL)에 결합된 소스 라인 드라이버 회로(도시되지 않음)를 포함하고, 소스 라인 드라이버 회로(도시되지 않음)는 메모리 셀 어레이(102)로 전송되는 소스 라인 신호를 발생시키도록 구성된다.
일부 실시예들에서, 비트 라인 드라이버 회로(도시되지 않음)는 판독 동작, 기록 동작 또는 소거 동작에서 액세스되도록 선택된 메모리 셀 어레이(102) 내의 메모리 셀의 열 어드레스를 디코딩한다. 그런 다음, 일부 실시예들에서, 비트 라인 드라이버 회로(도시되지 않음)는 디코딩된 열 어드레스에 대응하는 선택된 비트 라인에 전압을 공급하고, 다른 선택되지 않은 비트 라인에 상이한 전압을 공급한다.
일부 실시예들에서, 소스 라인 드라이버 회로(도시되지 않음)는 메모리 셀 어레이(102)의 선택된 메모리 셀에 대응하는 선택된 소스 라인에 전압을 공급하고, 다른 선택되지 않은 소스 라인에 상이한 전압을 공급한다.
일부 실시예들에서, Y-디코더 회로(106)는 판독 회로(108)로부터 제어 신호 세트(CS2)를 수신하도록 구성된다. 일부 실시예들에서, Y-디코더 회로(106)는 판독 회로(108)로부터의 제어 신호 세트(CS2)에 응답하여 적어도 비트 라인 신호 또는 소스 라인 신호를 발생시키도록 구성된다. Y-디코더 회로(106)의 다른 구성이 본 개시의 범위 내에 있다.
일부 실시예들에서, X-디코더 회로(104) 및 Y-디코더 회로(106)는 메모리 셀 어레이(102)의 각각의 층에서 각각의 메모리 셀의 기록 동작을 동시에 수행하도록 구성된다. 다르게 말하면, 일부 실시예들에서, X-디코더 회로(104) 및 Y-디코더 회로(106)는 메모리 셀 어레이(102)의 각각의 층에서 각각의 메모리 셀에 데이터를 동시에 기록하도록 구성된다.
판독 회로(108)가 메모리 셀 어레이(102), X-디코더 회로(104) 및 Y-디코더 회로(106)에 결합된다. 판독 회로(108)는 메모리 셀 어레이(102)에 저장된 데이터를 판독하도록 구성된다. 일부 실시예들에서, 판독 회로(108)는 메모리 셀 어레이(102)에 저장된 데이터를 판독하도록 구성된 하나 이상의 감지 증폭기를 포함한다. 일부 실시예들에서, 시스템(800)은 감지 증폭기에 대응한다.
일부 실시예들에서, 판독 회로(108)는 메모리 셀 어레이(102)의 테스트를 수행하도록 구성된다. 일부 실시예들에서, 판독 회로(108)는 제어 신호 세트(CS1) 및 제어 신호 세트(CS2)를 발생시키도록 구성된다. 일부 실시예들에서, 메모리 셀 어레이(102)의 테스트 동안, 판독 회로(108)는 메모리 셀 어레이(102a)의 불량한 메모리 셀을 결정하도록 구성되고, 메모리 셀 어레이(102a)의 불량한 메모리 셀을 예비 메모리 셀 어레이(102b)의 대응하는 예비 메모리 셀로 대체한다. 일부 실시예들에서, 불량한 메모리 셀은 판독 동작 동안 메모리 셀 어레이(102a)의 각각의 층의 판독 전류를 측정함으로써 판독 회로(108)에 의해 식별된다.
일부 실시예들에서, 판독 회로(108)는 메모리 셀 어레이(102 또는 202(도 2))의 각각의 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하도록 구성된다. 다르게 말하면, 일부 실시예들에서, 판독 회로(108)는 메모리 셀 어레이(102 또는 202)의 각각의 층에서 각각의 메모리 셀로부터 데이터를 동시에 판독하도록 구성된다.
일부 실시예들에서, 판독 회로(108)는 메모리 셀 어레이(102 또는 202)의 단일 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하도록 구성된다. 다르게 말하면, 일부 실시예들에서, 판독 회로(108)는 메모리 셀 어레이(102 또는 202)의 단일 층에서 각각의 메모리 셀로부터 데이터를 동시에 판독하도록 구성된다.
일부 실시예들에서, 메모리 회로(100)가 메모리 셀 어레이(102)의 각각의 층에서 각각의 메모리 셀의 기록 동작을 동시에 수행함으로써, 메모리 셀 어레이(102)에 대한 테스트 시간이 다른 접근 방식에 비해 감소된다.
일부 실시예들에서, 메모리 회로(100)가 메모리 셀 어레이(102)의 각각의 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행함으로써, 메모리 셀 어레이(102)에 대한 테스트 시간이 다른 접근 방식에 비해 감소된다.
일부 실시예들에서, 적어도 X-디코더 회로(104), Y-디코더 회로(106) 및 판독 회로(108) 중 2 개 이상이 단일 주변 회로에 결합된다. 판독 회로(108)의 다른 구성이 본 개시의 범위 내에 있다.
메모리 회로(100)의 다른 구성이 본 개시의 범위 내에 있다.
도 2는 일부 실시예들에 따른, 메모리 회로(200)의 사시도이다.
메모리 회로(200)는 도 1의 메모리 회로(100)에 관한 것이다. 메모리 회로(200)는 메모리 셀 어레이(102)의 실시예이며, 유사한 상세한 설명은 생략된다.
도 1 내지 도 8(아래에 도시됨) 중 하나 이상의 컴포넌트와 동일하거나 유사한 컴포넌트는 동일한 참조 번호가 제공되므로, 이에 대한 상세한 설명은 생략된다. 일부 실시예들에서, 도 1 내지 도 8은 도 1 내지 도 8에 도시되지 않은 추가 요소를 포함한다.
메모리 회로(200)는 메모리 셀 어레이(202)를 포함한다. 메모리 회로(200)의 메모리 셀 어레이(202)는 M 개의 행 및 C 개의 열을 갖고 F 개의 층 상에 배열된 3 차원(3D) 메모리 셀 어레이를 포함하고, 여기서 M, C 및 F는 양의 정수이다. 일부 실시예들에서, 메모리 셀 어레이(202)는 메모리 셀 어레이(102)의 실시예이며, 유사한 상세한 설명은 생략된다.
메모리 셀 어레이(202)의 메모리 셀(집합적으로 "메모리 셀(MC)"로 지칭됨)의 열(C)은 제 1 방향(Y)으로 배열된다. 메모리 셀 어레이(202)의 메모리 셀(MC)의 행(R)은 제 2 방향(X)으로 배열된다. 메모리 셀 어레이(202)의 메모리 셀(MC)의 층(F)은 제 3 방향(Z)으로 배열된다.
제 1 방향(Y), 제 2 방향(X) 또는 제 3 방향(Z) 중 적어도 하나는 적어도 제 1 방향(Y), 제 2 방향(X) 또는 제 3 방향(Z) 중 다른 것과 상이하다. 일부 실시예들에서, 제 1 방향(Y), 제 2 방향(X) 또는 제 3 방향(Z) 중 적어도 하나는 적어도 제 1 방향(Y), 제 2 방향(X) 또는 제 3 방향(Z) 중 다른 것에 수직이다.
메모리 셀 어레이(202)는 메모리 셀 어레이(202)의 층(F) 중 대응하는 층(0, …, F-1) 상에 배열된 메모리 셀 어레이(202[0], …, 202[F-1])를 포함한다. 예를 들어, 각각의 메모리 셀 어레이(202[0], …, 202[F-1])는 층(F) 중 대응하는 층(0, …, F-1) 상에 배열된 메모리 셀(MC)의 어레이를 포함한다. 본 명세서에서, 메모리 셀 어레이(202)는 202[층 또는 플로어 번호]로 표시된다.
메모리 셀 어레이(202)의 각각의 메모리 셀 어레이(202[0], …, 202[F-1])는 절연 영역(220)에 의해 제 3 방향(Z)으로 메모리 셀 어레이(202)의 다른 메모리 셀 어레이(202[0], …, 202[F-1])로부터 분리된다.
메모리 셀 어레이(202)의 각각의 메모리 셀 어레이(202[0], …, 202[F-1])는 층(F) 중 대응하는 층(0, …, F-1) 상에 M 개의 행 및 C 개의 열을 갖는 메모리 셀(MC[0, 0, 층], MC[1, 0, 층], …, MC[C-1, 0, 층], …, MC[0, M-1, 층], MC[1, M-1, 층], …, MC[C-1, M-1, 층])의 어레이를 포함한다. 본 명세서에서, 메모리 셀(MC)은 MC[열 번호, 행 번호, 층 또는 플로어 번호]로 표시된다. 예를 들어, 메모리 셀 어레이(202[0])는 대응하는 층(0) 상의 메모리 셀(MC[0, 0, 0], MC[1, 0, 0], …, MC[C-1, 0, 0], …, MC[0, M-1, 0], MC[1, M-1, 0], …, MC[C-1, M-1, 0])의 어레이를 포함한다.
각각의 메모리 셀 어레이(202[0], …, 202[F-1])의 메모리 셀(MC)의 행은 제 2 방향(X)으로 배열된다. 각각의 메모리 셀 어레이(202[0], …, 202[F-1])의 메모리 셀의 열은 제 1 방향(Y)으로 배열된다. 일부 실시예들에서, 메모리 셀 어레이(202)의 각각의 메모리 셀(MC)은 대응하는 데이터 비트를 저장하도록 구성된다. 일부 실시예들에서, 메모리 셀 어레이(202)의 각각의 메모리 셀(MC)은 대응하는 데이터 비트 이상을 저장하도록 구성된다.
일부 실시예들에서, 메모리 셀 어레이(202)의 적어도 하나의 메모리 셀 어레이(202[0], …, 202[F-1])는 메모리 셀 어레이(202)의 적어도 다른 메모리 셀 어레이(202[0], …, 202[F-1])와 동일하다. 일부 실시예들에서, 메모리 셀 어레이(202)의 적어도 하나의 메모리 셀 어레이(202[0], …, 202[F-1])는 메모리 셀 어레이(202)의 적어도 다른 메모리 셀 어레이(202[0], …, 202[F-1])와 상이하다.
일부 실시예들에서, 기둥은 특정 행 및 특정 열 내의 메모리 셀 어레이(202)의 각각의 층의 메모리 셀을 포함한다. 예를 들어, 메모리 회로(200)의 행(0) 및 열(0)에 위치하는 제 3 방향(Z)의 기둥(라벨링되지 않음)은 메모리 셀 어레이(202)의 각각의 층의 행(0) 및 열(0)의 메모리 셀(202[0, 0, 0], 202[0, 0, 1], …, 202[0, 0, F-1])에 대응한다.
메모리 셀 어레이(202)의 각각의 대응하는 층의 각각의 메모리 셀 어레이는 제 2 방향(X)으로 연장하는 M 개의 워드 라인(집합적으로 "워드 라인(WL)"으로 지칭됨)을 더 포함한다. 본 명세서에서, 워드 라인(WL)은 WL[행 번호]_FL[플로어 번호]로 표시된다. 메모리 셀 어레이(202)의 각각의 층 내에서, M 개의 워드 라인이 메모리 셀 어레이(202[0], …, 202[F-1])의 대응하는 행의 메모리 셀에 결합된다. 예를 들어, 메모리 셀 어레이(202[0])는 메모리 셀 어레이(202)의 층(0)에서 대응하는 행의 메모리 셀에 결합된 M 개의 워드 라인(WL[0]_FL[0], WL[1]_FL[0], …, WL[M-1]_FL[0])을 더 포함한다. 유사하게, 메모리 셀 어레이(202[F-1])는 메모리 셀 어레이(202)의 층(F-1)에서 대응하는 행의 메모리 셀에 결합된 M 개의 워드 라인(WL[0]_FL[F-1], WL[1]_FL[F-1], …, WL[M-1]_FL[F-1])을 더 포함한다. 메모리 셀 어레이(202)는 F * M 개의 워드 라인(WL)을 갖는다.
메모리 셀 어레이(202[0])의 각각의 행의 메모리 셀은 메모리 셀 어레이(202)의 층(0)에서 워드 라인 중 대응하는 워드 라인(WL[0]_FL[0], WL[1]_FL[0], …, WL[M-1]_FL[0])과 관련된다. 유사하게, 메모리 셀 어레이(202[F-1])의 각각의 행의 메모리 셀은 메모리 셀 어레이(202)의 층(F-1)에서 워드 라인 중 대응하는 워드 라인(WL[0]_FL[F-1], WL[1]_FL[F-1], …, WL[M-1]_FL[F-1])과 관련된다. 워드 라인(WL)의 다른 구성이 본 개시의 범위 내에 있다.
메모리 셀 어레이(202)는 메모리 셀 어레이(202)의 대응하는 열 및 대응하는 행의 메모리 셀에 결합된 비트 라인(BL[0, 0], BL[1, 0], …, BL[C-1, 0], …, BL[0, M-1], BL[1, M-1], …, BL[C-1, M-1])(집합적으로 "비트 라인(BL)"으로 지칭됨)을 더 포함한다. 본 명세서에서, 비트 라인(BL)은 BL[열 번호, 행 번호]로 표시된다. 설명의 편의를 위해, 메모리 셀 어레이(202)의 비트 라인 중 일부는 도 2에 도시되지 않았다. 메모리 셀 어레이(202)는 C * M 개의 비트 라인(BL)을 갖는다. 일부 실시예들에서, 비트 라인(BL)은 또한 로컬 비트 라인으로 지칭된다.
메모리 셀 어레이(202)의 각각의 열 및 각각의 행은 대응하는 비트 라인과 관련된다. 각각의 비트 라인(BL)은 제 3 방향(Z)으로 연장된다. 비트 라인(BL)은 메모리 셀 어레이(202)의 상이한 층에 위치한 대응하는 메모리 셀을 서로 전기적으로 결합한다. 예를 들어, 메모리 셀 어레이(202)의 행(0) 및 열(0)의 각각의 메모리 셀은 비트 라인(BL[0, 0])에 의해 함께 전기적으로 결합된다. 유사하게, 메모리 셀 어레이(202)의 행(M-1) 및 열(C-1)의 각각의 메모리 셀은 비트 라인(BL[C-1, M-1])에 의해 함께 전기적으로 결합된다. 비트 라인(BL)의 다른 구성이 본 개시의 범위 내에 있다.
메모리 셀 어레이(202)는 메모리 셀 어레이(202)의 대응하는 열 및 대응하는 행의 메모리 셀에 결합된 소스 라인(SL[0, 0], SL[1, 0], …, SL[C-1, 0], …, SL[0, M-1], SL[1, M-1], …, SL[C-1, M-1])(집합적으로 "소스 라인(SL)"으로 지칭됨)을 더 포함한다. 본 명세서에서, 소스 라인(SL)은 SL[열 번호, 행 번호]로 표시된다. 설명의 편의를 위해, 메모리 셀 어레이(202)의 소스 라인 중 일부는 도 2에 도시되지 않았다. 메모리 셀 어레이(202)는 C * M 개의 소스 라인(SL)을 갖는다. 일부 실시예들에서, 소스 라인(SL)은 또한 로컬 소스 라인으로 지칭된다.
메모리 셀 어레이(202)의 각각의 열 및 각각의 행은 대응하는 소스 라인과 관련된다. 각각의 소스 라인(SL)은 제 3 방향(Z)으로 연장된다. 소스 라인(SL)은 메모리 셀 어레이(202)의 상이한 층에 위치한 대응하는 메모리 셀을 서로 전기적으로 결합한다. 예를 들어, 메모리 셀 어레이(202)의 행(0) 및 열(0)의 각각의 메모리 셀은 소스 라인(SL[0, 0])에 의해 함께 전기적으로 결합된다. 유사하게, 메모리 셀 어레이(202)의 행(M-1) 및 열(C-1)의 각각의 메모리 셀은 소스 라인(SL[C-1, M-1])에 의해 함께 전기적으로 결합된다. 소스 라인(SL)의 다른 구성이 본 개시의 범위 내에 있다.
메모리 셀 어레이(202)의 다른 구성이 본 개시의 범위 내에 있다. 일부 실시예들에서, 적어도 비트 라인(BL) 또는 소스 라인(SL)은 제 3 방향(Z) 대신에 제 1 방향(Y)으로 연장된다. 일부 실시예들에서, 각각의 층의 비트 라인(BL)이 제 1 방향(Y)으로 연장되는 경우, 각각의 층의 비트 라인(BL)은 제 3 방향(Z)으로 연장하는 하나 이상의 전도성 구조물(도시되지 않음)에 의해 함께 전기적으로 결합된다. 일부 실시예들에서, 각각의 층의 소스 라인(SL)이 제 1 방향(Y)으로 연장되는 경우, 각각의 층의 소스 라인(SL)은 제 3 방향(Z)으로 연장하는 하나 이상의 전도성 구조물(도시되지 않음)에 의해 함께 전기적으로 결합된다.
메모리 회로(200)의 다른 구성이 본 개시의 범위 내에 있다. 일부 실시예들에서, 메모리 셀 어레이(202)는 NAND 메모리 셀 어레이이고, 메모리 회로(200)는 플로어(F) 위의 비트 라인 선택 트랜지스터 어레이(도시되지 않음) 및 플로어(0) 아래의 접지 선택 트랜지스터 어레이(도시되지 않음)를 더 포함한다. 이들 실시예들에서, 플로어(F) 위의 비트 라인 선택 트랜지스터 어레이(도시되지 않음) 및 플로어(0) 아래의 접지 선택 트랜지스터 어레이(도시되지 않음)의 세부 사항은 메모리 셀 어레이(202)의 세부 사항과 유사하며, 간결함을 위해 유사한 설명은 생략된다.
도 3은 일부 실시예들에 따른, 메모리 셀(300)의 회로도이다.
메모리 셀(300)은 적어도 메모리 셀 어레이(102 또는 202) 내의 하나 이상의 메모리 셀의 실시예이며, 따라서 유사한 상세한 설명은 생략된다.
메모리 셀(300)은 비트 라인(BL)에 결합된 제 1 단자(302), 소스 라인(SL)에 결합된 제 2 단자(304), 및 커플링 커패시터(308)에 의해 워드 라인(WL)에 결합된 제어 단자(306)를 포함한다. 일부 실시예들에서, 커플링 커패시터(308)는 생략된다. 일부 실시예들에서, 메모리 셀(300)의 기판은 전압(BULK)으로 바이어스된다. 일부 실시예들에서, 전압(BULK)은 접지 또는 VSS이다.
일부 실시예들에서, 메모리 셀(300)은, 예를 들어, 도 2와 관련하여 설명된 메모리 회로(200)에서, 메모리 셀 어레이(102 또는 202) 내의 메모리 셀(MC) 중 하나에 대응하고, 비트 라인(BL)은 비트 라인(BL[0, 0], …, BL[M-1, C-1]) 중 하나에 대응하고, 소스 라인(SL)은 소스 라인(SL[0, 0], …, SL[M-1, C-1]) 중 하나에 대응하며, 워드 라인(WL)은 워드 라인(WL[0]_FL[0], …, WL[M-1]_FL[F-1]) 중 하나에 대응한다.
일부 실시예들에서, 메모리 셀(300)은 트랜지스터를 포함한다. 예를 들어, 제 1 단자(302)는 트랜지스터의 드레인이고, 제 2 단자(304)는 트랜지스터의 소스이며, 제어 단자(306)는 트랜지스터의 게이트이다. 일부 실시예들에서, 제어 단자(306)는 플로팅 게이트 또는 전하 트래핑 층을 갖는 게이트 구조물을 포함한다. 일부 실시예들에서, 메모리 셀(300)은 플로팅 게이트 트랜지스터이다. 일부 실시예들에서, 메모리 셀(300)은 실리콘-산화물-질화물-산화물-실리콘(SONOS) 셀이다.
일부 실시예들에서, 메모리 셀(300)의 문턱 전압은 메모리 셀(MC)에 저장된 데이터의 논리 상태에 의존한다. 예를 들어, 일부 실시예들에서, 단일 레벨 메모리 셀(예를 들어, 1 비트의 데이터를 저장하도록 구성된 메모리 셀)의 경우, 메모리 셀(300)이 소거된 논리 상태(즉, 메모리 셀은 논리 "1"을 저장함)에 있을 때의 문턱 전압은 메모리 셀(300)이 프로그래밍된 논리 상태(즉, 메모리 셀은 논리 "0"을 저장함)에 있을 때보다 낮다.
다중 레벨 메모리 셀(예를 들어, 1 비트 이상의 데이터를 저장하도록 구성된 메모리 셀)의 경우, 메모리 셀(300)은 다중 레벨 메모리 셀의 2 개 이상의 논리 상태에 대응하는 2 개 이상의 문턱 전압을 갖는다. 메모리 셀(300)은 논리 상태 사이에서 스위칭 가능하고 논리 상태에 대응하는 상이한 문턱 전압을 갖는다.
일부 실시예들에서, 기록 또는 프로그래밍 동작에서, 프로그래밍 비트 라인 전압, 프로그래밍 워드 라인 전압 및 프로그래밍 소스 라인 전압이 대응하는 비트 라인(BL), 워드 라인(WL) 및 소스 라인(SL)에 공급되어 전하 캐리어(예컨대, 전자)가 제어 단자(306)의 게이트 구조물로 주입되거나 터널링되어 메모리 셀(300)의 문턱 전압을 상승시킨다. 그 결과, 메모리 셀(300)은 프로그래밍된 논리 상태 또는 논리 "0"을 갖는다.
일부 실시예들에서, 소거 동작에서, 소거 비트 라인 전압, 소거 워드 라인 전압 및 소거 소스 라인 전압이 대응하는 비트 라인(BL), 워드 라인(WL) 및 소스 라인(SL)에 공급되어 전하 캐리어(예컨대, 전자)가 제어 단자(306)의 게이트 구조 밖으로 주입되거나 터널링되어 메모리 셀(300)의 문턱 전압을 감소시킨다. 그 결과, 메모리 셀(300)은 소거된 논리 상태 또는 논리 "1"을 갖는다.
일부 실시예들에서, 판독 동작에서, 판독 비트 라인 전압, 판독 워드 라인 전압 및 판독 소스 라인 전압이 대응하는 비트 라인(BL), 워드 라인(WL) 및 소스 라인(SL)에 공급되고, 메모리 셀(300)을 통해 흐르는 전류는 메모리 셀(300)의 논리 상태(예를 들어, "0" 또는 "1")를 결정하기 위해 판독 회로(예를 들어, 판독 회로(108))에 의해 측정된다.
일부 실시예들에서, 프로그래밍 동작을 위해, 워드 라인(WL) 전압은 약 2 볼트(V) 내지 약 4V 범위이고, 비트 라인(BL) 전압 범위는 약 0V 내지 약 2V 범위이며, 소스 라인(SL) 전압은 약 0V 내지 약 2V 범위이다. 일부 실시예들에서, 판독 동작을 위해, 워드 라인(WL) 전압은 약 0.7V 내지 약 1.5V 범위이고, 비트 라인(BL) 전압은 약 0V 내지 약 1V 범위이며, 소스 라인(SL) 전압은 약 0 내지 약 1V 범위이다. 다른 전압 값이 본 개시의 범위 내에 있다.
일부 실시예들에서, 프로그래밍 전압, 소거 전압 및 판독 전압은 도 1과 관련하여 설명된 바와 같이 대응하는 비트 라인 드라이버(도시되지 않음), 워드 라인 드라이버(도시되지 않음) 및 소스 라인 드라이버(도시되지 않음)에 의해 비트 라인(BL), 워드 라인(WL) 및 소스 라인(SL)에 공급된다.
메모리 셀(300)의 다른 구성 및 유형이 본 개시의 범위 내에 있다.
도 4는 일부 실시예들에 따른, 메모리 회로(400)의 회로도이다.
메모리 회로(400)는 개략적인 다이어그램으로 표현된 도 1의 메모리 회로(100)의 실시예이며, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 메모리 회로(400)는 메모리 셀 어레이(402)가 NOR 아키텍처 메모리 셀 어레이인 실시예이다.
메모리 회로(400)는 메모리 셀 어레이(402), X-디코더 회로(404), Y-디코더 회로(406) 및 판독 회로(408)를 포함한다.
메모리 셀 어레이(402)는 도 1의 메모리 셀 어레이(102) 또는 도 2의 메모리 셀 어레이(202)의 실시예이고, X-디코더 회로(404)는 도 1의 X-디코더 회로(104)의 실시예이고, Y-디코더 회로(406)는 도 1의 Y-디코더 회로(106)의 실시예이며, 판독 회로(408)는 도 1의 판독 회로(108)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
도 4는 설명의 편의를 위해 단순화되었다. 예를 들어, 메모리 셀 어레이(402)는 설명의 편의를 위해 제 3 방향(Z)에 있는 하나의 기둥의 메모리 셀(예를 들어, 메모리 셀(402a, 402b, 402c))을 도시하지만, 메모리 셀 어레이(402)는 도 2의 메모리 셀 어레이(202)로부터 각각의 기둥의 메모리 셀을 포함한다.
메모리 셀 어레이(402)는 메모리 셀(402a, 402b 및 402c)을 포함한다. 일부 실시예들에서, 메모리 셀(402a, 402b 및 402c)은 도 2의 대응하는 메모리 셀(202[0, 0, 0], 202[0, 0, 1], …, 202[0, 0, F-1])이고, 따라서 유사한 상세한 설명은 생략된다.
메모리 셀 어레이(402)는 NOR 아키텍처 메모리 셀 어레이이다. 다시 말해서, 메모리 셀(402a, 402b 및 402c)은 NOR 구성으로 구성된다. 예를 들어, 일부 실시예들에서, 메모리 셀(402a, 402b 및 402c) 각각의 드레인은 비트 라인(BL[0, 0])에 결합되고, 메모리 셀(402a, 402b 및 402c) 각각의 소스는 소스 라인(SL[0, 0])에 결합된다.
메모리 셀(402a, 402b 및 402c)의 게이트는 대응하는 워드 라인(WL[0]_FL[0], WL[0]_FL[1], …, WL[0]_FL[F-1])에 의해 X-디코더 회로(404)에 결합된다.
각각의 기둥 내에서, 메모리 셀 어레이(402)의 각각의 층 상의 각각의 대응하는 메모리 셀의 드레인은 기둥에서 비트 라인(BL)에 의해 함께 결합되고, Y-디코더 회로(406)에 추가로 결합된다.
각각의 기둥 내에서, 메모리 셀 어레이(402)의 각각의 층 상의 각각의 대응하는 메모리 셀의 소스는 기둥에서 소스 라인(SL)에 의해 함께 결합되고, 판독 회로(408)에 추가로 결합된다.
메모리 셀 어레이(402)의 각각의 층 상의 각각의 대응하는 메모리 셀의 게이트는 각각의 층 상의 대응하는 워드 라인(WL)에 의해 X-디코더 회로(404)에 결합된다.
메모리 셀 어레이(402)의 각각의 층의 각각의 메모리 셀(402a, 402b, 402c)은 인에이블되거나 턴온될 때 대응하는 메모리 셀을 통해 흐르는 대응하는 전류(I0, I1, …, IF-1)를 갖는다. 일부 실시예들에서, 메모리 셀 어레이(402)의 메모리 셀(402a, 402b 및 402c)은 판독 동작 동안 인에이블된다. 판독 회로(408)는 메모리 셀(402a)로부터의 전류(I0), 메모리 셀(402b)로부터의 전류(I1) 및 메모리 셀(402c)로부터의 전류(IF-1)를 수신하도록 구성된다.
메모리 셀 어레이(402)의 테스트 동안, 판독 회로(408)는 메모리 셀 어레이(402)에서 불량한 메모리 셀을 결정하기 위해 메모리 셀 어레이(402)의 각각의 층 및 각각의 기둥으로부터 총 전류(IT1)를 측정하도록 구성된다. 일부 실시예들에서, 메모리 셀 어레이(402)의 테스트 동안, 판독 회로(408)는 기둥별로 메모리 셀 어레이(402)에서 불량한 메모리 셀을 결정하기 위해 대응하는 기둥(Y)에서 메모리 셀 어레이(402)의 각각의 층으로부터 기둥 전류(IPy)를 측정하도록 구성된다. 예를 들어, 일부 실시예들에서, 기둥(0)의 기둥 전류(IP0)는 메모리 셀 어레이(402)의 판독 동작 동안 측정된다. 일부 실시예들에서, 기둥 전류(IPy)는 메모리 셀 어레이(402)의 판독 동작 동안 측정된다. 기둥 전류(IPy)는 기둥(Y)에서 메모리 셀 어레이(402)의 각각의 대응하는 층 상의 각각의 메모리 셀로부터의 총 전류(I0, I1, …, IF-1)의 합에 대응한다. 다르게 말하면, 기둥 전류(IPy)는 메모리 셀 어레이(402)에서 하나의 기둥(예를 들어, 기둥 Y)에 대한 메모리 셀의 총 전류(I0, I1, …, IF-1)의 합에 대응한다. 기둥(Y)의 기둥 전류(IPy)는 수학식 1로 표현된다.
여기서 IPy는 기둥(Y)의 기둥 전류이고, I0은 메모리 셀 어레이(402)의 층(0) 및 기둥(Y)에서의 메모리 셀의 전류에 대응하고, I1은 메모리 셀 어레이(402)의 층(1) 및 기둥(Y)에서의 메모리 셀의 전류에 대응하며, IF-1은 메모리 셀 어레이(402)의 층(F-1) 및 기둥(Y)에서의 메모리 셀의 전류에 대응한다.
총 전류(IT1)는 메모리 셀 어레이(402)의 모든 층의 메모리 셀의 각각의 기둥으로부터의 총 전류(IP0, IP1, …, IPP - 1)의 합에 대응한다. 모든 기둥에 대한 총 전류(IT1)는 수학식 2로 표현된다.
여기서 P는 메모리 셀 어레이(402)의 기둥 수에 대응하고, IP0는 기둥(0) 내의 메모리 셀 어레이(402)의 각각의 층에 있는 각각의 메모리 셀의 총 전류에 대응하고, IP1은 기둥(1) 내의 메모리 셀 어레이(402)의 각각의 층에 있는 각각의 메모리 셀의 총 전류에 대응하며, IPP -1은 기둥(P-1) 내의 메모리 셀 어레이(402)의 각각의 층에 있는 각각의 메모리 셀의 총 전류에 대응한다.
일부 실시예들에서, 메모리 셀 어레이(402)의 테스트 동안, X-디코더 회로(404) 및 Y-디코더 회로(406)는 메모리 셀 어레이(402)의 각각의 층에서 각각의 메모리 셀의 기록 동작을 동시에 수행하도록 구성되고, 판독 회로(408)는 메모리 셀 어레이(402)의 모든 층에 대한 총 전류(IT1)를 측정함으로써 메모리 셀 어레이(402)의 각각의 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하도록 구성된다.
일부 실시예들에서, 총 전류(IT1)가 예상된 판독 전류(IR1)와 동일하면, 메모리 셀 어레이(402)는 테스트 공정을 통과하고 메모리 셀 어레이의 각각의 메모리 셀은 완전히 동작하는 것으로 결정된다. 일부 실시예들에서, 총 전류(IT1)가 예상된 판독 전류(IR1)와 동일하지 않으면, 메모리 셀 어레이(402)는 테스트 공정에 실패하고 하나 이상의 불량한 메모리 셀이 대응하는 예비 메모리 셀로 대체된다. 테스트 공정의 하나 이상의 실시예들의 추가 세부 사항은 도 6의 방법(600) 및 도 7의 방법(700)에서 더 논의된다.
일부 실시예들에서, 메모리 셀 어레이(402)의 테스트 동안, X-디코더 회로(404) 및 Y-디코더 회로(406)는 메모리 셀 어레이(402)의 각각의 층에서 각각의 메모리 셀의 기록 동작을 동시에 수행하도록 구성되고, 판독 회로(408)는 메모리 셀 어레이(402)의 대응하는 층으로부터의 총 전류(IT1)를 측정함으로써 메모리 셀 어레이(402)의 대응하는 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하도록 구성된다. 일부 실시예들에서, 동시에 판독될 수 있는 층 수는 하나 이상의 층과 동일하다. 예를 들어, 일부 실시예들에서, 판독 회로(408)는 메모리 셀 어레이(402)의 단일 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하도록 구성된다. 예를 들어, 일부 실시예들에서, 판독 회로(408)는 메모리 셀 어레이(402)의 2 개의 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하도록 구성된다.
일부 실시예들에서, 메모리 회로(400)가 메모리 셀 어레이(402)의 각각의 층에서 각각의 메모리 셀의 기록 동작을 동시에 수행함으로써, 메모리 셀 어레이(402)에 대한 테스트 시간이 다른 접근 방식에 비해 감소되어 테스트 효율이 향상된다. 일부 실시예들에서, 메모리 회로(400)가 메모리 셀 어레이(402)의 각각의 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행함으로써, 메모리 셀 어레이(402)에 대한 테스트 시간이 다른 접근 방식에 비해 감소되어 테스트 효율이 향상된다.
도 5는 일부 실시예들에 따른, 메모리 회로(500)의 회로도이다.
메모리 회로(500)는 개략적인 다이어그램으로 표현된 도 1의 메모리 회로(100)의 실시예이며, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 메모리 회로(500)는 메모리 셀 어레이(502)가 NAND 아키텍처 메모리 셀 어레이인 실시예이다.
메모리 회로(500)는 메모리 셀 어레이(502), X-디코더 회로(504), Y-디코더 회로(506) 및 판독 회로(508)를 포함한다.
메모리 셀 어레이(502)는 도 1의 메모리 셀 어레이(102) 또는 도 2의 메모리 셀 어레이(202)의 실시예이고, X-디코더 회로(504)는 도 1의 X-디코더 회로(104)의 실시예이고, Y-디코더 회로(506)는 도 1의 Y-디코더 회로(106)의 실시예이며, 판독 회로(508)는 도 1의 판독 회로(108)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
도 5는 설명의 편의를 위해 단순화되었다. 예를 들어, 메모리 셀 어레이(502)는 설명의 편의를 위해 제 3 방향(Z)에 있는 3 개의 기둥(예를 들어, 기둥(503a, 503b 및 503c))의 메모리 셀(예를 들어, 메모리 셀(502a, 502b, 502c, 502d, 502e, 502f, 502g, 502h 및 502i))을 도시하지만, 메모리 셀 어레이(502)는 도 2의 메모리 셀 어레이(202)로부터 각각의 기둥의 메모리 셀을 포함한다.
메모리 셀 어레이(502)는 메모리 셀(502a, 502b, 502c, 502d, 502e, 502f, 502g, 502h 및 502i)을 포함한다. 일부 실시예들에서, 메모리 셀(502a, 502b 및 502c)은 도 2의 대응하는 메모리 셀(202[0, 0, 0], 202[0, 0, 1], …, 202[0, 0, F-1])이고, 메모리 셀(502d, 502e 및 502f)은 도 2의 대응하는 메모리 셀(202[0, 1, 0], 202[0, 1, 1], …, 202[0, 1, F-1])이고, 메모리 셀(502g, 502h 및 502i)은 도 2의 대응하는 메모리 셀(202[0, C-1, 0], 202[0, C-1, 1], …, 202[0, C-1, F-1])이며, 따라서 상세한 설명은 생략한다.
메모리 셀 어레이(502)는 NAND 아키텍처 메모리 셀 어레이이다. 다시 말해서, 메모리 셀(502a, 502b, 502c, 502d, 502e, 502f, 502g, 502h 및 502i)은 NAND 구성으로 구성된다. 예를 들어, 일부 실시예들에서, 메모리 셀(502a, 502b 및 502c)은 기둥(503a)의 일부이고 비트 라인(BL[0, 0]) 및 소스 라인(SL[0, 0])에 직렬로 결합된다. 유사하게, 일부 실시예들에서, 메모리 셀(502d, 502e 및 502f)은 기둥(503b)의 일부이고 비트 라인(BL[0, 1]) 및 소스 라인(SL[0, 1])에 직렬로 결합되며, 메모리 셀(502g, 502h 및 502i)은 기둥(503c)의 일부이고 비트 라인(BL[0, C-1]) 및 소스 라인(SL[0, C-1])에 직렬로 결합된다.
메모리 셀(502a, 502d 및 502g)의 게이트는 워드 라인(WL[0]_FL[0])에 의해 X-디코더 회로(504)에 결합된다. 메모리 셀(502b, 502e 및 502h)의 게이트는 워드 라인(WL[0]_FL[1])에 의해 X-디코더 회로(504)에 결합된다. 메모리 셀(502c, 502f 및 502i)의 게이트는 워드 라인(WL[0]_FL[F-1])에 의해 X-디코더 회로(504)에 결합된다.
각각의 기둥 내에서, 메모리 셀 어레이(502)의 각각의 층 상의 하나 이상의 메모리 셀은 대응하는 비트 라인(BL)에 의해 Y-디코더 회로(506)에 직렬로 결합되고, 대응하는 소스 라인(SL)에 의해 판독 회로(508)에 추가로 직렬로 결합된다.
메모리 셀 어레이(502)의 각각의 기둥의 각각의 메모리 셀은 인에이블되거나 턴온될 때 대응하는 기둥을 통해 흐르는 대응하는 전류(IB0, IB1, …, IBC-1)를 갖는다. 예를 들어, 기둥(503a) 내의 메모리 셀(502a, 502b 및 502c)은 인에이블되거나 턴온될 때 기둥(503a) 내의 메모리 셀(502a, 502b 및 502c)을 통해 흐르는 전류(IB0)를 갖는다. 유사하게, 기둥(503b) 내의 메모리 셀(502d, 502e 및 502f)은 인에이블되거나 턴온될 때 기둥(503b) 내의 메모리 셀(502d, 502e 및 502f)을 통해 흐르는 전류(IB1)를 갖고, 기둥(503c) 내의 메모리 셀(502g, 502h 및 502i)은 인에이블되거나 턴온될 때 기둥(503c) 내의 메모리 셀(502g, 502h 및 502i)을 통해 흐르는 전류(IBC-1)를 갖는다. 일부 실시예들에서, 메모리 셀(502a, 502b, 502c, 502d, 502e, 502f, 502g, 502h 및 502i)은 판독 동작 동안 인에이블된다. 판독 회로(508)는 기둥(503a)으로부터의 전류(IB0), 기둥(503b)으로부터의 전류(IB1) 및 기둥(503c)으로부터의 전류(IBC-1)를 수신하도록 구성된다.
메모리 셀 어레이(502)의 테스트 동안, 판독 회로(508)는 메모리 셀 어레이(502)에서 불량한 메모리 셀을 결정하기 위해 메모리 셀 어레이(502)의 각각의 층으로부터 총 전류(IT2)를 측정하도록 구성된다. 일부 실시예들에서, 총 전류(IT2)는 메모리 셀 어레이(502)의 판독 동작 동안 측정된다. 총 전류(IT2)는 메모리 셀 어레이(502)의 각각의 대응하는 층 상의 각각의 메모리 셀로부터의 총 전류(IB0, IB1, …, IBC-1)의 합에 대응한다. 다르게 말하면, 총 전류(IT2)는 메모리 셀 어레이(502)에서 각각의 대응하는 기둥으로부터의 메모리 셀의 총 전류(IB0, IB1, …, IBC-1)의 합에 대응한다. 총 전류(IT2)는 수학식 3로 표현된다.
여기서 IB0은 메모리 셀 어레이(502)의 기둥(503a) 내의 층(0 내지 F-1)에 있는 각각의 메모리 셀의 총 전류에 대응하고, IB1은 메모리 셀 어레이(502)의 기둥(503b) 내의 층(0 내지 F-1)에 있는 각각의 메모리 셀의 총 전류에 대응하며, IBC-1은 메모리 셀 어레이(502)의 기둥(503c) 내의 층(0 내지 F-1)에 있는 각각의 메모리 셀의 총 전류에 대응한다.
일부 실시예들에서, 메모리 셀 어레이(502)의 테스트 동안, X-디코더 회로(504) 및 Y-디코더 회로(506)는 메모리 셀 어레이(502)의 각각의 층에서 각각의 메모리 셀의 기록 동작을 동시에 수행하도록 구성되고, 판독 회로(508)는 메모리 셀 어레이(502)의 각각의 기둥 및 각각의 층으로부터 총 전류(IT2)를 측정함으로써 메모리 셀 어레이(502)의 각각의 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하도록 구성된다.
일부 실시예들에서, 총 전류(IT2)가 예상된 판독 전류(IR2)와 동일하면, 메모리 셀 어레이(502)는 테스트 공정을 통과하고 메모리 셀 어레이의 각각의 메모리 셀은 완전히 동작하는 것으로 결정된다. 일부 실시예들에서, 총 전류(IT2)가 예상된 판독 전류(IR2)와 동일하지 않으면, 메모리 셀 어레이(502)는 테스트 공정에 실패하고 하나 이상의 불량한 메모리 셀이 대응하는 예비 메모리 셀로 대체된다. 테스트 공정의 하나 이상의 실시예들의 추가 세부 사항은 도 6의 방법(600) 및 도 7의 방법(700)에서 더 논의된다.
일부 실시예들에서, 메모리 셀 어레이(502)의 테스트 동안, X-디코더 회로(504) 및 Y-디코더 회로(506)는 메모리 셀 어레이(502)의 각각의 층에서 각각의 메모리 셀의 기록 동작을 동시에 수행하도록 구성되고, 판독 회로(508)는 (기둥별로) 메모리 셀 어레이(502)의 대응하는 기둥(X)으로부터의 총 전류(IBx)를 측정함으로써 메모리 셀 어레이(502)의 대응하는 기둥에서 각각의 메모리 셀의 판독 동작을 동시에 수행하도록 구성된다. 일부 실시예들에서, 동시에 판독될 수 있는 기둥 수는 하나 이상의 기둥과 동일하다. 예를 들어, 일부 실시예들에서, 판독 회로(508)는 메모리 셀 어레이(502)의 단일 기둥에서 각각의 메모리 셀의 판독 동작을 동시에 수행하도록 구성된다. 예를 들어, 일부 실시예들에서, 판독 회로(508)는 메모리 셀 어레이(502)의 2 개의 기둥에서 각각의 메모리 셀의 판독 동작을 동시에 수행하도록 구성된다.
일부 실시예들에서, 메모리 회로(500)가 메모리 셀 어레이(502)의 각각의 층에서 각각의 메모리 셀의 기록 동작을 동시에 수행함으로써, 메모리 셀 어레이(502)에 대한 테스트 시간이 다른 접근 방식에 비해 감소되어 테스트 효율이 향상된다. 일부 실시예들에서, 메모리 회로(500)가 메모리 셀 어레이(502)의 각각의 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행함으로써, 메모리 셀 어레이(502)에 대한 테스트 시간이 다른 접근 방식에 비해 감소되어 테스트 효율이 향상된다.
도 6은 일부 실시예들에 따른, 회로를 테스트하는 방법(600)의 흐름도이다.
일부 실시예들에서, 도 6은 대응하는 도 1, 도 4 또는 도 5의 메모리 회로(100, 400 또는 500)를 테스트하는 방법의 흐름도이다. 일부 실시예들에서, 도 6은 대응하는 도 1, 도 2, 도 4 또는 도 5의 메모리 셀 어레이(102, 202, 402 또는 502)를 테스트하는 방법의 흐름도이다. 도 6에 도시된 방법(600) 이전에, 방법(600) 동안에 및/또는 방법(600) 이후에 추가의 동작들이 수행될 수 있고, 일부 다른 동작들은 본 명세서에 간략하게만 설명될 수 있음을 이해한다. 일부 실시예들에서, 방법(600)의 동작들의 다른 순서가 본 개시의 범위 내에 있다. 방법(600)은 예시적인 동작들을 포함하지만, 동작들은 반드시 도시된 순서로 수행되는 것은 아니다. 개시된 실시예들의 사상 및 범위에 따라, 동작들은 적절하게 추가, 대체, 순서 변경 및/또는 제거될 수 있다. 방법(600)은 메모리 회로(100, 200, 400 및 500) 및 메모리 셀(300) 중 하나 이상의 피처를 이용하는 것으로 이해된다.
방법(600)의 동작(602)에서, 제 1 제어 신호 세트 및 제 2 제어 신호 세트가 수신된다. 일부 실시예들에서, 방법(600 또는 700)의 제 1 제어 신호 세트는 제어 신호 세트(CS1)를 포함하고 제 2 제어 신호 세트는 제어 신호 세트(CS2)를 포함한다. 일부 실시예들에서, 제 1 제어 신호 세트는 적어도 X-디코더 회로(104, 404 또는 504)에 의해 수신된다. 일부 실시예들에서, 제 2 제어 신호 세트는 적어도 Y-디코더 회로(106, 406 또는 506)에 의해 수신된다.
일부 실시예들에서, 동작(602)은 제 1 제어 신호 세트 및 제 2 제어 신호 세트를 발생시키는 단계를 더 포함한다. 일부 실시예들에서, 제 1 제어 신호 세트 및 제 2 제어 신호 세트는 적어도 판독 회로(108, 408 또는 508)에 의해 발생된다.
방법(600)의 동작(604)에서, 데이터가 3D 메모리 셀 어레이의 각각의 층의 메모리 셀에 동시에 기록된다. 일부 실시예들에서, 방법(600 또는 700)의 3D 메모리 셀 어레이는 적어도 메모리 셀 어레이(102, 202, 402 또는 502)를 포함한다. 일부 실시예들에서, 동일한 데이터(예를 들어, 논리 "0" 또는 "1")가 각각의 메모리 셀에 기록된다. 일부 실시예들에서, 동작(604)은 3D 메모리 셀 어레이의 적어도 2 개 층의 메모리 셀에 동시에 기록되는 데이터를 포함한다.
일부 실시예들에서, 동작(604)은 적어도 X-디코더 회로(104, 404 또는 504), 또는 Y-디코더 회로(106, 406 또는 506)에 의해 수행된다.
일부 실시예들에서, 동작(604)은 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 각각의 워드 라인에 제 1 워드 라인 전압을 동시에 인가하는 단계, 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 각각의 비트 라인에 제 1 비트 라인 전압을 동시에 인가하는 단계, 및 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 각각의 소스 라인에 제 1 소스 라인 전압을 동시에 인가하는 단계를 포함한다.
일부 실시예들에서, 방법(600)의 3D 메모리 셀 어레이의 모든 층에서의 각각의 메모리 셀은 메모리 셀 어레이(102, 202, 402 또는 502)의 각각의 메모리 셀을 포함한다. 일부 실시예들에서, 방법(600 또는 700)의 제 1 워드 라인 전압은 워드 라인(WL)의 전압을 포함한다. 일부 실시예들에서, 방법(600 또는 700)의 제 1 비트 라인 전압은 비트 라인(BL)의 전압을 포함한다. 일부 실시예들에서, 방법(600 또는 700)의 제 1 소스 라인 전압은 소스 라인(SL)의 전압을 포함한다.
방법(600)의 동작(606)에서, 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀에 대해 판독 동작이 동시에 수행된다.
일부 실시예들에서, 동작(606)은 적어도 판독 회로(108, 408 또는 508)에 의해 수행된다. 일부 실시예들에서, 동작(606)은 시스템(800)에 의해 수행된다.
일부 실시예들에서, 동작(606)은 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 총 판독 전류를 측정하는 단계를 더 포함한다. 일부 실시예들에서, 방법(600)의 총 판독 전류는 적어도 총 전류(IT1) 또는 총 전류(IT2)를 포함한다.
방법(600)의 동작(608)에서, 판독 동작에 응답하여 3D 메모리 셀 어레이의 메모리 셀이 불량한지 여부가 결정된다. 일부 실시예들에서, 동작(608)은 동작(610)을 포함한다. 일부 실시예들에서, 방법(600)의 3D 메모리 셀 어레이의 메모리 셀은 메모리 셀 어레이(102, 202, 402 또는 502)의 하나 이상의 메모리 셀을 포함한다.
일부 실시예들에서, 동작(608)은 적어도 판독 회로(108, 408 또는 508)에 의해 수행된다. 일부 실시예들에서, 동작(608)은 시스템(800)에 의해 수행된다.
방법(600)의 동작(610)에서, 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 총 판독 전류는 예상된 총 판독 전류와 비교된다. 일부 실시예들에서, 방법(600)의 예상된 총 판독 전류는 적어도 예상된 판독 전류(IR1) 또는 예상된 판독 전류(IR2)를 포함한다. 일부 실시예들에서, 동작(610)은 적어도 판독 회로(108, 408 또는 508)에 의해 수행된다. 일부 실시예들에서, 동작(610)은 시스템(800)에 의해 수행된다.
일부 실시예들에서, 동작(606) 및 동작(608)은 각각의 기둥에 대해 개별적으로 수행된다. 예를 들어, 일부 실시예들에서, 동작(606)은 3D 메모리 셀 어레이의 단일 기둥(예를 들어, 기둥(Y) 또는 기둥(503a))에서 각각의 메모리 셀의 판독 전류(예를 들어, 기둥 전류(IPy) 또는 기둥(503a)에 대한 총 전류(IB0))를 측정하는 단계를 더 포함하고, 동작(608)은 기둥(Y)(또는 기둥(503a))의 판독 전류(예를 들어, 기둥 전류(IPy) 또는 기둥(503a)에 대한 총 전류(IB0))를 기둥(Y)(또는 기둥(503a))으로부터의 예상된 판독 전류와 비교함으로써 단일 기둥(예를 들어, 기둥(Y) 또는 기둥(503a))의 메모리 셀이 불량인지 여부를 결정하는 단계를 더 포함한다. 이러한 실시예들에서, 동작(606, 608, 610, 614 및 616)은 각각의 기둥에 대해 개별적으로 수행되고, 그런 다음 각각의 기둥에 대해 반복된다.
일부 실시예들에서, 동작(610)은 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 총 판독 전류가 예상된 총 판독 전류와 동일한지 여부를 결정하는 단계를 더 포함한다. 일부 실시예들에서, 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 총 판독 전류가 예상된 총 판독 전류와 약 5 % 정도 상이하면, 방법(600)은 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 총 판독 전류가 예상된 총 판독 전류와 동일하다고 결정한다. 일부 실시예들에서, 서로 비교되는 2 개의 항목은 서로 5 % 이하 정도로 상이하면, 서로 동일한 것으로 결정된다. 일부 실시예들에서, 서로 비교되는 2 개의 항목은 서로 5 % 이상 정도로 상이하면, 서로 동일하지 않은 것으로 결정된다. 다른 공차 값이 본 개시의 범위 내에 있다.
일부 실시예들에서, 동작(610)은 아날로그 전류 값을 디지털 전류 값으로 변환하도록 구성되는 시스템(800)을 더 포함한다. 일부 실시예들에서, 디지털 전류 값은 예상된 판독 전류(IR1 및 IR2)와 같은 예상된 총 판독 전류 값과 비교된다. 일부 실시예들에서, 예상된 총 판독 전류 값(예를 들어, 예상된 판독 전류(IR1 및 IR2))은 전류 값(816)으로서 시스템의 메모리(804)에 저장된다. 일부 실시예들에서, 예상된 판독 총 전류 값은 설계 파라미터에 기초하여 미리 알려져 있다.
일부 실시예들에서, 판독 동작에 응답하여 3D 메모리 셀 어레이의 메모리 셀이 불량한지 여부를 결정하는 단계(동작(608))는, 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 총 판독 전류가 예상된 총 판독 전류와 동일한지 여부를 결정하는 단계(동작(610))를 포함한다.
일부 실시예들에서, 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 총 판독 전류가 예상된 총 판독 전류와 동일하면, 어떠한 메모리 셀도 불량하지 않고, 동작(608)의 결과는 "아니오"이거나, 동작(610)의 결과는 "예"이고, 방법(600)은 동작(612)으로 진행한다.
일부 실시예들에서, 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 총 판독 전류가 예상된 총 판독 전류와 동일하지 않으면, 적어도 하나의 메모리 셀이 불량하고, 동작(608)의 결과는 "예"이거나, 동작(610)의 결과는 "아니오"이고, 방법(600)은 동작(614)으로 진행한다.
방법(600)의 동작(612)에서, 3D 메모리 셀 어레이의 메모리 셀은 예비 메모리 셀로 대체되지 않는다. 일부 실시예들에서, 3D 메모리 셀 어레이의 메모리 셀은 3D 메모리 셀 어레이의 메모리 셀이 불량하지 않다는 결정에 응답하여 예비 메모리 셀로 대체되지 않는다.
일부 실시예들에서, 동작(612)은 유휴 상태를 유지하는 방법(600)을 포함한다. 일부 실시예들에서, 유휴 상태는 동작(602-616)의 파라미터 중 하나로부터 업데이트를 기다리는 방법(600)에 대응한다. 일부 실시예들에서, 방법(600)은 추가적인 판독 동작 또는 기록 동작 또는 소거 동작이 수행될 때까지 유휴 상태를 유지한다. 일부 실시예들에서, 추가적인 판독 동작 또는 기록 동작 또는 소거 동작이 수행되면, 동작(612)은 동작(602 또는 604)으로 복귀할 수 있다(도 6에 도시되지 않음). 일부 실시예들에서, 동작(612)의 유휴 상태는 방법(600)의 종료를 포함할 수 있다.
방법(600)의 동작(614)에서, 3D 메모리 셀 어레이의 각각의 층에서 각각의 메모리 셀의 판독 동작이 층별로 수행된다. 일부 실시예들에서, 동작(614)의 판독 동작은 불량한 메모리 셀을 포함하는 하나 이상의 불량한 층을 식별하기 위해 수행되고, 그런 다음 불량한 층 내의 불량한 메모리 셀을 식별하기 위해 각각의 불량한 층 내에서 추가 판독 동작이 수행된다.
일부 실시예들에서, 불량한 층 내의 불량한 메모리 셀을 식별하는 것은 개별 메모리 셀의 예상된 판독 전류 값에 기초하여 각각의 개별 메모리 셀의 판독 동작을 수행하는 것을 포함한다. 일부 실시예들에서, 개별 메모리 셀의 판독 전류가 개별 메모리 셀의 예상된 판독 전류와 동일하지 않으면, 개별 메모리 셀은 불량한 메모리 셀이다. 일부 실시예들에서, 각각의 개별 메모리 셀의 판독 동작은 개별 메모리 셀에 결합된 대응하는 비트 라인, 워드 라인 및 소스 라인의 전압을 설정하는 것을 포함한다.
일부 실시예들에서, 층별로 수행되는 3D 메모리 셀 어레이의 각각의 층에서 각각의 메모리 셀의 판독 동작(동작(614))은 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계, 및 3D 메모리 셀 어레이의 제 2 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계를 포함하고, 이어서 판독 동작은 3D 메모리 셀 어레이의 각각의 나머지 층에 대해 반복된다. 일부 실시예들에서, 방법(600 또는 700)의 제 1 층은 메모리 셀 어레이(202)의 층(0)을 포함하고, 방법(600 또는 700)의 제 2 층은 메모리 셀 어레이(202)의 층(1)을 포함하며, 방법(600 또는 700)의 나머지 층은 메모리 셀 어레이(202)의 층(2 내지 F-1)을 포함한다.
일부 실시예들에서, 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계는 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 제 1 판독 전류를 측정하는 단계는 포함한다.
일부 실시예들에서, 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계는 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 제 1 판독 전류가 제 1 예상된 판독 전류와 동일하지 않다는 것에 응답하여 3D 메모리 셀 어레이의 제 1 층의 제 1 메모리 셀이 불량한 것으로 결정하는 단계를 더 포함한다. 일부 실시예들에서, 제 1 예상된 판독 전류는 층 수(F)로 나눈 예상된 판독 전류(IR1)와 동일하다(예를 들어, IR1/F). 일부 실시예들에서, 방법(600 또는 700)의 제 1 판독 전류는 전류(I0)를 포함한다.
일부 실시예들에서, 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계는, 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 제 1 판독 전류가 제 1 예상된 판독 전류와 동일하다는 것에 응답하여 3D 메모리 셀 어레이의 제 1 층의 어떠한 메모리 셀도 불량하지 않은 것으로 결정하는 단계를 더 포함한다.
일부 실시예들에서, 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계는, 3D 메모리 셀 어레이의 제 1 층에서 각각의 워드 라인 상의 제 2 워드 라인 전압에 응답하여 3D 메모리 셀 어레이의 제 1 층에서 각각의 행의 메모리 셀을 인에이블하는 단계, 및 3D 메모리 셀 어레이의 제 1 층에서 각각의 비트 라인 상의 제 2 비트 라인 전압 및 3D 메모리 셀 어레이의 제 1 층에서 각각의 소스 라인 상의 제 2 소스 라인 전압에 응답하여 3D 메모리 셀 어레이의 제 1 층에서 각각의 열의 메모리 셀을 인에이블하는 단계를 더 포함한다.
일부 실시예들에서, 방법(600 또는 700)의 제 2 워드 라인 전압은 워드 라인(WL)의 전압을 포함한다. 일부 실시예들에서, 방법(600 또는 700)의 제 2 비트 라인 전압은 비트 라인(BL)의 전압을 포함한다. 일부 실시예들에서, 방법(600 또는 700)의 제 2 소스 라인 전압은 소스 라인(SL)의 전압을 포함한다. 일부 실시예들에서, 제 2 워드 라인 전압은 제 1 워드 라인 전압과 동일하다. 일부 실시예들에서, 제 2 비트 라인 전압은 제 1 비트 라인 전압과 동일하다. 일부 실시예들에서, 제 2 소스 라인 전압은 제 1 소스 라인 전압과 동일하다.
일부 실시예들에서, 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계는, 3D 메모리 셀 어레이의 다른 층에서 각각의 워드 라인 상의 제 3 워드 라인 전압에 응답하여 3D 메모리 셀 어레이의 다른 층에서 각각의 행의 메모리 셀을 디스에이블하는 단계, 및 3D 메모리 셀 어레이의 다른 층에서 각각의 비트 라인 상의 제 3 비트 라인 전압 및 3D 메모리 셀 어레이의 다른 층에서 각각의 소스 라인 상의 제 3 소스 라인 전압에 응답하여 3D 메모리 셀 어레이의 다른 층에서 각각의 열의 메모리 셀을 디스에이블하는 단계를 더 포함한다.
일부 실시예들에서, 3D 메모리 셀 어레이의 다른 층에서의 메모리 셀의 각각의 행은 3D 메모리 셀 어레이의 층(0)에 있지 않은 메모리 셀의 행을 포함한다. 일부 실시예들에서, 3D 메모리 셀 어레이의 다른 층에서의 메모리 셀의 각각의 열은 3D 메모리 셀 어레이의 층(0)에 있지 않은 메모리 셀의 열을 포함한다.
일부 실시예들에서, 방법(600 또는 700)의 제 3 워드 라인 전압은 워드 라인(WL)의 전압을 포함한다. 일부 실시예들에서, 방법(600 또는 700)의 제 3 비트 라인 전압은 비트 라인(BL)의 전압을 포함한다. 일부 실시예들에서, 방법(600 또는 700)의 제 3 소스 라인 전압은 소스 라인(SL)의 전압을 포함한다. 일부 실시예들에서, 제 3 워드 라인 전압은 제 1 워드 라인 전압 또는 제 2 워드 라인 전압과 동일하지 않다. 일부 실시예들에서, 제 3 비트 라인 전압은 제 1 비트 라인 전압 또는 제 2 비트 라인 전압과 동일하지 않다. 일부 실시예들에서, 제 3 소스 라인 전압은 제 1 소스 라인 전압 또는 제 2 소스 라인 전압과 동일하지 않다.
동작(614)은 3D 메모리 셀 어레이의 나머지 층 각각에 대해 반복된다. 예를 들어, 일부 실시예들에서, 3D 메모리 셀 어레이의 제 2 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계는 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계와 유사하며, 간결함을 위해 반복되지 않는다. 일부 실시예들에서, 3D 메모리 셀 어레이의 나머지 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계는 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계와 유사하며, 간결함을 위해 반복되지 않는다.
방법(600)의 동작(616)에서, 3D 메모리 셀 어레이의 적어도 하나의 메모리 셀이 불량하다는 결정에 응답하여 3D 메모리 셀 어레이의 적어도 하나의 불량한 메모리 셀이 예비 메모리 셀로 대체된다. 일부 실시예들에서, 방법(600 또는 700)의 예비 메모리 셀은 도 1의 예비 메모리 셀 어레이(102b)의 예비 메모리 셀을 포함한다. 일부 실시예들에서, 메모리 셀을 예비 메모리 셀로 대체함으로써, 대체된 메모리 셀은 데이터를 저장하지 않도록 구성되고, 예비 메모리 셀은 데이터를 저장하도록 구성된다.
동작(616) 이후, 방법(600)은 동작(606)으로 복귀하여 추가 판독 동작을 수행한다. 일부 실시예들에서, 수정된 메모리 셀 어레이가 여전히 불량한 메모리 셀 또는 새로운 불량한 메모리 셀을 포함하는지를 결정하기 위해 동작(606)에서 추가 판독 동작이 수행된다. 일부 실시예에서, 추가 판독 동작은 3D 메모리 셀 어레이의 적어도 하나의 불량한 메모리 셀을 예비 메모리 셀로 대체한 후, 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 또 다른 판독 동작을 동시에 수행하는 단계를 포함한다.
방법(600)을 수행함으로써, 메모리 회로의 테스트는 메모리 회로(100, 400 및 500)에 대해 위에서 논의된 이점을 달성하도록 동작한다. 방법(600)이 도 1, 도 2, 도 3, 도 4 및 도 8을 참조하여 위에서 설명되었지만, 방법(600)은 도 5 및 도 8 중 하나 이상의 피처를 이용하는 것으로 이해된다.
도 7은 일부 실시예들에 따른, 회로를 테스트하는 방법(700)의 흐름도이다.
일부 실시예들에서, 도 7은 대응하는 도 1, 도 4 또는 도 5의 메모리 회로(100, 400 또는 500)를 테스트하는 방법의 흐름도이다. 일부 실시예들에서, 도 7은 대응하는 도 1, 도 2, 도 4 또는 도 5의 메모리 셀 어레이(102, 202, 402 또는 502)를 테스트하는 방법의 흐름도이다. 도 7에 도시된 방법(700) 이전에, 방법(700) 동안에 및/또는 방법(700) 이후에 추가의 동작들이 수행될 수 있고, 일부 다른 동작들은 본 명세서에 간략하게만 설명될 수 있음을 이해한다. 일부 실시예들에서, 방법(700)의 동작들의 다른 순서가 본 개시의 범위 내에 있다. 방법(700)은 예시적인 동작들을 포함하지만, 동작들은 반드시 도시된 순서로 수행되는 것은 아니다. 개시된 실시예들의 사상 및 범위에 따라, 동작들은 적절하게 추가, 대체, 순서 변경 및/또는 제거될 수 있다. 방법(700)은 메모리 회로(100, 200, 400 및 500) 및 메모리 셀(300) 중 하나 이상의 피처를 이용하는 것으로 이해된다.
방법(700)은 방법(600)의 변형이다. 도 6의 방법(600)과 비교하여, 방법(700)은 동작(606, 608 및 610)을 포함하지 않으며, 따라서 유사한 상세한 설명은 생략된다.
도 6의 방법(600)과 비교하여, 방법(700)은 동작(602, 604, 614, 616 및 612)을 포함하며, 따라서 유사한 상세한 설명은 생략된다. 방법(600)과 비교하여 방법(700)의 동작(602, 604, 614, 616 및 612)의 유사한 측면의 세부 사항은 간결함을 위해 생략된다.
방법(700)의 동작(602)에서, 제 1 제어 신호 세트 및 제 2 제어 신호 세트가 수신된다. 방법(700)의 동작(602)의 세부 사항은 방법(600)의 동작(602)에서 유사하게 설명되며, 따라서 유사한 상세한 설명은 간결함을 위해 생략된다.
방법(700)의 동작(604)에서, 데이터가 3D 메모리 셀 어레이의 각각의 층의 메모리 셀에 동시에 기록된다. 방법(700)의 동작(604)의 세부 사항은 방법(600)의 동작(604)에서 유사하게 설명되며, 따라서 유사한 상세한 설명은 간결함을 위해 생략된다.
방법(700)의 동작(614)에서, 3D 메모리 셀 어레이의 각각의 층에서 각각의 메모리 셀의 판독 동작이 층별로 수행된다. 방법(700)의 동작(614)의 세부 사항은 방법(600)의 동작(614)에서 유사하게 설명되며, 따라서 유사한 상세한 설명은 간결함을 위해 생략된다.
방법(700)의 동작(616)에서, 3D 메모리 셀 어레이의 적어도 하나의 메모리 셀이 불량하다는 결정에 응답하여 3D 메모리 셀 어레이의 적어도 하나의 불량한 메모리 셀이 예비 메모리 셀로 대체된다. 방법(700)의 동작(616)의 세부 사항은 방법(600)의 동작(616)에서 유사하게 설명되며, 따라서 유사한 상세한 설명은 간결함을 위해 생략된다.
방법(700)의 동작(612)에서, 3D 메모리 셀 어레이의 메모리 셀은 예비 메모리 셀로 대체되지 않는다. 일부 실시예들에서, 동작(612)은 유휴 상태를 유지하는 방법(700)을 포함한다. 방법(700)의 동작(612)의 세부 사항은 방법(600)의 동작(612)에서 유사하게 설명되며, 따라서 유사한 상세한 설명은 간결함을 위해 생략된다.
방법(700)을 동작시킴으로써, 메모리 회로의 테스트는 메모리 회로(100, 400 및 500)에 대해 위에서 논의된 이점을 달성하도록 동작한다. 방법(700)이 도 1, 도 2, 도 3, 도 4 및 도 8을 참조하여 위에서 설명되었지만, 방법(700)은 도 5의 하나 이상의 피처를 이용하는 것으로 이해된다.
도 8은 일부 실시예들에 따른, 시스템(800)의 개략도이다. 일부 실시예들에서, 시스템(800)은 적어도 도 1의 판독 회로(108), 도 4의 판독 회로(408) 또는 도 5의 판독 회로(508)의 실시예이며, 따라서 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 시스템(800)은 메모리 셀 어레이(102, 202, 402 또는 502), X-디코더 회로(104, 404 또는 504) 또는 Y-디코더 회로(106, 406 또는 506) 중 하나 이상을 제어하도록 구성된다. 일부 실시예들에서, 시스템(800)은 적어도 메모리 셀 어레이(102, 202, 402 또는 502)로부터 판독 전류(예를 들어, 총 전류(IT1) 또는 총 전류(IT2))를 측정하도록 구성된다. 일부 실시예들에서, 시스템(800)은 적어도 메모리 셀 어레이(102, 202, 402 또는 502)로부터의 판독 전류(예를 들어, 총 전류(IT1) 또는 총 전류(IT2))를 적어도 예상된 판독 전류(IR1 또는 IR2)와 비교하도록 구성된다.
시스템(800)은 하드웨어 프로세서(802), 및 컴퓨터 프로그램 코드(806), 즉 실행 가능한 명령어 세트(806)로 인코딩된, 즉 이를 저장하는 비일시적 컴퓨터 판독 가능 저장 매체(804)(예를 들어, 메모리(804))를 포함한다. 컴퓨터 판독 가능 저장 매체(804)는 적어도 메모리 셀 어레이(102, 202, 402 또는 502)를 테스트하기 위해 적어도 메모리 회로(100, 400 또는 500)와 인터페이싱하도록 구성된다. 프로세서(802)는 버스(808)에 의해 컴퓨터 판독 가능 저장 매체(804)에 전기적으로 결합된다. 프로세서(802)는 또한 버스(808)에 의해 I/O 인터페이스(810)에 전기적으로 결합된다. 네트워크 인터페이스(812)가 또한 버스(808)에 의해 프로세서(802)에 전기적으로 연결된다. 네트워크 인터페이스(812)는 네트워크(814)에 연결되어, 프로세서(802) 및 컴퓨터 판독 가능 저장 매체(804)는 네트워크(814)에 의해 외부 요소에 연결될 수 있다. 프로세서(802)는 적어도 방법(600 또는 700)에 설명된 바와 같은 동작들의 일부 또는 전부를 수행하기 위해 시스템(800)을 사용 가능하게 하기 위해 컴퓨터 판독 가능 저장 매체(804)에 인코딩된 컴퓨터 프로그램 코드(806)를 실행하도록 구성된다.
일부 실시예들에서, 프로세서(802)는 중앙 처리 장치(central processing unit; CPU), 멀티 프로세서, 분산 처리 판독 회로, 주문형 집적 회로(application specific integrated circuit; ASIC) 및/또는 적합한 처리 장치이다.
일부 실시예들에서, 컴퓨터 판독 가능 저장 매체(804)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 판독 회로(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(804)는 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 이동식 컴퓨터 디스켓, 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read-only memory; ROM), 강성 자기 디스크 및/또는 광 디스크를 포함한다. 광 디스크를 사용하는 일부 실시예들에서, 컴퓨터 판독 가능 저장 매체(804)는 CD-ROM(compact disk-read only memory; 콤팩트 디스크 판독 전용 메모리), CD-R/W(compact disk-read/write; 콤팩트 디스크 판독/기록) 및/또는 DVD(digital video disc; 디지털 비디오 디스크)를 포함한다.
일부 실시예들에서, 저장 매체(804)는 시스템(800)이 적어도 방법(600 또는 700)의 하나 이상의 동작들을 수행하게 하도록 구성된 컴퓨터 프로그램 코드(806)를 저장한다. 일부 실시예들에서, 저장 매체(804)는 또한 적어도 방법(600 또는 700)을 수행하는 데 사용되는 정보뿐만 아니라 적어도 방법(600 또는 700)을 수행하는 동안 발생된 정보(예컨대, 전류 값(816), 사용자 인터페이스(818) 및 제어 신호(820)) 및/또는 적어도 방법(600 또는 700)의 하나 이상의 동작들을 수행하기 위한 실행 가능한 명령어 세트를 저장한다.
일부 실시예들에서, 저장 매체(804)는 적어도 메모리 회로(100, 400 또는 500)와 인터페이싱하기 위한 명령어(예를 들어, 컴퓨터 프로그램 코드(806))를 저장한다. 명령어(예를 들어, 컴퓨터 프로그램 코드(806))는 프로세서(802)가 테스트 공정 동안 적어도 방법(600 또는 700)의 하나 이상의 동작들을 효과적으로 구현하기 위해 적어도 판독 회로(108, 408 또는 508) 또는 메모리 회로(100, 400 또는 500)에 의해 판독 가능한 테스트 명령어를 발생시킬 수 있게 한다.
시스템(800)은 I/O 인터페이스(810)를 포함한다. I/O 인터페이스(810)는 외부 회로에 결합된다. 일부 실시예들에서, I/O 인터페이스(810)는 정보 및 명령을 프로세서(802)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드 및/또는 커서 방향 키를 포함한다.
시스템(800)은 또한 프로세서(802)에 결합된 네트워크 인터페이스(812)를 포함한다. 네트워크 인터페이스(812)는 시스템(800)이 네트워크(814)와 통신할 수 있게 하며, 네크워크에는 하나 이상의 다른 컴퓨터 판독 회로가 연결된다. 네트워크 인터페이스(812)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 ETHERNET, USB 또는 IEEE-994와 같은 유선 네트워크 인터페이스를 포함한다. 일부 실시예들에서, 적어도 방법(600 또는 700)은 2 개 이상의 시스템(800)에서 구현되고, 전류 값, 사용자 인터페이스 및 제어 신호와 같은 정보는 네트워크(814)에 의해 상이한 시스템(800) 사이에서 교환된다.
시스템(800)은 I/O 인터페이스(810) 또는 네트워크 인터페이스(812)를 통해 전류 값과 관련된 정보를 수신하도록 구성된다. 정보는 메모리 셀 어레이(102, 202, 402 또는 502)의 판독 동작 동안 전류 값을 결정, 측정 또는 비교하기 위해 버스(808)에 의해 프로세서(802)에 전송된다. 그런 다음, 전류 값은 전류 값(816)으로서 컴퓨터 판독 가능 매체(804)에 저장된다. 일부 실시예들에서, 전류 값(816)은 총 전류(IT1), 총 전류(IT2), 전류(I0, I1, …, IF-1), 전류(IB0, IB1, …, IC-1), 예상된 전류(IR1 또는 IR2) 중 하나 이상을 포함한다. 시스템(800)은 I/O 인터페이스(810) 또는 네트워크 인터페이스(812)를 통해 사용자 인터페이스와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(818)로서 컴퓨터 판독 가능 매체(804)에 저장된다. 시스템(800)은 I/O 인터페이스(810) 또는 네트워크 인터페이스(812)를 통해 제어 신호와 관련된 정보를 수신하도록 구성된다. 정보는 제어 신호(820)로서 컴퓨터 판독 가능 매체(804)에 저장된다. 일부 실시예들에서, 제어 신호는 적어도 제어 신호 세트(CS1 또는 CS2)를 포함한다.
일부 실시예들에서, 적어도 방법(600 또는 700)은 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로 구현된다. 일부 실시예들에서, 적어도 방법(600 또는 700)은 추가 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로 구현된다. 일부 실시예들에서, 적어도 방법(600 또는 700)은 소프트웨어 애플리케이션에 대한 플러그인으로 구현된다. 일부 실시예들에서, 적어도 방법(600 또는 700)은 테스트 도구의 일부인 소프트웨어 애플리케이션으로 구현된다. 일부 실시예들에서, 적어도 방법(600 또는 700)은 테스트 도구에 의해 사용되는 소프트웨어 애플리케이션으로 구현된다. 일부 실시예들에서, 테스트 도구는 적어도 메모리 회로(100, 400 또는 500)를 테스트하는 데 사용된다.
일부 실시예들에서, 적어도 방법(600 또는 700)은 시스템(800)에 의해 발생된 하나 이상의 명령어에 기초하여 제어 신호 세트(CS1 또는 CS2) 또는 예상된 판독 전류(IR1 또는 IR2)를 사용하여 적어도 메모리 셀 어레이(102, 202, 402 또는 502)를 테스트하기 위해 메모리 회로(100, 400 또는 500)와 같은 메모리 회로에 의해 구현된다.
일부 실시예들에서, 시스템(800)은 아날로그 전류 값을 디지털 전류 값으로 변환하도록 구성된다. 일부 실시예들에서, 디지털 전류 값은 예상된 판독 전류(IR1 및 IR2)와 같은 예상된 판독 전류 값과 비교된다.
일부 실시예들에서, 방법(600 또는 700)의 동작들 중 하나 이상이 수행되지 않는다. 더욱이, 설명을 위해 도 3 내지 도 5에 도시된 다양한 N 형 트랜지스터는 특정 도펀트 유형(예를 들어, N 형 또는 P 형)을 갖는다. 본 개시의 실시예들은 특정 트랜지스터 유형으로 제한되지 않고, 도 3 내지 도 5에 도시된 N 형 트랜지스터 중 하나 이상이 상이한 트랜지스터/도펀트 유형의 대응하는 트랜지스터로 대체될 수 있다. 유사하게, 위의 설명에서 사용된 다양한 신호의 낮은 또는 높은 논리 값은 또한 설명을 위한 것이다. 본 개시의 실시예들은 신호가 활성화 및/또는 비활성화될 때 특정 논리 값으로 제한되지 않는다. 상이한 논리 값을 선택하는 것은 다양한 실시예들의 범위 내에 있다. 도 3 내지 도 5에서 상이한 수의 트랜지스터를 선택하는 것은 다양한 실시예들의 범위 내에 있다.
개시된 실시예들 중 하나 이상이 위에 설명된 하나 이상의 이점을 충족한다는 것을 당업자는 쉽게 알 수 있을 것이다. 전술한 명세서를 읽은 후, 당업자는 본 명세서에서 광범위하게 개시된 바와 같이, 다양한 변경, 등가물의 대체 및 다양한 다른 실시예들에 영향을 줄 수 있을 것이다. 따라서, 본 명세서에서 부여된 보호는 첨부된 청구 범위 및 그 등가물에 포함된 정의에 의해서만 제한되도록 의도된다.
본 설명의 일 양태는 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법에 관한 것이다. 상기 방법은 3D 메모리 셀 어레이의 각각의 층의 메모리 셀에 데이터를 기록하는 단계, 3D 메모리 셀 어레이의 제 1 기둥에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계, 판독 동작에 응답하여 3D 메모리 셀 어레이의 메모리 셀이 불량한지 여부를 결정하는 단계, 및 3D 메모리 셀 어레이의 메모리 셀이 불량하다는 결정에 응답하여 3D 메모리 셀 어레이의 적어도 하나의 불량한 메모리 셀을 예비 메모리 셀로 대체하는 단계를 포함한다. 일부 실시예들에서, 제 1 기둥은 3D 메모리 셀 어레이의 각각의 대응하는 층 상의 메모리 셀을 포함한다.
본 설명의 다른 양태는 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법에 관한 것이다. 상기 방법은 3D 메모리 셀 어레이의 각각의 층의 메모리 셀에 데이터를 기록하는 단계, 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계, 3D 메모리 셀 어레이의 제 1 층의 판독 동작에 응답하여 3D 메모리 셀 어레이의 제 1 층의 제 1 메모리 셀이 불량한지 여부를 결정하는 단계, 및 3D 메모리 셀 어레이의 제 1 층의 제 1 메모리 셀이 불량하다는 결정에 응답하여 3D 메모리 셀 어레이의 제 1 층의 적어도 하나의 불량한 메모리 셀을 제 1 예비 메모리 셀로 대체하는 단계를 포함한다.
본 설명의 또 다른 양태는 메모리 회로에 관한 것이다. 상기 메모리 회로는 제 1 층 상의 제 1 메모리 셀 어레이, 제 1 층과 상이한 제 2 층 상의 제 2 메모리 셀 어레이, 워드 라인 세트에 의해 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이에 결합된 제 1 디코더 회로, 비트 라인 세트 및 소스 라인 세트에 의해 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이에 결합된 제 2 디코더 회로, 및 판독 회로를 포함한다. 일부 실시예들에서, 제 1 디코더 회로 및 제 2 디코더 회로는 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이의 각각의 메모리 셀의 기록 동작을 동시에 수행하도록 구성된다. 일부 실시예들에서, 판독 회로는 적어도 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이에 결합되고, 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이의 각각의 메모리 셀의 판독 동작을 동시에 수행하도록 구성된다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법에 있어서,
상기 3D 메모리 셀 어레이의 메모리 셀들의 각각의 층에 데이터를 기록하는 단계;
상기 3D 메모리 셀 어레이의 적어도 제 1 기둥(pillar)에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계 ― 상기 제 1 기둥은 상기 3D 메모리 셀 어레이의 각각의 대응하는 층 상의 메모리 셀을 포함함 ― ;
상기 판독 동작에 응답하여, 상기 3D 메모리 셀 어레이의 메모리 셀이 불량(fail)한지 여부를 결정하는 단계; 및
상기 3D 메모리 셀 어레이의 메모리 셀이 불량하다는 결정에 응답하여, 상기 3D 메모리 셀 어레이의 적어도 하나의 불량한 메모리 셀을 예비 메모리 셀로 대체하는 단계
를 포함하는, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 2. 실시예 1에 있어서,
상기 3D 메모리 셀 어레이의 적어도 하나의 불량한 메모리 셀을 상기 예비 메모리 셀로 대체하는 단계 후, 상기 3D 메모리 셀 어레이의 상기 제 1 기둥에서 각각의 메모리 셀의 또 다른 판독 동작을 동시에 수행하는 단계
를 더 포함하는, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 3. 실시예 1에 있어서,
상기 3D 메모리 셀 어레이의 상기 제 1 기둥에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계는:
상기 3D 메모리 셀 어레이의 상기 제 1 기둥에서 각각의 메모리 셀의 총 판독 전류를 측정하는 단계
를 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 4. 실시예 3에 있어서,
상기 3D 메모리 셀 어레이의 메모리 셀이 불량한지 여부를 결정하는 단계는:
상기 3D 메모리 셀 어레이의 상기 제 1 기둥에서 각각의 메모리 셀의 상기 총 판독 전류가 예상된 총 판독 전류와 동일하지 않다고 결정하는 단계
를 더 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 5. 실시예 4에 있어서,
상기 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계를 더 포함하고,
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계는:
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 제 1 판독 전류를 측정하는 단계와;
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 상기 제 1 판독 전류가 제 1 예상된 판독 전류와 동일하지 않은 것에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 1 층의 제 1 메모리 셀이 불량하다고 결정하는 단계; 및
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 상기 제 1 판독 전류가 상기 제 1 예상된 판독 전류와 동일한 것에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 1 층의 어떠한 메모리 셀도 불량하지 않은 것으로 결정하는 단계
중 적어도 하나의 단계
를 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 6. 실시예 5에 있어서,
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계는:
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 워드 라인 상의 제 1 워드 라인 전압에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 행의 메모리 셀을 인에이블하는 단계; 및
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 비트 라인 상의 제 1 비트 라인 전압 및 상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 소스 라인 상의 제 1 소스 라인 전압에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 열의 메모리 셀을 인에이블하는 단계
를 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 7. 실시예 6에 있어서,
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계는:
상기 3D 메모리 셀 어레이의 다른 층에서 각각의 워드 라인 상의 제 2 워드 라인 전압에 응답하여, 상기 3D 메모리 셀 어레이의 상기 다른 층에서 각각의 행의 메모리 셀을 디스에이블하는 단계; 및
상기 3D 메모리 셀 어레이의 상기 다른 층에서 각각의 비트 라인 상의 제 2 비트 라인 전압 및 상기 3D 메모리 셀 어레이의 상기 다른 층에서 각각의 소스 라인 상의 제 2 소스 라인 전압에 응답하여, 상기 3D 메모리 셀 어레이의 상기 다른 층에서 각각의 열의 메모리 셀을 디스에이블하는 단계
를 더 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 8. 실시예 5에 있어서,
상기 3D 메모리 셀 어레이의 상기 제 1 층과 상이한 상기 3D 메모리 셀 어레이의 제 2 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계를 더 포함하고,
상기 3D 메모리 셀 어레이의 상기 제 2 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계는:
상기 3D 메모리 셀 어레이의 상기 제 2 층에서 각각의 메모리 셀의 제 2 판독 전류를 측정하는 단계와;
상기 3D 메모리 셀 어레이의 상기 제 2 층에서 각각의 메모리 셀의 상기 제 2 판독 전류가 제 2 예상된 판독 전류와 동일하지 않은 것에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 2 층의 제 2 메모리 셀이 불량하다고 결정하는 단계; 및
상기 3D 메모리 셀 어레이의 상기 제 2 층에서 각각의 메모리 셀의 상기 제 2 판독 전류가 상기 제 2 예상된 판독 전류와 동일한 것에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 2 층의 어떠한 메모리 셀도 불량하지 않은 것으로 결정하는 단계
중 적어도 하나의 단계
를 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 9. 실시예 1에 있어서,
상기 3D 메모리 셀 어레이의 메모리 셀이 불량하지 않은 것으로 결정하는 단계를 더 포함하는, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 10. 실시예 9에 있어서,
상기 3D 메모리 셀 어레이의 메모리 셀이 불량하지 않은 것으로 결정하는 단계는:
상기 3D 메모리 셀 어레이의 상기 제 1 기둥에서 각각의 메모리 셀의 총 판독 전류가 예상된 총 판독 전류와 동일하다고 결정하는 단계
를 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 11. 실시예 10에 있어서,
상기 3D 메모리 셀 어레이의 메모리 셀이 불량하지 않다는 결정에 응답하여, 상기 3D 메모리 셀 어레이의 메모리 셀을 예비 메모리 셀로 대체하지 않는 단계를 더 포함하는, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 12. 실시예 1에 있어서,
상기 3D 메모리 셀 어레이의 메모리 셀의 각각의 층에 데이터를 기록하는 단계는:
상기 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 각각의 워드 라인에 제 1 워드 라인 전압을 동시에 인가하는 단계;
상기 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 각각의 비트 라인에 제 1 비트 라인 전압을 동시에 인가하는 단계; 및
상기 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 각각의 소스 라인에 제 1 소스 라인 전압을 동시에 인가하는 단계
를 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 13. 실시예 1에 있어서,
상기 3D 메모리 셀 어레이의 적어도 제 1 기둥에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계는:
상기 3D 메모리 셀 어레이의 상기 제 1 기둥에서 각각의 메모리 셀의 각각의 워드 라인에 제 1 워드 라인 전압을 동시에 인가하는 단계;
상기 3D 메모리 셀 어레이의 상기 제 1 기둥의 제 1 비트 라인에 제 1 비트 라인 전압을 동시에 인가하는 단계; 및
상기 3D 메모리 셀 어레이의 상기 제 1 기둥의 제 1 소스 라인에 제 1 소스 라인 전압을 동시에 인가하는 단계
를 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 14. 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법에 있어서,
상기 3D 메모리 셀 어레이의 메모리 셀의 각각의 층에 데이터를 기록하는 단계;
상기 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계;
상기 3D 메모리 셀 어레이의 상기 제 1 층의 판독 동작에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 1 층의 제 1 메모리 셀이 불량한지 여부를 결정하는 단계; 및
상기 3D 메모리 셀 어레이의 상기 제 1 층의 상기 제 1 메모리 셀이 불량하다는 결정에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 1 층의 적어도 하나의 불량한 메모리 셀을 제 1 예비 메모리 셀로 대체하는 단계
를 포함하는, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 15. 실시예 14에 있어서,
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계는:
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 제 1 판독 전류를 측정하는 단계와;
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 상기 제 1 판독 전류가 제 1 예상된 판독 전류와 동일하지 않은 것에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 1 층의 상기 제 1 메모리 셀이 불량하다고 결정하는 단계; 및
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 상기 제 1 판독 전류가 상기 제 1 예상된 판독 전류와 동일한 것에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 1 층의 상기 제 1 메모리 셀이 불량하지 않은 것으로 결정하는 단계
중 적어도 하나의 단계
를 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 16. 실시예 15에 있어서,
상기 3D 메모리 셀 어레이의 상기 제 1 층과 상이한 상기 3D 메모리 셀 어레이의 제 2 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계;
상기 3D 메모리 셀 어레이의 상기 제 2 층의 판독 동작에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 2 층의 제 2 메모리 셀이 불량한지 여부를 결정하는 단계; 및
상기 3D 메모리 셀 어레이의 상기 제 2 층의 상기 제 2 메모리 셀이 불량하다는 결정에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 2 층의 적어도 하나의 불량한 메모리 셀을 제 2 예비 메모리 셀로 대체하는 단계
를 더 포함하는, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 17. 실시예 16에 있어서,
상기 3D 메모리 셀 어레이의 상기 제 2 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계는:
상기 3D 메모리 셀 어레이의 상기 제 2 층에서 각각의 메모리 셀의 제 2 판독 전류를 측정하는 단계와;
상기 3D 메모리 셀 어레이의 상기 제 2 층에서 각각의 메모리 셀의 상기 제 2 판독 전류가 제 2 예상된 판독 전류와 동일하지 않은 것에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 2 층의 상기 제 2 메모리 셀이 불량하다고 결정하는 단계; 및
상기 3D 메모리 셀 어레이의 상기 제 2 층에서 각각의 메모리 셀의 상기 제 2 판독 전류가 상기 제 2 예상된 판독 전류와 동일한 것에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 2 층의 상기 제 2 메모리 셀이 불량하지 않은 것으로 결정하는 단계
중 적어도 하나의 단계
를 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 18. 실시예 16에 있어서,
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계는:
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 워드 라인 상의 제 1 워드 라인 전압에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 행의 메모리 셀을 인에이블하는 단계;
상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 비트 라인 상의 제 1 비트 라인 전압 및 상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 소스 라인 상의 제 1 소스 라인 전압에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 열의 메모리 셀을 인에이블하는 단계;
상기 3D 메모리 셀 어레이의 다른 층에서 각각의 워드 라인 상의 제 2 워드 라인 전압에 응답하여, 상기 3D 메모리 셀 어레이의 상기 다른 층에서 각각의 행의 메모리 셀을 디스에이블하는 단계; 및
상기 3D 메모리 셀 어레이의 상기 다른 층에서 각각의 비트 라인 상의 제 2 비트 라인 전압 및 상기 3D 메모리 셀 어레이의 상기 다른 층에서 각각의 소스 라인 상의 제 2 소스 라인 전압에 응답하여, 상기 3D 메모리 셀 어레이의 상기 다른 층에서 각각의 열의 메모리 셀을 디스에이블하는 단계
를 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
실시예 19. 메모리 회로에 있어서,
제 1 층 상의 제 1 메모리 셀 어레이;
상기 제 1 층과 상이한 제 2 층 상의 제 2 메모리 셀 어레이;
워드 라인 세트에 의해 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이에 결합된 제 1 디코더 회로;
비트 라인 세트 및 소스 라인 세트에 의해 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이에 결합된 제 2 디코더 회로 ― 상기 제 1 디코더 회로 및 상기 제 2 디코더 회로는 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이의 각각의 메모리 셀의 기록 동작을 동시에 수행하도록 구성됨 ― ; 및
적어도 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이에 결합된 판독 회로 ― 상기 판독 회로는 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이의 각각의 메모리 셀의 판독 동작을 동시에 수행하도록 구성됨 ―
를 포함하는, 메모리 회로.
실시예 20. 실시예 19에 있어서,
상기 제 1 메모리 셀 어레이 또는 상기 제 2 메모리 셀 어레이는:
NAND 메모리 셀의 어레이; 또는
NOR 메모리 셀의 어레이
를 포함하는 것인, 메모리 회로.

Claims (10)

  1. 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법에 있어서,
    상기 3D 메모리 셀 어레이의 메모리 셀들의 각각의 층에 데이터를 기록하는 단계;
    상기 3D 메모리 셀 어레이의 적어도 제 1 기둥(pillar)에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계 ― 상기 제 1 기둥은 상기 3D 메모리 셀 어레이의 각각의 대응하는 층 상의 메모리 셀을 포함하고, 상기 3D 메모리 셀 어레이의 적어도 제 1 기둥에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계는:
    상기 3D 메모리 셀 어레이의 상기 제 1 기둥에서 각각의 메모리 셀의 총 판독 전류를 측정하는 단계
    를 포함함 ― ;
    상기 판독 동작에 응답하여, 상기 3D 메모리 셀 어레이의 메모리 셀이 불량(fail)한지 여부를 결정하는 단계; 및
    상기 3D 메모리 셀 어레이의 메모리 셀이 불량하다는 결정에 응답하여, 상기 3D 메모리 셀 어레이의 적어도 하나의 불량한 메모리 셀을 예비 메모리 셀로 대체하는 단계
    를 포함하는, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
  2. 제 1 항에 있어서,
    상기 3D 메모리 셀 어레이의 적어도 하나의 불량한 메모리 셀을 상기 예비 메모리 셀로 대체하는 단계 후, 상기 3D 메모리 셀 어레이의 상기 제 1 기둥에서 각각의 메모리 셀의 또 다른 판독 동작을 동시에 수행하는 단계
    를 더 포함하는, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 3D 메모리 셀 어레이의 메모리 셀이 불량한지 여부를 결정하는 단계는:
    상기 3D 메모리 셀 어레이의 상기 제 1 기둥에서 각각의 메모리 셀의 상기 총 판독 전류가 예상된 총 판독 전류와 동일하지 않다고 결정하는 단계
    를 더 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
  5. 제 4 항에 있어서,
    상기 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계를 더 포함하고,
    상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 판독 동작을 수행하는 단계는:
    상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 제 1 판독 전류를 측정하는 단계와;
    상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 상기 제 1 판독 전류가 제 1 예상된 판독 전류와 동일하지 않은 것에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 1 층의 제 1 메모리 셀이 불량하다고 결정하는 단계; 및
    상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 상기 제 1 판독 전류가 상기 제 1 예상된 판독 전류와 동일한 것에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 1 층의 어떠한 메모리 셀도 불량하지 않은 것으로 결정하는 단계
    중 적어도 하나의 단계
    를 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
  6. 제 1 항에 있어서,
    상기 3D 메모리 셀 어레이의 메모리 셀이 불량하지 않은 것으로 결정하는 단계를 더 포함하는, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
  7. 제 1 항에 있어서,
    상기 3D 메모리 셀 어레이의 메모리 셀의 각각의 층에 데이터를 기록하는 단계는:
    상기 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 각각의 워드 라인에 제 1 워드 라인 전압을 동시에 인가하는 단계;
    상기 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 각각의 비트 라인에 제 1 비트 라인 전압을 동시에 인가하는 단계; 및
    상기 3D 메모리 셀 어레이의 모든 층에서 각각의 메모리 셀의 각각의 소스 라인에 제 1 소스 라인 전압을 동시에 인가하는 단계
    를 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
  8. 제 1 항에 있어서,
    상기 3D 메모리 셀 어레이의 적어도 제 1 기둥에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계는:
    상기 3D 메모리 셀 어레이의 상기 제 1 기둥에서 각각의 메모리 셀의 각각의 워드 라인에 제 1 워드 라인 전압을 동시에 인가하는 단계;
    상기 3D 메모리 셀 어레이의 상기 제 1 기둥의 제 1 비트 라인에 제 1 비트 라인 전압을 동시에 인가하는 단계; 및
    상기 3D 메모리 셀 어레이의 상기 제 1 기둥의 제 1 소스 라인에 제 1 소스 라인 전압을 동시에 인가하는 단계
    를 포함하는 것인, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
  9. 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법에 있어서,
    상기 3D 메모리 셀 어레이의 메모리 셀의 각각의 층에 데이터를 기록하는 단계;
    상기 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계 ― 상기 3D 메모리 셀 어레이의 제 1 층에서 각각의 메모리 셀의 판독 동작을 동시에 수행하는 단계는:
    상기 3D 메모리 셀 어레이의 상기 제 1 층에서 각각의 메모리 셀의 제 1 총 판독 전류를 측정하는 단계
    를 포함함 ― ;
    상기 3D 메모리 셀 어레이의 상기 제 1 층의 판독 동작에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 1 층의 제 1 메모리 셀이 불량한지 여부를 결정하는 단계; 및
    상기 3D 메모리 셀 어레이의 상기 제 1 층의 상기 제 1 메모리 셀이 불량하다는 결정에 응답하여, 상기 3D 메모리 셀 어레이의 상기 제 1 층의 적어도 하나의 불량한 메모리 셀을 제 1 예비 메모리 셀로 대체하는 단계
    를 포함하는, 3 차원(3D) 메모리 셀 어레이를 테스트하는 방법.
  10. 메모리 회로에 있어서,
    제 1 층 상의 제 1 메모리 셀 어레이;
    상기 제 1 층과 상이한 제 2 층 상의 제 2 메모리 셀 어레이;
    워드 라인 세트에 의해 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이에 결합된 제 1 디코더 회로;
    비트 라인 세트 및 소스 라인 세트에 의해 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이에 결합된 제 2 디코더 회로 ― 상기 제 1 디코더 회로 및 상기 제 2 디코더 회로는 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이의 각각의 메모리 셀의 기록 동작을 동시에 수행하도록 구성됨 ― ; 및
    적어도 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이에 결합된 판독 회로 ― 상기 판독 회로는 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이의 각각의 메모리 셀의 판독 동작을 동시에 수행하도록 구성되며, 상기 판독 동작에 응답하여 상기 제 1 메모리 셀 어레이 또는 상기 제 2 메모리 셀 어레이의 메모리 셀이 불량한지 여부를 결정하도록 구성되고, 상기 판독 회로가 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이의 각각의 메모리 셀의 판독 동작을 동시에 수행하도록 구성되는 것은 상기 판독 회로가 또한 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이의 각각의 메모리 셀의 총 판독 전류를 측정하도록 구성되는 것을 포함함 ― ;
    를 포함하는, 메모리 회로.
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