CN113450856A - 存储器设备及其操作方法 - Google Patents

Abstract

描述了用于确定存储器单的块在该块的擦除操作期间是否为慢擦除的设备和技术。擦除操作在指定的擦除‑验证迭代中执行附加的验证测试，以检查块的存储器单元的阈值电压分布的上尾的位置。如果上尾太高，则指示慢擦除块，即使在可允许数量的擦除‑验证迭代内成功完成擦除操作。可以使用前置命令来启动附加的验证测试，该前置命令可以与擦除命令一起发送到存储器芯片。或者，它可以通过存储芯片上的装置参数启动。

Description

存储器设备及其操作方法

技术领域

本技术涉及存储器设备及其操作方法。

背景技术

半导体存储装置已经变得越来越多地用于各种电子装置中。例如，非易 失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算装置， 非移动计算装置和其他装置中。

诸如浮栅或电荷俘获材料的电荷存储材料可以用于这种存储装置中，以 存储表示数据状态的电荷。可以将电荷俘获材料垂直布置为三维(3D)堆叠 存储器结构，也可以水平布置为二维(2D)存储器结构。3D存储器结构的 一个示例是位成本可扩展(BiCS)架构，该架构包含交替的导电层和电介质 层的堆叠体。

存储器装置包括存储器单元，其例如可以串联地布置为NAND串(例 如，NAND链)，其中在NAND串的端部处提供选择栅极晶体管以选择性地 将NAND串的沟道连接至源极线或位线。然而，在操作这样的存储器装置 时出现了各种挑战。

附图说明

图1是示例存储器装置的框图。

图2是绘示了图1的感测块51的一个实施例的框图。

图3绘示了用于向平面中的存储器单元的块提供电压的图1的功率控制 电路115的示例实施方式。

图4是示例存储器裸芯400的透视图，在该存储器裸芯400中，在相应 的平面P0和P1中提供了与图1一致的块。

图5绘示了图1的存储器结构126中的示例晶体管520。

图6绘示了图4的块B0-0的一部分的示例截面图，包括NAND串700n 和710n。

图7A绘示了与图4和图6一致的块B0-0中的NAND串的示例视图。

图7B绘示了具有相应的NAND串、位线和感测电路的图7A的块B0- 0的示例俯视图。

图8A绘示了八状态存储器装置的阈值电压(Vth)分布。

图8B绘示了擦除状态的Vth分布，包括在施加初始擦除脉冲之后的慢 擦除块的Vth分布810和正常块的Vth分布811，以及在施加最终擦除脉冲 之后的正常块的Vth分布800。

图8C绘示了在六个擦除-验证迭代中的每一个之后的慢擦除块的擦除状 态的Vth分布，其中在施加第二擦除脉冲之后检测到慢擦除块。

图9A绘示了其中检测到慢擦除块的示例擦除操作的流程图。

图9B绘示了执行图9A的过程的命令的示例序列的流程图。

图9C绘示了与图9A一致的示例擦除操作的流程图。

图9D绘示了与图9A和图9C一致的在全字线验证模式下的块的第一 验证测试的流程图。

图9E绘示了与图9A和图9C一致的在全字线验证模式下的块的第二验 证测试的流程图。

图9F绘示了与图9A和图9C一致的在交替字线验证模式下的块的第一 验证测试的流程图，其中，如果未通过所述第一组交替字线的第一验证测试， 则省略对第二组交替字线的第一验证测试。

图9G绘示了与图9A和图9C一致的在交替字线验证模式下的块的第 一验证测试的流程图，其中仅对块的该组字线的子集执行第一验证测试。

图9H绘示了与图9A、9C、9F和9G一致的在交替字线验证模式下的 块的第二验证测试的流程图，其中对所述第一组和第二组交替字线执行第二 验证测试。

图10绘示了与图9B一致的命令表。

图11A绘示了与图8B、9A和9C-9E一致的擦除操作中的示例电压信 号，其中使用全字线验证模式，在初始的擦除-验证迭代EV1中执行第一验 证测试，且在剩余的擦除-验证迭代EV2和EV3中执行第二验证测试。

图11B绘示了与图8C、9A和9C-9E一致的擦除操作中的示例电压信 号，其中使用全字线验证模式，在第二擦除-验证迭代EV2中执行第一验证 测试，且在擦除-验证迭代EV1-EV3中的每一个中执行第二验证测试。

图12绘示了与图9A和9C-9E一致的擦除操作中的示例电压信号，其 中使用全字线验证模式，在初始的擦除-验证迭代EV1中执行第一和第二验 证测试，且在剩余的擦除-验证迭代EV2和EV3中执行第二验证测试。

图13绘示了与图9A、9C、9F和9H一致的擦除操作中的示例电压信 号，其中使用交替字线验证模式，在初始的擦除-验证迭代EV1中分别对偶 数和奇数字线执行第一验证测试，且在剩余的擦除-验证迭代EV2和EV3中 分别对偶数和奇数字线执行第二验证测试。

图14绘示了与图9A、9C、9F、9G和9H一致的擦除操作中的示例电 压信号，其中使用交替字线验证模式，在初始的擦除-验证迭代EV1中对偶 数字线但不对奇数字线执行第一验证测试，且在剩余的擦除-验证迭代EV2 和EV3中分别对偶数和奇数字线执行第二验证测试。

具体实施方式

描述了用于确定存储器单元的块在该块的擦除操作期间是否为慢擦除 的设备和技术。

某些存储器装置中，存储器单元彼此结合在一起，例如在块或子块中的 NAND串中。每个NAND串包括多个存储器单元，其串联连接在一个或多 个漏极端选择栅极晶体管(称为SGD晶体管)(在NAND串的连接到位线 的漏极端)与一个或多个源极端选择栅极晶体管(称为SGS晶体管)(在 NAND串或其他存储器串或连接的存储器单元的组的连接到源极线的源极 端)之间。选择栅极晶体管也称为选择栅极。此外，存储器单元可以布置有 用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸 到块的漏极侧。例如，参见图7A。存储器单元可以连接为其他类型的串或以 其他方式连接。

在3D存储器结构中，存储器单元可以以垂直NAND串布置在衬底中的 堆叠体中，其中堆叠体包括交替的导电层和电介质层。导电层用作连接到存 储器单元的字线。每个NAND串可以具有柱的形状，其与字线相交以形成 存储器单元。另外，每个NAND串包括在堆叠体中垂直延伸的各种层。例 如，参见图6中的NAND串700n中的沟道660和电荷俘获层664。NAND串的源极端700s连接到衬底611，且NAND串的漏极端700d连接到位线 BL0。例如，参见图6。

在2D存储器结构中，存储器单元可以以水平NAND串布置在衬底上。

块中的存储器单元的擦除操作通常涉及一个或多个擦除-验证迭代，也 称为擦除循环，其中每个迭代涉及沟道增压，然后是验证测试，直到完成擦 除操作。在每个擦除-验证迭代中，沟道的电压被增压，同时将字线的电压保 持在低电平，为0V或接近0V。通过将一个或多个擦除脉冲施加到块来对 沟道增压。参见图11A的电压信号1100。在一种方法中，将擦除脉冲施加到 衬底，使空穴经由NAND串的源极端注入沟道中。在另一种方法中，通过使用栅致漏极泄漏(GIDL)在NAND串的源极端和/或漏极端产生空穴来对沟 道进行增压。这涉及为SGD和/或SGS晶体管提供强大的反偏压。

沟道的增压形成大的沟道至栅极电压，这驱动空穴到电荷俘获层中，从 而降低存储器单元的阈值电压(Vth)。在施加擦除脉冲之后，可以执行验证 测试，这是一种感测操作，以确定存储器单元的Vth是否已降至验证电压以 下。验证测试通常通过感测一组NAND串中的电流来测试该组NAND串的 擦除电平，如例如结合图7B所讨论的。当通过验证测试时，完成擦除操作。

擦除操作是NAND存储器装置的基本功能，因为它为存储器单元提供 了已知的Vth电平以使它们准备进行编程。此外，擦除速度是存储器装置的 重要性能指标。在某些情况下，由于各种因素(例如，固有的较差的擦除效 率、字线电压浮动、以及字线与沟道多晶硅之间的泄漏路径)，块可能是慢擦 除的。期望在制造时检测慢擦除块作为硅调试过程的一部分，并提高最终产 品在客户手中的服务质量。特别地，某些慢擦除块会随着时间而劣化，有可 能导致不可纠正的读取错误。

一种检测慢擦除块的方法是测试这些块，以确定它们是否可以在最大可 允许数量的擦除-验证迭代内完成擦除操作。但是，某些慢擦除块可以在可允 许数量的擦除-验证迭代内完成擦除操作，然后进入不通过模式，在该模式中， 无法成功完成擦除操作和/或发生不可纠正的读取错误。

另一种检测慢擦除块的方法是在将多个擦除脉冲中的每一个施加到块 之后测量存储器单元的Vth。然后可以将擦除斜率确定为性能指标。然而， 这不能原位完成，例如在存储器芯片放置在存储器装置中的情况下，且很耗 时。

本文提供的技术解决了上述和其他问题。在一个方面，提供一种擦除操 作，其提供对存储器装置中的慢擦除块的原位检测。擦除操作可以涉及在指 定的擦除-验证迭代中执行附加的验证测试，以检查块的存储器单元的Vth分 布的上尾的位置。通常，当N为最大可允许数量的擦除-验证迭代时，附加 的验证测试可以在第一至第N-1个擦除-验证迭代中。在图8B所示的一个示 例中，附加的验证测试在初始的擦除-验证迭代中。在图8C所示的另一个示 例中，附加的验证测试在第二擦除-验证迭代中。

如果上尾太高，则指示慢擦除块，即使后续在可允许数量的擦除-验证迭 代内成功完成擦除操作。此外，可以提供命令，其将附加的验证测试嵌入正 常的擦除操作中，例如不检查慢擦除块的擦除操作。

在一种方法中，指定的擦除-验证迭代也包括正常的验证测试。附加的验 证测试(第一验证测试)相对于第一验证电压测试存储器单元的Vth，而正 常的验证测试(第二验证测试)相对于低于第一验证电压的第二验证电压测 试存储器单元的Vth。该方法考虑了在指定的擦除-验证迭代中完成擦除操作 的可能性。正常的验证测试，而不是附加的验证测试，也用于擦除操作的一 个或多个剩余的擦除-验证迭代中，以确定是否成功完成擦除操作。

在另一种方法中，指定的擦除-验证迭代包括对慢擦除块的验证测试而 不是正常的验证测试。替代地，正常的验证测试仅在擦除操作的一个或多个 剩余的擦除-验证迭代中执行，以确定是否成功完成擦除操作。该方法假设擦 除操作将在指定的擦除-验证迭代中完成，并且可以通过省略初始的擦除-验 证迭代中的正常的验证测试来节省时间。

在一些情况下，可以减少附加的验证测试的时间损失。例如，当正常的 验证测试涉及交替字线验证模式时，其中正常的验证测试分别针对偶数字线 和奇数字线执行，附加的验证测试可以针对偶数或奇数字线，但不是两者执 行。参见图9G和图14。

或者，附加的验证测试可以首先针对偶数字线执行，如果通过验证测试， 则然后针对奇数字线执行。如果对于偶数字线未通过附加的验证测试，则可 以返回未通过状态，且可以省略针对奇数字线的附加的验证测试以节省时间。 参见图9F和图14。

替代地，附加的验证测试可以首先针对奇数字线执行，如果通过验证测 试，则然后针对偶数字线执行。如果对于奇数字线未通过附加的验证测试， 则可以返回未通过状态，且可以省略针对偶数字线的附加的验证测试以节省 时间。

这些和其他特征在下文被进一步讨论。

图1是示例存储装置的框图。存储器装置100，例如非易失性存储系统， 可以包括一个或多个存储器裸芯108。存储器裸芯108或芯片包括存储器单 元的存储器结构126(例如存储器单元的阵列)、控制电路110和读取/写入 电路128。存储器结构126可以经由行解码器124通过字线寻址，也可以经 由列解码器132通过位线寻址。读取/写入电路128包括多个感测块51、52、... 53(感测电路)，且允许存储器单元的页被并行地读取或编程。通常，控制 器122被包含在与一个或多个存储器裸芯108相同的存储器装置100(例如， 可移动存储卡)中。控制器可以与存储器裸芯分离。命令和数据经由数据总 线120在主机140和控制器122之间传递，并经由线118在控制器和一个或 多个存储裸芯108之间传递。

存储器结构可以是2D或3D的。存储器结构可以包括存储器单元的一 个或多个阵列，包括3D阵列。存储器结构可以包括单片的3D存储器结构， 其中多个存储器级形成在单个衬底上方(而不是其中)，衬底例如是晶片，没 有中间衬底。存储器结构可以包括任何类型的非易失性存储器，其单片地形 成在具有设置在硅衬底上方的有源区域的存储器单元的阵列的一个或多个 物理级中。存储器结构可以在具有与存储器单元的操作相关联的电路的非易 失性存储器装置中，无论相关联的电路是在衬底上方还是内部。

控制电路110与读取/写入电路128配合，以在存储器结构126上执行 存储器操作，且包括状态机、片上地址解码器114、功率控制模块115(功率 控制电路)、温度感测电路116和编程擦除(PE)周期计数器117。可以提供 例如用于操作参数和软件/代码的存储区域113。在一个实施例中，状态机可 由软件编程。在其他实施例中，状态机不使用软件，而是完全以硬件(例如， 电路)实现。

片上地址解码器114提供主机或存储器控制器使用的地址与解码器124 和132使用的硬件地址之间的地址接口。功率控制模块115在存储器操作期 间控制提供给字线、选择栅极线、位线和源极线的功率和电压。它可以包括 字线、SGS和SGD晶体管以及源极线的驱动器。另请参见图3。在一种方法 中，感测块可以包括位线驱动器。温度感测电路116可以例如在存储器装置 的寿命期间每分钟检测一次存储器装置的温度。P-E周期计数器117可以跟 踪存储器装置中的每个块的P-E周期数。P-E周期数可用于调整慢擦除验证 测试中的验证电压，如结合图8B所述。

电路116和117可以包括用于执行本文描述的过程的硬件、软件和/或固 件。

在一些实施方式中，某些部件可以组合。在各种设计中，除了存储器结 构126以外，一个或多个部件(单独或组合)可以被认为是至少一个控制电 路，其配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控 制电路可以包括以下中的任何一个或其组合：控制电路110、状态机112、解 码器114和132、功率控制模块115、温度感测电路116、PE周期计数器117、 感测块51，52，...，53、读取/写入电路128、控制器122、等等。

片外控制器122(在一个实施例中是电路)可以包括处理器122e、诸如 ROM 122a和RAM 122b的存储器、以及纠错码(ECC)引擎245。ECC引 擎可以纠正多种读取错误。RAM 122b可以是DRAM，其包括用于未提交数 据的存储位置122c。在编程期间，将要编程的数据的副本存储在存储位置 122c中，直到成功完成编程为止。响应于成功完成，数据被从存储位置删除， 并被提交或释放到存储器单元的块。存储位置122c可以存储一个或多个字 线的数据。

还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接 口是一种电路，其在控制器和存储器裸芯之间提供电接口。例如，存储器接 口可以更改信号的格式或时序，提供缓冲区，隔离浪涌，锁存I/O等。处理 器可以经由存储器接口122d向控制电路110(或存储器裸芯的任何其他部 件)发布命令。

控制器122中的存储器(例如ROM 122a和RAM 122b)包括代码，例 如指令集，并且处理器是可操作的，以执行该指令集以提供本文描述的功能。 替代地或附加地，处理器可以从存储器结构的子集126a(例如一个或多个字 线中的存储器单元的保留区域)访问代码。

例如，控制器可以使用代码访问存储结构，例如进行编程、读取和擦除 操作。代码可以包括引导代码和控制代码(例如，指令集)。引导代码是在引 导或启动过程期间初始化控制器并使控制器能够访问存储器结构的软件。代 码可由控制器用来控制一个或多个存储器结构。在加电时，处理器122e从 ROM 122a或子集126a获取引导代码以执行，并且该引导代码初始化系统部 件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，其 就由处理器执行。控制代码包括执行基本任务的驱动器，基本任务例如是控 制和分配存储器、优先处理指令、以及控制输入和输出端口。

控制器，例如RAM 122b和/或控制电路110，可以存储指示块中故障位 的预期数量的参数。这些参数可以例如包括存储在存储器单元中的每个单元 的位数、在块或子块中编程的字线的一部分、在块中编程的子块的一部分、 用于在块中存储和读取数据的ECC过程的强度、预读取电压脉冲的持续时 间(如果使用)、以及读取准确性(例如，位线或字线的电压稳定时间和感测 通过的数量)。

通常，控制代码可以包括用于执行本文描述的功能的指令，包括下面进 一步讨论的流程图的步骤，并且提供包括以下进一步讨论的电压波形。控制 电路可以配置为执行指令以执行本文所述的功能。

在一个实施例中，主机是计算装置(例如，笔记本电脑、台式机、智能 手机、平板电脑、数码相机)，其包括一个或多个处理器、一个或多个处理器 可读取的存储器装置(RAM、ROM、闪存、硬盘驱动器、固态存储器)，所 述处理器可读取的装置存储处理器可读取的代码(例如，软件)以编程一个 或多个处理器来执行本文所述的方法。主机还可以包括附加的系统存储器、 一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出装置。

除了NAND闪存以外，还可以使用其他类型的非易失性存储器。

半导体存储器装置包括：易失性存储器装置，例如动态随机存取存储器 (DRAM)或静态随机存取存储器(SRAM)设备；非易失性存储器装置， 例如电阻随机存取存储器(ReRAM)、电可擦可编程只读存储器(EEPROM)、 闪存(也可以视为EEPROM的子集)、铁电随机存取存储器(FRAM)和磁 阻随机存取存储器(MRAM)；以及其他能够存储信息的半导体元件。每种 类型的存储器装置可以具有不同的配置。例如，闪存装置可以配置为NAND 或NOR配置。

存储器装置可以由无源和/或有源元件以任意组合形成。作为非限制性示 例，无源半导体存储器元件包括ReRAM器件元件，在一些实施例中，ReRAM 器件元件包括电阻率切换存储元件，例如反熔丝或相变材料，以及可选的导 向元件，例如二极管或晶体管。进一步作为非限制性示例，有源半导体存储 器元件包括EEPROM和闪存装置元件，在一些实施例中，其包括包含电荷 存储区的元件，例如浮栅、导电纳米粒子或电荷存储电介质材料。

可以配置多个存储器元件，以使它们串联连接，或者使得可单独访问每 个元件。作为非限制性示例，NAND配置的闪存装置(NAND存储器)通常 包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一 组串联连接的晶体管的示例。

NAND存储器阵列可以配置为使得阵列由多个存储器串构成，其中串由 共享单个位线并作为组访问的多个存储器元件构成。替代地，存储器元件可 以配置为使得每个元件可单独地访问，例如NOR存储器阵列。NAND和NOR 存储器配置是示例，存储器元件可以以其他方式配置。

位于衬底内和/或上方的半导体存储器元件可以二维或三维布置，例如 2D存储器结构或3D存储器结构。

在2D存储器结构中，半导体存储器元件布置在单个平面或单个存储器 装置级中。通常，在2D存储器结构中，存储器元件布置在平面中(例如， 在x-y方向平面中)，该平面基本平行于衬底的支撑存储器元件的主表面延 伸。衬底可以是在其上或在其中形成存储器元件的层的晶片，或者可以是在 形成存储器元件之后附接到存储器元件的载体衬底。作为非限制性示例，衬 底可以包括诸如硅的半导体。

存储器元件可以以有序阵列(例如，多个行和/或列)布置在单个存储器 装置级中。然而，存储元件可以以非规则或非正交配置布置。每个存储器元 件可以具有两个或更多个电极或接触线，例如位线和字线。

3D存储器阵列布置为使得存储器元件占据多个平面或多个存储器装置 级，从而在三个维度上形成结构(即，在x，y和z方向上，其中z方向是基 本垂直的，而x和y方向基本平行于衬底的主表面)。

作为非限制性示例，可以将3D存储器结构垂直地布置为多个2D存储 器装置级的堆叠体。作为另一非限制性示例，3D存储器阵列可以布置为多 个垂直列(例如，基本垂直于衬底的主表面延伸的列，即，在y方向上)，每 个列具有多个存储器元件。列可以以2D配置布置，例如在x-y平面中，产 生存储器元件的3D布置，元件在多个垂直堆叠的存储器平面上。存储器元 件在三个维度上的其他配置也可以构成3D存储器阵列。

作为非限制性示例，在3DNAND存储器阵列中，存储器元件可以耦接 在一起以在单个水平(例如，x-y)存储器装置级内形成NAND串。替代地， 存储器元件可以耦接在一起以形成跨越多个水平存储器装置级的垂直 NAND串。可以设想其他3D配置，其中某些NAND串包含单个存储器级中 的存储器元件，而其他串包含跨越多个存储器级的存储器元件。3D存储器阵列也可以设计为NOR配置和ReRAM配置。

通常，在单片3D存储器阵列中，一个或多个存储器装置级形成在单个 衬底上方。可选地，单片3D存储器阵列还可以至少部分地在单个衬底内具 有一个或多个存储器层。作为非限制性示例，衬底可以包括诸如硅的半导体。 在单片3D阵列中，构成阵列的每个存储器装置级的层通常形成在阵列的下 面的存储器装置级的层上。然而，单片3D存储器阵列的相邻存储器装置级 的层可以被共享或在存储器装置级之间具有中间层。

2D阵列可以分开形成，然后封装在一起以形成具有存储器的多个层的 非单片存储器装置。例如，可以通过在分开的衬底上形成存储器级，然后将 存储器级上下叠置来构造非单片堆叠的存储器。可以在堆叠之前减薄衬底或 从存储器装置级移除衬底，但是由于存储器装置级初始时形成在分开的衬底 上，得到的存储器阵列不是单片3D存储器阵列。另外，多个2D存储器阵 列或3D存储器阵列(单片或非单片)可以形成在分开的芯片上，然后封装 在一起以形成堆叠的芯片存储器装置。

对于存储元件的操作以及与存储元件的通信，通常需要相关电路。作为 非限制性示例，存储器装置可以具有用于控制和驱动存储器元件以完成诸如 编程和读取的功能的电路。该相关电路可以在与存储器元件相同的衬底上和 /或在分开的衬底上。例如，用于存储器的读写操作的控制器可以位于分开的 控制器芯片上和/或与存储器元件相同的衬底上。

本领域技术人员将认识到，该技术不限于所描述的2D和3D示例性结 构，而是涵盖了本文所述和本领域技术人员所理解的技术的精神和范围内的 所有相关存储器结构。

图2是绘示了图1的感测块51的一个实施例的框图。单独的感测块51 被分为一个或多个核心部分，称为感测电路60-63或感测放大器，以及公共 部分，称为管理电路190。在一个实施例中，每个感测电路连接到相应的位 线和NAND串，而公共管理电路190连接到一组多个(例如四个或八个)感 测电路。一组中的每个感测电路都经由数据总线176与相关的管理电路通信。 因此，存在一个或多个管理电路，它们与一组存储元件(存储器单元)的感测电路通信。

作为示例，感测电路60在编程循环期间操作以向未选择的位线提供预 充电/编程禁止电压，或向选择的位线提供编程使能电压。未选择的位线连接 到未选择的NAND串和其中的未选择的存储器单元。未选择的存储器单元 可以是未选择的NAND串中的存储器单元，其中存储器单元连接到选择的 或未选择的字线。未选择的存储器单元也可以是选择的NAND串中的存储 器单元，其中存储器单元连接到未选择的字线。选择的位线连接到选择的NAND串和其中的选择的存储器单元。

感测电路60还在编程循环的验证测试期间操作以感测存储器单元来通 过达到指定的数据状态来确定它是否已经完成编程，例如，通过其Vth超过 指定的数据状态的验证电压来指示。感测电路60还在读取操作期间操作以 确定存储器单元已被编程到的数据状态。感测电路60还在第一验证测试期 间在擦除操作中操作以确定块是否是慢擦除，并且在第二验证测试期间用于 确定擦除操作是否已经完成。感测电路通过确定所连接的位线中的传导电流 是高于还是低于预定阈值水平来执行感测。这指示存储器单元的Vth分别低于还是高于字线电压。

感测电路可以包括连接到晶体管55(例如，nMOS)的选择器56或开 关。基于晶体管55的控制栅极58和漏极57处的电压，该晶体管可以用作 通过门(pass gate)或位线夹(bitline clamp)。当控制栅极处的电压足够高 于漏极上的电压时，晶体管作为通过门操作，以将漏极处的电压传递到晶体 管的源极59处的位线(BL)。例如，当预充电并禁止未选择的NAND串时， 可以通过诸如1-2V的编程禁止电压。或者，可以通过诸如0V的编程使能 电压，以允许在选择的NAND串中进行编程。选择器56可以将电源电压Vdd (例如3-4V)传递到晶体管55的控制栅极，以使其作为通过门操作。

当控制栅极处的电压低于漏极上的电压时，晶体管55用作源极跟随器， 以将位线电压设置或钳位在Vcg-Vth，其中Vcg是控制栅极58上的电压， 而Vth(例如1V)是晶体管55的阈值电压。假定源极线为0V。可以在感 测操作(例如读取和验证操作)期间使用此模式。因此，由晶体管55基于选 择器56输出的电压来设置位线电压。例如，选择器56可以将Vbl_sense+ Vth(例如1.5V)传递到晶体管55，以在位线上提供Vbl_sense(例如0.5V)。 Vbl选择器173可以将相对较高的电压(例如Vdd)传递至漏极57，该电压 高于晶体管55上的控制栅极电压，以在感测操作期间提供源极跟随器模式。

Vbl选择器173可以传递多个电压信号之一。例如，在编程循环期间， 对于未选择的NAND串的相应的位线，Vb1选择器可以传递从初始电压(例 如，0V)增加到编程禁止电压(例如，Vb1_inh)的编程禁止电压信号。Vb1 选择器173可以在编程循环期间为选择的NAND串的相应的位线传递诸如 0V的编程使能电压信号。例如，Vb1选择器可以基于来自处理器192的命 令来选择来自图3中的BL电压驱动器340的电压信号。

在一种方法中，可以与其他感测电路的选择器分开地控制每个感测电路 的选择器56。每个感测电路的Vb1选择器173也可以与其他感测电路的Vb1 选择器分开控制。

在感测期间，感测节点171充电至初始电压Vsense_init，例如3V。然 后，感测节点经由晶体管55传递至位线，并使用感测节点的衰减量确定存 储器单元处于导通状态还是非导通状态。特别地，比较电路175通过将感测 节点电压与感测时间的跳闸电压进行比较来确定衰减量。如果感测节点电压 衰减到低于跳闸电压Vtrip，则存储器单元处于导通状态，并且其Vth等于 或低于验证电压。如果感测节点电压没有衰减到低于Vtrip，则存储器单元处 于非导通状态，并且其Vth高于验证电压。例如，由比较电路175基于存储 器单元是分别处于导通状态还是非导通状态，将感测节点锁存器172设置为 0或1。感测节点锁存器中的数据可以是由处理器192读出并用于更新跳闸 锁存器174的位。随后，对于下一个编程循环，处理器可以使用跳闸锁存器 中的位以及锁存器194-197中分配的数据状态，以确定存储器单元和NAND 串是在编程循环中进行编程的选择还是未选择的，从而分别向位线传递适当 的使能或禁止位线电压。锁存器194-197可以被认为是数据锁存器或用户数 据锁存器，因为它们将要被编程的数据存储到存储器单元中。

管理电路190包括处理器192、分别用于感测电路60-63的四组示例数 据锁存器194-197、以及耦接在数据锁存器组和数据总线120之间的I/O接 口196。可以为每个感测电路提供一组三个数据锁存器，例如，包括各个锁 存器LDL、MDL和UDL。在某些情况下，可以使用不同数量的数据锁存器。 在每单元三位的实施例中，LDL存储下部数据页的位，MDL存储中间数据 页的位，而UDL存储上部数据页的位。

处理器192执行计算，例如以确定存储在感测的存储器单元中的数据并 将确定的数据存储在数据锁存器的组中。每组数据锁存器194-197用于在读 取操作期间存储由处理器192确定的数据位，并在编程操作期间存储从数据 总线120导入的数据位，这些数据位表示要被编程到存储器中的写入数据。 I/O接口196提供数据锁存器194-197与数据总线120之间的接口。

在读取期间，系统的操作在状态机112的控制下，状态机112控制向所 寻址的存储器单元提供不同的控制栅极电压。当其逐步通过与存储器所支持 的各种存储器状态相对应的各种预定义控制栅极电压时，感测电路可以在这 些电压之一处跳闸，并且相应的输出将从感测电路经由数据总线176提供给 处理器192。此时，处理器192通过考虑感测电路的(多个)跳闸事件和经 由输入线193来自状态机的关于施加的控制栅极电压的信息来确定导致的存 储状态。然后，它为存储器状态计算二进制编码，并将导致的数据位存储到 数据锁存器194-197中。

一些实施方式可以包括多个处理器192。在一个实施例中，每个处理器 192将包括输出线(未示出)，使得每条输出线被“线或(wired-OR)”在一 起。在某些实施例中，输出线在连接到“线或”线之前被反转。这种配置使 得可以在编程验证测试期间快速确定编程过程何时完成，因为接收到“线或” 的状态机可以确定何时所有被编程的位都已达到所需的电平。例如，当每个 位达到其所需的电平时，该位的逻辑零将被发送到“线或”线(或数据“1” 被反转)。当所有位输出数据0(或数据1反转)时，状态机便知道终止编程 过程。因为每个处理器与八个感测电路通信，所以状态机需要读取八次“线 或”线，或者将逻辑添加到处理器192中以累加相关位线的结果，使得状态 机只需读取线或线一次。类似地，通过正确地选择逻辑级，全局状态机可以 检测到第一位何时更改其状态并相应地更改算法。

在对存储器单元进行编程或验证操作期间，要编程的数据(写入数据) 从数据总线120存储在数据锁存器194-197的组中。在重新编程期间，存储 器单元的数据锁存器的相应的组可以存储数据，该数据指示何时基于编程脉 冲幅度使存储器单元能够进行重新编程。

在状态机的控制下，编程操作将一系列编程电压脉冲施加到所寻址的存 储器单元的控制栅极。每个电压脉冲可以在被称为增量步进脉冲编程的处理 中从先前的编程脉冲在幅度上按步长步增。在每个编程电压之后进行验证操 作，以确定是否已将存储器单元编程为所需的存储器状态。在某些情况下， 处理器192相对于所需的存储器状态监视读回存储器状态。当两者一致时， 处理器192例如通过更新其锁存器将位线设置为编程禁止模式。即使将附加 的编程脉冲施加到其控制栅极，这也禁止了耦接到位线的存储器单元的进一 步编程。

每组数据锁存器194-197可以被实现为用于每个感测电路的数据锁存器 的堆叠体。在一个实施例中，每个感测电路60具有三个数据锁存器。在一 些实施方式中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数 据被转换为用于数据总线120的串行数据，反之亦然。可以将与存储器单元 的读/写块相对应的所有数据锁存器链接在一起以形成块移位寄存器，从而可 以通过串行传输输入或输出数据块。特别地，读取/写入电路的堆(bank)适 配为使得它的每组数据锁存器将按顺序将数据移入或移出数据总线，就好像 它们是整个读/写块的移位寄存器的一部分一样。

数据锁存器在编程操作中标识相关联的存储器单元何时已达到某些里 程标志。例如，锁存器可以标识出存储器单元的Vth低于特定的验证电压。 数据锁存器指示存储器单元当前是否存储来自数据页的一个或多个位。例如， LDL锁存器可用于存储下部数据页。当下部页位存储在相关的存储器单元中 时，LDL锁存器被翻转(例如，从0到1)。对于每个单元三个位，当将中间 页位或上部页位分别存储在关联的存储器单元中时，将翻转MDL或UDL锁 存器。当相关联的存储器单元完成编程时，会发生这种情况。

图3绘示了用于向平面中的存储器单元的块提供电压的图1的功率控制 电路115的示例实施方式。在一种方法中，可以针对裸芯的每个平面重复所 示的电路。在该示例中，存储器结构126包括一组四个相关的块，B0-0至 B0-3，以及另一组四个相关的块，B0-4至B0-7。另请参见图4。块可以在一 个或多个平面中。图1的行解码器124经由传输晶体管322向字线提供电 压，并选择每个块的栅极控制线。在一种方法中，为每个块提供单独的行解码器。行解码器向将块连接到行解码器的传输晶体管提供控制信号。在一种 方法中，每组块的传输晶体管由公共控制栅极电压控制。因此，一组块的传 输晶体管在给定时间全部导通或截止。如果传输晶体管导通，则来自行解码 器的电压将被提供给相应的控制栅极线或字线。如果传输晶体管截止，则行 解码器与相应的控制栅极线或字线断开连接，从而使电压浮置在相应的控制 栅极线或字线上。

例如，控制栅极线312连接到传输晶体管313-316的组，其进而分别连 接到B0-4至B0-7的控制栅极线。控制栅极线317连接到传输晶体管318- 321的组，其进而分别连接到B0-0至B0-3的控制栅极线。

通常，在块中，一次对一个选择的子块执行编程或读取操作。可以在选 择的块或子块上执行擦除操作。行解码器可以将全局控制线302连接到本地 控制线303。控制线表示导电路径。通过多个电压驱动器在全局控制线上提 供电压。一些电压驱动器可以向连接到全局控制线的开关350提供电压。控 制传输晶体管324以将电压从电压驱动器传输到开关350。

电压驱动器可以包括选择的数据字线(WL)驱动器347，其在编程或读 取操作期间在选择的数据字线上提供电压。驱动器347可以在编程操作的编 程循环期间在WLn上提供预充电电压和编程电压。在图6中，驱动器348 可以用于未选择的数据字线，而虚设字线驱动器349和349a可以分别用于 在虚设字线WLDD和WLDS上提供电压。

电压驱动器还可以为每个子块包括单独的SGD驱动器。例如，可以分 别为SB0、SB1、SB2和SB3提供SGD驱动器346、346a，346b和346c， 比如图7A中。SGD驱动器向连接到SGD晶体管(漏极侧选择栅极晶体管) 的控制栅极的控制线提供电压。在一种选择中，SGS驱动器345对于块中的 不同子块是公共的，并且向连接到SGS晶体管(源极侧选择栅极晶体管)的 控制栅极的控制线提供电压。

包括行解码器的各种部件可以从诸如状态机112或控制器122的控制器 接收命令，以执行本文所述的功能。

p阱电压驱动器330例如经由导电路径682向p阱区域611b中的p+接 触体612b提供电压Vp阱。参见图6。在一种方法中，p阱区域611b对于块 是公共的。Vp-well可以与图11A-14中的Vsubstrate相同。块也共享一组位 线342。源极线(SL)电压驱动器331例如经由局部互连651向p阱区611b 中的n+接触体612c提供电压Vs1。

位线电压驱动器340包括向位线342提供电压的电压源。例如，在擦除 验证测试中用于感测的电压可以为0.5V。

在如图4至图7B所示的堆叠的存储器装置中，连接的存储器单元的组 可以布置在从衬底垂直向上延伸的NAND串中。在一种方法中，每个NAND 串的底部(或源极端)与衬底(例如，阱区)接触，并且每个NAND串的顶 端(或漏极端)连接到相应的位线。

图4是示例存储器裸芯400的透视图，在该存储器裸芯400中，在相应 的平面P0和P1中提供了与图1一致的块。存储器裸芯包括衬底611、其中 形成存储器单元的块的中间区域402、以及其中一个或多个上部金属层被图 案化以形成位线的上部区域403。平面P0和P1表示形成在衬底611中的相 应的隔离区域。此外，在P0中形成了编号为B0-0至B0-n-1的n个块的第 一块序列405，在P1中形成了编号为B1-0至B1-n-1的n个块的第二块序列 415。每个平面可以具有相关联的行和列控制电路，例如图1的行解码器124、 读取/写入电路128和列解码器132。

在一种方法中，可以位于裸芯的外围区域中的控制电路110可以在平面 之间被共享。每个平面可以具有单独的一组位线。

通过在多个平面中提供存储器单元的块，可以在这些平面中执行并行操 作。例如，可以同时擦除不同平面中的块。

衬底611还可以在这些块下面承载电路，以及被图案化为导电路径以携 载电路的信号的一个或多个下部金属层。例如，图10中的命令为平面P0和 P1中的擦除操作提供通过/不通过状态。

在该示例中，存储器单元形成在块中的垂直NAND串中。每个块包含 存储器单元的堆叠区域，其中堆叠体的交替级表示字线。在一种可能的方法 中，每个块都具有相对的分层侧面，垂直接触体从这些侧面向上延伸到上部 金属层，以形成与导电路径的连接。虽然绘示了两个平面作为示例，但其他 示例可以使用四个或更多个平面。每个裸芯一个平面也是可能的。

尽管以上示例针对具有垂直延伸的NAND串的3D存储器装置，但是本 文提供的技术也适用于其中NAND串在衬底上水平延伸的2D存储器装置。

图5绘示了图1的存储器结构126中的示例晶体管520。晶体管包括控 制栅极CG、漏极D、源极S和沟道CH，并且例如可以表示存储器单元或选 择栅晶体管。晶体管的漏极端可选地经由NAND串中的一个或多个其他晶 体管连接到位线BL，晶体管的源极端可选地经由NAND串中的一个或多个 其他晶体管连接到源极线SL。

图6绘示了图4的块B0-0的一部分的示例截面图，包括NAND串700n 和710n。在该示例中，NAND串700n和710n分别位于不同的子块SB0和 SB1中。块包括交替的导电层(字线层)和电介质层的堆叠体61O。层可以 是具有在z方向上的高度、在y方向上的宽度和在x方向上的长度的矩形 板。

堆叠体被绘示为包括一个分层，但是可以可选地包括交替的导电层和介 电层的一个或多个分层。堆叠体包括一组交替的导电层和介电层，其中在制 造过程中形成存储器孔。

导电层包括SGS、WLDS、WL0-WL95、WLDD和SGD(0)。连接到存 储器单元的控制栅极的导电层称为字线，连接到源极侧选择栅极晶体管和漏 极侧选择栅极晶体管的控制栅极的导电层分别称为源极侧和漏极侧控制线。 WLDS和WLDD是连接到虚设存储器单元的虚设字线或导电层，它们没有 资格存储用户数据。虚设存储器单元可以具有与数据存储器单元相同的构造， 但是被控制器视为没有资格存储包括用户数据的任何类型的数据。一个或多个虚设存储器单元可以设置在存储器单元的NAND串的漏极和/或源极端， 以在沟道电压梯度中提供逐渐的过渡。WL0-WL95是连接到数据存储器单元 的数据字线，该数据存储器单元有资格存储用户数据。仅作为示例，堆叠体 包括96个数据字线。DL是示例电介质层。

绘示了堆叠体的顶部610t和底部610b。WL95是最顶部的数据字线或 导电层，WL0是最底部的数据字线或导电层。

NAND串是通过在堆叠体中蚀刻存储器孔，然后沿存储器孔的侧壁沉积 多个材料的薄层而形成的。存储器单元形成在字线与多个薄层相交的区域中， 选择栅极晶体管形成在SGS和SGD控制线与多个薄层相交的区域中。例如， 漏极侧选择栅极晶体管716形成在SGD控制线与多个薄层相交的地方，源 极侧选择栅极晶体管701形成在SGS控制线与多个薄层相交的地方，最顶 部的数据存储器单元714形成在WL95字线与多个薄层相交的地方，最底部 的数据存储器单元703形成在WL0字线与多个薄层相交的地方。

多个薄层可以形成环形层并且可以例如使用原子层沉积来沉积。例如， 层可以包括阻挡氧化物层663、电荷俘获层664或者诸如氮化硅(Si3N4)或 其他氮化物的膜、隧穿层665(例如栅极氧化物)、以及沟道660(例如，包 含多晶硅)。还可以提供电介质芯666(例如，包括二氧化硅)。字线或控制 线可以包括金属，例如钨。在该示例中，所有层都设置在存储器孔中。在其 他方法中，某些层可以设置在字线或控制线层中。多个薄层形成NAND串 的柱状有源区(AA)。

堆叠体形成在衬底611上。在一种方法中，衬底包括连接到NAND串 的源极端的p阱区611a(也参见图3)。p阱区可以包括外延区612，其邻近 源极侧选择栅晶体管向上延伸。p阱区可以包括：n+接触体612c，其连接到 局部互连651以接收源极线电压，以及p+接触体612b，其连接到导电路径 682以接收p阱电压。局部互连651可以包括导电材料651b，例如被绝缘材 料651a围绕的金属，以防止与相邻字线的金属导电。在一种可能的实施方 式中，p阱区形成在n阱613中，n阱613进而形成在衬底的p型半导体区 域614中。

NAND串700n在堆叠体610的底部610b具有源极端700s，其连接到p 阱。NAND串700n还在堆叠体的顶部610t具有漏极端700d，其经由包括n 型材料的位线接触体680连接到位线BL0。

由于NAND串的长度不形成在衬底上，因此可以将NAND串视为具有 浮置体沟道。

对存储器单元进行编程时，电子会存储在与存储器单元关联的电荷俘获 层的一部分中。这些电子从沟道并通过隧穿层被吸入电荷俘获层。存储器单 元的Vth与存储电荷量成正比增加。在擦除操作期间，NAND串的沟道被充 电，例如通过经由局部互连651向衬底施加正擦除脉冲，使得电子从电荷俘 获层返回沟道。

图7A绘示了与图4和图6一致的块B0-0中的NAND串的示例视图。 NAND串以3D配置布置在块的子块中。每个子块包括多个NAND串，其中 绘示了一个示例NAND串。例如，SB0、SB1、SB2和SB3分别包括示例 NAND串700n、710n、720n和730n。NAND串具有与图6一致的数据字线、 虚设字线和选择栅极线。每个子块包括一组NAND串，它们在x方向上延 伸且具有公共的SGD线或控制栅极层。NAND串700n、710n、720n和730n 分别在子块SB0、SB1、SB2和SB3中。可以基于字线编程顺序来对块进行 编程。一种选择是，在对下一个字线的存储器单元进行编程之前，对不同子 块中的字线的不同部分中的存储器单元进行编程，一次一个子块。例如，这 可以涉及在SB0、SB1、SB2和SB3中编程WL0，然后在SB0，SB1，SB2 和SB3中编程WL1，依此类推。例如，字线编程顺序可以从WL0(源极端 字线)开始，在WL95(漏极端字线)结束。

在擦除操作中，通常会擦除整个块，尽管也可以擦除部分块。

NAND串700n、710n、720n和730n分别具有沟道700a、710a、720a和 730a。另外，NAND串700n包括SGS晶体管701、虚设存储器单元702、 数据存储器单元703-714、虚设存储器单元715和SGD晶体管716。NAND 串710n包括SGS晶体管721、虚设存储器单元722、数据存储器单元723- 734、虚设存储器单元735和SGD晶体管736。NAND串720n包括SGS晶 体管741、虚设存储器单元742、数据存储器单元743-754、虚设存储器单元 755和SGD晶体管756。NAND串730n包括SGS晶体管761、虚设存储器 单元762、数据存储器单元763-774、虚设存储器单元775和SGD晶体管 776。

该示例绘示了每个NAND串的漏极端处的一个SGD晶体管，以及每个 NAND串的源极端处的一个SGS晶体管。在一种方法中，SB0、SB1、SB2 和SB3中的SGD晶体管可以分别通过单独的控制线SGD(0)、SGD(1)、 SGD(2)和SGD(3)驱动。在另一种方法中，多个SGD和/或SGS晶体 管可以设置在NAND串中。

图7B绘示了具有相应的NAND串、位线和感测电路的图7A的块B0- 0的示例俯视图。该视图在x-y平面中。每个圆圈表示NAND串。在该示例 中，绘示了每个子块有16个NAND串。SB0包括图7A的NAND串700n 和附加的NAND串700n1-700n15。SB1包括图7A的NAND串710n和附加 的NAND串710n1-710n15。SB2包括图7A的NAND串720n和附加的 NAND串720n1-720n15。SB3包括图7A的NAND串730n和附加的NAND 串730n1-730n15。

一组位线BL0-BL15连接到NAND串。每个位线连接到NAND串的相 应的组，包括每个子块中的一个NAND串。例如，BL0连接到一组NAND 串799中的NAND串700n、710n、720n和730n，BL1连接到NAND串 700n1、710n1、720n1和730n1，以此类推。每个位线还连接到相应的感测电 路，与图2的感测电路60-63一致。例如，BL0-BL15分别连接到感测电路 SC0-SC15。

在擦除操作中的验证测试中，验证电压VvEr_slow或VvEr_norm被施 加到字线。参见图11A-14。同时，每个感测电路都基于连接到位线的相应的 NAND串中的电流之和来感测相应的位线上的电流。例如，SC0可以基于 NAND串700n、710n、720n和730n中的电流来感测BL0上的电流。在另 一种可能的方法中，对于每个位线，一次感测一个子块。

当第一验证电压VvEr_slow被施加到字线时，可以计数未通过验证测试 的NAND串的组的数量。当在NAND串或块的相应部分中感测到的电流小 于指定水平时，一组NAND串(或块的相应部分)不通过验证测试。不通过 表示对于该组NAND串中的一个或多个存储器单元，Vth高于VvEr_slow。 相反，当在一组NAND串或块的相应部分中感测到的电流大于指定水平时， 该组NAND串(或块的相应部分)通过验证测试。通过表示对于该组NAND 串中的所有存储器单元，Vth低于VvEr_slow。另请参见图9D-9H中的验证 测试的各个示例。

图8A绘示了八状态存储器装置的阈值电压(Vth)分布。绘示了八个数 据状态或每个单元三个位作为示例。本文的技术可以应用于包括每个单元一 个或多个位的其他模式。在图8A-8C中，垂直轴以对数刻度表示多个存储器 单元，水平轴以线性刻度表示阈值电压。Vth分布可以表示连接到字线的存 储器单元或块中的所有存储器单元。在擦除块之后，获得了Vth分布800， 其表示擦除状态。当所有或几乎所有存储器单元的Vth低于VvEr_norm的验证电平时，完成擦除操作。

然后对存储器单元进行编程操作。每个存储器单元将具有分配的数据状 态。某些存储器单元已经分配给擦除状态且未编程。在本例中，大多数存储 器单元被编程为更高的状态，例如A-F，分别由Vth分布801-807表示。这 些存储器单元使用VvA-VvG的验证电压进行验证测试。对较高状态的存储 器单元的编程可能干扰擦除状态的存储器单元，从而导致Vth分布800a加 宽和上移。

图8B绘示了擦除状态的Vth分布，包括在施加初始擦除脉冲之后的慢 擦除块的Vth分布810和正常块的Vth分布811，以及在施加最终擦除脉冲 之后的正常块的Vth分布800。在将初始擦除脉冲应用于块后，可以通过评 估该块的存储器单元的Vth分布的上尾来检测慢擦除块。评估涉及初始的擦 除-验证迭代中的验证测试。更一般而言，可通过在擦除操作的指定的擦除- 验证迭代中的擦除脉冲之后评估块的存储器单元的Vth分布的上尾来检测慢 擦除块，其中指定的擦除-验证迭代可以是初始的擦除-验证迭代或擦除操作 的其他后续擦除-验证迭代。

当将VvEr_slow施加到字线时，通过感测NAND串中的电流，可以相 对于第一验证电压VvEr_slow评估存储器单元的Vth分布。在该示例中，对 慢擦除块的感测操作将指示未将存储器单元和NAND串的一部分擦除到低 于VvEr_slow的Vth。这些NAND串和存储器单元由Vth分布810的区域 810a表示。另请参见图11A中的示例电压信号。

相反，对于具有正常擦除速度的块，相对于VvEr_slow的感测操作将指 示所有或几乎所有的NAND串和存储器单元已被擦除到VvEr_slow以下的 Vth。还可以相对于图8A中所示的第二验证电压VvEr_norm执行感测操作。 VvEr_norm是正常的擦除验证电压，其用于确定是否完成了擦除操作。这种 感测操作将显示，对于慢擦除块，大部分的NAND串和存储器单元的Vth高 于VvEr_norm。对于具有正常擦除速度的块，感测操作将显示所有或几乎所有的NAND串和存储器单元已被擦除到VvEr_norm以下的Vth。

控制电路可以计数未通过验证测试的NAND串的组的数量。使用比正 常的验证电压高的验证电压来检测慢擦除块，导致较低的计数，因此设计更 简单。例如，相对于VvEr_slow未通过验证测试的NAND串的组的数量可 以限制为例如NAND串的组的1-5％。一旦计数超过1-5％，则块被认为是 慢擦除的，因此无需计数NAND串的其他组。相反，使用正常的验证电压来 检测慢擦除块将需要具有计数更大数量的能力，从而导致设计更加复杂。例 如，可能必须计数到NAND串的组的例如10-20％或更多。这可以通过考虑 Vth分布810的超过VvEr_norm的部分来可视化。

Vth分布800表示，当在初始的擦除-验证迭代之后执行一个或多个剩余 的擦除-验证迭代时，在完成擦除操作之后的正常擦除(例如，不是慢擦除) 块。

VvEr_slow可以基于各种因素进行调整。例如，可以随着P-E周期数的 增加而增加VvEr_slow。当P-E周期数增加时，块可能更难擦除，需要更多 的擦除循环。因此，如果使用VvEr_slow测试具有高P-E周期的块，则会将 大于所需数量的块分类为慢擦除。随着P-E周期的增加而增加VvEr_slow有 助于确保仅将真正的慢擦除块分类为慢擦除。当在最终用户的手中时，该方 法在存储器装置的整个生命周期中检测慢擦除块时都适用。

图8C绘示了在六个擦除-验证迭代中的每一个之后的慢擦除块的擦除状 态的Vth分布，其中在施加第二擦除脉冲之后检测到慢擦除块。Vth分布820- 825表示将第一到第六擦除脉冲施加到块之后的慢擦除块。块在第六擦除脉 冲之后相对于VvEr_norm通过验证测试。相比之下，擦除速度正常的块可以 在较少的擦除脉冲(例如1至5个擦除脉冲)之后相对于VvEr_norm通过验 证测试。在此示例中，对慢擦除块的测试发生在第二擦除脉冲之后，而不是 如图8B所示的初始擦除脉冲之后。当将VvEr_slow施加到字线时，通过感 测NAND串中的电流，相对于第一验证电压VvEr_slow评估存储器单元的 Vth分布。对慢擦除块的感测操作指示未将NAND串和存储器单元的一部分 擦除到低于VvEr_slow的Vth。这些NAND串和存储器单元由Vth分布820 的区域821a表示。在这些示例中，VvEr_slow在图8C中比在图8B中低。

另请参见图11B中的示例电压信号。

通常，如前所述，对慢擦除块的测试可以在指定的擦除脉冲之后进行， 无论是初始的擦除脉冲还是随后的擦除脉冲，例如第二或第三擦除脉冲。

图9A绘示了其中检测到慢擦除块的示例擦除操作的流程图。步骤900 开始对布置在NAND串中的存储器单元的块的擦除操作。步骤901包括， 在擦除操作的指定的擦除-验证迭代中，使用第一验证测试来检测块是否为 慢擦除。指定的擦除-验证迭代可以是初始的擦除-验证迭代或擦除操作的其 他擦除-验证迭代。例如，如上所述，当N为最大可允许数量的擦除-验证迭 代时，附加的验证测试可以在第一至第N-1个擦除-验证迭代中。换言之，慢擦除块的检测可以在第n个擦除脉冲之后完成，其中1＜＝n＜N，N是最大擦 除循环计数。如图8B和8C所示，在第一或第二擦除脉冲之后分别检测Vth 分布的上尾是两个示例，分为当n＝1和n＝2时。通常，n可以等于1、2、 3……N-1。

指定的擦除-验证迭代可以在开始擦除操作之前被预先确定。步骤901a 注意到，第一验证测试相对于第一验证电压VvEr_slow测试块的擦除电平。 块的擦除电平是基于其存储器单元的阈值电压。步骤903存储块是否通过第 一验证测试的第一通过/不通过结果。参见图10的其中可以存储和报告擦除 操作的通过/不通过结果的示例格式。

步骤904使用第二验证测试来检测块是否在允许的数量的擦除-验证迭 代内完成擦除操作。步骤904a注意到，第二验证测试相对于低于第一验证 电压的第二验证电压VvEr_norm测试块的擦除电平。步骤905存储块是否 通过第二验证测试的第二通过/不通过结果。

擦除完成的检测可以在包括指定的擦除-验证迭代的擦除-验证迭代中完 成。或者，擦除完成的检测可以在不包括指定的擦除-验证迭代的擦除-验证 迭代中完成。这可以涉及例如执行指定的擦除-验证迭代作为擦除操作的初 始的擦除-验证迭代，并且在擦除操作的一个或多个剩余的擦除-验证迭代中 检测擦除完成。

图9B绘示了执行图9A的过程的命令的示例序列的流程图。在一种可 能的方法中，使用第一验证测试对慢擦除块的检测是使用前置命令启动的， 该前置命令随擦除命令一起被发送到存储器芯片。控制电路可以配置为响应 于接收到在执行第二验证测试的命令之前的前置命令而执行第一验证测试。 在另一种可能的方法中，检测由存储器芯片上的装置参数启动。

通常，命令可以由片外控制器122发布到片上控制电路110，包括与擦 除操作相关的状态机112。包括状态机112的片上控制电路110可以将擦除 操作的状态和慢块检测报告回控制器122。在这种情况下，步骤910包括发 布用于慢擦除检测过程的前置命令。前置命令是另一相关命令之前的命令。 例如，前置命令可以具有所需的格式且包括一个或多个字节。步骤911包括 发布用于正常的擦除操作的命令。这样的命令的示例为如下格式：60h-地址 (3周期)-D0h＝＞忙碌-＞就绪。“60h”表示第一命令周期中的擦除块命令。 “地址(3周期)”表示要擦除的块的3个周期或字节地址。地址可以包括例 如表示平面和块的信息。“D0h”表示第二命令周期。“忙碌”指示芯片的就 绪/忙碌引脚具有忙碌状态，“就绪”指示芯片的就绪/忙碌引脚具有就绪状态。

步骤912包括发布专用状态返回命令(CMD XXh，见图10)，以读出除 了擦除操作状态以外的慢擦除结果。例如，慢擦除结果可以包括通过/不通过 状态(其中通过指示块不是慢擦除，而不通过指示块是慢擦除)，且擦除操作 状态可以包括擦除操作的通过/不通过状态(其中通过指示擦除操作已在允许 数量的擦除-验证迭代内完成，而不通过指示擦除操作未在允许数量的擦除- 验证迭代内完成)。

替代地，步骤913涉及使用装置参数，称为F_SED_EN，以启用慢擦除 检测过程。可以在芯片使用的命令列表中定义装置参数。然后是步骤911和 912。

图9C绘示了与图9A一致的示例擦除操作的流程图。在该示例中，慢 擦除检测在初始的擦除-验证迭代中被执行。步骤920开始对布置在NAND 串中的存储器单元的块的擦除操作。步骤921开始擦除操作的初始的擦除- 验证迭代。步骤922包括初始化擦除循环计数(ELC)＝1以表示第一编程验 证迭代。步骤923包括对NAND串的沟道进行充电。如前所述，在一种方法 中，将擦除脉冲施加到衬底，使得空穴注入NAND串的源极端，从而增加沟 道电压。参见图11A的示例电压信号1100中的擦除脉冲1101-1103。在另一 种方法中，通过使用GIDL在NAND串的源极端和/或漏极端产生空穴来对 沟道进行增压。步骤924包括执行第一验证测试，其相对于第一验证电压 (VvEr_slow)测试块的擦除电平。

决策步骤925确定块是否通过第一验证测试。当块的NAND串的所有 或几乎所有的组通过验证测试时，块可以通过验证测试。换言之，没有或不 超过块的NAND串的组的指定部分不通过验证测试。

如结合图7B所述，验证测试可以涉及感测连接到每个位线的一组 NAND串中的电流。如果电流高于指定水平，则一组NAND串通过验证测 试，例如，该组NAND串中的存储器单元的阈值电压低于验证电压。如果所 有或几乎所有的NAND串的组通过验证测试，则块通过验证测试。换言之， 如果没有或不超过块的NAND串的组的指定部分不通过验证测试，则块通 过验证测试。如果决策步骤925为真，则步骤925a存储第一验证测试的通 过结果。这意味着块不是慢擦除。如果步骤925为伪，则步骤925b存储第 一验证测试的不通过结果。这意味着块是慢擦除。

在步骤925之后，可以遵循两个路径之一。在第一路径“A”中，步骤 928执行第二验证测试，其相对于第二验证电压(VvEr norm)测试块的擦 除电平。决策步骤929确定块是否通过第二验证测试。如果决策步骤929为 真，则步骤929a存储第二验证测试的通过结果，并且擦除操作结束。通过结 果意味着擦除操作在可允许数量的擦除-验证迭代内完成。如果决策步骤929 为伪，则决策步骤930确定ELC是否小于最大可允许的ELC。如果决策步 骤930为伪，则步骤930a存储第二验证测试(和擦除操作)的不通过结果 并结束擦除操作。这意味着块没有完成擦除操作。如果决策步骤930为真， 则ELC在步骤931递增，且下一个擦除-验证迭代开始于步骤926。

在步骤925之后的第二路径“B”中，步骤926开始下一个擦除-验证迭 代。在这种情况下，不在初始的擦除-验证迭代中执行第二验证测试。步骤927 包括对NAND串的沟道进行充电。如所讨论的，然后达到步骤928。

图9D绘示了与图9A和图9C一致的在全字线验证模式下的块的第一 验证测试模式的流程图。步骤940开始在全字线验证模式下对块开始第一验 证测试。在这种模式中，将验证电压施加到块中的所有的数据字线，同时感 测NAND串中的电流。参见图11A-12。步骤941将第一验证电压VvEr_slow 施加到块的一组字线。例如，在图7A中，该组字线是WL0-WL95。步骤942 包括，对于连接到位线的每组NAND串，确定电流是否超过指定水平。例 如，这涉及确定连接到该组NAND串的位线上的电流是高于还是低于指定 水平。如果电流高于指定水平，则该组NAND串通过验证测试。如果电流低 于指定水平，则该组NAND串未通过验证测试。

步骤943包括对未通过验证测试且因此未在VvEr_slow以下擦除的 NAND串的组的数量进行计数。决策步骤944确定在步骤943中计数的数量 是否低于阈值。如果决策步骤为真，则步骤945为第一验证测试设置通过状 态。这意味着块不是慢擦除。如果决策步骤为伪，则步骤946为第一验证测 试设置未通过状态。这意味着块是慢擦除。

图9E绘示了与图9A和图9C一致的在全字线验证模式下的块的第二验 证测试的流程图。步骤950开始在全字线验证模式下对块开始第二验证测试。 步骤951将第二验证电压VvEr_norm施加到块的一组字线。步骤952包括， 对于连接到位线的每组NAND串，确定电流是否超过指定水平。

步骤953包括对未通过验证测试且因此未在VvEr_norm以下擦除的 NAND串的组的数量进行计数。决策步骤954确定在步骤953中计数的数量 是否低于阈值。该阈值可以与步骤944的阈值相同或不同。如果决策步骤为 真，则步骤955为第二验证测试设置通过状态。这意味着完成擦除操作。如 果决策步骤为伪，则步骤956为第一验证测试设置未通过状态。这意味着未 完成擦除操作。

图9F绘示了在交替字线验证模式下的块的第一验证测试的流程图，其 中，如果未通过第一组交替字线的第一验证测试，则省略对第二组交替字线 的第一验证测试。如前所述，在交替字线验证模式中，分别对偶数字线(例 如，图7A中的WL0，WL2，WL4...)和奇数字线(例如，图7A中的WL1， WL3，WL5...)执行验证测试。该方法可以提供块是否被一致擦除的更准确 结果。步骤960使用交替字线验证模式开始对块进行第一验证测试的一个 (第一)部分。步骤961包括将第一验证电压VvEr_slow施加到块的第一组 交替字线。例如，第一组交替字线可以是偶数字线，而第二组交替字线可以 是奇数字线。或者，第一组交替字线可以是奇数字线，而第二组交替字线可 以是偶数字线。步骤962包括，对于连接到位线的每组NAND串，确定电流 是否超过指定水平。步骤963包括对未通过验证测试的、例如未在VvEr_slow 以下擦除的NAND串的组的数量进行计数。决策步骤964确定来自步骤963 的数量是否低于阈值。

如果决策步骤964为伪，则这意味着大量的NAND串的组未通过第一 验证测试，响应于此，步骤971为第一验证测试设置未通过状态。该方法通 过在对第一组交替字线的感测指示块为慢擦除时立即设置未通过状态并省 略对第二组交替字线的第一验证测试来节省时间。在另一种方法中，即使当 第一组交替字线未通过第一验证测试时，也对第二组交替字线执行第一验证 测试。如果第一组交替字线和第二组交替字线都未通过第一验证测试，则设 置未通过状态。在这种情况下，块被一致地慢擦除。或者，如果第一组交替 字线或第二组交替字线通过第一验证测试(但不是两组都通过)，则可以设 置通过状态。在这种情况下，块不是被一致地慢擦除。在另一种选项中，如 果第一组交替字线或第二组交替字线通过第一验证测试(但不是两组都通 过)，则可以设置不通过状态。

如果决策步骤964为真，这意味着不多于较少数量的NAND串的组不 通过第一验证测试，且步骤965开始对块进行第一验证测试的另一(第二) 部分。步骤966包括将第一验证电压VvEr_slow施加到块的第二组交替字 线。步骤967包括，对于连接到位线的每组NAND串，确定电流是否超过指 定水平。步骤968包括对未通过验证测试的，例如未在VvEr_slow以下擦除 的NAND串的组的数量进行计数。决策步骤969确定来自步骤968的数量 是否低于阈值。如果决策步骤969为伪，则步骤971为第一验证测试设置未 通过状态。在这种情况下，块被一致地慢擦除。如果决策步骤969为真，则 步骤970为第一验证测试设置通过状态。在这种情况下，块被一致地非慢擦 除。

在示例实施方式中，第一验证测试包括一个部分(步骤960-964)，其中 控制电路配置为在将第一验证电压施加到一组字线的第一组交替字线时感 测NAND串中的电流，且控制电路配置为，如果块未通过第一验证测试的 一个部分，则报告块为慢擦除块(步骤971)。

此外，如果块通过第一验证测试的一个部分(步骤964)，则第一验证测 试包括另一部分(步骤965-969)，在另一部分中，控制电路配置为在将第一 验证电压施加到该组字线的第二组交替字线时感测NAND串中的电流。控 制电路配置为，如果块通过第一验证测试的一个部分且未通过第一验证测试 的另一部分，则报告(步骤971)块为慢擦除块，且控制电路配置为，如果 块通过第一验证测试的一个部分和第一验证测试的另一部分，则报告块不是 慢擦除块(步骤970)。

图9G绘示了与图9A和图9C一致的在交替字线验证模式下的块的第 一验证测试的流程图，其中仅对块的该组字线的子集执行第一验证测试。在 该示例中，第一验证测试是在连接到数据字线的严格子集的存储器单元上执 行的，例如少于块的所有数据字线。例如，子集可以包括偶数字线或奇数字 线，尽管其他方法是可能的。该方法可以节省执行第一验证测试时的时间， 特别是当交替字线验证模式用于第二验证测试时。该方法可以粗略但充分地 指示该块是否为慢擦除。

步骤972使用子集字线验证模式对块开始第一验证测试。步骤973包括 将第一验证电压VvEr_slow施加到块的字线的子集。步骤974包括，对于连 接到位线的每组NAND串，确定电流是否超过指定水平。步骤975包括对 未通过验证测试的，例如未在VvEr_slow以下擦除的NAND串的组的数量 进行计数。决策步骤976确定来自步骤975的数量是否低于阈值。如果决策 步骤976为伪，则步骤978为第一验证测试设置未通过状态。在这种情况下， 块被视为慢擦除。如果决策步骤976为真，则步骤977为第一验证测试设置 通过状态。在这种情况下，块不是慢擦除。

图9H绘示了与图9A、9C、9F和9G一致的在交替字线验证模式下的 块的第二验证测试的流程图，其中对第一组和第二组交替字线执行第二验证 测试。步骤980使用交替字线验证模式开始对块进行第二验证测试的一个 (第一)部分。步骤981包括将第二验证电压VvEr_norm施加到块的第一组 交替字线。步骤982包括，对于连接到位线的每组NAND串，确定电流是否 超过指定水平。步骤983包括对未通过验证测试的，例如未在VvEr_norm以 下擦除的NAND串的组的数量N1进行计数。步骤984开始对块进行第二验 证测试的另一(第二)部分。步骤985包括将第二验证电压VvEr_norm施加 到块的第二组交替字线。步骤986包括，对于连接到位线的每组NAND串， 确定电流是否超过指定水平。步骤987包括对未通过验证测试的，例如未在VvEr_norm以下擦除的NAND串的组的数量N2进行计数。决策步骤988确 定N1和N2是否都低于阈值。替代地，决策步骤988可以确定N1或N2是 否低于阈值。如果决策步骤988为伪，则到达步骤990。在这种情况下，块 尚未被一致地擦除。如果决策步骤988为真，则步骤989为擦除操作(和第 二验证测试)设置通过状态。在这种情况下，块被一致地擦除。

所示的方法对第一组交替字线和第二组交替字线都执行第二验证测试。 在另一种方法中，类似于图9F，如果在步骤983之后第一组交替字线未通过 第二验证测试，则可以省略对第二组交替字线的第二验证测试，以节省时间。

图10绘示了与图9B一致的命令表。IO0-IO7表示输入/输出字节。这 些字节可以从控制电路110传输到控制器122，例如，以报告验证测试的结 果。IO0表示对芯片的擦除操作的擦除验证测试的通过或未通过状态。通常， 多个平面中的块可以被同时擦除。如果任何块未能成功完成擦除操作，则状 态返回字节被设置为1以表示未通过状态。如果所有的块都成功地完成擦除 操作，则状态返回字节被设置为0以表示通过状态。

IO1表示对平面0(参见例如图4中的P0)中的块的擦除操作的擦除验 证测试的通过或未通过状态。IO2表示对平面1(参见例如图4中的P1)中 的块的擦除操作的擦除验证测试的通过或未通过状态。在两种情况下，状态 返回字节被设置为0或1以分别表示通过或未通过状态。

IO0-IO2的状态与慢擦除检测状态分开。

IO3和IO4分别表示对于平面0或平面1中的块的慢擦除检测过程的通 过或未通过状态。状态返回字节设置为0或1以分别表示通过(正常的擦除 速度)或不通过(慢擦除速度)状态。

IO5分别基于0或1的值将真忙碌状态表示为忙碌或就绪。这指示芯片 是否是忙碌的且无法接受命令，或就绪以接受命令。

IO6和IO7具有0的值，且不在该示例中使用。

在一种方法中，控制电路配置为例如使用IO3或IO4报告块是否通过第 一验证测试的通过/不通过结果。控制电路还配置为例如使用IO1或IO2报 告块是否在最大可允许数量的擦除-验证迭代内通过第二验证测试的通过/不 通过结果。

控制电路还可以配置为，当块不通过第一验证测试且在最大可允许数量 的擦除-验证迭代内通过第二验证测试时，报告擦除操作的不通过结果。

在图11A-14中，垂直方向表示电压，水平方向表示时间。绘示了三个 擦除-验证迭代EV1-EV3作为示例。在这些示例中，在EV3之后完成擦除操 作。然而，在其他示例中，可以执行未示出的附加的擦除-验证迭代。EV1- EV3是一个或多个连续的擦除-验证迭代的示例。在图11A和图12-14中， 在初始(第一)擦除-验证迭代中执行慢擦除检测。在图11B中，在第二擦除 -验证迭代中执行慢擦除检测。

图11A绘示了与图8B、9A和9C-9E一致的擦除操作中的示例电压信 号，其中使用全字线验证模式，在初始的擦除-验证迭代EV1中执行第一验 证测试，且在剩余的擦除-验证迭代EV2和EV3中执行第二验证测试。如前 所述，当不可能在单个擦除脉冲之后完全擦除块时，可以通过在初始的擦除 -验证迭代中对慢擦除检测执行第一验证测试而不对擦除完成检测执行第二 验证测试来节省时间。这是在作为初始的擦除-验证迭代的指定的擦除-验证 迭代中执行第一验证测试的示例。

电压信号1100表示Vsubstrate，施加到衬底的电压。分别绘示了EV1- EV3中的幅度为Vsub1-Vsub3的第一至第三擦除脉冲1101-1103。每个擦除 脉冲对块中的NAND串的沟道进行充电。擦除脉冲可以具有例如15V的初 始幅度，且随每个擦除-验证迭代增加。

电压信号1110表示施加到块的每个数据字线的电压。电压可以是小的 正电压，比如0.5V，例如由擦除脉冲期间的曲线1111、1113和1115所表 示。电压信号还包括EV1期间的第一验证电压VvEr_slow，如由曲线1112 所表示，以及EV2和EV3的第二验证电压VvEr_norm，如分别由曲线1114 和1116所表示。

电压信号1120表示施加到块的SGD和SGS晶体管的电压Vsgd/sgs。 在一种方法中，该电压在施加擦除脉冲期间被浮置，如分别由EV1-EV3中 的虚线1121、1123和1125所示。随着沟道电压增加，电压可以上耦合(couple up)至例如12V的电平。在验证测试期间，这些晶体管被驱动到例如5V的 通过电压，以使其处于强导通状态，以允许进行感测，如分别由EV1-EV3中 的曲线1122、1124和1126所示。

电压信号1130表示位线电压Vbl，其可以在施加擦除脉冲期间被浮置， 如分别由EV1-EV3中的虚线1131、1133和1135所示。Vbl也可以随着沟道 电压增加而上耦合。在验证测试期间，Vbl被驱动到例如0.5V的电平以允 许电流在NAND串中流动，如分别由EV1-EV3中的曲线1132、1134和1136 所示。

对于使用GIDL对沟道进行充电的选项，可以在将擦除脉冲施加到位线 和/或衬底时，用例如8V的正电压驱动SGD和/或SGS晶体管。

图11B绘示了与图8C、9A和9C-9E一致的擦除操作中的示例电压信 号，其中使用全字线验证模式，在第二擦除-验证迭代EV2中执行第一验证 测试，且在擦除-验证迭代EV1-EV3中的每一个中执行第二验证测试。这是 在除了初始的擦除-验证迭代以外的指定的擦除-验证迭代中执行第一验证测 试的示例。特别地，指定的擦除-验证迭代是第二擦除-验证迭代。假设擦除 操作未在指定的擦除-验证迭代之前完成。擦除操作可以在指定的擦除-验证 迭代中或之后完成。

通常，完成擦除操作所需的擦除-验证迭代的数量可以提前从测试或其 他数据得知。可以设置在其中检测到慢擦除块的指定的擦除-验证迭代，以确 保在完成擦除操作之前执行检测。在一些情况下，最优的是，指定的擦除-验 证迭代作为初始的擦除-验证迭代，因为此时的慢擦除块和正常的擦除块之 间的上尾Vth的变化可以最明显。

电压信号1150表示Vsubstrate。分别绘示了EV1-EV3中的幅度为Vsub1- Vsub3的第一至第三擦除脉冲1151-1153。

电压信号1160表示施加到块的每个数据字线的电压。电压可以是小的 正电压，比如0.5V，例如由擦除脉冲期间的曲线1161、1163和1166所表 示。在EV1期间，电压信号包括第二验证电压VvEr_norm(曲线1161)。在 EV2期间，电压信号包括第一验证电压VvEr_slow(曲线1164)和第二验证 电压VvEr_norm(曲线1165)。在EV3期间，电压信号包括第二验证电压 VvEr_norm(曲线1167)。

电压信号1170表示施加到块的SGD和SGS晶体管的电压Vsgd/sgs。 在一种方法中，该电压在施加擦除脉冲期间被浮置，如分别由EV1-EV3中 的虚线1171、1173和1175所示。在验证测试期间，这些晶体管被驱动到例 如5V的通过电压，以使其处于强导通状态，以允许进行感测，如分别由 EV1-EV3中的曲线1172、1174和1176所示。

电压信号1180表示位线电压Vbl，其可以在施加擦除脉冲期间被浮置， 如分别由EV1-EV3中的虚线1181、1183和1185所示。在验证测试期间，Vbl被驱动到例如0.5V的电平以允许电流在NAND串中流动，如分别由 EV1-EV3中的曲线1182、1184和1186所示。

图12绘示了与图9A和图9C-9E一致的擦除操作中的示例电压信号， 其中使用全字线验证模式，在EV1中执行第一和第二验证测试，在EV2和 EV3中执行第二验证测试。当可以在单个擦除脉冲之后完全擦除块时，除了 第一验证测试以外，可以在初始的擦除-验证迭代中执行第二验证测试，以确 保检测到完成擦除操作且不会发生过度擦除。因此，EV1的持续时间相比图 11A增加。

电压信号1200表示Vsubstrate。分别绘示了EV1-EV3中的幅度为Vsub1- Vsub3的第一至第三擦除脉冲1201-1203。

电压信号1210表示施加到块的每个数据字线的电压。电压可以是小的 正电压，比如0.5V，例如由擦除脉冲期间的曲线1211、1214和1216所表 示。电压信号还包括EV1期间的第一验证电压VvEr_slow和第二验证电压 VvEr_norm，如分别由曲线1212和1213所表示。第二验证电压VvEr_norm 在EV2和EV3中被使用，如分别由曲线1215和1217所表示。

电压信号1220表示Vsgd/sgs。在一种方法中，该电压在施加擦除脉冲 期间被浮置，如分别由EV1-EV3中的虚线1221、1223和1225所示。在验 证测试期间，这些晶体管被以通过电压驱动，如分别由EV1-EV3中的曲线 1222、1224和1226所示。

电压信号1230表示Vbl，其可以在施加擦除脉冲期间被浮置，如分别由 EV1-EV3中的虚线1231、1233和1235所示。在验证测试期间，Vbl被驱动 到例如0.5V的电平，如分别由EV1-EV3中的曲线1232、1234和1236所 示。

可以通过在使用VvEr_slow执行验证测试之前使用VvEr_norm执行验 证测试来修改EV1。

图13绘示了与图9A、9C、9F和9H一致的擦除操作中的示例电压信 号，其中使用交替字线验证模式，在EV1中分别对偶数和奇数字线执行第一 验证测试，且在EV2和EV3中分别对偶数和奇数字线执行第二验证测试。 如前所述，第一验证测试测试慢擦除块，第二验证测试测试擦除操作的完成。 在该示例中假设擦除操作将不在初始的擦除-验证迭代中完成，从而可以在 EV1中省略相应的第二验证测试以节省时间。虽然，可以将该示例修改为包括使用EV1中的第二验证测试对块进行的测试。

电压信号1300表示Vsubstrate。分别绘示了EV1-EV3中的幅度为Vsub1- Vsub3的第一至第三擦除脉冲1301-1303。

电压信号1310表示施加到块的每个偶数数据字线的电压Vwl_even。电 压可以是小的正电压，比如0.5V，例如由擦除脉冲期间的曲线1311、1314 和1317所表示。电压信号还包括EV1期间的第一验证电压、VvEr_slow(曲 线1312)和通过电压(曲线1313)。在曲线1312期间，对连接到偶数字线 的存储器单元执行验证测试。此时，通过电压(曲线1322)作为Vwl_odd被 施加到奇数字线。随后在EV1中，Vwl_even被设置为通过电压(曲线1313) 而Vwl_odd被设置为VvEr_slow(曲线1323)，并对连接到奇数字线的存储 器单元执行验证测试。

在EV2中遵循类似的奇偶验证过程，除了验证电压是VvEr_norm而不 是VvEr_slow。在曲线1315期间，在表示VvEr_norm的曲线1315期间，对 连接到偶数字线的存储器单元执行验证测试。此时，通过电压(曲线1325) 被施加到奇数字线。随后在EV2中，Vwl_even被设置为通过电压(曲线1316) 而Vwl_odd被设置为VvEr_norm(曲线1326)，并对连接到奇数字线的存储 器单元执行验证测试。

在EV3中，在表示VvEr_norm的曲线1318期间，对连接到偶数字线的 存储器单元执行验证测试。此时，通过电压(曲线1328)被施加到奇数字线。 随后在EV3中，Vwl_even被设置为通过电压(曲线1319)而Vwl_odd被设 置为VvEr_norm(曲线1329)，并对连接到奇数字线的存储器单元执行验证 测试。

电压信号1330表示Vsgd/sgs。在一种方法中，该电压在施加擦除脉冲 期间被浮置，如分别由EV1-EV3中的虚线1331、1333和1335所示。在验 证测试期间，这些晶体管被以通过电压驱动，如分别由EV1-EV3中的曲线 1332、1334和1336所示。

电压信号1340表示Vbl，其可以在施加擦除脉冲期间被浮置，如分别由 EV1-EV3中的虚线1341、1343和1345所示。在验证测试期间，Vbl被驱动 到例如0.5V的电平，如分别由EV1-EV3中的曲线1342、1344和1346所 示。

可以通过在偶数字线之前使用VvEr_slow对奇数字线执行验证测试来 修改EV1。可以通过在偶数字线之前使用VvEr_norm对奇数字线执行验证 测试来修改EV2和EV3。

图14绘示了与图9A、9C、9F、9G和9H一致的擦除操作中的示例电 压信号，其中使用交替字线验证模式，在EV1中对偶数字线但不对奇数字线 执行第一验证测试，且在EV2和EV3中分别对偶数和奇数字线执行第二验 证测试。

在这种情况下，第一验证测试仅限于测试偶数字线。一种情况与图9F一 致，其中步骤964为伪。在这种情况下，未通过第一验证测试的NAND串的 组的数量不小于阈值，且为第一验证测试设置未通过状态。可以省略用第一 验证电压测试奇数字线以节省时间。此情况的替代是，将应用于奇数字线的 第一验证测试设置为未通过状态，在这种情况下可以省略用第一验证电压对 偶数字线进行测试。

另一种情况与图9G一致，其中第一验证测试仅限于测试偶数字线或奇 数字线，而不是两者。

在该示例中假设擦除操作将不在初始的擦除-验证迭代中完成，从而可 以在EV1中省略相应的第二验证测试。虽然，可以将该示例修改为包括在 EV1中使用第二验证测试对块进行的测试。

第一时间段tp1是偶数字线的第一验证测试的持续时间，第二时间段 tp2＞tp1，其为偶数和奇数字线的第二验证测试的持续时间。这两个时间段之 差tp2-tp1表示节省时间。

在一种方法中，控制电路配置为使用第一时间段tp1执行第一验证测试， 使用大于第一时间段的第二时间段tp2执行第二验证测试。另外，为了在第 一时间段中执行第一验证测试，控制电路配置为在将第一验证电压施加到一 组字线的第一组交替字线(例如，偶数字线)但不施加到第二组交替字线 (例如，奇数字线)时感测NAND串中的电流。为了在第二时间段中执行第 二验证测试，控制电路配置为在将低于第一验证电压的第二验证电压施加到 该组字线的第一组交替字线(例如，偶数字线)时感测NAND串中的电流， 并且在将第二验证电压分开地施加到该组字线的第二组交替字线(例如，奇 数字线)时感测NAND串中的电流。在另一种方法中，第一组交替字线是奇 数字线，而第二组交替字线是偶数字线。

电压信号1400表示Vsubstrate。分别绘示了EV1-EV3中的幅度为Vsub1- Vsub3的第一至第三擦除脉冲1401-1403。

电压信号1410表示施加到块的每个偶数数据字线的电压Vwl_even。电 压可以是小的正电压，比如0.5V，例如由擦除脉冲期间的曲线1411、1413 和1416所表示。电压信号还包括EV1期间的第一验证电压VvEr_slow(曲 线1412)。在曲线1412期间，在该示例中，对连接到偶数字线但不是奇数字 线的存储器单元执行验证测试。可以反转示例，以对连接到奇数字线但不是 偶数字线的存储器单元执行验证测试。此时，通过电压(曲线1422)作为Vwl_odd被施加到奇数字线。

在EV2中，奇偶验证过程开始于第二验证测试。Vwl_odd被设置为通过 电压(曲线1424)，而Vwl_even被设置为VvEr_norm(曲线1414)，且对连 接到偶数字线的存储器单元执行第二验证测试。然后，Vwl_even被设置为通 过电压(曲线1415)，而Vwl_odd被设置为VvEr_norm(曲线1425)，且对 连接到奇数字线的存储器单元执行第二验证测试。

在EV3中，在表示VvEr_norm的曲线1417期间，对连接到偶数字线的 存储器单元执行验证测试。此时，通过电压(曲线1427)作为Vwl_odd被施 加到奇数字线。随后在EV3中，Vwl_even被设置为通过电压(曲线1418) 而Vwl_odd被设置为VvEr_norm(曲线1428)，并对连接到奇数字线的存储 器单元执行验证测试。

电压信号1430表示Vsgd/sgs。在一种方法中，该电压在施加擦除脉冲 期间被浮置，如分别由EV1-EV3中的虚线1431、1433和1435所示。在验 证测试期间，这些晶体管被以通过电压驱动，如分别由EV1-EV3中的曲线 1432、1434和1436所示。

电压信号1440表示Vbl，其可以在施加擦除脉冲期间被浮置，如分别由 EV1-EV3中的虚线1441、1443和1445所示。在验证测试期间，Vb1被驱动 到例如0.5V的电平，如分别由EV1-EV3中的曲线1442、1444和1446所 示。

可以通过使用VvEr_slow对奇数字线而不是偶数字线执行验证测试来 修改EV1。可以通过在偶数字线之前使用VvEr_norm对奇数字线执行验证 测试来修改EV2和EV3。

因此，可见，在一个实施方式中，一种设备包括：存储器单元的块，存 储器单元布置成NAND串并连接到一组字线，每个NAND串包括沟道；以 及控制电路。控制电路在擦除操作中对块执行一个或多个连续的擦除-验证 迭代，该控制电路配置为在一个或多个连续的擦除-验证迭代中的每一个中 对NAND串的沟道进行充电，以对NAND串执行第一验证测试以检测块是 否是慢擦除，并对NAND串执行第二验证测试以检测擦除操作是否完成。

在另一实施方式中，一种方法包括：在擦除操作中对存储器单元的块执 行块的一个或多个连续的擦除-验证迭代的指定的擦除-验证迭代，存储器单 元布置成NAND串并连接到一组字线，每个NAND串包括沟道，执行初始 的擦除-验证迭代包括对NAND串的沟道进行充电并执行第一验证测试，第 一验证测试包括相对于第一验证电压测试所述NANF串的擦除电平；以及在 一个或多个连续的擦除-验证迭代期间，对NAND串的沟道进行充电和执行 第二验证测试包括相对于低于第一验证电压的第二验证电压测试NAND串 的擦除电平。

在另一实施方式中，一种设备包括：存储器单元的块，存储器单元布置 成NAND串并连接到一组字线，每个NAND串包括沟道；以及控制电路。 控制电路配置为接收第一命令以确定块是慢擦除块并接收第二命令以确定 块是否在最大可允许数量的擦除-验证迭代内完成擦除操作。

为了说明和描述的目的，已经给出了本发明的前述详细描述。其并非旨 在穷举或将本发明限制于所公开的精确形式。根据上述教导，修改和变化是 可能的。选择所描述的实施例是为了最好地解释本发明的原理及其实际应用， 从而使本领域的其他技术人员能够在各种实施例中以适合预期的特定用途 的各种修改来最佳地利用本发明。本发明的范围旨在由所附的权利要求限定。

Claims (20)

1.一种存储器设备，包括：

存储器单元的块，所述存储器单元布置成NAND串并连接到一组字线，每个NAND串包括沟道；以及

控制电路，所述控制电路在擦除操作中对所述块执行一个或多个连续的擦除-验证迭代，所述控制电路配置为在所述一个或多个连续的擦除-验证迭代中的每一个中对所述NAND串的沟道进行充电，以对所述NAND串执行第一验证测试以检测所述块是否是慢擦除，并对所述NAND串执行第二验证测试以检测所述擦除操作是否完成。

2.如权利要求1所述的存储器设备，其中：

所述一个或多个连续的擦除-验证迭代包括指定的擦除-验证迭代和一个或多个剩余的擦除-验证迭代；并且

所述控制电路配置为在所述指定的擦除-验证迭代中执行所述第一验证测试和所述第二验证测试，并在所述一个或多个剩余的擦除-验证迭代中的每一个中执行所述第二验证测试但不执行所述第一验证测试。

3.如权利要求1所述的存储器设备，其中：

所述一个或多个连续的擦除-验证迭代包括初始的擦除-验证迭代和一个或多个剩余的擦除-验证迭代；并且

所述控制电路配置为在所述初始的擦除-验证迭代中执行所述第一验证测试但不执行所述第二验证测试，并在所述一个或多个剩余的擦除-验证迭代中的每一个中执行所述第二验证测试但不执行所述第一验证测试。

4.如权利要求1所述的存储器设备，其中：

所述第一验证测试相对于第一验证电压测试所述NAND串的擦除电平，且所述第二验证测试相对于低于所述第一验证电压的第二验证电压测试所述NAND串的擦除电平。

5.如权利要求1所述的存储器设备，其中：

所述控制电路配置为报告所述块是否通过所述第一验证测试的通过/不通过结果；并且

所述控制电路配置为报告所述块是否在最大可允许数量的擦除-验证迭代内通过所述第二验证测试的通过/不通过结果。

6.如权利要求1所述的存储器设备，其中：

所述控制电路配置为，当所述块不通过所述第一验证测试且在最大可允许数量的擦除-验证迭代内通过所述第二验证测试时，报告所述擦除操作的不通过结果。

7.如权利要求1所述的存储器设备，其中：

所述控制电路配置为响应于接收到在执行所述第二验证测试的命令之前的前置命令而执行所述第一验证测试。

8.如权利要求1所述的存储器设备，其中：

所述控制电路配置为使用第一时间段来执行所述第一验证测试并使用大于所述第一时间段的第二时间段来执行所述第二验证测试。

9.如权利要求8所述的存储器设备，其中：

为在所述第一时间段中执行所述第一验证测试，所述控制电路配置为在将第一验证电压施加到该组字线的第一组交替字线但不施加到第二组交替字线时感测所述NAND串中的电流；以及

为了在所述第二时间段中执行所述第二验证测试，所述控制电路配置为在将低于所述第一验证电压的第二验证电压施加到该组字线的该第一组交替字线时感测所述NAND串中的电流，并且在将所述第二验证电压分开地施加到该组字线的该第二组交替字线时感测所述NAND串中的电流。

10.如权利要求1所述的存储器设备，其中：

所述第一验证测试包括一个部分，在所述部分中，所述控制电路配置为在将第一验证电压施加到该组字线的第一组交替字线时感测所述NAND串中电流；并且

所述控制电路配置为，如果所述块不通过所述第一验证测试的该一部分，则报告所述块是慢擦除块。

11.如权利要求10所述的存储器设备，其中：

如果所述块通过所述第一验证测试的该一部分，则所述第一验证测试包括另一部分，在所述另一部分中，所述控制电路配置为在将所述第一验证电压施加到该组字线的第二组交替字线时感测所述NAND串中的电流；

所述控制电路配置为，如果所述块通过所述第一验证测试的该一部分且不通过所述第一验证测试的该另一部分，则报告所述块是慢擦除块；并且

所述控制电路配置为，如果所述块通过所述第一验证测试的该一部分且和所述第一验证测试的该另一部分，则报告所述块不是慢擦除块。

12.一种存储器设备的操作方法，包括：

在擦除操作中对存储器单元的块执行该块的一个或多个连续的擦除-验证迭代的指定的擦除-验证迭代，所述存储器单元布置成NAND串并连接到一组字线，每个NAND串包括沟道，所述执行所述指定的擦除-验证迭代包括对所述NAND串的沟道进行充电并执行第一验证测试，所述第一验证测试包括相对于第一验证电压测试所述NANF串的擦除电平；以及

在所述一个或多个连续的擦除-验证迭代期间，对所述NAND串的沟道进行充电和执行第二验证测试包括相对于低于所述第一验证电压的第二验证电压测试所述NAND串的擦除电平。

13.如权利要求12所述的方法，还包括：

响应于第一状态返回命令，报告所述块是否通过所述第一验证测试的通过/不通过结果；以及

响应于第二状态返回命令，报告所述块是否在最大可允许数量的擦除-验证迭代内通过所述第二验证测试的通过/不通过结果。

14.如权利要求12所述的方法，其中

响应于前置命令执行所述第一验证测试；并且

响应于所述前置命令之后的命令执行所述第二验证测试。

15.如权利要求12所述的方法，其中

在第一时间段中执行第一验证测试；并且

在大于所述第一时间段的第二时间段中执行所述第二验证测试。

16.一种存储器设备，包括：

存储器单元的块，所述存储器单元布置成NAND串并连接到一组字线，每个NAND串包括沟道；以及

控制电路，所述控制电路配置为接收第一命令以确定所述块是慢擦除块并接收第二命令以确定所述块是否在最大可允许数量的擦除-验证迭代内完成擦除操作。

17.如权利要求16所述的存储器设备，其中：

所述控制电路配置为在擦除操作的多个擦除-验证迭代的指定的擦除-验证迭代中确定所述块是否是慢擦除块。

18.如权利要求16所述的存储器设备，其中：

为了确定所述块是慢擦除块，所述控制电路配置为执行第一验证测试，所述第一验证测试相对于第一验证电压测试所述NAND串的擦除电平；以及

为了确定所述块是否在所述最大可允许数量的擦除-验证迭代内完成所述擦除操作，所述控制电路配置为执行第二验证测试，所述第二验证测试相对于低于所述第一验证电压的第二验证电压测试所述NAND串的擦除电平。

19.如权利要求18所述的存储器设备，其中：

所述控制电路配置为在擦除操作的多个擦除-验证迭代的初始的擦除-验证迭代中执行第一验证测试但不执行第二验证测试，且在所述初始的擦除-验证迭代之后的所述擦除操作的一个或多个擦除-验证迭代中执行所述第二验证测试但不执行所述第一验证测试。

20.如权利要求18所述的存储器设备，其中：

所述控制电路配置为在擦除操作的多个擦除-验证迭代的指定的擦除-验证迭代中执行所述第一验证测试和所述第二验证测试，并在所述擦除操作的一个或多个剩余的擦除-验证迭代中执行所述第二验证测试但不执行所述第一验证测试。

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