KR102567210B1 - 비검증 프로그래밍, 이어진 메모리 디바이스 내의 단락 테스트 - Google Patents

비검증 프로그래밍, 이어진 메모리 디바이스 내의 단락 테스트 Download PDF

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KR102567210B1
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샌디스크 테크놀로지스 엘엘씨
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Abstract

검증 테스트를 수행하지 않고 메모리 셀들을 프로그래밍하기 위한 기법들이 기술되는데, 여기서 프로그래밍에 이어서 단락 테스트가 이어진다. 일 태양에서, 초기 프로그래밍은 초기 크기, Vpgm을 갖는 프로그램 펄스를 사용하여 블록의 제1 워드 라인의 메모리 셀들 상에서 수행된다. 메모리 셀들을 판독함으로써, 후속 워드 라인들을 프로그래밍하기 위해 Vpgm이 최적화될 수 있다. 후속 워드 라인들은 프로그래밍 동작에 수반되는 하나 이상의 워드 라인들에 대해, 비검증 프로그래밍 동작, 이어서 워드 라인 단락 테스트를 사용하여 프로그래밍될 수 있다. 단락 테스트는 제어기에 의해 저장될 수 있는 기록 데이터의 양에 기초하여, 단일 워드 라인, 다수의 워드 라인들 및/또는 블록의 하나 이상의 서브 블록 상에서 동시에 수행될 수 있다.

Description

비검증 프로그래밍, 이어진 메모리 디바이스 내의 단락 테스트
본 기술은 저장의 동작 및 메모리 디바이스들에 관한 것이다.
반도체 메모리 디바이스들은 다양한 전자 디바이스들에서 사용하기에 더 대중화 되었다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기들, 디지털 카메라들, 개인 휴대 정보 단말기들, 모바일 컴퓨팅 디바이스들, 비-모바일 컴퓨팅 디바이스들 및 다른 디바이스들에서 사용된다.
플로팅 게이트(floating gate) 또는 전하 트래핑(charge-trapping) 재료와 같은 전하 저장 재료가 그러한 메모리 디바이스들에서 사용되어, 데이터 상태를 나타내는 전하를 저장할 수 있다. 전하 트래핑 재료는 3차원(3D) 스택형 메모리 구조물에서 수직으로, 또는 2차원(2D) 메모리 구조물에서 수평으로 배열될 수 있다. 3D 메모리 구조물의 일례는 교번하는 전도성 층 및 유전체 층의 스택(stack)을 포함하는 BiCS(Bit Cost Scalable) 아키텍처이다.
메모리 디바이스는 NAND 스트링들(예컨대, NAND 체인들)에 직렬로 배열될 수 있는 메모리 셀들을 포함하는데, 예를 들어 여기서 선택 게이트 트랜지스터들이 NAND 스트링의 단부들에 제공되어 NAND 스트링의 채널을 소스 라인 또는 비트 라인에 선택적으로 접속시킨다. 그러나, 그러한 메모리 디바이스들을 동작시키는 데 다양한 문제들이 나타난다.
도 1은 예시적인 저장 디바이스의 블록도이다.
도 2는 도 1의 감지 블록(51)의 일 실시예를 도시하는 블록도이다.
도 3은 메모리 셀들의 블록들에 전압들을 제공하기 위한 도 1의 전력 제어 모듈(115)의 예시적인 구현예를 도시한다.
도 4는 도 1의 메모리 구조물(126)의 예시적인 3D 구성으로 한 세트의 블록들을 포함하는 메모리 디바이스(500)의 사시도이다.
도 5는 예시적인 트랜지스터(520)를 도시한다.
도 6a는 NAND 스트링들(700n, 710n)을 포함하는, 도 4의 BLK0의 일부분의 예시적인 단면도를 도시한다.
도 6b는 도 6a의 스택의 영역(622)의 확대도를 도시한다.
도 6c는 도 6a에서의 메모리 홀(618)을 따른 메모리 홀 폭의 예들의 플롯을 도시한다.
도 7a는 도 4 및 도 6a와 부합하는 블록(BLK0) 내의 NAND 스트링들의 예시적인 도면을 도시한다.
도 7b는 도 7a와 부합하는, 워드 라인들에 따른 그리고 서브 블록들 내의 메모리 셀들의 예시적인 배열을 도시한다.
도 8a는 로컬 인터커넥트(851)와 WL5 사이의 단락(short circuit)(888)을 포함하는, 도 6a와 부합하는 블록(BLK0)의 예시적인 단면도를 도시한다.
도 8b는 서브 블록들(SB0 내지 SB3)의 세트 내의 NAND 스트링들에 접속된 한 세트의 비트 라인들(BL0 내지 BL15)을 포함하는, 도 8a의 블록(BLK0)의 예시적인 평면도를 도시한다.
도 9a는 셀당 1 비트를 저장하는 한 세트의 메모리 셀들의 예시적인 Vth 분포들, 및 Vth 분포의 상부 테일(upper tail)의 평가를 도시한다.
도 9b는 프로그래밍 동작에 사용되는 예시적인 프로그램 펄스들(910, 911)을 도시한다.
도 9c는 도 9a와 부합하는 Vth>Vr을 갖는 메모리 셀들의 카운트의 함수로서 도 9b의 프로그램 펄스(910)에 대한 조정 ΔVpgm을 보여주는, 도 1의 테이블(116)의 일례를 도시한다.
도 9d는 도 9a 및 도 9c와 부합하는 최적화된 프로그램 펄스 크기를 각각 가질 수 있는 메모리 셀들의 예시적인 그룹들을 도시한다.
도 9e는 도 9b와 부합하는 크기 Vpgm_adj의 추가적인 프로그램 펄스를 이용하여 도 9a의 Vth 분포(901)에서 메모리 셀들을 프로그래밍함으로써 획득되는 예시적인 Vth 분포(901b)를 도시한다.
도 10a는 도 9a 내지 도 9d와 부합하는, 프로그래밍을 위한 최적의 Vpgm을 결정하기 위한 예시적인 프로세스를 도시한다.
도 10b는 메모리 셀들을 프로그래밍하고 이어서 하나 이상의 워드 라인들에 대한 단락 테스트를 수행하기 위한 예시적인 프로세스를 도시한다.
도 10c는 도 10b의 단계(1012)의 구현에서, 하나 이상의 워드 라인들에 대한 단락 테스트를 수행하기 위한 예시적인 프로세스를 도시한다.
도 11a는 도 10c의 프로세스의 단계(1021)에서 사용된 Vread pass의 값을 최적화하는 데 사용하기 위한, Vread pass 대 WLn 포지션의 예시적인 플롯을 도시한다.
도 11b는 도 10c의 프로세스의 단계(1021)에서 사용된 Vtest 값을 최적화하는 데 사용하기 위한, Vtest 대 필러(pillar) 폭의 예시적인 플롯을 도시한다.
도 11c는 도 10c의 프로세스의 단계(1021)에서 사용된 Vtest의 값을 최적화하는 데 사용하기 위한, Vtest 대 감지되고 있는 서브 블록들의 수의 예시적인 플롯을 도시한다.
도 12a는 도 10c의 프로세스의 단계(1021)에서 사용하기 위한 예시적인 워드 라인 및 선택 게이트 전압들을 도시하고, 여기서 단락 테스트는 하나의 워드 라인(WLn) 및 모든 4개의 서브 블록들(SB0 내지 SB3)에 대한 것이다.
도 12b는 도 10c의 프로세스의 단계(1021)에서 사용하기 위한 예시적인 워드 라인 및 선택 게이트 전압들을 도시하고, 여기서 단락 테스트는 3개의 워드 라인들(WLn 내지 WLn+2) 및 모든 4개의 서브 블록들(SB0 내지 SB3)에 대한 것이다.
도 12c는 도 10c의 프로세스의 단계(1021)에서 사용하기 위한 예시적인 워드 라인 및 선택 게이트 전압들을 도시하고, 여기서 단락 테스트는 하나의 워드 라인(WLn) 및 모든 4개의 서브 블록들(SB0 내지 SB3), 그리고 다른 워드 라인(WLn+1) 및 4개의 서브 블록들 중 2개의 서브 블록들(SB0, SB1)에 대한 것이다.
도 12d는 도 10c의 프로세스의 단계(1021)에서 사용하기 위한 예시적인 워드 라인 및 선택 게이트 전압들을 도시하고, 여기서 단락 테스트는 하나의 워드 라인(WLn) 및 4개의 서브 블록들 중 3개의 서브 블록들(SB0 내지 SB2)에 대한 것이다.
도 12e는 도 10c의 프로세스의 단계(1021)에서 사용하기 위한 그리고 도 12d의 구성을 따르기 위한 예시적인 워드 라인 및 선택 게이트 전압들을 도시하고, 여기서 단락 테스트는 하나의 워드 라인(WLn) 및 4개의 서브 블록들 중 하나의 서브 블록(SB3), 그리고 다음 워드 라인(WLn+1) 및 4개의 서브 블록들 중 2개의 블록들(SB0, SB1)에 대한 것이다.
검증 테스트를 수행하지 않고 메모리 셀들을 프로그래밍하기 위한 장치들 및 기법들이 기술되는데, 여기서 프로그래밍 다음에 단락 테스트가 이어진다.
일부 메모리 디바이스들에서, 메모리 셀들은, 예컨대 블록 또는 서브 블록 내의 NAND 스트링들에서 서로 연결된다. 각각의 NAND 스트링은, 비트 라인에 접속되는 NAND 스트링의 드레인 단부 상의 하나 이상의 드레인 단부 선택 게이트 트랜지스터들(SGD 트랜지스터들로 지칭됨)과 소스 라인에 접속되는 NAND 스트링 또는 다른 메모리 스트링 또는 접속된 메모리 셀들의 세트의 소스 단부 상의 하나 이상의 소스 단부 선택 게이트 트랜지스터들(SGS 트랜지스터들로 지칭됨) 사이에 직렬로 접속된 다수의 메모리 셀들을 포함한다. 추가로, 메모리 셀들은 제어 게이트로 작용하는 공통 제어 게이트 라인(예컨대, 워드 라인)으로 배열될 수 있다. 워드 라인들의 세트는 블록의 소스 측으로부터 블록의 드레인 측으로 연장된다. 메모리 셀들은 다른 유형들의 스트링들에서 접속될 수 있고, 또한 다른 방식들로 접속될 수 있다.
3D 메모리 구조물에서, 메모리 셀들은 스택 내의 수직 NAND 스트링들로 배열될 수 있는데, 여기서 스택은 교번하는 전도성 층 및 유전체 층을 포함한다. 전도성 층들은 메모리 셀들에 접속되는 워드 라인들로서 작용한다. 각각의 NAND 스트링은 메모리 셀들을 형성하기 위해 워드 라인들과 교차하는 필러의 형상을 가질 수 있다. 2D 메모리 구조물에서, 메모리 셀들은 기판 상에 수평 NAND 스트링들로 배열될 수 있다.
소거 동작에서 메모리 셀들의 블록이 소거된 후에, 프로그래밍이 발생할 수 있다. 프로그래밍 동작 동안, 메모리 셀들은 워드 라인 프로그래밍 순서 및 서브 블록 프로그래밍 순서에 따라 프로그래밍된다. 예를 들어, 프로그래밍은 도 7b의 WL0과 같은 블록의 소스 측에서의 워드 라인에서 시작할 수 있다. 메모리 셀들의 각각의 서브 블록은 한 번에 하나의 서브 블록씩 프로그래밍된다. 예를 들어, SB0 내지 SB3 내의 메모리 셀들(800, 801, 802, 803)의 세트들이 각각 연속적으로 프로그래밍된다. 이어서, 프로그래밍은 WL1 등으로 진행한다.
메모리 셀들은, 각각의 메모리 셀이 1 비트의 데이터를 저장하는 단일 레벨 셀(single level cell, SLC) 프로그래밍, 또는 각각의 메모리 셀이 2 비트 이상의 데이터를 저장하는 다중 레벨 셀(multi-level cell, MLC) 프로그래밍을 사용하여 프로그래밍될 수 있고, 특히 SLC 프로그래밍은 고성능, 저비용의 메모리 디바이스를 제공할 수 있다. SLC 프로그래밍은 전형적으로 워드 라인에 하나 이상의 프로그램 펄스들을 인가하는 것 및 각각의 프로그램 펄스 후에 검증 테스트를 수행하는 것을 수반한다. 검증 테스트들은, 메모리 셀들의 Vth가 원하는 레벨에 도달했는지 여부를 결정한다. 그러나, 검증 테스트들은 시간을 소모하고, 따라서 성능을 감소시킨다. 하나의 해결책은 비검증(no-verify) 프로그래밍 동작을 수행하는 것인데, 여기서 단일 프로그램 펄스가 워드 라인에 인가되고, 프로그래밍된 메모리 셀들의 Vth 레벨이 적절하다는 것을 확인하기 위한 검증 테스트가 뒤따르지 않는다. 그러나, 이러한 기법은 프로그래밍-소거 사이클들의 수, 사이클들이 발생한 온도 및 사이클들 사이의 지연과 같은 인자들에 의해 야기되는 성능에서의 변화들, 및 블록 대 블록(block-to-block) 프로그래밍 속도 변화들로 인해 메모리 셀들의 Vth가 원하는 레벨에 도달했다는 확신을 제공하지 않는다. 또한, 프로그래밍된 워드 라인들 상에 생성될 수 있는 워드 라인 단락들에 대한 가능성이 해결되지 않는다.
본 명세서에서 제공되는 기법들은 상기 및 다른 문제들을 해결한다. 하나의 접근법에서, 블록의 초기 프로그래밍이, 초기 크기, Vpgm_init를 갖는 프로그램 펄스(도 9b)를 사용하여 블록의 제1 워드 라인, 예컨대 도 7a의 WL0의 메모리 셀들 상에서 수행된다. 이어서, 메모리 셀들의 임계 전압(Vth)의 상부 테일이 판독 전압 Vr을 사용하여 판독되어, 도 9a에 도시된 바와 같이, Vth>Vr인 메모리 셀들의 일부분을 결정한다. 그 부분이 충분히 작아서, 상당한 양의 언더 프로그래밍(under-programming)을 나타내는 경우, 도 9c에 도시된 바와 같이, Vpgm_init가 증가되어 최적화된, 조정된 Vpgm_adj를 제공한다. 더욱이, 언더 프로그래밍이 나타내어지는 경우, WL0의 프로그래밍을 완료하기 위해 검증 테스트를 수행하지 않고 크기 Vpgm_adj를 갖는 추가적인 프로그램 펄스가 WL0에 인가될 수 있다. 이어서, 검증 테스트를 수행하지 않고 후속 워드 라인들이 Vpgm_adj를 사용하여 프로그래밍될 수 있다.
후속 워드 라인들의 프로그래밍에서 Vpgm_adj를 사용함으로써, 메모리 셀들은 원하는 Vth 레벨로 프로그래밍될 것이다. 그러나, 이는 단락과 같은 결함이 블록에서 생성되지 않는 것을 가정한다. 결함이 발생하는 시나리오를 또한 고려하기 위해, 워드 라인 단락 테스트가 수행될 수 있다. 특히, Vpgm_adj를 사용하는 후속 프로그래밍에서, 비검증 프로그래밍 동작이 수행될 수 있고, 이어서 워드 라인 단락 테스트가, 프로그래밍 동작에 수반되는 하나 이상의 워드 라인들에 대해 수행될 수 있다. 워드 라인 단락 테스트의 시간 페널티(time penalty)는 제어기의 휘발성 저장소, 예컨대 RAM에 저장될 수 있는 기록 데이터의 양에 따라 테스트를 지연시킴으로써 최소화될 수 있다. 예를 들어, 저장소가 다수의 워드 라인들에 대한 기록 데이터를 저장할 때, 다수의 워드 라인들이 프로그래밍될 때까지 단락 테스트가 지연될 수 있다. 게다가, 단락 테스트는 다수의 워드 라인들 상에서 동시에 수행될 수 있다. 단락 테스트의 시간 페널티는 또한 단락의 존재를 검출하기 위해 다수의 서브 블록들 내의 전류들을 동시에 감지함으로써 최소화될 수 있다.
단락이 검출되면, 휘발성 저장소 내의 기록 데이터는 다른 블록으로 프로그래밍될 수 있다. 이전에 프로그래밍된 워드 라인들로부터의 데이터가 또한 복원되어 다른 블록으로 프로그래밍될 수 있다.
이 기법들은 별개로 사용되거나 조합될 수 있다.
이들 및 다른 특징부들이 아래에서 추가로 논의된다.
도 1은 예시적인 저장 디바이스의 블록도이다. 비휘발성 저장 시스템과 같은 메모리 디바이스(100)는 하나 이상의 메모리 다이(108)를 포함할 수 있다. 메모리 다이(108), 또는 칩은 메모리 셀들의 어레이와 같은 메모리 셀들의 메모리 구조물(126), 제어 회로부(110), 및 판독/기록 회로들(128)을 포함한다. 메모리 구조물(126)은 로우(row) 디코더(124)를 통해 워드 라인들에 의해 그리고 컬럼(column) 디코더(132)를 통해 비트 라인들에 의해 어드레싱가능하다. 판독/기록 회로들(128)은 다수의 감지 블록들(51, 52, ... 53)(감지 회로부)을 포함하고, 메모리 셀들의 한 페이지가 병렬로 판독되거나 프로그래밍되게 한다. 전형적으로, 제어기(122)가 하나 이상의 메모리 다이(108)와 동일한 메모리 디바이스(100)(예컨대, 제거가능 저장 카드) 내에 포함된다. 제어기는 메모리 다이와는 별개일 수 있다. 커맨드들 및 데이터가 데이터 버스(120)를 통해 호스트(140)와 제어기(122) 사이에서 전송되고, 라인들(118)을 통해 제어기와 하나 이상의 메모리 다이(108) 사이에서 전송된다.
메모리 구조물은 2D 또는 3D일 수 있다. 메모리 구조물은 3D 어레이를 포함한 메모리 셀들의 하나 이상의 어레이를 포함할 수 있다. 메모리 구조물은 다수의 메모리 레벨들이, 개재된 기판들 없이, 웨이퍼와 같은 단일 기판 위에 형성되는 (그리고 그 내에는 형성되지 않는) 모놀리식(monolithic) 3D 메모리 구조물을 포함할 수 있다. 메모리 구조물은 실리콘 기판 위에 활성 영역이 배치되어 있는 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨들에 모놀리식으로 형성되는 임의의 유형의 비휘발성 메모리를 포함할 수 있다. 메모리 구조물은, 연관된 회로부가 기판 위에 있든 기판 내에 있든, 메모리 셀들의 동작과 연관된 회로부를 갖는 비휘발성 메모리 디바이스 내에 있을 수 있다.
제어 회로부(110)는 판독/기록 회로들(128)과 협력하여 메모리 구조물(126) 상에서 메모리 동작들을 수행하고, 상태 기계, 온 칩 어드레스 디코더(114), 및 전력 제어 모듈(115)(전력 제어 회로)을 포함한다. 도 9a 내지 도 9d 및 도 10a와 관련하여 논의된 바와 같이, 카운팅 회로(121)에 의해 획득되는 카운트에 응답하여 초기 프로그램 전압, Vpgm_init를 조정하기 위한 테이블(116)이 제공될 수 있다. 도 10c, 도 11b 및 도 11c와 관련하여 논의된 바와 같이, 테스트 전압, Vtest를 조정하기 위한 테이블들(117)이 제공될 수 있다. 도 11a와 관련하여 이하에서 추가로 논의되는 바와 같이, 판독 패스 전압(read pass voltage), Vread pass를 조정하기 위한 테이블(119)이 제공될 수 있다. 도 9a의 영역(901a)에 의해 도시된 바와 같이, Vth가 판독 전압 Vr을 초과하는 메모리 셀들의 수를 카운트하기 위해 카운팅 회로(121)가 제공될 수 있다. 저장 영역(113)이, 예컨대 동작 파라미터들 및 소프트웨어/코드를 위해 제공될 수 있다. 일 실시예에서, 상태 기계는 소프트웨어에 의해 프로그래밍가능하다. 다른 실시예들에서, 상태 기계는 소프트웨어를 사용하지 않고, 완전히 하드웨어(예컨대, 전기 회로들)에서 구현된다.
온 칩 어드레스 디코더(114)는 호스트 또는 메모리 제어기에 의해 사용되는 하드웨어 어드레스와 디코더들(124, 132)에 의해 사용되는 하드웨어 어드레스 사이에 어드레스 인터페이스를 제공한다. 전력 제어 모듈(115)은 메모리 동작들 동안 워드 라인들, 선택 게이트 라인들, 비트 라인들 및 소스 라인들에 공급되는 전력 및 전압들을 제어한다. 그것은 워드 라인들, SGS 및 SGD 트랜지스터들 및 소스 라인들을 위한 드라이버들을 포함할 수 있다. 또한, 도 3을 참조한다. 감지 블록들은 하나의 접근법에서 비트 라인 드라이버들을 포함할 수 있다.
회로들은 본 명세서에 기술된 프로세스들을 수행하기 위한 하드웨어, 소프트웨어 및/또는 펌웨어를 포함할 수 있다.
일부 구현예들에서, 컴포넌트들 중 일부가 조합될 수 있다. 다양한 설계들에서, 메모리 구조물(126) 이외의 컴포넌트들 중 하나 이상은 (단독으로 또는 조합하여) 본 명세서에 기술된 프로세스들의 단계들을 포함하는 본 명세서에 기술된 기법들을 수행하도록 구성되는 적어도 하나의 제어 회로로 고려될 수 있다. 예를 들어, 제어 회로는 제어 회로부(110), 상태 기계(112), 디코더들(114, 132), 전력 제어 모듈(115), 테이블들(116, 117), 감지 블록들(51, 52, ..., 53), 판독/기록 회로들(128), 제어기(122) 등 중 임의의 하나 또는 이들의 조합을 포함할 수 있다.
오프 칩 제어기(122)(이는, 일 실시예에서 전기 회로임)는 프로세서(122e), ROM(122a) 및 RAM(122b)과 같은 메모리 및 에러 정정 코드(error-correction code, ECC) 엔진(245)을 포함할 수 있다. ECC 엔진은 다수의 판독 에러들을 정정할 수 있다. RAM(122b)은 기록 데이터의 유닛을 저장하기 위한 저장소(122c)를 포함하는 DRAM일 수 있다. 이러한 데이터는 커미팅되지 않은(non-committed) 데이터로 지칭된다. 저장소(122c)는 제어기(122)와 연관된 휘발성 저장 디바이스이다. 기록 데이터의 유닛은 휘발성 저장소에 저장되고 하나 이상의 프로그래밍 동작들에서 도 2의 래치들(194 내지 197)로 전송되는 데이터의 양을 지칭한다. 휘발성 저장소는 기록 데이터의 한 유닛을 저장하는 용량을 갖는다. 기록 데이터의 유닛은 데이터의 하나 이상의 페이지들을 포함할 수 있다. 단일 프로그래밍 동작은 전형적으로, 선택된 워드 라인에 접속된 메모리 셀들 내로 데이터의 한 페이지를 프로그래밍한다. 데이터의 한 페이지에 의해 프로그래밍되는 메모리 셀들은, 예컨대 블록의 모든 서브 블록들 내의 선택된 워드 라인에 접속된 모든 메모리 셀들, 또는 하나 이상의 서브 블록들이지만 블록의 모든 서브 블록들보다는 적은 서브 블록들 내의 선택된 워드 라인에 접속된 메모리 셀들일 수 있다. 또한, 도 12a 내지 도 12e를 참조한다.
프로그래밍 동안, 프로그래밍될 데이터의 사본이 프로그래밍이 완료될 때까지 저장소(122c)에 저장되고, 단락 테스트는 기록 데이터의 유닛의 프로그래밍에 수반되는 워드 라인들에 단락이 없음을 나타낸다. 성공적인 완료에 응답하여, 데이터는 저장소로부터 소거되고 메모리 셀들의 블록에 커미팅되거나 해제된다.
메모리 인터페이스(122d)가 또한 제공될 수 있다. ROM, RAM 및 프로세서와 통신 상태에 있는 메모리 인터페이스는 제어기와 메모리 다이 사이에 전기적 인터페이스를 제공하는 전기 회로이다. 예를 들어, 메모리 인터페이스는 신호들의 포맷 또는 타이밍을 변경시킬 수 있고, 버퍼를 제공할 수 있고, 서지(surge)들로부터 격리될 수 있고, I/O를 래칭(latching)하는 등일 수 있다. 프로세서는 메모리 인터페이스(122d)를 통해 제어 회로부(110)(또는 메모리 다이의 임의의 다른 컴포넌트)로 커맨드들을 발행할 수 있다.
ROM(122a) 및 RAM(122b)과 같은 제어기(122) 내의 메모리는 한 세트의 명령어들과 같은 코드를 포함하고, 프로세서는 본 명세서에서 설명되는 기능을 제공하기 위해 명령어들의 세트를 실행시키도록 동작가능하다. 대안적으로 또는 추가적으로, 프로세서는 하나 이상의 워드 라인들 내의 메모리 셀들의 예약된 영역과 같은 메모리 구조물의 서브세트(126a)로부터의 코드에 액세스할 수 있다.
예를 들어, 코드는, 예컨대 프로그래밍, 판독, 및 소거 동작들을 위해 메모리 구조물에 액세스하도록 제어기에 의해 사용될 수 있다. 코드는 부트 코드 및 제어 코드(예컨대, 한 세트의 명령어들)를 포함할 수 있다. 부트 코드는, 부팅 또는 시동 프로세스 동안 제어기를 초기화하고 제어기가 메모리 구조물에 액세스할 수 있게 하는 소프트웨어이다. 코드는 하나 이상의 메모리 구조물들을 제어하기 위해 제어기에 의해 사용될 수 있다. 전력공급 시, 프로세서(122e)는 실행을 위해 ROM(122a) 또는 서브세트(126a)로부터 부트 코드를 페치(fetch)하고, 부트 코드는 시스템 컴포넌트들을 초기화하고 제어 코드를 RAM(122b) 내에 로딩한다. 일단 제어 코드가 RAM에 로딩되면, 그것은 프로세서에 의해 실행된다. 제어 코드는 메모리의 제어 및 할당, 명령어들의 프로세싱의 우선 순위화, 및 입력 및 출력 포트들의 제어와 같은 기본 작업들을 수행하기 위한 드라이버들을 포함한다.
대체적으로, 제어 코드는, 아래에서 추가로 논의되는 흐름도들의 단계들을 포함하는 본 명세서에서 기술되는 기능들을 수행하고, 아래에서 추가로 논의되는 것들을 포함하는 전압 파형들을 제공하기 위한 명령어들을 포함할 수 있다. 제어 회로는 본 명세서에 기술된 기능들을 수행하기 위한 명령어들을 실행시키도록 구성될 수 있다.
일 실시예에서, 호스트는 하나 이상의 프로세서들, 본 명세서에서 설명되는 방법들을 수행하도록 하나 이상의 프로세서들을 프로그래밍하기 위한 프로세서 판독가능 코드(예컨대, 소프트웨어)를 저장하는 하나 이상의 프로세서 판독가능 메모리 디바이스들(RAM, ROM, 플래시 메모리, 하드 디스크 드라이브, 솔리드 스테이트 메모리)을 포함하는 컴퓨팅 디바이스(예컨대, 랩톱, 데스크톱, 스마트폰, 태블릿, 디지털 카메라)이다. 호스트는 또한, 하나 이상의 프로세서들과 통신하는 추가 시스템 메모리, 하나 이상의 입력/출력 인터페이스들 및/또는 하나 이상의 입력/출력 디바이스들을 포함할 수 있다.
NAND 플래시 메모리에 더하여 다른 유형들의 비휘발성 메모리가 또한 사용될 수 있다.
반도체 메모리 디바이스들은 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 디바이스들과 같은 휘발성 메모리 디바이스들, ReRAM(resistive random access memory), EEPROM(electrically erasable programmable read only memory), 플래시 메모리(이는 또한 EEPROM의 서브세트로 간주될 수 있음), FRAM(ferroelectric random access memory), 및 MRAM(magnetoresistive random access memory)과 같은 비휘발성 메모리 디바이스들, 및 정보를 저장할 수 있는 다른 반도체 요소들을 포함한다. 메모리 디바이스의 각각의 유형은 상이한 구성들을 가질 수 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수 있다.
메모리 디바이스들은 수동 및/또는 능동 요소들로부터, 임의의 조합들로 형성될 수 있다. 비제한적인 예로서, 수동 반도체 메모리 요소들은 ReRAM 디바이스 요소들을 포함하고, 이들은 일부 실시예들에서, 안티-퓨즈(anti-fuse) 또는 상변화 재료와 같은 저항성 스위칭 저장 요소, 및 선택적으로 다이오드 또는 트랜지스터와 같은 스티어링 요소(steering element)를 포함한다. 또한, 비제한적인 예로서, 능동 반도체 메모리 요소들은 EEPROM 및 플래시 메모리 디바이스 요소들을 포함하고, 이들은 일부 실시예들에서, 플로팅 게이트, 전도성 나노입자들, 또는 전하 저장 유전체 재료와 같은 전하 저장 영역을 포함하는 요소들을 포함한다.
다수의 메모리 요소들은 그들이 직렬로 접속되도록 또는 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다. 비제한적인 예로서, NAND 구성의 플래시 메모리 디바이스들(NAND 메모리)은 전형적으로 직렬로 접속된 메모리 요소들을 포함한다. NAND 스트링은, SG 트랜지스터들 및 메모리 셀들을 포함하는 한 세트의 직렬로 접속된 트랜지스터들의 일례이다.
NAND 메모리 어레이는 어레이가 다수의 메모리 스트링들 - 그들 중 하나의 스트링은, 단일 비트 라인을 공유하고 그룹으로서 액세스되는 다수의 메모리 요소들로 구성됨 - 로 구성되도록 구성될 수 있다. 대안적으로, 메모리 요소들은 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다 - 예컨대, NOR 메모리 어레이. NAND 및 NOR 메모리 구성들은 예들이고, 메모리 요소들은 달리 구성될 수 있다.
기판 내에 그리고/또는 기판 위에 위치된 반도체 메모리 요소들은 2D 메모리 구조물 또는 3D 메모리 구조물과 같이, 2차원 또는 3차원으로 배열될 수 있다.
2D 메모리 구조물에서, 반도체 메모리 요소들은 단일 평면 또는 단일 메모리 디바이스 레벨로 배열된다. 전형적으로, 2D 메모리 구조물에서, 메모리 요소들은, 메모리 요소들을 지지하는 기판의 주 표면에 실질적으로 평행하게 연장되는 평면(예컨대, x-y 방향 평면) 내에 배열된다. 기판은 메모리 요소들의 층이 위에 또는 내부에 형성되는 웨이퍼일 수 있거나, 또는 그것은 메모리 요소들이 형성된 후에 메모리 요소들에 부착되는 캐리어 기판일 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다.
메모리 요소들은, 복수의 로우들 및/또는 컬럼들에서와 같이, 순서화된 어레이에서의 단일 메모리 디바이스 레벨로 배열될 수 있다. 그러나, 메모리 요소들은 규칙적이지 않은 또는 직교하지 않는 구성들로 배열될 수 있다. 메모리 요소들은 각각 비트 라인들 및 워드 라인들과 같은 2개 이상의 전극들 또는 콘택 라인(contact line)들을 가질 수 있다.
3D 메모리 어레이는 메모리 요소들이 다수의 평면들 또는 다수의 메모리 디바이스 레벨들을 차지하도록 배열되고, 그에 의해 구조물을 3차원으로 (즉, x, y 및 z 방향들로 - 여기서, z 방향은 기판의 주 표면에 실질적으로 수직이고, x 및 y 방향들은 기판의 주 표면에 실질적으로 평행함) 형성한다.
비제한적인 예로서, 3D 메모리 구조물은 다수의 2D 메모리 디바이스 레벨들의 스택으로서 수직으로 배열될 수 있다. 다른 비제한적인 예로서, 3D 메모리 어레이는 각각의 컬럼이 다수의 메모리 요소들을 갖는 다수의 수직 컬럼들(예컨대, 기판의 주 표면에 실질적으로 수직으로, 즉, y 방향으로 연장된 컬럼들)로서 배열될 수 있다. 컬럼들은 2D 구성으로, 예컨대, x-y 평면 내에 배열될 수 있어서, 요소들이 다수의 수직으로 스택형 메모리 평면들 상에 있는, 메모리 요소들의 3D 배열을 생성할 수 있다. 3차원의 메모리 요소들의 다른 구성들이 또한 3D 메모리 어레이를 구성할 수 있다.
비제한적인 예로서, 3D NAND 메모리 어레이에서, 메모리 요소들은 함께 커플링되어, 단일 수평(예컨대, x-y) 메모리 디바이스 레벨 내의 NAND 스트링을 형성할 수 있다. 대안적으로, 메모리 요소들은 함께 커플링되어, 다수의 수평 메모리 디바이스 레벨들을 횡단하는 수직 NAND 스트링을 형성할 수 있다. 일부 NAND 스트링들이 메모리 요소들을 단일 메모리 레벨로 포함하는 한편 다른 스트링들은 다수의 메모리 레벨들을 통해 걸쳐 있는 메모리 요소들을 포함하는 다른 3D 구성들이 구상될 수 있다. 3D 메모리 어레이들은 또한 NOR 구성으로 그리고 ReRAM 구성으로 설계될 수 있다.
전형적으로, 모놀리식 3D 메모리 어레이에서, 하나 이상의 메모리 디바이스 레벨들이 단일 기판 위에 형성된다. 선택적으로, 모놀리식 3D 메모리 어레이는 또한, 적어도 부분적으로 단일 기판 내에 하나 이상의 메모리 층들을 가질 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다. 모놀리식 3D 어레이에서, 어레이의 각각의 메모리 디바이스 레벨을 구성하는 층들은 전형적으로 어레이의 하부 메모리 디바이스 레벨들의 층들 상에 형성된다. 그러나, 모놀리식 3D 메모리 어레이의 인접한 메모리 디바이스 레벨들의 층들이 공유될 수 있거나 메모리 디바이스 레벨들 사이에 개재하는 층들을 가질 수 있다.
2D 어레이들은 별개로 형성되고 이어서 함께 패키징되어 다수의 메모리 층들을 갖는 비모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비모놀리식 스택형 메모리들은, 별개의 기판들 상에 메모리 레벨들을 형성하고 이어서 메모리 레벨들을 서로 스태킹(stacking)함으로써 구성될 수 있다. 기판들은 스태킹 전에 메모리 디바이스 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 디바이스 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 생성된 메모리 어레이들은 모놀리식 3D 메모리 어레이들이 아니다. 또한, 다수의 2D 메모리 어레이들 또는 3D 메모리 어레이들(모놀리식 또는 비모놀리식)이 별개의 칩들 상에 형성되고, 이어서 함께 패키징되어 스택형 칩 메모리 디바이스를 형성할 수 있다.
연관된 회로부가 메모리 요소들의 동작을 위해 그리고 메모리 요소들과의 통신을 위해 전형적으로 요구된다. 비제한적인 예로서, 메모리 디바이스들은 프로그래밍 및 판독과 같은 기능들을 달성하기 위해 메모리 요소들을 제어하고 구동하는 데 사용되는 회로부를 가질 수 있다. 이러한 연관된 회로부는 메모리 요소들과 동일한 기판 상에 그리고/또는 별개의 기판 상에 있을 수 있다. 예를 들어, 메모리 판독-기록 동작들을 위한 제어기는 별개의 제어기 칩 상에 그리고/또는 메모리 요소들과 동일한 기판 상에 위치될 수 있다.
당업자는 이러한 기술이 설명된 2D 및 3D의 예시적인 구조물들로 제한되는 것이 아니라 본 명세서에서 설명되는 바와 같은 그리고 당업자에 의해 이해되는 바와 같은 본 기술의 사상 및 범주 내의 모든 관련된 메모리 구조들을 포함한다는 것을 인식할 것이다.
도 2는 도 1의 감지 블록(51)의 일 실시예를 도시하는 블록도이다. 개별 감지 블록(51)은 감지 회로들(60 내지 63) 또는 감지 증폭기들로 지칭되는 하나 이상의 코어 부분들, 및 관리 회로(190)로 지칭되는 공통 부분으로 분할된다. 일 실시예에서, 다수의, 예컨대 4개 또는 8개의 감지 회로들의 세트에 대한 하나의 공통 관리 회로(190) 및 각각의 비트 라인/NAND 스트링에 대한 별개의 감지 회로가 있을 것이다. 그룹 내의 감지 회로들 각각은 데이터 버스(172)를 통해 연관된 관리 회로와 통신한다. 따라서, 한 세트의 저장 요소들(메모리 셀들)의 감지 회로들과 통신하는 하나 이상의 관리 회로들이 있다.
감지 회로(60)는, 일례로서, 접속된 비트 라인 내의 전도 전류가 미리결정된 임계 레벨을 초과하는지 또는 그 미만인지를 결정함으로써 감지를 수행하는 감지 회로부(170)를 포함한다. 감지는 판독 또는 검증 동작에서 발생할 수 있다. 감지 회로는 또한, 프로그래밍 동작에서 프로그램 전압의 인가 동안 비트 라인 전압을 공급한다.
감지 회로부는 Vbl 셀렉터(173), 감지 노드(171), 비교 회로(175) 및 트립 래치(trip latch)(174)를 포함할 수 있다. 프로그램 전압의 인가 동안, Vbl 셀렉터(173)는 프로그래밍되는 것이 금지되는 메모리 셀에 접속된 비트 라인으로 Vbl_unsel(예컨대, 2 V)를 패스할 수 있거나, 또는 현재 프로그램 루프에서 프로그래밍되고 있는 메모리 셀에 접속된 비트 라인으로 0 V를 패스할 수 있다. 트랜지스터(55)(예컨대, nMOS)는, 트랜지스터의 제어 게이트 전압을 충분히 높게, 예컨대 Vbl 셀렉터로부터 패스된 Vbl보다 높게 설정함으로써 Vbl 셀렉터(173)로부터 Vbl을 패스시키기 위한 패스 게이트로서 구성될 수 있다. 예를 들어, 셀렉터(56)는 전력 공급원 전압 Vdd, 예컨대 3 내지 4 V를 트랜지스터(55)의 제어 게이트로 패스할 수 있다.
판독 및 검증 동작들과 같은 감지 동작들 동안, 비트 라인 전압은 셀렉터(56)에 의해 패스되는 전압에 기초하여 트랜지스터(55)에 의해 설정된다. 비트 라인 전압은 트랜지스터의 제어 게이트 전압에서 그것의 Vth(예컨대, 1 V)를 뺀 것과 대략 동일하다. 예를 들어, Vbl+Vth가 셀렉터(56)에 의해 패스되면, 비트 라인 전압은 Vbl일 것이다. 이는 소스 라인이 0 V에 있다고 가정한다. 트랜지스터(55)는 제어 게이트 전압에 따라 비트 라인 전압을 클램핑하고 패스 게이트보다는 소스-팔로워(source-follower)로서 작용한다. Vbl 셀렉터(173)는 트랜지스터(55) 상의 제어 게이트 전압보다 높은 Vdd와 같은 상대적으로 높은 전압을 패스하여 소스-팔로워 모드를 제공할 수 있다. 따라서, 감지 동안 트랜지스터(55)는 비트 라인을 충전한다.
하나의 접근법에서, 각각의 감지 회로의 셀렉터(56)는 Vbl 또는 Vdd를 패스하기 위해 다른 감지 회로들의 셀렉터들과는 별개로 제어될 수 있다. 각각의 감지 회로의 Vbl 셀렉터(173)는 또한, 다른 감지 회로들의 Vbl 셀렉터들과는 별개로 제어될 수 있다.
감지 동안, 감지 노드(171)는 3 V와 같은 초기 전압까지 충전된다. 감지 노드는 이어서 트랜지스터(55)를 통해 비트 라인에 접속되고, 감지 노드의 감쇠의 양은 메모리 셀이 전도성 상태에 있는지 또는 비전도성 상태에 있는지를 결정하는 데 사용된다. 비교 회로(175)는 감지 시간에 감지 노드 전압을 트립 전압과 비교하는 데 사용된다. 감지 노드 전압이 트립 전압 Vtrip 미만으로 감쇠하는 경우, 메모리 셀은 전도성 상태에 있고 그것의 Vth는 검증 신호의 전압 이하이다. 감지 노드 전압이 Vtrip 미만으로 감쇠하지 않는 경우, 메모리 셀은 비전도성 상태에 있고 그것의 Vth는 검증 신호의 전압을 초과한다. 감지 회로(60)는 메모리 셀이 전도성 상태에 있는지 또는 비전도성 상태에 있는지에 기초하여 비교 회로(175)에 의해 설정되는 트립 래치(174)를 포함한다. 트립 래치에서의 데이터는 프로세서(192)에 의해 판독되는 비트일 수 있다.
관리 회로(190)는 프로세서(192), 데이터 래치들(194 내지 197)의 4개의 예시적인 세트들, 및 데이터 래치들(194)의 세트와 데이터 버스(120) 사이에 커플링된 I/O 인터페이스(196)를 포함한다. 예를 들어, 개별 래치들(LDL, MDL, UDL)을 포함하는 3개의 데이터 래치들의 하나의 세트가 각각의 감지 회로에 대해 제공될 수 있다. 일부 경우들에서, 상이한 수의 데이터 래치들이 사용될 수 있다. 셀당 3비트의 MLC 실시예에서, LDL은 데이터의 하부 페이지에 대한 비트를 저장하고, MDL은 데이터의 중간 페이지에 대한 비트를 저장하고, UDL은 데이터의 상부 페이지에 대한 비트를 저장한다. SLC 프로그래밍의 경우, 래치들 중 하나(LDL, MDL 또는 UDL)는 연관된 메모리 셀이 소거 상태에 남아 있는지 또는 프로그래밍된 상태로 프로그래밍되어야 하는지 여부를 나타내는 하나의 비트를 저장하기에 충분하다.
프로세서(192)는, 예컨대 감지된 메모리 셀에 저장된 데이터를 결정하고 결정된 데이터를 데이터 래치들의 세트에 저장하기 위해, 계산들을 수행한다. 데이터 래치들(194 내지 197)의 각각의 세트는 판독 동작 동안 프로세서(192)에 의해 결정된 데이터 비트들을 저장하는 데, 그리고 기록 데이터가 메모리 내로 프로그래밍되는 것을 나타내는 프로그래밍 동작 동안 데이터 버스(120)로부터 불러오는 데이터 비트들을 저장하는 데 사용된다. I/O 인터페이스(196)는 데이터 래치들(194 내지 197)과 데이터 버스(120) 사이에 인터페이스를 제공한다.
판독 동안, 시스템의 동작은 어드레싱된 메모리 셀에 대한 상이한 제어 게이트 전압들의 공급을 제어하는 상태 기계(112)의 제어 하에 있다. 그것이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응하는 하나 이상의 다양한 미리정의된 제어 게이트 전압들을 통해 스텝형으로 진행됨에 따라, 감지 회로는 이들 전압들 중 하나에서 트리핑할 수 있고, 대응하는 출력이 데이터 버스(172)를 통해 감지 회로로부터 프로세서(192)에 제공될 것이다. 그 지점에서, 프로세서(192)는 감지 회로의 트리핑 이벤트(들) 및 상태 기계로부터 입력 라인들(193)을 통해 인가된 제어 게이트 전압에 대한 정보를 고려하여 결과적인 메모리 상태를 결정한다. 이어서, 그것은 메모리 상태에 대한 이진 인코딩을 계산하고, 결과의 데이터 비트들을 데이터 래치들(194 내지 197)에 저장한다.
일부 구현예들은 다수의 프로세서들(192)을 포함할 수 있다. 일 실시예에서, 각각의 프로세서(192)는 출력 라인(도시되지 않음)을 포함하여 출력 라인들 각각이 함께 와이어드-OR(wired-OR)되게 한다. 일부 실시예들에서, 출력 라인들은 와이어드-OR 라인에 접속되기 전에 반전된다. 이러한 구성은, 와이어드-OR를 수신하는 상태 기계가, 프로그래밍되고 있는 모든 비트들이 원하는 레벨에 도달했을 때를 결정할 수 있기 때문에, 프로그램 검증 테스트 동안 프로그래밍 프로세스가 완료될 때의 빠른 결정을 가능하게 한다. 예를 들어, 각각의 비트가 그의 원하는 레벨에 도달했을 때, 그 비트에 대한 로직 0이 와이어드-OR 라인으로 전송될 것이다(또는 데이터 1이 반전됨). 모든 비트들이 데이터 0 (또는 반전된 데이터 1)을 출력할 때, 상태 기계는 프로그래밍 프로세스를 종료하는 것을 알고 있다. 각각의 프로세서가 8개의 감지 회로들과 통신하기 때문에, 상태 기계는 와이어드-OR 라인을 8회 판독할 필요가 있거나, 또는 상태 기계가 와이어드-OR 라인을 1회만 판독하면 되도록 로직이 프로세서(192)에 추가되어 연관된 비트 라인들의 결과들을 누산한다. 유사하게, 로직 레벨들을 정확하게 선택함으로써, 전반적인 상태 기계는 제1 비트가 그의 상태를 변경하는 때를 검출할 수 있고 그에 따라 알고리즘들을 변경할 수 있다.
메모리 셀들에 대한 프로그래밍 동작 또는 검증 동작 동안, 프로그래밍될 데이터(기록 데이터)는 데이터 버스(120)로부터 데이터 래치들(194 내지 197)의 세트에 저장된다.
프로그래밍 동작은, 상태 기계의 제어 하에서, 일련의 프로그래밍 전압 펄스들을 어드레싱된 메모리 셀들의 제어 게이트들에 인가한다. 각각의 전압 펄스는 증분식 스텝 펄스 프로그래밍으로 지칭되는 프로세스에서 스텝 크기만큼 이전의 프로그램 펄스로부터 크기가 스텝형으로 증가될 수 있다. 각각의 프로그램 전압 다음에는 메모리 셀들이 원하는 메모리 상태로 프로그래밍되었는지를 결정하도록 검증 동작이 이어진다. 일부 경우들에서, 프로세서(192)는 원하는 메모리 상태에 대한 재판독(read back)된 메모리 상태를 모니터링한다. 두 상태들이 일치할 때, 프로세서(192)는, 예컨대 그의 래치들을 업데이트함으로써 비트 라인을 프로그램 금지 모드로 설정한다. 이것은 비트 라인에 커플링된 메모리 셀을 추가로 프로그래밍하는 것을, 그의 제어 게이트에 추가 프로그램 펄스들이 인가되더라도, 금지한다.
데이터 래치들(194 내지 197)의 각각의 세트는 각각의 감지 회로에 대한 데이터 래치들의 스택으로서 구현될 수 있다. 일 실시예에서, 감지 회로(60)당 3개의 데이터 래치들이 있다. 일부 구현들에서, 데이터 래치들은 그 안에 저장된 병렬 데이터가 데이터 버스(120)에 대한 직렬 데이터로 변환되도록, 그리고 그 반대로 되도록 시프트 레지스터로서 구현된다. 메모리 셀들의 판독/기록 블록에 대응하는 데이터 래치들 모두는, 데이터의 블록이 직렬 전송(serial transfer)에 의해 입력되거나 출력될 수 있도록, 블록 시프트 레지스터를 형성하기 위해 함께 연결될 수 있다. 특히, 판독/기록 회로들의 뱅크는 그의 데이터 래치들의 세트 각각이, 그들이 마치 전체 판독/기록 블록에 대한 시프트 레지스터의 일부인 것처럼, 순차적으로 데이터 버스 내로 또는 데이터 버스 외부로 데이터를 시프트하도록 구성된다.
데이터 래치들은 연관된 메모리 셀이 프로그래밍 동작들에서 소정 이정표(milepost)들에 언제 도달했는지를 식별한다. 예를 들어, 래치들은 메모리 셀의 Vth가 특정 검증 전압 미만임을 식별할 수 있다. 데이터 래치들은 메모리 셀이 현재 데이터의 페이지로부터 하나 이상의 비트들을 저장하는지 여부를 나타낸다. 예를 들어, LDL 래치들은 하부 페이지의 데이터를 저장하는 데 사용될 수 있다. LDL 래치는 하부 페이지 비트가 연관된 메모리 셀에 저장될 때 (예컨대, 0에서 1로) 플립(flip)된다. 셀당 3 비트의 경우, 중간 또는 상부 페이지 비트가 각각 연관된 메모리 셀에 저장될 때 MDL 또는 UDL 래치가 플립된다. 이는 연관된 메모리 셀이 프로그래밍을 완료할 때 발생한다.
도 3은 메모리 셀들의 블록들에 전압들을 제공하기 위한 도 1의 전력 제어 모듈(115)의 예시적인 구현예를 도시한다. 본 예에서, 메모리 구조물(126)은 4개의 관련 블록들(BLK0 내지 BLK3)의 세트(410), 및 4개의 관련 블록들(BLK4 내지 BLK7)의 다른 세트(411)를 포함한다. 블록은 하나 이상의 평면들 내에 있을 수 있다. 도 1의 로우 디코더(124)는 패스 트랜지스터들(422)을 통해 워드 라인들에 전압들을 제공하고 각각의 블록의 게이트들을 선택한다. 로우 디코더는 로우 디코더에 블록들을 접속시키는 패스 트랜지스터들에 제어 신호를 제공한다. 하나의 접근법에서, 블록들의 각각의 세트의 패스 트랜지스터들은 공통 제어 게이트 전압에 의해 제어된다. 따라서, 한 세트의 블록에 대한 패스 트랜지스터들은 주어진 시간에 모두 온 상태 또는 오프 상태이다. 패스 트랜지스터들이 온 상태인 경우, 로우 디코더로부터의 전압은 각자의 제어 게이트 라인들 또는 워드 라인들에 제공된다. 패스 트랜지스터들이 오프 상태인 경우, 로우 디코더는 각자의 제어 게이트 라인들 또는 워드 라인들에서 전압이 플로팅되도록 각자의 제어 게이트 라인들 또는 워드 라인들로부터 접속해제된다.
예를 들어, 제어 게이트 라인(412)은 패스 트랜지스터들(413, 414, 415, 416)의 세트들에 접속되고, 이는 이어서 BLK4, BLK5, BLK6, BLK7의 제어 게이트 라인들에 각각 접속된다. 제어 게이트 라인(417)은 패스 트랜지스터들(418, 419, 420, 421)의 세트들에 접속되고, 이는 이어서 BLK0, BLK1, BLK2, BLK3의 제어 게이트 라인들에 각각 접속된다.
전형적으로, 프로그래밍 동작 또는 판독 동작은 하나의 워드 라인 및 블록의 하나의 선택된 서브 블록 상에서 수행된다. 소거 동작이 선택된 블록 또는 서브 블록에서 수행될 수 있다. 로우 디코더는 글로벌 제어 라인들(402)을 로컬 제어 라인들(403)에 접속할 수 있다. 제어 라인들은 전도성 경로들을 나타낸다. 전압들은 다수의 전압 드라이버들로부터 글로벌 제어 라인들 상에 제공된다. 전압 드라이버들의 일부는 글로벌 제어 라인들에 접속되는 스위치들(450)에 전압들을 제공할 수 있다. 패스 트랜지스터들(424)은 전압 드라이버들로부터 스위치들(450)로 전압들을 패스시키도록 제어된다.
전압 드라이버들은 프로그램 또는 판독 동작과 같은 동작 동안, 또는 단락 테스트에서 선택된 데이터 워드 라인 상에 전압을 제공하는 선택된 데이터 워드 라인(WL) 드라이버(447)를 포함할 수 있다. 드라이버(447)는 WLn 상에 사전충전 전압 Vpch_n을 제공할 수 있다. 드라이버들(448, 448a)은 선택되지 않은 데이터 워드 라인들에 사용될 수 있고, 더미 워드 라인 드라이버들(449, 449a)은 도 6a에서 각각 더미 워드 라인들(WLDD, WLDS) 상에 전압들을 제공하는 데 사용될 수 있다.
단락 테스트에서, 드라이버(448)는 테스트 전압 Vtest를 테스트할 워드 라인들에 인가하는 데 사용될 수 있는 한편, 드라이버(448a)는 나머지 워드 라인들 상에 판독 패스 전압 Vread를 제공하는 데 사용된다.
전압 드라이버들은 또한 각각의 서브 블록을 위한 별개의 SGD 드라이버들을 포함할 수 있다. 예를 들어, SGD 드라이버들(446, 446a, 446b, 446c)은 도 7a에서와 같이 SB0, SB1, SB2 및 SB3에 대해 각각 제공될 수 있다. 하나의 옵션에서, SGS 드라이버(445)는 블록 내의 상이한 서브 블록들에 공통적이다.
로우 디코더를 포함하는 다양한 컴포넌트들은 상태 기계(112) 또는 제어기(122)와 같은 제어기로부터 커맨드들을 수신하여 본 명세서에 기술된 기능들을 수행할 수 있다.
웰 전압 드라이버(well voltage driver)(430)가 제어 라인들(432)을 통해 기판 내의 웰 영역(611b)(도 6a)에 전압 Vsl을 제공한다. 웰 전압 드라이버(430)는 소스 라인 드라이버의 일례이고, 여기서 웰 영역(611b)은 소스 라인, 예컨대 NAND 스트링들의 소스 단부들에 접속된 전도성 경로이다. 하나의 접근법에서, 웰 영역(611a)은 블록들에 공통적이다. 한 세트의 비트 라인들(442)이 또한 블록들에 의해 공유된다. 비트 라인 전압 드라이버(440)가 비트 라인들에 전압들을 제공한다. 도 4 내지 도 8b에 도시된 바와 같은 스택형 메모리 디바이스에서, 접속된 메모리 셀들의 세트들은 기판으로부터 수직 상방으로 연장되는 NAND 스트링들로 배열될 수 있다. 하나의 접근법에서, 각각의 NAND 스트링의 하단(또는 소스 단부)은 기판, 예컨대 웰 영역과 접촉하고, 각각의 NAND 스트링의 상단 단부(또는 드레인 단부)는 각자의 비트 라인에 접속된다.
도 4는 도 1의 메모리 구조물(126)의 예시적인 3D 구성으로 한 세트의 블록들을 포함하는 메모리 디바이스(500)의 사시도이다. 기판 상에는, 메모리 셀들(저장 요소들)의 예시적인 블록들(BLK0 내지 BLK3), 및 블록들에 의한 사용을 위한 회로부를 갖는 주변 영역들이 있다. 주변 영역(504)이 각각의 블록의 에지를 따라 이어지는 한편, 주변 영역(505)은 블록들의 세트의 단부에 있다. 회로부는 블록들의 제어 게이트 층들, 비트 라인들 및 소스 라인들에 접속될 수 있는 전압 드라이버들을 포함할 수 있다. 하나의 접근법에서, 블록들 내의 공통 높이에 있는 제어 게이트 층들은 공통적으로 구동된다. 기판(501)은 또한, 블록들 아래의 회로부 및 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화되는 하나 이상의 하부 금속 층들을 지지할 수 있다. 블록들은 메모리 디바이스의 중간 영역(502)에 형성된다. 메모리 디바이스의 상부 영역(503)에서, 하나 이상의 상부 금속 층들은 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화된다. 각각의 블록은 메모리 셀들의 스택형 영역을 포함하고, 여기서 스택의 교번하는 레벨들은 워드 라인들을 나타낸다. 하나의 가능한 접근법에서, 각각의 블록은 대향하는 계층형(tiered) 측면들을 가지며, 이로부터 수직 콘택들이 상부 금속 층으로 상방으로 연장되어 전도성 경로들에 대한 접속부들을 형성한다. 일례로서 4개의 블록들이 도시되어 있지만, 2개 이상의 블록들이 사용되어, x-방향 및/또는 y-방향으로 연장될 수 있다.
하나의 가능한 접근법에서, 블록들은 평면 내에 있고, x-방향에서의 평면의 길이는 워드 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(워드 라인 또는 SGD 라인 방향)을 나타내고, y-방향에서의 평면의 폭은 비트 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(비트 라인 방향)을 나타낸다. z-방향은 메모리 디바이스의 높이를 나타낸다. 블록들은 또한 다수의 평면들로 배열될 수 있다.
도 5는 예시적인 트랜지스터(520)를 도시한다. 트랜지스터는 제어 게이트(CG), 드레인(D), 소스(S) 및 채널(CH)을 포함하고, 예를 들어 메모리 셀 또는 선택 게이트 트랜지스터를 나타낼 수 있다. 트랜지스터의 드레인 단부는 NAND 스트링 내의 하나 이상의 다른 트랜지스터들을 통해 선택적으로 비트 라인(BL)에 접속되고, 트랜지스터의 소스 단부는 NAND 스트링 내의 하나 이상의 다른 트랜지스터들을 통해 선택적으로 소스 라인(SL)에 접속된다.
도 6a는 NAND 스트링들(700n, 710n)을 포함하는, 도 4의 BLK0의 일부분의 예시적인 단면도를 도시한다. 이러한 예에서, NAND 스트링들(700n, 710n)은 상이한 서브 블록들에 있다. 블록은 교번하는 전도성 층들(워드 라인 층들) 및 유전체 층들의 스택(610)을 포함한다. 층들은 z 방향에서의 높이, y 방향에서의 폭, 및 x 방향에서의 길이를 갖는 직사각형 플레이트들일 수 있다.
스택은 하나의 계층(tier)을 포함하는 것으로서 도시되지만, 교번하는 전도성 층 및 유전체 층의 하나 이상의 계층들을 선택적으로 포함할 수 있다. 스택은 제조 프로세스에서 메모리 홀이 형성되는 한 세트의 교번하는 전도성 층 및 유전체 층을 포함한다. 메모리 홀은 도 6b와 관련하여 논의된 것과 같이 필름들 및 다른 재료들로 충전되어, 필러(685)를 형성한다.
전도성 층들은 SGS, WLDS, WL0 내지 WL95, WLDD 및 SGD(0)를 포함한다. WLDS 및 WLDD는 더미 메모리 셀들에 접속되는 더미 워드 라인들 또는 전도성 층들이고, 이들은 사용자 데이터를 저장하는 데 부적격하다. 더미 메모리 셀은 데이터 메모리 셀과 동일한 구성을 가질 수 있지만, 제어기에 의해 사용자 데이터를 포함하는 임의의 유형의 데이터를 저장하는 데 부적격한 것으로 간주된다. 하나 이상의 더미 메모리 셀들은 채널 전압 그레디언트(gradient)의 점진적인 전이를 제공하기 위해 메모리 셀들의 NAND 스트링의 드레인 및/또는 소스 단부들에 제공될 수 있다. WL0 내지 WL95는 더미 메모리 셀들에 접속되는 데이터 워드 라인들이고, 이들은 사용자 데이터를 저장하는 데 적격이다. 단지 일례로서, 스택은 96개의 데이터 워드 라인들을 포함한다. DL은 예시적인 유전체 층이다.
스택의 상단(653) 및 하단(650)이 도시되어 있다. WL95는 최상단 데이터 워드 라인 또는 전도성 층이고, WL0는 최하단 데이터 워드 라인 또는 전도성 층이다.
NAND 스트링들 각각은 메모리 홀(618 또는 619)을 각각 포함하고, 이는 워드 라인들에 인접한 메모리 셀들을 형성하는 재료들로 충전된다. 예를 들어, 도 6b에 더 상세히 도시되어 있는 스택의 영역(622)을 참조한다.
스택은 기판(611) 상에 형성된다. 하나의 접근법에서, 웰 영역(611a)(또한, 도 3 참조)은 기판 내의 n 형 소스 확산층 또는 웰이다. 웰 영역은 블록 내의 메모리 셀들의 각각의 스트링의 소스 단부와 접촉한다. 하나의 가능한 구현예에서, n 형 웰 영역(611a)은 이어서 p 형 웰 영역(611b)에 형성되고, 이는 이어서 n 형 웰 영역(611c)에 형성되고, 이는 이어서 p 형 반도체 기판(611d)에 형성된다. n 형 소스 확산 층은, 하나의 접근법에서, 평면 내의 모든 블록들에 의해 공유될 수 있고, 블록 내의 각각의 NAND 스트링의 소스 단부에 전압을 제공하는 소스 라인(SL)을 형성할 수 있다.
NAND 스트링(700n)은 스택(610)의 하단(616b)에서 소스 단부(613)를 그리고 스택의 상단(616a)에서 드레인 단부(615)를 갖는다. 금속 충전 슬릿들은 스택을 가로질러 로컬 인터커넥트들로서 주기적으로 제공될 수 있고, 이는 스택을 통해 연장되어, 예컨대 소스 라인을 스택 위의 라인에 접속시킨다. 슬릿들은 워드 라인들의 형성 동안 사용될 수 있고, 후속적으로 금속으로 충전될 수 있다. 비아들은 일 단부에서 NAND 스트링들의 드레인 단부들에 그리고 다른 단부에서 비트 라인에 접속될 수 있다.
하나의 접근법에서, 메모리 셀들의 블록은 교번하는 제어 게이트 층 및 유전체 층의 스택을 포함하고, 메모리 셀들은 스택 내의 수직으로 연장되는 메모리 홀들에 배열된다.
하나의 접근법에서, 각각의 블록은, 수직 인터커넥트들이 SGS, WL 및 SGD 층들을 포함하는 각각의 층에 접속되고 전압 드라이버들에 대한 수평 경로들로 상방으로 연장되는 테라스형(terraced) 에지를 포함한다.
도 6b는 도 6a의 스택의 영역(622)의 확대도를 도시한다. 메모리 셀들은 워드 라인 층과 메모리 홀의 교차부에 스택의 상이한 레벨들에서 형성된다. SGD(0)에 접속된 SGD 트랜지스터(716), WLDD에 접속된 더미 메모리 셀(715) 및 WL93 내지 WL95에 각각 접속된 데이터 메모리 셀들(712 내지 714)이 도시되어 있다.
다수의 층들 또는 필름들이, 예컨대 원자층 침착을 사용하여, 메모리 홀(629)의 측벽(SW)을 따라서 그리고/또는 각각의 워드 라인 층 내에 침착될 수 있다. 예를 들어, 재료들에 의해 메모리 홀 내에 형성되는 각각의 필러(685) 또는 컬럼은 차단 산화물 층(663), 실리콘 질화물(Si3N4) 또는 다른 질화물과 같은 전하 트래핑 층(664) 또는 필름, 터널링 층(665)(예컨대, 게이트 산화물), 채널(660)(예컨대, 폴리실리콘을 포함함), 및 유전체 코어(666)(예컨대, 실리콘 이산화물을 포함함)를 포함할 수 있다. 워드 라인 층은 금속 배리어(661), 및 제어 게이트로서 텅스텐과 같은 전도성 금속(662)을 포함할 수 있다. 예를 들어, 제어 게이트들(690 내지 694)이 제공된다. 본 예에서, 금속을 제외한 층들 모두가 메모리 홀 내에 제공된다. 다른 접근법들에서, 층들 중 일부는 제어 게이트 층 내에 있을 수 있다. 추가 필러들이 상이한 메모리 홀들에 유사하게 형성된다. 필러는 NAND 스트링의 컬럼 활성 영역(active area, AA)을 형성할 수 있다.
필러는 화살표(640)로 나타낸 폭(W)을 갖는다. 폭은 도 6c에 도시된 바와 같이, NAND 스트링의 길이를 따라 그리고 스택의 높이를 따라 변할 수 있다.
각각의 NAND 스트링 또는 접속된 트랜지스터들의 세트는 하나 이상의 소스 단부 선택 게이트 트랜지스터들로부터 하나 이상의 드레인 단부 선택 게이트 트랜지스터들로 연속적으로 연장되는 채널을 포함한다. 예를 들어, 채널들(700a, 710a, 720a, 730a)은 NAND 스트링들(700n, 710n, 720n, 730n)에서 각각의 NAND 스트링의 소스 단부로부터 드레인 단부까지 연속적으로 각각 연장된다.
메모리 홀들 각각은 차단 산화물 층, 전하 트래핑 층, 터널링 층 및 채널 층을 포함하는 복수의 환형 층들로 충전될 수 있다. 메모리 홀들 각각의 코어 영역은 바디 재료로 충전되고, 복수의 환형 층들은 메모리 홀들 각각에서 코어 영역과 워드 라인 사이에 있다.
NAND 스트링은 일정 길이의 채널이 기판 상에 형성되지 않기 때문에 플로팅 바디 채널을 갖는 것으로 간주될 수 있다. 또한, NAND 스트링은 복수의 워드 라인 층들에 의해 스택에서 서로의 위에 제공되고, 유전체 층들에 의해 서로로부터 분리된다.
메모리 셀이 프로그래밍될 때, 전자들은 메모리 셀과 연관된 전하 트래핑 층의 일부에 저장된다. 이러한 전자들은 채널로부터 전하 트래핑 층 내로 그리고 터널링 층을 통해 인출된다. 메모리 셀의 Vth는 저장된 전하의 양에 비례하여 증가된다. 도 6c 내지 도 6f를 참조한다. 소거 동작 동안, 전자들이 채널로 리턴한다.
상기 예는 수직으로 연장되는 NAND 스트링들을 갖는 3D 메모리 디바이스에 관한 것이지만, 본 명세서에 제공된 기법들은 또한 NAND 스트링들이 기판 상에서 수평으로 연장되는 2D 메모리 디바이스에 적용가능하다. 2D 및 3D NAND 스트링들 둘 모두는 그레인 경계 트랩(grain boundary trap)들을 갖는 폴리실리콘 채널을 가질 수 있다. 더욱이, 기법들은 다른 채널 재료들을 또한 갖는 메모리 디바이스들에 적용될 수 있다.
메모리 셀들을 프로그래밍하고 단락들을 검출하기 위한 본 명세서에 기술된 기법들은 도 4 내지 도 7의 3D 메모리 디바이스 및 2D 메모리 디바이스를 포함한 다양한 유형들의 메모리 디바이스와 호환가능하다는 것에 유의한다.
도 6c는 도 6a에서의 메모리 홀(618)을 따른 메모리 홀 폭의 플롯을 도시한다. 수직 축은 도 6a의 스택과 정렬되고, 메모리 홀(618) 내의 재료들에 의해 형성되는 필러들의 폭(W), 예컨대 직경을 도시한다. 그러한 메모리 디바이스에서, 스택을 통해 에칭되는 메모리 홀들은 매우 높은 종횡비를 갖는다. 예를 들어, 약 25 내지 30의 깊이 대 직경 비가 통상적이다. 메모리 홀들은 원형 단면을 가질 수 있다. 에칭 프로세스로 인해, 메모리 홀 및 결과적인 필러 폭은 홀의 길이를 따라 변할 수 있다. 전형적으로, 직경은 메모리 홀의 상단으로부터 하단으로 점진적으로 더 작아진다(도 6c의 실선). 즉, 메모리 홀들은 테이퍼져서, 스택의 하단에서 좁아진다. 일부 경우들에서, 약간 좁아지는 것이 선택 게이트 근처의 홀의 상단에서 발생하여, 직경이 메모리 홀의 상단으로부터 하단으로 점진적으로 더 작아지기 전에 약간 더 넓어지게 한다(도 6c의 긴 파선).
짧은 파선에 의해 나타낸 다른 가능한 구현예에서, 스택은 2개의 계층들로 제조된다. 하단 계층에 먼저 각자의 메모리 홀이 형성된다. 이어서, 상단 계층에 하단 계층 내의 메모리 홀과 정렬되는 각자의 메모리 홀이 형성된다. 각각의 메모리 홀은, 스택의 하단으로부터 상단으로 갈수록 폭이 증가하고 이어서 감소하고 다시 증가하는 이중 테이퍼형 메모리 홀이 형성되도록 테이퍼진다.
메모리 홀 및 결과적인 필러의 폭의 불균일성으로 인해, 메모리 셀들의 프로그래밍 및 소거 속도는 메모리 홀을 따르는 그들의 위치에 기초하여 변할 수 있다. 메모리 홀의 일부분의 폭이 상대적으로 작을 때, 터널 산화물을 가로지르는 전계는 상대적으로 강하여, 프로그래밍 및 소거 속도가 그 부분에 인접한 워드 라인들 내의 메모리 셀들에 대해 상대적으로 높게 된다. 더 큰 폭은 상대적으로 낮은 프로그래밍 및 소거 속도와 상관된다. 또한, 도 11b와 관련하여 기술된 바와 같이, 하나 이상의 워드 라인들에 대한 단락 테스트 전압 Vtest는 대응하는 필러 폭에 기초하여 조정될 수 있다.
도 7a는 도 4 및 도 6a와 부합하는 블록(BLK0) 내의 NAND 스트링들의 예시적인 도면을 도시한다. NAND 스트링들은 3D 구성에서 블록의 서브 블록들에 배열된다. 각각의 서브 블록은 다수의 NAND 스트링들을 포함하는데, 여기서는 하나의 예시적인 NAND 스트링이 도시되어 있다. 예를 들어, SB0 내지 SB3은 예시적인 NAND 스트링들(700n, 710n, 720n, 730n)을 각각 포함한다. NAND 스트링들은 도 6a와 부합하는 데이터 워드 라인들, 더미 워드 라인들, 및 선택 게이트 라인들을 갖는다. 각각의 서브 블록은 x 방향으로 연장되고 공통 SGD 라인 또는 제어 게이트 층을 갖는 한 세트의 NAND 스트링들을 포함한다. NAND 스트링들(700n, 710n, 720n, 730n)은 각각 서브 블록들(SB0 내지 SB3) 내에 있다. 언급된 바와 같이, 블록의 프로그래밍은 워드 라인 프로그래밍 순서 및 서브 블록 프로그래밍 순서에 기초하여 발생할 수 있다. 예를 들어, SB0 내의 워드 라인에 접속된 메모리 셀들이 먼저 프로그래밍되고, 이어서 SB1 내의 워드 라인에 접속된 메모리 셀들, 이어서 SB2 내의 워드 라인에 접속된 메모리 셀들, 이어서 SB3 내의 워드 라인에 접속된 메모리 셀들이 프로그래밍될 수 있다. 예를 들어, 도 7b에서, WL2의 경우, 메모리 셀들의 세트들(808 내지 811)이 차례로, 한 번에 하나의 세트씩 프로그래밍된다. 워드 라인 프로그래밍 순서는, 예를 들어 WL0, 소스 단부 워드 라인에서 시작할 수 있고, WL95, 드레인 단부 워드 라인에서 종료할 수 있다.
NAND 스트링들(700n, 710n, 720n, 730n)은 채널들(700a, 710a, 720a, 730a)을 각각 갖는다. 추가적으로, NAND 스트링(700n)은 SGS 트랜지스터(701), 더미 메모리 셀(702), 데이터 메모리 셀들(703 내지 714), 더미 메모리 셀(715) 및 SGD 트랜지스터(716)를 포함한다. NAND 스트링(710n)은 SGS 트랜지스터(721), 더미 메모리 셀(722), 데이터 메모리 셀들(723 내지 734), 더미 메모리 셀(735) 및 SGD 트랜지스터(736)를 포함한다. NAND 스트링(720n)은 SGS 트랜지스터(741), 더미 메모리 셀(742), 데이터 메모리 셀들(743 내지 754), 더미 메모리 셀(755) 및 SGD 트랜지스터(756)를 포함한다. NAND 스트링(730n)은 SGS 트랜지스터(761), 더미 메모리 셀(762), 데이터 메모리 셀들(763 내지 774), 더미 메모리 셀(775) 및 SGD 트랜지스터(776)를 포함한다.
이러한 예는 각각의 NAND 스트링의 드레인 단부에서의 하나의 SGD 트랜지스터를, 그리고 각각의 NAND 스트링의 소스 단부에서의 하나의 SGS 트랜지스터를 도시한다. 하나의 접근법에서, SB0, SB1, SB2 및 SB3 내의 SGD 트랜지스터들은 별개의 제어 라인들(SGD(0), SGD(1), SGD(2), SGD(3))에 의해 각각 구동될 수 있다. 다른 접근법에서, 다수의 SGD 및/또는 SGS 트랜지스터들이 NAND 스트링 내에 제공될 수 있다.
도 7b는 도 7a와 부합하는, 워드 라인들에 따른 그리고 서브 블록들 내의 메모리 셀들의 예시적인 배열을 도시한다. WL0 내지 WL7은 각각, SB0 내지 SB3 내의 메모리 셀들의 세트들(800 내지 803, 804 내지 807, 808 내지 811, 812 내지 815, 816 내지 819, 820 내지 823, 824 내지 827 및 828 내지 831)을 포함한다. WL92 내지 WL95는 각각, SB0 내지 SB3 내의 메모리 셀들의 세트들(832 내지 835, 836 내지 839, 840 내지 843, 844 내지 847)을 포함한다. 각각의 세트는 8개의 메모리 셀들을 갖는 것으로 도시되지만, 실제로, 세트당 메모리 셀들의 수는 훨씬 더 크다.
도 8a는 로컬 인터커넥트(851)와 WL5 사이의 단락(888)을 포함하는, 도 6a와 부합하는 블록(BLK0)의 예시적인 단면도를 도시한다. 영역(850)은 도 6a의 블록의 부분에 대응한다. 블록은 수직으로 이격되고 유전체 층들(도시되지 않음)에 의해 분리되는 복수의 제어 게이트 층들을 포함한다. 제어 게이트 층들은 데이터 워드 라인 층들(WL0 내지 WL95), 더미 워드 라인 층들(WLDS, WLDD), 및 선택 게이트 층들(SGS, SGD)을 포함한다. 각각의 층은 직사각형 플레이트의 형상을 갖는다. 추가적으로, 별개의 SGD 층(SGD(0) 내지 SGD(3))이 각각의 서브 블록(SB0 내지 SB3)에 각각 제공된다.
블록은 로컬 인터커텍트(local interconnect, LI)들(851, 853, 855)을 포함한다. LI들(851, 855)은 블록의 대향하는 에지들에 있고, LI(853)는 블록의 중간에 있다. 로컬 인터커넥트들은 블록 내에, 전형적으로 블록의 에지들에 그리고 내부 영역 내에 주기적으로 제공될 수 있다. 추가적으로, 분리 영역(852)이 SGD(0) 층과 SGD(1) 층을 분리하고, 분리 영역(854)이 SGD(2) 층과 SGD(3) 층을 분리한다.
로컬 인터커넥트(851)는 인접한 워드 라인들의 금속과의 전도를 방지하기 위해 절연 재료(851a)에 의해 둘러싸인 금속과 같은 전도성 재료(851b)를 포함할 수 있다. 로컬 인터커넥트는 그것의 하단(851c)에서 기판의 웰 영역(611a)(도 6a)에 접속된다. 기판은 소스 라인, 예컨대 NAND 스트링들의 소스 단부들에 접속된 전도성 경로의 일례이다. 다른 메모리 디바이스 아키텍처들에서, 소스 라인은 기판으로부터 분리될 수 있다. 예를 들어, 어레이 아키텍처 하의 회로 또는 어레이 하의 CMOS에서, 소스 라인은 기판에 더 이상 접속되지 않는다.
각각의 더미 워드 라인 층 및 데이터 워드 라인 층은 블록의 모든 서브 블록들에 걸쳐 연장된다. 로컬 인터커넥트(853)는 단지 워드 라인 층을 부분적으로 방해한다. 각각의 SGS 층은 또한, 하나의 접근법에서 블록의 모든 서브 블록들에 걸쳐 연장될 수 있다.
메모리 디바이스의 수명 동안 다양한 유형들의 워드 라인 단락들이 발생할 수 있다. 예를 들어, 단락 경로는 워드 라인과 메모리 홀 또는 소스 라인 사이에 전개될 수 있다. 단락(888)은 WL5와 소스 라인 사이에 있는데, 이는 소스 라인이 로컬 인터커넥트(851)에 접속되기 때문이다. 단락은 절연 재료(851a)를 통해 형성된다. 워드 라인 단락이 발생할 때, 워드 라인에 인가되는 전압은 예를 들어 소스 라인의 레벨로 풀다운(pull down)되어, 프로그램 전압, 판독 전압 또는 판독 패스 전압이 단락된 워드 라인에 원하는 레벨로 인가될 수 없게 한다. 그 결과, 단락된 워드 라인의 프로그래밍된 메모리 셀들이 판독될 때, 그들의 Vth는 유효 워드 라인 전압보다 더 높을 것이고, 그들은 비전도성 상태에 있을 것이다.
단락들은 제조 프로세스 동안 메모리 디바이스에 매립되어 있는 먼지와 같은 오염물들을 포함한, 다양한 인자들에 의해 야기될 수 있다. 메모리 디바이스의 수명 동안, 스택 내의 단락의 위치는 랜덤한 경향이 있다. 하지만, 프로그래밍 동작에서 워드 라인에 인가된 프로그램 펄스의 압박(stress)은 그러한 워드 라인에서의 단락의 형성과 상관되는 경향이 있다. 본 명세서에 기술된 기법들은 하나 이상의 워드 라인들이 프로그래밍된 후에 그들에 대한 단락 테스트를 수행하는 것을 포함한다. 일부 경우들에서, 단일 워드 라인의 프로그래밍이 단락을 야기할 수 있더라도, 다수의 워드 라인들이 프로그래밍된 후에 그들에 대한 테스트가 수행되어 시간 페널티를 감소시킨다. 대체적으로, 단락 테스트의 타이밍은 기록 데이터를 위한 휘발성 저장소의 용량과 결부될 수 있다. 단락 테스트는 가능한 한 지연될 수 있지만, 기록 데이터가 그 기록 데이터에 의해 프로그래밍된 메모리 셀들에 대해 단락이 검출되기 전에 저장소로부터 오버라이팅(overwrit)될 정도로 길지는 않을 수 있다.
도 8b는 서브 블록들(SB0 내지 SB3)의 세트 내의 NAND 스트링들에 접속된 한 세트의 비트 라인들(BL0 내지 BL15)을 포함하는, 도 8a의 블록(BLK0)의 예시적인 평면도를 도시한다. SGD(0) 내지 SGD(3)의 SGD 층들이 로컬 인터커넥트들(851, 853, 855) 및 분리 영역들(852, 854)과 함께 도시되어 있다. 각각의 SGD 층은 다수의 메모리 홀들 또는 그를 통과하는 NAND 스트링들을 갖는다. 각각의 원은 메모리 홀 또는 스트링의 단면을 나타낸다. 다수의 비트 라인들(BL0 내지 BL15)은 스택의 상단을 가로질러 메모리 홀들 위에서 연장된다. 각각의 비트 라인은 각각의 서브 블록 내의 하나의 NAND 스트링에 접속된다. 예를 들어, BL15는 SB0 내지 SB3 내의 NAND 스트링들(858 내지 861)에 각각 접속된다. NAND 스트링들은 x-방향에서 연장되는 로우들로 배열되고, 인접한 로우들은 스태거링(staggering)되어 메모리 홀 밀도를 개선시킨다. 로우당 8개의 NAND 스트링을 갖는 NAND 스트링들의 8개의 로우들이 단순화된 예로서 도시된다. 실제로, 서브 블록들은 x 방향에서 길게 연장되고, 수천 개의 NAND 스트링들을 포함한다.
이하에서 추가로 설명되는 바와 같이, 예컨대 도 10c의 단계(1022)와 관련하여, 단락 테스트는 NAND 스트링들의 하나 이상의 서브 블록들로부터의 비트 라인들의 세트 내의 전류들을 동시에 감지하는 것을 수반할 수 있다. 다수의 서브 블록들을 동시에 감지함으로써, 단락 테스트의 시간 페널티가 감소된다. 일부 경우들에서, 전력 소비를 감소시키기 위해, 서브 블록들 모두보다 더 적은, 서브 블록들의 일부분에 대해 감지가 발생할 수 있다.
도 9a는 셀당 1 비트를 저장하는 한 세트의 메모리 셀들의 예시적인 임계 전압(Vth) 분포들, 및 Vth 분포의 상부 테일의 평가를 도시한다. 수직축은 메모리 셀들의 수를 대수 스케일(logarithmic scale)로 도시하고, 수평축은 메모리 셀들의 Vth를 선형 스케일로 도시한다. 프로그래밍 동작의 시작 시에, 메모리 셀들은 모두 초기에, Vth 분포(900)에 의해 나타내는 바와 같이 소거(Er) 상태에 있다. 단일 프로그램 펄스가 Vpgm_init의 초기 크기로 인가된 후에, 프로그래밍된 상태에 할당된 메모리 셀들이 Vth 분포(901)로 나타낸다. Vth 분포의 포지션은 메모리 셀들의 프로그래밍 속도에 기초하고, 이는 이어서 로트별(lot-to-lot), 웨이퍼별(wafer-to-wafer) 및 다이별(die-to-die) 프로세스 변동들에 의해 영향을 받을 수 있다. 프로그래밍-소거 사이클들이 블록 내에 축적됨에 따라 발생하는 전하 트래핑 층들에서의 전자 트래핑 및 디트래핑(detrapping)이 또한 일정 인자이다.
판독 동작이 수행되어, 프로그래밍 속도의 척도로서, Vth 분포의 상부 테일의 범위를 평가할 수 있다. 예를 들어, 영역(901a)은 Vr을 초과하는 Vth 값들을 나타낸다. 따라서, 연관된 메모리 셀들은 비전도성 상태에 있는 것으로 감지될 것이다. 도 9c의 테이블에 사용하기 위한 이들 연관된 메모리 셀들의 카운트가 획득되어, Vpgm_init를 조정할 수 있다. 이어서, 조정된 값, Vpgm_adj가 후속 프로그래밍 동작들에서 사용될 수 있다. 도 1과 관련하여 언급된 바와 같이, 카운팅 회로(121)는, 도 9a의 영역(901a)에 의해 도시된 바와 같이, Vth가 판독 전압 Vr을 초과하는 메모리 셀들의 수를 카운트하기 위해 사용될 수 있다.
소거 동작에서, 데이터 메모리 셀들은 프로그래밍된 데이터 상태들의 Vth 분포들로부터 소거 상태로 전이된다. 소거 동작은, 메모리 셀들이 소거, 이어서 소거 검증 테스트를 위해 바이어스되는 소거 페이즈를 포함한다. 소거 검증 테스트는 워드 라인들에 인가되는 소거 검증 전압 VvEr을 사용할 수 있다.
메모리 셀들이 프로그래밍된 후에, 데이터는 판독 동작에서 재판독될 수 있다. 판독 동작은, 감지 회로부가 워드 라인에 접속된 셀들이 전도성 상태에 있는지(턴 온되는지) 또는 비전도성 상태에 있는지(턴 오프되는지)를 결정하는 동안 워드 라인에 판독 전압 Vrl을 인가하는 것을 수반할 수 있다. 셀이 비전도성 상태에 있는 경우, 메모리 셀의 Vth는 판독 전압을 초과한다. 판독 전압은 SLC 프로그래밍을 위해, 소거 상태의 Vth와 프로그래밍된 상태의 Vth 사이에 있는 레벨로 설정된다. 판독 동작 동안, 선택되지 않은 워드 라인들의 전압들은, 선택된 메모리 셀들의 감지와 간섭하는 것을 회피하기 위해, 선택되지 않은 메모리 셀들을 강한 전도성 상태로 놓을 만큼 충분히 높은 판독 패스 레벨(Vread) 또는 턴 온 레벨로 증가된다. 프로그래밍되고 있거나 판독되고 있는 워드 라인은 선택된 워드 라인(WLn)으로 지칭된다.
도 9b는 프로그래밍 동작에 사용되는 예시적인 프로그램 펄스들(910, 911)을 도시한다. 단일 펄스 SLC 프로그래밍에서, 하나의 접근법에서 단일 펄스가 워드 라인에 인가된다. 소거 상태에 할당된 메모리 셀들의 경우, 그들의 연관된 비트 라인 전압은 프로그래밍을 방지하기 위해 높은 레벨로 설정된다. 프로그래밍된 상태에 할당된 메모리 셀들의 경우, 그들의 연관된 비트 라인 전압은 프로그래밍을 허용하기 위해 0 V와 같은 낮은 레벨로 설정된다. 프로그램 펄스들(910, 911)은 각각 Vpgm_init 및 Vpgm_adj의 크기들을 가지며, 도 9a 및 도 9e에서 각각 Vth 분포들(901, 901b)을 획득하는 데 사용된다. Vpgm_init 및 Vpgm_adj는, 예를 들어 18 내지 22 V의 범위일 수 있다.
도 9c는 도 9a와 부합하는 Vth>Vr을 갖는 메모리 셀들의 카운트의 함수로서 도 9b의 프로그램 펄스(910)에 대한 조정 ΔVpgm을 보여주는, 도 1의 테이블(116)의 일례를 도시한다. 값들(N1 내지 N4)은 예를 들어, 프로그래밍된 메모리 셀들의 상이한 임계 카운트들 또는 부분들, 예컨대 3, 6, 12 및 20%를 각각 나타낼 수 있고, 여기서 N1<N2<N3<N4이다. 카운트 N 이 N4보다 더 클 때, ΔVpgm=0 V이며, 이는 Vpgm_init가 최적임을 나타낸다. 이러한 경우에, 상당한 언더 프로그래밍이 존재하지 않고, 따라서 Vpgm을 증가시킬 필요가 없다. 예를 들어, 카운트가 N1과 N2, N2와 N3, N3과 N4 사이에 있거나 또는 N4 초과일 때, 각각 ΔVpgm=0.2 V, 0.4 V, 0.6 V, 0.8 V이다. 더 낮은 카운트는 더 큰 정도의 언더 프로그래밍을 나타내어, Vpgm_init에 대해 더 큰 증가가 이루어지게 한다. Vpgm_init는 테스트에 기초하여 설정될 수 있어서, 언더 프로그래밍이 오버 프로그래밍보다 더 가능성이 있다. 조정된 크기, Vpgm_adj=Vpgm_int+ΔVpgm이 테이블을 사용하여 결정될 수 있다.
도 9e에 도시된 바와 같이, WL0 메모리 셀들의 언더 프로그래밍이 있을 때, 검증 테스트를 수행하지 않고, 크기 Vpgm_adj를 갖는 추가 프로그램 펄스가 인가되어 Vth 분포를 원하는 레벨로 약간 더 높게 시프트할 수 있다.
카운팅 회로(121)는, 예컨대 데이터 래치들 내의 0의 수를 카운팅함으로써 카운트를 결정하는 데 사용될 수 있다.
블록이 프로그래밍될 때, 카운트는 초기 워드 라인(WL0)의 하나 이상의 서브 블록들 내의 메모리 셀들의 프로그래밍에 기초하여 획득될 수 있다. 이어서, 하나의 접근법에서, 조정되거나 최적화된 Vpgm은, 존재하는 경우, WL0의 나머지 메모리 셀들 및 나머지 워드 라인들 내의 메모리 셀들을 프로그래밍하는 데 사용될 수 있다. 다른 접근법에서, 도 9d에 도시된 바와 같이 블록 내의 워드 라인들의 상이한 그룹들에 대해 Vpgm_adj가 결정될 수 있다.
도 9d는 도 9a 및 도 9c와 부합하는 최적화된 프로그램 펄스 크기를 각각 가질 수 있는 메모리 셀들의 예시적인 그룹들을 도시한다. 각각의 그룹에 대한 Vpgm을 최적화하는 것은, 예컨대 도 6c와 관련하여 논의된 바와 같이, 스택의 높이를 따른 메모리 홀 폭에서의 변동들로 인해 상이한 그룹들 사이의 프로그래밍 속도 변동들을 고려하는데 유용할 수 있다. 이러한 예에서와 같이, 그룹들은 워드 라인들의 동일한 수를, 또는 동일하지 않은 수를 가질 수 있다. 이러한 예에서, 그룹들(1140 내지 1143)은 워드 라인들(WL0 내지 WL23, WL24 내지 WL47, WL48 내지 WL71, WL72 내지 WL95)을 포함한다.
그룹(1140)의 경우, Vpgm은 WL0의 프로그래밍에 기초하여 최적화되고, 최적화된 Vpgm은 WL1 내지 WL23의 프로그래밍에 사용될 수 있다. 그룹(1141)의 경우, Vpgm은 WL24의 프로그래밍에 기초하여 최적화되고, 최적화된 Vpgm은 WL24 내지 WL47의 프로그래밍에 사용될 수 있다. 그룹(1142)의 경우, Vpgm은 WL48의 프로그래밍에 기초하여 최적화되고, 최적화된 Vpgm은 WL49 내지 WL71의 프로그래밍에 사용될 수 있다. 그룹(1142)의 경우, Vpgm은 WL72의 프로그래밍에 기초하여 최적화되고, 최적화된 Vpgm은 WL73 내지 WL95의 프로그래밍에 사용될 수 있다.
도 9e는 도 9b와 부합하는 크기 Vpgm_adj의 추가적인 프로그램 펄스를 이용하여 도 9a의 Vth 분포(901)에서 메모리 셀들을 프로그래밍함으로써 획득되는 예시적인 Vth 분포(901b)를 도시한다. 우측을 향한 화살표는, 추가의 프로그램 펄스로 인해 Vth 분포가 최적 레벨로 약간 더 높게 시프트되는 것을 보여준다. 이러한 접근법으로, Vpgm_init를 조정하는 데 사용되는 메모리 셀들은 정확도가 감소되지 않고 판독 오류들이 회피되도록 최적 레벨로 프로그래밍될 수 있다.
유사하게, 블록을 소거하고 이들 메모리 셀들을 재프로그래밍할 필요가 없다. 대신에, 블록의 프로그래밍 과정에서 WL0 메모리 셀들의 프로그래밍 동안 최적의 Vpgm이 결정된다.
도 10a는 도 9a 내지 도 9d와 부합하는, 프로그래밍을 위한 최적의 Vpgm을 결정하기 위한 예시적인 프로세스를 도시한다. 단계(1000)는 블록을 소거하여 소거 상태에 있는 메모리 셀들 모두를 제공하는 것을 수반한다. 단계(1001)는 크기 Vpgm_init를 갖는 프로그램 펄스로 WL0을 프로그래밍하는 것을 포함한다. 단계(1002)는 Vr을 사용하는 프로그래밍된 상태의 Vth 분포의 상부 테일을 평가하여 Vth>Vr인 메모리 셀들의 카운트(N)를 결정하는 것을 포함한다. 이들은, Vr이 워드 라인에 인가될 때 비전도성 상태에 있는 것으로 감지되는 메모리 셀들이다. 단계(1003)는 도 9c에 도시된 바와 같이, 룩업 테이블을 사용하여 Vpgm_init에 대한 조정(ΔVpgm)이 나타내어지는지를 결정하는 것을 포함한다.
결정 단계(1004)는 조정이 나타내어지는지를 결정한다. 조정이 나타내어지지 않는 경우, 단계(1007)는 크기 Vpgm_init를 갖는 단일 프로그램 펄스를 사용하여, 블록의 나머지, 또는 워드 라인들의 그룹의 나머지의 비검증 프로그래밍을 수행한다. 단락 테스트가 또한 수행된다. 선택적으로, 비검증 프로그래밍은 미리결정된 수의 하나 이상의 프로그램 펄스들을 사용할 수 있다. 결정 단계(1004)가 참인 경우, 단계(1005)는 Vpgm_adj=Vpgm_init+ΔVpgm을 설정한다. 단계(1006)는 도 9e에 도시된 바와 같이, 크기 Vpgm_adj를 갖는 추가 프로그램 펄스로 WL0의 메모리 셀들을 프로그래밍하는 것을 수반한다. 후속적으로 단계(1007)에 도달하고, 여기서 비검증 프로그래밍은 Vpgm_adj를 사용한다.
예시적인 구현예에서, 장치는 메모리 셀들의 블록을 포함하고, 여기서 메모리 셀들은 한 세트의 워드 라인들에 접속되고 블록의 초기 워드 라인에 접속된 메모리 셀들, 및 제어 회로를 포함한다. 제어 회로는 초기 크기(Vpgm_init)를 갖는 제1 단일 프로그램 펄스를 초기 워드 라인에 인가하고(단계 1001), 판독 전압보다 큰 임계 전압을 갖는 초기 워드 라인에 접속된 메모리 셀들의 수의 카운트를 획득하고(단계 1002), 카운트에 기초하여 초기 크기보다 더 큰 조정된 크기(Vpgm_adj)를 결정하고, 검증 테스트를 수행하지 않고 초기 워드 라인에 조정된 크기를 갖는 제2 단일 프로그램 펄스를 인가하여, 초기 워드 라인에 접속된 메모리 셀들의 프로그래밍을 완료하도록(단계 1006) 구성된다.
도 10b는 메모리 셀들을 프로그래밍하고, 이어서 하나 이상의 워드 라인들에 대한 단락 테스트를 수행하기 위한 예시적인 프로세스를 도시한다. 프로세스는, 하나의 접근법에서, 도 10a의 프로세스로부터 획득되는 최적화된 Vpgm을 사용하여 수행될 수 있다. 예를 들어, 최적화된 Vpgm은 도 10a를 사용하여 WL0을 프로그래밍하는 동안에 결정될 수 있고, 그 후에 도 10b의 프로세스가 나머지 워드 라인들에 대해 수행된다. 도 10b의 프로세스는 NAND 메모리 디바이스에서 1 펄스, 제로 검증 고속 SLC 프로그래밍이 프로그래밍 시간을 감소시키면서 비정상적인 프로그래밍을 검출하는 것을 가능하게 한다. 다수의 서브 블록들 및/또는 다수의 워드 라인들에 대해 동시에 단락 테스트를 수행함으로써 추가의 시간 절감들이 획득될 수 있다. 단락 테스트는 상대적으로 많은 수의 메모리 셀들, 예컨대 더 빈번하게 수행되는 테스트들을 검증하는 것과 대조적으로, 기록 데이터의 유닛으로 프로그래밍되는 메모리 셀들에 대해 동시에, 그리고 상대적으로 적은 수의 메모리 셀들 상에서 단락을 검출할 수 있다. 단락 테스트는 검증 테스트에 대한 대체물이고, 프로그래밍이 성공적으로 완료되었음을 보장한다. 본 기법들은, 예를 들어 제어기 내의 온 칩 상에서 또는 펌웨어를 통해 구현될 수 있다.
단계(1010)는 호스트로부터 기록 데이터의 유닛을 수신하는 것 및 그것을 저장소(122c)에 저장하여, 저장소에 존재하는 경우 기록 데이터의 이전 유닛을 대체하는 것을 포함한다. 단계(1011)는 기록 데이터의 유닛을 사용하여 검증 테스트를 수행하지 않고 하나 이상의 워드 라인들에 접속된 메모리 셀들을 프로그래밍하는 것을 포함한다. 대체적으로, 기록 데이터의 유닛에 의해 프로그래밍되는 메모리 셀들은 정수 M개의 워드 라인들에 접속되고, 여기서 M은 적어도 1 이다. 단계(1011)는 기록 데이터의 사본을 저장소에 보유하면서 기록 데이터를 저장소로부터 프로그래밍되고 있는 메모리 셀들의 래치들로 전송하는 것을 포함할 수 있다. 프로그래밍은, 예를 들어 단일 프로그램 펄스를 수반할 수 있다. 단계(1012)는, 도 10c와 관련하여 논의된 것과 같이, 하나 이상의 워드 라인들에 대해 단락 테스트를 수행하는 것을 포함한다. 결정 단계(1013)는 단계(1012)에서 단락이 검출되는지를 결정한다. 결정 단계(1013)가 거짓인 경우, 단락은 없고, 단계(1010)가 반복된다. 결정 단계(1013)가 참인 경우, 단락이 있고, 단계(1014)는 이전에 프로그래밍된 워드 라인들로부터 데이터를 복원하는 것 및 복원된 데이터 및 저장소 내의 기록 데이터의 유닛을 다른 블록으로 프로그래밍하는 것을 수반한다.
검출된 단락은 전형적으로, 이전에 프로그래밍된 워드 라인들 내의 데이터가 잠재적으로 복원될 수 있도록 하나 이상의 워드 라인들이 프로그래밍되는 것으로 제한될 것이다. 일부 복원 기법들은 하나 이상의 워드 라인들 상에서 소거 동작을 수행하는 것을 수반한다. 블록은, 그것이 더 이상 사용되지 않도록 불량인 것으로 마킹될 수 있다.
도 10c는 도 10b의 단계(1012)의 구현에서, 하나 이상의 워드 라인들에 대한 단락 테스트를 수행하기 위한 예시적인 프로세스를 도시한다. 단계(1020)는 하나 이상의 워드 라인들에 대한 단락 테스트를 시작한다. 단계(1021)는 하나 이상의 워드 라인들에 Vtest를 그리고 나머지 워드 라인들에 Vread pass를 인가한다. Vtest는, 예를 들어 약 2 내지 4 V 또는 20% 이상만큼 Vread pass보다 더 높을 수 있다. 예를 들어, Vread pass는 6 내지 8 V 일 수 있고 Vtest는 8 내지 12 V 일 수 있다. 상대적으로 높은 Vtest를 인가하는 목적은 하나 이상의 워드 라인들을 압박하여 단락의 존재를 식별하는 것이다. 일부 경우들에서, 상대적으로 높은 전압으로 압박받지 않는다면, 검출 가능하지 않을 수 있는 소프트 단락이 존재한다. 그러나, Vtest는 너무 높지 않아야 하는데, 예컨대 Vpgm_init 또는 Vpgm_adj 만큼 높지 않아야 하거나, 또는 그것이 하나 이상의 워드 라인들 상에 프로그램 교란을 야기할 수 있다.
Vread pass는, 예를 들어 3 내지 5 V일 수 있는 프로그래밍된 데이터 상태의 Vth보다 충분히 더 높아서, 연관된 메모리 셀들을 강하게 전도성 상태로 제공해야 한다. 예를 들어, Vread pass는 프로그래밍된 메모리 셀들의 예상된 상부 테일 Vth, 예컨대 5 V보다 적어도 3 V 더 높을 수 있다.
단계(1022)는 한 세트의 비트 라인들을 통해 NAND 스트링들 내의 전류들을 감지하는 것을 포함한다. 이들은 프로그래밍되었던 하나 이상의 워드 라인들의 메모리 셀들의 NAND 스트링들이다. 도 12a 내지 도 12e에서 논의된 바와 같이, 예를 들어 감지되고 있는 NAND 스트링들은 블록의 하나 이상의 서브 블록들 내에 있을 수 있다. 도 2와 관련하여 논의된 감지 회로가 감지를 위해 사용될 수 있다. 다수의 서브 블록들이 감지될 때, 비트 라인 상에서 감지된 전류는 하나의 NAND 스트링 또는 하나 초과의 NAND 스트링들에서의 전류이다. 예를 들어, 도 8a에서, 4개의 서브 블록들 모두가 동시에 감지되는 경우, 각각의 비트 라인은 4개의 NAND 스트링들로부터 전류를 운반할 것이다. SB0 내지 SB2(그러나 SB3는 아님)가 동시에 감지되는 경우, 각각의 짝수 번호 비트 라인은 SB0 내지 SB2로부터의 NAND 스트링에서 전류를 운반하지만 SB3로부터는 운반하지 않는다.
결정 단계(1023)는, 감지된 NAND 스트링들 내의 하나 이상의 메모리 셀들이 비전도성인지를 결정한다. 언급된 바와 같이, 단락은 하나 이상의 워드 라인들에 인가되는 전압이, 예를 들어 소스 라인 전압, 예컨대 0 내지 0.5 V로 풀다운되게 하여, 하나 이상의 워드 라인들에 접속된 메모리 셀들이 비전도성 상태에 있는 것으로 감지되게 할 수 있다. 하나의 접근법에서, 하나의 비전도성 메모리 셀의 존재는 단락이 있는 것으로 결론을 내리기에 충분하다. 대체적으로, 특정 수의 하나 이상의 비전도성 메모리 셀들의 존재는 단락이 있다는 것을 나타낸다.
결정 단계(1023)가 참인 경우, 단계(1024)는 단락=참, 즉, 테스트되고 있는 하나 이상의 워드 라인들에 단락이 있다는 것을 나타낸다. 결정 단계(1023)가 거짓인 경우, 단계(1025)는 단락=거짓, 즉, 테스트되고 있는 하나 이상의 워드 라인들에 단락이 없다는 것을 나타낸다. 프로세스는 이어서 도 10b의 단계(1013)로 리턴한다.
언급된 바와 같이, Vtest는 테스트되고 있는 하나 이상의 워드 라인들을 적합한 레벨로 압박하도록 설정되어야 한다. 적절한 레벨은 스택 내의 하나 이상의 워드 라인들의 포지션 및 프로그래밍되고 있는 메모리 셀들에 의해 포함되는 서브 블록들의 수, 즉, 감지되고 있는 서브 블록들의 수와 같은 인자들에 기초하여 달라질 수 있다. 포지션은 이전에 프로그래밍된 워드 라인들의 수를 나타낼 수 있다.
도 11a는 도 10c의 프로세스의 단계(1021)에서 사용된 Vread pass의 값을 최적화하는 데 사용하기 위한, Vread pass 대 WLn 포지션의 예시적인 플롯을 도시한다. WLn 포지션은 테스트되고 있는 하나 이상의 워드 라인들의 스택 또는 블록 내의 포지션을 가리킨다. 대체적으로, 워드 라인 프로그래밍 순서가 블록의 소스 측에서 시작하여 드레인 측으로 진행될 때, 하나 이상의 워드 라인들의 소스 측 워드 라인들은 프로그래밍될 것인 한편, 하나 이상의 워드 라인들의 드레인 측 워드 라인들은 소거 상태에 있을 것이다. 예를 들어, WLn=WL60이 단락에 대해 테스트되고 있는 워드 라인인 경우, WL0 내지 WL59는 소스 측 워드 라인들이고, WL61 내지 WL95는 드레인 측 워드 라인들이다. 소스 측 워드 라인들은 WLn과 블록 또는 NAND 스트링들의 소스 단부 사이에 있고, 드레인 측 워드 라인들은 WLn과 블록 또는 NAND 스트링들의 드레인 단부 사이에 있다.
(소스 측 워드 라인들에 접속된) 일부 소스 측 메모리 셀들이 프로그래밍 후에 소거 상태로 유지될 것이지만, 프로그래밍된 데이터 상태의 상승된 Vth, 예컨대 3 내지 5 V를 갖는 상당한 수의 소스 측 메모리 셀들이 존재할 것이다. 이들 프로그래밍된 메모리 셀들은 그들의 채널들에서 더 큰 저항을 갖고, 그에 의해 감지 동안 NAND 스트링에서 유동하는 전류의 양을 감소시키고 잠재적으로 하나 이상의 워드 라인들의 메모리 셀들이 비전도성 상태에 있다는 부적절한 결정을 생성할 수 있다. 게다가, 전류의 감소는 더 많은 소스 측 워드 라인들이 있을 때, 예컨대 테스트되고 있는 하나 이상의 워드 라인들이 블록의 드레인 측에 더 가깝고 소스-드레인 워드 라인 프로그래밍 순서가 있을 때 더 크다.
이러한 문제를 해결하기 위해, 테스트되고 있는 하나 이상의 워드 라인들의 드레인 측 워드 라인들에 인가된 Vread pass와 비교하여, 테스트되고 있는 하나 이상의 워드 라인들의 소스 측 워드 라인들에 더 높은 Vread pass가 인가될 수 있다. 파선은, 소스 측 워드 라인들에 대한 Vread pass가 WLn=WL0일 때 Vread pass min의 최소 값으로부터 WL=WL95일 때 Vread pass max의 최대 값으로 증가할 수 있다는 것을 보여준다. 프로그래밍된 메모리 셀들의 수가 NAND 스트링에서 증가함에 따라, 예컨대 이전에 프로그래밍된 워드 라인들의 수가 증가함에 따라, 소스 측 워드 라인들에 대한 Vread pass를 증가시킴으로써, 이들 프로그래밍된 메모리 셀들은 그들의 채널들에서 고정된 저항을 가질 수 있어서, 감지 동안 NAND 스트링에서 유동하는 전류의 양이 WLn에 기초하여 변경되지 않게 한다. 점선은, 드레인 측 워드 라인들에 대한 Vread pass가 Vread pass min에서 고정될 수 있다는 것을 보여준다.
일례로서, Vread pass_min=7 V 및 Vread pass_max=8 V이다. 다른 옵션은, 테스트되고 있는 하나 이상의 워드 라인들의 포지션에 관계없이, 소스 측 워드 라인들에 대해 하나의 Vread pass를 인가하고 드레인 측 워드 라인들에 대해 더 낮은 Vread pass를 인가하는 것이다. 예를 들어, WLn=WL60이 단락에 대해 테스트되고 있는 워드 라인인 경우, 소스 측 워드 라인들에 대한 Vread pass=8 V이고, 드레인 측 워드 라인들에 대한 Vread pass=7 V이다.
도 11b 및 도 11c는 도 10c의 워드 라인 단락 테스트에 사용되는 Vtest의 값을 최적화하는 것을 수반한다.
도 11b는 도 10c의 프로세스의 단계(1021)에서 사용된 Vtest 값을 최적화하는 데 사용하기 위한, Vtest 대 필러 폭의 예시적인 플롯을 도시한다. 도 6c와 관련하여 언급된 바와 같이, 필러 폭은 스택 내의 최상부 및 NAND 스트링들의 길이를 따른 포지션의 함수로서 변할 수 있다. 필러가 더 넓을 때, 메모리 셀을 가로지르는 전계는 주어진 워드 라인 전압에 대해 더 작다. 따라서, 메모리 셀의 채널을 통한 전류는 주어진 워드 라인 전압에 대해 더 작아지고, 잠재적으로 부적절한 단락 표시를 야기할 것이다. 이러한 상황을 회피하는 보상을 제공하기 위해, Vtest는 필러 폭(PW)이 상대적으로 넓을 때 상대적으로 높은 레벨로 설정될 수 있다. 예를 들어, 필러 폭은 PW min의 최소 값에서 PW max의 최대 값까지 변할 수 있다. 파선에 의해 도시된 바와 같이, PW가 PW min에서부터 PW max까지 변함에 따라, Vtest는 Vtest min의 최소 값, 예컨대 10 V에서부터 Vtest max의 최대 값, 예컨대 12 V까지 변할 수 있다.
하나의 접근법에서, 블록의 초기 워드 라인이 최적의 Vpgm을 결정하는 데 사용되고, 블록의 다른 워드 라인이 최적의 Vpgm을 사용하여 프로그래밍된다. 블록의 메모리 셀들은 NAND 스트링들에 배열되고, NAND 스트링들은 블록 내의 높이를 따라 변하는 폭을 갖는 각자의 필러들을 포함한다. 다른 워드 라인을 수반하는 단락 테스트 동안, 테스트 전압은 다른 워드 라인에 인접한 각자의 필러들의 폭의 증가 함수(increasing function)이다.
도 11c는 도 10c의 프로세스의 단계(1021)에서 사용된 Vtest 값을 최적화하는 데 사용하기 위한, Vtest 대 감지되고 있는 서브 블록들의 수의 예시적인 플롯을 도시한다. NAND 스트링의 그룹에서 감지되는 전류는 단락 테스트에서 감지되고 있는 서브 블록들의 수에 기초하여 변할 수 있다. 주어진 워드 라인 전압들을 이용하여, 더 많은 수의 서브 블록들(및 대응하는 수의 NAND 스트링들)이 동시에 감지될 때, 전류는 더 클 것이다. 이는, 도 8b에 도시된 바와 같이 서브 블록들 사이의 비트 라인들의 공유로 인해, 각자의 비트 라인들, 예컨대 서브 블록당 하나의 NAND 스트링에 전류를 제공하는 NAND 스트링들이 상대적으로 더 많기 때문이다. 유사하게, 주어진 워드 라인 전압들을 이용하여, 더 작은 수의 서브 블록들(및 대응하는 수의 NAND 스트링들)이 동시에 감지될 때, 전류는 더 작을 것이다. 이러한 상황은 잠재적으로 부적절한 단락 표시를 야기할 수 있다.
이러한 상황을 회피하는 보상을 제공하기 위해, Vtest는 감지되고 있는 서브 블록들의 수가 상대적으로 작을 때 상대적으로 높은 레벨로 설정될 수 있다. 예를 들어, 필러 폭은 감지되고 있는 서브 블록들의 수가 1에서부터 4까지 증가함에 따라 Vtest max의 최대 값에서부터 Vtest min의 최소 값까지 변할 수 있다.
도 12a 내지 도 12e의 테이블들에서, 워드 라인 및 선택 게이트 라인들이 좌측 컬럼에 열거되어 있다. SGD에 대해, 전압은 온(전도성) 상태 또는 오프(비전도성) 상태에서 NAND 스트링들의 SGD 트랜지스터들을 제공하기 위해 각각의 서브 블록에서 독립적으로 설정될 수 있다. 워드 라인들에 대해, 상이한 서브 블록들에서 연장되는 워드 라인 상에 단일 전압이 제공된다. Vread는 판독 패스 전압을 가리킨다. 단락 테스트에서 감지되는 서브 블록의 NAND 스트링들은, 그들 각자의 SGD 트랜지스터들을 전도성 상태로 제공함으로써, 도 8b에서와 같이, 서브 블록들 사이에서 공유되는 각자의 비트 라인들에 접속될 수 있다. 즉, SGD 라인 상의 전압이 SGD 트랜지스터들의 Vth보다 더 크도록 설정된다. 유사하게, 단락 테스트에서 감지되지 않는 하나 이상의 나머지 서브 블록들의 NAND 스트링들은, 그들 각자의 선택 게이트(SGD) 트랜지스터들을 비전도성 상태로 제공함으로써 서브 블록들 사이에서 공유되는 각자의 비트 라인들로부터 접속해제될 수 있다. 즉, SGD 라인 상의 전압이 SGD 트랜지스터들의 Vth보다 더 작도록 설정된다.
언급된 바와 같이, 단락 테스트 동안의 감지는 감지된 NAND 스트링들 내의 하나 이상의 메모리 셀들이 비전도성인지를 결정한다. 그러한 감지는 전형적으로 모든 셀들이 전도성 상태에 있다는 것을 나타낼 것이기 때문에 프로그래밍되지 않았던 NAND 스트링들을 감지할 필요가 없다. 프로그래밍되지 않았던 NAND 스트링들 내의 메모리 셀들은 소거 상태에 있을 것이고, 예를 들어, -1 V의 Vth를 가질 수 있다. 테스트되고 있는 하나 이상의 워드 라인들에 Vtest가 인가될 때, 이들 셀은 Vtest를 0 내지 0.5 V의 소스 라인 전압으로 풀다운하는 단락이 있는 경우에도 전도성 상태에 있을 것이다. 추가적으로, 감지 회로들로부터 프로그래밍되지 않았던 NAND 스트링들을 접속해제함으로써 감지 프로세스 동안 전력이 절감될 수 있다. 도 12d 및 도 12e의 예들은 감지 회로들로부터 각각 SB3 및 SB2의 NAND 스트링들을 접속해제시킨다.
옵션으로서, 감지 프로세스는 프로그래밍되지 않았던 하나 이상의 서브 블록의 NAND 스트링들을 포함할 수 있다.
도 12a는 도 10c의 프로세스의 단계(1021)에서 사용하기 위한 예시적인 워드 라인 및 선택 게이트 전압들을 도시하고, 여기서 단락 테스트는 하나의 워드 라인(WLn) 및 모든 4개의 서브 블록들(SB0 내지 SB3)에 대한 것이다. Vtest는 단락, WLn에 대해 테스트되고 있는 하나의 워드 라인에 인가된다. Vread는 나머지 워드 라인들에 인가된다. 4개의 서브 블록들 모두가 테스트에 수반되기 때문에, SGD는 SB0 내지 SB3에 대해 온 상태이다. SGS는 또한 SB0 내지 SB3에 대해 온 상태이다.
도 12a에서, 휘발성 저장소(122c)에 저장된 기록 데이터의 유닛은 하나의 워드 라인, WLn에 접속된 메모리 셀들을 프로그래밍하기 위한 것이다. 일례로서, 도 7b에서, WLn=WL2 인 경우, 기록 데이터의 유닛은 메모리 셀들(808 내지 811)의 세트들에 대한 것이다. 이것은 전체 워드 라인을 포함하는 메모리 셀들의 제1 그룹의 일례이다.
기록 데이터의 유닛은 데이터의 한 페이지일 수 있고, 여기서 4개의 서브 블록들에서 워드 라인당 데이터의 한 페이지가 저장되고, 서브 블록당 1/4 페이지가 저장된다. 다른 접근법에서, 기록 데이터의 유닛은 2개의 페이지들일 수 있고, 여기서 데이터의 제1 페이지가 SB0 및 SB1에 저장되고, 제2 페이지가 SB2 및 SB3에 저장된다. 다른 접근법에서, 기록 데이터의 유닛은 4개의 페이지들일 수 있고, 여기서 데이터의 한 페이지가 SB0 내지 SB3 각각에 저장된다.
WLn에 접속된 메모리 셀들이 프로그래밍되고, 단락 테스트가 WLn에 대한 단락이 없음을 나타낸 후에, WLn+1에 대한 기록 데이터의 다음 유닛은 휘발성 저장소 내의 기록 데이터의 현재 유닛을 대체할 수 있다. 일례로서, 도 7b에서, 기록 데이터의 다음 유닛은 WL3 및 메모리 셀들(812 내지 815)의 세트들에 대한 것이다. 이것은 메모리 셀들의 다음 그룹의 일례이다.
도 12b는 도 10c의 프로세스의 단계(1021)에서 사용하기 위한 예시적인 워드 라인 및 선택 게이트 전압들을 도시하고, 여기서 단락 테스트는 3개의 워드 라인들(WLn 내지 WLn+2) 및 모든 4개의 서브 블록들(SB0 내지 SB3)에 대한 것이다. Vtest는 테스트되고 있는 3개의 워드 라인들에 인가된다. Vread는 나머지 워드 라인들에 인가된다. 4개의 서브 블록들 모두가 테스트에 수반되기 때문에, SGD는 SB0 내지 SB3에 대해 온 상태이다. SGS는 또한 SB0 내지 SB3에 대해 온 상태이다.
도 12b에서, 휘발성 저장소(122c)에 저장된 기록 데이터의 유닛은 3개의 워드 라인들, WLn 내지 WLn+2에 접속된 메모리 셀들을 프로그래밍하기 위한 것이다. 기록 데이터의 유닛은 3개의 페이지들일 수 있고, 여기서 데이터의 제1 내지 제3 페이지들은 워드 라인당 한 페이지씩, 각각 WLn 내지 WLn+2에 저장된다. 다른 접근법에서, 기록 데이터의 유닛은 6개의 페이지들일 수 있고, 여기서 워드 라인당 2개의 페이지들로, 데이터의 제1 페이지가 SB0 및 SB1 내의 WLn에 저장되고, 데이터의 제2 페이지가 SB2 및 SB3 내의 WLn에 저장되고, 데이터의 제3 페이지가 SB0 및 SB1 내의 WLn+1에 저장되고, 데이터의 제4 페이지가 SB2 및 SB3 내의 WLn+1에 저장되고, 데이터의 제5 페이지가 SB0 및 SB1 내의 WLn+2에 저장되고, 데이터의 제6 페이지가 SB2 및 SB3 내의 WLn+2에 저장된다. 다른 접근법에서, 기록 데이터의 유닛은 12개의 페이지들일 수 있고, 여기서 워드 라인당 4개의 페이지들로, 제1 내지 제4 페이지들은 각각 SB0 내지 SB3 내의 WLn에 저장되고, 제5 내지 제8 페이지들은 각각 SB0내지 SB3 내의 WLn+1에 저장되고, 제9 내지 제12 페이지들은 각각 SB0 내지 SB3 내의 WLn+2에 저장된다. 일례로서, 도 7b에서, WLn 내지 WLn+2가 각각 WL2 내지 WL4 인 경우, 기록 데이터의 유닛은 메모리 셀들(808 내지 819)의 세트들에 대한 것이다. 이것은 3개의 전체(full) 워드 라인들을 포함하는 메모리 셀들의 제1 그룹의 일례이다.
WLn 내지 WLn+2에 접속된 메모리 셀들이 프로그래밍되고, 단락 테스트가 단락이 없음을 나타낸 후에, WLn+3 내지 WLn+5에 대한 기록 데이터의 다음 유닛은 휘발성 저장소 내의 기록 데이터의 현재 유닛을 대체할 수 있다. 일례로서, 도 7b에서, 기록 데이터의 다음 유닛은 WL5 내지 WL7 내의 메모리 셀들(820 내지 831)의 세트들에 대한 것이다. 이것은 메모리 셀들의 다음 그룹의 일례이다.
도 12c는 도 10c의 프로세스의 단계(1021)에서 사용하기 위한 예시적인 워드 라인 및 선택 게이트 전압들을 도시하고, 여기서 단락 테스트는 하나의 워드 라인(WLn) 및 모든 4개의 서브 블록들(SB0 내지 SB3), 그리고 다른 워드 라인(WLn+1) 및 4개의 서브 블록들 중 2개의 블록들(SB0, SB1)에 대한 것이다. SB2 및 SB3 내의 WLn+1의 메모리 셀들이 프로그래밍되지 않았더라도, 단락 테스트 테스트는 SB0 내지 SB3 내의 NAND 스트링들에서 전류들을 테스트할 것인데, 그 이유는 SB0 내지 SB3 내의 WLn의 메모리 셀들이 프로그래밍되기 때문이다. Vtest는 단락, WLn 및 WLn+1에 대해 테스트되고 있는 2개의 워드 라인들에 인가된다. Vread는 나머지 워드 라인들에 인가된다. 4개의 서브 블록들 모두가 테스트에 수반되기 때문에, SGD는 SB0 내지 SB3에 대해 온 상태이다. SGS는 또한 SB0 내지 SB3에 대해 온 상태이다.
도 12c에서, 휘발성 저장소(122c)에 저장된 기록 데이터의 유닛은 WLn의 모두 및 WLn+1의 전반부(first half)에 접속된 메모리 셀들을 프로그래밍하기 위한 것이다. 기록 데이터의 유닛은 3개의 페이지들일 수 있고, 여기서 페이지당 2개의 서브 블록들로, 데이터의 제1 페이지가 SB0 및 SB1 내의 WLn에 저장되고, 데이터의 제2 페이지가 SB2 및 SB3 내의 WLn에 저장되고, 데이터의 제3 페이지가 SB0 및 SB1 내의 WLn+1에 저장된다. 다른 접근법에서, 기록 데이터의 유닛은 6개의 페이지들일 수 있고, 여기서 페이지당 하나의 서브 블록으로, 제1 내지 제4 페이지들은 각각 SB0 내지 SB3 내의 WLn에 저장되고, 제5 및 제6 페이지들은 각각 SB0 및 SB1 내의 WLn+1에 저장된다. 일례로서, 도 7b에서, WLn 및 WLn+1이 각각 WL2 및 WL3인 경우, 기록 데이터의 유닛은 메모리 셀들(808 내지 813)의 세트들에 대한 것이다. 이것은 하나의 전체 워드 라인(예컨대, WLn) 및 다른 워드 라인(예컨대, WLn+1)의 서브세트(예컨대, SB0 및 SB1을 포함하는 전반부)를 포함하는 메모리 셀들의 제1 그룹의 일례이다.
WLn의 전부 및 WLn+1의 전반부에 접속된 메모리 셀들이 프로그래밍되고, 단락 테스트가 WLn 및 WLn+1에 대한 단락이 없음을 나타낸 후에, (SB2 및 SB3 내의) WLn+1의 후반부(second half) 및 WLn+2의 전부에 대한 기록 데이터의 다음 유닛이 휘발성 저장소 내의 기록 데이터의 현재 유닛을 대체할 수 있다. 일례로서, 도 7b에서, 기록 데이터의 다음 유닛은 WL3 및 WL4 내의 메모리 셀들(814 내지 819)의 세트들에 대한 것이다. 이것은 메모리 셀들의 다음 그룹의 일례이다.
도 12d는 도 10c의 프로세스의 단계(1021)에서 사용하기 위한 예시적인 워드 라인 및 선택 게이트 전압들을 도시하고, 여기서 단락 테스트는 하나의 워드 라인(WLn) 및 4개의 서브 블록들 중 3개의 서브 블록들(SB0 내지 SB2)에 대한 것이다. 단락 테스트는 SB3 내의 WLn의 메모리 셀들을 수반하지 않으므로, SB3 내의 SGD 트랜지스터들은 오프 상태로 설정된다. SB3 내의 SGS 트랜지스터들은 또한, SGS 트랜지스터들이 각각의 서브 블록에서 독립적으로 제어될 수 있는 경우 오프 상태로 설정될 수 있다. 서브 블록들 내의 SGS 트랜지스터들이 접속되고 각각의 서브 블록에서 독립적으로 제어될 수 없는 경우, SGS 트랜지스터는 또한 SB3에서 온 상태로 설정될 수 있다.
Vtest가 WLn에 인가되어, SB0 내지 SB2의 메모리 셀들을 테스트한다. 이들 블록들 내의 NAND 스트링들로부터의 전류들은 동시에 감지된다. 주어진 워드 라인 상에서, SB0 내지 SB2 각각 내의 하나의 NAND 스트링으로부터의 전류들이 감지될 것이다. 대조적으로, SB3 내의 NAND 스트링들에서의 전류들은 감지되지 않는다. Vread는 나머지 워드 라인들에 인가된다.
도 12d에서, 휘발성 저장소(122c)에 저장된 기록 데이터의 유닛은 SB3가 아닌 SB0 내지 SB2 내의 WLn에 접속된 메모리 셀들을 프로그래밍하기 위한 것이다. 기록 데이터의 유닛은 3개의 페이지일 수 있고, 여기서 제1 내지 제3 페이지들은 각각 WLn 및 SB0 내지 SB3에 저장된다. 일례로서, 도 7b에서, WLn=WL2인 경우, 기록 데이터의 제1 유닛은 메모리 셀들(808 내지 810)의 세트들에 대한 것이다. 이것은 워드 라인의 서브세트, 예컨대 SB0 내지 SB2를 포함하는 메모리 셀들의 제1 그룹의 일례이고, 여기서 서브세트는 전체 워드 라인보다 작은 워드 라인의 일부분 또는 엄격한 서브세트를 지칭한다. SB0 내지 SB2 내의 WLn에 접속된 메모리 셀들이 프로그래밍되고, 단락 테스트가 WLn에 대한 단락이 없음을 나타낸 후에, SB3 내의 WLn, 및 SB0 및 SB1 내의 WLn+1에 대한 기록 데이터의 다음(제2) 유닛이 휘발성 저장소 내의 기록 데이터의 현재(제1) 유닛을 대체할 수 있다. 일례로서, 도 7b에서, 기록 데이터의 제2 유닛은 WL2 및 WL3 내의 메모리 셀들(811 내지 813)의 세트들에 대한 것이다. 이것은 메모리 셀들의 다음 그룹의 일례이다.
후속적으로, 도 12e에 도시된 바와 같이, SB3 내의 WLn, 및 SB0 및 SB1 내의 WLn+1에 접속된 메모리 셀들이 프로그래밍된 후에, WLn 및 WLn+1에 대해 단락 테스트가 수행된다. 이러한 테스트가 WLn 및 WLn+1에 대한 단락이 없음을 나타내는 경우, SB2 및 SB3 내의 WLn+1 및 SB0 내의 WLn+2에 대한 기록 데이터의 다음(제3) 유닛이 휘발성 저장소 내의 기록 데이터의 현재(제2) 유닛을 대체할 수 있다. 일례로서, 도 7b에서, 기록 데이터의 제3 유닛은 WL3 및 WL4 내의 메모리 셀들(814 내지 816)의 세트들에 대한 것이다.
도 12e는 도 10c의 프로세스의 단계(1021)에서 사용하기 위한 그리고 도 12d의 구성을 따르기 위한 예시적인 워드 라인 및 선택 게이트 전압들을 도시하고, 여기서 단락 테스트는 하나의 워드 라인(WLn) 및 4개의 서브 블록들 중 하나의 서브 블록(SB3), 그리고 다음 워드 라인(WLn+1) 및 4개의 서브 블록들 중 2개의 블록들(SB0, SB1)에 대한 것이다. 도 12d와 관련하여 논의된 바와 같이, SB0 내지 SB2 내의 WLn에 접속된 메모리 셀들이 프로그래밍된 후에, SB3 내의 WLn에 그리고 SB0 및 SB1 내의 WLn+1에 접속된 메모리 셀들이 프로그래밍된다. 따라서, 프로그래밍은 2개의 워드 라인들 및 3개의 서브 블록들을 포함한다. 일례로서, 도 7b에서, 기록 데이터의 제2 유닛은 WL2 및 WL3 내의 메모리 셀들(811 내지 813)의 세트들에 대한 것이다.
단락 테스트는 SB2의 메모리 셀들을 수반하지 않으므로, SB2 내의 SGD 트랜지스터들은 오프 상태로 설정된다. SB2 내의 SGS 트랜지스터들은 또한, SGS 트랜지스터들이 각각의 서브 블록에서 독립적으로 제어될 수 있는 경우 오프 상태로 설정될 수 있다. 서브 블록들 내의 SGS 트랜지스터들이 접속되고 각각의 서브 블록에서 독립적으로 제어될 수 없는 경우, SGS 트랜지스터는 또한 SB3에서 온 상태로 설정될 수 있다.
Vtest가 WLn에 인가되어 SB3의 메모리 셀들을 테스트하고, WLn+1에 인가되어 SB0 및 SB1의 메모리 셀들을 테스트한다. 이들 서브 블록들 내의 NAND 스트링들로부터의 전류들은 동시에 감지된다. 대조적으로, SB2 내의 NAND 스트링들에서의 전류들은 감지되지 않는다. Vread는 나머지 워드 라인들에 인가된다.
따라서, 일 구현예에서, 장치는, 한 세트의 워드 라인들; 워드 라인들에 접속되는 복수의 메모리 셀들; 메모리 셀들에 접속된 제어 회로; 및 제어 회로에 접속된 휘발성 저장소 - 휘발성 저장소는, 복수의 메모리 셀들 중 메모리 셀들의 제1 그룹에 대해 기록 데이터의 일정 유닛을 포함하는, 기록 데이터의 연속적인 유닛들을, 한 번에 하나의 유닛씩 저장하도록 구성되고, 메모리 셀들의 제1 그룹은 한 세트의 워드 라인들 중 하나 이상의 워드 라인들에 접속됨 - 를 포함하고, 제어 회로는 검증 테스트를 수행하지 않고 기록 데이터의 유닛을 사용하여 메모리 셀들의 제1 그룹을 프로그래밍하고, 후속적으로 단락에 대해 하나 이상의 워드 라인들을 테스트하고, 테스트의 결과에 기초하여 메모리 셀들의 다음 그룹에 대한 기록 데이터의 유닛으로 메모리 셀들의 제1 그룹에 대한 기록 데이터의 유닛을 대체할지 여부를 결정하도록 구성된다는 것을 알 수 있다.
다른 구현예에서, 방법은 휘발성 저장소에 블록의 메모리 셀들의 제1 그룹에 대한 기록 데이터를 저장하는 단계 - 메모리 셀들의 제1 그룹은 한 세트의 워드 라인들 중 다수의 워드 라인들에 접속됨 -; 검증 테스트를 수행하지 않고 기록 데이터를 사용하여 메모리 셀들의 제1 그룹을 프로그래밍하는 단계; 프로그래밍의 완료에 응답하여, 단락에 대해 다수의 워드 라인들을 동시에 테스트하는 단계; 및 단락이 없음을 나타내는 테스트에 응답하여, 메모리 셀들의 제1 그룹에 대한 기록 데이터를 블록의 메모리 셀들의 다음 그룹에 대한 기록 데이터로 대체하고 블록의 메모리 셀들의 다음 그룹을 프로그래밍하는 단계를 포함한다.
다른 구현예에서, 장치는, 한 세트의 워드 라인들; 메모리 셀들의 블록 - 메모리 셀들은 한 세트의 워드 라인들에 접속되고 블록의 초기 워드 라인에 접속된 메모리 셀들을 포함함 -; 및 메모리 셀들에 접속된 제어 회로를 포함하고, 제어 회로는 초기 크기를 갖는 제1 단일 프로그램 펄스를 초기 워드 라인에 인가하고, 판독 전압보다 더 큰 임계 전압을 갖는 초기 워드 라인에 접속된 메모리 셀들의 수의 카운트를 획득하고, 카운트에 기초하여 초기 크기보다 더 큰 조정된 크기를 결정하고, 검증 테스트를 수행하지 않고 조정된 크기를 갖는 제2 단일 프로그램 펄스를 초기 워드 라인에 인가하여 초기 워드 라인에 접속된 메모리 셀들의 프로그래밍을 완료하도록 구성된다.
본 발명의 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 본 발명을 개시된 정확한 형태로 제한하거나 망라하도록 의도되지 않는다. 상기의 교시내용의 관점에서 많은 수정 및 변형이 가능하다. 기술된 실시예들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 고려된 특정 용도에 적합하게 된 바와 같은 다양한 수정예들로 본 발명을 가장 잘 활용할 수 있게 하였다. 본 발명의 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.

Claims (15)

  1. 장치로서,
    한 세트의 워드 라인들(WL0 내지 WL95);
    복수의 메모리 셀들(703 내지 714, 723 내지 734, 743 내지 754, 763 내지 774, 800 내지 847) - 상기 메모리 셀들은 상기 워드 라인들에 접속됨 -;
    상기 메모리 셀들에 접속된 제어 회로(110, 122); 및
    상기 제어 회로에 접속된 휘발성 저장소(122c) - 상기 휘발성 저장소는, 상기 복수의 메모리 셀들 중 메모리 셀들의 제1 그룹(808 내지 811, 808 내지 819, 808 내지 813, 808 내지 810)에 대한 기록 데이터의 유닛을 포함하는 기록 데이터의 연속적인 유닛들을, 한 번에 하나의 유닛씩 저장하도록 구성되고, 상기 메모리 셀들의 제1 그룹은 상기 한 세트의 워드 라인들 중 하나 이상의 워드 라인들(WL2 내지 WL4)에 접속됨 - 를 포함하고,
    상기 제어 회로는 검증 테스트를 수행하지 않고 상기 기록 데이터의 유닛을 사용하여 상기 메모리 셀들의 제1 그룹을 프로그래밍하고, 후속적으로 단락(short circuit)에 대해 상기 하나 이상의 워드 라인들을 테스트하고, 상기 테스트의 결과에 기초하여 메모리 셀들의 다음 그룹(812 내지 815, 820 내지 831, 814 내지 819, 811 내지 813)에 대한 기록 데이터의 유닛으로 상기 메모리 셀들의 제1 그룹에 대한 상기 기록 데이터의 유닛을 대체할지 여부를 결정하도록 구성되는, 장치.
  2. 제1항에 있어서,
    상기 제어 회로는, 상기 단락에 대해 테스트하기 위해, 상기 메모리 셀들의 제1 그룹 중에 비전도성 메모리 셀이 있는지 여부를 결정하는 동안 상기 하나 이상의 워드 라인들에 테스트 전압(Vtest)을 그리고 상기 한 세트의 워드 라인들 중 나머지 워드 라인들에 판독 패스 전압들(Vread pass)을 인가하도록 구성되고;
    상기 테스트 전압은 상기 판독 패스 전압보다 더 크고;
    상기 판독 패스 전압들은 상기 하나 이상의 워드 라인들의 드레인 측 상의 판독 패스 전압(Vread pass(드레인 측))보다 더 큰 상기 하나 이상의 워드 라인들의 소스 측 상의 판독 패스 전압(Vread pass(소스 측))을 포함하는, 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 메모리 셀들의 제1 그룹은 상기 한 세트의 워드 라인들 중 다수의 워드 라인들에 접속되고;
    상기 제어 회로는, 상기 단락에 대해 테스트하기 위해, 상기 메모리 셀들의 제1 그룹 중에 비전도성 메모리 셀이 있는지 여부를 결정하는 동안 상기 다수의 워드 라인들에 테스트 전압(Vtest)을 그리고 상기 한 세트의 워드 라인들 중 나머지 워드 라인들에 판독 패스 전압을 인가하도록 구성되고;
    상기 테스트 전압은 상기 판독 패스 전압보다 더 큰, 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 메모리 셀들의 제1 그룹은 상기 한 세트의 워드 라인들 중 단일 워드 라인에 접속되고;
    상기 제어 회로는, 상기 단락에 대해 테스트하기 위해, 상기 메모리 셀들의 제1 그룹 중에 비전도성 메모리 셀이 있는지 여부를 결정하는 동안 상기 하나의 워드 라인에 테스트 전압(Vtest)을 그리고 상기 한 세트의 워드 라인들 중 나머지 워드 라인들에 판독 패스 전압을 인가하도록 구성되고;
    상기 테스트 전압은 상기 판독 패스 전압보다 더 큰, 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제어 회로는, 단락이 없음을 나타내는 상기 단락에 대한 테스트에 응답하여, 상기 메모리 셀들의 제1 그룹에 대한 상기 기록 데이터의 유닛을 상기 메모리 셀들의 다음 그룹에 대한 상기 기록 데이터의 유닛으로 대체하고, 상기 메모리 셀들의 다음 그룹을 프로그래밍하도록 구성되는, 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 메모리 셀들의 제1 그룹은 하나의 워드 라인(WLn)의 서브세트(SB0 내지 SB2)를 포함하고;
    상기 제어 회로는 상기 하나의 워드 라인의 서브세트를 포함하는 상기 메모리 셀들의 제1 그룹 내의 메모리 셀들의 프로그래밍을 완료하는 것에 응답하여 상기 단락에 대해 테스트하도록 구성되는, 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 메모리 셀들의 제1 그룹은 상기 하나 이상의 워드 라인들의 전체 워드 라인(WLn) 및 상기 하나 이상의 워드 라인들 중 다른 워드 라인(WLn+1)의 서브세트(SB0 및 SB1)를 포함하고;
    상기 제어 회로는 상기 다른 워드 라인의 서브세트를 포함하는 상기 메모리의 제1 그룹 내의 메모리 셀들을 프로그래밍하기 전에 상기 전체 워드 라인을 포함하는 상기 메모리 셀들의 제1 그룹 내의 메모리 셀들을 프로그래밍하고, 상기 다른 워드 라인의 서브세트를 포함하는 상기 메모리 셀들의 프로그래밍을 완료하는 것에 응답하여 상기 전체 워드 라인 및 상기 다른 워드 라인 내의 상기 단락에 대해 테스트하도록 구성되는, 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 복수의 메모리 셀들은 블록(BLK0 내지 BLK3)으로 배열되고, 상기 블록은 한 세트의 서브 블록들(SB0 내지 SB3)을 포함하고;
    상기 한 세트의 서브 블록들 사이에서 한 세트의 비트 라인들(BL0 내지 BL15)이 공유되고;
    상기 메모리 셀들의 제1 그룹은 상기 한 세트의 워드 라인들 중 단일 워드 라인에 접속되고, 상기 한 세트의 서브 블록들 중 다수의 서브 블록들 내의 NAND 스트링들에 배열되며; 상기 제어 회로는, 상기 단락에 대해 테스트하기 위해,
    상기 다수의 서브 블록들 내의 상기 NAND 스트링들의 각자의 선택 게이트 트랜지스터들(716, 736, 756, 776)을 전도성 상태로 제공함으로써 상기 다수의 서브 블록들 내의 상기 NAND 스트링들을 상기 한 세트의 비트 라인들에 동시에 접속시키도록;
    상기 하나 이상의 워드 라인들에 테스트 전압(Vtest)을 그리고 상기 한 세트의 워드 라인들 중 나머지 워드 라인들에 판독 패스 전압(Vread pass)을 인가하도록; 그리고
    상기 한 세트의 비트 라인들 상의 전류들을 감지하여 상기 메모리 셀들의 제1 그룹 중에서 비전도성 메모리 셀이 존재하는지 여부를 결정하도록 구성되는, 장치.
  9. 제8항에 있어서,
    상기 제어 회로는, 상기 단락에 대해 테스트하기 위해, 상기 한 세트의 서브 블록들 중 하나 이상의 나머지 서브 블록들 내의 상기 NAND 스트링들의 각자의 선택 게이트 트랜지스터들(716, 736, 756, 776)을 비전도성 상태로 제공함으로써 상기 한 세트의 비트 라인들로부터 상기 한 세트의 서브 블록들 중 상기 하나 이상의 나머지 서브 블록들 내의 NAND 스트링들을 접속해제하도록 구성되는, 장치.
  10. 제8항에 있어서,
    상기 테스트 전압은 상기 다수의 서브 블록들 내의 서브 블록들의 수가 더 낮을 때 더 큰, 장치.
  11. 제1항 또는 제2항에 있어서,
    검증 테스트를 수행하지 않고 상기 기록 데이터의 유닛을 사용하여 상기 메모리 셀들의 제1 그룹을 프로그래밍하기 위해, 상기 제어 회로는 초기 크기(Vpgm_init)를 갖는 단일 프로그램 펄스를 상기 메모리 셀들의 제1 그룹에 인가하도록 구성되고;
    상기 제어 회로는 상기 메모리 셀들의 제1 그룹의 프로그래밍 후에 상기 메모리 셀들의 제1 그룹의 임계 전압 분포(901)의 상부 테일(901a)을 평가하고, 상기 평가하는 것에 응답하여 상기 초기 크기보다 큰 조정된 크기(Vpgm_adj)를 결정하고, 검증 테스트를 수행하지 않고 상기 조정된 크기를 갖는 추가 프로그램 펄스를 상기 메모리 셀들의 제1 그룹에 인가하도록 구성되는, 장치.
  12. 방법으로서,
    블록(BLK0 내지 BLK3)의 메모리 셀들의 제1 그룹(808 내지 811, 808 내지 819, 808 내지 813, 808 내지 810)에 대한 기록 데이터를 휘발성 저장소(122c)에 저장하는 단계 - 상기 메모리 셀들의 제1 그룹은 한 세트의 워드 라인들(WL0 내지 WL95) 중 다수의 워드 라인들(WL2 내지 WL4)에 접속됨 -;
    검증 테스트를 수행하지 않고 상기 기록 데이터를 사용하여 상기 메모리 셀들의 제1 그룹을 프로그래밍하는 단계;
    상기 프로그래밍의 완료에 응답하여, 단락에 대해 상기 다수의 워드 라인들을 동시에 테스트하는 단계; 및
    단락이 없음을 나타내는 상기 테스트하는 것에 응답하여, 상기 메모리 셀들의 제1 그룹에 대한 상기 기록 데이터를 상기 블록의 메모리 셀들의 다음 그룹(812 내지 815, 820 내지 831, 814 내지 819, 811 내지 813)에 대한 기록 데이터로 대체하고, 상기 블록의 메모리 셀들의 다음 그룹을 프로그래밍하는 단계를 포함하는, 방법.
  13. 제12항에 있어서,
    상기 테스트하는 단계는, 상기 메모리 셀들의 제1 그룹 중에 비전도성 메모리 셀이 있는지 여부를 결정하는 동안 상기 다수의 워드 라인들에 테스트 전압(Vtest)을 그리고 상기 한 세트의 워드 라인들 중 나머지 워드 라인들에 판독 패스 전압(Vread pass)을 인가하는 단계를 포함하는, 방법.
  14. 제13항에 있어서,
    상기 테스트 전압은 상기 판독 패스 전압보다 더 큰, 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 블록은 한 세트의 서브 블록들(SB0 내지 SB3)을 포함하고;
    상기 메모리 셀들의 제1 그룹은 상기 한 세트의 서브 블록들 중 다수의 서브 블록들 내의 NAND 스트링들에 배열되고;
    상기 한 세트의 서브 블록들 사이에서 한 세트의 비트 라인들(BL0 내지 BL15)이 공유되고;
    상기 테스트하는 단계는 동시에,
    상기 다수의 서브 블록들 내의 상기 NAND 스트링들을 상기 한 세트의 비트 라인들에 접속시키고;
    상기 다수의 워드 라인들에 테스트 전압(Vtest)을 그리고 상기 한 세트의 워드 라인들 중 나머지 워드 라인들에 판독 패스 전압을 인가하고;
    상기 한 세트의 비트 라인들 상의 전류들을 감지하여 상기 메모리 셀들의 제1 그룹 중에서 비전도성 메모리 셀이 존재하는지 여부를 결정하는 것을 포함하는, 방법.
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