KR20230122658A - 메모리 디바이스 및 대응하는 펌웨어에서 비-데이터 워드 라인들의 무결성을 체크하기 위한 소거 기술 - Google Patents

메모리 디바이스 및 대응하는 펌웨어에서 비-데이터 워드 라인들의 무결성을 체크하기 위한 소거 기술 Download PDF

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KR20230122658A
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리앙 리
밍 왕
친 전
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웨스턴 디지털 테크놀로지스, 인코포레이티드
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Abstract

데이터 메모리 셀들에 대한 소거 동작이 범위 밖의 임계 전압을 갖는 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들을 검출하기 위한 프로세스와 통합된다. 하나의 태양에서, 소거 동작이 블록의 데이터 메모리 셀들에 대해 수행되고, 그 다음에 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들에 대한 보충 검증 동작이 뒤따른다. 다른 태양에서, 검증 동작은 소거 동작 동안 그리고, 선택적으로, 또한 보충 검증 동작에서 발생한다. 별개의 통과/실패 상태가 데이터 메모리 셀들의 소거 검증 동작과 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들의 검증 동작에 대해 설정될 수 있으며, 여기서 블록은 상태 반환 조합에 기초하여 잠재적 불량 블록 풀 또는 불량 블록 풀에 할당된다. 범위 밖의 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들은 조정될 수 있다.

Description

메모리 디바이스 및 대응하는 펌웨어에서 비-데이터 워드 라인들의 무결성을 체크하기 위한 소거 기술
본 기술은 메모리 디바이스들의 동작에 관한 것이다.
반도체 메모리 디바이스들은 다양한 전자 디바이스들에서 사용하기에 더 대중적이 되었다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대 정보 단말기, 모바일 컴퓨팅 디바이스, 비-모바일 컴퓨팅 디바이스 및 다른 디바이스에서 사용된다.
플로팅 게이트 또는 전하-트래핑 재료와 같은 전하-저장 재료가 데이터 상태를 나타내는 전하를 저장하기 위해 그러한 메모리 디바이스들에서 사용될 수 있다. 전하-트래핑 재료는 3차원(3D) 적층형 메모리 구조에서 수직으로, 또는 2차원(2D) 메모리 구조에서 수평으로 배열될 수 있다. 3D 메모리 구조의 일례는 교번하는 전도성 층들과 유전체 층들의 스택(stack)을 포함하는 BiCS(Bit Cost Scalable) 아키텍처이다.
메모리 디바이스는, 예를 들어, NAND 스트링들로, 직렬로 배열될 수 있는 메모리 셀들을 포함하며, 여기서 선택 게이트 트랜지스터들이 NAND 스트링의 단부들에서 제공되어 NAND 스트링의 채널을 소스 라인 또는 비트 라인에 선택적으로 접속한다. 그러나, 그러한 메모리 디바이스들을 동작시킴에 있어서 다양한 문제들이 야기된다.
도 1a는 예시적인 메모리 디바이스의 블록도이다.
도 1b는 제1 다이(130a) 상의 제어 회로(130)가 별개의 제2 다이(126b) 상의 메모리 구조(126)와 통신하는 도 1a의 메모리 디바이스(100)의 배열의 블록도이다.
도 2는 도 1a의 감지 블록(51)의 일 실시예를 도시하는 블록도이다.
도 3은 평면 내의 메모리 셀들의 블록들에 전압들을 제공하기 위한 도 1a의 전력 제어 회로(115)의 예시적인 구현예를 도시한다.
도 4는 도 1a와 일치하는, 각자의 평면들(P0 및 P1)에서 블록들이 제공되는 예시적인 메모리 다이(400)의 사시도이다.
도 5는 도 1a의 메모리 구조(126) 내의 예시적인 트랜지스터(520)를 도시한다.
도 6a는 단일-티어 스택의, NAND 스트링들(700n 및 710n)을 포함하는, 도 4의 블록(B0-0)의 일부의 예시적인 단면도를 도시한다.
도 6b는 상부 티어(610-1) 및 하부 티어(610-2)를 포함하는 2-티어 스택의, NAND 스트링들(700n 및 710n)을 포함하는, 도 4의 블록(B0-0)의 일부의 예시적인 단면도를 도시한다.
도 7a는 도 4 및 도 6a와 일치하는 블록(B0-0) 내의 NAND 스트링들의 예시적인 도면을 도시한다.
도 7b는 각자의 NAND 스트링들, 비트 라인들 및 감지 회로들을 갖는, 도 7a의 블록(B0-0)의 예시적인 평면도를 도시한다.
도 8은 8-상태 메모리 디바이스 내의 데이터 메모리 셀들에 대한 임계 전압(Vth) 분포들을 도시한다.
도 9a는 정상 Vth 분포(810), 다운시프트된 Vth 분포(811), 및 업시프트된 Vth 분포(812)를 포함하는, 선택 게이트 트랜지스터들에 대한 예시적인 Vth 분포들을 도시한다.
도 9b는 정상 Vth 분포(820), 다운시프트된 Vth 분포(821), 및 업시프트된 Vth 분포(822)를 포함하는, 더미 메모리 셀들에 대한 예시적인 Vth 분포들을 도시한다.
도 10은 소거 동작을, 범위 밖의 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들을 식별하고 리트리밍(re-trimming)하기 위한 프로세스와 통합하는 제어기에서의 프로세스의 흐름도를 도시한다.
도 11은 도 10의 프로세스의 예시적인 일반적인 구현의 흐름도를 도시한다.
도 12는 도 9a, 도 10 및 도 11과 일치하는 메모리 디바이스에서의 프로세스의 예시적인 구현의 흐름도를 도시하며, 여기서 보충 검증 동작이 범위 밖의 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들을 검출하는 데 사용된다.
도 13은 도 9b, 도 9c, 도 10 및 도 11과 일치하는 메모리 디바이스에서의 프로세스의 예시적인 구현의 흐름도를 도시하며, 여기서 범위 밖의 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들의 검출은 소거 동작의 각각의 소거 루프에서, 그리고 선택적으로 또한 보충 검증 동작에서 발생한다.
도 14는 도 9b, 도 9c, 도 10 및 도 11과 일치하는 메모리 디바이스에서의 프로세스의 예시적인 구현의 흐름도를 도시하며, 여기서 범위 밖의 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들의 검출은 소거 동작의 제1 소거-검증 루프에서, 그리고 선택적으로 또한 보충 검증 동작에서 발생한다.
도 15는 도 12의 단계들 1200-1206과 일치하는, 소거 동작의 예시적인 전압 신호들을 도시한다.
도 16은 도 12와 일치하는, 소거 동작의 예시적인 전압 신호들을 도시하며, 여기서 보충 검증 동작은 Vsgd_low 및 Vsgd_high의 검증 전압들을 사용하여 범위 밖의 SGD 트랜지스터들을, 그리고 Vdum_low 및 Vdum_high의 검증 전압들을 사용하여 범위 밖의 더미 메모리 셀들을 검출하고, 이러한 검증 전압들은 상이한 더미 워드 라인들에 공통이다.
도 17은 도 12와 일치하는, 소거 동작의 예시적인 전압 신호들을 도시하며, 여기서 보충 검증 동작은 Vsgd_low 및 Vsgd_high의 검증 전압들을 사용하여 범위 밖의 SGD 트랜지스터들을, 그리고 Vdum1_high 및 Vdum2_high의 검증 전압들을 사용하여 범위 밖의 더미 메모리 셀들을 검출하고, 이러한 검증 전압들은 상이한 더미 워드 라인들에 대해 상이하다.
도 18은 도 13과 일치하는, 소거 동작의 예시적인 전압 신호들을 도시하며, 여기서 소거 동작은 Vdum_high의 검증 전압을 사용하여 범위 밖의 더미 메모리 셀들을 검출하고, 보충 검증 동작은 Vsgd_low 및 Vsgd_high의 검증 전압들을 사용하여 범위 밖의 SGD 트랜지스터들을 검출한다.
도 19는 도 13과 일치하는, 소거 동작의 예시적인 전압 신호들을 도시하며, 여기서 소거 동작은 Vsgd_high의 검증 전압을 사용하여 범위 밖의 SGD 트랜지스터들을 검출하고, 보충 검증 동작은 Vsgd_low의 검증 전압을 사용하여 범위 밖의 SGD 트랜지스터들을, 그리고 Vdum_low 및 Vdum_high의 검증 전압들을 사용하여 범위 밖의 더미 메모리 셀들을 검출한다.
도 20은 도 14와 일치하는, 소거 동작의 예시적인 전압 신호들을 도시하며, 여기서 소거 동작의 제1 루프는 Vdum_high/low의 검증 전압을 사용하여 범위 밖의 더미 메모리 셀들을 검출하고, 보충 검증 동작은 Vsgd_low 및 Vsgd_high의 검증 전압들을 사용하여 범위 밖의 SGD 트랜지스터들을 검출한다.
도 21은 도 14와 일치하는, 소거 동작의 예시적인 전압 신호들을 도시하며, 여기서 소거 동작의 제1 루프는 Vsgd_high를 사용하여 범위 밖의 SGD 트랜지스터들을 검출하고, 보충 검증 동작은 Vsgd_low를 사용하여 범위 밖의 SGD 트랜지스터들을 검출한다.
도 22는 도 10의 프로세스에서 사용하기 위한 예시적인 커맨드들 및 상태들을 도시한다.
도 23은 도 10의 프로세스의 단계 1006과 일치하는, 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들의 임계 전압들을 리트리밍하기 위한 예시적인 프로세스를 도시한다.
도 24는 범위 밖의 SGD 트랜지스터들을 식별하는 표를 도시한다.
데이터 메모리 셀들에 대한 소거 동작을, 범위 밖의 임계 전압을 갖는 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들을 검출하기 위한 프로세스와 통합하기 위한 장치들 및 기술들이 설명된다.
몇몇 메모리 디바이스들에서, 메모리 셀들은, 예컨대 블록 또는 서브-블록 내의 NAND 스트링들로 서로 연결된다. 각각의 NAND 스트링은, 비트 라인에 접속된 NAND 스트링의 드레인 단부 상의, 하나 이상의 드레인 단부 선택 게이트 트랜지스터들(SGD 트랜지스터들로 지칭됨)과, 소스 라인에 접속된 NAND 스트링 또는 다른 메모리 스트링 또는 접속된 메모리 셀들의 세트의 소스 단부 상의, 하나 이상의 소스 단부 선택 게이트 트랜지스터들(SGS 트랜지스터들로 지칭됨) 사이에 직렬로 접속된 다수의 메모리 셀들을 포함한다. 메모리 셀들은 사용자 데이터를 저장하기에 적격한 데이터 메모리 셀들, 및 사용자 데이터를 저장하기에 부적격한 더미 메모리 셀들을 포함할 수 있다. 더미 메모리 셀들은 NAND 스트링을 따른 버퍼 영역들을 제공함으로써 데이터 메모리 셀들의 교란들을 감소시키는 데 사용된다.
추가로, 메모리 셀들은 제어 게이트로서 작용하는 공통 제어 게이트 라인(예컨대, 워드 라인)으로 배열될 수 있다. 워드 라인들의 세트는 블록의 소스측으로부터 블록의 드레인측까지 연장된다. 예를 들어, 도 7a를 참조한다. 메모리 셀들은 다른 유형들의 스트링들로도 그리고 다른 방식들로도 접속될 수 있다.
3D 메모리 구조에서, 메모리 셀들은 기판 내의 스택 내에 수직 NAND 스트링들로 배열될 수 있으며, 여기서 스택은 교번하는 전도성 층들과 유전체 층들을 포함한다. 전도성 층들은 메모리 셀들에 접속된 워드 라인들로서 작용한다. 각각의 NAND 스트링은 메모리 셀들을 형성하기 위해 워드 라인들과 교차하는 필러(pillar)의 형상을 가질 수 있다. 게다가, 각각의 NAND 스트링은 스택 내에서 수직으로 연장되는 다양한 층들을 포함한다. 예를 들어, 도 6a에서의 NAND 스트링(700n) 내의 채널(660) 및 전하-트래핑 층(664)을 참조한다. NAND 스트링의 소스 단부(700s)는 기판(611)에 접속되고, NAND 스트링의 드레인 단부(700d)는 비트 라인(BL0)에 접속된다. 예를 들어, 도 6a를 참조한다.
특히, 3D NAND 플래시 메모리는 그의 비휘발성, 구입부담, 높은 저장 밀도 및 높은 액세스 속도 때문에 소비자 디바이스들, 기업 시스템들 및 산업 응용들에서 저장을 위해 널리 사용된다.
2D 메모리 구조에서, 메모리 셀들은 기판 상에 수평 NAND 스트링들로 배열될 수 있다.
블록 내의 메모리 셀들에 대한 소거 동작은 전형적으로 소거 루프들로도 지칭되는, 하나 이상의 소거-검증 반복들을 수반하며, 여기서 각각의 반복은, 소거 동작이 완료될 때까지, 채널 부스팅과, 그 다음에 뒤따르는 데이터 메모리 셀들에 대한 검증 테스트를 수반한다. 각각의 소거-검증 반복에서, 채널들의 전압들은 워드 라인들의 전압들을 로우 레벨에, 예컨대 0V에 또는 그에 가깝게 유지하면서 부스팅된다. 채널들은 하나 이상의 소거 펄스들을 블록에 인가함으로써 부스팅된다. 하나의 접근법에서, 소거 펄스는 기판에 인가되어, 정공들이 NAND 스트링들의 소스 단부들을 통해 채널들 내로 주입되게 한다. 다른 접근법에서, 채널들은 게이트-유도 드레인 누설(gate-induced drain leakage, GIDL)을 사용하여 NAND 스트링들의 소스 단부 및/또는 드레인 단부에서 정공들을 생성함으로써 부스팅된다. 이것은, 각각, SGS 및/또는 SGD 트랜지스터들의 강한 백 바이어스(back bias)를 제공하는 것을 수반한다.
채널들의 부스팅은 정공들을 전하 트래핑 층들 내로 구동하는 큰 채널-대-게이트 전압을 생성하여, 메모리 셀들의 임계 전압(Vth)을 하강시킨다. 메모리 셀들의 Vth가 검증 전압(VvEr) 아래로 하강되었는지를 결정하기 위해 감지 동작인 검증 테스트가 소거 펄스의 인가 후에 수행될 수 있다. 검증 테스트는 전형적으로, 예컨대 도 7b와 관련하여 논의되는 바와 같이, NAND 스트링들의 세트에서의 전류를 감지함으로써 NAND 스트링들의 세트의 소거 레벨을 테스트한다. 소거 동작은 검증 테스트가 NAND 스트링들의 세트들의 전부 또는 거의 전부에 의해 통과될 때 완료된다.
그러나, NAND 내의 데이터 메모리 셀들의 동작은 Vth가 비-데이터 워드 라인들 또는 제어 라인들에 접속되는 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들에 대한 허용가능 범위 밖으로 시프트할 때 손상될 수 있다. 예를 들어, 그러한 시프트는 데이터 메모리 셀들, 더미 메모리 셀들 및 선택 게이트 트랜지스터들에 대해 MONOS 구조를 사용하는 3D NAND 스트링에서 관찰되었다. MONOS 구조는 NAND 스트링을 형성하도록 메모리 홀에 퇴적된 금속-산화물-질화물-산화물-규소 층들을 지칭한다. 이러한 구성으로 인해, 데이터 메모리 셀들이 프로그래밍, 판독 또는 소거될 때 의도하지 않은 Vth 시프트들이 발생할 수 있다. 몇몇 경우들에서, 데이터 메모리 셀들에 대한 소거 동작은 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들의 Vth가 범위 밖으로 시프트되었을지라도 성공적으로 완료될 것이다. 그러나, 프로그램 실패 또는 판독 에러, 예를 들어 정정 불가능 판독 에러들이 후속하여 발생할 수 있으며, 이는 잠재적으로 데이터의 손실로 이어진다. Vth 시프트는 또한 2D NAND 스트링들에서, 특히 데이터 메모리 셀들과 동일한 구성을 갖는 더미 메모리 셀들에서 발생할 수 있다.
이러한 Vth 시프트들을 검출하는 것에 대한 하나의 접근법은 메모리 디바이스의 공장 테스트 동안 스크리닝 프로세스(screening process)를 수행하는 것이다. 그러나, 이 접근법은 메모리 디바이스가 최종 사용자의 손에 있을 때 발생하는 Vth 시프트들을 다루지 않으면서 블록들을 불량인 것으로 과잉 분류할 수 있다.
본 명세서에서 제공되는 기술들은 상기의 문제들 및 다른 문제들을 해결한다. 일 태양에서, 데이터 워드 라인들에 대한 소거 동작은 범위 밖의 Vth를 검출하는 더미 메모리 셀들 및/또는 선택 게이트(SG) 트랜지스터들에 대한 검증 동작과 통합된다. 하나의 접근법에서, 소거 동작이 블록의 데이터 메모리 셀들에 대해 수행되고, 그 다음에 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 보충 검증 동작이 뒤따른다. 이러한 검증 동작들은 전체 소거 프로세스의 일부이다. 별개의 통과/실패 상태가 소거 및 검증 동작들에 대해 설정될 수 있으며, 여기서 블록은 검증 동작이 실패 상태를 갖고 소거 동작이 통과 상태를 갖는 경우 잠재적 불량 블록 풀(potential bad block pool)에 할당된다. 게다가, 블록은 검증 동작의 상태에 관계없이 소거 동작이 실패 상태를 갖는 경우 불량 블록 풀에 할당될 수 있다. 임계 수의 블록들이 잠재적 불량 블록 풀에 있을 때, 범위 밖의 더미 메모리 셀들 및/또는 SG 트랜지스터들은 리트리밍되는데, 예를 들어 그들의 Vth가 프로그래밍 또는 소거 동작들에 의해 범위 내로 복귀된다. 이어서 블록은 데이터 메모리 셀들에 대한 소거 동작과, 그 다음에 뒤따르는 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 보충 검증 동작으로 테스트된다. 상태들이 둘 모두가 통과 상태인 경우, 블록은 양호 블록 풀로 반환된다. 상태들이 둘 모두가 통과 상태가 아닌 경우, 블록은 불량 블록 풀로 영구적으로 퇴출된다.
일 태양에서, 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 검증 동작은 소거 동작 동안, 그리고 선택적으로 또한 보충 검증 동작에서 발생한다. 예를 들어, 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 검증 동작은 소거 동작의 각각의 소거-검증 루프에서 데이터 메모리 셀들에 대한 소거-검증 테스트와 동시에 발생할 수 있다. 다른 옵션에서, 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 검증 동작은 소거 동작의 제1 소거-검증 루프에서 발생한다.
게다가, 소거 동작 및 검증 동작을 개시하기 위한 커맨드 시퀀스가 정의될 수 있다. 하나의 접근법에서, 소정 검증 동작들이 소거 동작 동안 그리고/또는 보충 검증 동작에서 더미 메모리 셀들 및/또는 SGD 트랜지스터들에 대해 수행되어야 한다는 것을 나타내기 위해 프리픽스 커맨드가 정상 소거 커맨드에 선행한다. 추가의 커맨드는 소거 동작 및 검증 동작의 상태들을 판독하기 위한 전용 상태 반환 커맨드이다. 다른 접근법에서, 소거 및 검증 동작들은 메모리 칩 상의 디바이스 파라미터에 의해 개시된다.
기술들은 유리하게도 데이터 손실 또는 데이터를 백업 블록으로 이동시킬 필요성을 야기하지 않는데, 그 이유는 블록이 소거된 상태에 있는 동안 잠재적 불량 블록이 검출되기 때문이다.
이들 및 다른 특징들이 아래에서 추가로 논의된다.
도 1a는 예시적인 저장 디바이스의 블록도이다. 비휘발성 저장 시스템과 같은 메모리 디바이스(100)는 하나 이상의 메모리 다이(108)를 포함할 수 있다. 메모리 다이(108) 또는 칩은 메모리 셀들의 어레이와 같은, 메모리 셀들의 메모리 구조(126), 제어 회로부(110), 및 판독/기입 회로들(128)을 포함한다. 메모리 구조(126)는 로우 디코더(row decoder)(124)를 통해 워드 라인들에 의해, 그리고 컬럼 디코더(column decoder)(132)를 통해 비트 라인들에 의해 어드레싱 가능하다. 판독/기입 회로들(128)은 다수의 감지 블록들(51, 52, ... 53)(감지 회로부)을 포함하고, 메모리 셀들의 페이지가 병렬로 판독되거나 프로그래밍될 수 있게 한다. 전형적으로 제어기(122)가 하나 이상의 메모리 다이(108)와 동일한 메모리 디바이스(100)(예를 들어, 이동식 저장 카드)에 포함된다. 제어기는 메모리 다이(108)와는 별개인 다이(127) 상에 있을 수 있다. 커맨드들 및 데이터가 데이터 버스(120)를 통해 호스트(140)와 제어기(122) 사이에서, 그리고 라인들(118)을 통해 제어기와 하나 이상의 메모리 다이(108) 사이에서 전송된다.
메모리 구조는 2D 또는 3D일 수 있다. 메모리 구조는 3D 어레이를 포함한 메모리 셀들의 하나 이상의 어레이를 포함할 수 있다. 메모리 구조는 다수의 메모리 레벨들이, 개재된 기판들 없이, 웨이퍼와 같은 단일 기판 위에 형성되는(그리고 그 안에는 형성되지 않는) 모놀리식 3D 메모리 구조를 포함할 수 있다. 메모리 구조는 규소 기판 위에 배치된 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨들에 모놀리식으로 형성된 임의의 유형의 비휘발성 메모리를 포함할 수 있다. 메모리 구조는 메모리 셀들의 동작과 연관된 회로부를 갖는 비휘발성 메모리 디바이스 내에 있을 수 있다 - 연관된 회로부가 기판 위에 있든지 또는 기판 내에 있든지 간에 -.
제어 회로부(110)는 판독/기입 회로들(128)과 협력하여 메모리 구조(126)에 대해 메모리 동작들을 수행하고, 상태 머신, 온-칩 어드레스 디코더(114), 전력 제어 회로(115), 및 P-E 사이클 카운터를 포함한다. P-E 사이클 카운터는 특정 액션을 취할 때를 결정하기 위해 P-E 사이클들을 카운트할 수 있다. 예를 들어, 사이클들의 수가 하나 이상의 지정된 레벨들에 도달할 때, 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들의 Vth가 범위 밖에 있는지를 결정하기 위해 검증 동작이 수행될 수 있다. 예를 들어, 미리 정의된 레벨들은 100개, 200개, 300개 ... P-E 사이클들일 수 있다. 도 11의 단계 1101을 참조한다.
저장 영역(113)이 또한, 예컨대, 동작 파라미터들 및 소프트웨어/코드를 위해 제공될 수 있다. 일 실시예에서, 상태 머신은 소프트웨어에 의해 프로그래밍가능하다. 다른 실시예들에서, 상태 머신은 소프트웨어를 사용하지 않으며, 완전히 하드웨어(예컨대, 전기 회로들)로 구현된다.
온-칩 어드레스 디코더(114)는 호스트 또는 메모리 제어기에 의해 사용되는 것과 디코더들(124 및 132)에 의해 사용되는 하드웨어 어드레스 사이의 어드레스 인터페이스를 제공한다. 전력 제어 회로(115)는 메모리 동작들 동안 워드 라인들, 선택 게이트 라인들, 비트 라인들 및 소스 라인들에 공급되는 전력 및 전압들을 제어한다. 그것은 워드 라인들, SGS 및 SGD 트랜지스터들 및 소스 라인들을 위한 구동기들을 포함할 수 있다. 또한 도 3을 참조한다. 감지 블록들은, 하나의 접근법에서, 비트 라인 구동기들을 포함할 수 있다.
몇몇 구현예들에서, 컴포넌트들 중 일부가 조합될 수 있다. 다양한 설계들에서, 메모리 구조(126) 이외의 컴포넌트들 중 하나 이상(단독 또는 조합)은 본 명세서에서 설명된 프로세스들의 단계들을 포함한 본 명세서에서 설명된 기술들을 수행하도록 구성된 적어도 하나의 제어 회로로서 고려될 수 있다. 예를 들어, 제어 회로는 제어 회로부(110), 상태 머신(112), 디코더들(114 및 132), 전력 제어 회로(115), P-E 사이클 카운터(117), 감지 블록들(51, 52, ..., 53), 판독/기입 회로들(128), 제어기(122) 등 중 임의의 하나 또는 이들의 조합을 포함할 수 있다. 상태 머신은 제어 회로부(110)의 동작들을 제어할 수 있는 전기 회로이다. 몇몇 실시예들에서, 상태 머신은 마이크로프로세서, 마이크로컨트롤러, 및/또는 RISC 프로세서에 의해 구현되거나 대체된다.
오프-칩 제어기(122)(이는 일 실시예에서 전기 회로임)는 프로세서(122e), ROM(122a) 및 RAM(122b)과 같은 메모리, 및 에러-정정 코드(error-correction code, ECC) 엔진(245)을 포함할 수 있다. ECC 엔진은 다수의 판독 에러들을 정정할 수 있다. RAM(122b)은 예를 들어 비-커미트된 데이터를 저장하는 DRAM일 수 있다. 프로그래밍 동안, 프로그래밍이 성공적으로 완료될 때까지 프로그래밍될 데이터의 사본이 RAM(122b)에 저장된다. 성공적인 완료에 응답하여, 데이터는 RAM(122b)으로부터 소거되고, 메모리 셀들의 블록에 릴리스되거나 커미트된다. RAM(122b)은 데이터의 하나 이상의 워드 라인들을 저장할 수 있다.
메모리 인터페이스(122d)가 또한 제공될 수 있다. ROM, RAM 및 프로세서와 통신하는 메모리 인터페이스는 제어기와 메모리 다이 사이의 전기적 인터페이스를 제공하는 전기 회로이다. 예를 들어, 메모리 인터페이스는 신호들의 포맷 또는 타이밍을 변경하고, 버퍼를 제공하고, 서지(surge)들로부터 격리시키고, I/O를 래칭하고, 등등을 할 수 있다. 프로세서는 메모리 인터페이스(122d)를 통해 제어 회로부(110)(또는 메모리 다이의 임의의 다른 컴포넌트)에 커맨드들을 발행할 수 있다.
ROM(122a) 및 RAM(122b)과 같은, 제어기(122) 내의 메모리는 명령어들의 세트와 같은 코드를 포함하고, 프로세서는 본 명세서에서 설명되는 기능을 제공하기 위해 명령어들의 세트를 실행시키도록 동작가능하다. 대안적으로 또는 추가적으로, 프로세서는 하나 이상의 워드 라인들 내의 메모리 셀들의 예약된 영역과 같은, 메모리 구조의 서브세트(126a)로부터 코드에 액세스할 수 있다.
예를 들어, 코드는, 예컨대 프로그래밍, 판독 및 소거 동작들을 위해, 메모리 구조에 액세스하기 위해서 제어기에 의해 사용될 수 있다. 코드는 부트 코드 및 제어 코드(예를 들어, 명령어들의 세트)를 포함할 수 있다. 부트 코드는 부팅 또는 시동 프로세스 동안 제어기를 초기화하고 제어기가 메모리 구조에 액세스할 수 있게 하는 소프트웨어이다. 코드는 하나 이상의 메모리 구조들을 제어하기 위해 제어기에 의해 사용될 수 있다. 전력 공급 시, 프로세서(122e)는 실행을 위해 ROM(122a) 또는 서브세트(126a)로부터 부트 코드를 페치(fetch)하고, 부트 코드는 시스템 컴포넌트들을 초기화하고 제어 코드를 RAM(122b)에 로딩한다. 일단 제어 코드가 RAM에 로딩되면, 그것은 프로세서에 의해 실행된다. 제어 코드는 메모리의 제어 및 할당, 명령어들의 처리의 우선순위화, 및 입력 및 출력 포트들의 제어와 같은 기본 작업들을 수행하기 위한 구동기들을 포함한다.
일반적으로, 제어 코드는 아래에서 추가로 논의되는 흐름도들의 단계들을 포함한 본 명세서에서 설명된 기능들을 수행하고, 아래에서 추가로 논의되는 것들을 포함한 전압 신호들을 제공하기 위한 명령어들을 포함할 수 있다. 제어 회로는 본 명세서에서 설명된 기능들을 수행하기 위해 명령어들을 실행하도록 구성될 수 있다.
일 실시예에서, 호스트는 하나 이상의 프로세서들, 본 명세서에 설명된 방법들을 수행하도록 하나 이상의 프로세서들을 프로그래밍하기 위한 프로세서 판독가능 코드(예컨대, 소프트웨어)를 저장하는 하나 이상의 프로세서 판독가능 메모리 디바이스들(RAM, ROM, 플래시 메모리, 하드 디스크 드라이브, 솔리드 스테이트 메모리)을 포함하는 컴퓨팅 디바이스(예를 들어, 랩톱, 데스크톱, 스마트폰, 태블릿, 디지털 카메라)이다. 호스트는 또한 하나 이상의 프로세서들과 통신하는 추가적인 시스템 메모리, 하나 이상의 입력/출력 인터페이스들, 및/또는 하나 이상의 입력/출력 디바이스들을 포함할 수 있다.
NAND 플래시 메모리에 더하여 다른 유형들의 비휘발성 메모리가 또한 사용될 수 있다.
반도체 메모리 디바이스들은 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 디바이스들과 같은 휘발성 메모리 디바이스들, ReRAM(resistive random access memory), EEPROM(electrically erasable programmable read only memory), 플래시 메모리(이는 또한 EEPROM의 서브세트로 간주될 수 있음), FRAM(ferroelectric random access memory), 및 MRAM(magnetoresistive random access memory)과 같은 비휘발성 메모리 디바이스들, 및 정보를 저장할 수 있는 다른 반도체 요소들을 포함한다. 각각의 유형의 메모리 디바이스는 상이한 구성들을 가질 수 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수 있다.
메모리 디바이스들은 수동 및/또는 능동 요소들로부터, 임의의 조합들로 형성될 수 있다. 비제한적인 예로서, 수동 반도체 메모리 요소들은 ReRAM 디바이스 요소들을 포함하며, 이들은 몇몇 실시예들에서 안티-퓨즈(anti-fuse) 또는 상변화 재료와 같은 저항성 스위칭 저장 요소, 및 선택적으로 다이오드 또는 트랜지스터와 같은 스티어링 요소(steering element)를 포함한다. 게다가 비제한적인 예로서, 능동 반도체 메모리 요소들은 EEPROM 및 플래시 메모리 디바이스 요소들을 포함하며, 이들은 몇몇 실시예들에서 플로팅 게이트, 전도성 나노입자들, 또는 전하 저장 유전체 재료와 같은 전하 저장 영역을 포함하는 요소들을 포함한다.
다수의 메모리 요소들은 그들이 직렬로 접속되도록 또는 각각의 요소가 개별적으로 액세스 가능하도록 구성될 수 있다. 비제한적인 예로서, NAND 구성의 플래시 메모리 디바이스들(NAND 메모리)은 전형적으로 직렬로 접속된 메모리 요소들을 포함한다. NAND 스트링은 메모리 셀들 및 SG 트랜지스터들을 포함하는 직렬-접속된 트랜지스터들의 세트의 예이다.
NAND 메모리 어레이는 어레이가 메모리의 다수의 스트링들로 이루어지도록 구성될 수 있으며, 여기서 스트링은 단일 비트 라인을 공유하고 그룹으로서 액세스되는 다수의 메모리 요소들로 이루어진다. 대안적으로, 메모리 요소들은 각각의 요소가 개별적으로 액세스 가능하도록 구성될 수 있다 - 예를 들어, NOR 메모리 어레이. NAND 및 NOR 메모리 구성들은 예들이며, 메모리 요소들은 달리 구성될 수 있다.
기판 내에 그리고/또는 위에 위치된 반도체 메모리 요소들은 2D 메모리 구조 또는 3D 메모리 구조와 같이, 2개 또는 3개의 차원들에 배열될 수 있다.
2D 메모리 구조에서, 반도체 메모리 요소들은 단일 평면 또는 단일 메모리 디바이스 레벨에 배열된다. 예를 들어, 도 9를 참조한다. 전형적으로, 2D 메모리 구조에서, 메모리 요소들은 메모리 요소들을 지지하는 기판의 주 표면(major surface)에 실질적으로 평행하게 연장되는 평면 내에(예컨대, x-y 방향 평면 내에) 배열된다. 기판은 메모리 요소들의 층이 그 위에 또는 그 안에 형성된 웨이퍼일 수 있거나, 그것은 메모리 요소들이 형성된 후에 그들에 부착된 캐리어 기판일 수 있다. 비제한적인 예로서, 기판은 규소와 같은 반도체를 포함할 수 있다.
메모리 요소들은 순서화된 어레이로, 예를 들어 복수의 로우들 및/또는 컬럼들로 단일 메모리 디바이스 레벨에 배열될 수 있다. 그러나, 메모리 요소들은 비-규칙 또는 비-직교 구성들로 어레이될 수 있다. 메모리 요소들은 각각 비트 라인들 및 워드 라인들과 같은, 2개 이상의 전극들 또는 콘택 라인들을 가질 수 있다.
3D 메모리 어레이는 메모리 요소들이 다수의 평면들 또는 다수의 메모리 디바이스 레벨들을 점유하여서, 3개의 차원들에서(즉, x, y 및 z 방향들에서, 여기서 z 방향은 기판의 주 표면에 실질적으로 수직이고, x 및 y 방향들은 기판의 주 표면에 실질적으로 평행함) 구조를 형성하도록 배열된다.
비제한적인 예로서, 3D 메모리 구조는 다수의 2D 메모리 디바이스 레벨들의 스택으로서 수직으로 배열될 수 있다. 다른 비제한적인 예로서, 3D 메모리 어레이는 각각의 컬럼이 다수의 메모리 요소들을 갖는 다수의 수직 컬럼들(예컨대, 기판의 주 표면에 실질적으로 수직으로, 즉 y 방향으로 연장되는 컬럼들)로서 배열될 수 있다. 컬럼들은, 예를 들어 x-y 평면 내에, 2D 구성으로 배열되어, 요소들이 다수의 수직으로 적층된 메모리 평면들 상에 있는, 메모리 요소들의 3D 배열을 생성할 수 있다. 3개의 차원에서의 메모리 요소들의 다른 구성들이 또한 3D 메모리 어레이를 구성할 수 있다.
비제한적인 예로서, 3D NAND 메모리 어레이에서, 메모리 요소들은 단일 수평(예컨대, x-y) 메모리 디바이스 레벨 내에 NAND 스트링을 형성하도록 함께 결합될 수 있다. 대안적으로, 메모리 요소들은 다수의 수평 메모리 디바이스 레벨들을 가로질러 횡단하는 수직 NAND 스트링을 형성하도록 함께 결합될 수 있다. 몇몇 NAND 스트링들은 단일 메모리 레벨에 있는 메모리 요소들을 포함하는 반면 다른 스트링들은 다수의 메모리 레벨들을 통해 걸쳐 있는 메모리 요소들을 포함하는 다른 3D 구성들이 구상될 수 있다. 3D 메모리 어레이들은 또한 NOR 구성으로 그리고 ReRAM 구성으로 설계될 수 있다.
전형적으로, 모놀리식 3D 메모리 어레이에서, 하나 이상의 메모리 디바이스 레벨들이 단일 기판 위에 형성된다. 선택적으로, 모놀리식 3D 메모리 어레이는 또한 적어도 부분적으로 단일 기판 내에 하나 이상의 메모리 층들을 가질 수 있다. 비제한적인 예로서, 기판은 규소와 같은 반도체를 포함할 수 있다. 모놀리식 3D 어레이에서, 어레이의 각각의 메모리 디바이스 레벨을 구성하는 층들은 전형적으로 어레이의 밑에 있는 메모리 디바이스 레벨들의 층들 상에 형성된다. 그러나, 모놀리식 3D 메모리 어레이의 인접한 메모리 디바이스 레벨들의 층들은 공유될 수 있거나 메모리 디바이스 레벨들 사이에 개재 층들을 가질 수 있다.
2D 어레이들이 별도로 형성되고 이어서 함께 패키징되어 다수의 메모리 층들을 갖는 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비모놀리식 적층 메모리들은 별개의 기판들 상에 메모리 레벨들을 형성하고 이어서 메모리 레벨들을 서로의 위에 적층함으로써 구성될 수 있다. 기판들은 적층 전에 메모리 디바이스 레벨들로부터 제거되거나 박화될 수 있지만, 메모리 디바이스 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 결과적인 메모리 어레이들은 모놀리식 3D 메모리 어레이들이 아니다. 게다가, 다수의 2D 메모리 어레이들 또는 3D 메모리 어레이들(모놀리식 또는 비-모놀리식)이 별개의 칩들 상에 형성되고 이어서 함께 패키징되어 적층-칩 메모리 디바이스를 형성할 수 있다.
메모리 요소들의 동작을 위해 그리고 메모리 요소들과의 통신을 위해 연관된 회로부가 전형적으로 요구된다. 비제한적인 예로서, 메모리 디바이스들은 프로그래밍 및 판독과 같은 기능들을 달성하기 위해 메모리 요소들을 제어 및 구동하는 데 사용되는 회로부를 가질 수 있다. 이러한 연관된 회로부는 메모리 요소들과 동일한 기판 상에 그리고/또는 별개의 기판 상에 있을 수 있다. 예를 들어, 메모리 판독-기입 동작들을 위한 제어기가 별개의 제어기 칩 상에 그리고/또는 메모리 요소들과 동일한 기판 상에 위치될 수 있다.
당업자는 이러한 기술이 설명된 2D 및 3D의 예시적인 구조들로 제한되는 것이 아니라 본 명세서에서 설명되는 바와 같은 그리고 당업자에 의해 이해되는 바와 같은 본 기술의 사상 및 범위 내의 모든 관련 메모리 구조들을 포함한다는 것을 인식할 것이다.
도 1b는 제1 다이(130a) 상의 제어 회로(130)가 별개의 제2 다이(126b) 상의 메모리 구조(126)와 통신하는 도 1a의 메모리 디바이스(100)의 배열의 블록도이다. 제어 회로는, 예를 들어 메모리 인터페이스(122d)와 유사한, 메모리 인터페이스(131)를 통해 메모리 구조 및 다이(126b)와 통신할 수 있다. 메모리 인터페이스(I/F)의 예들은 JEDEC의 공통 플래시 메모리 인터페이스를 포함한다. 본 명세서에 설명된 기술들은 하나 이상의 메모리 다이(126b)에 본딩된 제어 다이(130a)로 구현될 수 있으며, 여기서 메모리 다이는 메모리 구조(126)를 포함하고, 제어 다이는 메모리 구조의 주변 회로들의 전부 또는 서브세트를 나타내는 제어 회로(130)를 포함한다. 제어 회로는 복수의 메모리 셀들과 동일한 다이 상에, 또는 복수의 메모리 셀들과는 상이한 다이 상에 있을 수 있다.
예를 들어, 메모리 구조는 비휘발성 메모리 셀들을 포함할 수 있다. 몇몇 실시예들에서, 메모리 다이와 제어 다이는 함께 본딩된다. 제어 회로(130)는 메모리 구조 상에서 메모리 동작들(예를 들어, 기입, 판독, 소거 및 다른 것들)을 수행하는 전기 회로들의 세트를 포함할 수 있다. 제어 회로는 상태 머신(112), 저장 영역(113), 온-칩 어드레스 디코더(114) 및 전력 제어 회로(115)를 포함할 수 있다. 다른 실시예에서, 판독/기입 회로들(128)의 하나의 부분이 제어 다이(130a) 상에 위치되고, 판독/기입 회로들의 다른 부분이 메모리 다이(126b) 상에 위치된다. 예를 들어, 판독/기입 회로들은 감지 증폭기들을 포함할 수 있다. 감지 증폭기들은 제어 다이 및/또는 메모리 다이 상에 위치될 수 있다.
예시적인 구현예에서, 제어 회로(130)는 NAND 스트링 및 기판에 접속하도록 구성되고, 메모리 인터페이스(131)는 제어 회로에 접속된다. 회로는 예를 들어 비트 라인들, 워드 라인들, 선택 게이트 라인들, 및 CELSRC 라인(소스 라인)에 상이한 전압 신호들을 인가하라는 커맨드를 메모리 인터페이스를 통해 발행하도록 구성될 수 있다. 예를 들어, 제어 회로는 본 명세서에 설명된 전압 신호들을 제공하라는 커맨드들을 도 3에서의 전압 구동기들에 발행할 수 있다.
용어 "메모리 다이"는 데이터의 저장을 위한 비휘발성 메모리 셀들을 포함하는 반도체 다이를 지칭할 수 있다. 용어 "제어 회로 다이"는 메모리 다이 상의 비휘발성 메모리 셀들 상에서 메모리 동작들을 수행하기 위한 제어 회로부를 포함하는 반도체 다이를 지칭할 수 있다. 전형적으로, 다수의 반도체 다이가 단일의 반도체 웨이퍼로부터 형성된다.
도 2는 도 1a의 감지 블록(51)의 일 실시예를 도시하는 블록도이다. 개개의 감지 블록(51)은 감지 회로들(60-63) 또는 감지 증폭기들로 지칭되는 하나 이상의 코어 부분들, 및 관리 회로(190)로 지칭되는 공통 부분으로 분할된다. 하나의 실시예에서, 각각의 감지 회로(60-63)는, 각각, 각자의 비트 라인(BL0-BL3)에 접속되고, 각자의 비트 라인은 결국 하나 이상의 NAND 스트링들에 접속된다. 예를 들어, 도 7b와 일치하는 구성에서, 각각의 비트 라인은 4개의 NAND 스트링에 접속된다 - 서브-블록당 하나의 NAND 스트링 -. 공통 관리 회로(190)가 다수의, 예컨대 4개 또는 8개의, 감지 회로의 세트에 접속된다. 그룹 내의 감지 회로들 각각은 데이터 버스(176)를 통해 연관된 관리 회로와 통신한다. 이에 따라, 한 세트의 저장 요소들(메모리 셀들)의 감지 회로들과 통신하는 하나 이상의 관리 회로들이 있다.
감지 회로(60)는, 예로서, 프로그램 루프 동안 프리-차지/프로그램-금지 전압을 비선택된 비트 라인에, 또는 프로그램-인에이블 전압을 선택된 비트 라인에 제공하도록 동작한다. 비선택된 비트 라인은 비선택된 NAND 스트링에 그리고 그 안의 비선택된 메모리 셀에 접속된다. 비선택된 메모리 셀은 비선택된 NAND 스트링 내의 메모리 셀일 수 있으며, 메모리 셀은 선택된 또는 비선택된 워드 라인에 접속된다. 비선택된 메모리 셀은 또한 선택된 NAND 스트링 내의 메모리 셀일 수 있으며, 메모리 셀은 비선택된 워드 라인에 접속된다. 선택된 비트 라인은 선택된 NAND 스트링에 그리고 그 안의 선택된 메모리 셀에 접속된다.
감지 회로(60)는 또한, 프로그램 루프에서 검증 테스트 동안, 메모리 셀을 감지하여, 그것이, 예컨대 할당된 데이터 상태의 검증 전압을 초과하는 그것의 Vth에 의해 표시되는 바와 같이, 할당된 데이터 상태에 도달함으로써 프로그래밍을 완료하였는지를 결정하도록 동작한다. 감지 회로(60)는 또한, 판독 동작 동안, 메모리 셀이 프로그래밍된 데이터 상태를 결정하도록 동작한다. 감지 회로(60)는 또한 복수의 메모리 셀들이 검증 전압 미만의 Vth를 갖는지를 결정하기 위해 검증 테스트 동안 소거 동작에서 동작한다. 아래에서 추가로 설명되는 바와 같이, 검증 테스트는 블록 내의 워드 라인들의 전부에 접속된 메모리 셀들에 대해, 또는 홀수 또는 짝수 워드 라인들에 접속된 메모리 셀들에 대해 수행될 수 있다. 감지 회로는 접속된 비트 라인 내의 전도 전류가 미리 결정된 임계 레벨 초과인지 또는 미만인지를 결정함으로써 감지를 수행한다. 이것은 메모리 셀의 Vth가, 각각, 워드 라인 전압 미만인지 또는 초과인지를 표시한다.
감지 회로는 트랜지스터(55)(예를 들어, nMOS)에 접속된 실렉터(selector)(56) 또는 스위치를 포함할 수 있다. 트랜지스터(55)의 제어 게이트(58) 및 드레인(57)에서의 전압들에 기초하여, 트랜지스터는 패스 게이트로서 또는 비트 라인 클램프로서 동작할 수 있다. 제어 게이트에서의 전압이 드레인 상의 전압보다 충분히 높을 때, 트랜지스터는 드레인에서의 전압을 트랜지스터의 소스(59)에서의 비트 라인(BL)에 패스하기 위한 패스 게이트로서 동작한다. 예를 들어, 비선택된 NAND 스트링을 프리-차지하고 금지할 때 1-2V와 같은 프로그램-금지 전압이 패스될 수 있다. 또는, 선택된 NAND 스트링에서의 프로그래밍을 허용하기 위해 0V와 같은 프로그램-인에이블 전압이 패스될 수 있다. 실렉터(56)는 전원 전압 Vdd, 예를 들어 3-4V를 트랜지스터(55)의 제어 게이트에 패스하여 그것이 패스 게이트로서 동작하게 할 수 있다.
제어 게이트에서의 전압이 드레인 상의 전압보다 낮을 때, 트랜지스터(55)는 비트 라인 전압을 Vcg-Vth에 설정하거나 클램핑하기 위한 소스-팔로워(source-follower)로서 동작하며, 여기서 Vcg는 제어 게이트(58) 상의 전압이고, Vth, 예컨대 0.7V는 트랜지스터(55)의 임계 전압이다. 이것은 소스 라인이 0V에 있음을 가정한다. Vcelsrc가 0이 아닌 경우, 비트 라인 전압은 Vcg-Vcelsrc-Vth에 클램핑된다. 그에 따라 트랜지스터는 때때로 비트 라인 클램프(BLC) 트랜지스터로 지칭되고, 제어 게이트(58) 상의 전압 Vcg는 비트 라인 클램프 전압 Vblc로 지칭된다. 이러한 모드는 판독 및 검증 동작들과 같은 감지 동작들 동안 사용될 수 있다. 이에 따라 비트 라인 전압은 실렉터(56)에 의해 출력된 전압에 기초하여 트랜지스터(55)에 의해 설정된다. 예를 들어, 실렉터(56)는 Vbl_sense+Vth, 예컨대 1.5V를 트랜지스터(55)의 제어 게이트에 패스하여 비트 라인 상에서 Vbl_sense, 예컨대 0.8V를 제공할 수 있다. Vbl 실렉터(173)는, 트랜지스터(55) 상의 제어 게이트 전압보다 높은, Vdd와 같은 상대적으로 높은 전압을 드레인(57)에 패스하여, 감지 동작들 동안 소스-팔로워 모드를 제공할 수 있다. Vbl은 비트 라인 전압을 지칭한다.
Vbl 실렉터(173)는 다수의 전압 신호들 중 하나를 패스할 수 있다. 예를 들어, Vbl 실렉터는 프로그램 루프 동안 초기 전압, 예를 들어 0V로부터 비선택된 NAND 스트링의 각자의 비트 라인들에 대한 프로그램 금지 전압, 예를 들어 Vbl_unsel로 증가하는 프로그램-금지 전압 신호를 패스할 수 있다. Vbl 실렉터(173)는 프로그램 루프 동안 선택된 NAND 스트링들의 각자의 비트 라인들에 대한 0V와 같은 프로그램-인에이블 전압 신호를 패스할 수 있다. Vbl 실렉터는 예를 들어 프로세서(192)로부터의 커맨드들에 기초하여 도 3에서의 BL 전압 구동기(340)로부터 전압 신호를 선택할 수 있다.
하나의 접근법에서, 각각의 감지 회로의 실렉터(56)는 다른 감지 회로들의 실렉터들과는 개별적으로 제어될 수 있다. 각각의 감지 회로의 Vbl 실렉터(173)는 또한 다른 감지 회로들의 Vbl 실렉터들과는 개별적으로 제어될 수 있다.
감지 동안, 감지 노드(171)는 3V와 같은 초기 전압 Vsense_init까지 충전된다. 이어서 감지 노드는 트랜지스터(55)를 통해 비트 라인에 패스되고, 감지 노드의 레벨은 메모리 셀이 전도성 상태에 있는지 또는 비전도성 상태에 있는지를 결정하는 데 사용된다. 상대적으로 높은 또는 낮은 레벨은 메모리 셀이, 각각, 0 또는 1에 의해 표현되는 바와 같은, 각각, 비전도 또는 전도 상태에 있다는 것을 나타낸다.
특히, 비교 회로(175)는 감지 시간에 감지 노드 전압을 트립 전압(trip voltage)과 비교함으로써 감쇠의 양을 결정한다. 감지 노드 전압이 트립 전압 Vtrip 미만으로 감쇠하는 경우, 메모리 셀은 전도성 상태에 있고 그의 Vth는 검증 전압 이하이다. 감지 노드 전압이 Vtrip 미만으로 감쇠하지 않는 경우, 메모리 셀은 비전도성 상태에 있고 그의 Vth는 검증 전압 초과이다. 감지 노드 래치(172)는, 예를 들어, 메모리 셀이, 각각, 전도성 상태에 있는지 또는 비전도성 상태에 있는지에 기초하여 비교 회로(175)에 의해 0 또는 1로 설정된다. 감지 노드 래치에서의 데이터는, 프로세서(192)에 의해 판독되고 트립 래치(174)를 업데이트하는 데 사용되는 비트일 수 있다. 후속하여, 다음 프로그램 루프에 대해, 트립 래치에서의 비트는 메모리 셀 및 NAND 스트링이 프로그램 루프에서의 프로그래밍을 위해 선택되는지 또는 선택되지 않는지를 결정하기 위해, 그리고 그에 의해, 각각, 적절한 인에이블 또는 금지 비트 라인 전압을 비트 라인에 패스하기 위해, 래치들(194-197)에서의 할당된 데이터 상태와 함께, 프로세서에 의해 사용될 수 있다. 래치들(194-197)은 데이터 래치들 또는 사용자 데이터 래치들인 것으로 간주될 수 있는데, 왜냐하면 그들이 메모리 셀들에 프로그래밍될 데이터를 저장하기 때문이다.
관리 회로(190)는 프로세서(192), 각각, 감지 회로들(60-63)을 위한 데이터 래치들(194-197)의 4개의 예시적인 세트들, 및 데이터 래치들의 세트들과 데이터 버스(120) 사이에 결합된 I/O 인터페이스(196)를 포함한다. 예를 들어 개별 래치들(LP, MP 및 UP)을 포함하는, 3개의 데이터 래치들의 하나의 세트가 각각의 감지 회로에 대해 제공될 수 있다. 메모리 셀들의 세트가 셀당 3 비트 모드에 있을 때, LP는 데이터의 하부 페이지에 대한 비트를 저장하고, MP는 데이터의 중간 페이지에 대한 비트를 저장하고, UP는 데이터의 상부 페이지에 대한 비트를 저장한다. 몇몇 경우들에서, 상이한 수의 데이터 래치들이 사용될 수 있다.
프로그램 동작의 시작에서, 데이터 래치들은 각각의 메모리 셀의 할당된 데이터 상태를 식별한다. 메모리 셀이 프로그래밍을 완료할 때, 그의 연관된 데이터 래치들은, 그것이 프로그램 동작의 임의의 후속 프로그램 루프들에서 추가로 프로그래밍하는 것이 금지되도록, 소거된 상태를 식별하도록 설정될 수 있다.
프로세서(192)는, 예컨대 감지된 메모리 셀에 저장된 데이터를 결정하고 결정된 데이터를 데이터 래치들의 세트에 저장하기 위해, 계산들을 수행한다. 데이터 래치들(194-197)의 각각의 세트는 판독 동작 동안 프로세서(192)에 의해 결정된 데이터 비트들을 저장하는 데, 그리고 메모리에 프로그래밍되도록 의도되는 기입 데이터를 나타내는, 프로그래밍 동작 동안 데이터 버스(120)로부터 임포트된 데이터 비트들을 저장하는 데 사용된다. I/O 인터페이스(196)는 데이터 래치들(194-197)과 데이터 버스(120) 사이의 인터페이스를 제공한다.
판독 동안, 시스템의 동작은 어드레싱된 메모리 셀에 대한 상이한 제어 게이트 전압들의 공급을 제어하는 상태 머신(112)의 제어하에서 이루어진다. 그것이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응하는 다양한 미리 정의된 제어 게이트 전압들을 통해 진행되기 때문에, 감지 회로는 이러한 전압들 중 하나에서 트리핑할 수 있고, 대응하는 출력이 데이터 버스(176)를 통해 감지 회로로부터 프로세서(192)로 제공될 것이다. 그 시점에, 프로세서(192)는 감지 회로의 트리핑 이벤트(들) 및 입력 라인들(193)을 통한 상태 머신으로부터의 인가된 제어 게이트 전압에 관한 정보의 고려에 의해 결과적인 메모리 상태를 결정한다. 이어서 그것은 메모리 상태에 대한 이진 인코딩을 계산하고, 결과적인 데이터 비트들을 데이터 래치들(194-197)에 저장한다.
몇몇 구현예들은 다수의 프로세서들(192)을 포함할 수 있다. 일 실시예에서, 각각의 프로세서(192)는 출력 라인(도시되지 않음)을 포함하여, 출력 라인들 각각이 와이어드(wired)-OR 접속으로 접속되게 할 것이다. 와이어드 OR 접속 또는 라인이 노드에서 다수의 와이어들을 함께 접속함으로써 제공될 수 있으며, 여기서 각각의 와이어는 각자의 프로세서로부터의 하이 또는 로우 입력 신호를 운반하고, 노드의 출력은 입력 신호들 중 임의의 것이 하이인 경우 하이이다. 몇몇 실시예들에서, 출력 라인들은 와이어드-OR 라인에 접속되기 전에 반전된다. 이러한 구성은 프로그래밍 프로세스가 완료된 때의 프로그램 검증 테스트 동안의 신속한 결정을 가능하게 하는데, 왜냐하면 와이어드-OR을 수신하는 상태 머신이 프로그래밍되는 모든 비트들이 원하는 레벨에 도달한 때를 결정할 수 있기 때문이다. 예를 들어, 각각의 비트가 그의 원하는 레벨에 도달했을 때, 그 비트에 대한 로직 0이 와이어드-OR 라인에 전송될 것이다(또는 데이터 1이 반전된다). 모든 비트들이 데이터 0(또는 반전된 데이터 1)을 출력할 때, 상태 머신은 프로그래밍 프로세스를 종료시키는 것을 알고 있다. 각각의 프로세서가 8개의 감지 회로들과 통신하기 때문에, 상태 머신은 와이어드-OR 라인을 8회 판독할 필요가 있거나, 상태 머신이 와이어드-OR 라인을 1회만 판독하면 되도록 연관된 비트 라인들의 결과들을 누산하기 위해 로직이 프로세서(192)에 추가된다. 유사하게, 로직 레벨들을 올바르게 선택함으로써, 글로벌 상태 머신은 제1 비트가 그의 상태를 변경하는 때를 검출하고 그에 맞춰 알고리즘들을 변경할 수 있다.
메모리 셀들에 대한 프로그램 또는 검증 동작들 동안, 프로그래밍될 데이터(기입 데이터)는 데이터 버스(120)로부터 데이터 래치들(194-197)의 세트에 저장된다. 리프로그래밍(reprogramming) 동안, 메모리 셀의 데이터 래치들의 각자의 세트는 프로그램 펄스 크기에 기초하여 리프로그래밍을 위해 메모리 셀을 언제 인에이블시킬지를 표시하는 데이터를 저장할 수 있다.
프로그램 동작은, 상태 머신의 제어하에서, 일련의 프로그래밍 전압 펄스들을 어드레싱된 메모리 셀들의 제어 게이트들에 인가한다. 각각의 전압 펄스는 증분 스텝 펄스 프로그래밍(incremental step pulse programming)으로 지칭되는 프로세스에서 스텝 크기만큼 이전의 프로그램 펄스로부터 크기가 증가될 수 있다. 각각의 프로그램 전압 다음에, 메모리 셀들이 원하는 메모리 상태로 프로그래밍되었는지를 결정하는 검증 동작이 뒤따른다. 몇몇 경우에, 프로세서(192)는 원하는 메모리 상태에 대한 재판독된 메모리 상태를 모니터링한다. 이들 2개가 일치할 때, 프로세서(192)는, 예컨대 그의 래치들을 업데이트함으로써, 비트 라인을 프로그램 금지 모드에 설정한다. 이것은 비트 라인에 결합된 메모리 셀의 제어 게이트에 추가적인 프로그램 펄스들이 인가될지라도 그 메모리 셀의 추가의 프로그래밍을 금지한다.
데이터 래치들(194-197)의 각각의 세트는 각각의 감지 회로에 대한 데이터 래치들의 스택으로서 구현될 수 있다. 몇몇 구현예들에서, 데이터 래치들은 그에 저장된 병렬 데이터가 데이터 버스(120)에 대한 직렬 데이터로 변환되도록, 그리고 그 반대로 되도록 시프트 레지스터로서 구현된다. 메모리 셀들의 판독/기입 블록에 대응하는 데이터 래치들 모두는 데이터의 블록이 직렬 전송에 의해 입력되거나 출력될 수 있도록 블록 시프트 레지스터를 형성하기 위해 함께 연결될 수 있다. 특히, 판독/기입 회로들의 뱅크는 그의 데이터 래치들의 세트 각각이 마치 그들이 전체 판독/기입 블록에 대한 시프트 레지스터의 일부인 것처럼 순차적으로 데이터 버스 안으로 또는 밖으로 데이터를 시프트하도록 적응된다.
도 3은 메모리 셀들의 블록들에 전압들을 제공하기 위한 도 1a의 전력 제어 회로(115)의 예시적인 구현예를 도시한다. 도시된 회로부는, 하나의 접근법에서, 다이의 각각의 평면에 대해 반복될 수 있다. 이 예에서, 메모리 구조(126)는, 도 4와 일치하는, 하나의 평면(P0) 내의, 4개의 블록(B0-0 내지 B0-3)의 세트, 및 다른 평면(P1) 내의, 4개의 블록(B1-0 내지 B1-3)의 다른 세트를 포함한다. 일반적으로, 블록들은 하나 이상의 평면들 내에 있을 수 있다. 도 1a의 로우 디코더(124)는 패스 트랜지스터들(322)을 통해 각각의 블록의 워드 라인들 및 선택 게이트 제어 라인들에 전압들을 제공한다. 하나의 접근법에서, 각각의 블록에 대해 별개의 로우 디코더가 제공된다. 로우 디코더는 블록의 일측에 제공될 수 있다. 로우 디코더는 블록들을 로우 디코더에 접속하는 패스 트랜지스터들에 제어 신호를 제공한다. 하나의 접근법에서, 블록들의 각각의 세트의 패스 트랜지스터들은 공통 제어 게이트 전압에 의해 제어된다. 이에 따라, 블록의 세트에 대한 패스 트랜지스터들은 주어진 시간에 모두 온(on) 또는 오프(off)이다. 패스 트랜지스터들이 온인 경우, 로우 디코더로부터의 전압은 각자의 제어 게이트 라인들 또는 워드 라인들에 제공된다. 패스 트랜지스터들이 오프인 경우, 로우 디코더는 각자의 제어 게이트 라인들 또는 워드 라인들에서 전압이 플로팅되도록 각자의 제어 게이트 라인들 또는 워드 라인들로부터 접속해제된다.
예를 들어, 제어 게이트 라인(312)이 패스 트랜지스터들(313-316)의 세트들에 접속되고, 이들은 결국, 각각, B1-0 내지 B1-3의 제어 게이트 라인들에 접속된다. 제어 게이트 라인(317)이 패스 트랜지스터들(318-321)의 세트들에 접속되고, 이들은 결국, 각각, B0-0 내지 B0-3의 제어 게이트 라인들에 접속된다.
전형적으로, 프로그램 또는 판독 동작들은 블록에서 한 번에 하나의 선택된 서브-블록에 대해 수행된다. 소거 동작이 선택된 블록 또는 서브-블록에 대해 수행될 수 있다. 로우 디코더는 글로벌 제어 라인들(302)을 로컬 제어 라인들(303)에 접속할 수 있다. 제어 라인들은 전도성 경로들을 나타낸다. 전압들이 다수의 전압 구동기들로부터 글로벌 제어 라인들 상에 제공된다. 전압 구동기들 중 일부는 글로벌 제어 라인들에 접속되는 스위치들(350)에 전압들을 제공할 수 있다. 패스 트랜지스터들(324)은 전압 구동기들로부터 스위치들(350)로 전압들을 패스하도록 제어된다.
패스 트랜지스터들에 접속되는 다수의 전압 구동기들이 제공될 수 있다. 예를 들어, 선택된 데이터 워드 라인 구동기, WL_sel 구동기(347)는 프로그램 또는 판독 동작 동안 선택되는 데이터 워드 라인 상에 전압 신호를 제공한다. WL_unsel 구동기(348)는 비선택된 데이터 워드 라인들 상에 전압 신호를 제공한다. 더미 워드 라인들을 위한 다수의 구동기들이 또한 제공될 수 있다. 예를 들어, 각각, WLDD1, WLDD2, WLDS1, WLDS2, WLIFDU 및 WLIFDL 구동기들(349a-349f)은, 각각, 제1 드레인측 더미 워드 라인(WLDD1), 제2 드레인측 더미 워드 라인(WLDD2), 제1 소스측 더미 워드 라인(WLDS1), 제2 소스측 더미 워드 라인(WLDS2), 상부 인터페이스 더미 워드 라인(WLIFDU) 및 하부 인터페이스 더미 워드 라인(WLIFDL) 상에 전압 신호를 제공한다. 도 6a 및 도 6b를 참조한다. 이것은 일례인데, 왜냐하면 다른 예들이 가능하기 때문이다. 이 예에서, 2개의 드레인측 더미 워드 라인들 및 2개의 소스측 더미 워드 라인들과, 2개의 인터페이스 더미 워드 라인들이 있으며, 여기서 각각의 더미 워드 라인은 독립적인 전압 신호를 수신할 수 있다. 다른 접근법에서, 다수의 드레인측 또는 소스측 더미 워드 라인들이 그들이 공통 전압 신호를 수신하도록 접속된 그들의 제어 게이트들을 갖는다.
전압 구동기들은 또한, 일례에서, 블록 내의 상이한 서브-블록들에 공통인 SGS 구동기(345)를 포함할 수 있다. 이 구동기는 SGS 트랜지스터들(소스측 선택 게이트 트랜지스터들)의 제어 게이트들에 접속된 제어 라인에 전압 신호를 제공한다. 다른 옵션에서, 각각의 서브-블록에 대해 별개의 SGS 구동기가 제공된다.
전압 구동기들은 또한 동작에 관련된 블록의 선택된 서브-블록의 SGD 트랜지스터들에 대한 SGD_sel 구동기(346), 및 블록의 비선택된 서브-블록들의 SGD 트랜지스터들에 대한 SGD_unsel 구동기(346a)를 포함할 수 있다. 다른 옵션에서, 각각의 서브-블록에 대해 별개의 SGD 구동기가 제공된다. SGD 구동기들은 SGD 트랜지스터(드레인측 선택 게이트 트랜지스터)의 제어 게이트들에 접속된 제어 라인에 전압을 제공한다.
로우 디코더를 포함한, 다양한 컴포넌트들은 본 명세서에 설명된 기능들을 수행하기 위해 상태 머신(112) 또는 제어기(122)와 같은 제어기로부터 커맨드들을 수신할 수 있다.
p-웰 전압 구동기(330)는, 예를 들어 전도성 경로(682)를 통해, p-웰 영역(612) 내의 p+ 콘택(612b)에 전압 Vp-well을 제공한다. 도 5a를 참조한다. 하나의 접근법에서, p-웰 영역은 블록들의 세트에 공통이다. 비트 라인들(342)의 세트가 또한 블록들에 의해 공유된다. CELSRC 구동기(331)로 지칭되는, 소스 라인 전압 구동기가 NAND 스트링의 소스 단부에 전압 Vcelsrc를 제공한다. 예를 들어, Vcelsrc는, 예컨대 도 5a에서의 로컬 상호접속부(651)를 통해, p-웰 영역 내의 n+ 콘택(612c)에 제공될 수 있다.
비트 라인(BL) 전압 구동기들(340)은 비트 라인들(342)에 전압들을 제공하는 전압 소스들을 포함한다. 감지를 위한 비트 라인 전압은, 예를 들어, 0.5V일 수 있다.
도 4는 도 1a와 일치하는, 각자의 평면들(P0 및 P1)에서 블록들이 제공되는 예시적인 메모리 다이(400)의 사시도이다. 메모리 다이는 기판(611), 메모리 셀들의 블록들이 형성된 중간 영역(402), 및 하나 이상의 상부 금속 층들이 예를 들어 비트 라인들을 형성하도록 패턴화된 상부 영역(403)을 포함한다. 평면들(P0 및 P1)은 기판(611)에 형성된 각자의 격리 영역들을 나타낸다. 게다가, B0-0 내지 B0-n-1로 라벨링된, n개의 블록들의 제1 블록 시퀀스(405)가 P0에 형성되고, B1-0 내지 Bl-n-1로 라벨링된, n개의 블록들의 제2 블록 시퀀스(415)가 P1에 형성된다. 각각의 평면은 도 1a의 로우 디코더(124), 판독/기입 회로들(128), 및 컬럼 디코더(132)와 같은, 연관된 로우 및 컬럼 제어 회로부를 가질 수 있다.
다이의 주변 영역에 위치될 수 있는 제어 회로부(110)는, 하나의 접근법에서, 평면들 사이에서 공유될 수 있다. 각각의 평면은 비트 라인들의 별개의 세트를 가질 수 있다.
다수의 평면들에 메모리 셀들의 블록들을 제공함으로써, 병렬 동작들이 평면들에서 수행될 수 있다. 예를 들어, 상이한 평면들 내의 블록들이 동시에 소거될 수 있다.
기판(611)은 또한 블록들 아래의 회로부, 및 회로부의 신호들을 운반하기 위한 전도성 경로들로 패턴화된 하나 이상의 하부 금속 층들을 지지할 수 있다. 도 22에서의 커맨드들은 예로서 평면들(P0 및 P1)에서의 소거 동작들에 대한 통과/실패 상태를 제공한다.
이 예에서, 메모리 셀들은 블록들 내의 수직 NAND 스트링들로 형성된다. 각각의 블록은 메모리 셀들의 적층된 영역을 포함하며, 여기서 스택의 교번하는 레벨들은 워드 라인들을 나타낸다. 하나의 가능한 접근법에서, 각각의 블록은 서로 반대편에 있는 티어를 이룬 측부들을 가지며, 그로부터 수직 콘택들이 상부 금속 층까지 상향으로 연장되어 전도성 경로들에 대한 접속부들을 형성한다. 2개의 평면이 예로서 도시되지만, 다른 예들은 4개 이상의 평면을 사용할 수 있다. 다이당 하나의 평면이 또한 가능하다.
위의 예는 수직으로 연장되는 NAND 스트링들을 갖는 3D 메모리 디바이스에 관한 것이지만, 본 명세서에서 제공되는 기술들은 또한 NAND 스트링들이 기판 상에서 수평으로 연장되는 2D 메모리 디바이스에 적용가능하다.
도 5는 도 1a의 메모리 구조(126) 내의 예시적인 트랜지스터(520)를 도시한다. 트랜지스터는 제어 게이트(CG), 드레인(D), 소스(S) 및 채널(CH)을 포함하며, 예를 들어 메모리 셀 또는 선택 게이트 트랜지스터를 나타낼 수 있다. 트랜지스터의 드레인 단부는 선택적으로 NAND 스트링 내의 하나 이상의 다른 트랜지스터들을 통해 비트 라인(BL)에 접속되고, 트랜지스터의 소스 단부는 선택적으로 NAND 스트링 내의 하나 이상의 다른 트랜지스터들을 통해 소스 라인(SL)에 접속된다.
도 6a는 단일-티어 스택의, NAND 스트링들(700n 및 710n)을 포함하는, 도 4의 블록(B0-0)의 일부의 예시적인 단면도를 도시한다. 이 예에서, NAND 스트링들(700n 및 710n)은, 각각, 상이한 서브-블록들(SB0 및 SB1)에 있고, 공통 비트 라인(BL0)에 접속된다. 블록은 교번하는 전도성 층들(워드 라인 층들)과 유전체 층들의 스택(610)을 포함한다. 층들은 z 방향의 높이, y 방향의 폭, 및 x 방향의 길이를 갖는 직사각형 플레이트들일 수 있다.
스택은 하나의 티어를 포함하는 것으로서 도시되지만, 선택적으로 교번하는 전도성 층들과 유전체 층들의 하나 이상의 티어들을 포함할 수 있다. 스택은 교번하는 전도성 층들과 유전체 층들의 세트를 포함하며, 여기서 메모리 홀이 제조 프로세스에서 형성된다.
전도성 층들은 SGS, WLDS1, WLDS2, WL0-WL95, WLDD2, WLDD1 및 SGD(0)를 포함한다. 데이터 메모리 셀들의 제어 게이트들에 접속된 전도성 층들은 데이터 워드 라인들로 지칭된다. 제어기는 데이터 메모리 셀들을 사용자 데이터를 저장하기에 적격한 것으로 간주한다. 이 예에서, 스택은 96개의 데이터 워드 라인들(WL0-WL95)을 포함한다. 데이터 워드 라인들은 유전체 층들에 의해 분리된다. DL은 예시적인 유전체 층이다.
더미 메모리 셀들의 제어 게이트들에 접속된 전도성 층들은 더미 워드 라인들로 지칭된다. 더미 메모리 셀들은 데이터 메모리 셀들과 동일한 구성을 가질 수 있지만, 제어기에 의해, 사용자 데이터를 포함한 임의의 유형의 데이터를 저장하기에 부적격한 것으로 간주된다. 더미 메모리 셀들은 예를 들어 채널 전압에 있어서의 점진적 전이를 제공하기 위한 버퍼 영역을 제공할 수 있다. 이것은 데이터 메모리 셀들의 교란들을 방지하는 것을 돕는다. 하나 이상의 더미 메모리 셀들이 메모리 셀들의 NAND 스트링의 드레인 및/또는 소스 단부들에서 제공될 수 있다. 멀티-티어 스택에서, 더미 메모리 셀들은 인터페이스에 인접하게, 인터페이스 위에, 그리고 인터페이스 아래에 제공될 수 있다. 예를 들어, 도 6b, 및 상부 및 하부 인터페이스 더미 워드 라인들, 각각, WLIFDU 및 WLIFDL을 참조한다.
소스측 선택 게이트 트랜지스터들(SGS 트랜지스터들) 및 드레인측 선택 게이트 트랜지스터들(SGD 트랜지스터들)의 제어 게이트들에 접속된 전도성 층들은, 각각, 소스측 및 드레인측 제어 라인들로 지칭된다. 프로그래밍, 소거 및 판독을 포함한 다양한 동작들 동안 적절한 바와 같이, SGD 트랜지스터는 NAND 스트링의 드레인 단부를 비트 라인에 전기적으로 접속하는 데 사용되고, SGS 트랜지스터는 NAND 스트링의 소스 단부를 소스 라인에 전기적으로 접속하는 데 사용된다.
스택의 상부(610t) 및 하부(610b)가 도시되어 있다. WL95는 최상부 데이터 워드 라인 또는 전도성 층이고, WL0은 최하부 데이터 워드 라인 또는 전도성 층이다.
NAND 스트링들은 스택 내에 메모리 홀들을 에칭하고, 이어서 메모리 홀들의 측벽들을 따라 재료들의 다수의 얇은 층들을 퇴적함으로써 형성된다. 메모리 셀들은 워드 라인들이 다수의 얇은 층들과 교차하는 영역에 형성되고, 선택 게이트 트랜지스터들은 SGS 및 SGD 제어 라인들이 다수의 얇은 층들과 교차하는 영역들에 형성된다. 예를 들어, 드레인측 선택 게이트 트랜지스터(716)는 SGD 제어 라인이 다수의 얇은 층들과 교차하는 곳에 형성되고, 소스측 선택 게이트 트랜지스터(701)는 SGS 제어 라인이 다수의 얇은 층들과 교차하는 곳에 형성되고, 최상부 데이터 메모리 셀(714)은 WL95 워드 라인이 다수의 얇은 층들과 교차하는 곳에 형성되고, 최하부 데이터 메모리 셀(703)은 WL0 워드 라인이 다수의 얇은 층들과 교차하는 곳에 형성된다.
다수의 얇은 층들은 환형 층들을 형성할 수 있고, 예를 들어 원자층 퇴적을 사용하여 퇴적될 수 있다. 예를 들어, 층들은 차단 산화물 층(663), 전하-트래핑 층(664) 또는 막, 예컨대 질화 규소(Si3N4) 또는 다른 질화물, 터널링 층(665)(예를 들어, 게이트 산화물) 및 채널(660)(예를 들어, 폴리실리콘을 포함함)을 포함할 수 있다. 유전체 코어(666)(예를 들어, 이산화 규소를 포함함)가 또한 제공될 수 있다. 워드 라인 또는 제어 라인은 텅스텐과 같은 금속을 포함할 수 있다. 이 예에서, 층들 모두가 메모리 홀 내에 제공된다. 다른 접근법들에서, 층들 중 일부가 워드 라인 또는 제어 라인 층에 제공될 수 있다. 다수의 얇은 층들은 NAND 스트링의 원주형(columnar) 활성 영역(AA)을 형성한다.
스택은 기판(611) 상에 형성된다. 하나의 접근법에서, 기판은 NAND 스트링들의 소스 단부들에 접속된 p-웰 영역(611a)(도 3을 또한 참조)을 포함한다. p-웰 영역은 소스측 선택 게이트 트랜지스터들에 인접하게 상향으로 연장되는 에피택셜 영역들(612)을 포함할 수 있다. p-웰 영역은 소스 라인 전압을 수신하기 위해 로컬 상호접속부(651)에 접속된 n+ 콘택(612c), 및 p-well 전압을 수신하기 위해 전도성 경로(682)에 접속된 p+ 콘택(612b)을 포함할 수 있다. 로컬 상호접속부(651)는 인접한 워드 라인들의 금속과의 전도를 방지하기 위해 절연 재료(651a)에 의해 둘러싸인 금속과 같은 전도성 재료(651b)를 포함할 수 있다. p-웰 영역은 n-웰(613)에 형성되며, 이 n-웰(613)은 결국, 하나의 가능한 구현예에서, 기판의 p형 반도체 영역(614)에 형성된다.
NAND 스트링(700n)은 p-웰에 접속된, 스택(610)의 하부(610b)에 있는 소스 단부(700s)를 갖는다. NAND 스트링(700n)은 또한 n형 재료를 포함하는 비트 라인 콘택(680)을 통해 비트 라인(BL0)에 접속된, 스택의 상부(610t)에 있는 드레인 단부(700d)를 갖는다.
NAND 스트링들은 플로팅 바디 채널을 갖는 것으로 간주될 수 있는데, 왜냐하면 채널의 길이가 기판 상에 형성되지 않기 때문이다.
메모리 셀이 프로그래밍될 때, 전자들은 메모리 셀과 연관된 전하-트래핑 층의 일부분에 저장된다. 이러한 전자들은 채널로부터, 그리고 터널링 층을 통해 전하-트래핑 층 안으로 들어간다. 메모리 셀의 Vth는 저장된 전하의 양에 비례하여 증가된다. 소거 동작 동안, NAND 스트링의 채널들은 예컨대 로컬 상호접속부(651)를 통해 포지티브 소거 펄스를 기판에 인가함으로써 충전되어, 전자들이 전하 트래핑 층으로부터 채널로 복귀하게 한다.
이 예에서, SGS 트랜지스터들은 다수의 얇은 층들(660, 663, 664 및 665)을 포함하지 않는다. 그 결과, Vth 시프트의 가능성이 감소된다. 본 명세서에서 논의되는 바와 같은 검증 동작들은, 하나의 접근법에서, SGS 트랜지스터들에 대해 생략될 수 있다. 다른 가능한 접근법에서, 본 명세서에서 논의되는 바와 같은 검증 동작들은 SGS 트랜지스터들에 대해 포함될 수 있다.
도 6b는 상부 티어(610-1) 및 하부 티어(610-2)를 포함하는 2-티어 스택의, NAND 스트링들(700n 및 710n)을 포함하는, 도 4의 블록(B0-0)의 일부의 예시적인 단면도를 도시한다. 상대적으로 좁은 메모리 홀 폭을 유지하면서 상대적으로 높은 스택을 형성하기 위해 2-티어 다른 멀티-티어 스택이 사용될 수 있다. 하부 티어의 층들이 형성된 후에, 메모리 홀 부분들이 하부 티어 내에 형성된다. 후속하여, 상부 티어의 층들이 형성된 후에, 메모리 홀 부분들이, 스택의 하부로부터 상부까지의 연속적인 메모리 홀들을 형성하도록 하부 티어 내의 메모리 홀 부분들과 정렬되어, 상부 티어 내에 형성된다. 결과적인 메모리 홀은 홀이 각각의 티어 내에 개별적으로보다는 스택의 상부로부터 하부까지 에칭된 경우에 그러할 것보다 더 좁다. 인터페이스(IF) 영역이 2개의 티어가 접속되는 곳에 생성된다. IF 영역은 전형적으로 다른 유전체 층들보다 두껍다. IF 영역의 존재로 인해, 인접한 워드 라인 층들은 프로그래밍 또는 소거에서의 어려움과 같은 에지 효과들을 겪는다. 그에 따라 이러한 인접한 워드 라인 층들은 더미 워드 라인들로서 설정될 수 있다.
도 7a는 도 4 및 도 6a와 일치하는 블록(B0-0) 내의 NAND 스트링들의 예시적인 도면을 도시한다. NAND 스트링들은 3D 구성에서 블록의 서브-블록들에 배열된다. 각각의 서브-블록은 다수의 NAND 스트링들을 포함하며, 여기서 하나의 예시적인 NAND 스트링이 도시되어 있다. 예를 들어, SB0, SB1, SB2 및 SB3은, 각각, 예시적인 NAND 스트링들(700n, 710n, 720n 및 730n)을 포함한다. NAND 스트링들은 도 6a와 일치하는 데이터 워드 라인들, 더미 워드 라인들, 및 선택 게이트 라인들을 갖는다. 각각의 서브-블록은, x 방향으로 연장되고 공통 SGD 라인 또는 제어 게이트 층을 갖는 NAND 스트링들의 세트를 포함한다. NAND 스트링들(700n, 710n, 720n 및 730n)은, 각각, 서브-블록들(SB0, SB1, SB2 및 SB3) 내에 있다. 블록의 프로그래밍은 워드 라인 프로그래밍 순서에 기초하여 발생할 수 있다. 하나의 옵션은 다음 워드 라인의 메모리 셀들을 프로그래밍하기 전에, 상이한 서브-블록들에 있는 워드 라인의 상이한 부분들 내의 메모리 셀들을, 한 번에 하나의 서브-블록씩, 프로그래밍하는 것이다. 예를 들어, 이것은 SB0, SB1, SB2 및 이어서 SB3에서 WL0을 프로그래밍하고, 이어서 SB0, SB1, SB2 및 이어서 SB3에서 WL1을 프로그래밍하고, 등등을 하는 것을 수반할 수 있다. 워드 라인 프로그래밍 순서는, 예를 들어, WL0, 소스 단부 워드 라인에서 시작하고 WL95, 드레인 단부 워드 라인에서 종료할 수 있다.
소거 동작에서, 부분 블록 소거가 또한 가능하지만, 전형적으로 전체 블록이 소거된다.
B0-0의 복수의 메모리 셀들은 NAND 스트링들로 배열되며, 여기서 각각의 NAND 스트링은 NAND 스트링의 길이를 따른 연속적인 전하 트래핑 층을 포함한다. NAND 스트링들(700n, 710n, 720n 및 730n)은, 각각, 채널들(700a, 710a, 720a 및 730a)을 갖는다. 게다가, NAND 스트링(700n)은 SGS 트랜지스터(701), 소스측 더미 메모리 셀들(702 및 703), 데이터 메모리 셀들(704-713), 드레인측 더미 메모리 셀들(714 및 715), 및 SGD 트랜지스터(716)를 포함한다. NAND 스트링(710n)은 SGS 트랜지스터(721), 소스측 더미 메모리 셀들(722 및 723), 데이터 메모리 셀들(724-733), 드레인측 더미 메모리 셀들(734 및 735), 및 SGD 트랜지스터(736)를 포함한다. NAND 스트링(720n)은 SGS 트랜지스터(741), 소스측 더미 메모리 셀들(742 및 743), 데이터 메모리 셀들(744-753), 드레인측 더미 메모리 셀들(754 및 755), 및 SGD 트랜지스터(756)를 포함한다. NAND 스트링(730n)은 SGS 트랜지스터(761), 소스측 더미 메모리 셀들(762 및 763), 데이터 메모리 셀들(764-773), 드레인측 더미 메모리 셀(774 및 775), 및 SGD 트랜지스터(776)를 포함한다.
이러한 예는 각각의 NAND 스트링의 드레인 단부에 있는 하나의 SGD 트랜지스터, 및 각각의 NAND 스트링의 소스 단부에 있는 하나의 SGS 트랜지스터를 도시하지만, 다수의 SGS 및/또는 SGD 트랜지스터들이 각각의 NAND 스트링에 제공될 수 있다. 하나의 접근법에서, NAND 스트링 내의 다수의 SGD 트랜지스터들은 공통 전압 신호에 의해 구동되도록 접속된 그들의 제어 게이트들을 갖는다. 유사하게 NAND 스트링 내의 다수의 SGS 트랜지스터들은 접속된 그들의 제어 게이트들을 가질 수 있다. SB0, SB1, SB2 및 SB3 내의 SGD 트랜지스터들은, 하나의 접근법에서, 각각, 별개의 제어 라인들(SGD(0), SGD(1), SGD(2) SGD(3))에 의해 구동될 수 있다.
도 7b는 각자의 NAND 스트링들, 비트 라인들 및 감지 회로들을 갖는, 도 7a의 블록(B0-0)의 예시적인 평면도를 도시한다. 도면은 x-y 평면에 있다. 각각의 원은 NAND 스트링을 나타낸다. 이 예에서, 서브-블록당 16개의 NAND 스트링들이 도시되어 있다. SB0은 도 7a의 NAND 스트링(700n) 및 추가적인 NAND 스트링들(700n1-700n15)을 포함한다. SB1은 도 7a의 NAND 스트링(710n) 및 추가적인 NAND 스트링들(710n1-710n15)을 포함한다. SB2는 도 7a의 NAND 스트링(720n) 및 추가적인 NAND 스트링들(720n1-720n15)을 포함한다. SB3은 도 7a의 NAND 스트링(730n) 및 추가적인 NAND 스트링들(730n1-730n15)을 포함한다.
비트 라인들(BL0-BL15)의 세트가 NAND 스트링들에 접속된다. 각각의 비트 라인은 각각의 서브-블록 내의 하나의 NAND 스트링을 포함한, NAND 스트링들의 각자의 세트에 접속된다. 예를 들어, BL0은 NAND 스트링들(799)의 세트 내의 NAND 스트링들(700n, 710n, 720n 및 730n)에 접속되고, BL1은 NAND 스트링들(700n1, 710n1, 720n1 및 730n1)에 접속되고, 등등이다. 각각의 비트 라인은 또한 도 2의 감지 회로들(60-63)과 일치하는, 각자의 감지 회로에 접속된다. 예를 들어, BL0-BL15는, 각각, 감지 회로들(SC0-SC15)에 접속된다.
소거 동작에서의 검증 테스트에서, 검증 전압(VvEr)이 워드 라인들에 인가된다. 도 8을 참조한다. 동시에, 각각의 감지 회로는 비트 라인에 접속된 각자의 NAND 스트링들에서의 전류들의 합에 기초하여 각자의 비트 라인 상의 전류를 감지한다. 예를 들어, SC0은 NAND 스트링들(700n, 710n, 720n 및 730n)에서의 전류들에 기초하여 BL0 상의 전류를 감지할 수 있다. 이에 따라, 검증 테스트는 각각의 비트 라인에 접속된 NAND 스트링들의 세트에서의 전류를 감지하는 것을 수반할 수 있다. 전류가 지정된 레벨을 초과하는 경우, 예컨대 NAND 스트링들의 세트 내의 메모리 셀들의 임계 전압들이 검증 전압 미만인 경우, NAND 스트링들의 세트는 검증 테스트를 통과한다. NAND 스트링들의 세트의 전부 또는 거의 전부가 검증 테스트를 통과하는 경우 블록은 검증 테스트를 통과한다. 다시 말해서, 블록의 NAND 스트링 세트들 중 어느 것도 검증 테스트에 실패하지 않거나 그 세트들의 지정된 부분 이하가 검증 테스트에 실패하는 경우, 블록은 검증 테스트를 통과한다. 다른 가능한 접근법에서, 감지는 각각의 비트 라인에 대해 한 번에 하나의 서브-블록씩 발생한다.
검증 전압이 워드 라인들에 인가될 때 NAND 스트링은 검증 테스트를 통과하거나 검증 테스트에 실패할 수 있다. NAND 스트링은 NAND 스트링에서의 전류가 상대적으로 낮아서 감지 노드 전압이 상대적으로 높을 때 검증 테스트에 실패한다. 실패는 Vth가 NAND 스트링 내의 하나 이상의 메모리 셀들에 대해 검증 전압보다 높다는 것을 표시한다. 대조적으로, NAND 스트링은 NAND 스트링에서의 전류가 상대적으로 높아서 감지 노드 전압이 상대적으로 낮을 때 검증 테스트를 통과한다. 통과는 Vth가 NAND 스트링들의 세트 내의 메모리 셀들 전부에 대해 검증 전압보다 낮다는 것을 표시한다. 도 9d 내지 도 9h에서의 검증 테스트들의 다양한 예들을 또한 참조한다.
예를 들어, 블록 또는 서브-블록 내의 모든 NAND 스트링들을 포함할 수 있는, NAND 스트링들의 세트는 NAND 스트링들의 전부 또는 거의 전부가 검증 테스트를 통과할 때 검증 테스트를 통과하는 것으로 간주될 수 있다. 예를 들어, NAND 스트링들 중 1-5% 이하가 검증 테스트에 실패할 때 통과가 발생할 수 있다. 실제로, 회로부가 검증 테스트를 통과하는 훨씬 더 많은 수의 NAND 스트링들을 카운트하기보다는 검증 테스트에 실패하는 NAND 스트링들의 수를 카운트하는 것이 더 간단하다.
도 8은 8-상태 메모리 디바이스 내의 데이터 메모리 셀들에 대한 임계 전압(Vth) 분포들을 도시한다. 8개의 데이터 상태, 또는 셀당 3 비트가 예로서 도시되어 있다. 본 명세서에서의 기술들은 셀당 하나 이상의 비트를 포함한 다른 모드들에 적용될 수 있다. 수직축은 메모리 셀들의 수를 대수 스케일(logarithmic scale)로 도시하고, 수평축은 임계 전압을 선형 스케일로 도시한다. Vth 분포들은 워드 라인에 접속된 메모리 셀들 또는 블록 내의 모든 메모리 셀들을 나타낼 수 있다. 블록을 소거한 후에, 소거된 상태를 나타내는, Vth 분포(800)가 획득된다. 소거 동작은 데이터 메모리 셀들의 전부 또는 거의 전부의 Vth가 검증 전압 VvEr 미만일 때 완료된다.
데이터 메모리 셀들에 대한 전통적인 소거-검증 테스트 동안, 상태 머신은 Vth>VvEr을 갖는 상부 테일 메모리 셀들의 수를 체크한다. 이러한 상부 테일은 영역(800a)에 의해 표현된다. '0' 셀들, 예를 들어 비전도성으로서 감지되는 메모리 셀들의 수가 미리 정의된 값보다 큰 경우, 다른 소거 펄스 및 소거-검증이 사용된다.
이어서 메모리 셀들은 프로그래밍 동작을 받는다. 메모리 셀들 각각은 할당된 데이터 상태를 가질 것이다. 메모리 셀들 중 일부는 소거된 상태에 할당되고, 프로그래밍되지 않는다. 메모리 셀들의 대부분은, 각각, Vth 분포들(801-807)에 의해 표현된 바와 같이, 이 예에서, A-F와 같은, 더 높은 상태들로 프로그래밍된다. 이러한 메모리 셀들은 VvA-VvG의 검증 전압들을 사용하여 검증 테스트들을 받는다.
도 9a는 정상 Vth 분포(810), 다운시프트된 Vth 분포(811), 및 업시프트된 Vth 분포(812)를 포함하는, 선택 게이트 트랜지스터들에 대한 예시적인 Vth 분포들을 도시한다. 선택 게이트 트랜지스터의 Vth는 전형적으로 트리밍으로 알려진 프로세스에서 제조 시에 설정된다. 그러나, Vth는 다양한 이유로 후속하여 시프트할 수 있다. 예를 들어, Vth는 전하-트래핑 층으로부터의 전하들의, 각각, 제거 또는 추가로 인해 의도하지 않게 감소하거나 증가할 수 있다. Vth 감소는 데이터 보유 손실인 반면 Vth 증가는 교란이다. Vth에 있어서의 시프트는 NAND 스트링 채널에 그리고 NAND 스트링 내의 다른 트랜지스터들에 인가된 전압들에 의해 야기될 수 있다. 시프트는 P-E 사이클들이 축적됨에 따라 악화될 수 있으며, 또한 온도와 같은 환경 요인들에 의해 야기될 수 있다.
Vsgd_low와 Vsgd_high의 경계 전압들 사이에서 연장되는 임계 전압들의 각자의 허용가능 범위가 정의될 수 있다. SGD 트랜지스터의 Vth가 너무 낮거나 높은 경우, 각각, 턴 오프 또는 온하는 것이 어려울 수 있다. 서브-블록 내의 SGD 트랜지스터들과 같은, SGD 트랜지스터들의 세트가 최소 허용가능 레벨 아래로 범위 밖에 있는지를 결정하기 위해, SGD 트랜지스터들은 그들의 제어 게이트들에 Vsgd_low를 인가하면서 검증될 수 있다. 이어서, 영역(811a)에 의해 표현된, 전도성 SGD 트랜지스터들이 범위 밖에 있는 것으로 식별될 수 있다. SGD 트랜지스터들의 세트가 최대 허용가능 레벨 위로 범위 밖에 있는지를 결정하기 위해, SGD 트랜지스터들은 그들의 제어 게이트들에 Vsgd_high를 인가하면서 검증될 수 있다. 이어서, 영역(812a)에 의해 표현된, 비전도성 SGD 트랜지스터들이 범위 밖에 있는 것으로 식별될 수 있다.
검증 동작이 SGS 트랜지스터들에 대해 수행되는 경우, 허용가능 임계 전압들의 별개의 범위가 정의될 수 있다.
SG 트랜지스터들 또는 더미 메모리 셀들의 상부 및 하부 테일들의 검출을 위해, 상태 머신은 사용되는 검증 동작들의 유형에 따라 '0' 셀들(상부 테일) 또는 '1' 셀들(하부 테일)을 체크할 수 있다. 이러한 검증 동작들은 데이터 메모리 셀들의 소거-검증 동작들에 보충적이다.
도 9b는 정상 Vth 분포(820), 다운시프트된 Vth 분포(821), 및 업시프트된 Vth 분포(822)를 포함하는, 더미 메모리 셀들에 대한 예시적인 Vth 분포들을 도시한다. SGD 트랜지스터들에서와 같이, 더미 메모리 셀의 Vth는 전형적으로 제조 시에 설정된다. 그러나, Vth는 다양한 이유로 후속하여 시프트할 수 있다.
Vdum_low와 Vdum_high의 경계 전압들 사이에 걸치는 임계 전압들의 각자의 허용가능 범위가 정의될 수 있다. Vth가 너무 낮거나 높은 경우, NAND 스트링 전류는 데이터 메모리 셀들을 감지할 때에 예상되는 것보다 낮거나 높을 것이다. 이것은 데이터 메모리 셀들의 프로그램-검증, 소거-검증 및 판독과 같은 동작들을 방해할 수 있다. 서브-블록 내의 더미 메모리 셀들과 같은, 더미 메모리 셀들의 세트가 최소 허용가능 레벨 아래로 범위 밖에 있는지를 결정하기 위해, 더미 메모리 셀들은 그들의 제어 게이트들에 Vdum_low를 인가하면서 검증될 수 있다. 이어서, 영역(821a)에 의해 표현된, 전도성 더미 메모리 셀들이 범위 밖에 있는 것으로 식별될 수 있다. 더미 메모리 셀들의 세트가 최대 허용가능 레벨 위로 범위 밖에 있는지를 결정하기 위해, SGD 트랜지스터들은 그들의 제어 게이트들에 Vdum_high를 인가하면서 검증될 수 있다. 이어서, 영역(822a)에 의해 표현된, 비전도성 더미 메모리 셀들이 범위 밖에 있는 것으로 식별될 수 있다.
이러한 예는 더미 메모리 셀들에 대한 허용가능 Vth 레벨들의 단일 범위를 도시한다. 다른 접근법에서, 별개의 범위가 각각의 더미 워드 라인, 예컨대 WLDS1, WLDS2, WLDD1, 및 WLDD2에 접속된 메모리 셀들에 대해 제공될 수 있다. 또는, 하나의 범위가 예컨대 WLDS1 및 WLDS2에 접속된 소스측 더미 메모리 셀들에 대해 정의될 수 있고, 다른 범위가 예컨대 WLDD1 및 WLDD2에 접속된 드레인측 더미 메모리 셀들에 대해 정의될 수 있다. 적용가능할 때, 다른 범위가 예컨대 WLIFDL 및 WLIFDU에 접속된 IF-인접 더미 메모리 셀들에 대해 정의될 수 있다.
다양한 기술들이 범위 밖의 더미 메모리 셀들 및/또는 선택 게이트(SG) 트랜지스터들을 검출하는 데 사용될 수 있다. 하나의 접근법에서, 검증 동작들이 데이터 메모리 셀들의 소거 동안 더미 메모리 셀들 및/또는 선택 게이트(SG) 트랜지스터들에 대해 수행된다. 예를 들어, 이러한 검증 동작들은 NAND 스트링들에 인가되는 소거 펄스들 사이에서 발생할 수 있다. 하나의 접근법에서, 이러한 검증 동작들은 데이터 메모리 셀들에 대한 검증 동작들과 동시에 발생한다. 이 접근법에서, 이러한 검증 동작들은 데이터 메모리 셀들에 대한 검증 동작들 대신에 발생한다. 다른 접근법에서, 이러한 검증 동작들은 데이터 메모리 셀들의 소거가 완료된 후에 발생한다. 이러한 접근법들의 조합들도 사용될 수 있다.
도 10은 소거 동작을, 범위 밖의 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들을 식별하고 리트리밍하기 위한 프로세스와 통합하는 제어기에서의 프로세스의 흐름도를 도시한다. 프로세스는 결함 있는 블록들이 최종 사용자의 경험을 방해함이 없이 식별 및 리트리밍될 수 있도록 블록이 소거된 상태에 있을 때 더미 메모리 셀들 및/또는 SG 트랜지스터들에서의 Vth 시프트들을 사전 대처적으로 식별한다.
단계 1000은 데이터 메모리 셀들의 세트에 대한 소거 동작 및 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 검증 동작을 수행하라는 하나 이상의 커맨드들을 발행하는 것을 포함한다. 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 검증 동작은, 더미 메모리 셀들 및/또는 SG 트랜지스터들이 범위 밖의 Vth를 갖는지를 결정하기 위해, 임계 전압들의 허용가능 범위의 적어도 하나의 경계 전압을 사용할 수 있다.
단계 1001은 소거 동작과 보충 검증 동작을 개별적으로 또는 적어도 부분적으로 동시에 수행하고, 통과/실패 상태들을 설정하는 것을 포함한다. 하나의 접근법에서, 제1 통과/실패 상태가 데이터 메모리 셀들에 대한 소거 검증에 대해 설정되고, 제2 통과/실패 상태가 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 소거 검증 동작에 대해 설정된다.
단계 1001과 관련하여, 단계 1001a는, 리트리밍에서의 사용을 위해, 범위 밖의 더미 메모리 셀들 및/또는 SG 트랜지스터들을 식별하는 데이터를 저장하는 것을 포함한다. 예를 들어, 제어기(122)는 데이터를 저장하기 위해 RAM(122b)을 사용할 수 있다. 다른 접근법에서, 메모리 셀들의 블록이 데이터를 저장하는 데 사용된다. 서브-블록 내의 각각의 NAND 스트링은 순차적으로 넘버링될 수 있으며, 따라서, 예를 들어, 범위 밖의 SGD 트랜지스터가 NAND 스트링 식별자와 서브-블록 식별자의 조합에 의해 표 또는 다른 데이터 구조에서 식별될 수 있다. 추가의 데이터 필드는 SGD 트랜지스터의 Vth가 최대 허용가능 Vth를 초과하는지 또는 최소 허용가능 Vth 미만인지를 표시할 수 있다. 도 24를 참조한다. 단계 1001b는 소거-검증 테스트가 허용가능 최대 수의 소거 루프들 내에서 통과되는 경우 소거 동작에 대해 통과 상태를 설정하는 것을 포함한다. 그렇지 않은 경우, 실패 상태가 데이터 메모리 셀들에 대한 소거 검증 동작에 대해 설정된다. 단계 1001c는 더미 메모리 셀들 및/또는 SG 트랜지스터들의 임계 전압들이 허용가능 범위 밖에 있지 않은 경우 그들에 대한 검증 동작에 대해 통과 상태를 설정하는 것을 포함한다. 그렇지 않은 경우, 실패 상태가 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 소거 검증 동작에 대해 설정된다.
단계 1002는 소거 동작의 상태를 체크하는 것을 포함하고, 단계 1003은 검증 동작의 상태를 체크하는 것을 포함한다. 단계 1004는, 단계들 1002 및 1003의 상태들에 기초하여, 블록을 양호 블록 풀에 할당할지, 잠재적 불량 블록 풀에 할당할지, 또는 불량 블록 풀에 할당할지를 결정하는 것을 포함한다. 단계 1005는, 양호 블록 풀에서, 블록이 사용자 데이터를 저장하는 데 이용가능하다는 것을 나타낸다. 양호 블록 풀은 범위 밖의 SG 트랜지스터들 및/또는 더미 메모리 셀들을 갖지 않는다.
단계 1006은, 잠재적 불량 블록 풀에서, 더미 메모리 셀들 및/또는 SG 트랜지스터들의 임계 전압들이, 잠재적 불량 블록들의 수가 임계치를 초과할 때 또는 다른 시간들에 리트리밍될 수 있다는 것을, 예를 들어 프로그래밍 및/또는 소거에 의해 조정될 수 있다는 것을 나타낸다. 리트리밍을 개시함이 없이 임계 수의 잠재적 불량 블록들이 유지될 수 있게 하는 블록 예산이 제공될 수 있다. 일단 잠재적 불량 블록들의 수가 예산을 초과하면, 사용불가능한 블록들의 수가 너무 높게 증가하지 않도록 리트리밍이 개시될 수 있다. 리트리밍은 단계들 1000-1004를 다시 수행함으로써 체크될 수 있다. 리트리밍 동작이 성공적인 경우, 블록은 단계 1005에서 양호 블록 풀로 반환된다. 리트리밍 동작이 실패하는 경우, 블록은 단계 1007에서 불량 블록 풀에 할당된다. 또한 도 23을 참조한다. 단계 1007은, 불량 블록 풀에서, 블록들이 추가의 사용으로부터 영구적으로 퇴출된다는 것을 나타낸다. 잠재적 불량 블록 풀 또는 불량 블록 풀에 유지되는 블록들은 결함이 있으며, 사용자 데이터를 저장하는 데 현재 이용가능하지 않다.
하나의 접근법에서, 제어 회로는 소거 동작 및 검증 동작의 상태가 둘 모두 통과 상태인 경우 블록을 양호 블록 풀에, 데이터 메모리 셀들에 대한 소거 검증의 상태가 통과 상태이고 더미 메모리 셀들 및/또는 SG 트랜지스터에 대한 소거 검증 동작의 상태가 실패 상태인 경우 잠재적 불량 블록 풀에, 그리고 소거 동작의 상태가 실패 상태이고 검증 동작의 상태가 통과 또는 실패 상태인 경우 불량 블록 풀에 할당하도록 구성된다.
이러한 접근법은 소거 동작에 대한 실패 상태가 더미 메모리 셀들 및/또는 SG 트랜지스터들이 범위 밖에 있는 것에 의해 야기되지 않는다고 가정한다. 그러나, 옵션으로서, 블록은, 소거 동작에 대한 실패 상태가 더미 메모리 셀들 및/또는 SG 트랜지스터들이 범위 밖에 있는 것에 의해 야기될 수 있다는 이론에 기초하여, 소거 동작 및 검증 동작의 상태가 둘 모두 실패 상태일지라도 잠재적 불량 블록 풀에 할당될 수 있으며, 따라서 리트리밍 동작이 블록을 다시 유용하게 만들 수 있다.
도 11은 도 10의 프로세스의 예시적인 일반적인 구현의 흐름도를 도시한다. 프로세스는, 하나의 접근법에서, 펌웨어로 구현될 수 있다. 필드에서, NAND 칩의 상태 반환은 소거 동작의 결과, 및 더미 메모리 셀들 및/또는 SG 트랜지스터들의 무결성을 체크하는 검증 동작의 결과 둘 모두를 나타낸다. 상태 반환은 시스템에 의해 핸드셰이크 신호로서 사용될 수 있고, 펌웨어는 상태 반환에 기초하여 추가의 액션들을 수행할 수 있다. 메모리 디바이스가 소거 시간에 시간-민감하지 않은 경우, 프로세스는 잠재적으로 각각의 기입/소거 사이클에서 사용될 수 있다. 메모리 디바이스가 소거 시간에 시간-민감한 경우, 프로세스는 각각의 블록에 대해 미리 정의된 P-E 사이클들에서 호출될 수 있다. 데이터 메모리 셀들에 대한 소거 동작에 대한 실패 상태를 갖는 블록은 불량 블록 풀에 직접 넣어질 것이다. 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 검증 동작에 대한 통과 상태를 갖지 않지만 데이터 메모리 셀들의 소거 동작에 대한 통과 상태를 갖는 블록은 잠재적 불량 블록 풀에 할당될 수 있다. 잠재적 불량 블록들의 수가 미리 정의된 임계치보다 높은 경우, 시스템 및 펌웨어는, 더 높은 우선순위의 다른 태스크가 계류 중이 아닐 때, 시스템 대기 기간 동안 더미 메모리 셀들 및/또는 SG 트랜지스터들을 리트리밍할 것이다. 후속하여, 블록은 범위 밖의 Vth를 식별한 동일한 소거 동작 및 검증 동작에 의해 체크될 수 있다. 이러한 체크의 결과에 기초하여, 시스템은 블록을 불량 블록 풀에 할당하거나 그것을 양호 블록 풀에 릴리스하기로 결정할 수 있다.
단계 1100은 블록에 대한 소거 동작을 시작한다. 단계 1101은 시스템 펌웨어가 P-E 사이클들의 수를 체크하는 것을 나타낸다. 예를 들어, 도 1a의 상태 머신(112), 제어기(122) 또는 제어 회로(130) 내의 펌웨어가 P-E 사이클 카운터에서 P-E 사이클들의 수를 체크할 수 있다. 도 1a의 P-E 사이클 카운터(117)를 참조한다. 결정 단계 1102는 P-E 사이클들의 수가 미리 정의된 수와 동일한지를 결정한다. 결정 단계 1102가 거짓인 경우, 단계 1116은 더미 메모리 셀들 및/또는 SG 트랜지스터들의 검증 동작 없이 데이터 메모리 셀들에 대한 소거 동작을 수행한다. 결정 단계 1102가 참인 경우, 단계 1103에서, 시스템 펌웨어는 데이터 메모리 셀들에 대한 소거 동작 및 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 검증 동작을 개시한다. 단계 1004에서, 시스템 펌웨어는 소거 동작, 및 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 검증 동작의 상태들을 체크한다.
언급된 바와 같이, 시스템이 시간-민감 모드에 있는 경우, 소거 동작은 검증 동작 없이 수행될 수 있다. 검증 동작이 있는 소거 동작은 시스템이 시간-민감 모드에 있지 않은 시간까지 연기될 수 있다.
결정 단계 1105는 데이터 메모리 셀들에 대한 소거 검증 동작이 실패 상태를 갖는지를 결정한다. 결정 단계 1105가 참인 경우, 단계 1106은 블록을 불량 블록 풀에 할당하고 프로세스는 단계 1115에서 종료한다. 결정 단계 1105가 거짓인 경우, 결정 단계 1107은 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 검증 동작이 실패 상태를 갖는지를 결정한다. 결정 단계 1107이 거짓인 경우, 단계 1117은 블록을 양호 블록 풀에 릴리스한다. 결정 단계 1107이 참인 경우, 단계 1108은 블록을 잠재적 불량 블록 풀에 할당한다. 예를 들어, 제어 회로는 블록들이 할당되는 풀을 표시하기 위해 블록들의 식별자들을 저장할 수 있다.
결정 단계 1109는 잠재적 불량 블록들의 수가 임계치를 초과하는지를 결정한다. 결정 단계 1109가 거짓인 경우, 단계 1115는 프로세스를 종료하고, 따라서 리트리밍이 발생하지 않는다. 결정 단계 1109가 참인 경우, 단계 1110은 도 23에 도시된 바와 같은 더미 메모리 셀들 및/또는 SG 트랜지스터들의 임계 전압들을 리트리밍하는 것을 포함한다. 단계 1111은 단계 1103 및 1104를 반복하는 것을 수반한다. 이 경우에, 데이터 메모리 셀들에 대한 소거 동작 및 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 검증 동작이 반복되고, 소거 동작 및 검증 동작의 상태들이 다시 체크된다.
구체적으로, 결정 단계 1112는 소거 동작에 대해 실패 상태가 설정되는지를 결정한다. 결정 단계 1112가 참인 경우, 단계 1114는 블록을 불량 블록 풀로 퇴출시킨다. 즉, 블록은 불량 블록 풀에 있는 것으로 식별된다. 예를 들어, 제어 회로는 블록들의 식별자들을 불량 블록 풀에 저장할 수 있다. 결정 단계 1112가 거짓인 경우, 결정 단계 1113은 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 검증 동작들이 실패 상태를 갖는지를 결정한다. 결정 단계 1113이 거짓인 경우, 단계 1117은 블록을 양호 블록 풀에 릴리스한다. 결정 단계 1113이 참인 경우, 단계 1114는 블록을 불량 블록 풀로 퇴출시키고 프로세스는 단계 1115에서 종료한다.
도 12는 도 9a, 도 10 및 도 11과 일치하는 메모리 디바이스에서의 프로세스의 예시적인 구현의 흐름도를 도시하며, 여기서 보충 검증 동작이 범위 밖의 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들을 검출하는 데 사용된다. 단계 1202는 소거 전압 Verase를 초기화한다. 단계 1203은 소거-인에이블 전압 Ven(예컨대, 0-0.5V와 같은 상대적으로 낮은 전압)을 데이터 워드 라인들(WL들)에, 그리고 소거-금지 전압 Vinh(예컨대, 10V와 같은 상대적으로 높은 전압)를 더미 워드 라인들 및 SG 트랜지스터들에 인가하면서 NAND 스트링들의 채널들을 충전하기 위해 Verase를 인가한다. 그의 제어 게이트 상의 상대적으로 낮은 전압, 및 충전된 채널 상태에서, 데이터 메모리 셀은 소거를 유도하는 상대적으로 높은 채널-대-게이트 전압을 가질 것이다. 그의 제어 게이트 상의 상대적으로 높은 전압, 및 충전된 채널 상태에서, 더미 메모리 셀 또는 SG 트랜지스터는 소거를 억제하는 상대적으로 낮은 채널-대-게이트 전압을 가질 것이다.
언급된 바와 같이, 채널들의 충전을 위한 하나의 옵션은 소거 펄스를 기판에 인가하여, 기판의 p-웰로부터 채널 내로 정공들을 주입하는 것이다. 채널을 충전하기 위한 다른 옵션은 게이트-유도 드레인 누설에 의해 정공들을 생성하도록 SGD 및/또는 SGS 트랜지스터들을 바이어싱하는 것을 수반한다.
단계 1204는 데이터 메모리 셀들의 상부 테일을 검증하는 것을 수반한다. 이것은 소거-검증 전압을 데이터 워드 라인들에 그리고 판독 통과 전압 Vread를 더미 워드 라인들 및 SG 트랜지스터들에 동시에 인가하면서 감지 노드의 레벨을 평가하는 것을 수반할 수 있다. 예를 들어 8-10V의 Vread는 감지가 데이터 메모리 셀들의 Vth를 반영하도록 강하게 전도성인 상태에서 더미 메모리 셀들 및 SG 트랜지스터들을 제공한다. 데이터 메모리 셀들이 소거되고 그에 따라 Vth<VvEr을 갖는 경우, 감지 회로에서의 감지 노드 전압은 임계치 미만으로 상대적으로 낮을 것이다. 결정 단계 1205는 데이터 메모리 셀들이 검증 테스트를 통과하는지를 결정한다. 검증 테스트는, 도 7b와 관련하여 논의된 바와 같이, 하나 이상의 서브-블록들 내의 NAND 스트링들을 포함할 수 있다. 결정 단계 1205가 거짓이고, 결정 단계 1206이 거짓이도록 소거-검증 루프들의 최대 허용가능 수(#)에 아직 도달하지 않은 경우, Verase가 단계 1206a에서 증분되고 프로세스는 단계 1203에서 계속된다. 결정 단계 1206이 참인 경우, 단계 1207은 소거 동작의 상태를 실패로 설정하고, 블록을 불량 블록 풀에 할당한다. 결정 단계 1205가 참인 경우, 단계 1208은 소거 동작의 상태를 통과로 설정한다.
소거 동작이 통과 상태를 가진 후에, 단계 1209는 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 보충 검증 동작들을 수행한다. 이어서 결정 단계 1210은 더미 메모리 셀들 및/또는 SG 트랜지스터들이 그들의 검증 테스트를 통과하는지를 결정한다. 이것은 범위 밖의 더미 메모리 셀들의 수를 각자의 임계치와 비교하고 범위 밖의 SG 트랜지스터들의 수를 각자의 임계치와 비교하는 것을 수반할 수 있다. 또는, 범위 밖의 SG 트랜지스터들의 수와 합산된 범위 밖의 더미 메모리 셀들의 수가 각자의 임계치와 비교될 수 있다. 범위 밖의 더미 메모리 셀들 및/또는 SG 트랜지스터들의 수가 임계치보다 큰 경우 검증 테스트는 실패된다. 이러한 옵션은 실패 상태를 설정하지 않고 블록을 잠재적 불량 블록 풀에 할당함이 없이 적은 수의 더미 메모리 셀들 및/또는 SG 트랜지스터들이 범위 밖에 있을 수 있게 한다.
결정 단계 1210이 거짓인 경우, 단계 1211은 검증 동작에 대해 실패 상태를 설정하고 블록을 잠재적 불량 블록 풀에 할당한다. 결정 단계 1210이 참인 경우, 단계 1212는 검증 동작에 대해 통과 상태를 설정하고 블록을 양호 블록 풀에 유지한다.
도 13은 도 9b, 도 9c, 도 10 및 도 11과 일치하는 메모리 디바이스에서의 프로세스의 예시적인 구현의 흐름도를 도시하며, 여기서 범위 밖의 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들의 검출은 소거 동작의 각각의 소거 루프에서, 그리고 선택적으로 또한 보충 검증 동작에서 발생한다. 단계 1302는 소거 전압 Verase를 초기화한다. 단계 1303은 소거-인에이블 전압을 데이터 워드 라인들에, 그리고 소거-금지 전압을 더미 워드 라인들 및 SG 트랜지스터들에 인가하면서 NAND 스트링들의 채널들을 충전하기 위해 Verase를 인가한다. 이것은 소거-검증 루프의 소거 부분에 있다.
단계 1304는 데이터 메모리 셀들 및 더미 워드 라인들 및/또는 SG 트랜지스터들의 상부 테일 Vth를 검증하는 것을 수반한다. 데이터 메모리 셀들은 VvEr에 대해 검증되고, 더미 워드 라인들 및/또는 SG 트랜지스터들은 상부 경계 검증 전압, 예를 들어, 각각, Vdum_high 또는 Vsgd_high에 대해 검증된다. 이것은 소거-검증 루프의 검증 부분에 있다. 이것은 소거-검증 전압을 데이터 WL들에 그리고 상부 경계 판독 전압을 더미 및/또는 SG 트랜지스터들에 동시에 인가하면서 감지 노드의 레벨을 평가하는 것을 수반할 수 있다.
하나의 옵션에서, 검증 동작은 더미 메모리 셀들에 대한 것이고 Vread는 SG 트랜지스터들에 인가된다. 다른 옵션에서, 검증 동작은 SG 트랜지스터들에 대한 것이고 Vread는 더미 메모리 셀들에 인가된다.
예를 들어, 검증 동작이 SGD 트랜지스터들에 대한 것이고, 이것이 데이터 메모리 셀들의 소거-검증 테스트와 동시에 발생한다고 가정한다. 감지 노드가 상대적으로 낮은 경우, 이것은 NAND 스트링 전류가 상대적으로 높고, 데이터 메모리 셀들이 소거되었고, SGD 트랜지스터들의 Vth가 상부 경계 아래에 있다는 것을 나타낸다. 감지 노드가 상대적으로 높고, NAND 스트링 전류가 상대적으로 낮은 경우, 최대 허용가능 수의 소거-검증 루프들이 수행된 시간까지, 이것은 데이터 메모리 셀들이 성공적으로 소거되지 않았거나, 데이터 메모리 셀들이 성공적으로 소거되었지만 SGD 트랜지스터들의 Vth가 상부 경계 위에 있는 것을 나타낸다. 어느 경우에도, 블록은 잠재적 불량 블록으로서 할당된다.
결정 단계 1305는 데이터 메모리 셀들이 그들의 검증 테스트를 통과하는지 그리고 더미 메모리 셀들 및/또는 SG 트랜지스터들이 그들의 검증 테스트를 통과하는지를 결정한다. 결정 단계 1305가 거짓이고, 결정 단계 1306이 거짓이도록 소거-검증 루프들의 최대 허용가능 수(#)에 아직 도달하지 않은 경우, Verase가 단계 1306a에서 증분되고 프로세스는 단계 1303에서 계속된다. 결정 단계 1306이 참인 경우, 단계 1307은 소거 동작의 상태를 실패로 설정하고 블록을 불량 블록 풀에 할당한다. 결정 단계 1305가 참인 경우, 단계 1308은 소거 동작의 상태를 통과로 설정한다. 단계 1308 후에, 결정 단계 1309는 보충 검증 동작이 수행되는지를 결정한다. 결정 단계 1309가 거짓인 경우, 단계 1310은 검증 동작의 상태를 통과로 설정하고 블록을 양호 블록 풀에 유지한다. 결정 단계 1309가 참인 경우, 단계 1311은 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 보충 검증 동작들을 수행한다. 예를 들어, 상부 경계 검증 동작이 소거 동작 동안 SGD 트랜지스터들에 대해 수행된 경우, 하부 경계 검증 동작이 보충 검증 동작들 동안 SGD 트랜지스터들에 대해 수행될 수 있다. 이 경우에 보충 검증 동작들 동안 더미 메모리 셀들에 대해 상부 및 하부 경계 검증 동작들이 또한 수행될 수 있다.
결정 단계 1312는 더미 메모리 셀들 및/또는 SG 트랜지스터들이 그들의 검증 테스트를 통과하는지를 결정한다. 결정 단계 1312가 거짓인 경우, 단계 1313은 검증 동작에 대해 실패 상태를 설정하고 블록을 잠재적 불량 블록 풀에 할당한다. 결정 단계 1312가 참인 경우, 단계 1310은 검증 동작에 대해 통과 상태를 설정하고 블록을 양호 블록 풀에 유지한다.
도 14는 도 9b, 도 9G, 도 10 및 도 11에 일치하는 메모리 디바이스에서의 프로세스의 예시적인 구현의 흐름도를 도시하며, 여기서 범위 밖의 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들의 검출은 소거 동작의 제1 소거-검증 루프에서 그리고 옵션으로서 보충 검증 동작에서도 발생한다.
단계 1400은 NAND 스트링들 내의 데이터 메모리 셀들의 세트에 대한 소거 동작을 시작한다. 단계 1401은 소거 전압 Verase를 초기화한다. 단계 1402는 소거-인에이블 전압을 데이터 워드 라인들에, 그리고 소거-금지 전압을 더미 워드 라인들 및 SG 트랜지스터들에 인가하면서 NAND 스트링들의 채널들을 충전하기 위해 Verase를 인가한다. 이것은 소거-검증 루프의 소거 부분에 있다.
결정 단계 1403은 현재 소거 루프가 소거 동작의 제1 소거 루프인지를 결정한다. 결정 단계 1403이 참인 경우, 단계 1404는 더미 메모리 셀들 및/또는 SG 트랜지스터들의 상부 또는 하부 테일을 검증하는 것을 포함한다. 이것은 소거-검증 루프의 검증 부분에 있다. 이것은 판독 통과 전압 Vread를 데이터 워드 라인들에 그리고 검증 전압, 예컨대 Vdum_high/low 또는 Vsgd_high/low를, 각각, 더미 메모리 셀들 및/또는 SG 트랜지스터들에 동시에 인가하면서 감지 노드의 레벨을 평가하는 것을 수반할 수 있다. 이어서 단계 1404a는 Verase를 증분시키고, 다음 소거 루프를 위해 단계 1402에 도달한다.
결정 단계 1403이 거짓인 경우, 예컨대, 현재 루프는 제1 소거-검증 루프 후의, 적어도 하나의 뒤따르는 소거-검증 루프이고, 단계 1405는 데이터 메모리 셀들의 상부 테일을 검증하는 것을 수반한다. 이것은 소거-검증 전압을 데이터 워드 라인들에 그리고 판독 통과 전압 Vread를 더미 워드 라인들 및 SG 트랜지스터들에 동시에 인가하면서 감지 노드의 레벨을 평가하는 것을 수반할 수 있다. 이것은 소거-검증 루프의 검증 부분에 있다. 예를 들어, 단계 1405는 제1 소거-검증 루프 후의 모든 소거-검증 루프에 대해 발생할 수 있다. 이러한 접근법에서, 소거 동작이 하나의 소거-검증 루프에서 완료되지 않을 것이라는 가정에 기초하여 제1 소거-검증 루프에서 데이터 메모리 셀들에 대한 소거-검증 테스트를 생략하는 것이 허용가능하다. 대신에, 소거는 비교적 점진적이며, 따라서 다수의 소거 루프가 소거 동작을 완료하는 데 사용될 것이다. 그에 따라 제1 소거-검증 루프의 검증 부분은, 시간 페널티 없이, 더미 메모리 셀들 또는 SG 트랜지스터들을 검증하는 데 사용될 수 있다.
단계 1406은 데이터 메모리 셀들이 그들의 검증 테스트를 통과하는지를 결정한다.
결정 단계 1406이 거짓이고, 결정 단계 1407이 거짓이도록 소거-검증 루프들의 최대 허용가능 수(#)에 아직 도달하지 않은 경우, Verase가 단계 1404a에서 증분되고 다음 소거-검증 루프가 단계 1402에서 시작된다. 결정 단계 1407이 참인 경우, 단계 1408은 소거 동작의 상태를 실패로 설정하고 블록을 불량 블록 풀에 할당한다.
결정 단계 1406이 참인 경우, 결정 단계 1409는, 예를 들어 단계 1404로부터, 더미 메모리 셀들 및/또는 SG 트랜지스터들이 그들의 검증 테스트를 통과하는지를 결정한다. 결정 단계 1409가 거짓인 경우, 단계 1414는 검증 동작에 대해 실패 상태를 설정하고 블록을 잠재적 불량 블록 풀에 할당한다. 결정 단계 1409가 참인 경우, 결정 단계 1410은 보충 검증 동작이 수행되어야 하는지를 결정한다. 결정 단계 1410이 거짓인 경우, 단계 1411은 검증 동작의 상태 및 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 소거 동작의 상태를 통과로 설정하고 블록을 양호 블록 풀에 유지한다.
결정 단계 1410이 참인 경우, 단계 1412는 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 보충 검증 동작들을 수행한다. 예를 들어, 상부 경계 검증 동작이 소거 동작의 제1 소거-검증 루프 동안 SGD 트랜지스터들에 대해 수행된 경우, 하부 경계 검증 동작이 보충 검증 동작들 동안 SGD 트랜지스터들에 대해 수행될 수 있다. 이 경우에 보충 검증 동작들 동안 더미 메모리 셀들에 대해 상부 및 하부 경계 검증 동작들이 또한 수행될 수 있다.
결정 단계 1413은 더미 메모리 셀들 및/또는 SG 트랜지스터들이 보충 검증 동작들에서 그들의 검증 테스트를 통과하는지를 결정한다. 결정 단계 1413이 거짓인 경우, 단계 1414는 검증 동작에 대해 실패 상태를 설정하고 블록을 잠재적 불량 블록 풀에 할당한다. 결정 단계 1413이 참인 경우, 단계 1411에 도달한다.
도 15 내지 도 21은 본 명세서에서 논의되는 소거 및 검증 동작들에서의 예시적인 전압 신호들을 도시한다. 간략함을 위해, 각각의 소거 동작은 3개의 소거-검증 루프 EV1-EV3을 갖는다. 소거 동작은 전형적으로 다수의 소거-검증 루프를 갖는다. 각각의 루프는 NAND 스트링 채널들을 충전하기 위해 소거 펄스가 인가되는 소거 부분을 갖는다. 몇몇 루프들에 대해, 소거 부분 다음에, 데이터 메모리 셀들에 대한 소거-검증 테스트 및/또는 더미 메모리 셀들 또는 SG 트랜지스터들에 대한 검증 테스트를 포함할 수 있는 검증 부분이 뒤따른다. SG 트랜지스터는 이러한 예들에서 SGD 트랜지스터이다. 또한, Vdummy1 및 Vdummy2는, 각각, WLDD1 및 WLDD2에 대한 것이다. 게다가, Ven은 소거-인에이블 전압, 예컨대 0-0.5V이고, Vinh는 소거-금지 전압, 예컨대 10V이고, Vread는 판독 통과 전압, 예컨대 8-10V이고, Vsen은 비트 라인의 감지 전압, 예컨대 0.8V이다. Verase는 소거 전압이다. Vch는 전형적으로 Verase보다 약간 더 작은 대응하는 채널 전압이지만, 이들 2개의 전압은 간략함을 위해 동일한 것으로 도시된다. 소거 전압은 0V로부터, 제1 소거-검증 반복 후에 연속적인 소거-검증 반복들에서 스텝 업되는 피크 전압, 예를 들어 15-25V로의 전이를 수반할 수 있다. 소거 전압은 3개의 소거 펄스(1501-1503)를 포함한다. 제1, 제2 및 제3 소거 펄스들은, 각각, t0-t1, t3-t4 및 t6-t7에 있다.
수직 방향은 전압을 나타내고 수평 방향은 시간을 나타낸다.
도 15는 도 12의 단계들 1200-1206과 일치하는, 소거 동작의 예시적인 전압 신호들을 도시한다. 이것은 범위 밖의 더미 메모리 셀들 및/또는 SG 트랜지스터들을 검출하는 것을 포함하지 않는 비교 소거 동작이다. 전압 신호들은 시점들 t0-t9에 걸쳐 연장된다. 전압 신호(1500)는 Verase 및 Vch를 도시한다.
전압 신호(1510)는 데이터 워드 라인들에 인가되는 전압 Vwl_data를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Ven으로 증가한다. 소거 펄스들 사이에서, 소거-검증 루프들의 검증 부분에서, Vwl_data는 소거-검증 전압 VvEr로 설정되고, 이때 감지 동작이 발생한다. 감지는 t2, t5 및 t8에서 발생한다.
전압 신호(1520)는 SGD 트랜지스터들에 인가되는 전압 Vsgd를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vsgd는 Vread로 설정된다.
전압 신호(1530)는 제1 더미 워드 라인에 인가되는 전압 Vdummy1을 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vdummy1은 Vread로 설정된다.
전압 신호(1540)는 제2 더미 워드 라인에 인가되는 전압 Vdummy2를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vdummy2는 Vread로 설정된다.
전압 신호(1550)는 SGS 트랜지스터들에 인가되는 전압 Vsgs를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vsgs는 Vread로 설정된다.
전압 신호(1560)는 비트 라인들의 전압을 도시한다. 비트 라인 전압 Vbl은 채널 전압이 증가함에 따라 증가한다. 파선들은 부동 전압을 나타낸다. 소거-검증 루프들의 검증 부분에서, Vbl은 Vsen으로 설정된다.
도 16은 도 12와 일치하는, 소거 동작의 예시적인 전압 신호들을 도시하며, 여기서 보충 검증 동작(SVO)은 Vsgd_low 및 Vsgd_high의 검증 전압들을 사용하여 범위 밖의 SGD 트랜지스터들을, 그리고 Vdum_low 및 Vdum_high의 검증 전압들을 사용하여 범위 밖의 더미 메모리 셀들을 검출하고, 이러한 검증 전압들은 상이한 더미 워드 라인들에 공통이다.
전압 신호들은 시점들 t0-t12에 걸쳐 연장된다. 소거 동작은 t0부터 t8까지 연장되고, 보충 검증 동작은 소거 동작이 종료될 때 시작된다. 전압 신호(1600)는 Verase 및 Vch를 도시한다.
전압 신호(1610)는 Vwl_data를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Ven으로 증가한다. 소거 펄스들 사이에서, 소거-검증 루프들의 검증 부분에서, Vwl_data는 VvEr로 설정되고, 이때 감지 동작이 발생한다. 감지는 t2, t5 및 t8에서 발생한다. 보충 검증 동작에서, 전압 신호는 t9-t12에서 Vread로 설정된다. 이것은, 각각, t9 및 t10에서 Vsgd_low 및 Vsgd_high에 관하여 SGD 트랜지스터들에 대해, 그리고, 각각, t11 및 t12에서 Vdum_low 및 Vdum_high에 관하여 더미 메모리 셀들에 대해 감지가 발생할 수 있게 한다.
전압 신호(1620)는 Vsgd를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vsgd는 Vread로 설정된다. 보충 검증 동작에서, Vsgd는, SGD 트랜지스터들의 감지가 발생할 때, 각각, t9 및 t10에서 Vsgd_low 및 Vsgd_high로 설정된다. Vsgd는 더미 메모리 셀들에 대해 감지가 발생할 때 t11 및 t12에서 Vread로 설정된다.
전압 신호(1630)는 Vdummy1에 인가되는 전압을 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vdummy1은 Vread로 설정된다. PEV 동작에서, Vdummy1은 SGD 트랜지스터들에 대해 감지가 발생할 때 t9 및 t10에서 Vread로, 그리고 더미 메모리 셀들의 감지가 발생할 때, 각각, t11 및 t12에서 Vdum_low 및 Vdum_high로 설정된다.
전압 신호(1640)는 제2 더미 워드 라인에 인가되는 전압 Vdummy2를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vdummy2는 Vread로 설정된다. 보충 검증 동작에서, Vdummy2는 SGD 트랜지스터들에 대해 감지가 발생할 때 t9 및 t10에서 Vread로, 그리고 더미 메모리 셀들의 감지가 발생할 때, 각각, t11 및 t12에서 Vdum_low 및 Vdum_high로 설정된다. 이 예에서, WLDD1 및 WLDD2에 접속된 더미 메모리 셀들은 동시에 감지된다.
전압 신호(1650)는 SGS 트랜지스터들에 인가되는 전압 Vsgs를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vsgs는 Vread로 설정된다. 보충 검증 동작에서, 전압 신호는 t9-t12에서 Vread로 설정된다. 이것은 t9 및 t10에서 SGD 트랜지스터들에 대해, 그리고 t11 및 t12에서 더미 메모리 셀들에 대해 감지가 발생할 수 있게 한다.
전압 신호(1660)는 비트 라인들의 전압을 도시한다. 비트 라인 전압 Vbl은 채널 전압이 증가함에 따라 증가한다. 소거-검증 루프들의 검증 부분에서, Vbl은 Vsen으로 설정된다. PER 동작에서, Vbl은 t9-t12에서 Vsen으로 설정된다. 이것은 t9 및 t10에서 SGD 트랜지스터들에 대해, 그리고, 각각, t11 및 t12에서 더미 메모리 셀들에 대해 감지가 발생할 수 있게 한다.
도 17은 도 12와 일치하는, 소거 동작의 예시적인 전압 신호들을 도시하며, 여기서 보충 검증 동작(SVO)은 Vsgd_low 및 Vsgd_high의 검증 전압들을 사용하여 범위 밖의 SGD 트랜지스터들을, 그리고 Vdum1_high 및 Vdum2_high의 검증 전압들을 사용하여 범위 밖의 더미 메모리 셀들을 검출하고, 이러한 검증 전압들은 상이한 더미 워드 라인들에 대해 상이하다.
전압 신호들은 시점들 t0-t12에 걸쳐 연장된다. 소거 동작은 t0부터 t8까지 연장되고, 보충 검증 동작은 소거 동작이 종료될 때 시작된다. 전압 신호(1700)는 Verase 및 Vch를 도시한다.
전압 신호(1710)는 Vwl_data를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Ven으로 증가한다. 소거 펄스들 사이에서, 소거-검증 루프들의 검증 부분에서, Vwl_data는 VvEr로 설정되고, 이때 감지 동작이 발생한다. 감지는 t2, t5 및 t8에서 발생한다. 보충 검증 동작에서, 전압 신호는 t9-t12에서 Vread로 설정된다. 이것은, 각각, t9 및 t10에서 Vsgd_low 및 Vsgd_high에 관하여 SGD 트랜지스터들에 대해, t11에서 Vdum1_high에 관하여 WLDD1 더미 메모리 셀들에 대해, 그리고 t12에서 Vdum2_high에 관하여 WLDD2 더미 메모리 셀들에 대해 감지가 발생할 수 있게 하며, 여기서 Vdum1_high는 Vdum2_high와는 상이하다. 이러한 접근법은 별개의 검증 전압이 각각의 더미 워드 라인에 대해 사용될 수 있게 한다. 선택적으로 하부 경계에 대한 검증 동작이 또한 더미 메모리 셀들에 대해 수행될 수 있다. 일반적으로, 상부 경계 임계치 위의 Vth를 갖는 더미 메모리 셀을 검출하는 것은 하부 경계 임계치 아래의 Vth를 갖는 더미 메모리 셀을 검출하는 것보다 더 중요하다. 너무 높은 Vth를 갖는 더미 메모리 셀은 너무 낮은 Vth를 갖는 더미 메모리 셀이 NAND 스트링에서의 전류를 증가시킬 수 있는 것보다 더 많이 NAND 스트링에서의 전류를 감소시킬 수 있다. SGD 트랜지스터에 대해, 너무 높은 Vth와 너무 낮은 Vth를 검출하는 것은 동일하게 중요할 수 있다.
전압 신호(1720)는 Vsgd를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vsgd는 Vread로 설정된다. 보충 검증 동작에서, Vsgd는, SGD 트랜지스터들의 감지가 발생할 때, 각각, t9 및 t10에서 Vsgd_low 및 Vsgd_high로 설정된다. Vsgd는 더미 메모리 셀들에 대해 감지가 발생할 때 t11 및 t12에서 Vread로 설정된다.
전압 신호(1730)는 Vdummy1에 인가되는 전압을 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vdummy1은 Vread로 설정된다. 보충 검증 동작에서, Vdummy1은 SGD 트랜지스터들에 대해 감지가 발생할 때 t9 및 t10에서 Vread로, WLDD1 더미 메모리 셀들의 감지가 발생할 때 t11에서 Vdum1_high로, 그리고 WLDD2 더미 메모리 셀들의 감지가 발생할 때 t12에서 Vread로 설정된다.
전압 신호(1740)는 제2 더미 워드 라인에 인가되는 전압 Vdummy2를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vdummy2는 Vread로 설정된다. 보충 검증 동작에서, Vdummy2는 SGD 트랜지스터들에 대해 감지가 발생할 때 t9 및 t10에서 Vread로, WLDD1 더미 메모리 셀들의 감지가 발생할 때 t11에서 Vread로, 그리고 WLDD2 더미 메모리 셀들의 감지가 발생할 때 t12에서 Vdum2_high로 설정된다. 이 예에서, WLDD1 및 WLDD2에 접속된 더미 메모리 셀들은 WLDD1 및 WLDD2 더미 메모리 셀들이 별개의 Vth 범위들을 가질 때 개별적으로 감지된다.
전압 신호(1750)는 SGS 트랜지스터들에 인가되는 전압 Vsgs를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vsgs는 Vread로 설정된다. 보충 검증 동작에서, 전압 신호는 t9-t12에서 Vread로 설정된다. 이것은 t9 및 t10에서 SGD 트랜지스터들에 대해, t11에서 WLDD1 더미 메모리 셀들에 대해, 그리고 t12에서 WLDD2 더미 메모리 셀들에 대해 감지가 발생할 수 있게 한다.
전압 신호(1760)는 비트 라인들의 전압을 도시한다. 비트 라인 전압 Vbl은 채널 전압이 증가함에 따라 증가한다. 소거-검증 루프들의 검증 부분에서, Vbl은 Vsen으로 설정된다. 보충 검증 동작에서, Vbl은 t9-t12에서 Vsen으로 설정된다.
도 18은 도 13과 일치하는, 소거 동작의 예시적인 전압 신호들을 도시하며, 여기서 소거 동작은 Vdum_high의 검증 전압을 사용하여 범위 밖의 더미 메모리 셀들을 검출하고, 보충 검증 동작(SVO)은 Vsgd_low 및 Vsgd_high의 검증 전압들을 사용하여 범위 밖의 SGD 트랜지스터들을 검출한다.
전압 신호들은 시점들 t0-t10에 걸쳐 연장된다. 소거 동작은 t0부터 t8까지 연장되고, 보충 검증 동작은 소거 동작이 종료될 때 시작된다. 전압 신호(1800)는 Verase 및 Vch를 도시한다.
전압 신호(1810)는 Vwl_data를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Ven으로 증가한다. 소거 펄스들 사이에서, 소거-검증 루프들의 검증 부분에서, Vwl_data는 VvEr로 설정되고, 이때 감지 동작이 발생한다. 감지는 t2, t5 및 t8에서 발생한다. 보충 검증 동작에서, 전압 신호는 t9 및 t10에서 Vread로 설정된다. 이것은, 각각, t9 및 t10에서 Vsgd_low 및 Vsgd_high에 관하여 SGD 트랜지스터들에 대해 감지가 발생할 수 있게 한다.
t2, t5 및 t8에서, 각각, EV1-EV3의 검증 부분에서, Vdummy1 및 Vdummy2는 데이터 메모리 셀들의 소거-검증 테스트와 동시에 발생하는 더미 메모리 셀들의 검증을 허용하기 위해 Vdum_high로 설정된다. 논의된 바와 같이, 데이터 메모리 셀들이 소거 동작에서의 어떤 시점에서 소거되고 Vth<VvEr을 가질 것이라는 가정에 기초하여, 감지는 Vdum_high에 대해 더미 메모리 셀들을 검증할 수 있다. SGD 트랜지스터들의 검증은 보충 검증 동작에서 발생한다. Vdum_low에 대한 더미 메모리 셀의 판독은 선택적으로 보충 검증 동작에서 발생할 수 있지만 여기서는 도시되지 않는다.
전압 신호(1820)는 Vsgd를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vsgd는 Vread로 설정된다. 보충 검증 동작에서, Vsgd는, SGD 트랜지스터들의 감지가 발생할 때, 각각, t9 및 t10에서 Vsgd_low 및 Vsgd_high로 설정된다.
전압 신호(1830)는 Vdummy1에 인가되는 전압을 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vdummy1은, 논의된 바와 같이, Vdum_high로 설정된다. 보충 검증 동작에서, Vdummy1은 SGD 트랜지스터들에 대해 감지가 발생할 때에 t9 및 t10에서 Vread로 설정된다.
전압 신호(1840)는 제2 더미 워드 라인에 인가되는 전압 Vdummy2를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vdummy2는 Vdum_high로 설정된다. 보충 검증 동작에서, Vdummy2는 SGD 트랜지스터들에 대해 감지가 발생할 때에 t9 및 t10에서 Vread로 설정된다.
전압 신호(1850)는 SGS 트랜지스터들에 인가되는 전압 Vsgs를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vsgs는 Vread로 설정된다. 보충 검증 동작에서, 전압 신호는 t9 및 t10에서 Vread로 설정된다. 이것은 SGD 트랜지스터들에 대해 감지가 발생할 수 있게 한다.
전압 신호(1860)는 비트 라인들의 전압을 도시한다. 비트 라인 전압 Vbl은 채널 전압이 증가함에 따라 증가한다. 소거-검증 루프들의 검증 부분에서, Vbl은 Vsen으로 설정된다. 보충 검증 동작에서, Vbl은 t9 및 t10에서 Vsen으로 설정된다.
도 19는 도 13과 일치하는, 소거 동작의 예시적인 전압 신호들을 도시하며, 여기서 소거 동작은 Vsgd_high의 검증 전압을 사용하여 범위 밖의 SGD 트랜지스터들을 검출하고, 보충 검증 동작(SVO)은 Vsgd_low의 검증 전압을 사용하여 범위 밖의 SGD 트랜지스터들을, 그리고 Vdum_low 및 Vdum_high의 검증 전압들을 사용하여 범위 밖의 더미 메모리 셀들을 검출한다. 도 18에 대한 옵션으로서, SGD 트랜지스터들이 소거-검증 루프들의 검증 부분에서 더미 메모리 셀들 대신에 검증된다.
전압 신호들은 시점들 t0-t11에 걸쳐 연장된다. 소거 동작은 t0부터 t8까지 연장되고, 보충 검증 동작은 소거 동작이 종료될 때 시작된다. 전압 신호(1900)는 Verase 및 Vch를 도시한다.
전압 신호(1910)는 Vwl_data를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Ven으로 증가한다. 소거 펄스들 사이에서, 소거-검증 루프들의 검증 부분에서, Vwl_data는 VvEr로 설정되고, 이때 감지 동작이 발생한다. 감지는 t2, t5 및 t8에서 발생한다. 보충 검증 동작에서, 전압 신호는 t9 및 t10에서 Vread로 설정된다. 이것은, 각각, t9 및 t10에서 Vsgd_low 및 Vsgd_high에 관하여 SGD 트랜지스터들에 대해 감지가 발생할 수 있게 한다.
t2, t5 및 t8에서, 각각, EV1-EV3의 검증 부분에서, Vsgd는 데이터 메모리 셀들의 소거-검증 테스트와 동시에 발생하는 SGD 트랜지스터들의 검증을 허용하기 위해 Vsgd_high로 설정된다. 논의된 바와 같이, 데이터 메모리 셀들이 소거 동작에서의 어떤 시점에서 소거되고 Vth<VvEr을 가질 것이라는 가정에 기초하여, 감지는 Vsgd_high에 대해 SGD 트랜지스터들을 검증할 수 있다. Vsgd_low에 대한 SGD 트랜지스터들의 검증은 보충 검증 동작에서 발생할 수 있다. Vdum_low 및 Vdum_high에 대한 더미 메모리 셀들의 검증이 또한 보충 검증 동작에서 발생한다.
전압 신호(1920)는 Vsgd를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vsgd는 Vsgd_high로 설정된다. 보충 검증 동작에서, Vsgd는 SGD 트랜지스터들의 감지가 발생할 때 t9에서 Vsgd_low로 설정된다. Vsgd는, 각각, Vdum_low 및 Vdum_high에 대한 더미 메모리 셀들의 감지가 발생할 때 t10 및 t11에서 Vread로 설정된다.
전압 신호(1930)는 Vdummy1에 인가되는 전압을 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vdummy1은 Vread로 설정된다. 보충 검증 동작에서 Vdummy1은 Vsgd_low에 관하여 SGD 트랜지스터들에 대해 감지가 발생할 때 t9에서 Vread로 설정된다. Vdummy1은 더미 메모리 셀들에 대해 감지가 발생할 때 t10에서 Vdum_low로 그리고 t11에서 Vdum_high로 설정된다.
전압 신호(1940)는 제2 더미 워드 라인에 인가되는 전압 Vdummy2를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vdummy2는 Vread로 설정된다. 보충 검증 동작에서, Vdummy2는 t9에서 Vread로 설정된다. Vdummy1은 더미 메모리 셀들에 대해 감지가 발생할 때 t10에서 Vdum_low로 그리고 t11에서 Vdum_high로 설정된다.
전압 신호(1950)는 SGS 트랜지스터들에 인가되는 전압 Vsgs를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vsgs는 Vread로 설정된다. 보충 검증 동작에서, 전압 신호는 t9-t11에서 Vread로 설정된다.
전압 신호(1960)는 비트 라인들의 전압을 도시한다. 비트 라인 전압 Vbl은 채널 전압이 증가함에 따라 증가한다. 소거-검증 루프들의 검증 부분에서, Vbl은 Vsen으로 설정된다. 보충 검증 동작에서, Vbl은 t9-t11에서 Vsen으로 설정된다.
도 20은 도 14와 일치하는, 소거 동작의 예시적인 전압 신호들을 도시하며, 여기서 소거 동작의 제1 루프는 Vdum_high/low(Vdum_high 또는 Vdum_high low)의 검증 전압을 사용하여 범위 밖의 더미 메모리 셀들을 검출하고, 보충 검증 동작(SVO)은 Vsgd_low 및 Vsgd_high의 검증 전압들을 사용하여 범위 밖의 SGD 트랜지스터들을 검출한다. 논의된 바와 같이, 소거 동작이 하나의 소거-검증 루프에서 완료되지 않을 것이라고 가정하면, 데이터 메모리 셀들에 대한 소거-검증 테스트는 제1 소거-검증 루프에서 생략될 수 있다. 더미 메모리 셀들에 대한 검증 동작이 대신에 수행된다. 도 21의 예에서, SGD 트랜지스터들에 대한 검증 동작이 대신에 수행된다.
전압 신호들은 시점들 t0-t10에 걸쳐 연장된다. 소거 동작은 t0부터 t8까지 연장되고, 보충 검증 동작은 소거 동작이 종료될 때 시작된다. 전압 신호(2000)는 Verase 및 Vch를 도시한다.
전압 신호(2010)는 Vwl_data를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Ven으로 증가한다. 제1 소거-검증 루프 EV1의 검증 부분에서, Vwl_data는 t2에서 Vdum_high/low에 대한 더미 메모리 셀들의 검증을 허용하기 위해 Vread로 설정된다. 제1 소거-검증 루프에서가 아니라, 제1 소거-검증 루프를 뒤따르는 소거 동작의 적어도 하나의 소거-검증 루프에서, Vwl_data는 VvEr에 대한 데이터 메모리 셀들을 감지하기 위해 VvEr로 설정된다. VvEr에 대한 이러한 감지는 t5 및 t8에서 발생한다. 도시된 옵션에서, VvEr에 대한 감지는 제1 소거-검증 루프를 뒤따르는 소거 동작의 각각의 나머지 소거-검증 루프에서 발생한다. 보충 검증 동작에서, 전압 신호는 t9 및 t10에서 Vread로 설정된다. 이것은, 각각, t9 및 t10에서 Vsgd_low 및 Vsgd_high에 관하여 SGD 트랜지스터들에 대해 감지가 발생할 수 있게 한다.
전압 신호(2020)는 Vsgd를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. t2에서, EV1의 검증 부분에서, Vsgd는 더미 메모리 셀들의 검증을 허용하기 위해 Vread로 설정된다. t5 및 t8에서, 각각, EV2 및 EV3의 검증 부분에서, Vsgd는 데이터 메모리 셀들의 감지를 허용하기 위해 Vread로 설정된다. 보충 검증 동작에서, Vsgd는 허용가능 Vth 범위의 이러한 경계 전압들에 대한 SGD 트랜지스터들의 감지를 허용하기 위해 t9 및 t10에서 Vsgd_low 및 Vsgd_high로 설정된다.
전압 신호(2030)는 Vdummy1에 인가되는 전압을 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 제1 소거-검증 루프의 검증 부분에서, t2에서, Vdummy1은, 예를 들어, 각자의 WLDD1 더미 메모리 셀들의 검증을 허용하기 위해 Vdum_high/low로 설정된다. 나머지 소거-검증 루프들의 검증 부분들에서, t5 및 t8에서, Vdummy1은 데이터 메모리 셀들의 감지를 허용하기 위해 Vread로 설정된다. 보충 검증 동작에서, Vdummy1은 SGD 트랜지스터들의 검증을 허용하기 위해 t9 및 t10에서 Vread로 설정된다.
전압 신호(2040)는 제2 더미 워드 라인에 인가되는 전압 Vdummy2를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 제1 소거-검증 루프의 검증 부분에서, t2에서, Vdummy2는, 예를 들어, 각자의 WLDD2 더미 메모리 셀들의 검증을 허용하기 위해 Vdum_high/low로 설정된다. 이것은, 이 예에서, WLDD1 더미 메모리 셀들의 검증과 동시에 발생한다. 나머지 소거-검증 루프들의 검증 부분들에서, t5 및 t8에서, Vdummy2는 데이터 메모리 셀들의 감지를 허용하기 위해 Vread로 설정된다. 보충 검증 동작에서, Vdummy2는 SGD 트랜지스터들의 검증을 허용하기 위해 t9 및 t10에서 Vread로 설정된다.
전압 신호(2050)는 SGS 트랜지스터들에 인가되는 전압 Vsgs를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vsgs는 Vread로 설정된다. 보충 검증 동작에서, 전압 신호는 t9 및 t10에서 Vread로 설정된다.
전압 신호(2060)는 비트 라인들의 전압을 도시한다. 비트 라인 전압 Vbl은 채널 전압이 증가함에 따라 증가한다. 소거-검증 루프들의 검증 부분에서, Vbl은 Vsen으로 설정된다. 보충 검증 동작에서, Vbl은 t9 및 t10에서 Vsen으로 설정된다.
도 21은 도 14와 일치하는, 소거 동작의 예시적인 전압 신호들을 도시하며, 여기서 소거 동작의 제1 루프는 Vsgd_high를 사용하여 범위 밖의 SGD 트랜지스터들을 검출하고, 보충 검증 동작(SVO)은 Vsgd_low를 사용하여 범위 밖의 SGD 트랜지스터들을 검출한다.
전압 신호들은 시점들 t0-t9에 걸쳐 연장된다. 소거 동작은 t0부터 t8까지 연장되고, 보충 검증 동작은 소거 동작이 종료될 때 시작된다. 전압 신호(2100)는 Verase 및 Vch를 도시한다.
전압 신호(2110)는 Vwl_data를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Ven으로 증가한다. 제1 소거-검증 루프 EV1의 검증 부분에서, Vwl_data는, 예를 들어, Vsgd_high에 대한 SGD 트랜지스터들의 검증을 허용하기 위해 Vread로 설정된다. 제1 소거-검증 루프에서가 아니라, 제1 소거-검증 루프를 뒤따르는 소거 동작의 적어도 하나의 소거-검증 루프에서, VvEr에 대한 데이터 메모리 셀들을 감지하기 위해 Vwl_data는 VvEr로 설정된다. VvEr에 대한 이러한 감지는 t5 및 t8에서 발생한다. 도시된 옵션에서, VvEr에 대한 감지는 제1 소거-검증 루프를 뒤따르는 소거 동작의 각각의 나머지 소거-검증 루프에서 발생한다. 보충 검증 동작에서, 전압 신호는 t9에서 Vread로 설정된다. 이것은 t9에서 Vsgd_low에 관하여 SGD 트랜지스터들에 대해 감지가 발생할 수 있게 한다. 옵션에서, SGD 트랜지스터들은 EV1 동안 Vsgd_low에 대해, 그리고 보충 검증 동작에서 Vsgd_high에 대해 감지된다.
전압 신호(2120)는 Vsgd를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. t2에서, EV1의 검증 부분에서, Vsgd는 이러한 경계 전압에 대한 SGD 트랜지스터들을 감지하기 위해 Vsgd_high로 설정된다. t5 및 t8에서, 각각, EV2 및 EV3의 검증 부분에서, Vsgd는 데이터 메모리 셀들의 감지를 허용하기 위해 Vread로 설정된다. 보충 검증 동작에서, Vsgd는 이러한 경계 전압에 대한 SGD 트랜지스터들의 감지를 허용하기 위해 t9에서 Vsgd_low로 설정된다.
전압 신호(2130)는 Vdummy1에 인가되는 전압을 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 제1 소거-검증 루프의 검증 부분에서, t2에서, Vdummy1은 SGD 트랜지스터들의 검증을 허용하기 위해 Vread로 설정된다. 나머지 소거-검증 루프들의 검증 부분들에서, t5 및 t8에서, Vdummy1은 데이터 메모리 셀들의 감지를 허용하기 위해 Vread로 설정된다. 보충 검증 동작에서, Vdummy1은 SGD 트랜지스터들의 검증을 허용하기 위해 t9에서 Vread로 설정된다.
전압 신호(2140)는 제2 더미 워드 라인에 인가되는 전압 Vdummy2를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 제1 소거-검증 루프의 검증 부분에서, t2에서, Vdummy2는 SGD 트랜지스터들의 검증을 허용하기 위해 Vread로 설정된다. 나머지 소거-검증 루프들의 검증 부분들에서, t5 및 t8에서, Vdummy2는 데이터 메모리 셀들의 감지를 허용하기 위해 Vread로 설정된다. 보충 검증 동작에서, Vdummy2는 SGD 트랜지스터들의 검증을 허용하기 위해 t9에서 Vread로 설정된다.
전압 신호(2150)는 SGS 트랜지스터들에 인가되는 전압 Vsgs를 도시한다. 이러한 전압 신호는 각각의 소거 펄스 동안 0V로부터 Vinh로 증가한다. 소거-검증 루프들의 검증 부분에서, Vsgs는 Vread로 설정된다. 보충 검증 동작에서, 전압 신호는 t9에서 Vread로 설정된다.
전압 신호(2160)는 비트 라인들의 전압을 도시한다. 비트 라인 전압 Vbl은 채널 전압이 증가함에 따라 증가한다. 소거-검증 루프들의 검증 부분에서, Vbl은 Vsen으로 설정된다. 보충 검증 동작에서, Vbl은 t9에서 Vsen으로 설정된다.
도시된 예에서, SGD 트랜지스터들은 제1 루프에서 Vsgd_high에 대해, 그리고 SVO에서 Vsgd_low에 대해 검증된다. 다른 옵션에서, SGD 트랜지스터들은 제1 루프에서 Vsgd_low에 대해, 그리고 SVO에서 Vsgd_high에 대해 검증된다.
도 22는 도 10의 프로세스에서 사용하기 위한 예시적인 커맨드들 및 상태들을 도시한다. 제어 회로는 본 명세서에서 설명되는 바와 같은 소거 동작 및 검증 동작들을 수행하라는 커맨드들을 발행할 수 있다. 제어 회로는 메모리 셀들과 동일한 다이 상에 또는 별개의 다이 상에 있을 수 있다. 하나의 접근법에서, 전용 커맨드 CMD XX->60h-Address(3 cycle)-D0h=> Busy->Ready가 있다. "60h"는 제1 커맨드 사이클에서의 블록 소거 커맨드를 나타낸다. "Address(3 cycle)"은 소거될 블록의 3 사이클 또는 바이트 어드레스를 나타낸다. 어드레스는, 예를 들어, 평면 및 블록을 식별하기 위한 정보를 포함할 수 있다. "D0h"는 제2 커맨드 사이클을 나타낸다. "Busy"는 칩의 준비/분주 핀이 분주 상태를 갖는다는 것을 나타내고, "Ready"는 칩의 준비/분주 핀이 준비 상태를 갖는다는 것을 나타낸다.
하나의 접근법에서, CMD XX는 소정 검증 동작들이 소거 동작 동안 그리고/또는 보충 검증 동작에서 더미 메모리 셀들 및/또는 SGD 트랜지스터들에 대해 수행되어야 한다는 것을 나타내기 위해 정상 소거 커맨드, 예컨대, "60h"에 선행하는 프리픽스 커맨드이다. 프리픽스 커맨드는 다른 관련된 커맨드에 선행하는 커맨드이다. 프리픽스 커맨드는 원하는 포맷을 가질 수 있으며, 예를 들어 하나 이상의 바이트를 포함할 수 있다.
추가의 커맨드 CMD YYh는 소거 동작 및 검증 동작의 상태들을 판독하기 위한 전용 상태 반환 커맨드이다. 이 커맨드는 상태 체크 커맨드이다. 상태는, 앞서 논의된 바와 같이, 통과/실패 결과일 수 있다.
다른 가능한 접근법에서, 소거 및 검증 동작들은 메모리 칩 상의 디바이스 파라미터에 의해 개시된다. 상태 반환 커맨드는 위에서 언급된 바와 같이 소거 동작 및 검증 동작의 상태들을 판독하는 데 사용된다.
커맨드들은, 예를 들어, 소거 동작과 관련하여 상태 머신(112)을 포함한 온-칩 제어 회로부(110)로 오프-칩 제어기(122)에 의해 발행될 수 있다. 상태 머신(112)을 포함한 온-칩 제어 회로부(110)는 소거 및 검증 동작들의 상태를 제어기(122)에 다시 보고할 수 있다.
도 22에서, IO0-IO7은 입력/출력 바이트들을 나타낸다. 이들은, 예를 들어, 소거 및 검증 동작들의 상태들을 보고하기 위해 제어 회로부(110)로부터 제어기(122)로 송신될 수 있는 바이트들이다. IO0은 칩 내의 데이터 메모리 셀들에 대한 소거 동작의 통과 또는 실패 상태를 나타낸다. 일반적으로, 다수의 평면 내의 블록들은 동시에 소거될 수 있다. 블록들 중 임의의 것이 소거 동작을 성공적으로 완료하는 데 실패하는 경우, 상태 반환 바이트는 실패 상태를 나타내기 위해 1로 설정된다. 모든 블록들이 소거 동작을 성공적으로 완료하는 경우, 상태 반환 바이트는 통과 상태를 나타내기 위해 0으로 설정된다.
IO1은 평면 0(예를 들어, 도 4에서의 P0) 내의 블록의 데이터 메모리 셀들에 대한 소거 동작의 통과 또는 실패 상태를 나타낸다. IO2는 평면 1(예를 들어, 도 4에서의 P1) 내의 블록의 데이터 메모리 셀들에 대한 소거 동작의 통과 또는 실패 상태를 나타낸다. 둘 모두의 경우에, 상태 반환 바이트는, 각각, 통과 또는 실패 상태를 나타내기 위해 0 또는 1로 설정된다.
IO0-IO2의 상태들은 검증 동작 상태와는 별개이다.
IO3 및 IO4는, 각각, 평면 0 또는 평면 1 내의 블록 내의 더미 메모리 셀들 및/또는 SG 트랜지스터들에 대한 검증 동작의 통과 또는 실패 상태를 나타낸다. 상태 반환 바이트는, 각각, 통과(예를 들어, 더미 메모리 셀들 및/또는 SG 트랜지스터들이 범위 내에 있음) 또는 실패(예를 들어, 더미 메모리 셀들 및/또는 SG 트랜지스터들이 범위 밖에 있음) 상태를 나타내기 위해, 예를 들어, 0 또는 1로 설정된다.
IO5는 참 분주 상태를, 각각, 0 또는 1의 값에 기초하여 분주 또는 준비로서 나타낸다. 이것은 칩이 분주하여 커맨드들을 수락할 수 없는지 또는 커맨드들을 수락할 준비가 되어 있는지를 나타낸다.
IO6 및 IO7은 0의 값을 가지며, 이 예에서는 사용되지 않는다.
도 23은 도 10의 프로세스의 단계 1006과 일치하는, 더미 메모리 셀들 및/또는 선택 게이트 트랜지스터들의 임계 전압들을 리트리밍하기 위한 예시적인 프로세스를 도시한다. 단계 2301은 잠재적 불량 블록에 대한 리트리밍 프로세스를 시작한다. 하나의 접근법에서, 단계 2302는 범위 밖의 더미 메모리 셀들 및/또는 SG 트랜지스터들을 식별하는 데이터에 액세스한다. 예를 들어, 범위 밖의 SGD 트랜지스터들을 식별하는, 도 24의 표(2400)를 참조한다. 범위 밖의 더미 메모리 셀들을 식별하기 위해 유사한 표가 제공될 수 있다.
이러한 유형의 데이터가 이용가능할 때, 단계 2303은 (허용가능 범위의 상부 경계 위의 Vth를 갖는) 범위 위의 더미 메모리 셀들 및/또는 SG 트랜지스터들을, 그들이 임계 전압들의 허용가능 범위 내에 있을 때까지 소거한다. 단계 2304는 (허용가능 범위의 하부 경계 아래의 Vth를 갖는) 범위 아래의 더미 메모리 셀들 및/또는 SG 트랜지스터들을, 그들이 임계 전압들의 허용가능 범위 내에 있을 때까지 프로그래밍한다.
소거는 하나 이상의 소거-검증 반복을 수행하는 것을 수반할 수 있으며, 여기서 더미 메모리 셀들 및/또는 SG 트랜지스터들은 소거를 위해 바이어싱되는 반면 데이터 메모리 셀들은 소거를 금지하도록 바이어싱된다. Vth가 Vdum_high 또는 Vsgd_high와 같은 상부 경계보다 작을 때를 결정하기 위해 각각의 소거-검증 반복에서 검증 테스트가 수행될 수 있다. 프로그래밍은 하나 이상의 프로그램-검증 반복을 수행하는 것을 수반할 수 있으며, 여기서 더미 메모리 셀들 및/또는 SG 트랜지스터들은 프로그래밍을 위해 바이어싱되는 반면 데이터 메모리 셀들은 프로그래밍을 금지하도록 바이어싱된다. Vth가 Vdum_low 또는 Vsgd_low와 같은 하부 경계 위에 있을 때를 결정하기 위해 각각의 프로그램-검증 반복에서 검증 테스트가 수행될 수 있다.
단계 2303은 선택적으로, 예를 들어 저장된 데이터가 특정한 범위 밖의 SG 트랜지스터들 및/또는 더미 메모리 셀들을 식별하지 않을 때, 범위 밖의 더미 메모리 셀들 및/또는 SG 트랜지스터들을 식별하기 위해 검증 동작들을 수행하는 데 사용될 수 있다. 예를 들어, 데이터는 범위 밖의 SG 트랜지스터 및/또는 메모리 셀을 갖는 블록을 식별할 수 있으며, 이 경우에 단계 2303은 특정한 범위 밖의 SG 트랜지스터들 및/또는 메모리 셀들, 및 그들이 높은 쪽에서 범위 밖에 있는지 또는 낮은 쪽에서 범위 밖에 있는지를 식별하기 위해 수행된다.
하나의 접근법에서, 선택 게이트 트랜지스터들에 대한 검증 동작 동안, 제어 회로는 선택 게이트 트랜지스터들의 서브세트를 식별하는 데이터를 저장하도록 구성되며, 서브세트는 임계 전압들의 각자의 허용가능 범위 밖의 임계 전압들을 갖는다. 블록이 잠재적 불량 블록 풀에 있고 잠재적 불량 블록 풀 내의 블록들의 수가 임계치를 초과할 때, 제어 회로는 NAND 스트링들의 세트의 나머지 선택 게이트 트랜지스터들의 임계 전압들을 리트리밍함이 없이 저장된 데이터에 기초하여 선택 게이트 트랜지스터들의 서브세트의 임계 전압들을 리트리밍하도록 구성된다. 예를 들어, 도 7a에서, 선택 게이트 트랜지스터들 SGD(0)-SGD(3)의 서브세트는 SGD(0)을 포함할 수 있고, 나머지 선택 게이트 트랜지스터들은 SGD(1)-SGD(3)을 포함할 수 있다.
도 24는 범위 밖의 SGD 트랜지스터들을 식별하는 표를 도시한다. 언급된 바와 같이, 각각의 NAND 스트링은, 하나의 접근법에서, NAND 스트링 번호 및 서브-블록 번호에 의해 식별될 수 있다. 그에 따라 범위 밖의 SGD 트랜지스터들은, 예를 들어, 그것이 위치되는 NAND 스트링에 의해 식별될 수 있다. 표는 본 명세서에 설명된 바와 같이 범위 밖의 더미 메모리 셀들 및/또는 SG 트랜지스터들을 검출하는 검증 동작의 결과들에 기초하여 채워질 수 있다. 첫 번째 컬럼은 서브-블록(SB) 번호(#)를 제공하고, 두 번째 컬럼은 NAND 스트링 #을 제공하고, 세 번째 컬럼은 연관된 SGD 트랜지스터가 너무 높은지(0 비트에 의해) 또는 너무 낮은지(1 비트에 의해)를 표시한다.
따라서, 하나의 구현예에서, 장치는 블록 내의 NAND 스트링들의 세트에 접속하도록 구성된 제어 회로를 포함하며, NAND 스트링들의 세트 내의 각각의 NAND 스트링은 선택 게이트 트랜지스터 및 데이터 메모리 셀들을 포함하고, 회로는 데이터 메모리 셀들에 대한 소거 동작을 수행하고; 임계 전압들의 각자의 허용가능 범위의 적어도 하나의 경계 전압에 대해 선택 게이트 트랜지스터들에 대한 검증 동작을 수행하고; 소거 동작의 상태 및 검증 동작의 상태를 체크하고; 소거 동작의 상태가 통과 상태이고 검증 동작의 상태가 실패 상태인 경우 블록을 잠재적 불량 블록 풀에 할당하도록 구성되며, 소거 동작의 상태는 소거 동작이 성공적으로 완료될 때 통과 상태이고, 검증 동작의 상태는 지정된 수보다 많은 선택 게이트 트랜지스터들이 임계 전압들의 각자의 허용가능 범위 밖의 임계 전압을 가질 때 실패 상태인 것을 알 수 있다.
다른 구현예에서, 방법은 블록에 대한 하나 이상의 커맨드들을 발행하는 단계 - 블록은 NAND 스트링들의 세트를 포함하고, NAND 스트링들의 세트 내의 각각의 NAND 스트링은 선택 게이트 트랜지스터 및 데이터 메모리 셀들을 포함하고, 하나 이상의 커맨드들은 임계 전압들의 각자의 허용가능 범위의 적어도 하나의 경계 전압에 대한 데이터 메모리 셀들의 소거 동작 및 선택 게이트 트랜지스터들에 대한 검증 동작을 위한 것임 -; 소거 동작의 상태를 획득하기 위한 상태 체크 커맨드 및 검증 동작의 상태를 획득하기 위한 상태 체크 커맨드를 발행하는 단계; 및 소거 동작의 상태 및 검증 동작의 상태에 기초하여 블록을 잠재적 불량 블록 풀에 할당할지를 결정하는 단계를 포함한다.
다른 구현예에서, 장치는 블록 내의 NAND 스트링들의 세트에 접속하도록 구성된 제어 회로 - NAND 스트링들의 세트 내의 각각의 NAND 스트링은 선택 게이트 트랜지스터 및 데이터 메모리 셀들을 포함함 -; 및 제어 회로에 접속된 인터페이스를 포함한다. 회로는 데이터 메모리 셀들에 대한 소거 동작을 수행하고 - 소거 동작을 수행하는 것은 NAND 스트링들의 세트에 대한 복수의 소거-검증 루프들을 수행하는 것을 포함하고, 각각의 소거-검증 루프는 소거 부분 및 검증 부분을 포함함 -; 각각의 소거-검증 루프의 소거 부분에서, 소거를 위해 데이터 메모리 셀들을 바이어싱하고; 각각의 소거-검증 루프의 검증 부분에서, 데이터 메모리 셀들에 대한 소거-검증 테스트를 동시에 수행하면서 임계 전압들의 각자의 허용가능 범위의 적어도 하나의 경계 전압에 대해 선택 게이트 트랜지스터들에 대한 검증 동작을 수행하고; 복수의 소거-검증 루프들의 완료 시에 데이터 메모리 셀들에 대한 소거-검증 테스트가 성공적이지 않은 경우 블록을 결함 있는 것으로 식별하라는 커맨드들을 인터페이스를 통해 발행하도록 구성된다.
본 발명의 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 총망라하는 것으로, 또는 본 발명을 개시된 정확한 형태로 제한하는 것으로 의도되지 않는다. 상기의 교시 내용에 비추어 많은 수정 및 변형이 가능하다. 설명된 실시예들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었으며, 이에 의해 당업자가 다양한 실시예들에서 그리고 고려되는 특정 용도에 적합한 바와 같은 다양한 수정을 갖고서 본 발명을 가장 잘 이용할 수 있게 한다. 본 발명의 범위는 본 명세서에 첨부된 청구범위에 의해 한정되는 것으로 의도된다.

Claims (15)

  1. 장치로서,
    블록(B0-0 내지 B0-n-1, B1-0 내지 B1-n-1) 내의 NAND 스트링들(700n, 710n, 720n, 730n)의 세트에 접속하도록 구성된 제어 회로(110, 122)를 포함하며, 상기 NAND 스트링들의 세트 내의 각각의 NAND 스트링은 선택 게이트 트랜지스터(701, 721, 741, 761; 716, 736, 756, 776) 및 데이터 메모리 셀들(704-713, 724-733, 744-753, 764-773)을 포함하고, 상기 제어 회로는,
    상기 데이터 메모리 셀들에 대한 소거 동작을 수행하고;
    임계 전압들의 각자의 허용가능 범위의 적어도 하나의 경계 전압(Vsgd_low, Vsgd_high)에 대해 상기 선택 게이트 트랜지스터들에 대한 검증 동작을 수행하고;
    상기 소거 동작의 상태 및 상기 검증 동작의 상태를 체크하고;
    상기 소거 동작의 상기 상태가 통과 상태이고 상기 검증 동작의 상기 상태가 실패 상태인 경우 상기 블록을 잠재적 불량 블록 풀(potential bad block pool)에 할당하도록 구성되며, 상기 소거 동작의 상기 상태는 상기 소거 동작이 성공적으로 완료될 때 상기 통과 상태이고, 상기 검증 동작의 상기 상태는 지정된 수보다 많은 상기 선택 게이트 트랜지스터들이 상기 임계 전압들의 각자의 허용가능 범위 밖의 임계 전압을 가질 때 상기 실패 상태인, 장치.
  2. 제1항에 있어서,
    상기 블록이 상기 잠재적 불량 블록 풀에 있고 상기 잠재적 불량 블록 풀 내의 블록들의 수가 임계치를 초과할 때, 상기 제어 회로는,
    상기 선택 게이트 트랜지스터들의 임계 전압들을 리트리밍(re-trimming)하고;
    상기 리트리밍 후에,
    상기 데이터 메모리 셀들에 대한 다른 소거 동작을 수행하고;
    상기 임계 전압들의 각자의 허용가능 범위의 적어도 하나의 경계 전압에 대해 상기 선택 게이트 트랜지스터들에 대한 다른 검증 동작을 수행하고;
    상기 다른 소거 동작의 상태 및 상기 다른 검증 동작의 상태를 체크하고;
    상기 다른 검증 동작의 상기 상태가 상기 실패 상태인 경우 상기 블록을 불량 블록 풀에 할당하고;
    상기 다른 소거 동작의 상기 상태 및 상기 다른 검증 동작의 상기 상태가 둘 모두 상기 통과 상태인 경우 상기 블록을 양호 블록 풀에 할당하도록 구성되는, 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 선택 게이트 트랜지스터들에 대한 상기 검증 동작 동안, 상기 제어 회로는 상기 선택 게이트 트랜지스터들의 서브세트를 식별하는 데이터(2400)를 저장하도록 구성되고, 상기 서브세트는 상기 임계 전압들의 각자의 허용가능 범위 밖의 임계 전압들을 가지며,
    상기 블록이 상기 잠재적 불량 블록 풀에 있고 상기 잠재적 불량 블록 풀 내의 블록들의 수가 임계치를 초과할 때, 상기 제어 회로는 상기 NAND 스트링들의 세트의 나머지 선택 게이트 트랜지스터들의 임계 전압들을 리트리밍함이 없이 상기 저장된 데이터에 기초하여 상기 선택 게이트 트랜지스터들의 상기 서브세트의 임계 전압들을 리트리밍하도록 구성되는, 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제어 회로는 상기 소거 동작이 완료된 후에 상기 선택 게이트 트랜지스터들에 대한 상기 검증 동작을 수행하도록 구성되는, 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제어 회로는 상기 소거 동작의 하나 이상의 소거-검증 루프들에서 상기 데이터 메모리 셀들에 대한 소거-검증 테스트를 수행하는 것과 동시에 상기 선택 게이트 트랜지스터들에 대한 상기 검증 동작을 수행하도록 구성되는, 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제어 회로는,
    상기 소거 동작의 제1 소거-검증 루프에서 상기 데이터 메모리 셀들에 판독 통과 전압을 인가하는 것과 동시에 상기 선택 게이트 트랜지스터들에 대한 상기 검증 동작을 수행하고;
    상기 제1 소거-검증 루프에서가 아니라, 상기 제1 소거-검증 루프를 뒤따르는 상기 소거 동작의 적어도 하나의 소거-검증 루프에서 상기 데이터 메모리 셀들에 대한 소거-검증 테스트를 수행하도록 구성되는, 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제어 회로는 상기 소거 동작의 상기 상태 및 상기 선택 게이트 트랜지스터들에 대한 상기 검증 동작의 상기 상태가 둘 모두 상기 통과 상태인 경우 상기 블록을 양호 블록 풀에 할당하도록 구성되는, 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 데이터 메모리 셀들에 대한 상기 소거 동작은 복수의 소거-검증 루프들을 포함하고,
    상기 소거 동작의 상기 상태는 상기 소거 동작이 최대 허용가능 수의 소거-검증 루프들 내에서 완료되는 경우 상기 통과 상태인, 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    각각의 NAND 스트링은 제1 드레인측 더미 메모리 셀(715, 735, 755, 775)을 포함하고,
    상기 제어 회로는,
    임계 전압들의 각자의 허용가능 범위의 적어도 하나의 경계 전압(Vdum1_low, Vdum1_high)에 대해 상기 제1 드레인측 더미 메모리 셀들에 대한 검증 동작을 수행하고;
    상기 제1 드레인측 더미 메모리 셀들에 대한 상기 검증 동작의 상태를 체크하고;
    상기 제1 드레인측 더미 메모리 셀들에 대한 상기 검증 동작의 상기 상태가 상기 실패 상태인 경우 상기 블록을 상기 잠재적 불량 블록 풀에 할당하도록 구성되는, 장치.
  10. 제9항에 있어서,
    각각의 NAND 스트링은 제2 드레인측 더미 메모리 셀(714, 734, 754, 774)을 포함하고,
    상기 제어 회로는,
    상기 제1 드레인측 더미 메모리 셀들에 대한 상기 검증 동작과는 개별적으로, 임계 전압들의 각자의 허용가능 범위의 적어도 하나의 경계 전압(Vdum2_low, Vdum2_high)에 대해 상기 제2 드레인측 더미 메모리 셀들에 대한 검증 동작을 수행하고;
    상기 제2 드레인측 더미 메모리 셀들에 대한 상기 검증 동작의 상태를 체크하고;
    상기 제2 드레인측 더미 메모리 셀들에 대한 상기 검증 동작의 상기 상태가 상기 실패 상태인 경우 상기 블록을 상기 잠재적 불량 블록 풀에 할당하도록 구성되는, 장치.
  11. 제9항에 있어서,
    상기 제어 회로는 상기 소거 동작의 하나 이상의 소거-검증 루프들에서 소거-검증 전압에 대해 상기 데이터 메모리 셀들에 대한 소거-검증 테스트를 수행하는 것과 동시에 상기 제1 드레인측 더미 메모리 셀들에 대한 상기 검증 동작을 수행하도록 구성되는, 장치.
  12. 제9항에 있어서, 상기 제어 회로는,
    상기 소거 동작의 제1 소거-검증 루프에서 상기 데이터 메모리 셀들에 판독 통과 전압을 인가하는 것과 동시에 상기 제1 드레인측 더미 메모리 셀들에 대한 상기 검증 동작을 수행하고;
    상기 제1 소거-검증 루프에서가 아니라, 상기 제1 소거-검증 루프를 뒤따르는 상기 소거 동작의 적어도 하나의 소거-검증 루프에서 상기 데이터 메모리 셀들에 대한 소거-검증 테스트를 수행하도록 구성되는, 장치.
  13. 방법으로서,
    블록(B0-0 내지 B0-n-1, B1-0 내지 B1-n-1)에 대한 하나 이상의 커맨드들을 발행하는 단계 - 상기 블록은 NAND 스트링들(700n, 710n, 720n, 730n)의 세트를 포함하고, 상기 NAND 스트링들의 세트 내의 각각의 NAND 스트링은 선택 게이트 트랜지스터(701, 721, 741, 761; 716, 736, 756, 776) 및 데이터 메모리 셀들(704-713, 724-733, 744-753, 764-773)을 포함하고, 상기 하나 이상의 커맨드들은 임계 전압들의 각자의 허용가능 범위의 적어도 하나의 경계 전압(Vsgd_low, Vsgd_high)에 대한 상기 데이터 메모리 셀들의 소거 동작 및 상기 선택 게이트 트랜지스터들에 대한 검증 동작을 위한 것임 -;
    상기 소거 동작의 상태를 획득하기 위한 상태 체크 커맨드 및 상기 검증 동작의 상태를 획득하기 위한 상태 체크 커맨드를 발행하는 단계; 및
    상기 소거 동작의 상기 상태 및 상기 검증 동작의 상기 상태에 기초하여 상기 블록을 잠재적 불량 블록 풀에 할당할지를 결정하는 단계를 포함하는, 방법.
  14. 제13항에 있어서,
    상기 하나 이상의 커맨드들은 상기 블록에 대한 블록 소거 커맨드가 뒤따르는 프리픽스 커맨드를 포함하고, 상기 블록 소거 커맨드는 상기 소거 동작을 위한 것이고 상기 프리픽스 커맨드는 상기 검증 동작을 위한 것인, 방법.
  15. 제13항에 있어서,
    상기 하나 이상의 커맨드는 상기 소거 동작 및 상기 검증 동작을 가능하게 하는 디바이스 파라미터를 포함하는, 방법.
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