KR101515936B1 - 플래시 메모리 장치와 상기 플래시 메모리 장치의 프로그래밍/소거 방법 - Google Patents

플래시 메모리 장치와 상기 플래시 메모리 장치의 프로그래밍/소거 방법 Download PDF

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Abstract

본 발명의 제1실시예에 따른 플래시 메모리 장치는, 벌크 영역; 상기 벌크 영역 상에 위치하고, 일렬로 배치되는 n개(n은 2이상의 자연수)의 메모리 셀 트랜지스터들; 상기 n개의 메모리 셀 트랜지스터들의 게이트들에 각각 연결되는 n개의 노멀 워드 라인들; 상기 n개의 메모리 셀 트랜지스터들의 한 쪽 끝에 위치하는 메모리 셀 트랜지스터에 연결되는 제1더미 셀 트랜지스터; 상기 제1더미 셀 트랜지스터의 게이트에 연결되는 제1더미 워드 라인; 상기 제1더미 셀 트랜지스터에 연결되는 제1선택 트랜지스터; 상기 제1선택 트랜지스터의 게이트에 연결되는 제1선택 라인; 및 상기 메모리 셀 트랜지스터들을 소거하는 소거 모드에서, 상기 벌크 영역의 전압 레벨과 제1전압 중에서 낮은 전압을 상기 제1선택 라인에 인가하는, 전압 제어부를 구비한다.

Description

플래시 메모리 장치와 상기 플래시 메모리 장치의 프로그래밍/소거 방법{Flash memory device and program/erase method of the same}
본 발명의 실시예는 플래시 메모리 장치에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 비휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다. 낸드(NAND) 타입 비휘발성 메모리 소자는 낸드 스트링들에 배열된 메모리 트랜지스터들을 포함할 수 있다.
본 발명의 실시예가 이루고자 하는 기술적 과제는, 플래시 메모리 장치, 플래시 메모리 장치의 소거 방법, 및 플래시 메모리 장치의 프로그래밍 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1실시예에 따른 플래시 메모리 장치는, 벌크 영역; 상기 벌크 영역 상에 위치하고, 일렬로 배치되는 n개(n은 2 이상의 자연수)의 메모리 셀 트랜지스터들; 상기 n개의 메모리 셀 트랜지스터들의 게이트들에 각각 연결되는 n개의 노멀 워드 라인들; 상기 n개의 메모리 셀 트랜지스터들의 한 쪽 끝에 위치하는 메모리 셀 트랜지스터에 연결되는 제1더미 셀 트랜지스터; 상기 제1더미 셀 트랜지스터의 게이트에 연결되는 제1더미 워드 라인; 상기 제1더미 셀 트랜지스터에 연결되는 제1선택 트랜지스터; 상기 제1선택 트랜지스터의 게이트에 연결되는 제1선택 라인; 및 상기 메모리 셀 트랜지스터들을 소거하는 소거 모드에서, 상기 벌크 영역의 전압 레벨과 제1전압 중에서 낮은 전압을 상기 제1선택 라인에 인가하는, 전압 제어부를 구비한다.
제2전압이 상기 벌크 영역에 인가되면, 상기 벌크 영역의 전압 레벨은, 상기 벌크 영역의 초기 전압 레벨부터 상기 벌크 영역에 인가되는 상기 제2전압 레벨까지 상승한다.
상기 제2전압 레벨과 상기 제1전압 레벨의 차이는, 상기 제1선택 트랜지스터에서 터널링이 일어날 수 있는 전압보다 작을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2실시예에 따른 플래시 메모리 장치는, 벌크 영역; 상기 벌크 영역 상에 위차하고, 일렬로 배치되는 n개(n은 2이상의 자연수)의 메모리 셀 트랜지스터들; 상기 메모리 셀 트랜지스터들의 게이트들에 각각 연결되는 n개의 노멀 워드 라인들; 상기 양쪽 끝에 위치하는 메모리 셀 트랜지스터들에 연결되는 제1더미 셀 트랜지스터와 제2더미 셀 트랜지스터; 상기 제1 및 제2더미 셀 트랜지스터의 게이트에 연결되는 제1 및 제2더미 워드 라인; 상기 제1 및 제2더미 셀 트랜지스터에 연결되는 제1 및 제2선택 트랜지스터; 상기 제 1 및 제2선택 트랜지스터의 게이트에 연결되는 제1 및 제2선택 라인; 및 상기 메모리 셀 트랜지스터들을 소거하는 소거 모드에서, 제1전압을 상기 제1선택 라인과 상기 제2선택 라인에 인가하고, 상기 벌크 영역에 제2전압을 인가하는, 전압 제어부를 구비한다.
상기 제2전압 레벨과 상기 제1전압 레벨의 차이는, 상기 제1선택 트랜지스터 또는 상기 제2선택 트랜지스터에서 터널링이 일어날 수 있는 전압보다 작을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 플래시 메모리 장치의 소거 방법은, 메모리 셀 트랜지스터들을 소거하는 소거 모드에서, 상기 벌크 영역의 전압 레벨과 제1전압을 비교하는, 전압 비교 단계; 및 상기 전압 비교 단계의 비교 결과에 따라, 상기 벌크 영역의 전압 레벨과 상기 제1전압중에 낮은 전압을 상기 제1선택 워드 라인에 인가하는, 전압 인가 단계를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 플래시 메모리 장치의 프로그래밍 방법은, 프로그래밍 대상 메모리 셀 트랜지스터의 게이트에 연결되는 프로그래밍 대상 노멀 워드 라인에 프로그래밍 전압을 인가하고 나머지 노멀 워드 라인들에 패스 전압을 인가하는 단계; 상기 제1선택 라인에 제1전압을 인가하는 단계; 및 상기 제1더미 워드 라인에 제2전압을 인가하는 단계를 구비한다.
상기 프로그래밍 대상 메모리 셀 트랜지스터가 상기 제1더미 셀 트랜지스터에 인접하는 경우, 상기 제2전압은 상기 제1전압과 상기 프로그래밍 전압 사이의 전압 레벨을 가진다. 상기 프로그래밍 대상 메모리 셀 트랜지스터가 상기 제1더미 셀 트랜지스터에 인접하지 않는 경우, 상기 제2전압은 상기 패스 전압과 동일한 전압 레벨을 가진다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
플래시 메모리를 구성하는 메모리 셀들은 제어 게이트, 플로팅 게이트, 소스, 및 드레인을 구비하는 셀 트랜지스터로 구성된다. 플래시 메모리의 셀 트랜지스터는 F-N 터널링 메커니즘에 의해서 프로그램 되거나 소거된다.
셀 트랜지스터의 소거 동작은 셀 트랜지스터의 제어 게이트에 접지 전압을 인가하고, 반도체 기판(또는 벌크)에 전원 전압보다 높은 고전압을 인가함으로써 수행된다. 이러한 소거 바이어스 조건에 따르면, 플로팅 게이트와 벌크 사이의 큰 전압 차에 의해 이들 사이에 강한 전계가 형성되며, 그 결과 부유 게이트에 존재하는 전자들은 F-N 터널링 효과에 의해서 벌크로 방출된다. 이 때, 소거된 셀 트랜지스터의 임계 전압은 작아진다.
셀 트랜지스터의 프로그램 동작은 제어 게이트에 전원 전압보다 높은 고전압을 인가하고, 드레인 및 벌크에 접지 전압을 인가함으로써 이루어진다. 이러한 바 이어스 조건 하에서, 전자들이 F-N 터널링 효과에 의해서 셀 트랜지스터의 플로팅 게이트에 주입된다. 이 때 프로그램 된 셀 트랜지스터의 임계 전압은 커진다.
플로팅 게이트(FG)에 전자가 주입된 상태를 프로그램(program) 상태라고 하고, 플로팅 게이트(FG)에 전자가 없어진 상태를 소거(erase) 상태라고 한다. 프로그램 상태의 임계 전압은 0보다 크고, 소거 상태의 임계 전압은 0보다 작다.
도 1은 본 발명의 제1실시예에 따른 플래시 메모리 장치를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 제1실시예에 따른 플래시 메모리 장치는, 제1선택 트랜지스터(TSS), 제1더미 셀 트랜지스터(TD1), n개의 메모리 셀 트랜지스터들(TM1 ~ TMn), 제2더미 셀 트랜지스터(TD2) 및 제2선택 트랜지스터(TGS)를 구비한다.
상기 트랜지스터들(TSS, TD1, TM1 ~ TMn, TD2, TGS)은 벌크 영역(120) 상에 형성된다.
메모리 셀 트랜지스터들(TM1 ~ TMn)은 일렬로 배치된다. 제1더미 셀 트랜지스터(TD1)와 제2더미 셀 트랜지스터(TD2)는 메모리 셀 트랜지스터들(TM1 ~ TMn)의 양쪽 끝에 연결된다. 즉, 제1더미 셀 트랜지스터(TD1)와 제2더미 셀 트랜지스터(TD2)는 메모리 셀 트랜지스터(TM1)와 메모리 셀 트랜지스터(TM2)에 각각 연결된다. 제1선택 트랜지스터(TSS)와 제2선택 트랜지스터(TGS)는 제1더미 셀 트랜지스터(TD1)와 제2더미 셀 트랜지스터(TD2)에 각각 연결된다.
상기 트랜지스터들(TSS, TD1, TM1 ~ TMn, TD2, TGS)의 게이트들에는 전압을 인가하는 라인들이 연결된다. 메모리 셀 트랜지스터들(TM1 ~ TMn)의 게이트들에는 노멀 워드라인들(WL1 ~ WLn)이 각각 연결된다. 제1더미 셀 트랜지스터(TD1)와 제2더미 셀 트랜지스터(TD2)의 게이트에는 제1더미 워드라인(DWL1)과 제2더미 워드라인(DWL2)이 연결되고, 제1선택 트랜지스터(TSS)와 제2선택 트랜지스터(TGS)의 게이트에는 제1선택 라인(SSL)과 제2선택 라인(GSL)이 각각 연결된다. 제1선택 트랜지스터(TSS)는 스트링 선택 트랜지스터일 수 있고, 제2선택 트랜지스터(TGS)는 접지 선택 트랜지스터일 수 있다. 반대로, 제1선택 트랜지스터(TSS)가 접지 선택 트랜지스터이고 제2선택 트랜지스터(TGS)는 스트링 선택 트랜지스터일 수도 있다.
메모리 셀 트랜지스터들(TM1 ~ TMn)의 게이트들을 통하여 각종 전압(프로그램 전압, 독출 전압, 소거 전압)을 인가함으로써, 메모리 셀 트랜지스터들(TM1 ~ TMn)을 동작(프로그램, 독출, 소거)시킨다.
다시 도 1을 참조하면, 본 발명의 제1실시예에 따른 플래시 메모리 장치는, 전압 제어부(150)를 구비한다.
도 2는 소거 모드에서 도 1의 플래시 메모리 장치에 인가되는 전압을 보여준다.
소거 모드에서 메모리 셀 트랜지스터들(TM1 ~ TMn)는 한꺼번에 소거된다. 물론, 일부분씩 소거될 수도 있으나 본 명세서에서는 한꺼번에 소거되는 것으로 가정한다.
도 1과 도 2를 참조하면, 메모리 셀 트랜지스터들(TM1 ~ TMn)을 소거하는 소거 모드에서, 제1 및 제2더미 워드라인(DWL1, DWL2)에는 제3전압(V3 ; 5V)이 인가 되고, 노멀 워드라인들(WL1, WL2, …, WLn-1, WLn)에는 제4전압(V4 ; 0V)이 인가된다. 또한, 벌크 영역(120)에는 제2전압(V2 ; 20V)이 인가된다.
전압 제어부(150)는 벌크 영역(120)의 전압 레벨과 제1전압(V1 ; 12V) 중에서 낮은 전압을 제1선택 라인(SSL)과 제2선택 라인(GSL)에 인가한다(이하에서는 제1선택 라인(SSL)만을 가지고 설명하기로 한다). 벌크 영역(120)의 전압 레벨은, 벌크 영역(120)에 인가된 전압이 아니라 벌크 영역(120)에서 측정된 전압을 의미한다. 벌크 영역(120)에 제2전압(V2 ; 20V)이 인가되면, 벌크 영역(120)의 전압 레벨(즉, 벌크 영역(120)에서 측정된 전압)은 상승하기 시작하여, 제2전압(V2 ; 20V)에 도달하면 상승을 멈춘다.
이처럼, 전압 제어부(150)는 벌크 영역(120)의 전압 레벨(즉, 벌크 영역(120)에서 측정된 전압)과 제1전압(V1 ; 12V) 중에서 낮은 전압을 제1선택 라인(SSL)에 인가하기 때문에, 제1선택 라인(SSL)에 걸리는 전압이 벌크 영역(120)의 전압보다 커지지 않도록 한다. 즉, 제1선택 라인(SSL)에 걸리는 전압이 벌크 영역(120)의 전압보다 먼저 상승하지 않도록 한다. 그에 따라, 소자 열화를 방지할 수 있다.
도 3은 제1선택 라인에 걸리는 전압과 벌크 영역의 전압을 나타내는 그래프이다.
도 3을 참조하면, 벌크 영역(120)에 제2전압(V2 ; 20V)을 인가하고부터(T1 타이밍부터), 벌크 영역의 전압(도 3에 VB로 표현됨 ; 즉, 벌크 영역(120)에서 측정된 전압)은 상승하기 시작한다. 벌크 영역(120)의 전압(VB)이 제1전압(V1 ; 12V) 에 도달할 때까지(T2 타이밍이 될 때까지), 벌크 영역(120)의 전압(VB)은 제1전압(V1 ; 12V)보다 낮으므로, 전압 제어부(150)는 제1선택 라인(SSL)에 벌크 영역의 전압(VB)을 공급한다. T2 타이밍이 지나면, 벌크 영역(120)의 전압(VB)은 제1전압(V1 ; 12V)보다 높아지므로, 전압 제어부(150)는 제1선택 라인(SSL)에 제1전압(V1 ; 12V)을 공급한다.
소거 모드에서, 제2전압 레벨(V2 ; 20V)과 제1전압 레벨(V1 ; 12V)의 차이는, 제1선택 트랜지스터(TSS)에서 터널링이 일어날 수 있는 전압보다 작을 수 있다. 소거 모드에서 제1더미 워드 라인(DWL1)에 인가하는 제3전압 레벨(V3 ; 5V)은, 소거 모드에서 노멀 워드 라인(WL1 ~ WLn)에 인가하는 제4전압 레벨(V4 ; 0V)보다 높고, 제1전압 레벨(V1 ; 12V)보다 낮을 수 있다. 제3전압 레벨(V3)은, 제4전압 레벨(V4 ; 0V)과 제1전압 레벨(V1 ; 12V)의 평균일 수 있다. 이 경우, 제3전압 레벨(V3)은 앞서 설명되었던 5V가 아니라 6V일 수 있다.
전압 제어부(150)는 전압 비교기(미도시)와 전압 생성기(미도시)를 구비할 수 있다. 전압 비교기(미도시)는 벌크 영역(120)의 전압(VB)과 제1전압(V1 ; 12V)을 비교한다. 전압 생성기(미도시)는 전압 비교기(미도시)의 비교 결과에 따라, 벌크 영역(120)의 전압 레벨(VB)과 제1전압(V1 ; 20V) 중에 낮은 전압을 제1선택 라인(TSS)에 인가한다.
한편, 이상에서 언급된 전압 레벨들(예를 들어, 12V, 20V 등)은 설명의 편의를 위한 예시일 뿐이고, 구체적인 레벨은 달라질 수 있다.
도 1을 참조하면, 본 발명의 제1실시예에 따른 플래시 메모리 장치는 전하 공급 라인(CSL)과 비트 라인(BL)을 더 구비할 수 있다. 전하 공급 라인(CSL)은 제1 및 제2스트링(ST1, ST2)으로 전하를 공급한다. 전하 공급 라인(CSL)은 공통 소스 라인(common source line)일 수 있다.
도 4는 본 발명의 실시예와 비교할 목적으로 제공되는 비교예에 따른 플래시 메모리 장치이다.
도 5는 소거 모드에서 도 4의 플래시 메모리 장치에 인가되는 전압을 보여준다.
도 4와 도 5를 참조하면, 소거 모드에서 제1 및 제2선택 라인(SSL, GSL)은 플로팅 된다. 그러므로, 제1 및 제2선택 라인(SSL, GSL)의 전압은 벌크 영역(120)의 전압까지 상승한다. 이 경우, 제1 및 제2선택 라인(SSL, GSL)과 제1 및 제2더미 워드라인(DWL1, DWL2) 사이에 누설 전류가 발생할 수 있다.
또한, 비교예에 따른 플래시 메모리 장치는 도 1에 도시된 플래시 메모리 장치에서 전압 제어부(150)를 제거한 형태를 가진다. 그러므로, 도 4의 플래시 메모리 장치에서는 제1선택 라인(SSL)에 인가되는 전압(VSSL)은 벌크 영역(320)의 전압보다 먼저 상승할 수 있다. 이 경우, 소자의 열화가 발생할 수 있다.
도 6은 본 발명의 제2실시예에 따른 플래시 메모리 장치를 나타내는 회로도이다.
도 6을 참조하면, 본 발명의 제2실시예에 따른 플래시 메모리 장치는, 제1선택 트랜지스터(TSS), 제1더미 셀 트랜지스터(TD1), n개의 메모리 셀 트랜지스터들(TM1 ~ TMn), 제2더미 셀 트랜지스터(TD2) 및 제2선택 트랜지스터(TGS)를 구비한 다. 상기 트랜지스터들(TSS, TD1, TM1 ~ TMn, TD2, TGS)은 벌크 영역(120) 상에 형성된다.
이하에서는, 도 6에 도시된 본 발명의 제2실시예에 따른 플래시 메모리 장치에 대하여, 도 1의 플래시 메모리 장치와 다른 점을 중심으로 설명한다.
본 발명의 제2실시예에 따른 플래시 메모리 장치는 전압 제어부(650)를 구비한다.
도 7은 소거 모드에서 도 6의 플래시 메모리 장치에 인가되는 전압을 보여준다.
도 6과 도 7을 참조하면, 소거 모드에서, 전압 제어부(650)는 제1전압(V1 ; 12V)을 제1선택 라인(SSL)과 제2선택 라인(GSL)에 인가하고, 벌크 영역(620)에 제2전압(V2 ; 20V)을 인가한다.
이처럼, 도 6의 플래시 메모리 장치에서는, 제1 및 제2선택 라인(SSL, GSL)이 플로팅 되지 않기 때문에, 제1 및 제2선택 라인(SSL, GSL)의 전압은 벌크 영역(120)의 전압까지 상승하지 않는다(도 4와 도 5를 참조하여 설명된 비교예와 비교해 보라). 그에 따라, 제1 및 제2선택 라인(SSL, GSL)과 제1 및 제2더미 워드라인(DWL1, DWL2) 사이에 누설 전류가 발생하지 않도록 할 수 있다.
본 발명의 실시예에 따른 소거 방법은, 전압 비교 단계 및 전압 인가 단계를 구비한다. 전압 비교 단계는, 메모리 셀 트랜지스터들을 소거하는 소거 모드에서, 벌크 영역의 전압 레벨과 제1전압을 비교한다. 전압 인가 단계는, 상기 전압 비교 단계의 비교 결과에 따라, 상기 벌크 영역의 전압 레벨과 상기 제1전압중에 낮은 전압을 상기 제1선택 워드 라인에 인가한다.
도 8은 본 발명의 실시예에 따른 프로그래밍 방법에서 인가되는 전압을 보여준다.
도 8에 도시된 프로그래밍 방법은, 도 1 또는 도 6에 도시된 플래시 메모리 장치에 적용될 수 있다. 이하에서는 도 1에 적용되는 예를 설명한다.
프로그래밍 모드에서, 제1선택 트랜지스터(TSS)를 턴-온 시킨다. 이를 위하여, 제1선택 트랜지스터(TSS)의 게이트에 전원 전압(Vcc)을 인가할 수 있다. 또한, 제2선택 트랜지스터(TGS)를 턴-오프 시킨다. 이를 위하여, 제2선택 트랜지스터(TGS)의 게이트에 접지 전압(0V)을 인가할 수 있다.
제1메모리 셀 트랜지스터(TM1)가 프로그래밍 대상 메모리 셀 트랜지스터인 경우, 즉, 프로그래밍 대상 메모리 셀 트랜지스터(TM1)가 제1더미 셀 트랜지스터(TD1)에 인접하는 경우를 설명한다.
제1노멀 워드라인(WL1)을 통하여 제1메모리 셀 트랜지스터(TM1)의 게이트에 프로그래밍 전압(Vpgm)을 인가한다. 제1더미 워드라인(DWL1)을 통하여 제1더미 셀 트랜지스터(TD1)의 게이트에 제2전압([Vcc + Vpgm] / 2)을 인가한다. 나머지 워드라인(WL2 ~ WLn, DWL2)에는 패스 전압(Vpass)을 인가한다.
패스 전압(Vpass)은 트랜지스터들(TM2 ~ TMn, TD2)의 문턱 전압보다 높은 전압이다. 그러므로, 패스 전압(Vpass)에 의하여 트랜지스터들(TM2 ~ TMn, TD2)은 턴-온 된다. 프로그래밍 전압(Vpgm)은 패스 전압(Vpass)보다 높다. 제2전압([Vcc + Vpgm] / 2)은 프로그래밍 전압(Vpgm)과 전원 전압(Vcc) 사이의 전압 레벨을 가진 다. 도 8에는 프로그래밍 전압(Vpgm)과 전원 전압(Vcc)의 중간 전압 레벨을 가지는 것으로 도시되었으나, 이는 단순한 예시일 뿐이다.
제2메모리 셀 트랜지스터(TM2)가 프로그래밍 대상 메모리 셀 트랜지스터인 경우, 즉, 프로그래밍 대상 메모리 셀 트랜지스터(TM2)가 제1더미 셀 트랜지스터(TD1)에 인접하지 않는 경우를 설명한다.
제2노멀 워드라인(WL2)을 통하여 제2메모리 셀 트랜지스터(TM2)의 게이트에 프로그래밍 전압(Vpgm)을 인가한다. 나머지 워드라인(WL2 ~ WLn, DWL1, DWL2)에는 패스 전압(Vpass)을 인가한다.
이처럼, 프로그래밍 대상 메모리 셀 트랜지스터(TM1)가 제1더미 셀 트랜지스터(TD1)에 인접하는 경우에는 제1더미 워드라인(DWL1)에 프로그래밍 전압(Vpgm)과 전원 전압(Vcc)의 중간 전압 레벨을 인가한다. 반면에, 프로그래밍 대상 메모리 셀 트랜지스터(TM2)가 제1더미 셀 트랜지스터(TD1)에 인접하지 않는 경우에는 제1더미 워드라인(DWL1)에 패스 전압(Vpass)을 인가한다. 프로그래밍 대상 메모리 셀 트랜지스터가 제2더미 워드라인(DWL2)에 인접하는 경우도 마찬가지이다.
그럼으로써, 프로그래밍 모드에서, 노멀 워드라인과 더미 워드라인 사이에 걸리는 전압 차이를 줄일 수 있고, 그에 따라 라인 간 누설 전류를 줄일 수 있다.
본 발명의 실시예에 따른 플래시 메모리 장치에 포함되는 메모리 셀 트랜지스터들은, NAND 플래시 메모리 셀 트랜지스터일 수 있다.
본 발명의 실시예에 따른 플래시 메모리 장치는, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드 또는 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 장착될 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 카드의 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 메모리 카드(900)는 본 발명의 실시예에 따른 플래시 메모리 장치(910)를 장착할 수 있다. 본 발명의 실시예에 따른 메모리 카드(900)는 호스트(Host)와 플래시 메모리 장치(910) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(920)를 구비할 수 있다.
SRAM(921)은 프로세싱 유닛(922)의 동작 메모리로써 사용된다. 호스트 인터페이스(923)는 메모리 카드(900)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(924)은 플래시 메모리 장치(910)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(925)는 플래시 메모리 장치(910)와 인터페이싱 한다. 프로세싱 유닛(922)은 메모리 컨트롤러(920)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명의 실시예에 따른 메모리 카드(900)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨)을 더 구비할 수도 있다.
이상의 본 발명의 실시예에 따른 플래시 메모리 장치 및 메모리 카드는, 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에 제공될 수 있다.
도 10은 본 발명의 실시예에 따른 정보 처리 시스템을 간략히 보여주는 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 정보 처리 시스템(1000)은, 본 발명의 실시예에 따른 플래시 메모리 장치(1011)를 구비할 수 있다. 플래시 메모리 장치(1011)은 비휘발성 메모리 시스템(1010)의 일부일 수 있다. 본 발명의 실시예에 따른 정보 처리 시스템(1000)은 비휘발성 메모리 시스템(1010)과 각각 시스템 버스(1060)에 전기적으로 연결된 모뎀(1020), 중앙처리장치(1030), 램(1040), 유저 인터페이스(1050)를 포함한다. 비휘발성 메모리 시스템(1010)에는 중앙처리장치(1030)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 비휘발성 메모리 시스템(1010)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(300)은 대용량의 데이터를 비휘발성 메모리 시스템(1010)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 비휘발성 메모리 시스템(1010)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1000)에 제공할 것이다. 도시되지 않았지만, 본 발명의 실시예에 따른 정보 처리 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램(DRAM), 또는 입출력 장치 등이 더 제공될 수 있다.
또한, 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
또한, 본 발명의 실시예에 따른 플래시 메모리 장치는 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제1실시예에 따른 플래시 메모리 장치를 나타내는 회로도이다.
도 2는 소거 모드에서 도 1의 플래시 메모리 장치에 인가되는 전압을 보여준다.
도 3은 제1선택 라인에 걸리는 전압과 벌크 영역의 전압을 나타내는 그래프이다.
도 4는 본 발명의 실시예와 비교할 목적으로 제공되는 비교예에 따른 플래시 메모리 장치이다.
도 5는 소거 모드에서 도 4의 플래시 메모리 장치에 인가되는 전압을 보여준다.
도 6은 본 발명의 제2실시예에 따른 플래시 메모리 장치를 나타내는 회로도이다.
도 7은 소거 모드에서 도 6의 플래시 메모리 장치에 인가되는 전압을 보여준다.
도 8은 본 발명의 실시예에 따른 프로그래밍 방법에서 인가되는 전압을 보여준다.
도 9는 본 발명의 실시예에 따른 메모리 카드의 블록도이다.
도 10은 본 발명의 실시예에 따른 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (10)

  1. 벌크 영역;
    상기 벌크 영역 상에 위치하고, 일렬로 배치되는 n개(n은 2이상의 자연수)의 메모리 셀 트랜지스터들;
    상기 n개의 메모리 셀 트랜지스터들의 게이트들에 각각 연결되는 n개의 노멀 워드 라인들;
    상기 n개의 메모리 셀 트랜지스터들의 한 쪽 끝에 위치하는 메모리 셀 트랜지스터에 연결되는 제1더미 셀 트랜지스터;
    상기 제1더미 셀 트랜지스터의 게이트에 연결되는 제1더미 워드 라인;
    상기 제1더미 셀 트랜지스터에 연결되는 제1선택 트랜지스터;
    상기 제1선택 트랜지스터의 게이트에 연결되는 제1선택 라인; 및
    상기 메모리 셀 트랜지스터들을 소거하는 소거 모드에서, 상기 벌크 영역의 전압 레벨과 제1전압 중에서 낮은 전압을 상기 제1선택 라인에 인가하는, 전압 제어부를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제1항에 있어서,
    제2전압이 상기 벌크 영역에 인가되면,
    상기 벌크 영역의 전압 레벨은, 상기 벌크 영역의 초기 전압 레벨부터 상기 벌크 영역에 인가되는 상기 제2전압 레벨까지 상승하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제2항에 있어서, 상기 제2전압 레벨과 상기 제1전압 레벨의 차이는,
    상기 제1선택 트랜지스터에서 터널링이 일어날 수 있는 전압보다 작은 것을 특징으로 하는 플래시 메모리 장치.
  4. 제1항에 있어서, 상기 전압 제어부는,
    상기 벌크 영역의 전압 레벨과 상기 제1전압을 비교하는 전압 비교기; 및
    상기 전압 비교기의 비교 결과에 따라, 상기 벌크 영역의 전압 레벨과 제1전압중에 낮은 전압을 상기 제1선택 라인에 인가하는, 전압 생성기를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제1항에 있어서, 상기 소거 모드에서 상기 제1더미 워드 라인에 인가하는 제3전압 레벨은,
    상기 소거 모드에서 상기 노멀 워드 라인에 인가하는 제4전압 레벨보다 높고, 상기 제1전압 레벨보다 낮은 것을 특징으로 하는 플래시 메모리 장치.
  6. 제1항에 있어서,
    상기 n개의 메모리 셀 트랜지스터들의 다른 쪽 끝에 위치하는 메모리 셀 트랜지스터에 연결되는 제2더미 셀 트랜지스터;
    상기 제2더미 셀 트랜지스터의 게이트에 연결되는 제2더미 워드 라인;
    상기 제2더미 셀 트랜지스터에 연결되는 제2선택 트랜지스터; 및
    상기 제2선택 트랜지스터의 게이트에 연결되는 제2선택 라인을 더 구비하고,
    상기 전압 제어부는, 상기 소거 모드에서, 상기 제1선택 라인에 인가하는 전압과 동일한 전압을 상기 제2선택 라인에 인가하는 것을 특징으로 하는 플래시 메모리 장치.
  7. 벌크 영역;
    상기 벌크 영역 상에 위차하고, 일렬로 배치되는 n개(n은 2이상의 자연수)의 메모리 셀 트랜지스터들;
    상기 메모리 셀 트랜지스터들의 게이트들에 각각 연결되는 n개의 노멀 워드 라인들;
    상기 n개의 메모리 셀 트랜지스터들의 양쪽 끝에 위치하는 메모리 셀 트랜지스터들에 연결되는 제1더미 셀 트랜지스터와 제2더미 셀 트랜지스터;
    상기 제1 및 제2더미 셀 트랜지스터의 게이트에 연결되는 제1 및 제2더미 워드 라인;
    상기 제1 및 제2더미 셀 트랜지스터에 연결되는 제1 및 제2선택 트랜지스터;
    상기 제1 및 제2선택 트랜지스터의 게이트에 연결되는 제1 및 제2선택 라인; 및
    상기 메모리 셀 트랜지스터들을 소거하는 소거 모드에서, 제1전압을 상기 제1선택 라인과 상기 제2선택 라인에 인가하고, 상기 벌크 영역에 제2전압을 인가하는, 전압 제어부를 구비하고,
    상기 제2전압 레벨과 상기 제1전압 레벨의 차이는, 상기 제1선택 트랜지스터 또는 상기 제2선택 트랜지스터에서 터널링이 일어날 수 있는 전압보다 작은 것을 특징으로 하는 플래시 메모리 장치.
  8. 벌크 영역 상에 일렬로 배치되는 다수의 메모리 셀들, 제1더미 셀 트랜지스터, 제1더미 워드 라인, 제1선택 트랜지스터, 및 제1선택 라인을 각각 포함하는 복수개의 스트링들을 구비하는 플래시 메모리 장치의 소거 방법에 있어서,
    상기 메모리 셀 트랜지스터들을 소거하는 소거 모드에서, 상기 벌크 영역의 전압 레벨과 제1전압을 비교하는, 전압 비교 단계; 및
    상기 전압 비교 단계의 비교 결과에 따라, 상기 벌크 영역의 전압 레벨과 상기 제1전압 중에 낮은 전압을 상기 제1선택 라인에 인가하는, 전압 인가 단계를 구비하는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  9. 제8항에 있어서,
    제2전압이 상기 벌크 영역에 인가되면,
    상기 벌크 영역의 전압 레벨은, 상기 벌크 영역의 초기 전압 레벨부터 상기 벌크 영역에 인가되는 상기 제2전압 레벨까지 상승하고,
    상기 제2전압 레벨과 상기 제1전압 레벨의 차이는, 상기 제1선택 트랜지스터에서 터널링이 일어날 수 있는 전압보다 작은 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  10. 벌크 영역 상에 일렬로 배치되는 다수의 메모리 셀들, 제1더미 셀 트랜지스터, 제1더미 워드 라인, 제1선택 트랜지스터, 및 제1선택 라인을 각각 포함하는 복수개의 스트링들을 구비하는 플래시 메모리 장치의 프로그래밍 방법에 있어서,
    프로그래밍 대상 메모리 셀 트랜지스터의 게이트에 연결되는 프로그래밍 대상 노멀 워드 라인에 프로그래밍 전압을 인가하고 나머지 노멀 워드 라인들에 패스 전압을 인가하는 단계;
    상기 제1선택 라인에 제1전압을 인가하는 단계; 및
    상기 제1더미 워드 라인에 제2전압을 인가하는 단계를 구비하고,
    상기 프로그래밍 대상 메모리 셀 트랜지스터가 상기 제1더미 셀 트랜지스터에 인접하는 경우, 상기 제2전압은 상기 제1전압과 상기 프로그래밍 전압 사이의 전압 레벨을 가지는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
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