JP5756622B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、記憶情報に対応して抵抗値に差ができる素子から成るメモリセルを含む記憶装置、特に、カルコゲナイド材料の状態変化を利用して情報を記憶し、その情報による抵抗値差を検出して情報を識別するメモリセルを用いた相変化メモリを含む記憶装置と、それを制御する制御装置を含む情報処理システムに適用して有効な技術に関する。

本発明者が検討した技術として、例えば、相変化メモリを含む半導体装置においては、以下の技術が考えられる。記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料（または、相変化材料）を記録層の材料として用いている。また、選択素子はダイオードを用いている。このように、カルコゲナイド材料とダイオードを用いた相変化メモリの特性は、例えば、非特許文献１で述べられている。

図３は、相変化材料を用いた抵抗性記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。この記憶素子に記憶情報‘０’を書き込む場合、図３に示すように、素子をカルコゲナイド材料の融点Ｔａ以上に熱してから急冷するようなリセットパルスを印加する。冷却時間ｔ１を短く、例えば約１ｎｓに設定することにより、カルコゲナイド材料は高抵抗のアモルファス（非晶質）状態となる。

逆に、記憶情報‘１’を書き込む場合、記憶素子を融点Ｔａよりも低く、ガラス転移点と同じかそれよりも高い結晶化温度Ｔｘより高い温度領域に保つようなセットパルスを印加することにより、カルコゲナイド材料は低抵抗の多結晶状態となる。結晶化に要する時間ｔ２はカルコゲナイド材料の組成によって異なる。図３に示した素子の温度は、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。

また、非特許文献２に記載されているように、相変化メモリは抵抗素子構造を小さくすると、相変化膜の状態変化に必要な電力が小さくなる。このため、原理上、微細化に向かっており、研究が盛んに行われている。

また、非特許文献３には、カルコゲナイド材料の低抵抗化に１２０ｎｓ、高抵抗化に５００ｎｓ程度の時間を要する相変化メモリが記載されている。

また、特許文献１〜３には、相変化メモリ装置のプログラム方法が示されている。

特開２００６−２４３５５号公報 特開２００８−２７５２２号公報 特開２００９−１９３６２９号公報

「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンファレーンス、ダイジェスト・オブ・テクニカル・ペーパーズ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）」、（米国）、２００７年、ｐ．４７２−４７３ 「アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイシズ・ミーティング、テクニカル・ダイジェスト（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ、ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ）」、（米国）、２００１年、ｐ．８０３−８０６ 「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンファレーンス、ダイジェスト・オブ・テクニカル・ペーパーズ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ、 Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）」、（米国）、２００４年、ＳＥＳＳＩＯＮ２／ＮＯＮ−ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ｐ．１−２

本願発明者等は、本願に先立ち、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）やメモリカードなどのストレージへ利用されているＮＡＮＤ型フラッシュメモリの制御方法について検討した。さらに、カルコゲナイド材料からなる記録層とダイオードを用いた相変化メモリの抵抗値の特性について検討した。

＜＜ＮＡＮＤ型フラッシュメモリの検討＞＞
４ＧｂｉｔのＮＡＮＤ型フラッシュメモリは、（２０４８＋６４）バイトからなるページと、６４個のページからなるブロックと、４０９６ブロックからなるチップとで構成されている。

また、ＳＳＤは、複数のＮＡＮＤ型フラッシュメモリと、これらフラッシュメモリを制御するフラッシュコントローラとで構成されている。また、ホストコントローラとＳＳＤは、ＳＡＴＡインターフェースによって接続され、ホストコントローラはＳＳＤに保存されているデータを最小５１２バイト単位の論理アドレス（ＬＢＡ：Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）にて管理している。

ホストコントローラからＳＳＤへ５１２バイト分のデータ書き込み命令が生じた場合の書き込み動作を説明する。

ＮＡＮＤ型フラッシュメモリへデータを書き込む場合は、ＮＡＮＤ型フラッシュメモリ中の消去状態にあるブロックへページ単位で書き込む必要がある。

もし、消去状態にあるブロックが存在すれば、そのブロックへ書き込むことができる。ただし、５１２バイトは１ページ分のデータより小さいため、フラッシュコントローラは以下の手順で、フラッシュメモリへ５１２バイトのデータを書き込む。

（１）フラッシュコントローラは一旦、１ページ分のデータをフラッシュメモリから読み出す（読み出し時間：８２．８μｓ＝３０μｓ＋（２５ｎｓ×２１１２））。

（２）読み出した１ページ分のデータへ５１２バイトのデータを書き込む（更新時間：１０ｎｓ）。

（３）更新された１ページ分のデータをフラッシュメモリへ書き込む（書き込み時間：３５２．８μｓ＝（２５ｎｓ×２１１２）＋３００μｓ）。

およそ、この書き込み処理に、４３５μｓかかる。

もし、消去状態にあるブロックが存在しなければ、一旦、１ブロックを消去し、ページ単位でデータを書き込む必要がある。ただし、５１２バイトは１ページ分のデータより小さいため、フラッシュコントローラは以下の手順で、フラッシュメモリへ５１２バイトのデータを書き込む。

（１）１ブロックのデータを読み出す（５．３ｍｓ＝８２．８μｓ×６４）。

（２）読み出した１ブロックのデータを他のブロックへ書き込む（２２．６ｍｓ＝３５２．８μｓ×６４）。

（３）１ブロックを消去する（２．５ｍｓ）。

（４）フラッシュコントローラは一旦、１ページ分のデータをフラッシュメモリから読み出す（読み出し時間：８２．８μｓｅｃ＝３０μｓｅｃ＋（２５ｎｓ×２１１２））。

（５）読み出した１ページ分のデータへ５１２バイトのデータを書き込む（更新時間：１０ｎｓ）。

（６）更新された１ページ分のデータをフラッシュメモリへ書き込む（書き込み時間：３５２．８μｓ＝（２５ｎｓ×２１１２）＋３００μｓ）。

およそ、この書き込み処理に、３０．８ｍｓかかる。

このように、ＮＡＮＤ型フラッシュメモリは、ホストからストレージとして管理しやすいデータ単位で動作しないため、ストレージとして使いにくいメモリとなっており、ＮＡＮＤ型フラッシュメモリの消去データサイズと、ページサイズと、ホストからの書き込みたいデータのサイズが一致しないため、書き込み時間が極端に長くなるという問題があることが判明した。

＜＜相変化メモリの検討＞＞
相変化メモリへの書き込みは、電流により発生するジュール熱を制御することによりメモリセルの抵抗値を制御する。このジュール熱による熱履歴のために生じたメモリセルの電気特性の差によって、通常の書き換え動作後の抵抗値にばらつきが発生するという問題があることが判明した。

また、相変化メモリセルへデータを上書きする場合においては、書き換え後の状態の差異によって、抵抗値が変動するため、メモリセル間の抵抗ばらつきが大きくなり、特性に大きな影響を及ぼすことが判明した。

そこで、本発明の目的の一つは、高速動作可能な使い勝手の良い相変化メモリを提供することである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、相変化メモリに関して、Ｍビット（８ビット＝１バイト）のデータの書き込みを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位で消去動作とプログラム動作を行うことを特徴とする。また、Ｍビットのデータの書き込みを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位でプログラム動作を行うことを特徴とする。また、メモリセルからＭビットのデータの読み出しを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位で読み出し動作を行うことを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、高速動作可能な使い勝手の良い相変化メモリを提供することができる。

本発明を適用した一実施の形態である情報処理システムの構成の一例を示すブロック図である。 本発明の一実施の形態において、（ａ）は相変化メモリ装置の回路構成の一例を示すブロック図、（ｂ）はメモリセルの回路構成の一例を示す回路図である。 本発明の一実施の形態において、（ａ）は相変化材料を用いた抵抗素子の相変化に必要なパルス幅と温度との関係を示す図、（ｂ）はメモリセルの回路を示す図である。 本発明の一実施の形態において、相変化メモリ装置の動作波形と内部動作の一例（Ｗ１０）を示す図である。 本発明の一実施の形態において、相変化メモリ装置の動作波形と内部動作の一例（ＷＦ１）を示す図である。 本発明の一実施の形態において、（ａ），（ｂ）は相変化メモリ装置の動作波形と内部動作の一例（ＰＧ１，ＰＧ２）を示す図である。 本発明の一実施の形態において、（ａ）〜（ｃ）は相変化メモリ装置の動作波形と内部動作の一例（ＳＥ１，ＳＥ１１、ＢＥ１，ＢＥ１１、ＣＥ１，ＣＥ１１）を示す図である。 本発明の一実施の形態において、相変化メモリ装置の動作波形と内部動作の一例（ＲＤ１，ＡＲＡＹ＿ＲＤ１）を示す図である。 本発明の一実施の形態において、相変化メモリ装置の動作波形と内部動作の一例（ＲＤ４，ＲＤ４１，ＡＲＹ＿ＲＤ４）を示す図である。 本発明の一実施の形態において、相変化メモリ装置の動作波形と内部動作の一例（ＬＤ１，ＡＲＹ＿ＬＤ１）を示す図である。 本発明の一実施の形態において、相変化メモリ装置の動作波形と内部動作の一例（ＬＤ５）を示す図である。 本発明の一実施の形態において、相変化メモリ装置の動作波形と内部動作の一例（ＲＢＦ）を示す図である。 本発明の一実施の形態において、電源投入直後のメモリモジュールの動作の一例を示す図である。 本発明の一実施の形態において、（ａ），（ｂ）は相変化メモリ装置のメモリマップの一例を示す図である。 本発明を適用した一実施の形態である情報処理システムにおける論理アドレスと物理アドレスの対応の一例を示す図である。 本発明を適用した一実施の形態である情報処理システムの動作の一例（Ｗ（ａ）〜（ｅ））を示す図である。 本発明を適用した一実施の形態である情報処理システムの動作の一例（Ｒ（ａ）〜（ｅ））を示す図である。 本発明の一実施の形態において、（ａ），（ｂ）は相変化メモリ装置の内部動作の一例を示す図である。 本発明の一実施の形態において、（ａ）〜（ｃ）は相変化メモリ装置の内部動作の一例を示す図である。 本発明の一実施の形態において、（ａ）〜（ｃ）は相変化メモリ装置の内部動作の一例を示す図である。 本発明の一実施の形態の変形例において、（ａ）は相変化メモリ装置の回路構成の一例を示すブロック図、（ｂ）はメモリセルの回路構成の一例を示す回路図である。 本発明を適用した一実施の形態の変形例である情報処理システムにおける論理アドレスと物理アドレスの対応の一例を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

また、実施の形態において、各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、これらのメモリセルは、相変化メモリやＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｍｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような抵抗性記憶素子を用いている。特に相変化メモリの場合の構成は、図２や図３に代表されるものである。

また、具体的な数値は、特に言及がない限り、本発明を説明するにあたって用いた数値であって、特にそれに限定されるものではない。

＜＜本実施の形態の概要＞＞
本実施の形態の代表的な目的は、半導体装置である相変化メモリへの書き込みは、データの上書きを行うのではなく、相変化メモリセルの状態を一旦、アモルファス状態あるいは結晶状態のいずれかの状態へ設定し、その後、所望のデータを書き込むことである。さらに、ホストからストレージとして管理しやすいデータ単位で動作する使い勝手の良い相変化メモリを提供することである。

上記本実施の形態の代表的な目的を達成するために、本実施の形態の代表的な特徴は、半導体装置である相変化メモリに関して、相変化メモリセルへのＭバイト（１バイト＝８ビット）データの書き込み方法は、ライト命令を受け取った後に、ｎバイト分のメモリセルを一括消去（ｎビット分を“０”高抵抗状態）し、プログラム（“１”のデータのみを低抵抗状態）し、これをＭ／ｎ回繰り返す。

相変化メモリは、複数のデータバッファを装備し、データバッファを指定したデータバッファへの書き込みコマンドにより、指定されたデータバッファへデータを書き込む。

相変化メモリは、複数のデータバッファを装備し、データバッファを指定したデータバッファからメモリセルへのプログラムコマンドにより、指定されたデータバッファからメモリセルへデータを書き込む。

相変化メモリは、ページ、セクター、ブロック、バンクから構成され、消去コマンドにより選択されたメモリセルの全データを“０”または“１”へ設定する。相変化メモリがサポートする消去コマンドは、ページ消去、セクター消去、ブロック消去、バンク消去、チップ消去である。

相変化メモリに関して、相変化メモリセルからのＭバイト（１バイト＝８ビット）データの読み出し方法は、読み出し命令を受け取った後に、ｎバイト分毎にメモリセルを選択し、ｎバイト毎にデータを読み出し、これをＭ／ｎ回繰り返す。

相変化メモリは、複数のデータバッファを装備し、データバッファを指定したデータバッファへのロードコマンドにより、メモリセルからデータを読み出し指定されたデータバッファへデータを転送する。相変化メモリがサポートするロードコマンドは、セクターロード、マルチセクターロードである。

相変化メモリは、複数のデータバッファを装備し、データバッファを指定したデータバッファからの読み出しコマンドにより、指定されたデータバッファからデータを読み出す。

上記本実施の形態の代表的な特徴により、本実施の形態の代表的な効果は、半導体装置である相変化メモリに関して、相変化メモリセルの状態を一旦、アモルファス状態あるいは結晶状態のいずれかの状態へ設定し、その後、所望のデータを書き込み、さらに、ホストからストレージとして管理しやすいデータ単位で動作し、ホストからの書き込みや読み出し要求時のデータサイズに合わせて、書き込みおよび読み出し動作が行われるため、高速なデータ転送が可能な、ストレージに適した使い勝手の良い相変化メモリを実現できる。

以上の本実施の形態の概要に基づいた、本発明を適用した一実施の形態である情報処理システムについて、以下において具体的に説明する。

＜＜情報処理システム＞＞
本発明を適用した一実施の形態である情報処理システムについて、図１〜図２０を用いて説明する。

図１は、本発明を適用した一実施の形態である情報処理システムにおいて、その構成の一例を示すブロック図である。

本実施の形態である情報処理システムは、ホストとして機能する情報処理装置ＣＰＵ＿ＣＨＩＰと、この情報処理装置ＣＰＵ＿ＣＨＩＰからストレージとして機能するメモリモジュールＮＶＭＳＴＲとから構成される。

図１に示されるように、情報処理装置ＣＰＵ＿ＣＨＩＰは、特に限定しないが、メモリモジュールＮＶＭＳＴＲへ保存されているデータを最小５１２バイト単位の論理アドレス（ＬＢＡ：Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）にて管理するホストコントローラであり、このメモリモジュールＮＶＭＳＴＲへデータの読み出しや書き込みを行う。

情報処理装置ＣＰＵ＿ＣＨＩＰとメモリモジュールＮＶＭＳＴＲとを接続し、これらの間にてデータを伝送する代表的なインターフェース技術には、ＳＤカードインターフェース、ＵＳＢインターフェース、ＳＡＴＡインターフェース、ＳＡＳインターフェース、ＳＣＳＩインターフェース、ＰＣＩ Ｅｘｐｒｅｓｓインターフェースなどの電気信号でデータを伝送するシリアルインターフェース技術や、Ｌｉｇｈｔ Ｐｅａｋインターフェースなどの光信号でデータを伝送する光インターフェース技術があり、いずれのインターフェース技術も利用できる。さらに、ＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）などのパラレルインターフェース技術も利用できることは言うまでもない。

メモリモジュールＮＶＭＳＴＲは、メモリ装置ＮＶＭ１０〜ＮＶＭ１４と、これらメモリ装置を制御する制御回路ＳＴＲＣＴ０から構成されている。

制御回路ＳＴＲＣＴ０は、インターフェース回路ＨＯＳＴ＿ＩＦと、メモリ装置ＲＡＭと、調停回路ＡＲＢと、情報処理回路ＳＴＣＯＮ（ＣＰＵ）と、メモリ装置ＮＶＭ１０〜ＮＶＭ１４をそれぞれ直接制御するメモリ制御装置ＮＶＣＴ０〜ＮＶＣＴ４にて構成される。メモリ装置ＲＡＭは揮発性メモリであっても不揮発性メモリであっても良い。

メモリ装置ＮＶＭ１０〜ＮＶＭ１４は、同じ構成および性能を持つ不揮発性メモリの半導体装置である。

以上の情報処理システムを構成する各装置・回路の機能は、後述する各動作で記載する通りである。

また、図２は、メモリ装置ＮＶＭ１０〜ＮＶＭ１４として利用されている不揮発性メモリＮＶＭＥＭの回路構成の一例を示すブロック図であり、相変化型の不揮発メモリを例に示してある。（ａ）は不揮発性メモリＮＶＭＥＭの回路構成、（ｂ）はメモリセルｃｅｌの回路構成をそれぞれ示す。

不揮発性メモリＮＶＭＥＭは、クロック生成回路ＳＹＭＤ、ステータスレジスタＳＴＲＥＧ、アドレスおよびコマンド（アドレス・コマンド）インターフェース回路ＡＤＣＭＤＩＦ、ＩＯバッファＩＯＢＵＦ、制御回路ＣＯＮＴＬＯＧＩＣ、温度センサＴＨＭＯ、データ制御回路ＤＡＴＡＣＴＬ、メモリバンクＢＫ０〜ＢＫ３から構成される。

各メモリバンクＢＫ０〜ＢＫ３には、メモリアレイＡＲＹｘ（ｘ＝０〜ｍ）、ロウアドレスラッチ回路ＲＡＤＬＴ、カラムアドレスラッチ回路ＣＡＤＬＴ、ロウデコーダＲＯＷＤＥＣ、カラムデコーダＣＯＬＤＥＣ、データ選択回路ＤＳＷ１、データバッファＤＢＵＦ０およびデータバッファＤＢＵＦ１が含まれる。

各メモリアレイＡＲＹｘ（ｘ＝０〜ｍ）には、複数のメモリセルｃｅｌと、ビット線選択回路ＢＳＷｘ（ｘ＝０〜ｍ）、センスアンプＳＡｘ（ｘ＝０〜ｍ）およびライトドライバＷＤＲｘ（ｘ＝０〜ｍ）が含まれる。

各メモリセルｃｅｌは、複数のワード線ＷＬ０〜ＷＬｉと、複数のワード線と交差する複数のビット線ＢＬ０〜ＢＬｉとの交点に配置された書き換え可能な抵抗性記憶素子（抵抗：Ｒ＋ダイオード：Ｄ）を含むメモリセルである。各ビット線選択回路ＢＳＷ０〜ＢＳＷｍとセンスアンプＳＡ０〜ＳＡｍおよびライトドライバＷＤＲ０〜ＷＤＲｍとの間は、データ線ＤＴ０〜ＤＴｍで接続されている。

不揮発性メモリＮＶＭＥＭには、クロック信号ＣＬＫ、リセット信号ＲＳＴ、制御信号ＣＴＬが外部から入力され、Ｉ／Ｏ信号ＩＯ［７：０］が外部との間で入出力される。

制御信号ＣＴＬは、コマンド・ラッチイネーブル信号ＣＬＥ、チップイネーブル信号ＣＥＢ、アドレス・ラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥＢ、リードイネーブル信号ＲＥＢ、レディビジー信号ＲＢＢから構成される。

Ｉ／Ｏ信号ＩＯ［７：０］は入出力信号であり、コマンド、アドレスおよび書き込みデータが入力され、読み出しデータが出力される。

以上の不揮発性メモリＮＶＭＥＭを構成する各回路の機能は、後述する各動作で記載する通りである。

＜＜不揮発性メモリＮＶＭＥＭのメモリマップ＞＞
図１４は、図２で示す不揮発性メモリＮＶＭＥＭのメモリマップの一例を示す。特に限定はしないが、不揮発性メモリＮＶＭＥＭは、ページと、ページが複数集まったセクターと、セクターが複数集まったブロックから構成される。

図１４（ｂ）は、ページが複数集まった１セクターの構成を示している。特に限定しないが、１ページは、５１２バイトのデータ領域（ＤＡ０〜ＤＡ１５）と１６バイトの冗長領域（ＲＡ０〜ＲＡ１５）から構成されており、このページが１６個集まり１セクターを構成している。

データ領域はプログラムやデータを格納し、冗長領域には、エラーを検出しデータを修正するために必要なＥＣＣパリティ情報や、ページが不良となったことを示す不良ページ情報などを格納する。

ＤＡ０〜ＤＡ１５はそれぞれ、５１２バイトのデータ領域であり、ＲＡ０〜ＲＡ１５はそれぞれ、１６バイトの冗長領域である。

ページ０番地はデータ領域ＤＡ０と冗長領域ＲＡ０とで構成され、ページ１番地はデータ領域ＤＡ１と冗長領域ＲＡ１とで構成され、ページ２番地はデータ領域ＤＡ２と冗長領域ＲＡ２とで構成され、ページ３番地はデータ領域ＤＡ３と冗長領域ＲＡ３とで構成され、ページ４番地はデータ領域ＤＡ４と冗長領域ＲＡ４とで構成され、ページ５番地はデータ領域ＤＡ５と冗長領域ＲＡ５とで構成され、ページ６番地はデータ領域ＤＡ６と冗長領域ＲＡ６とで構成され、ページ７番地はデータ領域ＤＡ７と冗長領域ＲＡ７とで構成され、ページ８番地はデータ領域ＤＡ８と冗長領域ＲＡ８とで構成され、ページ９番地はデータ領域ＤＡ９と冗長領域ＲＡ９とで構成され、ページ１０番地はデータ領域ＤＡ１０と冗長領域ＲＡ１０とで構成され、ページ１１番地はデータ領域ＤＡ１１と冗長領域ＲＡ１１とで構成され、ページ１２番地はデータ領域ＤＡ１２と冗長領域ＲＡ１２とで構成され、ページ１３番地はデータ領域ＤＡ１３と冗長領域ＲＡ１３とで構成され、ページ１４番地はデータ領域ＤＡ１４と冗長領域ＲＡ１４とで構成され、ページ１５番地はデータ領域ＤＡ１５と冗長領域ＲＡ１５とで構成される。

図１４（ａ）は、複数のセクターから構成される不揮発性メモリＮＶＭＥＭ全体のメモリマップを示している。

セクターアドレスは、１６進数で００００００番地〜３ＦＦＦＦＦ番地まであり、１２８個のセクターが集まり１ブロックを構成している。

また、セクターアドレス００００００番地から０ＦＦＦＦＦ番地までがバンク０（Ｂａｎｋ０）の領域を示し、セクターアドレス１０００００番地から１ＦＦＦＦＦ番地までがバンク１（Ｂａｎｋ１）の領域を示し、セクターアドレス２０００００番地から２ＦＦＦＦＦ番地までがバンク２（Ｂａｎｋ２）の領域を示し、セクターアドレス３０００００番地から３ＦＦＦＦＦ番地までがバンク３（Ｂａｎｋ３）の領域を示す。

＜＜電源投入直後の動作＞＞
図１３は、情報処理装置ＣＰＵ＿ＣＨＩＰおよびメモリモジュールＮＶＭＳＴＲへの電源投入直後の初期化動作の一例を示している。図１５は、図１３の初期化動作時に、情報処理回路ＳＴＣＯＮ（ＣＰＵ）が作成する情報処理装置ＣＰＵ＿ＣＨＩＰからメモリモジュールＮＶＭＳＴＲへ入力する論理アドレスＬＡＤとメモリ装置ＮＶＭ１０〜ＮＶＭ１４の物理アドレスＰＡＤ（セクターアドレスＮＳＡＤ＋ページアドレスＮＰＡＤ）との対応表ＴＬＴＢＬである。

Ｔ１（ＰｗＯｎ）の期間に電源が投入されると、Ｔ２（Ｒｅｓｅｔ）のリセット期間で制御回路ＳＴＲＣＴ０内の全回路が初期化され、メモリ装置ＮＶＭ１０〜ＮＶＭ１４も初期化される。

次のＴ３（ＲｄＮＶＭ１）の期間で、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は調停回路ＡＲＢおよびメモリ制御回路ＮＶＣＴ０〜ＮＶＣＴ４を通じて、メモリ装置ＮＶＭ１０〜ＮＶＭ１４内の全てのページに対応する冗長領域を読み出し、正常ページか不良ページかを判定する。

次のＴ４（ＴＢＬ）の期間で、Ｔ３の判定結果に基づいて、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は論理アドレスＬＡＤと物理アドレスＰＡＤとの対応表ＴＬＴＢＬを作成し、メモリ装置ＲＡＭへ保存する。

次のＴ５（Ｂｏｏｔ）の期間で、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、特に限定しないが、メモリ装置ＮＶＭ１４のブート領域ＢｔＡｒｅａへ格納されているブートプログラムを読み出し、メモリ装置ＲＡＭへ格納する。

次のＴ５が終了したＴ６（Ｉｄｌｅ）の期間では、メモリモジュールＮＶＭＳＴＲはアイドル状態となり、情報処理装置ＣＰＵ＿ＣＨＩＰからのアクセスを受け付けることが可能となる。

情報処理装置ＣＰＵ＿ＣＨＩＰがメモリモジュールＮＶＭＳＴＲ内のブートプログラムを利用し、自らを立ち上げる場合は、情報処理装置ＣＰＵ＿ＣＨＩＰは論理アドレスＬＡＤ（Ｈｅｘ１０００００００〜１０００００１Ｆ）をメモリモジュールＮＶＭＳＴＲへ入力すると、メモリ装置ＲＡＭへ格納されているブートプログラムが読み出され、情報処理装置ＣＰＵ＿ＣＨＩＰへ転送される。

図１３のＴ４（ＴＢＬ）の期間で、情報処理回路ＳＴＣＯＮ（ＣＰＵ）が作成した対応表ＴＬＴＢＬは、メモリ装置ＲＡＭへ保存する実施例を示したが、この対応表ＴＬＴＢＬは、メモリ装置ＮＶＭ１０〜ＮＶＭ１４へ保存できることは言うまでもない。

＜＜論理アドレスＬＡＤと物理アドレスＰＡＤとの対応表＞＞
図１５は、図１３の初期化動作時に、情報処理回路ＳＴＣＯＮ（ＣＰＵ）が作成する情報処理装置ＣＰＵ＿ＣＨＩＰからメモリモジュールＮＶＭＳＴＲへ入力する論理アドレスＬＡＤとメモリ装置ＮＶＭ１０〜ＮＶＭ１４の物理アドレスＰＡＤ（セクターアドレスＮＳＡＤ＋ページアドレスＮＰＡＤ）との対応表ＴＬＴＢＬである。

特に限定しないが、論理アドレスＬＡＤは、５１２バイトのデータを一つの単位とした論理ページアドレスで表される。論理アドレスＬＡＤは、１６進数で０番地から１０００００１Ｆ番地まであり、０番地からＦＦＦＦＦＦＦ番地にはＯＳやアプリケーションプログラムやデータが格納され、１０００００００番地から１０００００１Ｆ番地には、ブートプログラムが格納されている。

特に限定しないが、物理アドレスＰＡＤ（セクターアドレスＮＡＳＤと、ページアドレスＮＰＡＤにて指定されたアドレス）は、５１２バイトのデータを一つの単位とした物理ページアドレスで表される。

具体的には、８Ｋバイトのデータを一つの単位としたセクターアドレスＮＡＳＤと、セクターアドレスＮＡＳＤ内の５１２バイトのデータを一つの単位としたページアドレスＮＰＡＤにて指定された物理アドレスである。

情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御回路ＮＶＣＴ０を通じてメモリ装置ＮＶＭ１０〜ＮＶＭ１４の全ページに対応する冗長領域を読み出し、それぞれのページが正常か不良かを判断する。この判断の結果、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、以下の様に論理アドレスＬＡＤと物理アドレスＰＡＤの対応付けを行う。

（１）メモリ装置ＮＶＭ１０の全物理アドレスＰＡＤが正常であるため、論理アドレスＬＡＤの０番地から０３ＦＦＦＦＦＦ番地は、メモリ装置ＮＶＭ１０の物理アドレスＰＡＤの０番地から３ＦＦＦＦＦＦ番地へ対応する。

（２）メモリ装置ＮＶＭ１１の物理アドレスＰＡＤの０番地から３ＦＦＦＦＦＥ番地までは正常であり、３ＦＦＦＦＦＦ番地が不良のため、論理アドレスＬＡＤの０４００００００番地から０７ＦＦＦＦＦＥ番地は、メモリ装置ＮＶＭ１１の物理アドレスＰＡＤの０００００００番地から３ＦＦＦＦＦＥ番地へ対応し、論理アドレスＬＡＤの０７ＦＦＦＦＦＦ番地は、メモリ装置ＮＶＭ１４の代替領域ＰｖＡｒｅａ内の物理アドレスＰＡＤの００００２０Ｆへ対応する。

（３）メモリ装置ＮＶＭ１２の全物理アドレスＰＡＤが正常であるため、論理アドレスＬＡＤの０８００００００番地から０ＢＦＦＦＦＦＦ番地は、メモリ装置ＮＶＭ１２の物理アドレスＰＡＤの０番地から３ＦＦＦＦＦＦ番地へ対応する。

（４）メモリ装置ＮＶＭ１３の物理アドレスＰＡＤの０番地から３ＦＦＦＦＦＥ番地までは正常であり、３ＦＦＦＦＦＦ番地が不良のため、論理アドレスＬＡＤの０Ｃ００００００番地から０ＦＦＦＦＦＦＥ番地は、メモリ装置ＮＶＭ１３の物理アドレスＰＡＤの０００００００番地から３ＦＦＦＦＦＥ番地へ対応し、論理アドレスＬＡＤの０ＦＦＦＦＦＦＦ番地は、メモリ装置ＮＶＭ１４の代替領域ＰｖＡｒｅａ内の物理アドレスＰＡＤの００００２１Ｆへ対応する。

（５）メモリ装置ＮＶＭ１４の全物理アドレスＰＡＤが正常であるため、論理アドレスＬＡＤの１０００００００番地から１０００００１Ｆ番地は、メモリ装置ＮＶＭ１４の物理アドレスＰＡＤの０００００００番地から００００１ＦＦ番地へ対応しており、ブートプログラムが格納されている。

また、メモリ装置ＮＶＭ１４の物理アドレスＰＡＤの００００２００〜３ＦＦＦＦＦＦへは代替領域ＰｖＡｒｅａが確保される。

相変化メモリやＲｅＲＡＭには、書き換え回数の制限があり、書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。

代替領域ＰｖＡｒｅａは、このように不良となったアドレス（メモリ装置ＮＶＭ１１の物理アドレスＰＡＤの３ＦＦＦＦＦＦ番地、メモリ装置ＮＶＭ１３の物理アドレスＰＡＤの３ＦＦＦＦＦＦ番地）のデータを、新たな領域へ置き換えるために設けられている。代替領域の大きさは、特に限定しないが、相変化メモリやＲｅＲＡＭが保証する信頼性が確保できるように決めると良い。

特に限定しないが、論理アドレスＬＡＤの０番地からＦＦＦＦＦＦＦ番地にはＯＳやアプリケーションプログラムやデータが格納され、１０００００００番地から１０００００１Ｆ番地には、ブートプログラムが格納される。

＜＜書き込み動作＞＞
図４は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）がＭバイトのデータを、データバッファＤＢＵＦ０を介してメモリセルｃｅｌへ書き込む際の書き込み動作の例を示している。なお、図４や以降の各図における「ｍ＊ｎ」等の「＊」は「×」（乗算）を意味するものである。

ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。この後、書き込みコマンドＷ１０を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって書き込みコマンドＷ１０がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。また、コマンドＷ１０には、データバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれており、図４の例ではデータバッファＤＢＵＦ０を指定している。

次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。

アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦにてアドレス、コマンドＷ１０を解読した結果、メモリバンクＢＫ０への読み出し命令であることを制御回路ＣＯＮＴＬＯＧＩＣへ伝えると、制御回路ＣＯＮＴＬＯＧＩＣは、メモリバンクＢＫ０からデータを読み出すため、メモリバンクＢＫ０を活性化する。

アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ入力されたロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）およびカラム・アドレスを（ＣＡ１、ＣＡ２）は制御回路ＣＯＮＴＬＯＧＩＣを通じて、それぞれ、活性化されたメモリバンクＢＫ０のロウアドレスラッチ回路ＲＡＤＬＴへ転送され、カラムアドレスラッチ回路ＣＡＤＬＴへ転送される。この書き込み動作は最初に入力されたカラムアドレスから開始される。

ロウアドレスラッチ回路ＲＡＤＬＴからロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）がロウデコーダＲＯＷＤＥＣへ転送され、ロウデコーダＲＯＷＤＥＣによってロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）に対応したワード線ＷＬｎが選択される。

次に、カラムアドレスラッチ回路ＣＡＤＬＴからカラム・アドレス（ＣＡ１、ＣＡ２）がカラムデコーダＣＯＬＤＥＣへ転送され、解読される。

カラムデコーダＣＯＬＤＥＣからの解読結果は、各メモリアレイ（ＡＲＹ０−ｎ）のビット線選択回路ＢＳＷ０−ｎへ入力され、メモリアレイ毎に一つのビット線ＢＬが選択され、データ線ＤＴ０−ｎを介して書き込み（ライト）ドライバＷＤＲ０−ｎへ接続される。

書き込みドライバＷＤＲ０−ｎは、データ線ＤＴ０−ｎを介して、図３のような電流パルスによって、選択されたメモリセルｃｅｌを低抵抗状態や高抵抗状態にするための電流供給回路である。

メモリセルｃｅｌを高抵抗状態にする、すなわち記憶情報“０”を書き込む場合に、データ線ＤＴ０−ｎを介して印加するメモリセル電流Ｉｃｅｌｌをリセット動作に必要な値Ｉｒｅｓｅｔに制御する。

メモリセルｃｅｌを低抵抗状態にする、すなわち記憶情報“１”を書き込む場合に、データ線ＤＴ０−ｎを介して印加するメモリセル電流Ｉｃｅｌｌをセット動作に必要な値Ｉｓｅｔに制御する。

一つのメモリバンクの中に、書き込みドライバＷＤＲは合計ｎ×８個存在するため、一つのメモリバンクの中で、同時にｎバイトのメモリセルｃｅｌを書き込むことができる。

次に、ハイ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動して、ライトイネーブル信号ＷＥＢの立ち上がりエッジに同期して、記憶情報ＤＩ（１）〜ＤＩ（Ｍ）が入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して、１バイト分のデータが順次データバッファＤＢＵＦ０へ入力される。

データバッファＤＢＵＦ０へｎバイト分のデータが入力するたびに、ｎ×８個分の書き込みドライバＷＤＲを通じて、ｎバイト分のデータが書き込まれる。以下に、その動作を示す。

先ず、最初のｎバイト分のデータの書き込み動作を説明する。

データバッファＤＢＵＦ０へ最初のｎバイト分のデータの中で、最初の１バイト分のデータが入力した時点で、書き込みドライバＷＤＲを通じて、カラム・アドレス｛ＣＡ１、ＣＡ２｝によって選択された最初のｎバイト分のメモリセルを高抵抗状態（消去：ＥＲＳ０）する。次に、データバッファＤＢＵＦ０へ最初のｎバイト分のデータがすべて入力した時点で、データバッファＤＢＵＦ０に保持されているデータの中で“１”のデータのみを書き込みドライバＷＤＲによってメモリセルを低抵抗状態（プログラム：ＰＲＯＧ１）にする。これによって、最初のｎバイト分のデータ書き込みが行われる。

次に、２番目のｎバイト分のデータの書き込み動作を説明する。

データバッファＤＢＵＦ０へ２番目のｎバイト分のデータの中で、最初の１バイト分のデータが入力した時点で、書き込みドライバＷＤＲを通じて、カラム・アドレス｛｛ＣＡ１、ＣＡ２｝＋（ｎ）｝によって選択された２番目のｎバイト分のメモリセルを高抵抗状態（消去：ＥＲＳ０）にする。次に、データバッファＤＢＵＦ０へ２番目のｎバイト分のデータがすべて入力した時点で、データバッファＤＢＵＦ０に保持されているデータの中で“１”のデータのみを書き込みドライバＷＤＲによってメモリセルを低抵抗状態（プログラム：ＰＲＯＧ１）にする。これによって、２番目のｎバイト分のデータ書き込みが行われる。

３番目のｎバイト分のデータの書き込み動作も、上記の動作と同様に行われ、その際のカラム・アドレスは｛｛ＣＡ１、ＣＡ２｝＋（２ｎ）｝となる。

このように、開始カラムアドレス｛ＣＡ１、ＣＡ２｝へ順にｎの倍数を加算したカラムアドレスによって選択されたｎバイト分のメモリセルｃｅｌへ消去（ＥＲＳ０）とプログラム（ＰＲＯＧ１）が実行される。

Ｍバイトのデータを書き込む際は、消去（ＥＲＳ０）とプログラム（ＰＲＯＧ１）がＭ／ｎ回生じる。

また、書き込みコマンドＷ１０にてデータバッファＤＢＵＦ１を指定した場合は、入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介してデータバッファＤＢＵＦ１へ入力され、データバッファＤＢＵＦ１に保持されたデータがメモリセルｃｅｌへ書き込まれる。

以上説明したように不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）はＭバイトのデータを書き込む際には、要求されたＭバイトデータサイズだけの消去（ＥＲＳ０）とプログラム（ＰＲＯＧ１）動作を行う。

つまり、消去（ＥＲＳ０）のデータサイズとプログラム（ＰＲＯＧ１）のデータサイズは等しいため、余分なアドレスのデータを消去（ＥＲＳ０）する必要な無いため、高速な書き込みを実現できる。

さらに、この書き込み動作において、上書きはせず、一旦、対象となるメモリセルｃｅｌを消去状態とすることで、メモリセルの抵抗値の均一化を図ることができ、安定した書き込みや読み出し動作を実現できる。

＜＜データバッファへの書き込み動作＞＞
図５は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）がＭバイトのデータを、データバッファＤＢＵＦ０へ書き込む際の書き込み動作の例を示している。

ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。この後、書き込みコマンドＷＦ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによってデータバッファ書き込みコマンドＷＦ１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。また、コマンドＷＦ１には、データバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれており、図５の例ではデータバッファＤＢＵＦ０を指定している。

次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。

アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦにてアドレス（ＣＡ１、ＣＡ２、ＲＡ１、ＲＡ２、ＲＡ３）およびコマンドＷＦ１を解読した結果、メモリバンクＢＫ０のデータバッファＤＢＵＦ０への書き込み命令であることを制御回路ＣＯＮＴＬＯＧＩＣへ伝えると、制御回路ＣＯＮＴＬＯＧＩＣは、メモリバンクＢＫ０のデータバッファＤＢＵＦ０を活性化する。

次に、ハイ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動して、ライトイネーブル信号ＷＥＢの立ち上がりエッジに同期して、記憶情報ＤＩ（１）〜ＤＩ（Ｍ）が入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して、１バイト分のデータが順次データバッファＤＢＵＦ０へ入力される。

ＭバイトのデータをデータバッファＤＢＵＦ０へ書き込む際は、書き込み動作がＭ回行われる。

また、書き込みコマンドＷＦ１にてデータバッファＤＢＵＦ１を指定した場合は、データバッファＤＢＵＦ１へ同様の書き込み動作が生じる。

＜＜データバッファからメモリセルへの書き込み動作＞＞
図６の（ａ）および（ｂ）は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）のデータバッファＤＢＵＦ０へ保持されているＭバイトのデータをメモリセルへ書き込む際の書き込み動作の例を示している。

先ず、図６（ａ）の書き込み動作について説明する。

ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。この後、書き込みコマンドＰＧ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによってデータバッファ書き込みコマンドＰＧ１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。また、コマンドＰＧ１には、データバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれており、図６（ａ）の例ではデータバッファＤＢＵＦ０を指定している。

次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。

アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦにてアドレス（ＣＡ１、ＣＡ２、ＲＡ１、ＲＡ２、ＲＡ３）およびコマンドＰＧ１を解読した結果、メモリバンクＢＫ０のデータバッファＤＢＵＦ０からメモリセルｃｅｌへの書き込み命令であることを制御回路ＣＯＮＴＬＯＧＩＣへ伝えると、制御回路ＣＯＮＴＬＯＧＩＣは、メモリバンクＢＫ０のデータバッファＤＢＵＦ０を活性化する。

次に、第２のコマンドＰＧ１１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２のコマンドＰＧ１１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。

その後、図４で示したメモリセルへの書き込み動作と同様に、メモリバンクＢＫ０のデータバッファＤＢＵＦ０からｎバイト分毎にデータを読み出し、メモリセルを高抵抗状態（消去：ＥＲＳ０）にした後、低抵抗状態（プログラム：ＰＲＯＧ１）にする。

メモリバンクＢＫ０のデータバッファＤＢＵＦ０に保持されたＭバイトのデータを書き込む際は、消去（ＥＲＳ０）とプログラム（ＰＲＯＧ１）がＭ／ｎ回行われる。

また、書き込みコマンドＰＧ１にてデータバッファＤＢＵＦ１を指定した場合は、同様にデータバッファＤＢＵＦ１へ保持されているＭバイトのデータをメモリセルへ書き込む動作が生じる。

次に、図６（ｂ）の消去動作が必要の無い書き込み動作について説明する。

消去動作が必要の無い書き込み動作の第１のコマンドがＰＧ２であり、第２のコマンドがＰＧ２１である場合、図６（ａ）のコマンドＰＧ１の代わりにコマンドＰＧ２が、コマンドＰＧ１１の代わりにコマンドＰＧ２１が入力される。

また、コマンドＰＧ２には、データバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれており、図６（ｂ）の例ではデータバッファＤＢＵＦ０を指定している。

第２のコマンドＰＧ２１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２のコマンドＰＧ２１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれると、メモリバンクＢＫ０のデータバッファＤＢＵＦ０からｎバイト分毎にデータを読み出し、低抵抗状態（プログラム：ＰＲＯＧ１）にする。

メモリバンクＢＫ０のデータバッファＤＢＵＦ０に保持されたＭバイトのデータを書き込む際はプログラム（ＰＲＯＧ１）がＭ／ｎ回行われる。

また、コマンドＰＧ２にてデータバッファＤＢＵＦ１を指定した場合は、同様にデータバッファＤＢＵＦ１へ保持されているＭバイトのデータをメモリセルへ書き込む動作が生じる。

書き込みを行うセクターが予め消去状態であれば、これらのコマンド（ＰＧ２およびＰＧ２１）を利用することによって消去動作が不要となり、書き込み時間を短縮できる。

＜＜消去動作＞＞
図７の（ａ）、（ｂ）および（ｃ）は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）の消去動作である。図７の（ａ）はセクター消去動作、（ｂ）はブロック消去動作、（ｃ）はチップ消去動作の一例を示す。

先ず、図７（ａ）のセクター消去動作について説明する。

ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。この後、第１のセクター消去コマンドＳＥ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって第１のセクター消去コマンドＳＥ１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。

次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。

次に、第２のセクター消去コマンドＳＥ１１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２のセクター消去コマンドＳＥ１１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。

その後、図４で示したメモリセルへの消去動作と同様に、選択されたワード線ＷＬに接続されたメモリセルｃｅｌを、ビット線ＢＬによってｎバイト分毎に選択して高抵抗状態（消去：ＥＲＳ０）にする。

１セクターのデータサイズをＭバイトとすると、消去動作（ＥＲＳ０）がＭ／ｎ回行われる。

次に、図７（ｂ）のブロック消去動作について説明する。

ブロック消去動作の第１のコマンドがＢＥ１であり、第２のコマンドがＢＥ１１である場合、図７（ａ）のコマンドＳＥ１の代わりにコマンドＢＥ１が、コマンドＳＥ１１の代わりにコマンドＢＥ１１が入力される。

第２のコマンドＢＥ１１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２のコマンドＢＥ１１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれる。

その後、１ブロックがＱ個のセクターにて構成される場合、図７（ａ）で示したセクター消去動作をＱ回行う。

ブロック消去動作では、一つのブロック消去コマンドによって連続的に複数セクターを消去することができるため、高速消去が実現できる。

次に、図７（ｃ）のチップ消去動作について説明する。

チップ消去動作の第１のコマンドがＣＥ１であり、第２のコマンドがＣＥ１１である場合、図７（ａ）のコマンドＳＥ１の代わりにコマンドＣＥ１が、コマンドＳＥ１１の代わりにコマンドＣＥ１１が入力される。

第２のコマンドＣＥ１１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２のコマンドＣＥ１１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれる。

その後、１チップがＲ個のブロックにて構成される場合、図７（ｂ）で示したブロック消去動作をＲ回行う。

チップ消去動作では、一つのチップ消去コマンドによって連続的に複数ブロックを消去することができるため、高速消去が実現できる。

＜＜１セクターデータ読み出し動作＞＞
図８は、メモリ制御装置ＮＶＣＴｘ（ｘ＝０〜４）が不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）から１セクター分（Ｍバイト）のデータを、データバッファＤＢＵＦ０を介して読み出す際の読み出し動作の例を示している。

ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。

次に、セクターデータ読み出しコマンドＲＤ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第１のセクター読み出しコマンドＲＤ１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。

次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。

次に、ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。

次に、第２のセクターデータ読み出しコマンドＲＤ１１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２のセクターデータ読み出しコマンドＲＤ１１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。

コマンドＲＤ１およびＲＤ１１には、データバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれており、図８の例ではデータバッファＤＢＵＦ０を指定している。

アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦにてアドレス、コマンドＲＤ１およびコマンドＲＤ１１を解読した結果、メモリバンクＢＫ０への読み出し命令であることを制御回路ＣＯＮＴＬＯＧＩＣへ伝えると、制御回路ＣＯＮＴＬＯＧＩＣは、メモリバンクＢＫ０からデータを読み出すため、メモリバンクＢＫ０を活性化する。

アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ入力されたロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）およびカラム・アドレス（ＣＡ１、ＣＡ２）は制御回路ＣＯＮＴＬＯＧＩＣを通じて、それぞれ、活性化されたメモリバンクＢＫ０のロウアドレスラッチ回路ＲＡＤＬＴへ転送され、カラムアドレスラッチ回路ＣＡＤＬＴへ転送される。

ロウアドレスラッチ回路ＲＡＤＬＴからロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）がロウデコーダＲＯＷＤＥＣへ転送され、ロウデコーダＲＯＷＤＥＣによってロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）に対応したワード線ＷＬｉが選択される。

次に、カラムアドレスラッチ回路ＣＡＤＬＴからカラム・アドレス（ＣＡ１、ＣＡ２）がカラムデコーダＣＯＬＤＥＣへ転送され、解読される。

カラムデコーダＣＯＬＤＥＣからの解読結果は、各メモリアレイ（ＡＲＹ０−ｍ）のビット線選択回路ＢＳＷ０−ｍへ入力され、メモリアレイ毎に一つのビット線ＢＬｉが選択され、データ線ＤＴ０−ｍを介してセンスアンプＳＡ０−ｍへ接続される。

これによって、メモリアレイ（ＡＲＹ０−ｍ）毎に１ビットのメモリセルｃｅｌが選択されるため、一つのメモリバンクの中で同時に合計（ｍ＋１）ビットのメモリセルｃｅｌ（０ビット目からｍビット目）が選択される。

メモリアレイ毎に選択されたメモリセルｃｅｌ（０ビット目からｍビット目）から、データ線を介してそれぞれのメモリアレイに設けられたセンスアンプＳＡ０−ｎへ電流が流れ、その際の電圧を計測し、参照電圧と比較することによってメモリセルｃｅｌへ記録されたデータｍ＋１ビット分のデータＤｎｂｙｔｅを検出する。

つまり、カラム・アドレス｛ＣＡ１、ＣＡ２｝によって選択された最初のｎバイト（＝（ｍ＋１）／８）分のデータＤｎｂｙｔｅがメモリセルｃｅｌから同時に検出される。

例えば、メモリアレイＡＲＹ０のワード線ＷＬｎとのビット線ＢＬ０上のメモリセルｃｅｌが情報“１”を記憶しており、低抵抗状態にある場合は、ビット線ＢＬ０及びデータ線ＤＴ０が充電され、センスアンプＳＡへその電圧が伝えられ、データ“１”が検出される。

一方、メモリアレイＡＲＹ１のワード線ＷＬｎとのビット線ＢＬ０上のメモリセルｃｅｌが情報“０”を記憶しており、高抵抗状態にある場合は、ビット線ＢＬ０及びデータ線ＤＴ１は、ほぼ接地電圧ＶＳＳに保持され、センスアンプＳＡへその電圧が伝えられ、データ“０”が検出される。

検出された１番目のｎバイト（＝（ｍ＋１）／８）分のデータＤｎｂｙｔｅはデータ選択回路ＤＳＷ１を介して、コマンドＲＤ１およびＲＤ１１によって指定されたデータバッファＤＢＵＦ０へ転送される。

次のｎバイト分のデータは、カラム・アドレス｛｛ＣＡ１、ＣＡ２｝＋（ｎ）｝によって選択され、データバッファＤＢＵＦ０へ転送される。

このように、メモリセルｃｅｌから開始カラムアドレス｛ＣＡ１、ＣＡ２｝へ順にｎの倍数を加算したカラムアドレスによって選択されたｎバイト分のデータが順にデータバッファＤＢＵＦ０へ転送される。

セクターデータ読み出し動作では、セクターサイズをＭバイトとすると、メモリアレイＡＲＹからデータバッファＤＢＵＦ０へのデータ転送がＭ／ｎ回生じる。

メモリセルｃｅｌからデータバッファＤＢＵＦ０へセクターサイズ分のデータ転送が行われている期間は、ハイ・レベルとなっているレディビジー信号ＲＢＢはロウ・レベルとなる。

このデータ転送が終了した時点で、ロウ・レベルとなっているレディビジー信号ＲＢＢがハイ・レベルとなる。

入出力信号ＩＯの信号数が８ビット（１バイト）の場合、データバッファＤＢＵＦ０へ格納されたセクターサイズ分（Ｍバイト）のデータはリードイネーブル信号ＲＥＢの立ち下がりエッジに同期して、入出力信号ＩＯからＤＯ（１）〜ＤＯ（Ｍ／１）の順に出力される。

例えば、１セクターのデータサイズが２０４８バイトで、同時に選択されるメモリセルｃｅｌのデータサイズが１６バイト（１２８ｂｉｔ）で、入出力信号ＩＯの信号数が８ビット（１バイト）の場合は、メモリセルｃｅｌからデータバッファＤＢＵＦ０へは合計１２８回（＝２０４８／１６）のデータ転送が行われ、データバッファＤＢＵＦ０から入出力信号ＩＯを介してデータを出力する回数は、２０４８回（＝２０４８／１）となる。

また、コマンドＲＤ１およびＲＤ１１にてデータバッファＤＢＵＦ１を指定した場合は、同様に、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）のメモリアレイから１セクター分（Ｍバイト）のデータが、データバッファＤＢＵＦ１を介して読み出される。

＜＜データサイズを指定した読み出し動作＞＞
図９は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）から、指定されたデータサイズ分のデータを、データバッファＤＢＵＦ０を介して読み出す際の読み出し動作の例を示している。

コマンドおよびアドレスを入力する動作タイミングは図８と同様である。

データサイズを指定してデータを読み出すための第１の読み出しコマンドがＲＤ４であり、第２の読み出しコマンドがＲＤ４１である場合、図８のコマンドＲＤ１の代わりにコマンドＲＤ４が、コマンドＲＤ１１の代わりにコマンドＲＤ４１が入力される。

コマンドＲＤ４およびＲＤ４１には、読み出し命令の他にデータサイズおよびデータバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれている。図９の例ではデータサイズがｋ×ｎバイトで、データバッファＤＢＵＦ０を指定している。

また、メモリセルｃｅｌからデータバッファＤＢＵＦ０への転送動作および入出力信号ＩＯからの読み出し動作は図８と同様に行われる。

１番目のｎバイト分のデータＤｎｂｙｔｅはカラム・アドレス｛ＣＡ１、ＣＡ２｝によって選択され、データバッファＤＢＵＦ０へ転送される。

２番目のｎバイト分のデータは、カラム・アドレス｛｛ＣＡ１、ＣＡ２｝＋（ｎ）｝によって選択され、データバッファＤＢＵＦ０へ転送される。

このように、メモリセルｃｅｌから開始カラムアドレス｛ＣＡ１、ＣＡ２｝へ順にｎの倍数を加算したカラムアドレスによって選択されたｎバイト分のデータが順にデータバッファＤＢＵＦ０へ転送される。

指定したデータサイズがｋ×ｎバイトの時、メモリアレイＡＲＹからデータバッファＤＢＵＦ０へのデータ転送がｋ回生じる。

入出力信号ＩＯの信号数が８ビット（１バイト）の場合、データバッファＤＢＵＦ０へ格納されたｋ×ｎバイト分のデータはリードイネーブル信号ＲＥＢの立ち下がりエッジに同期して、入出力信号ＩＯからＤＯ（１）〜ＤＯ（ｋ×ｎ／１）の順に出力される。

例えば、指定されたデータサイズが５１２バイトで、同時に選択されるメモリセルｃｅｌのデータサイズが１６バイトで、入出力信号ＩＯの信号数が８ビット（１バイト）の場合は、メモリセルｃｅｌからデータバッファＤＢＵＦ０へは合計３２回（＝５１２／１６）のデータ転送が行われ、データバッファＤＢＵＦ０から入出力信号ＩＯを介してデータを出力する回数は５１２回となる。

また、コマンドＲＤ４およびＲＤ４１にてデータバッファＤＢＵＦ１を指定した場合は、同様に、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）のメモリアレイから、指定したデータサイズ（ｋ×ｎバイト）分のデータが、データバッファＤＢＵＦ１を介して読み出される。

このように、任意のデータサイズを指定した読み出し動作では、必要なサイズ分のデータのみを効率的に読み出すことができるため、高速読み出しが実現できる。

＜＜１セクターデータロード動作＞＞
図１０は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）のメモリアレイＡＲＹ内の１セクター分（Ｍバイト）のデータを、データバッファＤＢＵＦ０へ転送するロード動作の例を示している。

コマンドおよびアドレスを入力する動作タイミングは図８と同様である。

メモリアレイＡＲＹ内の１セクター分（Ｍバイト）のデータをデータバッファへ転送するための第１のロードコマンドがＬＤ１であり、第２のロードコマンドがＬＤ１１である場合、図８のコマンドＲＤ１の代わりにコマンドＬＤ１が、コマンドＲＤ１１の代わりにコマンドＬＤ１１が入力される。また、コマンドＬＤ１およびＬＤ１１にはデータバッファＤＢＵＦ０も指定される。

このデータバッファの指定をデータバッファＤＢＵＦ１へ変更することで、メモリアレイＡＲＹ内の１セクター分（Ｍバイト）のデータはデータバッファＤＢＵＦ１へ転送される。

１セクターデータのロード動作は、図８に示したメモリセルｃｅｌからデータバッファＤＢＵＦ０への転送動作と同じです。

セクターサイズをＭバイト、同時に選択されたｎバイト分のメモリセルｃｅｌがデータバッファＤＢＵＦ０へ一度に転送されるデータサイズをｎバイトとした際に、メモリアレイＡＲＹからデータバッファＤＢＵＦ０へデータ転送がｍ回（＝Ｍ／ｎ）生じる。

メモリセルｃｅｌからデータバッファＤＢＵＦ０へ１セクターサイズ分のデータ転送が行われている期間は、ハイ・レベルとなっているレディビジー信号ＲＢＢはロウ・レベルとなる。このデータ転送が終了した時点で、ロウ・レベルとなっているレディビジー信号ＲＢＢがハイ・レベルとなる。

＜＜マルチセクターデータロード動作＞＞
図１１は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）の、同時に全バンクのメモリアレイＡＲＹ内の１セクター分（Ｍバイト）のデータを、各バンクのデータバッファＤＢＵＦ０へ転送するロード動作の例を示している。

コマンドおよびアドレスを入力する動作タイミングは図１０と同様である。

各バンクのメモリアレイＡＲＹ内の１セクター分（Ｍバイト）のデータをデータバッファへ転送するための第１のロードコマンドがＬＤ５であり、第２のロードコマンドがＬＤ５１である場合、図１０のコマンドＬＤ１の代わりにコマンドＬＤ５が、コマンドＬＤ１１の代わりにコマンドＬＤ５１が入力される。また、コマンドＬＤ５およびＬＤ５１にはデータバッファＤＢＵＦ０も指定される。

このデータバッファの指定をデータバッファＤＢＵＦ１へ変更することで、各バンクのメモリアレイＡＲＹ内の１セクター分（Ｍバイト）のデータはデータバッファＤＢＵＦ１へ転送される。

マルチセクターデータのロード動作は、図１０に示した１セクターデータのロード動作を全バンク同時に実行する動作である。

このマルチセクターデータのロード動作により、一度にメモリアレイＡＲＹからデータバッファＤＢＵＦ０へ転送されるデータが８倍（８バンク分）となるため、データ転送速度の向上が図れる。

＜＜データバッファからの読み出し動作＞＞
図１２は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）からＭバイト分のデータを、データバッファＤＢＵＦ０から読み出す際の読み出し動作の例を示している。

ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。

次に、第１のデータバッファ読み出しコマンドＲＦ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第１のデータバッファ読み出しコマンドＲＦ１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。

次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、バンク・アドレスを１回（ＢＡ１）を入力する。このバンクアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。

次に、ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。

次に、第２のデータバッファ読み出しコマンドＲＦ１１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２のデータバッファ読み出しコマンドＲＦ１１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。

また、コマンドＲＦ１およびＲＦ１１には、データバッファＤＢＵＦ０を指定する情報も含まれる。このデータバッファを指定する情報をデータバッファＤＢＵＦ１へ変更することで、データバッファＤＢＵＦ１からデータを読み出すことができる。

アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦにてアドレス、コマンドＲＦ１およびコマンドＲＦ１１を解読した結果、メモリバンクＢＫ０のデータバッファＤＢＵＦ０への読み出し命令であることを制御回路ＣＯＮＴＬＯＧＩＣへ伝えると、制御回路ＣＯＮＴＬＯＧＩＣは、メモリバンクＢＫ０のデータバッファＤＢＵＦ０からデータを読み出すため、このデータバッファＤＢＵＦ０を活性化する。

次に、入出力信号ＩＯの信号数が８ビット（１バイト）の場合、メモリバンクＢＫ０のデータバッファＤＢＵＦ０へ格納されたＭバイト分のデータは、リードイネーブル信号ＲＥＢの立ち下がりエッジに同期して、入出力信号ＩＯからＤＯ（１）〜ＤＯ（Ｍ／１）の順に出力される。

メモリバンクＢＫ０のデータバッファＤＢＵＦ０から入出力信号ＩＯの信号を通じてＮＥバイト分のデータのみを読み出す場合は、リードイネーブル信号ＲＥＢの立ち下がりエッジの回数をＮＥ回とすればよい。

このように、リードイネーブル信号ＲＥＢを必要な回数分ハイ・レベルからロウ・レベルへ変化させることで、必要なデータのみを出力することができる。

＜＜メモリ装置（ＮＶＭ１０〜ＮＶＭ１３）の同一バンク内の並列同時動作＞＞
図１８（ａ），（ｂ）は、メモリ装置（ＮＶＭ１０〜ＮＶＭ１３）の同一バンク内の並列同時動作可能な動作を示している。また、図１８（ａ），（ｂ）は、図２にて記載されているメモリ装置を簡略化して示してある。

図１８（ａ）に示すように、データバッファＤＢＵＦ０およびＤＢＵＦ１は、それぞれ独立にメモリバンク０（ＢＫ０）とデータ制御回路ＤＡＴＡＣＴＬへ接続されているため、メモリバンク０（ＢＫ０）内のデータバッファＤＢＵＦ０およびＤＢＵＦ１へ既に格納されているそれぞれのデータＤａｔａ０およびＤａｔａ１があれば、データバッファＤＢＵＦ０へ格納されているデータＤａｔａ０のメモリバンク０へのプログラム動作（ＰＧ１、ＰＧ２）と、他方のデータバッファＤＢＵＦ１へ格納されているデータＤａｔａ１の読み出し動作（ＲＦ１）は同時に実行できる。また、データバッファＤＢＵＦ１に格納されているデータＤａｔａ１のメモリバンク０へのプログラム動作（ＰＧ１、ＰＧ２）と、他方のデータバッファＤＢＵＦ０に格納されているへデータＤａｔａ０の読み出し動作（ＲＦ１）も同時に実行できることは言うまでもない。

図１８（ｂ）に示すように、データバッファＤＢＵＦ０およびＤＢＵＦ１は、それぞれ独立にメモリバンク０（ＢＫ０）とデータ制御回路ＤＡＴＡＣＴＬへ接続されているため、データバッファＤＢＵＦ０への書き込み動作（ＷＦ１）と、他方のデータバッファＤＢＵＦ１へのメモリバンク０（ＢＫ０）からの読み出し動作（ＬＤ１）は同時に実行できる。また、データバッファＤＢＵＦ１への書き込み動作（ＷＦ１）と、他方のデータバッファＤＢＵＦ０へのメモリバンク０（ＢＫ０）からの読み出し動作（ＬＤ１）も同時に実行できることは言うまでもない。

以上説明したように、メモリ装置（ＮＶＭ１０〜ＮＶＭ１３）では、同一メモリバンク内での同時動作が可能となるため、読み出し、書き込み及び消去動作が高速に実行できる。

＜＜メモリ装置（ＮＶＭ１０〜ＮＶＭ１３）の異なるバンク内間の並列同時動作＞＞
図１９（ａ）〜（ｃ）および図２０（ａ）〜（ｃ）は、メモリ装置（ＮＶＭ１０〜ＮＶＭ１３）の異なるバンク間での並列同時動作可能な動作を示している。また、図１９（ａ）〜（ｃ）および図２０（ａ）〜（ｃ）は、図２にて記載されているメモリ装置を簡略化して示してある。

図１９（ａ）〜（ｃ）および図２０（ａ）〜（ｃ）に示すように、メモリ装置（ＮＶＭ１０〜ＮＶＭ１３）は、メモリバンク毎にデータバッファＤＢＵＦ０およびＤＢＵＦ１を備えており、各データバッファは独立に各メモリバンクとデータ制御回路ＤＡＴＡＣＴＬへ接続されている。

このため、図１９（ａ）に示すように、メモリバンク０（ＢＫ０）が備えているデータバッファ（ＤＢＵＦ０およびＤＢＵＦ１）へ格納されているデータのメモリバンク０（ＢＫ０）へのプログラム動作（ＰＧ１、ＰＧ２）と、メモリバンク０とは異なるメモリバンク１（ＢＫ１）からの読み出し動作（ＲＤ１、ＲＤ４）や、メモリバンク１（ＢＫ１）のデータバッファ（ＤＢＵＦ１（ＤＢＵＦ０））へ格納されているデータの読み出し動作（ＲＦ１）は同時に実行できる。

また、図１９（ｂ）に示すように、メモリバンク０（ＢＫ０）での消去動作（ＳＥ０，ＢＥ１）と、メモリバンク０とは異なるメモリバンク１（ＢＫ１）からの読み出し動作（ＲＤ１、ＲＤ４）や、メモリバンク１（ＢＫ１）のデータバッファ（ＤＢＵＦ１（ＤＢＵＦ０））へ格納されているデータの読み出し動作（ＲＦ１）は同時に実行できる。

また、図１９（ｃ）に示すように、メモリバンク０（ＢＫ０）が備えているデータバッファ（ＤＢＵＦ０およびＤＢＵＦ１）へのメモリバンク０（ＢＫ０）からの読み出し動作（ＬＤ１）と、メモリバンク０とは異なるメモリバンク１（ＢＫ１）からの読み出し動作（ＲＤ１、ＲＤ４）や、メモリバンク１（ＢＫ１）のデータバッファ（ＤＢＵＦ１（ＤＢＵＦ０））へ格納されているデータの読み出し動作（ＲＦ１）は同時に実行できる。

また、図２０（ａ）に示すように、メモリバンク０（ＢＫ０）が備えているデータバッファ（ＤＢＵＦ０およびＤＢＵＦ１）へ格納されているデータのメモリバンク０（ＢＫ０）へのプログラム動作（ＰＧ１、ＰＧ２）と、メモリバンク０とは異なるメモリバンク１（ＢＫ１）への書き込み動作（Ｗ１０）や、メモリバンク１（ＢＫ１）のデータバッファ（ＤＢＵＦ１（ＤＢＵＦ０））へ格納されているデータのメモリバンク１（ＢＫ１）への書き込み動作（ＷＦ１）は同時に実行できる。

また、図２０（ｂ）に示すように、メモリバンク０（ＢＫ０）での消去動作（ＳＥ０，ＢＥ１）と、メモリバンク０とは異なるメモリバンク１（ＢＫ１）への書き込み動作（Ｗ１０）や、メモリバンク１（ＢＫ１）のデータバッファ（ＤＢＵＦ１（ＤＢＵＦ０））へ格納されているデータのメモリバンク１（ＢＫ１）への書き込み動作（ＷＦ１）は同時に実行できる。

また、図２０（ｃ）に示すように、メモリバンク０（ＢＫ０）が備えているデータバッファ（ＤＢＵＦ０およびＤＢＵＦ１）へのメモリバンク０（ＢＫ０）からの読み出し動作（ＬＤ１）と、メモリバンク０とは異なるメモリバンク１（ＢＫ１）への書き込み動作（Ｗ１０）や、メモリバンク１（ＢＫ１）のデータバッファ（ＤＢＵＦ１（ＤＢＵＦ０））へ格納されているデータのメモリバンク１（ＢＫ１）への書き込み動作（ＷＦ１）は同時に実行できる。

以上説明したように、メモリ装置（ＮＶＭ１０〜ＮＶＭ１３）では、異なるメモリバンク間での同時動作が可能となるため、読み出し、書き込み及び消去動作が高速に実行できる。

＜＜メモリモジュールＮＶＭＳＴＲの書き込み動作＞＞
図１６（ａ）〜（ｅ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから様々なデータサイズの書き込み要求がメモリモジュールＮＶＭＳＴＲへ入力した際の、制御回路ＳＴＲＣＴ０およびメモリ装置ＮＶＭ１０〜ＮＶＭ１３の動作を示す。

図１６（ａ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして５１２バイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３へ書き込む際の動作を示している。

情報処理装置ＣＰＵ＿ＣＨＩＰから、書き込み命令Ｗと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、５１２バイトの書き込みデータＤ５１２Ｂを含む書き込み要求ＷＲＱ０５がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。

図１５に示す対応表ＴＬＴＢＬがメモリ装置ＲＡＭへ保存されていれば、情報処理回路ＳＴＣＯＮ（ＣＰＵ）はメモリ装置ＲＡＭから対応表ＴＬＴＢＬを読み出し、論理アドレスＬＡＤを物理アドレスＰＡＤへ変換する。また、図１５に示す対応表ＴＬＴＢＬがメモリ装置ＮＶＭ１０〜ＮＶＭ１３へ保存されていれば、情報処理回路ＳＴＣＯＮ（ＣＰＵ）はメモリ装置ＮＶＭ１０〜ＮＶＭ１３から対応表ＴＬＴＢＬを読み出し、論理アドレスＬＡＤを物理アドレスＰＡＤへ変換する。

物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ書き込み命令Ｗ１０と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、５１２バイトの書き込みデータＤ５１２Ｂを出力する。

その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤの０番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスへ５１２バイトのデータを書き込む。

図１６（ｂ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして１Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３へ書き込む際の動作を示している。

情報処理装置ＣＰＵ＿ＣＨＩＰから、書き込み命令Ｗと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、１Ｋバイトの書き込みデータＤ１ＫＢを含む書き込み要求ＷＲＱ１がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して制情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。

物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ Ｈｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ書き込み命令Ｗ１０と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、１Ｋバイトの書き込みデータＤ１ＫＢを出力する。

その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地からＨｅｘ１番地へそれぞれ５１２バイトのデータを書き込む。

図１６（ｃ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして２Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３へ書き込む際の動作を示している。

情報処理装置ＣＰＵ＿ＣＨＩＰから、書き込み命令Ｗと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、２Ｋバイトの書き込みデータＤ２ＫＢを含む書き込み要求ＷＲＱ２がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。

物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤの０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ書き込み命令Ｗ１０と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、２Ｋバイトの書き込みデータＤ２ＫＢを出力する。

その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地からＨｅｘ３番地へそれぞれ５１２バイトのデータを書き込む。

図１６（ｄ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして８Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３へ書き込む際の動作を示している。

情報処理装置ＣＰＵ＿ＣＨＩＰから、書き込み命令Ｗと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、８Ｋバイトの書き込みデータＤ８ＫＢを含む書き込み要求ＷＲＱ８がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。

物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤの０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ書き込み命令Ｗ１０と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、８Ｋバイトの書き込みデータＤ８ＫＢを出力する。

その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地からＨｅｘ１５番地へそれぞれ５１２バイトのデータを書き込む。

図１６（ｅ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして１０Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３へ書き込む際の動作を示している。

情報処理装置ＣＰＵ＿ＣＨＩＰから、書き込み命令Ｗと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、１０Ｋバイトの書き込みデータＤ１０ＫＢを含む書き込み要求ＷＲＱ１０がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。

さらに、制御回路ＳＴＲＣＴ０は、書き込みデータが８Ｋバイト（１セクター分＝５１２バイト×１６ページ）を超えているので、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０から１６ページを超える最初の論理アドレスＬＡＤ Ｈｅｘ０４００００００を求め、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０４００００００を物理アドレスＰＡＤ Ｈｅｘ０４００００００へ変換する。

物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤの０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられており、また、物理アドレスＰＡＤ Ｈｅｘ０４００００００は、メモリ装置ＮＶＭ１１のセクターアドレスＮＳＡＤのＨｅｘ０番地と、セクターアドレスＮＳＡＤのＨｅｘ０番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられている。

情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０へ書き込み命令Ｗ１０と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、８Ｋバイトの書き込みデータ（１０Ｋバイトの書き込みデータＤ１０ＫＢの中の最初にメモリモジュールＮＶＭＳＴＲへ入力した８Ｋバイト分の書き込みデータ）を出力する。さらにその後、制御回路ＳＴＲＣＴ０は、メモリ制御装置ＮＶＣＴ１を介してメモリ装置ＮＶＭ１１へ書き込み命令Ｗ１０と、セクターアドレスＮＳＡＤのＨｅｘ０番地と、セクターアドレスＮＳＡＤのＨｅｘ０番地内のページアドレスＮＰＡＤのＨｅｘ０番地、２Ｋバイトの書き込みデータ（１０Ｋバイトの書き込みデータＤ１０ＫＢの中の最後にメモリモジュールＮＶＭＳＴＲへ入力した２Ｋバイト分の書き込みデータ）を出力する。

その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地からＨｅｘ１５番地へそれぞれ５１２バイトのデータを書き込み、メモリ装置ＮＶＭ１１は、セクターアドレスＮＳＡＤのＨｅｘ０番地と、セクターアドレスＮＳＡＤのＨｅｘ０番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地からＨｅｘ１番地へそれぞれ５１２バイトのデータを書き込む。

以上説明したように、制御回路ＳＴＲＣＴ０は、情報処理装置ＣＰＵ＿ＣＨＩＰの最小データ管理単位（５１２バイト）にあわせて、メモリ装置ＮＶＭ１０〜ＮＶＭ１３を５１２バイトのデータ単位にて管理することができるため、情報処理装置ＣＰＵ＿ＣＨＩＰからのあらゆるサイズの書き込み要求に対し、最短時間で書き込みを行い、柔軟に対応できる。さらに、書き込み動作に必要とするメモリ装置（ＮＶＭ１０〜ＮＶＭ１３）のみを駆動することにより、動作時の消費電力を低減できる。

さらに、メモリ装置ＮＶＭ１０へ書込み動作を行っている最中に、他のメモリ装置（ＮＶＭ１１〜ＮＶＭ１３）への読み出し動作を行うことができる。つまり書込み動作と読み出し動作を同時に実行することができ高速なデータ転送が可能となる。

＜＜メモリモジュールＮＶＭＳＴＲの読み出し動作＞＞
図１７（ａ）〜（ｅ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから様々なデータサイズの読み出し要求がメモリモジュールＮＶＭＳＴＲへ入力した際の、制御回路ＳＴＲＣＴ０およびメモリ装置ＮＶＭ１０〜ＮＶＭ１３の動作を示す。

図１７（ａ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして５１２バイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３から読み出す際の動作を示している。

情報処理装置ＣＰＵ＿ＣＨＩＰから、読み出し命令Ｒと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、５１２バイトデータの読み出し回数Ｃ１（１回）を含む読み出し要求ＲＲＱ０５がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。

図１５に示す対応表ＴＬＴＢＬがメモリ装置ＲＡＭへ保存されていれば、情報処理回路ＳＴＣＯＮ（ＣＰＵ）はメモリ装置ＲＡＭから対応表ＴＬＴＢＬを読み出し、論理アドレスＬＡＤを物理アドレスＰＡＤへ変換する。また、図１５に示す対応表ＴＬＴＢＬがメモリ装置ＮＶＭ１０〜ＮＶＭ１３へ保存されていれば、情報処理回路ＳＴＣＯＮ（ＣＰＵ）はメモリ装置ＮＶＭ１０〜ＮＶＭ１３から対応表ＴＬＴＢＬを読み出し、論理アドレスＬＡＤを物理アドレスＰＡＤへ変換する。

物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ読み出し命令ＲＤ４と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、５１２バイトデータの読み出し回数Ｃ１（１回）を出力する。

その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスから５１２バイトのデータを読み出す。

図１７（ｂ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして１Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３から読み出す際の動作を示している。

情報処理装置ＣＰＵ＿ＣＨＩＰから、読み出し命令Ｒと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、５１２バイトデータの読み出し回数Ｃ２（２回）を含む読み出し要求ＲＲＱ１がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。

物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、制御回路ＳＴＲＣＴ０は、メモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ読み出し命令ＲＤ４と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、５１２バイトデータの読み出し回数Ｃ２（２回）を出力する。

その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地〜Ｈｅｘ１番地からそれぞれ５１２バイトのデータを読み出す。

図１７（ｃ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして２Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３から読み出す際の動作を示している。

情報処理装置ＣＰＵ＿ＣＨＩＰから、読み出し命令Ｒと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、５１２バイトデータの読み出し回数Ｃ４（４回）を含む読み出し要求ＲＲＱ２がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。

物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ読み出し命令ＲＤ４と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、５１２バイトデータの読み出し回数Ｃ４（４回）を出力する。

その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地〜Ｈｅｘ３番地からそれぞれ５１２バイトのデータを読み出す。

図１７（ｄ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして８Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３から読み出す際の動作を示している。

情報処理装置ＣＰＵ＿ＣＨＩＰから、読み出し命令Ｒと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、５１２バイトデータの読み出し回数Ｃ１６（１６回）を含む読み出し要求ＲＲＱ８がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。

物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ読み出し命令ＲＤ４と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、５１２バイトデータの読み出し回数Ｃ１６（１６回）を出力する。

その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＰＡＤのＨｅｘ０番地〜ＨｅｘＦ番地からそれぞれ５１２バイトのデータを読み出す。

図１７（ｅ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして１０Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３から読み出す際の動作を示している。

情報処理装置ＣＰＵ＿ＣＨＩＰから、読み出し命令Ｒと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、５１２バイトデータの読み出し回数Ｃ２０（２０回）を含む読み出し要求ＲＲＱ１０がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。

さらに、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、読み出しデータが８Ｋバイト（１セクター分＝５１２バイト×１６ページ）を超えているので、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０から１６ページを超える最初の論理アドレスＬＡＤ Ｈｅｘ０４００００００を求め、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０４００００００を物理アドレスＰＡＤ Ｈｅｘ０４００００００へ変換する。

物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤの０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられており、また，物理アドレスＰＡＤ Ｈｅｘ０４００００００は、メモリ装置ＮＶＭ１１のセクターアドレスＮＳＡＤのＨｅｘ０番地と、セクターアドレスＮＳＡＤのＨｅｘ０番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０へ読み出し命令ＲＤ４と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地と、５１２バイトデータの読み出し回数Ｃ１６（１６回）を出力し、同時にメモリ制御装置ＮＶＣＴ１を介してメモリ装置ＮＶＭ１１へ読み出し命令ＲＤ４と、セクターアドレスＮＳＡＤのＨｅｘ０番地と、セクターアドレスＮＳＡＤのＨｅｘ０番地内のページアドレスＮＰＡＤのＨｅｘ０番地と、５１２バイトデータの読み出し回数Ｃ４（４回）を出力する。

その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地〜１５番地からそれぞれ５１２バイトのデータを読み出し、また、同時に、メモリ装置ＮＶＭ１１は、セクターアドレスＮＳＡＤのＨｅｘ０番地と、セクターアドレスＮＳＡＤのＨｅｘ０番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地〜１番地からそれぞれ５１２バイトのデータを読み出す。

以上説明したように、制御回路ＳＴＲＣＴ０は、情報処理装置ＣＰＵ＿ＣＨＩＰの最小データ管理単位（５１２バイト）にあわせて、メモリ装置ＮＶＭ１０〜ＮＶＭ１３を５１２バイトのデータ単位にて管理することができるため、情報処理装置ＣＰＵ＿ＣＨＩＰからのあらゆるサイズの読み出し要求に対し、最短時間で読み出しを行い、柔軟に対応できる。さらに、読み出し動作に必要とするメモリ装置（ＮＶＭ１０〜ＮＶＭ１３）のみを駆動することにより、動作時の消費電力を低減できる。

さらに、メモリ装置ＮＶＭ１０へ読み出し動作を行っている最中に、他のメモリ装置（ＮＶＭ１１〜ＮＶＭ１３）への書込み動作を行うことができる。つまり読み出し動作と書き込み動作を同時に実行することができ高速なデータ転送が可能となる。

＜＜本実施の形態の効果＞＞
以上説明した本実施の形態によれば、上記したような各動作における各効果が得られるとともに、情報処理装置ＣＰＵ＿ＣＨＩＰからメモリモジュールＮＶＭＳＴＲとして管理しやすいデータ単位で動作し、情報処理装置ＣＰＵ＿ＣＨＩＰからの書き込みや読み出し要求時のデータサイズに合わせて、書き込みおよび読み出し動作が行われるため、高速なデータ転送が可能な、メモリモジュールＮＶＭＳＴＲに適した使い勝手の良い相変化メモリを含む情報処理システムを実現できる。

＜＜本実施の形態の変形例＞＞
図２１は、メモリ装置ＮＶＭ１０〜ＮＶＭ１４として利用されている不揮発性メモリＮＶＭＥＭ１の回路構成の別の例を示すブロック図であり、相変化型の不揮発メモリを例に示してある。（ａ）は不揮発性メモリＮＶＭＥＭ１の回路構成、（ｂ）はメモリセルｃｅｌの回路構成をそれぞれ示す。

図２１に示す不揮発性メモリＮＶＭＥＭ１は、図２で示した不揮発性メモリＮＶＭＥＭの各メモリバンクＢＫ０〜ＢＫ３へ、電流センサＭｘ（ｘ＝０〜ｍ）が搭載されている点だけが異なる。以下に、不揮発性メモリＮＶＭＥＭ１の書込み動作を説明する。

図４は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）がＭバイトのデータを、データバッファＤＢＵＦ０を介してメモリセルｃｅｌへ書き込む際の書き込み動作の例を示している。なお、図４や以降の各図における「ｍ＊ｎ」等の「＊」は「×」（乗算）を意味するものである。

ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。この後、書き込みコマンドＷ１０を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって書き込みコマンドＷ１０がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。また、コマンドＷ１０には、データバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれており、図４の例ではデータバッファＤＢＵＦ０を指定している。

次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。

アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦにてアドレス、コマンドＷ１０を解読した結果、メモリバンクＢＫ０への読み出し命令であることを制御回路ＣＯＮＴＬＯＧＩＣへ伝えると、制御回路ＣＯＮＴＬＯＧＩＣは、メモリバンクＢＫ０からデータを読み出すため、メモリバンクＢＫ０を活性化する。

アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ入力されたロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）およびカラム・アドレスを（ＣＡ１、ＣＡ２）は制御回路ＣＯＮＴＬＯＧＩＣを通じて、それぞれ、活性化されたメモリバンクＢＫ０のロウアドレスラッチ回路ＲＡＤＬＴへ転送され、カラムアドレスラッチ回路ＣＡＤＬＴへ転送される。この書き込み動作は最初に入力されたカラムアドレスから開始される。

ロウアドレスラッチ回路ＲＡＤＬＴからロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）がロウデコーダＲＯＷＤＥＣへ転送され、ロウデコーダＲＯＷＤＥＣによってロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）に対応したワード線ＷＬｎが選択される。

次に、カラムアドレスラッチ回路ＣＡＤＬＴからカラム・アドレス（ＣＡ１、ＣＡ２）がカラムデコーダＣＯＬＤＥＣへ転送され、解読される。

カラムデコーダＣＯＬＤＥＣからの解読結果は、各メモリアレイ（ＡＲＹ０−ｎ）のビット線選択回路ＢＳＷ０−ｎへ入力され、メモリアレイ毎に一つのビット線ＢＬが選択され、データ線ＤＴ０−ｎを介して書き込み（ライト）ドライバＷＤＲ０−ｎへ接続される。

書き込みドライバＷＤＲ０−ｎと、電流は、データ線ＤＴ０−ｎを介して、図３のような電流パルスによって、選択されたメモリセルｃｅｌを低抵抗状態や高抵抗状態にするための電流供給回路である。

書き込みドライバＷＤＲ０−ｎから選択されたメモリセルｃｅｌへ供給された電流は電流センサＭ０−ｎによって計測される。また、電流センサＭ０−ｎには、選択されたメモリセルｃｅｌの低抵抗状態時の電流値ＩＣ０と、高抵抗状態の電流値ＩＣ１が設定されている。

メモリセルｃｅｌを高抵抗状態にする、すなわち記憶情報“０”を書き込む場合に、書き込みドライバＷＤＲ０−ｎから、選択されたメモリセルｃｅｌへ供給された電流は電流センサＭ０−ｎによって計測され、その電流値が高抵抗状態の電流値ＩＣ１以下となると、電流センサＭ０−ｎは書き込みドライバＷＤＲ０−ｎに対して、電流供給の停止を指示し、書き込みドライバＷＤＲ０−ｎは、この電流供給停止指示に従い、電流供給を停止する。

メモリセルｃｅｌを低抵抗状態にする、すなわち記憶情報“１”を書き込む場合に、書き込みドライバＷＤＲ０−ｎから、選択されたメモリセルｃｅｌへ供給された電流は電流センサＭ０−ｎによって計測され、その電流値が低抵抗状態の電流値ＩＣ０以上となると、電流センサＭ０−ｎは書き込みドライバＷＤＲ０−ｎに対して、電流供給の停止を指示し、書き込みドライバＷＤＲ０−ｎは、この電流供給停止指示従い、電流供給を停止する。

このように、メモリセルｃｅｌへデータを書き込む際に、メモリセルｃｅｌへ流れる電流を常に計測することにより、必要最小限の電流供給時間で、メモリセルｃｅｌを書き換えることができるため、高速かつ低消費電流の書込み動作が実現できる。

＜＜本実施の形態の別の変形例＞＞
図２２は、図１３の初期化動作時に、情報処理回路ＳＴＣＯＮ（ＣＰＵ）が作成する情報処理装置ＣＰＵ＿ＣＨＩＰからメモリモジュールＮＶＭＳＴＲへ入力する論理アドレスＬＡＤとメモリ装置ＮＶＭ１０〜ＮＶＭ１４の物理アドレスＰＡＤ（セクターアドレスＮＳＡＤ＋ページアドレスＮＰＡＤ）との対応表の別の例である。

図２２が図１５と異なる点は、情報処理回路ＳＴＣＯＮ（ＣＰＵ）が作成する情報処理装置ＣＰＵ＿ＣＨＩＰからメモリモジュールＮＶＭＳＴＲへ入力する論理アドレスＬＡＤとメモリ装置ＮＶＭ１０〜ＮＶＭ１４の物理アドレスＰＡＤ（セクターアドレスＮＳＡＤ＋ページアドレスＮＰＡＤ）との対応表が、メモリ装置ＮＶＭ１４へ格納されている点である。

メモリ装置ＮＶＭ１４の物理アドレスＰＡＤの３００００００〜３ＦＦＦＦＦＦへは、上記に示す対応表が格納されている。

このように、論理アドレスＬＡＤと物理アドレスＰＡＤの対応表をメモリ装置ＮＶＭ１４へ格納することにより、制御回路ＳＴＲＣＴ０に含まれるメモリ装置ＲＡＭの記憶容量を小さくでき、制御回路ＳＴＲＣＴ０およびメモリモジュールＮＶＭＳＴＲの低コスト化を実現できる。

さらに、メモリ装置ＮＶＭ１４は不揮発性メモリであるため、論理アドレスＬＡＤとメモリ装置ＮＶＭ１０〜ＮＶＭ１４の物理アドレスＰＡＤ（セクターアドレスＮＳＡＤ＋ページアドレスＮＰＡＤ）との対応表がメモリ装置ＮＶＭ１４へ保存されていることによって、突然の電源遮断がメモリモジュールＮＶＭＳＴＲへ生じても、この対応表の情報が失われることがないため、高信頼なメモリモジュールＮＶＭＳＴＲを実現できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

＜＜付記＞＞
本発明は、半導体装置（不揮発性メモリ）、情報処理システム、メモリモジュール、制御装置などに関し、以下のような特徴を有するものである。

（１）複数のワード線と、前記複数のワード線と交差する複数のビット線との交点に配置された書き換え可能な抵抗性記憶素子を含む複数のメモリセルと、
前記メモリセルへデータを書き込むための書き込みドライバとを含む半導体装置であって、
前記書き込みドライバは、Ｍビットのデータの書き込みを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位で、Ｍ／ｎ回消去動作とプログラム動作を行うことを特徴とする半導体装置。

（２）前記（１）記載の半導体装置において、
前記消去動作と前記プログラム動作の対象となるデータのサイズは等しいことを特徴とする半導体装置。

（３）前記（１）記載の半導体装置において、
前記消去動作は書き換え対象となるｎビットの前記メモリセルの抵抗を全ビット高抵抗に設定し、前記プログラム動作は書き換え対象となるｎビットの前記メモリセルの中で、書き込みデータが“１”のデータのみ低抵抗に設定することを特徴とする半導体装置。

（４）前記（１）記載の半導体装置において、
前記消去動作は書き換え対象となるｎビットの前記メモリセルの抵抗を全ビット低抵抗に設定し、前記プログラム動作は書き換え対象となるｎビットの前記メモリセルの中で、書き込みデータが“０”のデータのみ高抵抗に設定することを特徴とする半導体装置。

（５）前記（１）記載の半導体装置において、
前記メモリセルは不揮発性の記憶素子を備えていることを特徴とする半導体装置。

（６）前記（５）記載の半導体装置において、
前記メモリセルは抵抗変化型の記憶素子を備えていることを特徴とする半導体装置。

（７）前記（６）記載の半導体装置において、
前記メモリセルは相変化型の記憶素子を備えていることを特徴とする半導体装置。

（８）複数のワード線と、前記複数のワード線と交差する複数のビット線との交点に配置された書き換え可能な抵抗性記憶素子を含む複数のメモリセルと、
前記メモリセルへデータを書き込むための書き込みドライバとを含む半導体装置であって、
前記書き込みドライバは、Ｍビットのデータの書き込みを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位でプログラム動作を行うことを特徴とする半導体装置。

（９）前記（８）記載の半導体装置において、
前記プログラム動作は書き換え対象となるｎビットの前記メモリセルの中で、書き込みデータが“１”のデータのみ低抵抗に設定することを特徴とする半導体装置。または、書き込みデータが“０”のデータのみ高抵抗に設定することを特徴とする半導体装置。

（１０）複数のワード線と、前記複数のワード線と交差する複数のビット線との交点に配置された書き換え可能な抵抗性記憶素子を含む複数のメモリセルと、
前記メモリセルに保持されているデータを読み出すための回路とを含む半導体装置であって、
前記回路は、前記メモリセルからＭビットのデータの読み出しを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位で、Ｍ／ｎ回の読み出し動作を行うことを特徴とする半導体装置。

（１１）前記（１０）記載の半導体装置において、
さらに、前記メモリセルから読み出したデータを保持するための複数のバッファを含み、
前記メモリセルからＭビットのデータを前記バッファへ転送する際には、前記半導体装置へ入力する読み出し命令にて指定した前記バッファへ、ｎビット（Ｍ＞ｎ）のデータの単位で、Ｍ／ｎ回転送動作を行うことを特徴とする半導体装置。

（１２）前記（１１）記載の半導体装置において、
前記半導体装置へ入力する読み出し命令にて指定した前記バッファから直接データを読み出すことを特徴とする半導体装置。

（１３）情報処理装置と、制御装置と、メモリ装置とから構成される情報処理システムであって、
前記制御装置は、前記情報処理装置からの書き込み要求によって、前記メモリ装置を制御する制御装置であり、
前記メモリ装置は、メモリバンクとバッファとを含んでおり、
前記書き込み要求は、書き込み命令と、第１の書き込みアドレスと、書き込みデータサイズと、書き込みデータとを含んでおり、
前記制御装置は、前記情報処理装置からの書き込み命令に従い、前記第１の書き込みアドレスを利用し、前記書き込みデータサイズ分の前記書き込みデータのみを、前記バッファへ転送して後、前記メモリバンクへ書き込むことを特徴とする情報処理システム。

（１４）前記（１３）記載の情報処理システムにおいて、
さらに、前記制御装置は、前記情報処理装置からの読み出し要求によって、前記メモリ装置を制御する制御装置であり、
前記メモリ装置は、メモリバンクとバッファを含んでおり、
前記読み出し要求は、読み出し命令と、第１の読み出しアドレスと、読み出しデータサイズとを含んでおり、
前記制御装置は、前記情報処理装置からの読み出し命令に従い、前記第１の読み出しアドレスを利用し、前記読み出しデータサイズ分のデータのみを、前記メモリバンクから前記バッファへ転送して後、前記メモリ装置から読み出し、前記情報処理装置へ転送することを特徴とする情報処理システム。

（１５）前記（１４）記載の情報処理システムにおいて、
さらに、前記制御装置は、前記メモリ装置へ消去要求を出力する制御装置であり、
前記消去要求は、消去命令と、消去アドレスと、消去データサイズとを含んでおり、
前記メモリ装置は、前記制御装置からの消去命令に従い、前記消去アドレスを利用し、前記消去データサイズ分のデータのみを、前記メモリバンクから消去することを特徴とする情報処理システム。

（１６）前記（１３）記載の情報処理システムにおいて、
さらに、前記制御装置は、前記第１の書き込みアドレスと、前記メモリ装置の第２の書き込みアドレスとを対応付ける対応情報を備えており、
前記対応情報を利用し、前記制御装置は、前記第１の書き込みアドレスを前記第２の書き込みアドレスへ変換して後、前記第２の書き込みアドレスを利用し、前記メモリ装置への書き込み動作を行うことを特徴とする情報処理システム。

（１７）前記（１４）記載の情報処理システムにおいて、
さらに、前記制御装置は、前記第１の読み出しアドレスと、前記メモリ装置の第２の読み出しアドレスとを対応付ける対応情報を備えており、
前記対応情報を利用し、前記制御装置は、前記第１の読み出しアドレスを前記第２の読み出しアドレスへ変換して後、前記第２の読み出しアドレスを利用し、前記メモリ装置への読み出し動作を行うことを特徴とする情報処理システム。

（１８）データを記憶する複数の記憶素子を備える第１のメモリバンクと第２のメモリバンクと、制御回路とを備え、
前記第１のメモリバンクは第１のバッファと第２のバッファとを備え、
前記第２のメモリバンクは第３のバッファと第４のバッファとを備える半導体装置であって、
前記制御回路は、前記第１のバッファへの書き込み動作中に、前記第１のメモリバンクから前記第２のバッファへの読み出し動作を行うことを特徴とする半導体装置。

（１９）前記（１８）記載の半導体装置において、
前記制御回路は、前記第１のバッファへ保持されている第１のデータを前記第１のメモリバンクへ書き込んでいる期間中に、前記第２のバッファへ保持されている第２のデータを読み出すことを特徴とする半導体装置。

（２０）データを記憶する複数の記憶素子を備える第１のメモリバンクと第２のメモリバンクと、制御回路とを備え、
前記第１のメモリバンクは第１のバッファと第２のバッファとを備え、
前記第２のメモリバンクは第３のバッファと第４のバッファとを備える半導体装置であって、
前記制御回路は、前記第１のバッファへ保持されているデータの前記第１のメモリバンクへの書き込み動作中に、前記第２のメモリバンクへ保持されているデータの読み出し動作を行うことを特徴とする半導体装置。

（２１）前記（２０）記載の半導体装置において、
前記制御回路は、前記第１のメモリバンクに保持されているデータの消去動作中に、前記第２のメモリバンクへ保持されているデータの読み出し動作を行うことを特徴とする半導体装置。

（２２）前記（２１）記載の半導体装置において、
前記制御回路は、前記第１のメモリバンクから、前記第１のバッファへのデータ読み出し動作中に、前記第２のメモリバンクへ保持されているデータの読み出し動作を行うことを特徴とする半導体装置。

（２３）データを記憶する複数の記憶素子を備える第１のメモリバンクと第２のメモリバンクと、制御回路とを備え、
前記第１のメモリバンクは第１のバッファと第２のバッファとを備え、
前記第２のメモリバンクは第３のバッファと第４のバッファとを備える半導体装置であって、
前記制御回路は、前記第１のバッファへ保持されているデータの前記第１のメモリバンクへの書き込み動作中に、前記第２のメモリバンクへのデータの書き込み動作を行うことを特徴とする半導体装置。

（２４）前記（２３）記載の半導体装置において、
前記制御回路は、前記第１のメモリバンクに保持されているデータの消去動作中に、前記第２のメモリバンクへ保持されているデータの書き込み動作を行うことを特徴とする半導体装置。

（２５）前記（２４）記載の半導体装置において、
前記制御回路は、前記第１のメモリバンクから、前記第１のバッファへのデータ読み出し動作中に、前記第２のメモリバンクへ保持されているデータの書き込み動作を行うことを特徴とする半導体装置。

（２６）制御装置と、メモリ装置とから構成されるメモリモジュールであって、
前記制御装置は、前記制御装置へ入力する書き込み要求によって、前記メモリ装置を制御する制御装置であり、
前記メモリ装置は、メモリバンクとバッファとを含んでおり、
前記書き込み要求は、書き込み命令と、第１の書き込みアドレスと、書き込みデータサイズと、書き込みデータとを含んでおり、
前記制御装置は、前記書き込み命令に従い、前記第１の書き込みアドレスを利用し、前記書き込みデータサイズ分の前記書き込みデータのみを、前記バッファへ転送して後、前記メモリバンクへ書き込むことを特徴とするメモリモジュール。

（２７）前記（２６）記載のメモリモジュールにおいて、
さらに、前記制御装置は、前記制御装置へ入力する読み出し要求によって、前記メモリ装置を制御する制御装置であり、
前記メモリ装置は、メモリバンクとバッファとを含んでおり、
前記読み出し要求は、読み出し命令と、第１の読み出しアドレスと、読み出しデータサイズとを含んでおり、
前記制御装置は、前記読み出し命令に従い、前記第１の読み出しアドレスを利用し、前記読み出しデータサイズ分のデータのみを、前記メモリバンクから前記バッファへ転送して後、前記メモリ装置から読み出すことを特徴とするメモリモジュール。

（２８）前記（２７）記載のメモリモジュールにおいて、
さらに、前記制御装置は、前記メモリ装置へ消去要求を出力する制御装置であり、
前記消去要求は、消去命令と、消去アドレスと、消去データサイズとを含んでおり、
前記メモリ装置は、前記制御装置からの消去命令に従い、前記消去アドレスを利用し、前記消去データサイズ分のデータのみを、前記メモリバンクから消去することを特徴とするメモリモジュール。

（２９）前記（２６）記載のメモリモジュールにおいて、
さらに、前記制御装置は、前記第１の書き込みアドレスと、前記メモリ装置の第２の書き込みアドレスとを対応付ける対応情報を備えており、
前記対応情報を利用し、前記制御装置は、前記第１の書き込みアドレスを前記第２の書き込みアドレスへ変換して後、前記第２の書き込みアドレスを利用し、前記メモリ装置への書き込み動作を行うことを特徴とするメモリモジュール。

（３０）前記（２７）記載のメモリモジュールにおいて、
さらに、前記制御装置は、前記第１の読み出しアドレスと、前記メモリ装置の第２の読み出しアドレスとを対応付ける対応情報を備えており、
前記対応情報を利用し、前記制御装置は、前記第１の読み出しアドレスを前記第２の読み出しアドレスへ変換して後、前記第２の読み出しアドレスを利用し、前記メモリ装置への読み出し動作を行うことを特徴とするメモリモジュール。

（３１）前記（２６）記載のメモリモジュールにおいて、
前記メモリ装置は不揮発性メモリであることを特徴とするメモリモジュール。

（３２）前記（３１）記載のメモリモジュールにおいて、
前記メモリ装置は抵抗変化型メモリであることを特徴とするメモリモジュール。

（３３）前記（３２）記載のメモリモジュールにおいて、
前記メモリ装置は相変化型メモリであることを特徴とするメモリモジュール。

（３４）制御装置へ入力する書き込み要求によって、メモリ装置を制御する制御装置であって、
前記メモリ装置は、メモリバンクとバッファとを含んでおり、
前記書き込み要求は、書き込み命令と、第１の書き込みアドレスと、書き込みデータサイズと、書き込みデータとを含んでおり、
前記制御装置は、前記書き込み命令に従い、前記第１の書き込みアドレスを利用し、前記書き込みデータサイズ分の前記書き込みデータのみを、前記バッファへ転送して後、前記メモリバンクへ書き込むことを特徴とする制御装置。

（３５）前記（３４）記載の制御装置において、
さらに、前記制御装置は、前記制御装置へ入力する読み出し要求によって、前記メモリ装置を制御する制御装置であり、
前記メモリ装置は、メモリバンクとバッファとを含んでおり、
前記読み出し要求は、読み出し命令と、第１の読み出しアドレスと、読み出しデータサイズとを含んでおり、
前記制御装置は、前記読み出し命令に従い、前記第１の読み出しアドレスを利用し、前記読み出しデータサイズ分のデータのみを、前記メモリバンクから前記バッファへ転送して後、前記メモリ装置から読み出すことを特徴とする制御装置。

（３６）前記（３５）記載の制御装置おいて、
さらに、前記制御装置は、前記メモリ装置へ消去要求を出力する制御装置であり、
前記消去要求は、消去命令と、消去アドレスと、消去データサイズとを含んでおり、
前記メモリ装置は、前記制御装置からの消去命令に従い、前記消去アドレスを利用し、前記消去データサイズ分のデータのみを、前記メモリバンクから消去することを特徴とする制御装置。

（３７）前記（３４）記載の制御装置において、
さらに、前記制御装置は、前記第１の書き込みアドレスと、前記メモリ装置の第２の書き込みアドレスとを対応付ける対応情報を備えており、
前記対応情報を利用し、前記制御装置は、前記第１の書き込みアドレスを前記第２の書き込みアドレスへ変換して後、前記第２の書き込みアドレスを利用し、前記メモリ装置への書き込み動作を行うことを特徴とする制御装置。

（３８）前記（３５）記載の制御装置において、
さらに、前記制御装置は、前記第１の読み出しアドレスと、前記メモリ装置の第２の読み出しアドレスとを対応付ける対応情報を備えており、
前記対応情報を利用し、前記制御装置は、前記第１の読み出しアドレスを前記第２の読み出しアドレスへ変換して後、前記第２の読み出しアドレスを利用し、前記メモリ装置への読み出し動作を行うことを特徴とする制御装置。

（３９）前記（３４）記載の制御装置において、
前記メモリ装置は不揮発性メモリであることを特徴とする制御装置。

（４０）前記（３９）記載の制御装置において、
前記メモリ装置は抵抗変化型メモリであることを特徴とする制御装置。

（４１）前記（４０）記載の制御装置において、
前記メモリ装置は相変化型メモリであることを特徴とする制御装置。

本発明の半導体装置は、ホストからストレージとして管理しやすいデータ単位で動作し、ホストからの書き込みや読み出し要求時のデータサイズに合わせて、書き込みおよび読み出し動作が行われ、さらに、メモリ装置では、異なるメモリバンク間や同一メモリバンク内での同時動作が可能となるため、高速なデータ転送が可能な、ストレージに適した使い勝手の良い半導体装置へ適用できる。

ＣＰＵ＿ＣＨＩＰ…情報処理装置
ＮＶＭＳＴＲ…メモリモジュール
ＮＶＭ１０〜ＮＶＭ１４、ＲＡＭ…メモリ装置
ＳＴＲＣＴ０…制御回路
ＨＯＳＴ＿ＩＦ…インターフェース回路
ＡＲＢ…調停回路
ＳＴＣＯＮ（ＣＰＵ）…情報処理回路
ＮＶＣＴ０〜ＮＶＣＴ４…メモリ制御装置
ＳＹＭＤ…クロック生成回路
ＳＴＲＥＧ…ステータスレジスタ
ＡＤＣＭＤＩＦ…アドレス・コマンドインターフェース回路
ＩＯＢＵＦ…ＩＯバッファ
ＣＯＮＴＬＯＧＩＣ…制御回路
ＴＨＭＯ…温度センサ
ＤＡＴＡＣＴＬ…データ制御回路
ＢＫ０〜ＢＫ３…メモリバンク
ＡＲＹ０〜ＡＲＹｍ…メモリアレイ
ＲＡＤＬＴ…ロウアドレスラッチ回路
ＣＡＤＬＴ…カラムアドレスラッチ回路
ＲＯＷＤＥＣ…ロウデコーダ
ＣＯＬＤＥＣ…カラムデコーダ
ＤＳＷ１…データ選択回路
ＤＢＵＦ０、ＤＢＵＦ１…データバッファ
ｃｅｌ…メモリセル
ＢＳＷ０〜ＢＳＷｍ…ビット線選択回路
ＳＡ０〜ＳＡｍ…センスアンプ
ＷＤＲ０〜ＷＤＲｍ…ライトドライバ
ＷＬ０〜ＷＬｉ…ワード線
ＢＬ０〜ＢＬｉ…ビット線
ＤＴ０〜ＤＴｍ…データ線
ＣＬＫ…クロック信号
ＲＳＴ…リセット信号
ＣＴＬ…制御信号
ＣＬＥ…コマンド・ラッチイネーブル信号
ＣＥＢ…チップイネーブル信号
ＡＬＥ…アドレス・ラッチイネーブル信号
ＷＥＢ…ライトイネーブル信号
ＲＥＢ…リードイネーブル信号
ＲＢＢ…レディビジー信号
ＩＯ［７：０］…入出力信号

Claims (13)

1. 複数のワード線と、前記複数のワード線と交差する複数のビット線との交点に配置された書き換え可能な抵抗性記憶素子を含む複数のメモリセルと、
   前記複数のメモリセルへの書き込みデータを格納するデータバッファと、
   前記複数のメモリセルのそれぞれへデータを書き込むための書き込みドライバと、
   センスアンプと、
   第１制御回路と第２制御回路と、
   データの書き込みおよび読み出し動作が終了したことを示すレディビジー信号と、を含む半導体装置であって、
   前記第１制御回路は前記半導体装置へ入力したアドレスを解読し、前記複数のメモリセルを選択し、
   前記第２制御回路は前記半導体装置へ入力した命令を解読する回路であって、
   前記半導体装置へ入力した書き込み命令と、書き込みアドレスと、前記書き込み命令の対象となるＭビットのデータによって、
   前記第２制御回路は前記書き込み命令を解読した後、
   前記Ｍビットのデータは、データ入力信号より、ｍビット（Ｍ＞ｍ）のデータ単位で順に、前記データバッファへ転送され、
   前記Ｍビットのデータの中でｎビット（Ｍ＞ｎ）分のデータが前記データバッファへ転送された後、
   前記第１制御回路は、前記Ｍビットのデータが前記複数のメモリセルへ書き込まれるように、前記書き込みアドレスを書き込み開始アドレスとし、順に、ｎビット分の前記複数のメモリセルを選択し、
   前記書き込みドライバは、前記選択された複数のメモリセルへ前記ｎビット分のデータの書き込みを行う際には、前記ｎビットのデータの単位で、消去動作とプログラム動作を行い、Ｍ／ｎ回の前記消去動作とプログラム動作を繰り返し、
   前記Ｍビットのデータを前記ｍビットのデータ単位で順に、前記データバッファへ転送する動作と、前記複数のメモリセルへ前記ｎビット分のデータの書き込み動作を並列に行い、
   前記Ｍビットのデータを前記データバッファへ転送する動作と、前記Ｍビットのデータを前記複数のメモリセルへ書き込む動作が並列に実行される期間は、前記レディビジー信号は、ハイとなり、
   前記Ｍビットのデータを前記データバッファへ転送する動作が終了した直後に、前記レディビジー信号が、ロウとなり、
   前記Ｍビットのデータを前記複数のメモリセルへ書き込む動作が終了した直後に、前記レディビジー信号が、ハイとなり、
   前記半導体装置へ入力した読み出し命令と、読み出しアドレスによって、
   前記第２制御回路は前記読み出し命令を解読し、
   前記第１制御回路は、前記読み出しアドレスを読み出し開始アドレスとし、
   前記読み出し命令の対象となるデータを保持する前記複数のメモリセルを、順に選択し、前記読み出し命令の対象となるデータを前記複数のメモリセルから、前記センスアンプを介して、前記データバッファへ転送した後、前記メモリセルから読み出し、
   前記読み出し命令の対象となるデータを前記複数のメモリセルから、前記データバッファへ転送している期間は前記レディビジー信号が、ロウとなり、
   前記読み出し命令の対象となるデータの前記複数のメモリセルから前記データバッファへの転送が終了した時点で、前記レディビジー信号が、ハイとなる、ことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記消去動作と前記プログラム動作にて前記複数のメモリセルを選択するアドレスは同一アドレスであり、前記消去動作と前記プログラム動作の対象となるデータのサイズは等しいことを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記消去動作は書き換え対象となるｎビットの前記メモリセルの前記抵抗性記憶素子の抵抗を全て高抵抗に設定し、前記プログラム動作は書き換え対象となるｎビットの前記メモリセルの中で、書き込みデータが“１”のデータが書き込まれる前記メモリセルの前記抵抗性記憶素子の抵抗のみ低抵抗に設定することを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記消去動作は書き換え対象となるｎビットの前記メモリセルの前記抵抗性記憶素子の抵抗を全て低抵抗に設定し、前記プログラム動作は書き換え対象となるｎビットの前記メモリセルの中で、書き込みデータが“０”のデータが書き込まれる前記メモリセルの前記抵抗性記憶素子の抵抗のみ高抵抗に設定することを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記メモリセルは不揮発性の記憶素子を備えていることを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、
   前記メモリセルは抵抗変化型の記憶素子を備えていることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記メモリセルは相変化型の記憶素子を備えていることを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、
   さらに、前記書き込みドライバは、Ｍビットのデータの書き込みを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位でプログラム動作を行うことを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、
   前記プログラム動作は書き換え対象となるｎビットの前記メモリセルの中で、書き込みデータが“１”のデータが書き込まれる前記メモリセルの前記抵抗性記憶素子の抵抗のみ低抵抗に設定することを特徴とする半導体装置。
10. 請求項８記載の半導体装置において、
    前記プログラム動作は書き換え対象となるｎビットの前記メモリセルの中で、書き込みデータが“０”のデータが書き込まれる前記メモリセルの前記抵抗性記憶素子の抵抗のみ高抵抗に設定することを特徴とする半導体装置。
11. 請求項１記載の半導体装置において、
    さらに、前記メモリセルに保持されているデータを読み出すための回路を含み、
    前記回路は、前記メモリセルからＭビットのデータの読み出しを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位で読み出し動作を行うことを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、
    さらに、前記メモリセルから読み出したデータを保持するための複数のバッファを含み、
    前記メモリセルからＭビットのデータを前記バッファへ転送する際には、前記半導体装置へ入力する読み出し命令にて指定した前記バッファへ、ｎビット（Ｍ＞ｎ）のデータの単位で転送動作を行うことを特徴とする半導体装置。
13. 請求項１２記載の半導体装置において、
    前記半導体装置へ入力する読み出し命令にて指定した前記バッファから直接データを読み出すことを特徴とする半導体装置。

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