TWI594241B - 具備ｅｅｐｒｏｍ功能之快閃記憶體系統 - Google Patents

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TWI594241B
TWI594241B TW104124520A TW104124520A TWI594241B TW I594241 B TWI594241 B TW I594241B TW 104124520 A TW104124520 A TW 104124520A TW 104124520 A TW104124520 A TW 104124520A TW I594241 B TWI594241 B TW I594241B
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曉萬 陳
雄國 阮
恩漢 杜
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Description

具備EEPROM功能之快閃記憶體系統
本發明係關於一種具備EEPROM功能之快閃記憶體裝置。該快閃記憶體裝置係位元組可抹除及位元可程式化。
非揮發性記憶體單元已為所屬技術領域中熟知。圖1中顯示先前技術之第一類型非揮發性記憶體單元110。記憶體單元110包含第一導電性類型(諸如P類型)半導體基材112。基材112具有表面，其上形成有第一區域114(亦已知為源極線(SL))，其為第二導電類型，如N型。在基材112的表面上形成有第二區域116(亦已知為汲極線)，其亦為N型。在第一區域114與第二區域116之間係通道區域118。位元線BL 120連接至第二區域116。字線WL 122係位在通道區域118之第一部分上且與其絕緣。字線122極少或完全沒有與第二區域116重疊。浮閘FG 124係在通道區域118的另一部分之上。浮閘124與字線122相鄰且與其絕緣。浮閘124亦與第一區域114相鄰。浮閘124可與第一區域114顯著重疊以提供自區域114至浮閘124中之強耦合。
下文說明習知非揮發性記憶體單元110之抹除及程式化的一例示性操作。透過Fowler-Nordheim穿隧機制，藉由在字線122 上施加高電壓並施加零伏特至位元線及源極線來抹除單元110。電子自浮閘124穿隧至字線122中，致使浮閘124帶正電，使單元110在讀取條件中為接通狀態。所得的單元抹除狀態已知為「1」狀態。透過源極側熱電子程式化機制，藉由在源極線114上施加高電壓、在字線122上施加小電壓，及在位元線120上施加程式化電流來程式化單元110。流過字線122和浮閘124之間間隙的一部分電子獲得足夠的能量以注入到浮閘124，致使浮閘124帶負電，使單元110在讀取條件中為關斷狀態。所得的單元程式化狀態係已知為「0」狀態。
下表1顯示可用於記憶體單元110中之讀取、程式化、抹除及待命操作的例示性電壓：
圖2中顯示第二類型先前技術之非揮發性記憶體單元210。記憶體單元210包含第一導電性類型(諸如P類型)半導體基材212。基材212具有表面，其上形成有第一區域214(亦已知為源極線(SL))，其為第二導電類型，如N型。在基材212的表面上形成有第二區域216(亦已知為汲極線)，其亦為N型。第一區域214與第二區 域216之間係通道區域218。位元線BL 220連接至第二區域216。字線WL 222位在通道區域218之第一部分上且與其絕緣。字線222極少或完全沒有與第二區域216重疊。浮閘FG 224係在通道區域218的另一部分之上。浮閘224與字線222相鄰且與其絕緣。浮閘224亦與第一區域214相鄰。浮閘224可與第一區域214重疊以提供自區域214至浮閘224中之耦合。耦合閘CG(亦已知為控制閘)226在浮閘224上方且與其絕緣。
下文說明習知非揮發性記憶體單元210之抹除及程式化的一例示性操作。透過Fowler-Nordheim穿隧機制，藉由在其他端子等於零伏特的情況下在字線222上施加高電壓來抹除單元210。從浮閘224穿隧至字線222的電子帶正電，使單元210在讀取條件中為接通狀態。所得的單元抹除狀態已知為「1」狀態。透過源極側熱電子程式化機制，藉由在耦合閘226上施加高電壓、在源極線214上施加高電壓，及在位元線220上施加程式化電流來程式化單元210。流過字線222和浮閘224之間間隙的一部分電子獲得足夠的能量以注入到浮閘224，致使浮閘224帶負電，使單元210在讀取條件中為關斷狀態。所得的單元程式化狀態係已知為「0」狀態。
下表2展示可用於記憶體單元210中之讀取、程式化、抹除及待命操作的例示性電壓：
下表3顯示可用於記憶體單元210中之讀取、程式化及抹除操作的另一組例示性電壓(當負電壓可用於讀取及程式化操作時)：
下表4顯示可用於記憶體單元210中之讀取、程式化及抹除操作的另一組例示性電壓(當負電壓可用於讀取、程式化及抹除操作時)：
圖3中顯示第三類型先前技術之非揮發性記憶體單元310。記憶體單元310包含第一導電性類型(諸如P類型)半導體基材312。基材312具有表面，其上形成有第一區域314(亦已知為源極線(SL))，其為第二導電類型，如N型。在基材312的表面上形成有第二區域316(亦已知為汲極線)，其亦為N型。第一區域314與第二區域316之間係通道區域318。位元線BL 320連接至第二區域316。字線WL 322係位在通道區域318之第一部分上且與其絕緣。字線322極少或完全沒有與第二區域316重疊。浮閘FG 324係在通道區域318的另一部分之上。浮閘324與字線322相鄰且與其絕緣。浮閘324亦與第一區域314相鄰。浮閘324可與第一區域314重疊以提供自區域314至浮閘324中之耦合。耦合閘CG(亦已知為控制閘)326在浮閘324上方且與其絕緣。抹除閘EG 328係在第一區域314之上，並與浮閘324和耦合閘326相鄰且與其絕緣。浮閘324之頂隅角可指向T形抹除閘328之內側隅角以增強抹除效率。抹除閘328亦與第一區域314絕緣。USP 7,868,375中更具體描述單元310，其揭露全文以引用之方式併入本文。
下文說明習知非揮發性記憶體單元310之抹除及程式化的一例示性操作。透過Fowler-Nordheim穿隧機制，藉由在其他端子等於零伏特的情況下在抹除閘328上施加高電壓來抹除單元310。從浮閘324穿隧至抹除閘328的電子致使浮閘324帶正電，使單元310在讀取條件中為接通狀態。所得的單元抹除狀態已知為「1」狀態。透過源極側熱電子程式化機制，藉由在耦合閘326上施加高電壓、在源極線314上施加高電壓、在抹除閘328施加中電壓、及在位元線320上施加程式化電流來程式化單元310。流過字線322和浮閘324之間間隙的一部分電子獲得足夠的能量以注入到浮閘324，致使浮閘324帶負電，使單元310在讀取條件中為關斷狀態。所得的單元程式化狀態係已知為「0」狀態。
下表5顯示可用於記憶體單元310中之讀取、程式化及抹除操作的例示性電壓：
對於程式化操作，可施加比SL電壓(例如5V)更高之EG電壓(例如8V)，以增強程式化操作。在此狀況中，以較高之 電壓(CG抑制電壓)施加經取消選取CG程式化電壓，例如6V，以降低共用經選取記憶體單元之相同EG閘的相鄰記憶體單元之非所要抹除效應。
下表6顯示可用於記憶體單元310中之讀取、程式化及抹除操作的另一組例示性電壓(當負電壓可用於讀取及程式化操作時)：
下表7顯示可用於記憶體單元310中之讀取、程式化及抹除操作的另一組例示性電壓(當負電壓可用於讀取、程式化及抹除操作時)：
對於程式化操作，施加比SL電壓(例如5V)高很多之EG電壓(例如8至9V)，以增強程式化操作。在此狀況中，以較高之電壓(CG抑制電壓)施加經取消選取CG程式化電壓，例如5V，以降低共用經選取記憶體單元之相同EG閘的相鄰記憶體單元之非所要抹除效應。
圖1至圖3中顯示之記憶體單元類型典型係配置成列及行以形成陣列。由於字線控制整列記憶體單元以及由成對之記憶體單元列共用(圖3中顯示之類型)之抹除閘(若存在)，所以抹除操作係在整列或成對之列上同時執行。因此，在使用圖1至圖3中所示之記憶體單元類型的先前技術記憶體系統中，一直無法一次僅抹除一個位元組資料或一對位元組資料。
亦已知在先前技術中係電可抹除可程式化唯讀記憶體(EEPROM)裝置。如同圖1至圖3之快閃記憶體單元，EEPROM裝置係非揮發性記憶體裝置。然而，在EEPROM裝置中，可一次抹除一個位元組之單元，不同於利用圖1至圖3之記憶體單元的系統。EEPROM單元大小典型較快閃記憶體單元之大小大上很多。
因此需要如同EEPROM裝置所能做到的一般，可以逐個位元組為基礎抹除的快閃記憶體裝置。優點包括在相同程序上存在快閃記憶體功能(諸如具備區段可抹除特徵之高密度記憶體)及EEPROM功能性(具備位元組可抹除特徵之低密度記憶體)。
在下文所述之實施例中，可以逐個位元組為基礎抹除快閃記憶體陣列。
15‧‧‧記憶體陣列
20‧‧‧記憶體陣列
25‧‧‧高電壓驅動器電路
26‧‧‧高電壓驅動器電路
30‧‧‧高電壓驅動器電路
35‧‧‧墊
40‧‧‧高電壓位元組選擇解碼器
41‧‧‧高電壓位元組選擇解碼器
45‧‧‧列解碼器電路
46‧‧‧列解碼器電路
50‧‧‧電荷泵電路
51‧‧‧電荷泵電路
55‧‧‧位元組選擇解碼器
56‧‧‧位元組選擇解碼器
60‧‧‧感測電路
61‧‧‧感測電路
65‧‧‧類比電路
70‧‧‧控制邏輯
75‧‧‧高電壓電路
80‧‧‧墊
110‧‧‧非揮發性記憶體單元；記憶體單元；單元
112‧‧‧半導體基材；基材
114‧‧‧第一區域；源極線
116‧‧‧第二區域
118‧‧‧通道區域
120‧‧‧位元線BL；位元線
122‧‧‧字線WL；字線
124‧‧‧浮閘FG
210‧‧‧揮發性記憶體單元；記憶體單元
212‧‧‧半導體基材；基材
214‧‧‧第一區域
216‧‧‧第二區域
218‧‧‧通道區域
220‧‧‧位元線BL
222‧‧‧字線WL；字線
224‧‧‧浮閘FG
226‧‧‧耦合閘CG(控制閘)；耦合閘
310‧‧‧揮發性記憶體單元；記憶體單元
312‧‧‧半導體基材；基材
314‧‧‧第一區域
316‧‧‧第二區域
318‧‧‧通道區域
320‧‧‧位元線BL
322‧‧‧字線WL
324‧‧‧浮閘FG
326‧‧‧耦合閘CG(控制閘)
328‧‧‧抹除閘EG；T形抹除閘；抹除閘
400‧‧‧晶粒
500‧‧‧快閃記憶體電路
510‧‧‧經選取位元組對
511‧‧‧第一位元組
512‧‧‧第二位元組
520‧‧‧字線(WL0)
521‧‧‧字線(WL0B)
530‧‧‧字線選擇線(WLSEL0)
531‧‧‧字線取消選取線(WLDESEL0)
532‧‧‧電晶體
533‧‧‧電晶體
540‧‧‧位元線(BL0)
541‧‧‧記憶體單元
542‧‧‧記憶體單元
550‧‧‧源極線選擇程式化線(SLSELP0)
551‧‧‧電晶體
560‧‧‧啟用源極線選擇讀取線(EN_SLSELR0)
561‧‧‧電晶體
570‧‧‧源極線選擇讀取線(SLSELR0)
600‧‧‧實體佈局
610‧‧‧共用啟用源極線選擇讀取線(EN_SLSELR01)
610‧‧‧啟用源極線選擇讀取線(EN_SLSELR01)
611‧‧‧電晶體對
620‧‧‧源極線選擇讀取線(SLSELR01)
700‧‧‧快閃記憶體電路
800‧‧‧快閃記憶體電路
810‧‧‧反字線(WL0B)；字線
811‧‧‧PMOS電晶體
812‧‧‧NMOS電晶體
900‧‧‧快閃記憶體電路
910‧‧‧字線(WL0)
911‧‧‧電晶體；NMOS電晶體
912‧‧‧字線(WL1)
920‧‧‧源極線程式化選擇線SLSELP0；源極線讀取選擇線SLSELR0
921‧‧‧電晶體
930‧‧‧源極線讀取選擇線LSELR0
931‧‧‧電晶體
1000‧‧‧快閃記憶體電路
1010‧‧‧源極線選擇線(SLSEL0)
1011‧‧‧電晶體
1020‧‧‧源極線選擇線(SLSEL1)
1021‧‧‧電晶體
1040‧‧‧共用記憶體單元源極線
1100‧‧‧快閃記憶體電路
1110‧‧‧源極線選擇線
1111‧‧‧NMOS電晶體
1120‧‧‧源極線選擇線
1121‧‧‧NMOS電晶體
1200‧‧‧快閃記憶體電路
1210‧‧‧接地偏壓
1300‧‧‧快閃記憶體電路
1340‧‧‧位元線對
1341‧‧‧位元線(反位元線；互補位元線)
1400‧‧‧快閃記憶體電路
1410‧‧‧字線選擇線(WLSEL)
1411‧‧‧NMOS電晶體
1412‧‧‧NMOS電晶體
1421‧‧‧字線(WL0a)
1422‧‧‧字線(WL0B)
1430‧‧‧源極線(SL0_BYTE)；源極線
1440‧‧‧源極線選擇線
1441‧‧‧NMOS電晶體
1500‧‧‧快閃記憶體電路
1600‧‧‧快閃記憶體電路
1610‧‧‧經選取位元組對；經選取位元組；位元組對
1611‧‧‧第一位元組
1612‧‧‧第二位元組
1620‧‧‧字線(WL0)
1621‧‧‧字線(WL0B)
1630‧‧‧字線選擇線(WLSEL0)
1631‧‧‧字線取消選取線(WLDESEL0)
1632‧‧‧電晶體；NMOS電晶體
1633‧‧‧電晶體
1640‧‧‧位元線(BL0)
1641‧‧‧記憶體單元
1642‧‧‧記憶體單元
1650‧‧‧源極線選擇程式化線(SLSELP0)
1651‧‧‧電晶體
1652‧‧‧SLBYTE0
1660‧‧‧啟用源極線選擇讀取線(EN_SLSELR0)
1661‧‧‧電晶體
1670‧‧‧源極線選擇讀取線(SLSELR0)
1680‧‧‧控制閘選擇線(CGSEL0)；控制閘選擇線
1681‧‧‧電晶體
1700‧‧‧實體佈局
1800‧‧‧快閃記憶體電路
1810‧‧‧控制閘線(CG0)；控制閘
1900‧‧‧快閃記憶體電路
1910‧‧‧源極線程式化線(SLSELP0)；源極選擇線(SLSEL0)
1911‧‧‧電晶體
1920‧‧‧啟用源極線選擇讀取線(ENSLSELR0)
1921‧‧‧電晶體
1930‧‧‧源極線選擇讀取線(SLSELR0)
1940‧‧‧源極線
2000‧‧‧快閃記憶體電路
2010‧‧‧源極線選擇線(SLSEL1)
2011‧‧‧電晶體
2020‧‧‧字線(WL0)
2021‧‧‧字線(WLB-1)
2022‧‧‧字線(WL1)
2032‧‧‧電晶體
2033‧‧‧電晶體
2040‧‧‧源極線
2060‧‧‧位元線BL0至BL7
2070‧‧‧位元線BL7至BL15
2100‧‧‧快閃記憶體電路
2110‧‧‧字線選擇線(WLSEL0)
2111‧‧‧電晶體
2120‧‧‧字線
2200‧‧‧快閃記憶體電路
2210‧‧‧經選取位元組對
2211‧‧‧第一位元組
2212‧‧‧第二位元組
2220‧‧‧第一字線(WL0)；字線
2221‧‧‧第二字線(WL0B)；字線
2230‧‧‧字線選擇線(WLSEL0)
2231‧‧‧字線取消選取線(WLDESEL0)
2232‧‧‧電晶體；NMOS電晶體
2233‧‧‧電晶體
2240‧‧‧位元線
2241‧‧‧記憶體單元
2242‧‧‧記憶體單元
2250‧‧‧源極線選擇程式化線(SLSELP0)
2251‧‧‧電晶體
2252‧‧‧SLBYTE0
2260‧‧‧啟用源極線選擇讀取線(EN_SLSELR0)
2261‧‧‧電晶體
2270‧‧‧源極線選擇讀取線(SLSELR0)
2280‧‧‧控制閘選擇線(CGSEL0)；控制閘選擇線
2281‧‧‧電晶體
2290‧‧‧抹除閘選擇線(EGSEL0)；抹除閘選擇線
2291‧‧‧電晶體
2300‧‧‧實體佈局
2400‧‧‧快閃記憶體電路
2410‧‧‧控制閘(CGO)；控制閘線；控制閘線CG0
2500‧‧‧快閃記憶體電路
2510‧‧‧源極線程式化線(SLSELP0)
2511‧‧‧電晶體
2520‧‧‧啟用源極線選擇讀取線(ENSLSELR0)
2521‧‧‧電晶體
2530‧‧‧源極線選擇讀取線(SLSELR0)
2540‧‧‧源極線
BL‧‧‧位元線
BL0...BL7‧‧‧電晶體
BL8...BL15‧‧‧位元線
BL0B‧‧‧反位元線
CG‧‧‧耦合閘；控制閘
EG‧‧‧抹除閘
FG‧‧‧浮閘
SL‧‧‧源極線
WL0/WL‧‧‧第一字線；字線
WL0B‧‧‧第二字線；字線
WLx‧‧‧字線
WLSELx‧‧‧選擇及取消選擇線
WLDESELx‧‧‧選擇及取消選擇線
SLSELx‧‧‧選擇及取消選擇線
ENSLSELx‧‧‧選擇及取消選擇線
圖1係可應用本發明之方法之先前技術非揮發性記憶體單元之剖面圖。
圖2係可應用本發明之方法之先前技術非揮發性記憶體單元之剖面圖。
圖3係可應用本發明之方法之先前技術非揮發性記憶體單元之剖面圖。
圖4係包含圖1至圖3中展示之類型之非揮發性記憶體單元的記憶體裝置佈局圖。
圖5描繪快閃記憶體電路之實施例。
圖6為快閃記憶體電路之實施例之佈局圖。
圖7描繪快閃記憶體電路之實施例。
圖8描繪快閃記憶體電路之實施例。
圖9描繪快閃記憶體電路之實施例。
圖10描繪快閃記憶體電路之實施例。
圖11描繪快閃記憶體電路之實施例。
圖12描繪快閃記憶體電路之實施例。
圖13描繪快閃記憶體電路之實施例。
圖14描繪快閃記憶體電路之實施例。
圖15描繪快閃記憶體電路之實施例。
圖16描繪快閃記憶體電路之實施例。
圖17為快閃記憶體電路之實施例之佈局圖。
圖18描繪快閃記憶體電路之實施例。
圖19描繪快閃記憶體電路之實施例。
圖20描繪快閃記憶體電路之實施例。
圖21描繪快閃記憶體電路之實施例。
圖22描繪快閃記憶體電路之實施例。
圖23為快閃記憶體電路之實施例之佈局圖。
圖24描繪快閃記憶體電路之實施例。
圖25描繪快閃記憶體電路之實施例。
圖4描繪用於二維快閃SFEE記憶體系統之架構的實施例。晶粒400包含：記憶體陣列15及記憶體陣列20，其用於儲存資料，記憶體陣列可選地利用如圖1中之記憶體單元110、如圖2中之記憶體單元210，或如圖3中之記憶體單元310；墊35及墊80，其用於啟用晶粒400之其他組件與下列者之間的電連通：通常是，依序連接至接腳(未顯示)的導線接合(未顯示)，或用以從封裝晶片外面接取積體電路的封裝凸塊，或用於互連至SOC(系統單晶片)上之其他大型物(macro)的大型介面接腳(macro interface pin)(未顯示)；用以為該系統提供正及負電壓供應的高電壓電路75；用於提供如冗餘及內建自我測試之各種控制功能的控制邏輯70；類比電路65；用以分別自記憶體陣列15及記憶體陣列20讀取資料的感測電路60及61；用以 分別在記憶體陣列15及記憶體陣列20中存取欲讀取或欲寫入之列的列解碼器電路45及列解碼器電路46；用以分別在記憶體陣列15及記憶體陣列20中存取欲讀取或欲寫入之位元組的位元組選擇解碼器55及位元組選擇解碼器56；用以分別為記憶體陣列15及記憶體陣列20的程式化及抹除操作提供增高電壓的電荷泵電路50及電荷泵電路51；由記憶體陣列15及記憶體陣列20共用以用於讀寫(抹除/程式化)操作的高電壓驅動器電路30；在讀寫操作期間由記憶體陣列15使用的高電壓驅動器電路25、以及在讀寫(抹除/程式化)操作期間由記憶體陣列20使用的高電壓驅動器電路26；以及用以分別在記憶體陣列15及記憶體陣列20寫入操作期間選取或取消選取待程式化之位元線的高電壓位元組選擇解碼器40及高電壓位元組選擇解碼器41。如下文之更詳細論述，依模擬傳統EEPROM功能性之方式存取記憶體陣列15及記憶體陣列20。
請參照圖5，描繪具備EEPROM功能性之快閃記憶體電路500之實施例(無擾動超快閃EEPROM)。在此實施例中，搭配圖1中顯示之類型的快閃記憶體單元使用快閃記憶體電路500。將描述經選取位元組對510之操作。經選取位元組對510包含兩個經選取位元組之資料：第一位元組511，其相對應於第一字線(WL0)及8個位元線(BL0至BL7)；及第二位元組512，其相對應於第二字線(WL0B)及8個位元線(BL至BL7)。應明白，對於快閃記憶體電路500中的所有其他位元組及位元組對，連接及電路相似於下文針對經選取位元組對510以及第一位元組511及第二位元組512描述之連接及電路。
快閃記憶體電路500包含：複數個字線，諸如字線520(亦標示為WL0)；複數個相關聯之字線，諸如字線521(亦標示為WL0B)；及複數個位元線，諸如位元線540(亦標示為BL0)。在先前技術設計中，連接至字線及其相關聯之字線的記憶體單元將共用源極線，其意指在程式化操作中經選取源極線中的其他經取消選取記憶體單元係經干擾。
快閃記憶體電路500亦包含：字線選擇線530(亦標示為WLSEL0)，其耦合至電晶體532及電晶體533；字線取消選取線531(亦標示為WLDESEL0)；源極線選擇程式化線550(亦標示為SLSELP0)，其耦合至電晶體551；啟用源極線選擇讀取線560(亦標示為EN_SLSELR0)，其耦合至電晶體561；及源極線選擇讀取線570(亦標示為SLSELR0)。在本實例中，位元線540係耦合至記憶體單元541(在本實例中，其屬於圖1中描繪之記憶體單元類型)。電晶體532、533係高電壓(HV)電晶體(例如，閘極氧化物180至220A(埃))，其能夠供應抹除字線電壓(例如，10至15V)。電晶體551係高電壓(HV)電晶體(例如，閘極氧化物180至220A)或中高電壓電晶體(例如，閘極氧化物100至150A)，其能夠供應程式化源極線電壓(例如，10至15V)。電晶體561係IO電晶體類型(例如，閘極氧化物80A)，其能夠維持其汲極上之程式化源極線電壓。一項實施例針對電晶體561使用FG電晶體。此做法之優點包括記憶體陣列區域中之FG電晶體及電晶體561的程序相容性。
與先前技術不同的是，可僅抹除經選取位元組對510而不抹除記憶體電路500中的任何其他位元組或位元組對，且可僅程式化經選取位元組對510，而不程式化記憶體電路500中的任何其他位元組或位元組對。因此，使用快閃記憶體單元達成EEPROM功能性。相較之下，在先前技術中，相對應於位元線BL8至BL15及字線WL0及WL0B的位元組亦已依相同於經選取位元組對510之類型予以程式化。
具體而言，不同於在先前技術中，各字線不直接連接至在其列及相對應列中的各記憶體單元。舉例而言，字線520(WL0)連接至NMOS電晶體532之閘極，且NMOS電晶體之源極連接至字線選擇線530(WLSEL0)，且NMOS電晶體之汲極連接至記憶體單元541及記憶體單元542之字線。因此，當字線選擇線530(WLSEL0)經確定(asserted)時，字線520僅連接至記憶體單元541及記憶體單元542之字線。若經選取位元組對510非意欲被選取，隨後字線取消選取線531可用於將經選取位元組對510中之記憶體單元上的字線端子之電壓下拉至0V或負電壓。按照這種方式，字線可僅存取一個位元組對之記憶體單元，而非存取列及相關聯之列中的所有記憶體單元。
類似地，各源極線不直接連接至其列中的各記憶體單元。舉例而言，SLBYTE0僅連接至記憶體單元541及記憶體單元542以及經選取位元組對510中的其他記憶體單元，且不連接至經選取位元組對510外側的其他記憶體單元。按照這種方式，源極線可僅存取 一個位元組對之記憶體單元，而非存取列及相對應列中的所有記憶體單元。
下表8A至表8D顯示可用於執行抹除、程式化及讀取操作的一組例示性參數：
請參照圖6，描繪圖5中顯示之設計之實體佈局600的實施例。於金屬2層中水平製作字線(WLx)，以及於金屬1層中垂直製作選擇及取消選取線(WLSELx、WLDESELx、SLSELx、ENSLSELx)。源極線係以矽化擴散(salicided diffusion)或矽化多晶矽(silicided poly)製作。
請參照圖7，描繪快閃記憶體電路700之實施例，其含有對圖5之快閃記憶體電路500的修改。圖7中之許多結構係等同於圖5之結構且將不再次描述。修改包含：共用啟用源極線選擇讀取線610(亦標示為EN_SLSELR01)，其耦合至電晶體對611，及源極線選擇讀取線620(亦標示為SLSELR01)，其用於選擇讀取兩個位元組對，而非一個位元組對。此處，兩個位元組對相對應於位元線BL0...BL7及BL8...BL15以及字線WL0及WL0B。共用啟用源極線選擇讀取線610及源極線選擇讀取線620可用於讀取該兩個位元組對。
請參照圖8，描繪快閃記憶體電路800之實施例，其含有對圖7之快閃記憶體電路700之修改。圖8中之許多結構係等同於圖7之結構且將不再次描述。修改包含針對兩列記憶體單元使用單一字線而非使用兩個字線。舉例而言，使用反字線(word line bar line)810(亦標示為WL0B)存取前兩列，而非如圖5至圖6使用兩個字線。複數個字線耦合至HV(高壓)PMOS電晶體之閘極及HVNMOS電晶體之閘極。舉例而言，字線810耦合至PMOS電晶體811及NMOS電晶體812。按照這種方式，僅藉由反字線執行圖7中藉由字線及其反字線所執行之相同功能。所屬技術領域中具有通常知識者將理解，取代反字線，在調換PMOS及NMOS電晶體之位置情況中，可反而使用字線。
請參照圖9，描繪快閃記憶體電路900之實施例，其含有對圖5之快閃記憶體電路500之修改。圖8中之許多結構係等同於 圖5之結構且將不再次描述。修改包含使用一個字線及一個NMOS電晶體來用於選擇每兩個內部記憶體單元列，諸如用於兩列之字線910(亦標示為WL0)及電晶體911。複數個線耦合至NMOS電晶體911之閘極。舉例而言，字線910耦合至NMOS電晶體911，如所示。字線910(與含BL0至BL7之位元組上之操作相關聯)耦合至電晶體921及電晶體931。源極線程式化選擇線SLSELP0 920連接至電晶體921。源極線讀取選擇線SLSELR0 920連接至電晶體931。字線912WL1功能類似於用於含位元線BL8至BL15之位元組相關聯之字線WL0 910。按照這種方式，藉由僅一個字線910及一個電晶體911執行圖5中藉由兩個字線520與521及兩個電晶體532與533執行之相同功能。在快閃記憶體電路900中，不需要字線取消選取線531(圖5中亦標示為WLDESEL0)及啟用源極線選擇讀取線560(圖5中亦標示為EN_SLSELR1)。字線WL1 912係用於選擇下一水平相鄰位元組(含BL8至BL15)。在一實施例中，可實施作為相同於字線910之線。一項偏壓操作實施例要求在任何操作前將記憶體單元之所有內部字線預充電至接地。
請參照圖10，描繪快閃記憶體電路1000之實施例，其含有對圖9之快閃記憶體電路900之修改。圖10中之許多結構係等同於圖9之結構且將不再次描述。修改包含使用共用於兩個位元組(含BL0至BL7及BL8至BL15)之間的共用記憶體單元源極線1040。修改亦包含耦合至電晶體1011之源極線選擇線1010(亦標示為SLSEL0)及耦合至電晶體1021之源極線選擇線1020(亦標示為 SLSEL1)來選擇兩個位元組對(而非一個位元組對)，分別用於程式化及讀取。此處，兩個位元組對相對應於位元線BL0...BL7及BL8...BL15。源極線選擇線1010及源極線選擇線1020可用於程式化及讀取。
請參照圖11，描繪快閃記憶體電路1100之實施例，其含有對圖10之快閃記憶體電路之修改。圖11中之許多結構係等同於圖10之結構且將不再次描述。修改包含使用耦合至NMOS電晶體1111之源極線選擇線1110及耦合至NMOS電晶體1121之源極線選擇線1120。源極線選擇線1110係用於程式化及讀取經選取位元組對510，且源極線選擇線1120係用於程式化及讀取相對應於位元線BL8至BL15及字線WL0及WL1之位元組對。因此，各位元組對可獨立程式化。針對程式化及讀取選擇共用源極線選擇線1110及NMOS電晶體1111。
請參照圖12，描繪快閃記憶體電路1200之實施例，其含有對先前圖之快閃記憶體電路之修改。圖12之許多結構係等同於先前圖之結構且將不再次描述。在快閃記憶體電路1200中，一半記憶體單元列未使用。舉例而言，未使用含有記憶體單元542之列，且用於彼等記憶體單元之字線係連接至接地偏壓1210。然而，其他的一半記憶體列，諸如含有記憶體單元541之列，係如先前圖之描述使用。
請參照圖13，描繪快閃記憶體電路1300之實施例，其含有對先前圖之快閃記憶體電路之修改。圖13之許多結構係等同於先前圖之結構且將不再次描述。在快閃記憶體電路1300中，各行記憶體 單元耦合至兩個位元線，而非僅一個位元線。舉例而言，含有記憶體單元541及記憶體單元542(稱為單位單元對)之行耦合至包含位元線540(位元線BL0)及位元線1341(反位元線BL0B或稱為互補位元線)之位元線對1340。存在用於各行記憶體單元的相似位元線對。在記憶體單元541及記憶體單元542之特定實例中，位元線540耦合至記憶體單元541，且位元線1341耦合至記憶體單元542。記憶體單元542(及其他類似地處於成對的記憶體單元或記憶體單元)實際上未用於儲存資料。在讀取操作期間，位元線1341將連接至接地，及記憶體單元542將充當下拉電晶體，以使源極線(SL0_BYTE)下拉至低電壓。因此，一半之記憶體單元列未被用於儲存資料，而是用於下拉源極線至低電壓(即，接地解碼)。上述位元線及互補位元線用於單位單元對之實施例適用於以下與圖3之第二單元類型及圖4之第三單元類型相關聯之實施例。
請參照圖14，描繪快閃記憶體電路1400之實施例，其含有對先前圖之快閃記憶體電路之修改。圖14之許多結構係等同於先前圖之結構且將不再次描述。字線選擇線1410(WLSEL)耦合至NMOS電晶體1411及NMOS電晶體1412。NMOS電晶體1411之閘極受控於字線1421(WL0a)，且NMOS電晶體1412之閘極受控於字線1422(WL0b)，且NMOS電晶體1411之一個端子及NMOS電晶體1412之一個端子連接至字線選擇線1410(WLSEL)，如所示。各字線可選擇一列記憶體單元。記憶體單元共用成對列中之源極線，如所示。舉例而言，記憶體單元541及記憶體單元542共用源極線1430 (SL0_BYTE)。源極線選擇線1440耦合至NMOS電晶體1441，其繼而耦合至記憶體單元源極線1430。在此實施例中，可使用一個電晶體及一個用於選擇位元組之記憶體單元列的字線選擇線來讀取、抹除及程式化個別位元組。
請參照圖15，描繪快閃記憶體電路1500之實施例，其含有對先前圖之快閃記憶體電路之修改。圖15之許多結構係等同於先前圖之結構且將不再次描述。在此實施例中，字線選擇線及電晶體及源極線選擇線及電晶體係佈局在記憶體位元組之相同側。快閃記憶體電路1500在其他情況下以相同於圖14中之快閃記憶體電路1400之方式操作。
在快閃記憶體電路500、700、800、900、1000、1100、1200、1300及1400之替代實施例中，一半之列(諸如所有奇數列或所有偶數列，或兩者之部分組合)可移除其位元線端子(例如，位元線接點)、移除其浮閘，或將其字線端子連接至接地，使得該等列未用於儲存資料。
在快閃記憶體電路500、700、800、900、1000、1100、1200、1300及1400之另一替代實施例中，經受讀取或程式化操作的一位元組內之單元(位元)數目(即，8個單元)可為可組態的。在一實施例中，一次1或2或4個單元(位元)循序完成讀取操作，直到完成位元組中之所有單元。在一實施例中，一次1或2或4個單元(位元)循序完成程式化操作，直到完成位元組中之所有單元。
在快閃記憶體電路500、700、800、900、1000、1100、1200、1300及1400之替代實施例中，連接至源極線選擇線之電晶體(諸如連接至源極線選擇程式化線550之電晶體551)係原生電晶體(即意指其臨界電壓(threshold voltage)接近0伏特)。
在快閃記憶體電路500、700、800、900、1000、1100、1200、1300及1400之替代實施例中，連接至源極線選擇讀取線之電晶體(諸如連接至源極線選擇讀取線570之電晶體561)係HV OX(高電壓氧化物)電晶體。
在快閃記憶體電路500、700、800、900、1000、1100、1200、1300及1400之替代實施例中，可移除連接至源極線選擇讀取線之電晶體(諸如連接至源極線選擇讀取線570之電晶體561)，且調整連接至源極線選擇程式化線之電晶體(諸如連接至源極線選擇程式化線550之電晶體551)以操作於讀取(取代電晶體561)。
在快閃記憶體電路500、700、800、900、1000、1100、1200、1300及1400之替代實施例中，連接至字線選擇線之電晶體(諸如連接至字線選擇線530之電晶體532)及連接至源極線選擇線之電晶體(諸如連接至源極線選擇程式化線550之電晶體551體)係PMOS電晶體(而非NMOS電晶體)，且連接至其之控制信號係為先前描述之用於與NMOS電晶體一起使用之信號的互補信號。
在快閃記憶體電路500、700、800、900、1000、1100、1200、1300及1400之替代實施例中，兩個以上的位元組之記 憶體單元連接至共同共用源極線。在一實施例中，四個位元組之記憶體單元連接至共同共用源極線。
在快閃記憶體電路500、700、800、900、1000、1100、1200、1300及1400之替代實施例中，字線及源極線控制信號(其可透過平行於記憶體位元線的垂直金屬線予連接)係透過實體定位在個別記憶體單元之間的節點或在位元組之記憶體單元之末端處的節點引入。
請參照圖16，描繪具備EEPROM功能性之快閃記憶體電路1600之實施例。在此實施例中，搭配圖2中顯示之類型的快閃記憶體單元使用快閃記憶體電路1600。將描述經選取位元組對1610之操作。經選取位元組對1610包含兩個經選取位元組之資料：第一位元組1611，其相對應於第一字線(WL0)及8個位元線(BL0至BL7)；及第二位元組1612，其相對應於第二字線(WL0B)及8個位元線(BL至BL7)。應明白，對於快閃記憶體電路1600中的所有其他位元組及相似位元組對，存在相似之連接及電路。快閃記憶體電路1600包含：複數個字線，諸如字線1620(亦標示為WL0)；複數個相關聯之字線，諸如字線1621(亦標示為WL0B)；及複數個位元線，諸如位元線1640(亦標示為BL0)。在先前技術設計中，字線及相關聯之字線將共用源極線。
快閃記憶體電路1600亦包含：字線選擇線1630(亦標示為WLSEL0)，其耦合至電晶體1632及電晶體1633；字線取消選取線1631(亦標示為WLDESEL0)；源極線選擇程式化線1650(亦標 示為SLSELP0)，其耦合至電晶體1651；啟用源極線選擇讀取線1660(亦標示為EN_SLSELR0)，其耦合至電晶體1661；及源極線選擇讀取線1670(亦標示為SLSELR0)。在本實例中，位元線1640係耦合至記憶體單元1641(在本實例中，其屬於圖2中描繪之記憶體單元類型)。快閃記憶體電路亦包含耦合至電晶體1681之控制閘選擇線1680(亦標示為CGSEL0)。
與先前技術不同的是，可僅抹除經選取位元組對1610而不抹除記憶體電路1600中的任何其他位元組或位元組對，且可僅程式化經選取位元組對1610，而不程式化記憶體電路1600中的任何其他位元組或位元組對。因此，使用快閃記憶體單元達成EEPROM功能性。相比之下，在先前技術中，相對應於位元線BL8至BL15及字線WL0及WL0B的位元組亦已依相同於經選取位元組對1610之類型予以程式化。
具體而言，不同於在先前技術中，各字線不直接連接至在其列及相對應列中的各記憶體單元。舉例而言，字線1620(WL0)連接至NMOS電晶體1632之閘極，且NMOS電晶體1632之源極連接至字線選擇線1630(WLSEL0)且NMOS電晶體1632之汲極連接至記憶體單元1641及記憶體單元1642。因此，當字線選擇線1630(WLSEL0)經確定時，字線1620僅耦合至記憶體單元1641及記憶體單元1642。類似地，控制閘選擇線1680(CGSEL0)連接至電晶體1681之源極，且電晶體1681之閘極耦合至字線1620(WL0)，且電晶體1681之汲極連接至經選取位元組對1610(包括記憶體單元1641及 1642)之記憶體單元的控制閘。按照這種方式，字線僅可存取一個位元組對之記憶體單元，而非存取列及相對應列中的所有記憶體單元。
類似地，各源極線不直接連接至其列中的各記憶體單元。舉例而言，SLBYTE0 1652僅連接至記憶體單元1641及記憶體單元1642以及經選取位元組對1610中的其他記憶體單元，而不連接至經選取位元組對1610外側的其他記憶體單元。按照這種方式，源極線可僅存取一個位元組對之記憶體單元，而非存取列及相對應列中的所有記憶體單元。電晶體1632、1633係高電壓(HV)電晶體(例如，閘極氧化物180至220A(埃))，其能夠供應抹除字線電壓(例如，10至15V)。電晶體1681係高電壓(HV)電晶體(例如，閘極氧化物180至220A(埃))，其能夠供應控制閘線電壓(例如，10至15V)。電晶體1651係高電壓(HV)電晶體(例如，閘極氧化物180至220A)，或中高電壓電晶體(例如，閘極氧化物100至150A)，其能夠供應程式化源極線電壓(例如，4至5V)。電晶體1661係IO電晶體類型(例如，閘極氧化物80A)，其能夠維持其汲極上之程式化源極線電壓。一項實施例針對電晶體1661使用FG電晶體。此做法之優點包括記憶體陣列區域中之FG電晶體及電晶體561的程序相容性。
下表9A至表9D顯示可用於執行抹除、程式化及讀取操作的一組特定參數：
請參照圖17，描繪圖16中顯示之設計之實體佈局1700之實施例。於金屬2層中水平製作字線(WLx)，以及於金屬1層或金屬3層中垂直製作選擇及取消選取線(WLSELx、WLDESELx、SLSELx、ENSLSELx、CGSELx)。源極線係以矽化擴散(salicided diffusion)或矽化多晶矽(silicided poly)製作。
請參照圖18，描繪快閃記憶體電路1800之實施例，其含有對圖16之快閃記憶體電路之修改。圖18中之許多結構係等同於圖16之結構且將不再次描述。快閃記憶體電路1800包含用於各對列之控制閘，諸如控制閘線1810(CG0)。控制閘1810(CGO)連接至電晶體1681之閘極，其之源極連接至控制閘選擇線1680(CGSEL0)。因此，不同於圖16，控制閘1810結合控制閘選擇線1680(CGSEL0)控制經選取位元組1610(包括記憶體單元1641及1642)中之記憶體單元之控制閘上的電壓。
下表10A至表10D顯示快閃記憶體電路1800中可用於執行抹除、程式化及讀取操作的一組特定參數：
請參照圖19，描繪快閃記憶體電路1900之實施例，其含有對圖18之快閃記憶體電路之修改。圖19中之許多結構係等同於圖18之結構且將不再次描述。快閃記憶體電路1900包含連接至電晶體1911之源極線程式化線1910(SLSELP0)、連接至電晶體1921之啟用源極線選擇讀取線1920(ENSLSELR0)，及亦連接至電晶體1921之源極線選擇讀取線1930(SLSELR0)，如圖19所示。此處，跨成對列共用共同源極線1940。舉例而言，源極線1940連接至相對應於位元線BL0至BL7及BL8至BL15的位元組對之記憶體單元。因此，可用相同共用源極線選擇一起程式化位元組對兩者。
在替代例中，若其他位元組對透過施加至其控制閘選擇線之零或負電壓(程式化抑制CG電壓)而被取消選取(抑制)，則僅 可程式化一個位元組對。舉例而言，程式化操作期間，施加負電壓(諸如-5V)至控制閘選擇線1680(CGSEL0)將取消選取(抑制)位元組對1610。
請參照圖20，描繪快閃記憶體電路2000之實施例，其含有對圖19之快閃記憶體電路之修改。圖20之許多結構係等同於圖10及先前圖之結構且將不再次描述。快閃記憶體電路2000包含連接至電晶體1911之源極選擇線1910(SLSEL0)、連接至電晶體2011之源極線選擇線2010(SLSEL1)，及分別連接至電晶體2032及電晶體2033之字線2020(WL0)及字線2021(WLB-1)，如圖20所示。電晶體2032係用於選擇及電晶體2033係用於取消選取內部記憶體單元字線。字線2022(WL1)連接至電晶體2011及含位元線BL7至BL152070之位元組上之其他選擇電晶體，該位元組與含位元線BL0至BL7 2060之位元組共用源極線2040。在具有經選取共用源極線與分開字線2022的取消選取條件中，操作條件更靈活，諸如對於含BL7至BL15之位元組。
請參照圖21，描繪快閃記憶體電路2100之實施例，其含有對圖20之快閃記憶體電路之修改。圖21之許多結構係等同於圖20及先前圖之結構且將不再次描述。快閃記憶體電路2100包含耦合至電晶體2111之字線選擇線2110(WLSEL0)，及字線2120。在快閃記憶體電路2100中，不需要圖20之字線2021及取消選取電晶體2033。按照這種方式，藉由僅一個字線2120及一個電晶體2111執行 圖20中藉由兩個字線2020與2021及兩個電晶體2032與2033執行之相同功能。
請參照圖22，描繪具備EEPROM功能性之快閃記憶體電路2200之實施例。在此實施例中，搭配圖3中顯示之類型的快閃記憶體單元使用快閃記憶體電路2200。將描述經選取位元組對2210之操作。經選取位元組對2210包含兩個經選取位元組之資料：第一位元組2211，其相對應於第一字線2220(WL0)及8個位元線(BL0至BL7)；及第二位元組2212，其相對應於第二字線2221(WL0B)及8個位元線(BL0至BL7)。應明白，對於快閃記憶體電路2200中的所有其他位元組及相似位元組對，存在相似之連接及電路。快閃記憶體電路2200包含：複數個字線，諸如字線2220(亦標示為WL0)；複數個相關聯之字線，諸如字線2221(亦標示為WL0B)；及複數個位元線，諸如位元線2240(亦標示為BL0)。在先前技術設計中，字線及相關聯之字線將共用源極線。
快閃記憶體電路2200亦包含：字線選擇線2230(亦標示為WLSEL0)，其耦合至電晶體2232及電晶體2233；字線取消選取線2231(亦標示為WLDESEL0)；源極線選擇程式化線2250(亦標示為SLSELP0)，其耦合至電晶體2251；啟用源極線選擇讀取線2260(亦標示為EN_SLSELR0)，其耦合至電晶體2261；及源極線選擇讀取線2270(亦標示為SLSELR0)。在本實例中，位元線2240耦合至記憶體單元2241(在本實例中，其屬於圖3中描繪之記憶體單元類 型)。快閃記憶體電路亦包含耦合至電晶體2281之控制閘選擇線2280(亦標示為CGSEL0)。
快閃記憶體電路2200亦包含連接至電晶體2291之抹除閘選擇線2290(亦標示為EGSEL0)，電晶體2291亦耦合至字線2220(WL0)，如所示。
與先前技術不同的是，可僅抹除經選取位元組對2210而不抹除記憶體電路2200中的任何其他位元組或位元組對，且可僅程式化經選取位元組對2210，而不程式化記憶體電路2200中的任何其他位元組或位元組對。因此，使用快閃記憶體單元達成EEPROM功能性。相比之下，在先前技術中，相對應於位元線BL8至BL15及字線WL0及WL0B的位元組亦已依相同於經選取位元組對2210之時間予以程式化。
具體而言，不同於在先前技術中，各字線不直接連接至在其列及相對應列中的各記憶體單元。舉例而言，字線2220(WL0)連接至NMOS電晶體2232之閘極，且NMOS電晶體2232之源極連接至字線選擇線2230(WLSEL0)且NMOS電晶體2232之汲極連接至記憶體單元2241及記憶體單元2242之內部字線。因此，當字線選擇線2230(WLSEL0)確定時，字線2220僅電連接至記憶體單元2241及記憶體單元2242。類似地，控制閘選擇線2280(CGSEL0)連接至電晶體2281之源極，且電晶體2281之閘極耦合至字線2220(WL0)，且電晶體2281之汲極連接至經選取位元組對2210(包括記憶體單元2241及 2242)之記憶體單元的控制閘。按照這種方式，字線僅可存取一個位元組對之記憶體單元，而非存取列及相對應列中的所有記憶體單元。
類似地，各源極線不直接連接至其列中的各記憶體單元。舉例而言，SLBYTE0 2252(記憶體單元之內部源極線)僅連接至記憶體單元2241及記憶體單元2242以及經選取位元組對2210中的其他記憶體單元，而不連接至經選取位元組對2210外側的其他記憶體單元。按照這種方式，源極線可僅存取一個位元組對之記憶體單元，而非存取列及相對應列中的所有記憶體單元。電晶體類型(HV或IO或FG)及選擇電晶體之閘極氧化物係相似於圖5及圖16所示者。
下表11A至表11D顯示可用於執行抹除、程式化及讀取操作的一組特定參數：
請參照圖23，描繪圖22中顯示之設計之實體佈局2300之實施例。於金屬2層中水平製作字線(WLx)，以及於金屬1層或金屬3層中垂直製作選擇及取消選取線(WLSELx、WLDESELx、SLSELx、ENSLSELx、CGSELx、EGSELx)。源極線係以矽化擴散(salicided diffusion)或矽化多晶矽(silicided poly)製作。
請參照圖24，描繪快閃記憶體電路2400之實施例，其含有對圖22之快閃記憶體電路之修改。圖24中之許多結構係等同於圖22之結構且將不再次描述。快閃記憶體電路2400包含用於各對列之控制閘，諸如控制閘線2410(CG0)。控制閘2410(CGO)連接至電晶體2281之閘極，其之源極連接至控制閘選擇線2280(CGSEL0)。因此，不同於圖22，控制閘2410結合控制閘選擇線2280(CGSEL0) 控制經選取位元組2210(包括記憶體單元2241及2242)中之記憶體單元之控制閘上的電壓。控制閘線2410(CG0)亦連接至電晶體2291之閘極，電晶體2291之源極連接至抹除閘選擇線2290。因此，不同於圖22，控制閘2410結合抹除閘選擇線2280(EGSEL0)控制經選取位元組2210(包括記憶體單元2241及2242)中之記憶體單元之控制閘上的電壓。在其他實施例中，抹除閘線EG0(而非控制閘線CG02410)連接至電晶體2291之閘極。
請參照圖25，描繪快閃記憶體電路2500之實施例，其含有對圖24之快閃記憶體電路之修改。圖25中之許多結構係等同於圖24之結構且將不再次描述。快閃記憶體電路2500包含連接至電晶體2511之源極線程式化線2510(SLSELP0)、連接至電晶體2521之啟用源極線選擇讀取線2520(ENSLSELR0)，及亦連接至電晶體2521之源極線選擇讀取線2530(SLSELR0)，如圖25所示。此處，跨成對列共用共同源極線。舉例而言，源極線2540連接至相對應於位元線BL0至BL7及BL8至BL15的位元組對之記憶體單元。因此，可用相同共用源極線一起程式化位元組對兩者。
在替代例中，若其他位元組對透過施加至其控制閘選擇線之負電壓(程式化抑制CG電壓)而被取消選取(抑制)，則僅可程式化一個位元組對。舉例而言，程式化操作期間，施加負電壓(諸如-5V)至控制閘選擇線1680(CGSEL0)將取消選取(抑制)位元組對1610。
在上文圖4至圖25中描述之快閃記憶體電路之替代實施例中，可針對水平線及垂直線使用不同類型的金屬。
在上文圖4至圖25中描述之快閃記憶體電路之替代實施例中，局部拾取器可由多晶矽擴散(poly diffusion)材料製成，且中層金屬可由某類型金屬製成。
在上文圖4至圖25中描述之快閃記憶體電路之替代實施例中，可藉由兩個以上位元組之記憶體單元共用源極線。
110‧‧‧非揮發性記憶體單元；記憶體單元；單元
112‧‧‧半導體基材；基材
114‧‧‧第一區域；源極線
116‧‧‧第二區域
118‧‧‧通道區域
120‧‧‧位元線BL；位元線
122‧‧‧字線WL；字線
124‧‧‧浮閘FG

Claims (79)

  1. 一種非揮發性記憶體裝置，其包含：記憶體單元陣列，其依列及行配置，各列相對應於字線且各行相對應於位元線，且各記憶體單元包含浮閘、用於連接至位元線之位元線端子、用於連接至字線之字線端子、以及用於連接至源極線之源極線端子；及字線選擇線，用於控制字線對一位元組之記憶體單元的存取；其中可僅抹除該位元組之記憶體單元而不同時抹除該陣列中之任何其他記憶體單元；及其中在該位元組內，可對較該位元組中之單元數目更少數目的單元進行讀取或程式化。
  2. 如請求項1之裝置，其進一步包含：字線取消選取線，其用於阻止該字線對該位元組之記憶體單元的存取。
  3. 如請求項1之裝置，其進一步包含：第一源極線選擇線，其用於控制第一源極線對該位元組之記憶體單元的存取。
  4. 如請求項1之裝置，其進一步包含一第一源極線選擇線，用於控制一第一源極線對該位元組之記憶體單元的存取。
  5. 如請求項2之裝置，其進一步包含：第一源極線選擇線，其用於控制第一源極線對該位元組之記憶體單元的存取。
  6. 如請求項3之裝置，其進一步包含：第二源極線選擇線，其用於控制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇線係用於讀取操作，且該第二源極線選擇線係用於程式化操作。
  7. 如請求項4之裝置，其進一步包含：第二源極線選擇線，其用於控 制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇線係用於讀取操作，且該第二源極線選擇線係用於程式化操作。
  8. 如請求項5之裝置，其進一步包含：第二源極線選擇線，其用於控制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇線係用於讀取操作，且該第二源極線選擇線係用於程式化操作。
  9. 如請求項1之裝置，其進一步包含：字線選擇電晶體，其用於控制字線對該位元組之記憶體單元的存取。
  10. 如請求項1之裝置，其進一步包含：字線取消選取電晶體，其用於阻止該字線對該位元組之記憶體單元的存取。
  11. 如請求項1之裝置，其進一步包含：第一源極線選擇電晶體，其用於控制第一源極線對該位元組之記憶體單元的存取。
  12. 如請求項3之裝置，其進一步包含：第二源極線選擇電晶體，其用於控制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇線係用於讀取操作，且該第二源極線選擇電晶體係用於程式化操作。
  13. 如請求項1之裝置，其中該讀取或程式化係直到完成該位元組內之所有單元才結束。
  14. 如請求項1之裝置，其進一步包含：用於共用相同源極線之一單位單元對的互補位元線及反位元線(bitline bar)。
  15. 如請求項14之裝置，其中在讀取操作期間，使用該互補位元線將該源極線下拉至用於經選取位元線之低電壓。
  16. 如請求項1之裝置，其中在讀取操作期間，使用位元線將該源極線下拉至用於經選取位元線之低電壓。
  17. 如請求項1之裝置，其進一步包含：源極線選擇讀取線，其耦合至一對位元組之記憶體單元，該對位元組之記憶體單元同時啟用對兩個位元組之讀取。
  18. 如請求項17之裝置，其進一步包含：啟用源極線選擇讀取線，其用於啟用對該源極線選擇讀取線之使用。
  19. 如請求項1之裝置，其進一步包含：用於存取兩列之記憶體單元之字線。
  20. 如請求項19之裝置，其進一步包含：用於啟用該字線之字線選擇線。
  21. 如請求項19之裝置，其進一步包含：用於啟用該字線之電晶體。
  22. 如請求項19之裝置，其進一步包含：用於啟用兩對位元組之記憶體單元之程式化的電晶體。
  23. 如請求項19之裝置，其進一步包含：用於啟用兩對位元組之記憶體單元之讀取的電晶體。
  24. 如請求項19之裝置，其進一步包含：用於啟用一對位元組之記憶體單元之程式化的電晶體。
  25. 如請求項19之裝置，其進一步包含：用於啟用一對位元組之記憶體單元之讀取的電晶體。
  26. 如請求項1之裝置，其中一半的該等列之記憶體單元在該裝置之操作期間係未使用。
  27. 如請求項26之裝置，其中用於該一半之該等列的該等字線係連接至接地偏壓。
  28. 如請求項1之裝置，其中各行記憶體單元係耦合至兩個位元線。
  29. 一種非揮發性記憶體裝置，其包含：記憶體單元陣列，其依列及行配置，各列相對應於字線且各行相對應於位元線，且各記憶體單元包含浮閘、用於連接至控制閘線之控制閘、用於連接至位元線之位元線端子、用於連接至字線之字線端子、以及用於連接至源極線之源極線端子；及字線選擇線，其用於控制字線對一位元組之記憶體單元的存取；其中可僅抹除該位元組之記憶體單元而不同時抹除該陣列中之任何其他記憶體單元；及其中在該位元組內，可對較該位元組中之單元數目更少數目的單元進行讀取或程式化。
  30. 如請求項29之裝置，其進一步包含：控制閘選擇線，其用於控制一控制閘線對該位元組之記憶體單元中之各記憶體單元的該控制閘之存取。
  31. 如請求項29之裝置，其進一步包含：字線取消選取線，其用於阻止字線對該位元組之記憶體單元的存取。
  32. 如請求項30之裝置，其進一步包含：第一源極線選擇線，其用於控制第一源極線對該位元組之記憶體單元的存取。
  33. 如請求項29之裝置，其進一步包含：第一源極線選擇線，其用於控制第一源極線對該位元組之記憶體單元的存取。
  34. 如請求項31之裝置，其進一步包含：第一源極線選擇線，其用於控制第一源極線對該位元組之記憶體單元的存取。
  35. 如請求項32之裝置，其進一步包含：第二源極線選擇線，其用於 控制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇線係用於讀取操作，且該第二源極線選擇線係用於程式化操作。
  36. 如請求項33之裝置，其進一步包含：第二源極線選擇線，其用於控制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇線係用於讀取操作，且該第二源極線選擇線係用於程式化操作。
  37. 如請求項34之裝置，其進一步包含：第二源極線選擇線，其用於控制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇線係用於讀取操作，且該第二源極線選擇線係用於程式化操作。
  38. 如請求項30之裝置，其進一步包含：字線選擇電晶體，其用於控制字線對該位元組之記憶體單元的存取。
  39. 如請求項38之裝置，其進一步包含：字線取消選取電晶體，其用於阻止字線對該位元組之記憶體單元的存取。
  40. 如請求項30之裝置，其進一步包含：第一源極線選擇電晶體，其用於控制第一源極線對該位元組之記憶體單元的存取。
  41. 如請求項38之裝置，其進一步包含：第一源極線選擇電晶體，其用於控制第一源極線對該位元組之記憶體單元的存取。
  42. 如請求項39之裝置，其進一步包含：第一源極線選擇電晶體，其用於控制第一源極線對該位元組之記憶體單元的存取。
  43. 如請求項40之裝置，其進一步包含：第二源極線選擇電晶體，其用於控制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇電晶體係用於讀取操作，且該第二源極線選擇電晶體係用於程式化操作。
  44. 如請求項41之裝置，其進一步包含：第二源極線選擇電晶體，其 用於控制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇電晶體係用於讀取操作，且該第二源極線選擇電晶體係用於程式化操作。
  45. 如請求項42之裝置，其進一步包含：第二源極線選擇電晶體，其用於控制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇電晶體係用於讀取操作，且該第二源極線選擇電晶體係用於程式化操作。
  46. 如請求項30之裝置，其進一步包含：共用一個源極線之兩個位元組。
  47. 如請求項46之裝置，其中經取消選取位元組係在程式化時由抑制控制閘(CG)電壓所抑制。
  48. 如請求項29之裝置，其中該讀取或程式化係直到完成該位元組內之所有單元才結束。
  49. 如請求項29之裝置，其進一步包含：用於共用相同源極線之一單位單元對的互補位元線及反位元線。
  50. 如請求項29之裝置，其中在讀取操作期間，使用位元線將該源極線下拉至用於經選取位元線之低電壓。
  51. 如請求項49之裝置，其中在讀取操作期間，使用該互補位元線將該源極線下拉至用於經選取位元線之低電壓。
  52. 如請求項29之裝置，其進一步包含：源極線選擇讀取線，其耦合至一對位元組之記憶體單元，該對位元組之記憶體單元同時啟用對兩個位元組之讀取。
  53. 如請求項52之裝置，其進一步包含：啟用源極線選擇讀取線，其 用於啟用對該源極線選擇讀取線之使用。
  54. 如請求項52之裝置，其進一步包含：用於取消選取內部記憶體單元字線之電晶體，使得可選取在第一列中之記憶體單元，並且可取消選取與該第一列共用源極線之第二列中之記憶體單元。
  55. 一種非揮發性記憶體裝置，其包含：記憶體單元陣列，其依列及行配置，各列相對應於字線且各行相對應於位元線，且各記憶體單元包含浮閘、用於連接至控制閘線之控制閘、用於連接至抹除閘線之抹除閘、用於連接至位元線之位元線端子、用於連接至字線之字線端子、以及用於連接至源極線之源極線端子；及字線選擇線，用於控制字線對一位元組之記憶體單元的存取；其中可僅抹除該位元組之記憶體單元而不同時抹除該陣列中之任何其他記憶體單元；及其中在該位元組內，可對較該位元組中之單元數目更少數目的單元進行讀取或程式化。
  56. 如請求項55之裝置，其進一步包含：控制閘選擇線，其用於控制一控制閘線對該位元組之記憶體單元中之各記憶體單元的該控制閘的存取。
  57. 如請求項56之裝置，其進一步包含：抹除閘選擇線，其用於控制抹除閘線對該位元組之記憶體單元中之各記憶體單元的該抹除閘的存取。
  58. 如請求項57之裝置，其進一步包含：字線取消選取線，其用於阻止字線對該位元組之記憶體單元的存取。
  59. 如請求項57之裝置，其進一步包含：第一源極線選擇線，其用於控制第一源極線對該位元組之記憶體單元的存取。
  60. 如請求項58之裝置，其進一步包含：第一源極線選擇線，其用於控制第一源極線對該位元組之記憶體單元的存取。
  61. 如請求項59之裝置，其進一步包含：第二源極線選擇線，其用於控制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇線係用於讀取操作，且該第二源極線選擇線係用於程式化操作。
  62. 如請求項60之裝置，其進一步包含：第二源極線選擇線，其用於控制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇線係用於讀取操作，且該第二源極線選擇線係用於程式化操作。
  63. 如請求項56之裝置，其進一步包含：抹除閘選擇電晶體，其用於控制字線對該位元組之記憶體單元中之各記憶體單元的該抹除閘之存取。
  64. 如請求項63之裝置，其進一步包含：字線選擇電晶體，其用於控制字線對該位元組之記憶體單元的存取。
  65. 如請求項64之裝置，其進一步包含：字線取消選取電晶體，其用於阻止字線對該位元組之記憶體單元的存取。
  66. 如請求項63之裝置，其進一步包含：第一源極線選擇電晶體，其用於控制第一源極線對該位元組之記憶體單元的存取。
  67. 如請求項64之裝置，其進一步包含：第一源極線選擇電晶體，其用於控制第一源極線對該位元組之記憶體單元的存取。
  68. 如請求項65之裝置，其進一步包含：第一源極線選擇電晶體，其用於控制第一源極線對該位元組之記憶體單元的存取。
  69. 如請求項66之裝置，其進一步包含：第二源極線選擇電晶體，其用於控制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇電晶體係用於讀取操作，且該第二源極線選擇電晶體係用於程式化操作。
  70. 如請求項67之裝置，其進一步包含：第二源極線選擇電晶體，其用於控制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇電晶體係用於讀取操作，且該第二源極線選擇電晶體係用於程式化操作。
  71. 如請求項68之裝置，其進一步包含：第二源極線選擇電晶體，其用於控制第二源極線對該位元組之記憶體單元的存取，該第一源極線選擇電晶體係用於讀取操作，且該第二源極線選擇電晶體係用於程式化操作。
  72. 如請求項56之裝置，其進一步包含：共用一個源極線之兩個位元組。
  73. 如請求項72之裝置，其中該經取消選取位元組係在程式化期間由抑制控制閘(CG)電壓所抑制。
  74. 如請求項55之裝置，其中該讀取或程式化係直到完成該位元組內之所有單元才結束。
  75. 如請求項57之裝置，其進一步包含：用於共用相同源極線之一單位單元對的互補位元線及反位元線。
  76. 如請求項74之裝置，其中在讀取操作期間，使用該互補位元線將該源極線下拉至用於經選取位元線之低電壓。
  77. 如請求項55之裝置，其中在讀取操作期間，使用位元線將該源極 線下拉至用於經選取位元線之低電壓。
  78. 如請求項55之裝置，其進一步包含：源極線選擇讀取線，其耦合至一對位元組之記憶體單元，該對位元組之記憶體單元同時啟用對兩個位元組之讀取。
  79. 如請求項78之裝置，其進一步包含：啟用源極線選擇讀取線，其用於啟用對該源極線選擇讀取線之使用。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9361995B1 (en) 2015-01-21 2016-06-07 Silicon Storage Technology, Inc. Flash memory system using complementary voltage supplies
US10535409B2 (en) * 2015-12-30 2020-01-14 Texas Instruments Incorporated Method for suppressing gate oxide tunnel current in non-volatile memory to reduce disturbs
JP6833873B2 (ja) 2016-05-17 2021-02-24 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 不揮発性メモリアレイを使用したディープラーニングニューラルネットワーク分類器
US10311958B2 (en) 2016-05-17 2019-06-04 Silicon Storage Technology, Inc. Array of three-gate flash memory cells with individual memory cell read, program and erase
US10269440B2 (en) * 2016-05-17 2019-04-23 Silicon Storage Technology, Inc. Flash memory array with individual memory cell read, program and erase
US9953719B2 (en) * 2016-05-18 2018-04-24 Silicon Storage Technology, Inc. Flash memory cell and associated decoders
FR3054920B1 (fr) * 2016-08-05 2018-10-26 Stmicroelectronics (Rousset) Sas Dispositif compact de memoire non volatile
US10340010B2 (en) 2016-08-16 2019-07-02 Silicon Storage Technology, Inc. Method and apparatus for configuring array columns and rows for accessing flash memory cells
DE102018107089A1 (de) * 2017-05-12 2018-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Multiplexierer-Schaltkreis, Halbleitervorrichtung zum Multiplexieren von Spannungen, und Verfahren für seinen Betrieb
US10580492B2 (en) 2017-09-15 2020-03-03 Silicon Storage Technology, Inc. System and method for implementing configurable convoluted neural networks with flash memories
US10748630B2 (en) 2017-11-29 2020-08-18 Silicon Storage Technology, Inc. High precision and highly efficient tuning mechanisms and algorithms for analog neuromorphic memory in artificial neural networks
US11087207B2 (en) 2018-03-14 2021-08-10 Silicon Storage Technology, Inc. Decoders for analog neural memory in deep learning artificial neural network
US10803943B2 (en) 2017-11-29 2020-10-13 Silicon Storage Technology, Inc. Neural network classifier using array of four-gate non-volatile memory cells
KR102369391B1 (ko) * 2017-12-27 2022-03-02 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
US10607703B2 (en) * 2018-05-16 2020-03-31 Silicon Storage Technology, Inc. Split-gate flash memory array with byte erase operation
US10910058B2 (en) * 2018-08-17 2021-02-02 Microchip Technology Incorporated Shared source line memory architecture for flash cell byte-alterable high endurance data memory
US11409352B2 (en) 2019-01-18 2022-08-09 Silicon Storage Technology, Inc. Power management for an analog neural memory in a deep learning artificial neural network
US11270763B2 (en) 2019-01-18 2022-03-08 Silicon Storage Technology, Inc. Neural network classifier using array of three-gate non-volatile memory cells
US11023559B2 (en) 2019-01-25 2021-06-01 Microsemi Soc Corp. Apparatus and method for combining analog neural net with FPGA routing in a monolithic integrated circuit
US10720217B1 (en) 2019-01-29 2020-07-21 Silicon Storage Technology, Inc. Memory device and method for varying program state separation based upon frequency of use
FR3095526B1 (fr) * 2019-04-25 2022-04-22 St Microelectronics Rousset Procédé d’écriture dans une mémoire EEPROM et circuit intégré correspondant
US11423979B2 (en) 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network
US11315636B2 (en) 2019-10-14 2022-04-26 Silicon Storage Technology, Inc. Four gate, split-gate flash memory array with byte erase operation
CN113299333A (zh) 2020-02-21 2021-08-24 硅存储技术股份有限公司 由闪存单元构成的eeprom仿真器中的损耗均衡

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030095436A1 (en) * 2001-11-08 2003-05-22 Windbond Electronics Corporation Of America Byte-selectable EEPROM array utilizing single split-gate transistor for non-volatile storage cell
US20120134203A1 (en) * 2010-11-30 2012-05-31 Hitachi, Ltd. Semiconductor Device and Data Processing System
US20130148428A1 (en) * 2011-12-08 2013-06-13 Silicon Storage Technology, Inc. Non-volatile Memory Device And A Method Of Programming Such Device
US20130182509A1 (en) * 2011-09-09 2013-07-18 Aplus Flash Technology, Inc NEW 1T1b AND 2T2b FLASH-BASED, DATA-ORIENTED EEPROM DESIGN
US20140198571A1 (en) * 2013-01-11 2014-07-17 Atmel Corporation Selecting memory cells

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0793017B2 (ja) * 1987-04-24 1995-10-09 株式会社東芝 不揮発性半導体メモリ
JPH06268180A (ja) * 1993-03-17 1994-09-22 Kobe Steel Ltd 不揮発性半導体記憶装置
US5604711A (en) * 1995-05-19 1997-02-18 Cypress Semiconductor, Corporation Low power high voltage switch with gate bias circuit to minimize power consumption
US5719818A (en) * 1996-04-18 1998-02-17 Waferscale Integration Inc. Row decoder having triple transistor word line drivers
US6055203A (en) * 1997-11-19 2000-04-25 Waferscale Integration Row decoder
JP3999900B2 (ja) * 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
JP3344331B2 (ja) * 1998-09-30 2002-11-11 日本電気株式会社 不揮発性半導体記憶装置
US6341095B1 (en) * 2001-02-21 2002-01-22 International Business Machines Corporation Apparatus for increasing pulldown rate of a bitline in a memory device during a read operation
US6888754B2 (en) * 2003-01-31 2005-05-03 Taiwan Semiconductor Manufacturing Company Nonvolatile semiconductor memory array with byte-program, byte-erase, and byte-read capabilities
US7495958B2 (en) * 2006-11-06 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Program and erase methods and structures for byte-alterable flash memory
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US20110199830A1 (en) * 2010-02-12 2011-08-18 Peter Wung Lee Flotox-based, bit-alterable, combo flash and eeprom memory
US8239619B2 (en) * 2010-07-09 2012-08-07 Macronix International Co., Ltd. Method and apparatus for high-speed byte-access in block-based flash memory
US8300461B2 (en) * 2010-08-24 2012-10-30 Yield Microelectronics Corp. Area saving electrically-erasable-programmable read-only memory (EEPROM) array
WO2012033533A1 (en) * 2010-09-09 2012-03-15 Aplus Flash Technology, Inc. Compact flotox-based combo nvm design without sacrificing endurance cycles for 1-die data and code storage
WO2012088046A2 (en) * 2010-12-21 2012-06-28 Syndiant, Inc. Spatial light modulator with storage reducer
KR20130098643A (ko) * 2012-02-28 2013-09-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 임베디드 메모리 시스템
US9123401B2 (en) * 2012-10-15 2015-09-01 Silicon Storage Technology, Inc. Non-volatile memory array and method of using same for fractional word programming

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030095436A1 (en) * 2001-11-08 2003-05-22 Windbond Electronics Corporation Of America Byte-selectable EEPROM array utilizing single split-gate transistor for non-volatile storage cell
US20120134203A1 (en) * 2010-11-30 2012-05-31 Hitachi, Ltd. Semiconductor Device and Data Processing System
US20130182509A1 (en) * 2011-09-09 2013-07-18 Aplus Flash Technology, Inc NEW 1T1b AND 2T2b FLASH-BASED, DATA-ORIENTED EEPROM DESIGN
US20130148428A1 (en) * 2011-12-08 2013-06-13 Silicon Storage Technology, Inc. Non-volatile Memory Device And A Method Of Programming Such Device
US20140198571A1 (en) * 2013-01-11 2014-07-17 Atmel Corporation Selecting memory cells

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