TW201447892A - 具有分離式基板選擇閘極和階層式位元線結構的非揮發性記憶體 - Google Patents

Abstract

通言之，本發明提供具有階層式位元線結構的非揮發性記憶體裝置，以防止施加於記憶體陣列之某群組記憶格的抹除電壓洩漏到不需要抹除的其它群組。局部位元線係耦接至每一個記憶格群組的記憶格。在讀取被選擇到之群組的期間，每一個局部位元線可選擇性地連接到總體位元線，且當指定的群組被選擇抹除時，在抹除操作期間，所有的局部位元線可與總體位元線斷開。用以將指定之記憶格群組的每一個位元線電性連接到總體位元線的選擇裝置具有裝置本體，其與那些記憶格之本體電性地隔離。

Description

具有分離式基板選擇閘極和階層式位元線結構的非揮發性記憶體 相關申請案交互參考

本申請案主張2013年1月10日提出申請之美國臨時專利申請案No.61/750,955及2013年3月14日提出申請之美國專利申請案No.13/830,054之優先權，該兩申請案之全文併入本文參考。

一般言之，本發明係有關半導體記憶體裝置。更特定地說，本發明係有關非揮發性記憶體裝置。

快閃記憶體為平常使用之類型的非揮發性記憶體，其被廣泛地使用於消費性電子及大量儲存應用中做為儲存器。快閃記憶體係普及於大眾化的消費性產品，諸如數位影音播放器、行動電話、及數位相機，用來儲存應用資料及/或媒體資料。快閃記憶體可進一步用做為專用的儲存 裝置，諸如，例如可插入個人電腦之通用串列埠(USB)的可攜式快閃碟，或取代磁的硬式磁碟機(HDD)。眾所皆知，快閃記憶體為非揮發性的，意指其在沒有電源時可保持所儲存的資料，其提供上述消費性產品省電的優點。由於它的記憶體陣列在給定的面積中具有較高之密度，因此快閃記憶體適合這類用途。

快閃記憶體被組織成可被抹除的區塊。習知的快閃記憶體裝置在成本、效率、與電力方面都蒙受效率不佳之害，源因於它們的抹除設計。抹除可使電力效率不佳，由於記憶體區塊之記憶格係製造在大的井中，在抹除與抹除驗證操作期間被重複地充電與放電。因此，晶片上需要大型充電泵，其佔據了晶片面積，且因此增加了晶片的尺寸與成本。

在第一態樣中，本發明提供一種非揮發性記憶體，其包括至少兩個群組的非揮發性記憶格、局部位元線、總體位元線、及對應於至少兩個群組之每一個群組的選擇裝置。至少兩個群組之非揮發性記憶格的每一個群組都可在抹除操作中被抹除。局部位元線係耦接於至少兩個群組之每一個群組的非揮發性記憶格。對應於至少兩個群組之每一個群組的選擇裝置被組構成斷開局部位元線與總體位元線的所有連接。按照本態樣的實施例，用於將耦接於至少兩個群組的其中一個群組之非揮發性記憶格的局部位元線 電性連接到總體位元線之選擇裝置的本體，係與該群組之非揮發性記憶格的本體電性隔離。非揮發性記憶格可配置成NAND記憶格串。在本實施例中，至少兩個群組之每一個群組的非揮發性記憶格係形成在基板之對應的袋形井中，且彼此電性隔離，且每一個對應的袋形井係連接到局部抹除線用以接收抹除電壓。

在本實施例中，選擇裝置係形成在基板之袋形井以外的區域中。此外，袋形井具有第一摻雜類型，且係形成在具有第二摻雜類型的井中，且該井係形成在具有第一摻雜類型的基板中。第一摻雜類型可以是p型，及第二摻雜類型可以是n型。在選擇裝置係形成在基板之袋形井外部區域的實施例中，NAND記憶格串包含平面NAND記憶格串，或另者，NAND記憶格串包含三維(3D)堆疊的NAND記憶格串，具有包含電性耦接於各個之袋形井之垂直通道的本體。在另一架構中。在該實施例中，對應於至少兩個群組之第一個群組的第一選擇裝置與對應於至少兩個群組之第二個群組的第二選擇裝置可以彼此毗鄰地形成在基板中，且共用到達總體位元線的單個接點。

按照其中之非揮發性記憶格係配置成NAND記憶格串的實施例中，NAND記憶格串包含具有本體與基板電性隔離之3D堆疊的NAND記憶格串。在本實施例中，選擇裝置對應於形成在基板中之至少兩個群組的每一個群組，源極線係形成在基板中，且使本體與基板電性隔離，且本體具有第一摻雜類型，源極線具有第二摻雜類型，及基板具 有第一摻雜類型。第一摻雜類型為p型及第二摻雜類型為n型。此外，至少兩個群組的每一個群組可包括NAND記憶格串的至少兩個NAND記憶體區塊。

在實施例中，選擇裝置對應於形成在基板中之至少兩個群組的每一個群組，源極線係形成為在基板之上的導線，且對應至少兩個群組之第一個群組的第一選擇裝置與對應於至少兩個群組之第二個群組的第二選擇裝置在基板可彼此毗鄰地形成，且共用到達總體位元線的單個接點。在第一態樣的實施例中，對應於至少兩個群組之每一個群組的選擇裝置可包括藉由局部位元線選擇信號致能的通過電晶體，且非揮發性記憶體可進一步包括列解碼電路，被組構成於抹除操作中提供對應於每一個通過電晶體的局部位元線選擇信號，用以斷開局部位元線與總體位元線的所有連接。

在配合附圖閱讀了以下對特定實施例的描述之後，熟悉一般技術之人士將可明瞭本發明的其它態樣與特徵。

2‧‧‧快閃記憶體

4‧‧‧控制電路

6‧‧‧輸入/輸出緩衝器區塊

8‧‧‧控制緩衝器區塊

10‧‧‧位址暫存器

12‧‧‧資料暫存器

14‧‧‧命令暫存器

16‧‧‧記憶體陣列

18‧‧‧感測放大器電路

20‧‧‧列位址解碼器

22‧‧‧列位址緩衝器

30‧‧‧快閃記憶體晶片

32‧‧‧記憶體陣列

34‧‧‧記憶體陣列

36‧‧‧列解碼器

38‧‧‧頁緩衝器

40‧‧‧頁緩衝器

42‧‧‧邏輯區塊

44‧‧‧充電泵

50‧‧‧NAND記憶格串

52‧‧‧串選擇裝置

54‧‧‧快閃記憶體格

56‧‧‧源極線選擇裝置

58‧‧‧記憶體區塊

BL‧‧‧位元線

WL‧‧‧字線

SSL‧‧‧串選擇線

GSL‧‧‧源極選擇線

CSL‧‧‧公用源極線

60‧‧‧記憶體區塊

62‧‧‧n型井

64‧‧‧p型井

65‧‧‧p型基板

66‧‧‧多晶矽的字線

68‧‧‧多晶矽的浮閘

70‧‧‧薄閘極氧化物

72‧‧‧n型擴散區

74‧‧‧多晶矽閘極

76‧‧‧厚閘極氧化物

78‧‧‧n型擴散區

80‧‧‧多晶矽閘極

82‧‧‧厚閘極氧化物

84‧‧‧n型擴散區

86‧‧‧位元線

90‧‧‧袋形井

92‧‧‧接點區域

100‧‧‧袋形井

102‧‧‧袋形井

104‧‧‧P+接點區

106‧‧‧P+接點區

L_EL‧‧‧本地抹除線

120‧‧‧閘極

122‧‧‧本體

124‧‧‧p型井

126‧‧‧n+型擴散層

128‧‧‧閘極間的間隔

130‧‧‧閘極介電質

132‧‧‧n+型擴散層

134‧‧‧位元線

136‧‧‧n+擴散區

140‧‧‧閘極

142‧‧‧記憶格本體

144‧‧‧閘極介電質

146‧‧‧絕緣介電質

148‧‧‧位元線

150‧‧‧源極線

152‧‧‧n+擴散層

154‧‧‧n+擴散層

156‧‧‧金屬接點

180‧‧‧記憶體區塊

182‧‧‧記憶體區塊

184‧‧‧記憶體區塊

186‧‧‧源極線

188‧‧‧源極線

190‧‧‧源極線

200‧‧‧位元線接點

202‧‧‧位元線接點

300‧‧‧記憶體區塊

302‧‧‧超級區塊

304‧‧‧超級區塊

306‧‧‧超級區塊

308‧‧‧NAND記憶格串

310‧‧‧超級串

312‧‧‧本地位元線

314‧‧‧總體位元線

316‧‧‧總體位元線

318‧‧‧感測放大器/頁緩衝器電路

320‧‧‧選擇裝置

322‧‧‧區塊解碼器

324‧‧‧高電壓位準移位器

326‧‧‧電壓控制電路

328‧‧‧抹除電壓解碼器

330‧‧‧抹除電壓線

332‧‧‧抹除電壓線

334‧‧‧抹除電壓線

336‧‧‧源極線解碼器

SL‧‧‧源極線

350‧‧‧基板

352‧‧‧n型井

354‧‧‧n型井

356‧‧‧袋形p井

357‧‧‧袋形p井

358‧‧‧NAND記憶格串

362‧‧‧第一本地位元線

364‧‧‧接觸柱塞

366‧‧‧第二本地位元線

368‧‧‧接觸柱塞

370‧‧‧選擇裝置

371‧‧‧第一n擴散區

372‧‧‧接觸柱塞

373‧‧‧第二n擴散區

374‧‧‧總體位元線

376‧‧‧接觸柱塞

380‧‧‧基板

382‧‧‧n型井

383‧‧‧n+擴散源極線

384‧‧‧n型井

385‧‧‧n+擴散源極線

386‧‧‧袋形p井

387‧‧‧袋形p井

388‧‧‧第一本地位元線

390‧‧‧第二本地位元線

392‧‧‧選擇裝置

394‧‧‧接觸柱塞

396‧‧‧總體位元線

398‧‧‧接觸柱塞

400‧‧‧超級區塊

402‧‧‧袋形井

404‧‧‧袋形井

406‧‧‧袋形井

408‧‧‧接點

410‧‧‧接點

412‧‧‧接點

414‧‧‧袋形井

416‧‧‧選擇裝置

470‧‧‧記憶體區塊

472‧‧‧記憶體區塊

474‧‧‧記憶體區塊

476‧‧‧源極線

500‧‧‧基板

502‧‧‧管式NAND記憶格串

504‧‧‧管式NAND記憶格串

506‧‧‧管式NAND記憶格串

508‧‧‧管式NAND記憶格串

510‧‧‧源極線

512‧‧‧第一本地位元線

514‧‧‧源極線

516‧‧‧第二本地位元線

518‧‧‧選擇裝置

520‧‧‧接觸柱塞

522‧‧‧總體位元線

524‧‧‧接觸柱塞

550‧‧‧選擇裝置

552‧‧‧n擴散區

554‧‧‧接觸柱塞

以上參考附圖描述了僅做為實例之本發明的實施例。

圖1A係快閃記憶體裝置的方塊圖；圖1B係快閃記憶體裝置的平面布置布局；圖2係電路概示圖，顯示圖1B之快閃記憶體裝置之一個記憶體陣列中兩記憶體區塊的電路細節；圖3係平面類型之NAND記憶格串的剖面視圖； 圖4係圖2之記憶體區塊形成在同一井內的電路概示圖；圖5係圖2之記憶體區塊形成在各自井內的電路概示圖；圖6A係垂直通道式NAND記憶格串的剖面視圖；圖6B顯示圖6A之垂直通道式NAND記憶格串的等效電路概示圖；圖7A係另一垂直通道式NAND記憶格串的剖面視圖；圖7B顯示圖7A之垂直通道式NAND記憶格串的等效電路概示圖；圖8係彎管NAND記憶格串的剖面視圖；圖9之NAND記憶格串的電路概示圖顯示電流洩漏到位元線內；圖10A說明平面NAND記憶格串連接到位元線；圖10B說明三維(3D)NAND記憶格串連接到位元線；圖11係按照本發明之實施例，具有階層式位元線結構之非揮發性記憶體陣列的方塊圖；圖12A係按照本發明之實施例，具有階層式位元線結構之非揮發性記憶體陣列的方塊圖；圖12B係按照本發明之另一實施例，具有階層式位元線結構之非揮發性記憶體陣列的方塊圖；圖13係按照本發明之實施例，平面式NAND記憶格 串記憶體陣列之部分的剖面視圖，具有形成在獨立之袋形井中的選擇裝置；圖14A係按照本發明之實施例，3D堆疊式NAND記憶格串記憶體陣列之部分的剖面視圖，具有形成在獨立之袋形井中的選擇裝置；圖14B係按照本發明之另一實施例，具有選擇裝置之3D堆疊式NAND記憶格串記憶體陣列之部分的剖面視圖；圖15係按照本發明之實施例，具有各自可抹除之記憶體區塊之超級區塊的電路概示圖；圖16係按照本發明之另一實施例，具有各自可抹除之記憶體區塊之超級區塊的電路概示圖；圖17係按照本發明之另一實施例，具有各自可抹除之記憶體區塊之超級區塊的電路概示圖；圖18係按照本發明之實施例，具有形成在基板中之選擇裝置之3D堆疊式NAND記憶格串記憶體陣列之部分的剖面視圖；以及圖19係按照本發明之另一實施例，具有形成在基板中之選擇裝置之3D堆疊式NAND記憶格串記憶體陣列之部分的剖面視圖。

圖1A為快閃記憶體裝置的一般方塊圖，其可結合本發明的實施例。快閃記憶體2包括習知的輸入與輸出緩衝 器電路，諸如輸入/輸出(I/O)緩衝器區塊6及控制緩衝器區塊8，用以接收外部的控制與資料輸入信號，並提供資料輸出信號。控制緩衝器區塊8接收諸如CE#與WE#之控制信號，其可包括其它基本邏輯電路，例如用以實施與資料輸入及緩衝相關之控制的基本功能。快閃記憶體2包括控制電路4，用以控制快閃電路之各種高階功能，例如，諸如讀取、編程及抹除操作、位址暫存器10用以儲存位址資訊、資料暫存器12用以儲存編程資料資訊、命令暫存器14用以儲存命令資料資訊、高電壓電路用以產生所需的編程及抹除電壓、及核心記憶體電路用以存取記憶體陣列16。記憶體陣列16包括快閃記憶體格，例如，配置成NAND記憶格串。行的NAND記憶格串係耦接於位元線，其被連接到頁緩衝器/感測放大器電路18。感測放大器電路18感測來自記憶格之被選擇頁之讀取的資料，並提供編程資料給記憶格之被選擇的頁。一頁的記憶格指的是連接到相同字線的所有記憶格。驅動字線的為列驅動器/解碼器，如所示的列位址解碼器20及列位址緩衝器22。可以有一或多個階層的解碼階段，列位址緩衝器22可包括區塊解碼邏輯。

控制電路4包括命令解碼器與邏輯(未顯示)用以執行內部的快閃操作，諸如存取、編程及抹除功能。熟悉此方面技術之人士瞭解這些操作係回應儲存在命令暫存器14中的命令資料而被執行，有時結合儲存在各自之位址暫存器10與資料暫存器12中之位址資料與編程資料，視 所要執行的操作而定。命令資料、位址資料及編程資料係由記憶體控制器所發出，並被快閃記憶體2鎖存到對應的暫存器內。所示快閃記憶體2之電路區塊的功能為習知技術。熟悉此方面技術之人士將可瞭解，圖1A中所示的快閃記憶體2代表在很多可能之快閃記憶體架構中之一種可能的架構。在圖1A中，記憶體陣列16、感測放大器電路18、資料暫存器12、列位址解碼器20、及列位址緩衝器22為一個記憶體庫的一部分。

圖1B為習知技術之快閃記憶體裝置的平面配置布局，以顯示由各不同電路區塊所佔據的面積。典型上，圖1A中所示的所有電路方塊都被形成在圖1B之平面配置布局中。在圖1B中，快閃記憶體晶片30為呈長方形形狀的半導體材料，電晶體電路及結構係形成於其上。佔據大部分面積的為兩個記憶體陣列或記憶體區塊32與34，其一般對應於圖1A的記憶體陣列16。雖然本例的快閃記憶體晶片30包括兩個記憶體陣列，但另些設計可包括一個記憶體陣列或多於兩個記憶體陣列。位於記憶體陣列32與34之間的是列解碼器36，其將字線驅動到讀取、編程與抹除操作所需的電壓位準。通常，列解碼器36對應於圖1A的列位址解碼器20與列位址緩衝器22。在圖1B的例中，字線(未顯示)在水平方向延伸。位於記憶體陣列32與34的每一個之下方的是頁緩衝器38與40，其每一個電性連接到位元線(未顯示)，用以提供編程資料及感測讀取的資料。通常，頁緩衝器38與40對應於圖1A之 資料暫存器12與感測放大器18。頁緩衝器38與40經由資料線(未顯示)而接收及提供資料，其被耦接至邏輯區塊42中的輸入與輸出(I/O)電路。邏輯區塊42進一步包括其它的電路，諸如命令解碼器與暫存器。另一個大面積為專用於至少一個充電泵44，其負責產生編程及抹除儲存在第一記憶體陣列32與第二記憶體陣列34之快閃記憶體格中之資料所需的高電壓。現已一般性地描述了快閃記憶體晶片30的元件，但熟悉此方面技術之人士可瞭解，圖1B之每一個輪廓區塊包括快閃記憶體晶片30能正常操作所需的所有電路。

在圖1B所示的例中，快閃記憶體晶片30被設計成非揮發性記憶體格在記憶體陣列32與34中按NAND記憶格串來予以配置。NAND記憶格串被組織成記憶體區塊，諸如區塊〔1〕至區塊〔n〕，其中，n為代表最後一個記憶體區塊之任何非零的整數值。每一個陣列中所選擇的區塊數為快閃記憶體晶片30的設計參數。

圖2描繪圖1B之快閃記憶體晶片30的記憶體陣列例。在圖2所說明的例子中，每一個記憶體陣列中具有兩個記憶體區塊。在圖2中，以虛線框50畫出一個NAND記憶格串的輪廓，其包括串聯於位元線BL1與共用源極線CSL之間的串選擇裝置52、快閃記憶體格54、及源極線選擇裝置56。每一個NAND記憶格串可有“i”個快閃記憶體格54，其中，“i”係指示記憶格串之最後一條字線的非零整數值。因此，字線WL1至WLi係電性地耦接至對 應之快閃記憶體格54的閘極，其中，“i”為代表串之最後一條字線的非零整數值。串選擇線(SSL)與源極選擇線(GSL)分別被電性地耦接至選擇裝置52與56。在本例中，NAND記憶格串50之所有的電晶體皆為n通道裝置。

記憶體區塊58例如與圖1B之記憶體區塊〔1〕相同，其包括連接到相同字線、串選擇線、與源極選擇線之具有選擇裝置與快閃記憶格的所有NAND記憶格串。記憶體區塊58的寬度由位元線的數量所設定，在圖2的情況中為“j”條位元線，其中，“j”為代表記憶體陣列之最後一條位元線的非零整數值。記憶體區塊60包括連接到位元線BL1至BLj的另些NAND記憶格串。電性地連接到位元線與NAND記憶格串的稱為行。

圖1B之快閃記憶體晶片30的所有電路，包括圖2中所示的NAND記憶格串，都是使用眾所熟知的半導體製程所形成。在此等製程中，相同類型之電晶體被群組在一起，且係形成在它們自已的井中。例如，n型電晶體係形成在p型井中，而p型電晶體係形成在n型井中。在某些情況中僅使用單個井，而其類型則視基板的類型而定。在絕大多數的NAND快閃記憶體裝置中，記憶體陣列之記憶體區塊的所有NAND記憶格串都被形成在一個井中。

圖3為NAND記憶格串50的剖面圖，特別是具有圖2中所示等效電路圖之平面類型的NAND記憶格串。每一個快閃記憶體格包括多晶矽的字線66及多晶矽的浮閘 68，其中，浮閘68係形成在薄閘極氧化物70上方。n型擴散區72係形成在薄閘極氧化物70兩側的p型井64中。p型井64係形成在n型井62中，而n型井本身係形成在p型基板65內。源極線選擇裝置56包括形成在厚閘極氧化物76上方的多晶矽閘極74，及n型擴散區78做為共用源極線CSL。在記憶體區塊中，擴散區78為所有的NAND記憶格串所共用，如圖2中之說明。串選擇裝置52包括形成在厚閘極氧化物82上方的多晶矽閘極80，及與位元線86電性連接的n型擴散區84。

如習知技術，NAND快閃記憶體裝置係區塊可抹除的，意指各個記憶體區塊可根據區塊位址或其它的選擇信號經由福勒-諾德漢穿隧機制(Fowler-Nordheim(F-N)tunneling)而被選擇性地抹除。為了抹除諸如圖2之記憶體區塊58的記憶體區塊，將被選之記憶體區塊的字線偏壓到到0伏，SSL與GSL浮動，以及將形成在基板65內的n井62與p井64偏壓到Verase。Verase為由充電泵所產生的高電壓，且在例示的快閃記憶體裝置中大約為20伏。由於在抹除操作期間SSL與GSL被浮動，當Verase被施加到n井62與p井64時，由於井與SSL及GSL之間的電容耦合，SSL與GSL被自升壓。視電容耦合比而定，SSL與GSL可被升壓到大約Verase的80%至90%。在抹除操作期間，CSL與所有的位元線都被浮動，且最終自升壓到大約Verase-0.6V。熟悉此方面技術之人士可瞭解，正向偏壓p-n接面電壓降跨於p井64到n型擴散區 74與84。在這些抹除偏壓的條件下，陷在快閃記憶格之浮閘中的電子(電荷)被均勻地放射到基板。在本例中，被抹除之快閃記憶格的臨界電壓(Vth)變為負，意指被抹除的記憶格將以0伏的閘極偏壓被打開。

由於未被選擇到之記憶體區塊與被選擇記憶體區塊位於相同的p井64中，因此，必須抑制這些未被選擇的記憶體區塊被抹除。美國專利No.5,473,563中所描述的自升壓抹除抑制架構被廣泛地使用於NAND快閃記憶體裝置，用以防止未被選擇到之記憶體區塊的抹除。使用自升壓抹除抑制架構來防止未被選擇到之記憶體區塊的抹除，未被選擇到之記憶體區塊中的所有字線都被浮動。因此，當p井64上升到Verase時，未被選擇到之記憶體區塊中之浮動的字線藉由p井64與字線之間的電容耦合而升壓到大約Verase的90%。須瞭解，浮動之字線上最終的升壓位準係決定於基板與字線之間的耦合比。未被選擇到之記憶體區塊中之字線上升的電壓有效地降低了p井64與字線之間的電場，藉以使儲存在其中之資料被抹除的意外減至最小。

圖4為圖2之形成在同一個p井中之記憶體區塊的電路概圖，以便於瞭解如何抑制未被選擇到之記憶體區塊被抹除，該p井也稱為袋形井90。圖4的例子僅顯示兩個記憶體區塊58與60，但熟悉此方面技術之人士應瞭解，在袋形井90的周界中可包括任何數量的記憶體區塊。圖4中亦顯示用以接收抹除電壓Verase的接點區域92。在 表1所顯示的偏壓條件之下，被選擇到之記憶體區塊58的記憶格被抹除，而未被選擇到之記憶體區塊60的記憶格被抑制。雖然未被選擇到之記憶體區塊60係形成在與那些被選擇到之記憶體區塊58相同的袋形井90中，但由於與基板的電容耦合，它們的字線被升壓到接近Verase而抑制了被抹除。

針對前文所點出之問題的解決方案是將至少一個記憶體區塊形成在不同的袋形井中的方式來製造非揮發性記憶體裝置。例如，每一個袋形井可包括裝置井，記憶體區塊的NAND記憶格串即形成於其內，以及用以使基板與裝置井隔離的隔離井。因此，至少一個記憶體區塊與另一記憶體區塊電性隔離。於抹除操作期間，至少一個袋形井被選擇性地耦接於抹除電壓，俾禁止未被選擇的袋形井接收到抹除電壓，藉以使未被選擇到之袋形井中的抹除干擾減至 最小。由於每一個袋形井的面積比包括所有記憶體庫的單個袋形井小，因此，每一個袋形井的電容也小。這導致數個優點，諸如較高的抹除速度或小尺寸的充電泵。共同擁有的美國專利公告20110170352描述此將記憶格陣列分割成多個袋形井的技術，每一個袋形井包括至少一個記憶體區塊及接收抹除電壓。

圖5顯示圖2之每一個記憶體區塊，其係形成在各自的袋形井中，袋形井內形成有專用的抹除電壓連接。在圖5中，記憶體區塊58的NAND記憶格串50係形成在以方框100所定輪廓的袋形井中，而記憶體區塊60的NAND記憶格串50係形成在以方框102所定輪廓的袋形井中。袋形井100與102彼此電性隔離。假設本例的袋形井是袋形P井，則形成P+區域104做為用以連接到局部抹除線L_EL2的接點區，其提供抹除電壓給記憶體區塊58。同樣地，形成P+區域106用以連接到不同的局部抹除線L_EL1，其提供抹除電壓給記憶體區塊60。局部抹除線L_EL1與L_EL2根據區塊位址而被選擇性地施加於它們各自的記憶體區塊，但此兩者皆載有相同的抹除電壓V_ERASE，藉以允許個別的記憶體區塊被抹除。可調整每一個袋形井100與102的大小以包括多於一個的記憶體區塊。

圖3、圖4、及圖5中所示的NAND記憶格串為平面NAND記憶格串，其係製造在記憶體裝置的半導體基板中。換言之，記憶格在基板中係沿著平面的x軸與y軸來 予以配置。為了提高記憶體陣列的整體密度，NAND記憶格可按三維(3D)來予以形成。更明確地說，除了在x-y平面中配置之外，NAND記憶格還在z方向上堆疊。

第一類型的3D堆疊NAND記憶格串為垂直通道式NAND記憶格串。圖6A為垂直通道式NAND記憶格串的剖面視圖，其中，NAND記憶格的閘極120、SSL、與GSL電晶體垂直包繞於本體122排列，因此而形成環繞式閘極結構。在指定的例及全文的描述中，假設NAND記憶格電晶體係由p型(或未摻雜)基板上的n通道電晶體所組成。不過，NAND記憶格可以是形成在n型基板上的p通道電晶體。在圖6A的本例中，本體為p型，且藉由n+型擴散層126而與p型記憶格基板或p型井124隔離，而該層形成記憶格串的源極線(SL)。記憶格之抹除係藉由在適當的抹除電壓位準偏壓源極線(SL)通過閘極誘發汲極洩漏(GIDL)電流而將電洞注入本體122所達成。GIDL機制為習知技術。閘極120之間的間隔128被填以介電材料。一種類型的閘極介電質130係形成在閘極120與本體122之間。另一種n+擴散層132係形成在本體122的頂部，做為與位元線(BL)134的電性接觸。圖6B顯示圖6A所示垂直通道式NAND記憶格串的等效電路概圖。須注意，圖6B中所示的長方形框代表圖6A之被隔離的本體。另者，本體可以是n型。

圖7顯示另一類型之垂直通道式NAND記憶格串的剖面視圖。圖7A的垂直通道式NAND記憶格串與圖6A中 所示者類似，因此，出現於圖7A的參考編號指的是圖6A中相同編號的特徵。圖7A之垂直通道式NAND記憶格串與圖6A之垂直通道式NAND記憶格串的主要差異在於p型本體122係連接到p型記憶格基板或p型井24，其間沒有任何接面。因此，NAND記憶格串在底部具有一開口，在該處，具有相同雜質類型的本體122與基板124彼此電性地連接，連續地通過相同的摻雜類型。在基板124內形成有n+擴散區136，其功能係做為垂直通道式NAND記憶格串的源極線SL。由於垂直通道式NAND記憶格串的本體122電性地連接到基板124，因此，抹除係藉由與先前解釋圖5之NAND記憶格串相同的方法來予以完成。須注意，抹除電壓可被施加於基板124的多個接觸點以分配該抹除電壓。因此，圖7A的垂直通道式NAND記憶格串可簡單地藉由將基板124偏壓到抹除電壓Verase而被抹除。圖7B顯示圖7A之垂直通道式NAND記憶格串的等效電路概示圖。

第二類型的3D堆疊或NAND記憶格串為圖8之剖面視圖所示的管式NAND記憶格串。圖8之管式NAND記憶格串包括與圖6A及7A之閘極120類似的閘極140，其經由閘極介電質144包繞本體142。閘極140之間的間隔填以隔離介電質146。管式NAND記憶格串除了串被彎曲成U形而使得串選擇(SSL)電晶體與接地選擇(GSL)電晶體位於記憶格上方接收字線WL0至WL7，以及位元線148與源極線150位於記憶格串之所有電晶體元件上方 之外，其餘與圖6A及7A中所示者類似。在圖8所示的本例中，n+擴散層152將源極線150電性地耦接到GSL電晶體，而n+擴散層152經由金屬接點156而將位元線148電性地耦接到SSL電晶體。管式NAND記憶格串係經由GIDL機制而被抹除。

圖6A、7A、及8為垂直通道式NAND記憶格串的例子，通常，NAND記憶格被配置成使得NAND記憶格串之通道從基板之表面垂直方向延伸。如圖8之例所示，垂直通道可具有與基板表面正交之部分及與基板表面平行之部分。因此，垂直通道式NAND記憶格串可包括至少一部分在與半導體基板之平面正交或實質垂直的方向延伸。

如先前所提，NAND記憶格串的記憶體區塊可被選擇性抹除。對於平面式NAND記憶格串之抹除，可藉由將包含該記憶體區塊的袋形井偏壓到抹除電壓而完成。對於垂直三維NAND記憶格串之抹除，可藉由將連接到記憶體區塊之源極線偏壓到抹除電壓而完成。不過，仍存在的問題是即使當指定之記憶體區塊接收抹除電壓時，所有的位元線仍將被充電到接近抹除電壓Verase之電壓。發生此是因為被正向偏壓的記憶格本體經由從記憶格本體到串選擇電晶體之汲極之被正向偏壓的p-n接面而連接到位元線。由於位元線被連接到所有的記憶體區塊，因此，未被選擇到之記憶體區塊的記憶格本體有被充電的可能。

圖9之電路概示圖說明此效果的例子，圖中顯示的垂直通道式NAND記憶格串的記憶體區塊與圖6A所示者類 似。假設此例的抹除電壓係由源極線SL所供應，且記憶格本體係經由GIDL電流而被充電。在本例中進一步假設源極線被解碼，諸如在抹除操作期間，抹除電壓僅提供給被選擇的區塊。因此，偏壓條件如以下的表2所示。

圖9顯示3個記憶體區塊180、182、及184，每一個記憶體區塊都具有前述的垂直通道式NAND記憶格串。如圖9中所示，記憶體區塊中同行的垂直通道式NAND記憶格串係連接到相同的位元線，且相同記憶體區塊之垂直通道式NAND記憶格串被連接到相同的源極線，諸如源極線186、188、及190。在本例中，記憶體區塊182為被選擇要抹除的區塊，因此，列信號被偏壓，如表2之“被選擇到之區塊”行中所示。因此，記憶體區塊180及184為未被選擇到的區塊，且因此具有如表2之“未被選擇到之區塊”行中所示的列信號偏壓。當SL 188被偏壓到Verase時，垂直通道式NAND記憶格串的記憶格本體由於GIDL 電流而被充電。因此，記憶體區塊182的記憶格被抹除。不過，GIDL電流被傳遞進入位元線BL1與BL2到BLj，如箭頭192所示。於是，經由位元線BL1與BL2到BLj，未被選擇到之記憶體區塊180與184之垂直通道式NAND記憶格串的記憶格本體有被這些位元線充電的可能。因此，由於電流被分配到記憶體陣列的其它部分，因此，記憶體裝置的耗電量增加。

如果圖9之記憶體區塊使用圖7A的垂直通道式NAND記憶格串或圖3的平面式NAND記憶格串則會發生類似的問題。接下來將參考圖8之管式NAND記憶格串簡單討論如果圖9之記憶體區塊使用圖8之管式NAND記憶格串的類似影響。

在本例中假設源極線SL被偏壓在抹除電壓Verase，且記憶格本體經由每一個記憶格串之GSL電晶體所產生的GIDL電流充電。如同習知的抹除架構的情況，浮動的位元線經由記憶格本體142與SSL電晶體之汲極間被正向偏壓的p-n接面而被充電。位元線被充電到位元線偏壓到達V(記憶格本體)-V(內建)之點，亦即，一直到記憶格本體與位元線之間的電壓差到達SSL電晶體之p-n接面之內建電位的點。關於此記憶格結構會發生另一不利的影響。當位元線得到高的正向偏壓且SSL電晶體之汲極與未被選擇到之區塊之記憶格本體之間的接面被強力反向偏壓時，如果不要被抹除之記憶格區塊中的串選擇電晶體被關閉，則位元線與這些區塊之記憶格本體之間會發生GIDL 電流。於是，電荷從位元線流到被連接之屬於不要被抹除之未被選擇到之區塊的記憶格本體，最後導致所有記憶格本體的充電。基於此理由，已提出藉著使SSL電晶體留在打開狀態以避免此反向GIDL電流的架構。這些架構更易受害於經由記憶格串之通道從位元線漏電，要在其間做出取捨。

由於產生電子-電洞對的效率低且因而產生的GIDL電流量少，因此，依靠經由GIDL對記憶格本體充電的抹除架構特別易受害於從被正向充電之記憶格本體之任何種類的漏電。記憶格串的GIDL電流僅比記憶格串沒有GIDL之正常關閉情況下大3個數量級(或更少)。此表示，所描述的漏電情節可完全抵消掉所想要的省電效果，且導致對記憶格本體充電所需的時間明顯增加，或甚至完全劣化了記憶格本體的抹除偏壓。

位元線漏電是另一問題，其在由垂直通道式NAND記憶格串所構成的記憶體區塊中更為普遍。圖10A說明平面式NAND記憶格串經由位元線接點200而被連接到位元線。圖10B說明管式NAND記憶格串連接到位元線。假設使用相同的技術節點來製造圖10A與10B的NAND記憶格串，其可看出圖10B中每條位元線具有更大量的NAND記憶格串與對應的位元線接點202。由於垂直堆疊式的每條位元線具有比平面式NAND記憶格串為數更多的串與位元線接點，因此，在讀取操作期間，具有垂直堆疊之記憶格的NAND快閃記憶體通常更易受害於位元線的漏 電。為了面對漏電，已提出打開連接到位元線的SSL電晶體，俾使未被選擇到之NAND記憶格串不會發生從位元線到記憶格本體的反向GIDL電流。不過，如前之陳述，在整個陣列中仍可能發生從充電之位元線經由NAND記憶格串的通道漏電。最差情況是未被選擇到之串的記憶格全在被抹除的狀態(開狀態)，依靠GSL電晶體來防止從位元線經由NAND記憶格串的漏電。

按照本發明之實施例，在抹除操作期間由於未被選擇到之記憶格本體之充電所導致的電力浪費問題以及在讀取操作期間的電流洩漏，係藉由記憶體陣列之階層式位元線配置來予以解決。一般言之，按照本發明之實施例，提供具有階層式位元線結構的非揮發性記憶體裝置，以防止施加於記憶體陣列之某記憶格群組的抹除電壓洩漏到不需要抹除的其它群組。局部位元線耦接至每一個記憶格群組的記憶格。在讀取操作期間，被選擇到之群組的每一個局部位元線可選擇性地連接到總體位元線，且於抹除操作期間，當為了抹除一或多個記憶體區塊而選擇了指定的群組時，可斷開局部位元線與總體位元線之所有連接。用以將指定之記憶格群組的每一個位元線電性連接到總體位元線的選擇裝置具有與該些記憶格之本體電性隔離的裝置本體。

圖11為按照本發明之實施例，具有階層式位元線結構之非揮發性記憶體陣列的方塊圖。按照本實施例，選擇裝置提供指定之記憶格群組的每一個位元線到總體位元線 的電性連接，其中，選擇裝置具有與該些記憶格之本體電性隔離的裝置本體。記憶體陣列包括由複數個記憶體區塊(未顯示)所組織成的群組，稱為超級區塊，諸如超級區塊302、304、與306。如稍後所示，每一個超級區塊包括預定數量的記憶體區塊，且每一個記憶體區塊包括例如諸如先前圖5、6、7A、及8所顯示那些NAND記憶格串。每一個超級區塊中之行的NAND記憶格串被連接到各自的局部位元線312，其中的一條係註記在超級區塊306中。行之所有的局部位元線被選擇性地耦接到總體位元線。在圖11中顯示第一條總體位元線314與最後一條總體位元線316。每一個條總體位元線被連接到感測放大器/頁緩衝器電路318用以感測資料及提供編程資料。行的每一個條局部位元線經由選擇裝置320被選擇性地耦接至各自的總體位元線，本例中所顯示的選擇裝置為n通道電晶體。大多數的前述元件在圖11中至少被註記一次，以便不致模糊了圖式的特徵。

區塊解碼器322接收列位址資訊(未顯示)，並將其解碼以提供局部位元線選擇信號，用以控制對應之超級區塊的每一個組選擇裝置320。例如，連接到第一個超級區塊302之局部位元線312的選擇裝置320全部接收局部位元線選擇信號S_LBL0，而連接到最後一個超級區塊306之局部位元線312的選擇裝置320全部接收局部位元線選擇信號S_LBLp，其中，p為代表記憶體陣列之最後一個超級區塊的任何非零整數值。在本實施例中，每一個局部 位元線選擇信號之活化，係根據區塊解碼器322所接收之記憶體區塊位址之較高階位元的解碼。因此，區塊解碼器322被組構成在讀取操作期間致能單一個局部位元線選擇信號，且被組構成在抹除操作期間去能所有的局部位元線選擇信號，如稍後進一步詳細的討論。

區塊解碼器322除了提供局部位元線選擇信號之外，還提供解碼自記憶體區塊位址的區塊信號。第一個區塊信號BS0係顯示在圖11的底部，而最後一個區塊信號BSn係顯示在圖11的頂部。區塊選擇信號係用來選擇要接收用於記憶體操作之列信號的特定記憶體區塊(未顯示)。每一個區塊選擇信號被各自的高電壓位準移位器324所接收，用以致能總體列信號前往被選擇到之記憶體區塊之通道以做為局部列信號。總體列信號可包括總體字線GWL、串選擇線GSSL、及源極選擇線GGSL。局部列信號被提供給NAND記憶格串的每一個記憶體區塊，且可包括局部字線WL、局部串選擇線SSL、及局部源極選擇線GSL。

在圖11的本例中，電壓控制電路326係顯示在超級區塊302、304、與306之對側，但可與區塊解碼器322相整合。電壓控制電路326提供至少一個抹除電壓給每一個記憶體區塊群組，例如，諸如超級區塊302、304、與306。抹除電壓被選擇性地提供給每一個超級區塊用以抹除所選擇之超級區塊的至少一個記憶體區塊。例如，電壓控制電路326可提供抹除電壓給超級區塊304用以抹除其 中被選擇到之區塊。與區塊解碼器322所使用之相同的記憶體區塊位址較高階位元可供電壓控制電路326使用，用以選擇性地對指定的超級區塊施加抹除電壓，且在某些實施例中，用以選擇性地對所選擇之超級區塊內的特定記憶體區塊施加抹除電壓。如何使用抹除電壓來抹除NAND記憶格串的例子已在關於圖5、6、7A、及8的NAND記憶格串的前文中討論過。

現按照圖11之實施例的一般抹除操作。連接到相同局部位元線312的記憶體區塊具有記憶格本體，其與將那些局部位元線312連接到總體位元線314之選擇裝置320的本體電性隔離。在抹除操作期間，所有的選擇裝置320都被關閉。如果被選擇到之記憶體區塊的SL或袋形井被偏壓到用以抹除區塊內之記憶格的抹除電壓，由於先前討論的洩漏機制，局部位元線會被充電。不過，由於所形成的選擇裝置320使得它們的本體與接受抹除電壓的記憶格本體電性隔離，因此，被偏壓到抹除電壓的任何源極線SL或袋形井不會影響到選擇裝置之本體。由於總體位元線與包括了連接到要被抹除之記憶體區塊之被充電的局部位元線的所有局部位元線電性隔離，因此，在抹除操作期間，防止了不要接受抹除電壓之剩餘未被選擇的超級區塊無意地接受了抹除電壓。因此，每當希望NAND記憶格串308與總體位元線314之間沒有電流流動時，由於選擇裝置320斷開總體位元線314與NAND記憶格串308之間的電流路徑，因此，總體位元線314不會被充電。此藉由以 局部位元線選擇信號關閉選擇裝置320來予以達成。

圖12A顯示圖11的非揮發性記憶體陣列係由圖5之平面式NAND記憶格串或圖7A之垂直通道式NAND記憶格串所組成。另者，記憶格之抹除係藉由將其記憶格本體偏壓到抹除電壓的任何NAND記憶格串都可用於本實施例。在圖12A中所出現之特徵與圖11中相同者註記以相同的參考編號。如同圖11，圖12A為具有階層式位元線結構之非揮發性記憶體陣列的方塊圖，其中，用以將指定之記憶格群組的每一個條位元線電性連接到總體位元線的選擇裝置具有與那些記憶格之本體電性隔離的裝置本體。圖12A的每一個超級區塊302、304、與306，係以NAND記憶格串及它們的某些互連細節來予以顯示。為了簡化，NAND記憶格串308係以長方形來予以描繪，且不顯示個別的記憶格電晶體與選擇電晶體。超級區塊中的每一個行NAND記憶格串308稱為超級串310，其中之一係註記在超級區塊306內。每一個超級串被連接到各的局部位元線312，其中之一係註記在超級區塊306內。每一個超級區塊的NAND記憶格串具有連接到VSS的源極線SL。

超級串310係配置在行中，且行之所有的局部位元線都選擇性地耦接至總體位元線。每一個條總體位元線都被連接至感測放大器/頁緩衝器電路318用以感測資料及提供編程資料。行的每一個條局部位元線經由選擇裝置320而被選擇性地耦接到各自的總體位元線，本例中所示的選擇裝置為n通道電晶體。上述大部分的元件在圖12A中都 被註記了一次，以不致於模糊了本圖式的特徵。

在圖12A的本實施例中，圖11的電壓控制電路326具體化為抹除電壓解碼器328。包括抹除電壓解碼器328用於被組構成平面式或垂直通道式NAND記憶格串，或其中記憶格本體要被偏壓到抹除電壓以抹除記憶格之其它NAND記憶格串的NAND記憶格串308。因此，每一個超級區塊的記憶體區塊300可全部被形成在一個袋形井內，與其內形成有另一超級區塊之記憶體區塊的袋形井隔離。因此，抹除電壓解碼器328包括抹除電壓線330、332、及334，每一個條連接到一個超級區塊的袋形井用以選擇性地應用抹除電壓。更特定地說，在抹除操作期間，抹除電壓解碼器328將其中一條抹除電壓線330、332、及334驅動到抹除電壓。在讀取或編程操作中，抹除電壓解碼器328將所有的抹除電壓線330、332、及334驅動到VSS。在目前所示的例中，一條抹除電壓線係連接到對應的超級區塊袋形井，抹除電壓解碼器可包括用來解碼記憶體區塊位址之較高階位元的解碼邏輯，用以選擇哪一條抹除電壓線要被抹除電壓來驅動。圖12A中所示的每一個條抹除電壓線可代表一組的抹除電壓線，每一個條連接到超級區塊之袋形井的不同區域以分配抹除電壓之應用。

在另一結構中，超級區塊的每一個記憶體區塊300可被形成在其自已的袋形井內。因此，諸如抹除電壓線330的每一個條抹除電壓線可由個別的抹除電壓子線來予以組成，每一個條子線被連接到各自的記憶體區塊袋形井。每 一個條抹除電壓子線可在區塊位址位準被解碼，供抹除電壓僅選擇性地應用於被選擇到之記憶體區塊的袋形井。

如圖11的實施例，圖12A中連接到同一局部位元線312的記憶體區塊具有與將那些局部位元線312連接到總體位元線314之選擇裝置320的本體電性隔離的記憶格本體。在抹除操作期間，所有選擇裝置320被關閉。如果所選擇之記憶體區塊的袋形井被偏壓到用以抹除其內記憶格的抹除電壓，則由於先前討論的洩漏機制，局部位元線會充電。不過，由於所形成的選擇裝置使得它們的本體與接受抹除電壓的記憶格本體電性地隔離，任何被偏壓到抹除電壓的袋形井將不會影響選擇裝置的本體。由於選擇裝置320斷開總體位元線314與NAND記憶格串308之間的電流路徑，因此，總體位元線314不會充電。由於總體位元線與包括了連接到要被抹除之記憶體區塊之已被充電的局部位元線的所有局部位元線電性隔離，因此，在抹除操作期間，防止了不要接受抹除電壓之剩餘未被選擇的超級區塊無意地接受了抹除電壓。

因此，藉由使用圖12A之記憶體陣列的實施例，相較於位元線連接到記憶體陣列之所有記憶體區塊的習知記憶體陣列結構，對具有要被抹除之記憶體區塊之超級區塊之袋形p井或p井充電的時間縮短，這是因為到總體位元線及其它超級區塊局部位元線與袋形井之電流沒有洩漏的路徑。此表示，相較於同尺寸但位元線橫跨所有記憶體區塊共用的記憶體陣列，實現了低耗電與更快速的充電時間。 另者，在不需要高速抹除的應用中，可使用較小的高電壓泵來產生抹除電壓，以進一步減少電力消耗。

圖12B顯示圖11的非揮發性記憶體陣列係由圖6A或圖8的垂直通道式NAND記憶格串所組成。另者，係經由GIDL電流來抹除其中之記憶格的任何NAND記憶格串都可用於本實施例。在圖12B中所出現與圖11及12A中之特徵相同者註記以相同的參考編號。須注意，圖12B之NAND記憶格串的記憶體區塊並不一定要被形成在它們自已的袋形井中，只要它們的記憶格本體與基板電性隔離，且因此與選擇裝置320的本體電性隔離。如同圖12A，圖12B為具有階層式位元線結構之非揮發性記憶體陣列的方塊圖，其中，用以將指定之記憶格群組的每一個條位元線電性連接到總體位元線的選擇裝置，具有與那些記憶格之本體電性隔離的裝置本體。再次為了簡化，NAND記憶格串308係以長方形來予以描繪，且不顯示個別的記憶格電晶體與選擇電晶體。在圖12B的實施例中，每一個記憶體區塊300的NAND記憶格串連接到各自的源極線，且圖11的電壓控制電路326具體化為源極線解碼器336。由於以抹除電壓位準來偏壓NAND記憶格串的源極線，因此，包括源極線解碼器336之NAND記憶格串308的抹除機制係根據GIDL電流。顯示在圖12B之底部的第一條源極線SL0係用於一記憶體區塊300，顯示在圖12B之頂部的最後一條源極線SLn係用於另一記憶體區塊300。源極線解碼器336可解碼記憶體區塊位址以活化其中任何一條源極 線。因此，在抹除操作期間，源極線解碼器336可選擇性地將每一個記憶體區塊300的源極線驅動到抹除電壓。

在圖12B的實施例中，連接到相同局部位元線312的記憶體區塊具有與將那些局部位元線312連接到總體位元線314之選擇裝置320之本體電性隔離的記憶格本體。在抹除操作期間，所有選擇裝置320被關閉。如果被選擇到之記憶體區塊的SL被偏壓到抹除電壓以便抹除其中的記憶格，由於先前討論的洩漏機制，局部位元線會被充電。不過，由於所形成的選擇裝置使得它們的本體與受到抹除電壓的記憶格本體電性隔離，因此，被偏壓到抹除電壓的任何源極線SL對選擇裝置的本體不會有影響。由於選擇裝置320斷開了局部位元線314與NAND記憶格串308之間的電流路徑，因此，總體位元線314不會被充電。

因此，藉由使用圖12B的記憶體陣列實施例，相較於位元線連接到記憶體陣列之所有記憶體區塊的習知記憶體陣列結構，藉由GIDL電流將NAND記憶格串之記憶格本體充電到可抹除的時間會縮短。由於GIDL電流很低，因此，往記憶體陣列之其它部分的任何洩漏，諸如洩漏到未被選擇到之記憶體區塊的位元線，都將拉長被選擇到之記憶格本體的充電時間。由於本實施例中沒有往總體位元線及其它超級區塊局部位元線的漏電路徑，相較於大小相同但位元線橫跨所有記憶體區塊共用的記憶體陣列，可實現較低的電力消耗與更快速的充電時間。另者，在不需要高速抹除的應用中，可使用尺寸更小的高電壓泵來產生抹除 電壓，以進一步減少電力消耗。圖13為部分記憶體陣列的剖面視圖，以便於瞭解本發明的實施例。更明確地說，圖13為形成在半導體記憶體之基板中之平面式NAND記憶格串的剖面視圖。基板350可以是p型基板或大的p型井，其內形成有n型井352及354。形成在n井352內的是袋形p井356，且形成在n井354內的是另一袋形p井357。袋形p井356及357彼此電性隔離，且包括平面式NAND記憶格串，僅以參考編號358來註記其中一個NAND記憶格串。在本例中，袋形p井356的NAND記憶格串358可以是一個記憶體區塊群組的一部分，諸如超級區塊，其中，NAND記憶格串358經由接觸柱塞364連接到第一局部位元線362。袋形p井357的NAND記憶格串358可以是第二記憶體區塊群組的一部分，諸如超級區塊，其中，NAND記憶格串358經由接觸柱塞368而被連接到第二局部位元線366。在另一實施例中，基板與井的摻雜類型可相反。

直接形成在p型基板350中的選擇裝置370與袋形p井356及357電性隔離，且在袋形p井356及357的外部。選擇裝置370具有經由接觸柱塞372而被連接到第一局部位元線362的第一n擴散區371，以及經由接觸柱塞376而被連接到總體位元線374的第二n擴散區373。雖然圖13中未顯示，但第二局部位元線366被連接到另一選擇裝置，該選擇裝置也被連接到總體位元線374。當袋形p井356被偏壓到抹除電壓以抹除它的NAND記憶格串 358時，由於選擇裝置370與袋形p井356電性隔離，因此它不會受抹除電壓之影響。且由於它在抹除操作期間關閉，選擇裝置370不會將第一局部位元線362的任何電壓耦接到總體位元線374。在圖13的例中，其假設袋形p井356及357可每一個接收抹除電壓用以抹除形成在其內之一個被選擇的記憶體區塊。如前文之討論，與正被抹除之被選記憶體區塊在同一袋形p井中之剩餘未被選擇的記憶體區塊可具有它們浮動的列信號以防止抹除。

為了便於瞭解本發明的另一實施例，圖14A為部分記憶體陣列的另一剖面視圖，顯示圖7A中所示類型的垂直通道式NAND記憶格串。基板380為p井或p型基板，其內形成有n井382與384。袋形p井386係形成在n井382內，及袋形p井387係形成在n井384內，其中，袋形p井386與387彼此電性隔離，且每一個皆包括垂直通道式NAND記憶格串。在本例中，袋形p井386的垂直通道式NAND記憶格串可以是一記憶體區塊群組的一部分，諸如超級區塊，其中，每一個垂直通道式NAND記憶格串係直接連接到第一局部位元線388。袋形p井387的垂直通道式NAND記憶格串可以是第二記憶體區塊群組的一部分，諸如超級區塊，其中，每一個垂直通道式NAND記憶格串係直接連接到第二局部位元線390。

選擇裝置392係直接形成在p型基板380內，與袋形p井386及387電性隔離。選擇裝置392具有經由接觸柱塞394而被連接到第一局部位元線388的第一n擴散區， 以及經接觸柱塞398而被連接到總體位元線396的第二n擴散區。圖14中雖未顯示，但第二局部位元線390係連接到另一選擇裝置，該選擇裝置也被連接到總體位元線396。當袋形p井386被偏壓到抹除電壓用以抹除它的垂直通道式NAND記憶格串時，由於選擇裝置392與袋形p井386電性隔離，因此它不受抹除電壓的影響。且由在抹除操作期間被關閉，選擇裝置392不會將第一局部位元線388的任何電壓耦接至總體位元線396。在圖14的例中，其假設袋形p井386及387每一個接收抹除電壓用以抹除形成在其內之一個被選擇的記憶體區塊。如前文之討論，在同一袋形p井中之剩餘未被選擇的記憶體區塊可具有它們浮動的列信號以防止抹除。

為了便於瞭解本發明的另一實施例，圖14B為部分記憶體陣列的另一剖面視圖，顯示圖6A中所示類型的垂直通道式NAND記憶格串。圖14B與圖14A類似，且因此相同的特徵係註記以相同的參考編號。在圖14B的實施例中，NAND記憶格串係直接形成在P型基板380中，因此，n井382中不需要有n井382或袋形p井386。在本例中，連接到源極線383的垂直通道式NAND記憶格串(只顯示其一)可以是一記憶體區塊群組的一部分，諸如超級區塊，其中，每一個垂直通道式NAND記憶格串係直接連接到第一局部位元線388。連接到源極線385的垂直通道式NAND記憶格串(只顯示其一)可以是第二記憶體區塊群組的一部分，諸如超級區塊，其中，每一個垂直通 道式NAND記憶格串係直接連接到第二局部位元線390。如前文對於此類型之NAND記憶格串的討論，本體122係藉由n+擴散源極線383及385而與基板380電性隔離。因此，圖14B之垂直通道式NAND記憶格串係與直接形成在基板380內之選擇裝置392的本體電性隔離。

圖15為說明按照本發明之實施例之另一結構的電路概示圖。圖15顯示一個包括3個形成在各自袋形井402、404、及406中之記憶體區塊的超級區塊400。每一個袋形井包括平面式NAND記憶格串，其中，袋形井402包括接收局部抹除電壓L_EL1的接點408，袋形井404包括接收局部抹除電壓L_EL2的接點410，袋形井406包括接收局部抹除電壓L_EL3的接點412。在超級區塊400中之行的所有NAND記憶格串皆被連接到相同的局部位元線。圖15中顯示兩條局部位元線L_BL1與L_BL2。形成在不同袋形井414中的選擇裝置416將局部位元線L_BL1電性地連接到總體位元線G_BL1，及將局部位元線L_BL2電性地連接到總體位元線G_BL2。選擇裝置416係受局部位元線選擇信號S_LBL之控制。在例示的操作中，其假設袋形井406中的記憶體區塊被選擇要被抹除，且L_EL3被偏壓到抹除電壓位準。在記憶格本體被充電到抹除電壓位準之同時，袋形井406的抹除電壓洩漏通過位元線接點並充電局部位元線L_BL1與L_BL2，如箭頭418所示。不過，由於選擇裝置416被關閉，且具有與袋形井406電性隔離的本體，因此，局部位元線L_BL1與L_BL2上的 電壓不會被傳遞到總體位元線G_BL1與G_BL2。

除了記憶體區塊包括諸如圖7A中所示的那些垂直通道式NAND記憶格串之外，圖16為與圖15類似的電路概示圖。相同的特徵係註記以與圖15中所示相同的參考編號。如同圖15中的例示實施例，每一個記憶體區塊係形成在各自的袋形井402、404、及406中，其中，每一個袋形井分別接收局部抹除電壓L_EL1、L_EL2、及L_EL3。在圖16之例示的實施例中，假設形成在袋形井406中的記憶體區塊被選擇要被抹除，因此，L_EL3被驅動到抹除電壓。由於NAND記憶格串的本體係直接連接到袋形井，因此，電流從被抹除電壓偏壓的袋形井406通過垂直通道式NAND記憶格串之本體並進入到局部位元線L_BL1與L_BL2，如箭頭452所示。不過，由於選擇裝置416被關閉，且具有與袋形井406電性隔離的本體，因此，局部位元線L_BL1與L_BL2上的電壓不會被傳遞到總體位元線G_BL1與G_BL2。

除了記憶體區塊包括諸如圖6A中所示的那些垂直通道式NAND記憶格串之外，圖17為與圖15類似的電路概示圖。相同的特徵係註記以與圖15中所示相同的參考編號。超級區塊400包括記憶體區塊470、472、及474。每一個形成在基板上的NAND記憶格串都具有與基板電性隔離的記憶格本體。在圖17之本例示實施例中，假設記憶體區塊474的NAND記憶格串被選擇要被抹除，因此，源極線476被偏壓到抹除電壓位準。記憶格本體中的GIDL 電流洩漏到局部位元線L_BL1與L_BL2中，如箭頭478所示。不過，由於選擇裝置416被關閉，且具有與記憶體區塊470、472、及474之NAND記憶格串的記憶格本體電性隔離的本體，因此，局部位元線L_BL1與L_BL2上的電壓不會被傳遞到總體位元線G_BL1與G_BL2。

在先前圖13至17所示的例示性實施例中，NAND記憶格串在基板中被形成為平面式NAND記憶格串，或是在實質垂直於基板表面之方向延伸的垂直通道式NAND記憶格串。在這些實施例的每一個實施例中，選擇裝置都是被形成在它們自已的袋形井內，以確保與NAND記憶格串的記憶格本體電性隔離。按照圖18中所示的另一實施例，選擇裝置不需要被形成在獨立的袋形井中。

為了便於瞭解本發明之另一實施例，圖18為部分記憶體陣列的剖面視圖，顯示圖8中所示類型的管式NAND記憶格串，其中，NAND串的本體被侷限在管中。在本實施例中，經由垂直通道/平面式選擇閘極架構來實現管式NAND記憶格串之基板與選擇裝置之基板的分離。基板500為袋形p井或p型基板。管式NAND記憶格串502、504、506、及508係形成在基板500的表面之上。在本實施例中，管式NAND記憶格串502與504係連接到相同的源極線510，且可以是一記憶體區塊群組的一部分，諸如超級區塊。管式NAND記憶格串502與504的每一個皆被直接連接到第一局部位元線512。管式NAND記憶格串506及508係連接到不同的源極線514，且可以是第二記 憶體區塊群組的一部分，諸如超級區塊。管式NAND記憶格串506與508每一個皆被直接連接到第二局部位元線516。

選擇裝置518與管式NAND記憶格串502、504、506、及508電性隔離，其具有經由接觸柱塞520而被連接到第一局部位元線512的第一n擴散區，及經由接觸柱塞524而被連接到總體位元線522的第二n擴散區。選擇裝置518係形成在共用晶片基板500上的傳統平面式電晶體，選擇裝置的基板500在空間上及電性上均與被侷限在管狀結構中的管式NAND記憶格串502及504的本體隔離。在圖14中雖未顯示，但第二局部位元線516被連接到另一選擇裝置，其也被連接到總體位元線522。

當源極線510被偏壓到用以抹除其管式NAND記憶格串502及504的抹除電壓時，它們的本體被正向充電，且第一局部位元線512經由SSL電晶體之被正向偏壓的pn接面而被充電，如前文之討論。不過，從第一局部位元線512到總體位元線512的電流路徑被關閉的選擇裝置518所阻斷。由於p井基板500與管式NAND記憶格串502及504的本體電性隔離，因此，p井基板保持未被抹除電壓充電。

在圖3、14、15、16、17、及18之先前顯示的例示實施例中，NAND記憶格串之群組並不限於圖中所示之NAND記憶格串的數量，每一個群組可包括任何數量的NAND記憶格串。例如，超級區塊可包括任何數量之 NAND記憶格串的記憶體區塊，其中，每一個記憶體區塊可包括任何數量的NAND記憶格串。

平面式NAND記憶格串之被選擇與未被選擇記憶體區塊的偏壓條件已先前顯示於表1。被選擇到之超級區塊、被選擇到之超級區塊的被選擇與未被選擇記憶體區塊、及未被選擇到之超級區塊的偏壓條件例顯示於以下的表3，其中，假設NAND記憶格串具有垂直3D配置，其中，抹除電壓Verase係透過源極線來予以供應，且記憶格本體之充電係經由GIDL電流來予以達成。不過，須注意，對於不同組態的記憶格結構，記憶格本體的偏壓電壓可透過其它的線來予以供應。

如表3所示，抹除電壓Verase不是被供應給所有源極線，而是僅被供應給為對應之局部位元線選擇信號所選擇之超級區塊的源極線。在另一實施例中，抹除電壓Verase可僅被供應為被選擇到之記憶體區塊的源極線，藉 以使屬於與被選擇到之記憶體區塊相同超級區塊的其它源極線保持在0伏。在抹除操作期間，所有超級區塊的局部位元線選擇信號保持在0伏。

所有目前描述之實施例的共同優點在於在抹除操作期間，由於藉由關閉的選擇裝置而使總體位元線與所有記憶格本體節點隔離，因此，總體位元線不會通過被正向偏壓的記憶格本體而被充電。同樣地，僅包含被選擇要被抹除之記憶體區塊之超級區塊的局部位元線通過被正向偏壓的記憶格本體而被充電。所有其它的局部位元線與被選擇抹除之區塊之被正向充電的記憶格本體被選擇裝置斷開。

有兩種可能的模式來控制先前討論之實施例的選擇裝置。在一個實施例中，在抹除操作期間，所有選擇裝置被控制成同時關閉。因此，它不需要從記憶體區塊位址來定址解碼局部位元線選擇信號。因此，在讀取與編程操作或需要往來於記憶格存取資料的其它操作期間，所有選擇裝置保持打開，以將局部位元線電性連接到總體位元線。

在另一實施例中，在讀取操作期間，可利用目前揭示的階層式位元線配置來防止通過未被選擇到之NAND記憶格串的漏電。在此實施例中，僅打開被耦接到正被存取之超級區塊的選擇裝置以將局部位元線耦接到總體位元線。對應於未被選擇用於讀取操作之超級區塊的所有其它選擇裝置則保持關閉。因此，局部位元線選擇信號係根據記憶體陣列之群組配置來定址解碼。如果記憶體區塊可被定址，則可藉由選擇記憶體區塊位址資訊之特定數量的較高 階位元來定址記憶體區塊的群組。在本實施例中，在抹除操作期間，所有的選擇裝置可關閉。

圖18之實施例可採不同方式的配置，以使到達超級區塊之局部位元線的總體位元線接點數量減至最少。在圖18的實施例中，每一個超級區塊具有一組總體位元線接點電性連接到各自的選擇裝置。圖19說明另一種配置，藉以使每一個對毗鄰之超級區塊的選擇裝置共用同一個總體位元線接點。在圖19中，選擇裝置550形成在選擇裝置518的附近，俾使兩個選擇裝置共用同一個電性連接到總體位元線522的n擴散區552。在圖19中，選擇裝置550具有接觸柱塞554，用以將其它的n擴散區電性連接到第二位元線516。

圖19之共用總體位元線接點的配置可應用於圖13之平面式NAND記憶體陣列的實施例、圖14A之垂直通道式NAND串記憶體陣列、及圖14B之垂直通道式NAND串記憶體陣列，藉由形成彼此足夠靠近之毗鄰超級區塊的選擇裝置，以使它們共用同一個n擴散區及連接到那裏的總體位元線接點。

先前所描述之本發明的實施例應用於由平面式NAND記憶格串或垂直通道式NAND記憶格串所組成的記憶體陣列。藉由將充電對象限制為記憶體陣列之局部位元線子組來取代記憶體陣列中的所有位元線，電力消耗得以減少，且對被選擇到之記憶體區塊之記憶格本體充電的時間也縮短。

在前文的描述中，基於解釋之目的，為了提供對實施例之徹底的瞭解而陳述了諸多的細節。不過，熟悉此方面技術之人士可明瞭，本發明並不需要這些特定的細節。在其它例子中，為了不致模糊對本發明的瞭解，習知的電性結構與電路係以方塊圖的形式來予以顯示。例如，關於本文所描述之實施例是實施為軟體常式、硬體電路、韌體、或它們的組合之特定的細節則沒有提供。

在上述的實施例中，在圖中所示裝置元件與電路的彼此連接是為簡單之故。在實際應用中，這些裝置、元件電路等可彼此被直接連接或經由其它裝置元件、電路等而被間接連接。因此，在實際的結構中，元件、電路與裝置可彼此直接或間接地耦接。

本發明的實施例可表示為儲存在機器可讀取媒體(也稱為電腦可讀取媒體、處理器可讀取媒體、或電腦可使用媒體，其內具有電腦可讀取程式碼)的電腦程式產品。機器可讀取媒體可以任何實體非暫態性媒體，包括磁性、光學、或電性儲存媒體，包括碟片、唯讀光碟(CD-ROM)、記憶體裝置(揮發性或非揮發性)、或類似的儲存機制。機器可讀取媒體可包含各種指令集、碼序列、組態資訊、或其它資料，當執行時，致使處理器實施按照本發明的實施例之方法中的步驟。熟悉一般技術之人士可明瞭，實施例所描述之實施所需的其它指令與操作，也可儲存在機器可讀取媒體上。儲存在機器可讀取媒體上之指令可被處理器或其它適合的處理裝置執行，且可與實施所描 述之操作的電路介接。

上述的實施例僅欲為實例。熟悉此方面技術之人士可對特定的實施例進行變更、修改、及衍生，不會偏離本發明的範圍，本發明的範圍僅由所附申請專利範圍來予以界定。

350‧‧‧基板

352‧‧‧n型井

354‧‧‧n型井

356‧‧‧袋形p井

357‧‧‧袋形p井

358‧‧‧NAND記憶格串

362‧‧‧第一本地位元線

364‧‧‧接觸柱塞

366‧‧‧第二本地位元線

368‧‧‧接觸柱塞

370‧‧‧選擇裝置

371‧‧‧第一n擴散區

372‧‧‧接觸柱塞

373‧‧‧第二n擴散區

374‧‧‧總體位元線

376‧‧‧接觸柱塞

Claims (21)

1. 一種非揮發性記憶體，包含：至少兩個群組之非揮發性記憶格，每一個群組皆可抹除於抹除操作中；局部位元線，係耦接至該至少兩個群組之每一個群組的該非揮發性記憶格；總體位元線；以及對應於該至少兩個群組之每一個群組的選擇裝置，被組構成斷開該局部位元線與該總體位元線的所有連接。
2. 如申請專利範圍第1項之非揮發性記憶體，其中，用以使耦接於該至少兩個群組的其中一個群組之非揮發性記憶格的局部位元線電性連接至該總體位元線之該選擇裝置的本體，係與該一個群組之該等非揮發性記憶格的本體電性隔離。
3. 如申請專利範圍第2項之非揮發性記憶體，其中，該等非揮發性記憶格係配置成NAND記憶格串。
4. 如申請專利範圍第3項之非揮發性記憶體，其中，該至少兩個群組之非揮發性記憶格的每一個群組係形成在基板之對應的袋形井中，且彼此電性隔離。
5. 如申請專利範圍第4項之非揮發性記憶體，其中，該等對應的袋形井係各自連接到局部抹除線用以接收抹除電壓。
6. 如申請專利範圍第5項之非揮發性記憶體，其中，該選擇裝置係形成在該基板之該袋形井以外的區域 中。
7. 如申請專利範圍第6項之非揮發性記憶體，其中，該袋形井具有第一摻雜類型，並且係形成在具有第二摻雜類型的井中，該井係形成在具有該第一摻雜類型的該基板中。
8. 如申請專利範圍第7項之非揮發性記憶體，其中，該第一摻雜類型為p型及該第二摻雜類型為n型。
9. 如申請專利範圍第6項之非揮發性記憶體，其中，該等NAND記憶格串包含平面NAND記憶格串。
10. 如申請專利範圍第6項之非揮發性記憶體，其中，該等NAND記憶格串包含三維(3D)堆疊的NAND記憶格串，且具有包含電性耦接於各個袋形井之垂直通道的本體。
11. 如申請專利範圍第6項之非揮發性記憶體，其中，對應於該至少兩個群組之第一個群組的第一選擇裝置與對應於該至少兩個群組之第二個群組的第二選擇裝置係彼此毗鄰地形成在基板中，並共用至該總體位元線的單一接點。
12. 如申請專利範圍第3項之非揮發性記憶體，其中，該等NAND記憶格串包含具有與基板電性隔離之本體之三維堆疊的NAND記憶格串。
13. 如申請專利範圍第12項之非揮發性記憶體，其中，對應於該至少兩個群組之每一個群組的該選擇裝置係形成在該基板中。
14. 如申請專利範圍第13項之非揮發性記憶體，其中，源極線係形成在該基板內，且該本體與該基板電性隔離。
15. 如申請專利範圍第14項之非揮發性記憶體，其中，該本體具有第一摻雜類型，該源極線具有第二摻雜類型，及該基板具有該第一摻雜類型。
16. 如申請專利範圍第15項之非揮發性記憶體，其中，該第一摻雜類型為p型，及該第二摻雜類型為n型。
17. 如申請專利範圍第13項之非揮發性記憶體，其中，該源極線係形成為該基板之上的導線。
18. 如申請專利範圍第13項之非揮發性記憶體，其中，對應於該至少兩個群組之第一個群組的第一選擇裝置與對應於該至少兩個群組之第二個群組的第二選擇裝置係彼此毗鄰地形成在基板中，並共用至該總體位元線的單一接點。
19. 如申請專利範圍第3項之非揮發性記憶體，其中，該至少兩個群組之每一個群組包括NAND記憶格串之至少兩個NAND記憶體區塊。
20. 如申請專利範圍第1項之非揮發性記憶體，其中，對應於該至少兩個群組之每一個群組的該選擇裝置包括藉由局部位元線選擇信號來予以致能的通路電晶體。
21. 如申請專利範圍第20項之非揮發性記憶體，進一步包括列解碼電路，被組構成在抹除操作中提供對應於每一個通路電晶體的該局部位元線選擇信號，用以斷開該 局部位元線與該總體位元線的所有連接。