CN114360594A - 一种p沟道型逻辑存储单元及非易失性存储器 - Google Patents

Abstract

本发明涉及一种P沟道型逻辑存储单元及非易失性存储器，属于存储器技术领域，解决现有闪存单元面临着工艺度复杂高、逻辑工艺兼容性差以及擦写功耗高的问题。该存储单元包括：两个PMOS晶体管，其中，每个PMOS晶体管包括：N阱，设置在半导体衬底上方并且掺杂有P型掺杂剂；源极和漏极，设置在所述N阱中并且所述源极和所述漏极通过所述N阱的凸出部分间隔开；栅极，设置在部分源极、所述N阱的凸出部分和部分漏极上方，其中，第一PMOS晶体管的第一N阱与所述第二PMOS晶体管的第二N阱分离开。本申请不需要额外的工艺制作浮栅，可以减少工艺的复杂度。

Description

一种P沟道型逻辑存储单元及非易失性存储器

技术领域

本发明涉及存储器技术领域，尤其涉及一种P沟道型逻辑存储单元及非易失性存储器。

背景技术

闪存(Flash memory)，又称为快闪存储器，是一种非易失性存储器，其上的数据即使在装置的电源断电后仍能保存，可容许将数据多次写入、读取以及擦除，已被广泛地使用在各种电子设备上。闪存单元即存储单元，是闪存的核心部分，决定了闪存的性能，传统的闪存均采用N沟道闪存单元，这种N沟道闪存单元工作在电流饱和区间，导致闪存的功耗大、编程速度慢且器件的耐久性差，这与当今市场对闪存性能的需求严重相悖。

参考图1和图2，在2T双多晶硅闪存结构中，栅极为字线的选通晶体管和栅极为控制栅极的存储晶体管串联在公共电源线和位线之间。当选通晶体管处于读模式时，流过存储器的电流由存储单元存储的状态来决定。现有技术存在以下技术问题：

1、双层多晶硅逻辑闪存由两个连接堆叠而成，需要额外的工艺来生长浮栅和厚氧层，这样会提升工艺的复杂度，同时使用沟道热电子效应进行编程会产生大量的功耗，编程和擦除电压高于10V也会增加高电压产生切换电路的复杂度。

2、相比较双层多晶硅逻辑闪存，单层多晶硅逻辑闪存不需要额外的工艺来生长浮栅。同时高耦合比可以帮助降低高电压，进而减小电路的复杂度。但需要增加额外的晶体管来实现高耦合比，这样会增加面积开销，以及控制逻辑的复杂度。

3、先进节点缺乏flash方案，现有的技术可以通过wafer bonding来实现先进节点的flash方案，即在先进节点下设计逻辑控制芯片，在另一种工艺下设计flash芯片，最后将两个芯片粘合在一块实现。

发明内容

鉴于上述的分析，本发明实施例旨在提供一种P沟道型逻辑存储单元及非易失性存储器，用以解决现有闪存单元面临着工艺度复杂高、逻辑工艺兼容性差以及擦写功耗高等的问题。

一方面，本发明实施例提供了一种P沟道型逻辑存储单元，包括：两个PMOS晶体管，其中，每个PMOS晶体管包括：N阱，设置在半导体衬底上方并且掺杂有P型掺杂剂；源极和漏极，设置在所述N阱中并且所述源极和所述漏极通过所述N阱的凸出部分间隔开；栅极，设置在部分源极、所述N阱的凸出部分和部分漏极上方，其中，第一PMOS晶体管的第一N阱与所述第二PMOS晶体管的第二N阱分离开。

上述技术方案的有益效果如下：由于第一PMOS晶体管的第一源极和第一漏极连接在一起使得第一PMOS晶体管用作电容器，所以将第一PMOS晶体管的第一N阱、第一源极和第一漏极用作控制栅极，以及将第一栅极和第二栅极用作浮置栅极来代替双层多晶硅工艺制造的控制栅极和浮置栅极。相比较传统基于双层多晶硅工艺的flash单元，本专利使用的方法不需要额外的工艺制作浮栅，可以减少工艺的复杂度。另外，分开的第一N阱和第二N阱允许将不同电压施加至两个晶体管的N阱。

基于上述装置的进一步改进，所述第一PMOS晶体管包括第一源极、第一漏极和第一多晶硅栅极，其中，所述第一源极和第一漏极共同连接至字线；以及所述第二PMOS晶体管包括第二源极、第二漏极和第二多晶硅栅极，其中，所述第一多晶硅栅极与第二多晶硅栅极连接在一起，第二源极连接至位线以及所述第二漏极连接至电源线。

基于上述装置的进一步改进，在对所述P沟道型逻辑存储单元进行编程的过程中，通过对所述字线施加正电压、对所述第二N阱施加零电压、第二源极浮置以及连接在一起的所述第一多晶硅栅极和所述第二多晶硅栅极浮置，使得电子通过带间BTBT遂穿效应被拉入到浮置的所述第一多晶硅栅极和所述第二多晶硅栅极；以及在擦除所述P沟道型逻辑存储单元的过程中，通过对所述字线施加负电压，对所述第二N阱施加正电压以及连接在一起的所述第一多晶硅栅极和所述第二多晶硅栅极浮置，使得浮置的所述第一多晶硅栅极和所述第二多晶硅栅极中的电子通过FN遂穿效应被拉出。

基于上述装置的进一步改进，所述第一PMOS晶体管的尺寸大于所述第二PMOS晶体管的尺寸。

另一方面，本发明实施例提供了一种非易失性存储器，包括：多行与多列存储单元，所述存储单元为根据上述实施例所述的P沟道型逻辑存储单元；多条位线，分别连接至相应列存储单元中的第二PMOS晶体管的第二源极；以及多条字线，分别连接至相应行存储单元中的第一PMOS晶体管的第一源极和第一漏极。

基于上述装置的进一步改进，非易失性存储器包括：多层存储单元，每层存储单元包括所述多行与多列存储单元。

基于上述装置的进一步改进，非易失性存储器包括：多个第一选通晶体管，连接至每列存储单元中的首行存储单元作为第一行存储单元的选通晶体管或者连接至所述多层存储单元中的首层存储单元作为首层存储单元的选通晶体管；以及多个第二选通晶体管，连接至每列存储单元中的尾行存储单元作为尾行存储单元的选通晶体管或者连接至所述多层存储单元中的尾层存储单元作为尾层存储单元的选通晶体管。

基于上述装置的进一步改进，非易失性存储器，所述非易失性存储器包括2D NAND阵列，其中，所述2D NAND阵列还包括：栅极选通数据线，连接至所述多个第一选通晶体管的栅极；所述多个第一选通晶体管的源极分别连接至所述多条位线中的相应位线，以及所述多个第一选通晶体管的漏极分别连接至所述第一行存储单元中的相应存储单元的第二PMOS晶体管的第二源极；栅极选通电源线，连接至所述多个第二选通晶体管的栅极；所述多个第二选通晶体管的源极分别连接至所述尾行存储单元中的相应存储单元的第二PMOS晶体管的第二漏极以及所述多个第二选通晶体管的漏极连接至所述电源线。

基于上述装置的进一步改进，所述非易失性存储器包括3D NAND阵列，其中，所述3D NAND阵列还包括：多条栅极选通数据线，分别连接至与所述首层存储单元中的相应列第一选通晶体管的栅极，其中，所述多个第一选通晶体管包括多行与多路选通晶体管；所述每行第一选通晶体管的源极分别连接至所述首层存储单元中的所述多条位线的相应位线，以及所述每行第一选通晶体管的漏极分别连接至所述首层存储单元中的相应存储单元的第二PMOS晶体管的第二源极；栅极选通电源线，连接至所述多个第二选通晶体管的栅极；以及所述多个第二选通晶体管的源极分别连接至所述尾层存储单元中的相应存储单元的第二PMOS晶体管的第二漏极以及所述多个第二选通晶体管的漏极连接至所述电源线。

基于上述装置的进一步改进，所述非易失性存储器包括2D NOR阵列，所述2D NOR阵列的存储单元还包括第三PMOS晶体管，其中，每个第三PMOS晶体管的第三源极连接至每个第二漏极；所述多条电源控制线分别连接至相应行存储单元中的第三PMOS晶体管的第三漏极；以及多条栅极选通线分别连接至相应行存储单元中的第三PMOS晶体管的第三栅极。

与现有技术相比，本发明至少可实现如下有益效果之一：

1、由于第一PMOS晶体管的第一源极和第一漏极连接在一起使得第一PMOS晶体管用作电容器，所以将第一PMOS晶体管的第一N阱、第一源极和第一漏极用作控制栅极，以及将第一栅极和第二栅极用作浮置栅极来代替双层多晶硅工艺制造的控制栅极和浮置栅极。相比较传统基于双层多晶硅工艺的flash单元，本专利使用的方法不需要额外的工艺制作浮栅，可以减少工艺的复杂度。

2、目前已经报道的n沟道型逻辑闪存(n-channel flash)单元，本发明所提出的p沟道型逻辑闪存单元只需要两个晶体管，减小了晶体管数目和面积。

3、分开的第一N阱和第二N阱允许将不同电压施加至两个晶体管的N阱。

4、本发明使用p-channel flash进行flash单元设计，相比较n-channel flash，p-channel flash，这样可以减少编程功耗。此外，通过增加第一PMOS晶体管的尺寸能够保证较高的耦合比以减小编程和擦除电压。

本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。

附图说明

附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。

图1为现有的2T双多晶硅闪存的示意图。

图2为现有的2T多晶硅闪存的截面图。

图3为根据本发明实施例的2T P沟道逻辑闪存单元(即，存储单元)的示意图。

图4为根据本发明实施例的2T P沟道逻辑闪存单元的截面图。

图5为根据本发明实施例对2T P沟道逻辑闪存单元进行擦除操作的示意图。

图6为根据本发明实施例对2T P沟道逻辑闪存单元进行编程操作的示意图。

图7为根据本发明实施例的2T P沟道逻辑闪存单元的NOR阵列结构的示意图。

图8为根据本发明实施例的2T P沟道逻辑闪存单元的2D NAND阵列结构的示意图。

图9为根据本发明实施例的2T P沟道逻辑闪存单元的2D NAND阵列结构的示意图。

具体实施方式

下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。

本发明的一个具体实施例，公开了一种P沟道型逻辑存储单元。参考图3，P沟道型逻辑存储单元包括：两个PMOS晶体管，其中，每个PMOS晶体管包括：N阱，设置在半导体衬底上方并且掺杂有P型掺杂剂；源极和漏极，设置在N阱中并且源极和漏极通过N阱的凸出部分间隔开；栅极，设置在部分源极、N阱的凸出部分和部分漏极上方，其中，第一PMOS晶体管的第一N阱与第二PMOS晶体管的第二N阱分离开。

与现有技术相比，本实施例提供的P沟道型逻辑存储单元中，由于第一PMOS晶体管的第一源极和第一漏极连接在一起使得第一PMOS晶体管用作电容器，所以将第一PMOS晶体管的第一N阱、第一源极和第一漏极用作控制栅极，以及将第一栅极和第二栅极用作浮置栅极来代替双层多晶硅工艺制造的控制栅极和浮置栅极。相比较传统基于双层多晶硅工艺的flash单元，本专利使用的方法不需要额外的工艺制作浮栅，可以减少工艺的复杂度。另外，分开的第一N阱和第二N阱允许将不同电压施加至两个晶体管的N阱。

下文中，将参考图3至图9，对根据本发明实施例的P沟道型逻辑存储单元进行详细描述。

参考图4，每个PMOS晶体管包括：N阱，设置在半导体衬底上方并且掺杂有P型掺杂剂；源极和漏极，设置在N阱中并且源极和漏极通过N阱的凸出部分间隔开；栅极，设置在部分源极、N阱的凸出部分和部分漏极上方，其中，第一PMOS晶体管M1的第一N阱与第二PMOS晶体管M2的第二N阱分离开。

具体地，参考图3和图4，第一PMOS晶体管M1包括：第一N阱NW1，设置在半导体衬底(即，P-SUB)上方并且掺杂有P型掺杂剂；第一源极S1和第一漏极D1，设置在第一N阱NW1中并且第一源极S1和第一漏极D1通过第一N阱NW1的凸出部分间隔开；第一栅极G1，为第一多晶硅栅极并设置在部分第一源极S1、第一N阱NW1的凸出部分和部分第一漏极D1上方。第二PMOS晶体管M2包括：第二N阱NW2，设置在半导体衬底上方并且掺杂有P型掺杂剂；第二源极S2和第二漏极D2，设置在第二N阱NW2中并且第二源极S2和第二漏极D2通过第二N阱NW2的凸出部分间隔开；第二栅极G2，设置在部分第二源极S2、第二N阱NW2的凸出部分和部分第二漏极D2上方。第一PMOS晶体管M1的第一N阱NW1与第二PMOS晶体管M2的第二N阱NW2分离开。

第一源极S1和第一漏极D1共同连接至字线WL。第一多晶硅栅极G1与第二多晶硅栅极G2连接在一起，第二源极S2连接至位线BL以及第二漏极D2连接至电源线SL。参考图5，在擦除P沟道型逻辑存储单元的过程中，通过对字线施加负电压，对第二N阱施加正电压以及连接在一起的第一多晶硅栅极和第二多晶硅栅极浮置，使得浮置的第一多晶硅栅极和第二多晶硅栅极中的电子通过FN遂穿效应被拉出。参考图6，在对P沟道型逻辑存储单元进行编程的过程中，通过对字线WL施加正电压、对第二N阱施加零电压、第二源极浮置以及连接在一起的第一多晶硅栅极和第二多晶硅栅极浮置，使得电子通过带间BTBT遂穿效应被拉入到浮置的第一多晶硅栅极和第二多晶硅栅极。

第一PMOS晶体管M1的尺寸大于第二PMOS晶体管M2的尺寸。具体地，第一PMOS晶体管M1的宽长比大于第二PMOS晶体管M2的宽长比，例如，第一PMOS晶体管M1的宽长比是第二PMOS晶体管M2的宽长比的4至8倍。第一PMOS晶体管M1的宽长比表示第一PMOS晶体管M1的栅极宽度与第一源极和第一漏极之间的长度的比率。

本发明的另一个具体实施例，公开了一种非易失性存储器。具体地，非易失性存储器包括如图7所示的2D NOR阵列、如图8所示的2D NAND阵列和如图9所示的3D NAND阵列。下文中，分别参考图7、图8和图9对根据本发明实施例的不同阵列进行详细描述。

下文中，参考图7，2D NOR阵列包括：多行与多列存储单元，存储单元为根据上述实施例所述的P沟道型逻辑存储单元，该存储单元包括第一PMOS晶体管、第二PMOS晶体管和附加的第三PMOS晶体管，其中，第一PMOS晶体管和第二PMOS晶体管为背靠背连接，即，第一PMOS晶体管的第一栅极与第二PMOS晶体管的第二栅极连接在一起，作为基本存储单元。附加的第三PMOS晶体管添加至基本存储单元中作为选通晶体管。具体地，每个第三PMOS晶体管的第三源极连接至每个第二漏极；多条电源控制线SL[0]、SL[1]、…、SL[n-1]和SL[n]分别连接至相应行存储单元中的第三PMOS晶体管的第三漏极；以及多条栅极选通线SG[0]、SG[1]、…、SG[n-1]和SG[n]分别连接至相应行存储单元中的第三PMOS晶体管的第三栅极。

多条位线BL[0]、BL[1]、…、BL[m-1]和BL[m]分别连接至相应列存储单元中的第二PMOS晶体管的第二源极。多条字线CG[0]、CG[1]、…、CG[m-1]和CG[m]分别连接至相应行存储单元中的第一PMOS晶体管的第一源极和第一漏极。

下文中，参考图8，2D NAND阵列包括：多行与多列存储单元，存储单元为根据上述实施例所述的P沟道型逻辑存储单元；多条位线BL0、BL1、…、和BLn，分别连接至相应列存储单元中的第二PMOS晶体管的第二源极；以及多条字线WL0、WL1、…、和WLm，分别连接至相应行存储单元中的第一PMOS晶体管的第一源极和第一漏极。

多个第一选通晶体管连接至每列存储单元中的首行存储单元作为第一行存储单元的选通晶体管；以及多个第二选通晶体管连接至每列存储单元中的尾行存储单元作为尾行存储单元的选通晶体管。

具体地，栅极选通数据线SGD连接至多个第一选通晶体管的栅极；多个第一选通晶体管的源极分别连接至多条位线BL0、BL1、…、和BLn中的相应位线，以及多个第一选通晶体管的漏极分别连接至第一行存储单元中的相应存储单元的第二PMOS晶体管的第二源极。栅极选通电源线SGS连接至多个第二选通晶体管的栅极；多个第二选通晶体管的源极分别连接至尾行存储单元中的相应存储单元的第二PMOS晶体管的第二漏极以及多个第二选通晶体管的漏极连接至电源线CSL。

下文中，参考图9，3D NAND阵列包括：多层存储单元，每层存储单元包括多行与多列存储单元。多行与多列存储单元，每个存储单元为根据上述实施例所述的P沟道型逻辑存储单元；多条位线BL0至BLm-1，分别连接至相应列存储单元中的第二PMOS晶体管的第二源极；以及多条字线WL0至WLI-1，分别连接至相应行存储单元中的第一PMOS晶体管的第一源极和第一漏极，这里的相应行存储单元为相应层存储单元。

多个第一选通晶体管连接至多层存储单元中的首层存储单元作为首层存储单元的选通晶体管；以及多个第二选通晶体管连接至多层存储单元中的尾层存储单元作为尾层存储单元的选通晶体管。

多条栅极选通数据线SGD0、SGD1、…、SGDn-2和SGDn-1，分别连接至与首层存储单元中的相应列第一选通晶体管的栅极，其中，多个第一选通晶体管包括多行与多路选通晶体管；每行第一选通晶体管的源极分别连接至首层存储单元中的多条位线BL0至BLm-1的相应位线，以及每行第一选通晶体管的漏极分别连接至首层存储单元中的相应存储单元的第二PMOS晶体管的第二源极；栅极选通电源线SGS连接至多个第二选通晶体管的栅极；以及多个第二选通晶体管的源极分别连接至尾层存储单元中的相应存储单元的第二PMOS晶体管的第二漏极以及多个第二选通晶体管的漏极连接至电源线CSL。

下文中，将参考图3至图9，以具体实例的方式对根据本发明实施例的P沟道型逻辑存储单元和非易失性存储器进行描述。

本技术方案提出一种2T p沟道逻辑闪存(2T p-channel flash)，该结构由两个背靠背的PMOS组成，通过该方法完成了single-poly flash的设计，参考图3，通过控制WL，SL和BL的电压可以进行编程，擦除以及读操作。

参考图5，在擦除时，WL加负电压，M2的第二N阱NW2、第二源极和第二漏极施加正电压(例如，10V)，浮栅中的电子通过Fowler-Nordheim(FN)隧穿效应被拉出。

参考图6，在编程时，WL加正电压(例如，10V)，M2的第二N阱NW2加0V，M2的第二漏极加负电压，以及M2的第二源极浮置，使得电子通过Band-to-Band tunnelling(BTBT)隧穿效应被拉入到浮栅中，使用BTBT隧穿效应，因为一侧浮空不会产生电流，这样相比较n沟道逻辑闪存的沟道热电子注入(Channel-Hot-Carrier，CHE)会产生源漏沟道电流，该方法功耗更低。

在设计M1和M2，可通过增加M1管的尺寸来保证较高的耦合比以减小编程和擦除电压。M1和M2管的NWELL分开，因为在两个晶体管的NWELL电压不同。

图7示出了2T p沟道逻辑闪存单元的NOR阵列结构图，通过在每个单元增加一额外的p型晶体管作为选通器件，实现对任意单元的编程与读取。

图8示出了2T p沟道逻辑闪存单元的2D NAND阵列结构图，通过在每列首尾增加一对额外的晶体管作为选通器件，实现对任意列的单元的顺序编程与读取。

图9为2T p沟道逻辑闪存单元的3D NAND阵列结构图。该阵列将2D NAND拓展为3DNAND。阵列结构实现对任意列的单元的顺序编程与读取。

与现有技术相比，本发明至少可实现如下有益效果之一：

1、本发明使用揭示了一种p沟道型逻辑闪存(p-channel flash)单元。相比较传统基于双层多晶硅工艺的flash单元，本专利使用的方法不需要额外的工艺制作浮栅，可以减少工艺的复杂度。

2、目前已经报道的n沟道型逻辑闪存(n-channel flash)单元，本发明所提出的p沟道型逻辑闪存单元只需要两个晶体管，减小了晶体管数目和面积。

3、本发明使用p-channel flash进行flash单元设计。相比较n-channel flash，p-channel flash，这样可以减少编程功耗。

本领域技术人员可以理解，实现上述实施例方法的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读存储介质中。其中，所述计算机可读存储介质为磁盘、光盘、只读存储记忆体或随机存储记忆体等。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种P沟道型逻辑存储单元，其特征在于，包括：两个PMOS晶体管，其中，每个PMOS晶体管包括：

N阱，设置在半导体衬底上方并且掺杂有P型掺杂剂；

源极和漏极，设置在所述N阱中并且所述源极和所述漏极通过所述N阱的凸出部分间隔开；

栅极，设置在部分源极、所述N阱的凸出部分和部分漏极上方，其中，第一PMOS晶体管的第一N阱与所述第二PMOS晶体管的第二N阱分离开。

2.根据权利要求1所述的P沟道型逻辑存储单元，其特征在于，

所述第一PMOS晶体管包括第一源极、第一漏极和第一多晶硅栅极，其中，所述第一源极和第一漏极共同连接至字线；以及

所述第二PMOS晶体管包括第二源极、第二漏极和第二多晶硅栅极，其中，所述第一多晶硅栅极与第二多晶硅栅极连接在一起，第二源极连接至位线以及所述第二漏极连接至电源线。

3.根据权利要求2所述的P沟道型逻辑存储单元，其特征在于，

在对所述P沟道型逻辑存储单元进行编程的过程中，通过对所述字线施加正电压、对所述第二N阱施加零电压以及连接在一起的所述第一多晶硅栅极和所述第二多晶硅栅极浮置，使得浮置的所述第一多晶硅栅极和所述第二多晶硅栅极中的电子通过带间BTBT遂穿效应被拉入；以及

在擦除所述P沟道型逻辑存储单元的过程中，通过对所述字线施加零电压，对所述第二N阱施加正电压以及连接在一起的所述第一多晶硅栅极和所述第二多晶硅栅极浮置，使得浮置的所述第一多晶硅栅极和所述第二多晶硅栅极中的电子通过FN遂穿效应被拉出。

4.根据权利要求1所述的P沟道型逻辑存储单元，其特征在于，所述第一PMOS晶体管的尺寸大于所述第二PMOS晶体管的尺寸。

5.一种非易失性存储器，其特征在于，包括：

多行与多列存储单元，所述存储单元为根据权利要求1至3中的任一项所述的P沟道型逻辑存储单元；

多条位线，分别连接至相应列存储单元中的第二PMOS晶体管的第二源极；以及

多条字线，分别连接至相应行存储单元中的第一PMOS晶体管的第一源极和第一漏极。

6.根据权利要求5所述的非易失性存储器，其特征在于，包括：多层存储单元，每层存储单元包括所述多行与多列存储单元。

7.根据权利要求5或6所述的非易失性存储器，其特征在于，包括：

多个第一选通晶体管，连接至每列存储单元中的首行存储单元作为第一行存储单元的选通晶体管或者连接至所述多层存储单元中的首层存储单元作为首层存储单元的选通晶体管；以及

多个第二选通晶体管，连接至每列存储单元中的尾行存储单元作为尾行存储单元的选通晶体管或者连接至所述多层存储单元中的尾层存储单元作为尾层存储单元的选通晶体管。

8.根据权利要求7所述的非易失性存储器，其特征在于，所述非易失性存储器包括2DNAND阵列，其中，所述2D NAND阵列还包括：

栅极选通数据线，连接至所述多个第一选通晶体管的栅极；

所述多个第一选通晶体管的源极分别连接至所述多条位线中的相应位线，以及所述多个第一选通晶体管的漏极分别连接至所述第一行存储单元中的相应存储单元的第二PMOS晶体管的第二源极；

栅极选通电源线，连接至所述多个第二选通晶体管的栅极；

所述多个第二选通晶体管的源极分别连接至所述尾行存储单元中的相应存储单元的第二PMOS晶体管的第二漏极以及所述多个第二选通晶体管的漏极连接至所述电源线。

9.根据权利要求7所述的非易失性存储器，其特征在于，所述非易失性存储器包括3DNAND阵列，其中，所述3D NAND阵列还包括：

多条栅极选通数据线，分别连接至与所述首层存储单元中的相应列第一选通晶体管的栅极，其中，所述多个第一选通晶体管包括多行与多路选通晶体管；

所述每行第一选通晶体管的源极分别连接至所述首层存储单元中的所述多条位线的相应位线，以及所述每行第一选通晶体管的漏极分别连接至所述首层存储单元中的相应存储单元的第二PMOS晶体管的第二源极；

栅极选通电源线，连接至所述多个第二选通晶体管的栅极；以及

所述多个第二选通晶体管的源极分别连接至所述尾层存储单元中的相应存储单元的第二PMOS晶体管的第二漏极以及所述多个第二选通晶体管的漏极连接至所述电源线。

10.根据权利要求4所述的非易失性存储器，其特征在于，所述非易失性存储器包括2DNOR阵列，所述2D NOR阵列的存储单元还包括第三PMOS晶体管，其中，

每个第三PMOS晶体管的第三源极连接至每个第二漏极；

所述多条电源控制线分别连接至相应行存储单元中的第三PMOS晶体管的第三漏极；以及

多条栅极选通线分别连接至相应行存储单元中的第三PMOS晶体管的第三栅极。

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