TWI446524B - 具有多格基材之反及快閃記憶體 - Google Patents

具有多格基材之反及快閃記憶體 Download PDF

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Description

具有多格基材之反及快閃記憶體
本申請案主張2008年1月7日申請之美國臨時專利申請案No.61/019,415以及2008年6月20日申請之美國專利申請案No.12/143415的優先權，該等申請案所揭示之全文併入本文參考。
一般言之，本發明係有關於反及快閃記憶體。更具體來說，本發明係有關於抹除反及快閃記憶體格(cell)。
快閃記憶體為廣泛使用之常用類型的非揮發記憶體，以作為消費電子產品及大量儲存之用。快閃記憶體是普遍存在於受歡迎的消費產品中，如數位音頻/視頻撥放器、手機及數位相機，以用來儲存應用資料及/或媒體資料。快閃記憶體更可用為專屬的儲存裝置，如可插入個人電腦USB埠的可攜式快閃驅動碟，以及比如可為磁硬碟機(hard disk drive,HDD)之替代物。廣為人知的是快閃記憶體為非揮發性，意指它能在缺乏電力時保留住儲存的資料，其提供了省電的優點以供上述的消費產品之用。快閃記憶體因其相對地高密度能用於一給定面積之其記憶體陣列，所以合適於該些應用。
圖1A為典型快閃記憶體裝置之一般方塊圖。快閃記憶體2包含熟知之輸入與輸出緩衝器電路，如輸入/輸出(I/O)緩衝器區塊3a與控制緩衝器區塊3b，用於接收外部控制與資料輸入信號及提供資料輸出信號。接收如CE#與WE#的控制信號之控制緩衝器區塊3b可包含其他基本邏輯電路，以用於實施如有關於資料輸入與緩衝器控制之基本功能。快閃記憶體2包含控制電路3c，用以控制快閃電路之多種高階功能，比方如讀取、編程以及抹除操作，位址暫存器4，用於儲存位址資訊，資料暫存器5，用於儲存編程資料資訊，命令暫存器6，用於儲存命令資料資訊，高電壓電路，用以產生所需的編程與抹除電壓，及核心記憶體電路，用以存取記憶體陣列7。記憶體陣列7包含快閃記憶體格，例如被配置為反及格串。一行的反及格串被耦接至一位元線(bitline)，該位元線被連接至分頁緩衝器/感測放大器電路8。感測放大器電路8從被選擇分頁的記憶體格感測讀取資料及提供編程資料至被選擇分頁的記憶體格。一分頁的記憶體格是指連接至相同字線(wordline)之所有記憶體格。驅動字線的是列驅動器/解碼器，如所示的列位址解碼器9a與列位址緩衝器9b。可以有一或多級的解碼，並且列位址緩衝器9b可包含區塊解碼邏輯。
控制電路3c包含一命令解碼器與邏輯，用於執行如讀取、編程及抹除功能之內部快閃操作。該領域技藝之人士將了解這些操作回應儲存在命令暫存器6之命令資料而被執行，有時結合儲存在各別的位址暫存器4與資料暫存器5之位址資料與編程資料，其是取決於要被執行的操作。命令資料、位址資料及編程資料由記憶體控制器所發送並且被快閃記憶體2閂鎖(latch)進對應的暫存器。快閃記憶體2之所示電路方塊功能為熟知的技藝。該領域技藝之人士將了解在圖1A中所示之快閃記憶體2代表在許多可能組態中的其中一種可能的快閃記憶體組態。在圖1A中，記憶體陣列7、感測放大器電路8、資料暫存器5、列位址解碼器9a及列位址緩衝器9b為一記憶體組(bank)的部分。
圖1B為繪示由各種電路方塊所佔據的面積之一先前技藝快閃記憶體裝置之佈局平面圖。典型地，在圖1A中所示之所有電路方塊形成在圖1B的佈局平面圖中。在圖1B中，快閃記憶體晶片10為一矩形的半導體材料，其上形成有電晶體電路與結構。佔據一大部分面積的是二記憶體陣列或記憶體瓷磚塊(tile)12與14，其一般是對應圖1A的記憶體陣列7。雖本範例快閃記憶體10包含二記憶體陣列，但替換的設計可包含一個單一記憶體陣列或大於二記憶體陣列。位在記憶體陣列12與14之間的為驅動字線至所需的電壓準位以供讀取、編程及抹除操作的列解碼器16。列解碼器16一般是對應圖1A之列位址解碼器9a及列位址緩衝器9b。在圖1B之範例中，字線(未繪示)在水平方向延伸。位在記憶體陣列12與14的每一個下方為分頁緩衝器18與20，每個分頁緩衝器被電性連接至位元線(未繪示)，用以提供編程資料及用以感測讀取資料。分頁緩衝器18與20一般是對應圖1A的資料暫存器5與感測放大器8。記憶體陣列12、列解碼器16及分頁緩衝器18的組合被稱為記憶體組或面(plane)。相似地，記憶體陣列14、列解碼器16及分頁緩衝器20的組合被稱為另一記憶體組或面。分頁緩衝器18與20經由資料線(未繪示)接收與提供資料，該些資料線被耦接至在邏輯區塊22中的輸入與輸出(I/O)電路。邏輯區塊22更包含如一命令解碼器與暫存器的其他電路。另一大面積是專屬於充電泵24，該充電泵24有責任產生高電壓，該等高電壓為用於編程與抹除儲存在第一記憶體陣列12與第二記憶體陣列14的快閃記憶體格中的資料所需要的。充電泵24一般是對應圖1A的高電壓產生器。快閃記憶體晶片10的元件已被大致描述，但該領域技藝之人士將了解圖1B的每一描繪區塊將包含所有必要達成快閃記憶體晶片10的合適操作的電路。
在圖1B目前所示之範例中，快閃記憶體晶片10被設計具有反及快閃記憶體格，該等反及快閃記憶體格被排置在反及格串中，該等反及格串是位在記憶體陣列12與14之內。反及格串被組織成如區塊[1]到區塊[n]的記憶體區塊，其中n可為任何非零整數值。在每一陣列中之區塊數的選擇為快閃記憶體晶片10的設計參數。
圖2描述圖1B之快閃記憶體晶片10之一範例記憶體陣列。在圖2中所說明的範例具有二記憶體區塊在一記憶體陣列中。在圖2中，藉由虛線箱所描繪之一反及格串30，其包含一串選擇裝置32、快閃記憶體格34及一源線選擇裝置36被串聯連接在位元線BL1與共源線CSL之間。每反及格串能有“i”個快閃記憶體格34，其中“i”為非零整數值。因此，字線WL1到WLi被電性連接至對應的快閃記憶體格34之閘極。串選擇線(SSL)與源選擇線(GSL)被分別電性耦接至選擇裝置32與36。在本範例中，反及格串30之所有電晶體為n通道裝置。
例如相同於圖1B之記憶體區塊[1]之記憶體區塊38將包含所有反及格串，該等所有反及格串具有連接至相同字線、串選擇線及源選擇線之選擇裝置與快閃記憶體格。記憶體區塊38之寬度由位元線的個數所設置，其在圖2的例子為“j”位元線，其中j為非零整數值。記憶體區塊40包含額外的反及格串被連接至位元線BL1到BLj。被一位元線與反及格串電性連接之處則稱為行。
包含在圖2中所示之反及格串之圖1B之快閃記憶體晶片10之所有電路是藉由利用熟知的半導體製程所形成。在如此的過程中，同形態的電晶體被一起聚集並且形成在它們自己的井中。比如，n型電晶體在一p型井中形成及p型電晶體在一n型井中形成。在某些情形中，只有單一井被使用，其中它的型態是取決於基材型態。在大部分的反及快閃記憶體裝置中，在記憶體陣列中之所有反及格串在一井中形成，如此造成稍後要描述的缺點。
圖3為圖1B之記憶體陣列14沿著線A-A’所取的一橫截面圖，並且轉向以繪示在其表面上之特定特徵。形成有分頁緩衝器20與邏輯區塊22之半導體基材橫截面結構並未被繪示。在圖3中，基材50為具有n井52及p井54之p型基材。p井54形成在n井52之內使得p井54與基材50隔開。圖2之所有反及格串30，並且更具體來說反及格串30之電晶體裝置形成在p井54之內。圖3所示的井結構是一般已知的三重井(triple-well)結構或三重口袋(pocket)結構。p井54之表面上為反及格串30，簡單地表為梯形箱，其中行的每一反及格串被平行連接至位元線，如位元線BLk，其中“k”為代表小於BLj之邏輯位元線位置之變數。參考圖2，位元線被連接至每一反及格串30之串選擇裝置32。因此，共用共同選擇線及字線之反及格串為一記憶體塊的部分。圖3說明四記憶體區塊56、58、60及62以簡化圖示，然而該領域技藝之人士將了解在記憶體陣列12與14中可有任何個數的記憶體區塊。n井52及p井54兩者在抹除操作期間接收抹除電壓Verase，並且兩者在比方如編程與讀取的所有其他操作期間被偏壓至0V或VSS。Verase可被耦合至在多相異位置的n井52及p井54。
圖4為圖3之反及格串30之一橫截面圖，其具有在圖2中所示之等效電路圖。每一快閃記憶體格包含多晶矽(polysilicon)字線70與多晶矽浮接閘極72，其中該多晶矽浮接閘極72形成在薄閘極氧化層(thin gate oxide)74之上。在薄閘極氧化層的任一邊上及形成在p型井54內為n型擴散區76。源線選擇裝置36包含多晶矽閘極78形成在厚閘極氧化層80之上，及n型擴散區82作動為共源線CSL。擴散區82被共用於在記憶體區塊中之所有反及格串，如圖2所示。串選擇裝置32包含多晶矽閘極84形成在厚閘極氧化層86之上，及n型擴散區88被電性連接至位元線90。
如在技藝上所熟知，反及快閃記憶體裝置為區塊可抹除的，意指各自的記憶體區塊可經由佛勒-諾得漢穿透(Fowler-Nordheim tunneling)被選擇地被抹除，其是基於區塊位址或其他選擇信號。為了抹除如圖2的記憶體區塊38之一記憶體區塊，被選擇的記憶體區塊的字線被偏壓至0V，SSL與GSL被浮接，以及n井52與p井54兩者被偏壓至Verase。Verase是由圖1B的充電泵24所產生的高電壓，且在範例快閃記憶體裝置中約為20V。因SSL與GSL在抹除期間被浮接，所以當Verase因在井及SSL及GSL之間之電容性耦合而被施加至n井52與p井54時，SSL與GSL兩者被自行升壓。取決於電容性耦合的比率，GSL與SSL可被升壓至近似80%到90%的Verase。CSL與所有位元線在抹除期間被浮接，且最終自行升壓至約Verase-0.6V。該領域技藝之人士將了解順向偏壓的p-n接面電壓降橫過p井54至n型擴散區82與88。在這些偏壓條件下，在快閃記憶體格的浮接閘極中之捕捉的電子(電荷)被均勻地射出至基材。抹除的快閃記憶體格之臨界電壓(Vth)變成負的，意指抹除的格將藉由0V的閘極偏壓而導通。
因未被選擇的記憶體區塊留駐在與被選擇的記憶體區塊相同之p井54中，這些未被選擇的記憶體區塊須被禁止抹除。美國專利No. 5,473,563描述之自行升壓抹除禁止策略廣泛地被用在反及快閃記憶體裝置中，以防止抹除未被選擇的記憶體區塊。利用該自行升壓抹除禁止策略以防止在未被選擇的記憶體區塊中之快閃記憶格的抹除，在未被選擇的記憶體區塊中之所有字線被浮接。因此，當p井54升至Verase時，藉由在p井54與字線之間之電容性耦合，在未被選擇的記憶體區塊中之浮接的字線被升壓至約90%的Verase。應要被了解的是浮接字線上的最後升壓準位是由基材與字線間的耦合率所決定。在未被選擇的記憶體區塊中字線的升壓是有效的用於減小p井54與字線之間的電場，因此將儲存在其中的資料的無意抹除最小化。
一旦抹除操作結束，Verase被設為VSS以供區塊抹除查驗操作，用以決定未被選擇的記憶體區塊之所有快閃記憶體格是否成功地被抹除。如果沒有，則一隨後的抹除操作被執行於被選擇的記憶體區塊。Verase在讀取與編程期間亦被設至VSS，或交替地，一相異電路耦合VSS至n井52與p井54。例如，n通道電晶體裝置回應在讀取或編程操作期間被啟動之控制信號可被用來耦合n井52與p井54。用以執行如此操作的邏輯對該領域技藝之人士來說會是熟知。先前技術反及快閃記憶體的一個問題是從VSS驅動n井52與p型54至Verase所需的時間量，其直接影響全部的抹除時間。圖1B為其明顯的是相對於快閃記憶體晶片10之全部的面積的一記憶體組具有大的面積，比如因而電容量會在幾nF的範圍。因此，比如Verase的上升時間會介於200微秒到300微秒之間。
圖5為繪製基材電壓Vsub與時間之間的關係作圖。若抹除操作在時間=0開始及Verase在VSS，則在基材電壓到達Verase之前會有t_delay的延遲。如前述，對於一些範例快閃記憶體裝置，此延遲可介於200微秒到300微秒之範圍。改善抹除性能的解是增加產生Verase的充電泵電路的尺寸(size)。這典型地涉及到加入電容元件或增加充電泵電容元件尺寸的組合，以提升基材到達Verase之速率。較大的充電泵可因此減少t_delay及改善抹除性能。該領域技藝之人士了解用在如此充電泵之電容元件佔據大量的半導體面積。圖1B清楚繪示充電泵24佔據大量的快閃記憶體晶片10的面積，尤其與邏輯區塊22相比。美國專利No. 5,642,309繪示一範例的充電泵電路。鑒於圖1B之範例快閃記憶體晶片10之緊密封裝佈局，會有不足夠的面積用於增加的充電泵24尺寸。因此，在快閃記憶體晶片10中之改善的抹除性能可能不被達成。在一些快閃記憶體晶片設計中，主要的限制是將晶片尺寸最小化，其直接影響晶片的成本。儘管最小尺寸的充電泵將減少晶片面積的消耗，但缺點是降低了抹除性能。因此介於抹除性能與先前技藝快閃記憶體晶片的晶片面積之間存在一個取捨。
先前技藝反及快閃記憶體有另一問題是歸因於n井52與p井54的充電與放電之電力消耗。如先前所提，因為每一記憶體陣列井佔據大比例的圖1B快閃記憶體晶片10面績，所以比如它們的電容量會在幾nF的範圍。這是有問題的因為在每一抹除週期(cycle)後，抹除查驗操作被執行以對抹除的記憶體格具有抹除的臨界電壓來檢查。抹除查驗操作是相似於正常的(normal)反及快閃讀取操作，並且因而n井52與p井54被偏壓至VSS。若查驗操作失敗，則抹除週期被重複且井被充回至Verase。此過程可能重覆幾次，所以消耗了電力。
先前技藝反及快閃記憶體有一額外問題是當被選擇的記憶體區塊要被抹除時，未被選擇的記憶體區塊是曝露至Verase的井電壓。雖然前述之自行升壓抹除禁止策略可被用來將在未被選擇的記憶體區塊的格中的抹除干擾最小化，但是依然存在一電壓差，其是介於井的Verase與在未被選擇的區塊中約有80%到90%Verase的字線。儘管對於一抹除週期造成的抹除干擾或許是小的，但是所累積的效應將會非常嚴重。例如，若假設記憶體陣列具有2048記憶體區塊，且用於一記憶體區塊之抹除時間約為2毫秒，則只要抹除所有記憶體區塊一次將使每一記憶體區塊曝露於2047×2毫秒的壓力。累積的抹除干擾壓力在多準位反及快閃格中是更加嚴重的。
本發明之目的是為了排除或減少先前反及快閃記憶體之至少一缺點。
依據本發明之一實施例，其達成具有高速抹除性能，同時最小化充電泵電路的面積、電力的消耗及用於未被選擇的記憶體區塊的抹除壓力之一種反及快閃記憶體晶片。
例如，依據一實施例提供一種反及快閃記憶體組具有複數條位元線之記憶體陣列連接分頁緩衝器，其中連接至相同位元線的反及格串在至少二井區域中形成。至少一井區域在抹除操作期間可被選擇地耦接一抹除電壓，使得未被選擇的井區域被禁止接收該抹除電壓。當井區域的面積減少時，也造成在每個井區域中的電容量相對減少。因而，當充電泵電路之驅動容量維持不變時，可得到相對於單一井記憶體組之反及快閃記憶體格之較高速抹除。另外，藉著使具有特定面積的井段與具有減少的驅動容量的充電泵匹配，可得到對應單一井記憶體組的固定抹除速度。減少的驅動容量充電泵將佔據較少的半導體晶片面積。再者，因井區域電容量的減少，在抹除操作期間用於充電與放電井區域之電力消耗量亦被減少。
在一第一層面，本發明提供一種反及快閃記憶體。該反及快閃記憶體包含一第一井區域、一第二井區域、一位元線及一分頁緩衝器。該第一井區域具有一第一反及格串，用以在一抹除操作期間選擇地接收一抹除電壓。該第二井區域具有一第二反及格串，用以在該抹除操作期間選擇地接收該抹除電壓。該位元線電性連接該第一反及格串及該第二反及格串。該分頁緩衝器電性連接該位元線。該第一井區域可包含一第三反及格串，電性連接一第二位元線，以及該第二井區域可包含一第四反及格串，電性連接該第二位元線，其中該第二位元線電性連接該分頁緩衝器。該第一反及格串及該第三反及格串為一記憶體區塊的部份，以及該第二反及格串及該第四反及格串為另一記憶體區塊的部份。
替換地，該第一井區域可包含一第三反及格串，電性連接該位元線，以及該第二井區域可包含一第四反及格串，電性連接該位元線。該第一反及格串為一第一記憶體區塊的部份，該第三反及格串為一第二記憶體區塊的部份，該第二反及格串為一第三記憶體區塊的部份，以及該第四反及格串為一第四記憶體區塊的部份。該反及快閃記憶體可進一步包含一區塊解碼器，用以回應一區塊位址，在該第一記憶體區塊、該第二記憶體區塊、該第三記憶體區塊及該第四記憶體區塊中選擇其中之一記憶體區塊來抹除。一充電泵及一選擇器可被提供，其中該充電泵提供一抹除電壓及該選擇器用以回應該區塊位址，耦合該抹除電壓至該第一井區域及該第二井區域之其中之一。
該位元線描述在該第一層面可包含一第一位元線段，電性連接該第一反及格串以及一第二位元線段，經由一隔離裝置電性連接該第二反及格串，其中該隔離裝置位於該第一井區域及該第二井區域之間。該隔離裝置具有一閘極端，該閘極端在一編程操作、一讀取操作及該抹除操作期間被偏壓至一大於一供應電壓VDD之電壓。替換地，當該第一反及格串及該第二反及格串之其中之一被選擇抹除時，該隔離裝置在該抹除操作時可被執行為電性地非導電，以將該第一位元線段隔離開該第二位元線段。該隔離裝置回應一控制信號或回應一井區域選擇信號，而可被關斷。該反及快閃記憶體更可包含一位元線段解碼器，用以在一讀取操作期間，回應一井區域選擇信號，而致能該隔離裝置，該位元線段解碼器在一抹除操作期間，回應一抹除控制信號，而去能該隔離裝置。該位元線段解碼器可包含一隔離裝置驅動器，用以接收該抹除控制信號及該井區域選擇信號，當該井區域選擇信號在一作用邏輯準位時，該隔離裝置驅動器提供一隔離驅動信號用以控制該隔離裝置。該隔離裝置驅動器可包含一超覆電路，用以回應在該作用邏輯準位之另一井區域選擇信號，而驅動該井區域選擇信號至該作用邏輯準位。
在一第二層面，本發明提供一種反及快閃記憶體。該反及快閃記憶體包含至少二井區域，每一井區域包含至少一記憶體區塊的反及格串，及隔離裝置。在每一該等至少二井區域中之該至少一記憶體區塊電性連接對應的位元線段，及該等隔離裝置耦接在對應該等至少二井區域之該等位元線段之間。每一該等至少二井區域可包含二記憶體區塊。該等隔離裝置具有閘極端被偏壓至一預先決定電壓，該預先決定電壓可大於一供應電壓VDD。另外，該等隔離裝置在一抹除操作期間被關斷，或在一讀取操作期間被選擇地關斷。在一讀取操作期間，在包含一被選擇的記憶體區塊之一被選擇的井區域與一分頁緩衝器之間的該等隔離裝置被導通。該反及快閃記憶體更包含一選擇器，用以選擇地傳遞一抹除電壓至該等至少二井區域之一。該選擇器回應一區塊位址的一部份，耦合該抹除電壓至該等至少二井區域之一，該區塊位址被解碼以選擇一記憶體區塊供抹除。該反及快閃記憶體更可包含一分頁緩衝器，電性連接對應該等至少二井區域的其中之一的該等位元線段。
在一第三層面，本發明提供一種在反及快閃裝置中抹除一被選擇的記憶體區塊之方法。該方法包含選擇在一第一井區域中之一記憶體區塊，該第一井區域包含至少二記憶體區塊；對形成在該第一井區域中之該記憶體區塊施加偏壓，以供抹除；對形成在該第一井區域中之一未選擇的記憶體區塊施加偏壓，以禁止抹除；施加一抹除電壓至該第一井區域；及禁止施加該抹除電壓至一第二井區域，該第二井區域包含至少另外二記憶體區塊。該方法可更包含在施加該抹除電壓至該第一井區域之前，使對應該第一井區域及該第二井區域的位元線段彼此斷開。另外，該方法可更包含當該第一井區域之一位元線電壓為施加至一隔離裝置之一閘極端之至少一預先決定偏壓電壓時，藉由該隔離裝置使對應該第一井區域及該第二井區域的位元線段彼此斷開。
本發明之層面與特性將在熟習於本技藝者配合附圖看過以下本發明之特定實施例後加以了解。
具有減少的電力消耗與最小的抹除電壓干擾之一種快閃記憶體裝置是藉由形成所有記憶體區塊在相異井區域中所得到。每一井區域例如可包含一裝置井，在該裝置井內，記憶體區塊之反及格串形成在其中，以及隔離井，用以將基材與裝置井隔離開。至少一井區域在一抹除操作期間被選擇地耦接至一抹除電壓，使得未被選擇的井區域被禁止接收該抹除電壓，因此將在該等未被選擇的井區域中之抹除干擾最小化。因每一井區域具有一相對於包含所有記憶體組之一單一井的小面積，所以每一井區域之電容量是小的。如此造成了一些如較高速抹除或減少的充電泵尺寸的優點，其同樣將會由參考以下實施例及範例來描述。
圖6說明依據本發明之一實施例的一反及快閃記憶體組。在圖6中所說明的特定例子具有減少的基材電容量。圖6為一反及快閃記憶體組100之一方塊圖，包含記憶體陣列102，其具有相似於在圖2中所示之反及格串，列解碼器104，用以驅動連接至該等反及格串之裝置的字線，以及分頁緩衝器106，連接位元線，用以耦合讀取與編程資料至該等反及格串。該記憶體陣列102包含至少二相異井區域，在其中形成有反及格串。該等反及格串被組織為如在圖2中所示之記憶體區塊，並且每一井區域包含至少一記憶體區塊。充電泵108產生抹除電壓Verase，其被提供至選擇器110。選擇器110選擇地傳遞Verase至記憶體陣列102之該等至少二相異井區域的其中之一。
列解碼器104接收區塊位址，用以選擇特定記憶體區塊來供讀取、編程及抹除操作。列解碼器104更接收多位元(multi-bit)列位址RA用以提供用於啟動(activate)被選擇的字線、串選擇線SSL及源選擇線GSL之各別列驅動信號。列位址RA可為預先解碼的列位址或者自位址暫存器或任何其他上游電路所提供之列位址。在目前繪示的範例中，區塊位址B_ADDR[1:m]被用來定址達到2 m 的記憶體區塊，其中“m”可為任何非零整數值，其代表組成B_ADDR[1:m]之各別位址信號的個數。取決於形成在記憶體陣列102內之井區域個數，B_ADDR[1:m]中之一或所有各別位址信號被提供至選擇器110。依據本範例，包含選擇供抹除之記憶體區塊之井區域將被偏壓至Verase。所有未被選擇的井區域被禁止接收Verase，比如藉著對其施加偏壓至0V或VSS。
圖7A繪示在圖6中所示之反及快閃記憶體組100的列解碼器104的範例。參考圖6與圖7A，列解碼器104包含列解碼邏輯120，及用於各自的記憶體區塊之記憶體區塊驅動電路122與124。在特定範例中，有四記憶體區塊在記憶體陣列102中。列解碼邏輯120接收多位元列位址RA，用以產生如SS、S[1:i]及GS之各別列驅動信號。在本範例中，有一列解碼邏輯120用於在記憶體陣列102中之所有記憶體區塊，及列驅動信號SS、S[1:i]及GS為全域信號(global signal)被提供至記憶體陣列102之記憶體區塊驅動電路122與124的每一個。實際上，全域信號SS、GS及S[1:i]分別對應在比方如電路122到124之每一記憶體區塊驅動電路中之SSL、GSL及字線。列解碼邏輯120包含熟知的邏輯電路用以解碼多位元列位址RA，並且其細節不在此描述。圖7A繪示二記憶體區塊驅動電路122與124，但該領域技藝之人士將了解存在一記憶體區塊驅動電路用於在記憶體陣列102中之每一記憶體區塊。在本範例中，共有著四記憶體區塊驅動電路，其中的兩個為了簡化圖示而未被繪示。
記憶體區塊驅動電路122包含相同於記憶體區塊驅動電路124之電路元件，因此只有用於記憶體區塊驅動電路122之元件被進一步地詳加描述。記憶體區塊驅動電路122包含區塊解碼器126及列驅動器128。在圖7A中所示之範例中，記憶體區塊驅動電路122之區塊解碼器126接收二位元區塊位址B_ADDR[1:2]用以致能其對應的列驅動器128。因此，致能一區塊解碼器用於B_ADDR[1:2]的任何組合，以選擇記憶體區塊來供抹除、編程或讀取操作。列驅動器128包含裝置，用於分別地傳遞列驅動信號SS、S[1:i]及GS至在記憶體區塊中之反及格串的SSL、字線WL[1:i]及GSL。所以回應多位元列位址RA，SSL、GSL及一字線WL1到WLi藉由列解碼邏輯120被驅動至如VDD之作用邏輯準位。為了回應區塊位址，只有由區塊位址B_ADDR[1:2]定址之一被選擇的記憶體區塊之列驅動器128被致能，用以分別地驅動或傳遞作為SSL、WL[1:i]及GSL之列驅動信號SS、S[1:i]及GS至反及格串。在一未被選擇的記憶體區塊中，列驅動器128被去能，因此防止了SSL、WL[1:i]及GSL分別地接收列驅動信號SS、S[1:i]及GS之電壓準位。
圖7B為如繪示在圖7A中之記憶體區塊驅動電路122之一記憶體區塊驅動電路的區塊解碼器126及列驅動器128之電路概要圖。區塊解碼器126連結一記憶體區塊，並且包含交互耦合反相器閂鎖電路(cross coupled inverter latch circuit)與充電泵。閂鎖電路包含交互耦合反相器130與132、n通道重置電晶體134及n通道致能電晶體136與138。當閂鎖致能信號LTCH_EN與解碼區塊位址BA[1:4]在高邏輯準位時，閂鎖電路被致能或設置(set)。解碼區塊位址BA[1:4]亦被稱為區塊選擇信號。解碼區塊位址BA[1:4]的四各別信號由及(AND)邏輯閘140產生，該AND邏輯閘140接收區塊位址B_ADDR[1]與B_ADDR[2]。該領域技藝之人士應了解用於記憶體組之相異區塊解碼器126的AND邏輯閘140所接收是回應B_ADDR[1]與B_ADDR[2]之相異邏輯狀態組合，用以選擇一記憶體區塊供讀取、編程及抹除操作。當重置信號RST_BD被驅動至比如VDD之高邏輯準位時，重置電晶體134被導通以耦合反相器132的輸入至VSS。如此造成閂鎖電路的反相器130與132被重置。
區塊解碼器126包含局部(local)充電泵被耦接至反相器130之輸出。充電泵包含空乏型n通道傳輸電晶體142、原生(native)n通道二極體連接升壓電晶體144、高崩潰電壓n通道解耦合電晶體146、高崩潰電壓n通道箝位電晶體148、NAND邏輯閘150以及電容152。NAND邏輯閘150具有一輸入端被耦接至反相器130的輸出以及另一輸入端用以接收控制信號OSC，以用來驅動電容152的一端。傳輸電晶體142由編程信號PGM之捕數，其被稱為PGMb，所控制。解耦合電晶體146與箝位電晶體148之共同端被耦接至高電壓VH。
現在描述充電泵之操作。在一讀取或抹除操作期間，PGMb在高邏輯準位並且OSC被維持在低邏輯準位。因此，電路元件152、144、146及148為非作動(inactive)，並且輸出端BD_OUT反應呈現在反相器130之輸出的邏輯準位。在編程操作期間，PGMb在該低邏輯準位，並且OSC被允許振盪在一預先決定頻率之高與低邏輯準位之間。若反相器130之輸出在高邏輯準位，則電容152將在其另一端上重覆地累積電荷並且經由升壓電晶體144釋放所累積的電荷。解耦合電晶體146將VH隔離開升壓電晶體144之閘極上的升壓電壓。箝位電晶體148維持輸出端BD_OUT的電壓準位在約VH+Vtn，其中Vtn為箝位電晶體148之臨界電壓。在圖7B中示之局部充電泵為一範例電路，其可用來驅動信號至高於供應電壓VDD的電壓準位，但該領域技藝之人士將了解可利用具有相同效用之其他充電泵電路。
列驅動器128包含複數個n通道傳輸電晶體154，每個具有其閘極端被電性耦接至輸出端BD_OUT，用以分別地將在SSL、字線WL[1:i]及GSL之列驅動信號SS、S[1:i]及GS傳遞至反及格串。若輸出端BD_OUT被驅動高於VDD，則大於VDD之列驅動信號SS、S[1:i]及GS可分別地被傳遞至SSL、WL[1:i]及GSL線上。若輸出端BD_OUT在VSS，則傳輸電晶體154將被關斷，以將列驅動信號SS、S[1:i]及GS與SSL、WL[1:i]及GSL分別地斷開。
圖8A繪示依據圖6之反及快閃記憶體組實施例之範例的一反及快閃記憶體組。該反及快閃記憶體組具有減少的基材電容量。參考圖8A，一反及快閃記憶體組200具有記憶體陣列202，其包含相似於在圖2中所示之反及格串。反及快閃記憶體組200亦具有列解碼器204，用以驅動連接至反及格串之裝置的字線，以及分頁緩衝器206被連接至位元線，用以耦合讀取與編程資料至反及格串。充電泵208產生抹除電壓Verase，其被提供至選擇器210。在所說明的範例中，記憶體陣列202具有四相異井區域，每一井區域在一區塊抹除操作期間選擇地接收Verase。四井區域中的每一井區域包含正好一記憶體區塊，其被稱為區塊[1]、區塊[2]、區塊[3]及區塊[4]。因此，二位元區塊位址B_ADDR[1:2]被用來選擇四記憶體區塊的其中之一，並且列解碼器204包含合適的邏輯，用以解碼二位元區塊位址B_ADDR[1:2]。相同區塊位址被選擇器210所接收，用以傳遞Verase至包含對應被選擇的記憶體區塊之井區域。選擇器210可被實施為回應於二位元控制或位址信號之一對四解多工器。
圖8B為圖8A之記憶體陣列202沿著線B-B’所取的一橫截面圖，並且轉向以繪示在其表面上之特定特徵。在圖8B中，只繪示前三個井區域220、222及224，其中每一井區域包含p型井226形成在n型隔離井228之內，而n型隔離井228在p型基材230之內形成。n型隔離井228與p型井226兩者為離子佈植區(ion implanted regions)，該等離子佈植區具有二維表面面積於晶片上，該晶片是經由刻畫它們的特定形狀的熟知遮罩(masking)步驟所形成。因基材230為p型，所以n型隔離井228被用來將p型基材230與p型井226電性地隔離開。井226與228的深度與濃度由離子佈植能量與劑量所決定，離子佈植能量與劑量兩者為半導體裝置的製造設計參數。如在圖8B中所清楚地繪示，反及格串在p型井226中形成。在一交替範例中，其中基材230為代替p型的n型，n型隔離井228被省略，以及井區域220、222及224具有p型井226。依據本範例，每一井區域包含至少裝置井，反及格串形成在該裝置井之內，以及可選擇性地包含隔離井，用以將基材230與裝置井226隔離開。
在目前繪示的記憶體陣列202範例中，井區域220、222及224分別地包含記憶體區塊234、236及238。每一記憶體區塊包含反及格串232被電性耦接至各別的位元線，比方如位元線BLk及BLk+1到BLj。位元線被連接至分頁緩衝器，用以感測格資料及用以提供編程資料，然而並未繪示在圖8B中。分頁緩衝器之可能的電路實施及其操作應為該項技藝人士所熟知。繪示在圖8B中之選擇器210繪示其與記憶體陣列202之井區域220、222及224互連。選擇器210接收Verase並且回應二位元區塊位址B_ADDR[1:2]，電性耦合Verase至四井區域之其中之一。如在圖8B中所示，選擇器210之每一輸出是被連接至一各別的p型井226及其對應隔離井228。這是為了確保在p型基材230與n型隔離井228間之接面被逆向偏壓。
具有用於記憶體組的每一記憶體區塊之各別井區域的好處為充電泵之減少的電容載荷，其是相對於圖3之已知反及快閃記憶體組之單一井記憶體組。接著是在圖3之單一井記憶體組與圖8A及圖8B之多井區域範例之間的一範例比較。首先假設的是圖3之記憶體組與圖8A之記憶體組包含正好四記憶體區塊，每記憶體區塊有相同個數的反及格串，以及由相同過程與技術節點(technology node)所製造的相同充電泵。如先前所討論，t_delay為p型井54在一抹除操作期間供抹除一記憶體區塊從VSS往上充電至Verase的時間量。在圖8A/圖8B之反及快閃記憶體組中，一p型井226電容量有效地為p型井54電容量的四分之一。因此，p型井226之電壓準位將在小於t_delay的時間內從VSS升至Verase。另外，若圖3之記憶體組之抹除時間是為了用於圖8A之反及快閃記憶體組而被維持，則充電泵電路容量可被減少。此舉可經由減少電容元件的尺寸及/或消除全部電容元件的組合而被完成。因此半導體晶片面積被減少，而且反及快閃記憶體裝置的成本也相對地被減少。再者，因每一井區域的電容量小於p型井54電容量，所以重大的功率節省可被實現。
圖8A及圖8B之反及快閃記憶體組之額外好處是未被選擇的記憶體區塊不會接收Verase，因此消除了在未被選擇的記憶體區塊中的抹除干擾。這是因為圖8A及圖8B之每一記憶體區塊留駐(reside)在它自己的井區域中。因此，在留駐在未被選擇的井區域中之未被選擇的記憶體區塊中之字線不會自行升壓，並且被允許浮接(float)在大約VSS電壓準位。
現在參考在圖7B中繪示的記憶體區塊驅動電路122來描述抹除操作被執行於圖8A及圖8B之範例反及快閃記憶體組。在用於圖8A及圖8B範例的抹除操作中，一記憶體區塊被選擇，而其他區塊不被選擇。換言之，一記憶體區塊被致能，而剩餘的記憶體區塊被去能。在本範例抹除操作中，假設只有記憶體區塊區塊[1]要被抹除。因此，記憶體區塊驅動電路122之操作被描述，而記憶體區塊驅動電路124之操作被描述用於未被選擇的記憶體區塊的任何其中之一。為了選擇記憶體區塊來抹除，記憶體區塊驅動電路122之LTCH_EN與BA[1:4]將在高邏輯準位，因此設置了準位移位器電路(level shifter circuit)來輸出高電壓Vh。所以，字線驅動器電路128的所有傳輸電晶體154被導通。列驅動信號S1到Si被驅動至VSS，而列驅動信號SS與GS被浮接，並且具有被選擇的記憶體區塊之被選擇的井區域被偏壓至Verase。用於未被選擇的記憶體區塊的記憶體區塊驅動電路124將使其對應區塊解碼器電路輸出被設置以輸出低電壓Vn。因此，對應未被選擇的記憶體區塊之所有傳輸電晶體154將被關斷。於是，用於未被選擇的記憶體區塊之字線、SSL及GSL將浮接在近似VSS，這是因為在任何讀取或編程操作之後，這些線典型地被偏壓至VSS。
以下表格1摘要在一抹除操作期間用於一被選擇的記憶體區塊與一未被選擇的記憶體區塊之範例偏壓條件，其中該被選擇的記憶體區塊留駐在一井區域中及該未被選擇的記憶體區塊留駐在一相異井區域中。記憶體區塊藉由提供被選擇的記憶體區塊之區塊位址B_ADDR[1:2]至列解碼器204而被選擇，該區塊位址B_ADDR[1:2]被解碼以致能對應被選擇的記憶體區塊之字線與選擇線(SSL與GSL)的控制。因B_ADDR[1:2]由選擇器210所接收，所以Verase被傳遞至包含被選擇的記憶體區塊之井區域。
為了在圖8A與圖8B之範例反及快閃記憶體組中抹除一被選擇的記憶體區塊，字線被偏壓至VSS或0V，共源線CSL(此後稱為“CSL線”)被箝位至約Verase-0.6V，以及留置SSL與GSL來浮接。用於SSL與GSL線之解碼列驅動信號SS與GS在抹除期間被浮接以將用於SSL與GSL之傳輸電晶體上之電場最小化。要注意的是驅動線SS與GS的電容量是甚大於SSL與GSL的電容量。因此，SSL與GSL可維持在接近於VSS，因從井電壓升至Verase引起的SSL與GSL上之任何升壓充電將經由傳輸電晶體漏至SS與GS驅動線。
最後，內有留駐的被選擇的記憶體區塊的被選擇的井區域被偏壓至Verase。在這些條件下，在反及格串之快閃記憶格之浮接閘極中之捕捉電荷(trapped charge)將放出它們的電荷至井。如在先前的圖2與圖4中所示，所有位元線由在記憶體組中之記憶體區塊所共用，並且具有位元線接觸，該等位元線接觸電性連接至對應每一反及格串之n+擴散區。當被選擇的井區域被升至抹除電壓Verase時，n+擴散區88為順向偏壓，造成位元線被箝位至Verase-0.6V。如在先前的圖2與圖4中所示，CSL線是由經由n+擴散區82在相同記憶體區塊中之所有反及格串所共用。因此當被選擇的井區域被升至Verase時，n+擴散區82為順向壓升並且將在被選擇的井區域中之被選擇的記憶體區塊之CSL線箝位至Verase-0.6V。另一方面，用於在一未被選擇的井區域中之一未被選擇的記憶體區塊之CSL線被偏壓至VSS或0V。要注意的是在本範例中，CSL線一般只對一記憶體區塊之反及格串。在未被選擇的記憶體區塊中之所有字線、串選擇線(SSL)及接地選擇線(GSL)維持在一未被選擇的狀態，意指在字線驅動器128中之傳輸電晶體154被關斷。
圖8A與圖8B說明一範例反及快閃記憶體組，其中在記憶體組陣列202中，每井區域正好有一記憶體區塊。取決於用於製造反及快閃記憶體組200之製造過程與技術節點，如圖8B所繪示，鄰近的井區域被一最小距離“D”所彼此分隔。這個最小距離“D”可被設為用於鄰近的n型隔離井之最小設計法則間距。只藉由範例，在鄰近的n型隔離井228間之間距可介於3到10微米(micron)之間。
在記憶體陣列202的另一範例中，記憶體組之每一井區域包含超過一記憶體區塊以將記憶體陣列之尺寸最小化，同時也減少每一井區域之電容量。圖9A為具有減少的記憶體陣列面積之反及快閃記憶體組之方塊圖，其是相對於圖8A之範例反及快閃記憶體組。參考圖9A，一反及快閃記憶體組300具有：記憶體陣列302，該記憶體陣列302包含相似於在圖2中所示之反及格串；列解碼器304，用以驅動連接至反及格串之裝置的字線；以及分頁緩衝器306被連接至位元線，用以耦合讀取與編程資料至反及格串。充電泵308產生抹除電壓Verase，其被提供至選擇器310。只藉由範例，所繪出的反及快閃記憶體組具有記憶體陣列302，其包含二相異井區域，每一井區域在區塊抹除操作期間選擇地接收Verase。記憶體陣列302包含四記憶體區塊，其被稱為區塊[1]、區塊[2]、區塊[3]及區塊[4]。因此，二位元區塊位址B_ADDR[1:2]被用來選擇四記憶體區塊的其中之一並且列解碼器304包含合適的邏輯用以解碼二位元區塊位址B_ADDR[1:2]。
在記憶體陣列302中，一第一井區域包含記憶體區塊區塊[1]與區塊[2]，及一第二井區域包含記憶體區塊區塊[3]與區塊[4]。成對的二井區域在一抹除操作期間被選擇。單一位元區塊位址信號由選擇器310所接收，用以傳遞Verase至包含被選擇的記憶體區塊之井區域。若B_ADDR[1]為最高效區塊位址位元(most significant block address bit)，其用於選擇哪一對的記憶體區塊要被選擇，則B_ADDR[2]為最低效區塊位址位元(least significant block address bit)，其用於選擇被選擇成對的記憶體區塊的其中之一記憶體區塊。選擇器310為一對二解多工器，或選擇器，其回應一單一位元控制或位址信號。因圖9A之範例具有二記憶體區塊形成在每一井區域中，所以二井區域中只有一個被選擇以供任何記憶體區塊抹除操作之用。因此區塊位址B_ADDR[1]被選擇器310所使用，用以傳遞Verase至二井區域的其中之一。換言之，選擇器310接收區塊位址的一部分，用以選擇地傳遞Verase至二井區域的其中之一。
圖9B為圖9A之記憶體陣列302沿著線C-C’所取的一橫截面圖，並且轉向以繪示在其表面上之特定特徵。在圖9B中，繪示二井區域320及322，其中每一井區域包含p型井324形成在n型隔離井326之內，該n型隔離井326在p型基材328之內形成。n型隔離井326與p型井324兩者為離子佈植區(ion implanted regions)，該等離子佈植區具有二維表面面積於晶片上，該晶片是經由刻畫它們的特定形狀的熟知遮罩步驟所形成。井226與228的深度與濃度是由離子佈植能量與劑量所決定，離子佈植能量與劑量兩者為半導體裝置的製造設計參數。如在圖9B中清楚所示，反及格串在p型井324中形成。在一交替範例中，其中基材328為代替p型的n型，n型隔離井326被省略，以及井區域320及322具有p型井324。依據本範例，每一井區域包含至少裝置井，反及格串形成在該裝置井內，以及可選擇性地包含隔離井，用以將基材與裝置井隔離開。
在目前所示的記憶體陣列302範例中，井區域320包含記憶體區塊330及332，其分別對應記憶體區塊區塊[1]及區塊[2]。井區域322包含記憶體區塊334及336，其分別對應記憶體區塊區塊[3]及區塊[4]。每一記憶體區塊包含反及格串338，電性耦接至各別的位元線，比方如位元線BLk及BLk+1到BLj。位元線被連接至分頁緩衝器，用以感測格資料及用以提供編程資料，然而並未繪示在圖9B中。分頁緩衝器之可能的電路實施及其操作應為該項技藝人士所熟知。在圖9B中所示之選擇器310繪示其與記憶體陣列302之井區域320及322互連。選擇器310接收Verase並且回應單一位元區塊位址B_ADDR[1]，電性耦合Verase至二井區域之其中之一。如在圖9B中所繪示，選擇器310之每一輸出是被連接至各別的p型井324及其對應隔離井326。
在圖9A及圖9B之範例反及快閃記憶體組中用於被選擇的記憶體區塊之抹除操作是類似描述於圖8A及圖8B之範例反及快閃記憶體組之抹除操作，除了施加一抹除禁止策略至接收抹除電壓Verase之被選擇的井區域之未被選擇的記憶體區塊。此事實是因為每一井區域具有一被選擇的記憶體區塊要被抹除及一未被選擇的記憶體區塊。所以，在井區域中之未被選擇的記憶體區塊之快閃記憶體格接收Verase是要被抹除禁止的。藉由範例，先前描述之自行升壓抹除禁止策略可被用於禁止在被選擇的井區域中之未被選擇的記憶體區塊之快閃記憶格的抹除，其中被選擇的井區域是接收Verase的這個被選擇的井區域。例如，若記憶體區塊332(區塊[2])被選擇抹除，則對應被選擇的記憶體區塊332之字線與選擇線(SSL與GSL)被偏壓至抹除條件，且Verase被施加至井區域320。記憶體區塊330是抹除被禁止的，以防抹除其快閃記憶體格，因記憶體區塊330形成在與記憶體區塊332相同之p型井324之內。
表格2摘要在一抹除操作期間用於在接收Verase的被選擇的井區域中之一被選擇的記憶體區塊與一未被選擇的記憶體區塊及用於在未接收Verase的一未被選擇的井區域中之未被選擇的記憶體區塊的範例偏壓條件。
用於字線及SSL及GSL之抹除偏壓條件在圖8A、圖8B之反及快閃記憶體組範例是相同於圖9A、圖9B，而用於在未被選擇的井區域之未被選擇的記憶體區塊的偏壓條件亦為相同。然而，對於被選擇的井區域之未被選擇的記憶體區塊而言，字線被自行升壓至約Verase。當字線近似於Verase時，存在一最小電場形成在字線與被選擇的井區域之p型井324之間，因此禁止抹除未被選擇的記憶體區塊的快閃記憶體格。
雖然圖8A、圖8B及圖9A、圖9B繪示了範例，其中在一記憶體陣列中，每井區域正好有一記憶體區塊形成及每井區域有二記憶體區塊形成，但是交替的範例可包含任何數量的井區域在每一記憶體陣列中，其中每一井區域可包含任何數量的記憶體區塊形成在其中。
在圖8A、圖8B及圖9A、圖9B兩者之範例反及快閃記憶體組中，當井區域之p型井升至Verase時，位元線之電壓升至約Verase-0.6V。例如參考圖4，當Verase被施加時，p型井54與n+擴散區88具有一被順向偏壓的p-n接面。因此位元線90將箝位至約Verase-0.6V，其中0.6V為橫過p-n接面之順偏壓降。每一位元線被電性連接至在記憶體陣列之每一記憶體區塊中之反及格串。因此，位元線的這個箝位電壓被施加至行之所有反及格串之n+擴散區88，及格外地施加至在未被選擇的井區域中之反及格串之n+擴散區88。因未被選擇的井區域被偏壓至VSS或浮接接近VSS，所以位元線在被選擇的井區域及一個或更多的未被選擇的井區域之間潛在地提供一漏充電路徑。更具體來說，若接面崩潰發生在每一反及格串之n+擴散區88與p型井54的pn接面，則施加在被選擇的井區域之Verase可經由未被選擇的井區域被放電至VSS。如此會延遲在被選擇的井區域中Verase的上升或甚至干擾抹除過程，假若被選擇的井區域電壓沒有全完地達到Verase。藉著了解在抹除操作期間之位元線電壓，當位元線升至Verase-0.6V時，n+擴散區88之接面崩潰電壓被設計忍受崩潰。
雖然接面崩潰工程(junction breakdown engineering)為此問題之一可能的解，但一較簡單的解是將連接至被選擇的井區域的位元線段與未被選擇的井區域電性隔離開。依據本實施例，因井區域由於設計法則而被彼此隔開，所以一隔離裝置與在井區域間之位元線被包含在線內(in-line)。圖10說明此實施例的一範例。
圖10為在圖9A與圖9B中所示之記憶體陣列203之另一範例。在圖10中，記憶體陣列400具有在圖9B中所示之相同元件。為了將連接至一井區域的位元線與另一井區域的反及格串隔離開，如n通道電晶體402之隔離裝置形成在井區域間的空間。n通道電晶體402可被形成為高電壓電晶體裝置，同時其他高電壓電晶體裝置在記憶體裝置上形成。電性連接一井區域之反及格串的位元線被連接至隔離裝置402的一端，而電性連接一鄰近井區域之反及格串的位元線被連接至隔離裝置402的另外端。所以，連接在一井區域中之反及格串的位元線被稱為位元線段。在圖10中，這些位元線段由參考數字404所指示。若在記憶體陣列400中存在超過兩個井區域，則有額外的隔離裝置402與每一位元線段404線內或串聯連接。所有隔離裝置402之閘極端接收一偏壓電壓Viso，該Viso是被選擇為至少一電壓準位，其是足夠高到供傳遞在讀取與編程操作期間被施加至位元線之最高電壓準位。隔離裝置在一讀取或編程操作期間因此而被致能。換言之，所有隔離裝置之閘極端可被過驅動(overdrive)至一高於供應電壓VDD的準位。可能存在著裝置，在其中過驅動閘極端不是必要的，而驅動閘極端至供應電壓VDD是充分的。
比如，若VDD在一編程操作期間被施加至位元線，用以編程一特定邏輯狀態至一快閃記憶體格，則該偏壓電壓Viso應為至少VDD+Vtn，其中Vtn為n通道電晶體之臨界電壓。藉著設置Viso至如此之電壓準位，一個完全的VDD電壓準位在編程期間可被維持在所有的位元線段。在用於在被選擇的井區域中之記憶體區塊之抹除操作期間，對應的位元線段將升至約Verase-0.6V。但因為隔離裝置402具有它們的閘極被偏壓至Viso=VDD+Vtn，所以其他位元線段是受限被充至VDD。因此，最小額外接面崩潰工程是必須的，因為連接位元線之n+擴散區已被設計來忍受一VDD電壓準位。
在記憶體陣列400之一範例中，Viso在讀取、編程及抹除操作期間被靜態地維持在相同的電壓準位。該項領域技藝之人士應了解存在著相異的方式來提供Viso。在交替的範例中，Viso可為解碼信號，意指Viso是選擇地被施加至鄰近於被選擇的井區域之隔離裝置之閘極。
圖11為圖10之實施例範例之一電路概要圖。在圖11中，一記憶體組具有具有形成在井區域間之動態啟動隔離裝置的記憶體陣列，用以定義位元線段，以及位元線段解碼器，用以在每一行中選擇地將一位元線段與其他位元線段隔離開。未繪示列解碼器是為了簡化概要圖，但該項技藝之人士將了解它們用來驅動在每一記憶體區塊中之反及格串之字線是必要的。記憶體組500包含記憶體陣列502、分頁緩衝器504及位元線段解碼器506。本範例之記憶體陣列502包含四井區域508、510、512及514，其中每一井區域包含正好一記憶體區塊。因此，記憶體陣列502具有與圖8A/8B的記憶體陣列202相同的結構。在每一井區域間形成的為隔離裝置516，每個為n通道電晶體用於本範例。位元線段518被連接至在每一記憶體區塊中之反及格串，並且在兩端被連接至一隔離裝置。位元線尾段520與522為沒有被連接至任何反及格串及是被連接至一隔離裝置516及某其他終端電路的位元線段。例如，位元線尾段520被連接至在井區域508之上的隔離裝置516及被連接至位元線預充電電路524。另一邊的位元線尾段522被連接至在井區域514之下的隔離裝置516及被連接至分頁緩衝器504。雖然圖11之本範例繪示每一井區域具有一記憶體區塊形成在其中，但依據交替的範例，每一井區域可具有多記憶體區塊形成在其中，其中位元線段一般是被連接至留駐在相同井區域中之多記憶體區塊。由NAND邏輯閘532與NAND邏輯閘540所驅動之隔離裝置516為選擇性的(optional)，意指對應井區域508及514之位元線段518可分別地延伸至預充電電路524與分頁緩衝器504。
位元線段解碼器506是有責任用來去能、給予電性非導電或關斷隔離裝置516，用以將對應包含要被抹除的被選擇的記憶體區塊的被選擇的井區域之位元線斷518與所有其他位元線斷518隔離開。位元線段解碼器506包含OR邏輯閘526、528及530及NAND邏輯閘532、534、536、538及540。OR邏輯閘526、528及530之每一OR邏輯閘接收二相異井區域選擇信號，並且具體來說是對應至鄰近井區域的二井區域選擇信號。因鄰近井區域共用相同的隔離裝置516，所以當其中之一井區域被選擇或被定址供抹除操作時，利用OR閘去能二鄰近井區域間的隔離裝置516。在圖11範例中，井區域選擇信號對應解碼區塊位址BA[1:4]，因在每一井區域中正好存在一記憶體區塊。位元線段解碼器506所需之井區域選擇信號個數取決於在記憶體組之記憶體陣列中之井區域個數。例如，若有正好二記憶體區塊在圖11的每一井區域中，則總共會有八記憶體區塊。因此，三區塊位址信號被用於各自地選擇八記憶體區塊的其中之一，但是最大區塊位址信號中的兩個可被用來產生井區域選擇信號。例如，圖7B的記憶體區塊驅動電路122的一修正版可有一個三輸入AND邏輯閘代替二輸入AND邏輯閘140，用以對B_ADDR[1]、B_ADDR[2]及B_ADDR[3]解碼，以執行八選一的選擇。因此，該領域技藝之人士將了解會有總共為八記憶體區塊驅動電路，每個記憶體區塊驅動電路供每個記憶體區塊。在本範例中，二最大區塊位址B_ADDR[3]及B_ADDR[2]利用熟知邏輯而被解碼，以提供四井區域選擇信號。
NAND邏輯閘534、536及538，每個具有一第一輸入用以分別接收OR邏輯閘526、528及530的輸出。NAND邏輯閘532具有一第一輸入用以直接接收井區域選擇信號，因為井區域508之上的隔離裝置516未與另外井區域共用。相似地，NAND邏輯閘540具有一第一輸入用以直接接收井區域選擇信號，因為井區域514之下的隔離裝置516未與另外井區域共用。所有NAND邏輯閘之第二輸入接收抹除信號ERASE，並且每一NAND邏輯閘之輸出驅動鄰近至少一井區域之一組別的隔離裝置516。每一NAND邏輯閘之高邏輯準位輸出被設置，使得隔離裝置516被驅動至一電壓準位，該電壓準位是足夠允許最大位元線電壓準位來通過。例如，若最大位元線電壓為VDD，則NAND邏輯閘被供應一高於VDD之正電壓。
依據本範例，信號ERASE被設為低邏輯準位以供一讀取或編成操作，因此導通或過驅動所有隔離裝置516。如前述，所有NAND邏輯閘可被供有一大於VDD供應電壓的電壓準位。所以井區域選擇信號BA[1:4]的邏輯狀態被忽略。在抹除操作期間，信號ERASE被設至高邏輯準位。現在NAND邏輯閘532及540回應井區域選擇信號BA[1:4]，以及NAND邏輯閘534、536及538回應對應的OR邏輯閘之輸出。當NAND邏輯閘的第一與第二輸入二者皆在高邏輯準位時，NAND邏輯閘是有回應的，藉著驅動其輸出至非作用邏輯準位。因此，當一井區域選擇信號在作用高邏輯準位時，鄰近於對應被選擇的井區域之組別的隔離裝置會被關斷。然後抹除電壓Verase被施加至被選擇的井區域。
例如，若在井區域510中之記憶體區塊要被抹除，則只有位址BA[2]被驅動至高邏輯準位。然後NAND邏輯閘534及536驅動其各別輸出至如VSS的低邏輯準位，且具有閘極被電性耦接至NAND邏輯閘534及536的輸出的隔離裝置516將關斷。因此，井區域510的位元線段518將與其他井區域的其他位元線段隔離開。
在圖11範例中，位元線段518在抹除操作期間回應解碼區塊位址BA[1:4]而與其他位元線段選擇地斷開。在替換的範例中，所有隔離裝置回應記憶體裝置的操作模式而被全域地致能及去能。更具體來說，若執行抹除操作，則隔離裝置被關斷是不受任何位址資訊的影響。
圖12為依據圖10之實施例之替換範例之一記憶體組之一電路概要圖，該記憶體組具有具有形成在井區域間之動態啟動隔離裝置之記憶體陣列。在圖12中，記憶體組550包含繪示在圖11中之相同的記憶體陣列502，但現在位元線段解碼器506被一簡單的段解耦合邏輯552所取代。段解耦合邏輯552包含反相器554、556、558、560及562，這些中的每一個反相器平行地接收抹除信號ERASE，並且驅動一各別組別的隔離裝置516。在本範例中，反相器被供有一供應電壓VDD或一大於VDD之電壓準位以在非抹除操作期間過驅動隔離裝置516。在抹除操作時，信號ERASE被驅動至高邏輯準位，並且所有反相器驅動隔離裝置516之閘極至VSS。所有的隔離裝置516關斷，造成所有位元線段518彼此被隔離開，並且Verase被施加至包含要被抹除的記憶體區塊的被選擇的井區域。在一編程或讀取操作時，ERASE在低邏輯準位，並且隔離裝置使其閘極被驅動至一最少為VDD的電壓準位。
在圖11及圖12兩者之範例中，ERASE在一讀取或編程期間在非作用低邏輯準位以確保所有隔離裝置516至少被導通或過驅動。不幸地，影響感測時間之一已知議題為位元線電容量。該領域技術之人士了解當位元線長度增加時，其電容量亦增加。因為經由一導電快閃記憶體格的電流是小的，所以當位元線電容量為高時，此電流是難以感測。因此，在圖11為圖12中所示之隔離裝置可用在本發明之一替換實施例以減少位元線電容量來縮短感測時間。
圖13為依據實施例範例之一替換記憶體組570之一電路概要圖，用來減少位元線電容量以縮短感測時間。記憶體陣列502與在圖11中所示之該記憶體陣列相同，但依據當前實施例之一範例之一替換位元線段解碼器572被說明。位元線段解碼器572在一抹除操作期間關斷在記憶體陣列502中之所有隔離裝置516，並且在一讀取操作期間選擇地關斷特定的隔離裝置516。在圖13中，位元線段解碼器572包含一反相器574，該反相器574為了提供一隔離驅動信號，而使其輸出被耦接至在位元線預充電電路524與井區域508之間的一各別組別的隔離裝置516，以及OR邏輯閘576、578、580及582，每個OR邏輯閘為了提供一隔離驅動信號，而使輸出被耦接至各別組別的隔離裝置516。OR邏輯閘576、578、580及582之一第一輸入分別地被耦接至NOR邏輯閘584、586、588及590之輸出。反相器574與每一成對的NOR邏輯閘與OR邏輯閘被稱為隔離裝置驅動器，其具有用來驅動各別隔離裝置的輸出。OR邏輯閘578、580及582之一第二輸入接收另一隔離裝置驅動器的輸出，而OR邏輯閘576之第二輸入被接地。每一隔離裝置驅動器為了一組別的隔離裝置516，提供其隔離驅動信號至一隔離裝置驅動器，該隔離裝置驅動器提供其隔離驅動信號至一第二組別的隔離裝置516，其中該第二組別的隔離裝置516位於該第一組別的隔離裝置與該分頁緩衝器504之間。NOR邏輯閘584、586、588及590之一第一輸入接收抹除信號ERASE。NOR邏輯閘584、586、588及590之一第二輸入為一反相輸入，且分別地接收井區域選擇信號BA[1]、BA[2]、BA[3]及BA[4]。
如前述用於記憶體陣列502之該範例組配，每一井區域包含一記憶體區塊，因此解碼區塊位址BA[1:4]可用為井區域選擇信號。在一抹除操作期間，位元線段解碼器572之操作為直接的。信號ERASE被設為作用高邏輯準位，因此造成每一NOR邏輯閘提供一低邏輯準位輸出，該低邏輯準位輸出由每一OR邏輯閘傳遞為隔離驅動信號至所有隔離裝置516。所以，當ERASE在高邏輯準位的同時，所有隔離裝置516被關斷，並且Verase可被施加至被選擇的井區域。
在一讀取操作期間，只有位於含有被選擇的記憶體區塊之井區域與分頁緩衝器504間之隔離裝置516被導通或過驅動。關斷所有其他的隔離裝置，以將由被選擇的記憶體區塊之被選擇的反及格串所看之位元線電容量最小化。例如，當在井區域512中之一記憶體區塊被選擇用於讀取操作時，在井區域512與514間之隔離裝置516被導通，而在井區域514與分頁緩衝器504間之隔離裝置516也一樣被導通。所以在用於被選擇的記憶體區塊的讀取操作期間，只有對應於包含被選擇的記憶體區塊的被選擇的井區域的位元線段518與對應於在被選擇的井區域與分頁緩衝器間的所有其他插入的井區域的位元線段518被電性地彼此相耦接。在圖13之範例中，隔離裝置驅動器之每一OR邏輯閘為一位址超覆器(overrider)電路。要注意的是具有反相器574之隔離裝置驅動器沒有包含NOR邏輯閘與OR邏輯閘，因在隔離裝置驅動器控制的隔離裝置516與位元線預充電電路524之間沒有額外的井區域。該位址超覆器電路斟酌由井區域選擇信號所啟動之隔離裝置驅動器，以致能或啟動最近於分頁緩衝器504之下一組別的隔離裝置516。
在範例的讀取操作時，被選擇的記憶體區塊留駐在井區域510中，所以BA[2]被驅動至高邏輯準位並且ERASE在低邏輯準位。藉著在低邏輯準位的ERASE，反相器574導通或過驅動其隔離裝置。因BA[1]在低邏輯準位，所以NOR閘584提供低邏輯準位輸出，該低邏輯準位輸出由OR閘576傳遞至其各別組別的隔離裝置516。NOR閘586提供高邏輯準位輸出至OR閘578，該OR閘578亦從OR閘576接收低邏輯準位輸出。因此，在井區域510與512間之隔離裝置516被導通或被過驅動。藉著在低邏輯準位的BA[3]，NOR閘588驅動其輸出至低邏輯準位。然而，OR閘578之高邏輯準位輸出被OR閘580所接收。所以NOR閘588的輸出被超覆。類似地，NOR閘590的輸出被OR閘582超覆，所以在井區域512及514及分頁緩衝器504間之隔離裝置516被導通。
藉著在圖13中所示之讀取策略，當被選擇的記憶體區塊留駐在井區域508之內時，最差情形的讀取狀態發生，該井區域508是最遠離於分頁緩衝器504。另一方面，當被選擇的記憶體區塊留駐在井區域514之內時，最好情形的讀取狀態發生，該井區域514是最靠近於分頁緩衝器504。因此，感測時序(timing)與資料輸出傳送時序可基於被選擇的井區域而被調整，該被選擇的井區域包含要被讀取之被選擇的記憶體區塊。在一範例應用中，形成在最近於分頁緩衝器504之井區域中之一特定數量的記憶體區塊可被指定為高速記憶體區塊。留駐在遠離於分頁緩衝器504之井區域中之剩餘記憶體區塊可被指定為常速(regular speed)記憶體區塊。當與外部系統使用的同時，資料可被選擇地儲存在高速或常速記憶體區塊兩者其中之一，以供高速或常速讀取操作。
圖14為依據本發明前述實施例之一流程圖，該流程圖摘要抹除一被選擇的記憶體區塊所用的方法。下列方法可適用於具有任何個數的井區域之記憶體陣列，其中每一井區域包含至少一記憶體組。開始於步驟600，被選擇的記憶體區塊被偏壓用以抹除，其可藉由設置字線、SSL及GSL至合適的抹除偏壓條件來完成。表格2說明用於要被抹除的記憶體區塊的範例抹除偏壓條件。若每一井區域包含至少二記憶體區塊，則有一未被選擇的記憶體區塊存在於要被抹除的被選擇的記憶體區塊的相同井區域中。因此在步驟602，在相同於被選擇的記憶體區塊的區域中之未被選擇的記憶體區塊被偏壓以禁止抹除其記憶體格。再一次地，表格2說明用於字線、SSL及GSL的範例抹除禁止偏壓條件。另一方面，若每一井區域包含正好一記憶體區塊，則跳過步驟602。繼續步驟604，抹除電壓被施加至含有被選擇的記憶體區塊之井區域。接著步驟606，被選擇的井區域之位元線段同時或就在Verase被施加至被選擇的井區域之後，與其他位元線段斷開。要注意的是該方法是足夠將被選擇的井區域之位元線段與鄰近的井區域之位元線段斷開。這樣的斷開可為動態斷開或靜態斷開兩者之一。當隔離裝置被靜態偏壓至Viso時，靜態斷開發生，並且被選擇的井區域之位元線段會自行斷開其他位元線段，因其電壓升到過去的Viso。動態斷開的發生是藉由全域地回應如ERASE之一單一控制信號或回應一井區域選擇信號而主動地關斷隔離裝置。若使用動態斷開，隔離裝置可在施加Verase至被選擇的井區域之前被關斷。
本發明當前所示的記憶體組實施例與範例減少功率消耗，同時改善了由形成的井區域所抹除一記憶體區塊的速度，該等井區域可選擇地被偏壓至所需的抹除電壓。每一井區域具有至少一記憶體區塊形成在其中，並且因而具有低於先前技藝反及快閃記憶體陣列之電容量，該等先前技藝反及快閃記憶體陣列具有所有記憶體區塊形成在一大井中。所有前述記憶體組實施例與範例可在圖1A之該反及記憶體裝置中或在圖1B之該反及記憶體裝置晶片中使用。
如先前的實施例與範例所示，一記憶體組之一記憶體陣列藉著形成至少二井區域將已減少了井電容量，每一井區域具有至少一記憶體區塊形成在其中。減少的井電容量斟酌相較於先前技藝單一井記憶體陣列之用於被選擇的記憶體區塊之較高抹除速度。若抹除性能對在記憶體組中具有多井區域之反及快閃記憶體裝置而言並非重要規格，則充電泵尺寸可被減小，同時維持相似於先前技藝反及快閃記憶體裝置的抹除速度。在上述實施例與範例中，該等裝置元件被彼此連接如在該等圖示中所繪示，是為了簡化之故。在本發明至一設備之實際應用中，裝置、元件、電路等等可被直接彼此連接。同樣地，裝置、元件、電路等等可經由其他裝置、元件、電路等等被間接地彼此連接，這些是必要於該設備之操作。因此，在實際組態中，該等電路元件與裝置是被直接地或間接地彼此耦接或連接。
在前文之說明中，為了便於解說，述及許多細節及範例，以便提供對本發明實施例的徹底了解。然而，熟悉該領域之人士可了解這些特定細節不是實施本發明所必須的。在其他的情形中，係以方塊圖之形式繪示熟知的電氣結構及電路，以便不會模糊本發明。例如，不論本發明中所述之實施例被實施為軟體程式、硬體電路、韌體、或以上各項之組合，都不提供特定之細節。
本發明的上述實施例僅意欲做為例子。熟悉此方面技術之人士可對特定的實施例做變更、修改及變化，不會偏離本發明的範圍，本發明的範圍僅由所附的申請專利範圍來界定。
2．．．快閃記憶體
3a．．．I/O控制電路
3b．．．控制緩衝器區塊
3c．．．控制電路
4．．．位址暫存器
5．．．資料暫存器
6．．．命令暫存器
7．．．記憶體陣列
8．．．感測放大器電路
9a．．．列位址解碼器
9b．．．列位址緩衝器
10．．．快閃記憶體晶片
12．．．瓷磚塊
14．．．瓷磚塊
16．．．列解碼器
18．．．分頁緩衝器
20．．．分頁緩衝器
22．．．邏輯區塊
24．．．充電泵
30．．．反及格串
32．．．串選擇裝置
34．．．快閃記憶體格
36．．．源線選擇裝置
38．．．記憶體區塊
40．．．記憶體區塊
50．．．基材
52．．．n井
54．．．p井
56．．．記憶體區塊
58．．．記憶體區塊
60．．．記憶體區塊
62．．．記憶體區塊
70．．．字線
72．．．多晶矽浮接閘極
74．．．薄閘極氧化層
76．．．n型擴散區
78．．．多晶矽閘極
80．．．厚閘極氧化層
82．．．n型擴散區
84．．．多晶矽閘極
86．．．厚閘極氧化層
88．．．n型擴散區
90．．．位元線
100．．．反及快閃記憶體組
102．．．記憶體陣列
104．．．列解碼器
106．．．分頁緩衝器
108．．．充電泵
110．．．選擇器
120．．．列解碼邏輯
122．．．記憶體區塊驅動電路
124．．．記憶體區塊驅動電路
126．．．區塊解碼器
128．．．列驅動器
130．．．交互耦合反相器
132．．．交互耦合反相器
134．．．n通道重置電晶體
136．．．n通道致能電晶體
138．．．n通道致能電晶體
140．．．AND邏輯閘
142．．．空乏型n通道傳輸電晶體
144．．．原生n通道二極體連接升壓電晶體
146．．．高崩潰電壓n通道解耦合電晶體
148．．．高崩潰電壓n通道箝位電晶體
150．．．NAND邏輯閘
152．．．電容
154．．．n通道傳輸電晶體
200．．．反及快閃記憶體組
202．．．記憶體陣列
204．．．列解碼器
206．．．分頁緩衝器
208．．．充電泵
210．．．選擇器
220．．．井區域
222．．．井區域
224．．．井區域
226．．．p型井
228．．．n型隔離井
230．．．p型基材
232．．．反及格串
234．．．記憶體區塊
236．．．記憶體區塊
238．．．記憶體區塊
300．．．反及快閃記憶體組
302．．．記憶體陣列
304．．．列解碼器
306．．．分頁緩衝器
308．．．充電泵
310．．．選擇器
320．．．井區域
322．．．井區域
324．．．p型井
326．．．n型隔離井
328．．．基材
330．．．記憶體區塊
332．．．記憶體區塊
334．．．記憶體區塊
336．．．記憶體區塊
338．．．反及格串
400．．．記憶體陣列
402．．．n通道電晶體
404．．．位元線段
500．．．記憶體組
502．．．記憶體陣列
504．．．分頁緩衝器
506．．．位元線段解碼器
508．．．井區域
510．．．井區域
512．．．井區域
514．．．井區域
516．．．隔離裝置
518．．．位元線段
520．．．位元線尾段
522．．．位元線尾段
524．．．預充電電路
526．．．OR邏輯閘
528．．．OR邏輯閘
530．．．OR邏輯閘
532．．．NAND邏輯閘
534．．．NAND邏輯閘
536．．．NAND邏輯閘
538．．．NAND邏輯閘
540．．．NAND邏輯閘
550．．．記憶體組
552．．．段解耦合邏輯
554．．．反相器
556．．．反相器
558．．．反相器
560．．．反相器
562．．．反相器
570．．．記憶體組
572．．．位元線段解碼器
574．．．反相器
576．．．OR邏輯閘
578．．．OR邏輯閘
580．．．OR邏輯閘
582．．．OR邏輯閘
584．．．NOR邏輯閘
586．．．NOR邏輯閘
588．．．NOR邏輯閘
590．．．NOR邏輯閘
本發明實施例現在將僅用範例及所附之參考圖示來描述，其中：
圖1A為一快閃記憶體裝置之一方塊圖；
圖1B為一先前技藝快閃記憶體裝置之一佈局平面圖；
圖2為繪示在圖1B之快閃記憶體晶片之一記憶體陣列中之二記憶體區塊電路細節之電路概要圖；
圖3為圖1B之快閃記憶體晶片之一記憶體陣列之一橫截面圖；
圖4為圖3之一反及格串之一橫截面圖；
圖5為基材電壓Vsub與時間之間的關係作圖；
圖6為依據本發明之一實施例之一反及快閃記憶體組之一方塊圖；
圖7A為用於圖6之反及快閃記憶體組中之一列解碼器之一方塊圖；
圖7B為在圖7A中所示之一記憶體區塊驅動電路之電路概要圖；
圖8A為依據圖6之反及快閃記憶體組之一範例之一反及快閃記憶體組具有每井區域一記憶體區塊之方塊圖；
圖8B為圖8A之反及快閃記憶體組之一記憶體陣列之一橫截面圖；
圖9A為為依據圖6之反及快閃記憶體組之另一範例之一反及快閃記憶體組具有每井區域多記憶體區塊之一方塊圖；
圖9B為圖9A之反及快閃記憶體組之一記憶體陣列之一橫截面圖；
圖10為包含隔離裝置與位元線形成在線內之圖9B之橫截面圖；
圖11為依據一範例之具有動態控制的隔離裝置之一記憶體組之一電路概要圖；
圖12為依據另一範例之具有動態控制的隔離裝置之一記憶體組之一電路概要圖；
圖13為依據再一範例之具有動態控制的隔離裝置之一記憶體組之一電路概要圖；
圖14為依據本發明之一實施例繪示抹除一記憶體區塊之方法流程圖。
202．．．記憶體陣列
210．．．選擇器
220．．．井區域
222．．．井區域
224．．．井區域
226．．．p型井
228．．．n型隔離井
230．．．p型基材
232．．．反及格串
234．．．記憶體區塊
236．．．記憶體區塊
238．．．記憶體區塊

Claims (29)

  1. 一種反及(NAND)快閃記憶體，包括：一第一井區域，具有一第一反及格串，用以在一抹除操作期間選擇地接收一抹除電壓；一第二井區域，具有一第二反及格串，用以在該抹除操作期間選擇地接收該抹除電壓；一位元線，電性連接該第一反及格串及該第二反及格串；以及一分頁緩衝器，電性連接該位元線。
  2. 如申請專利範圍第1項所述之反及快閃記憶體，其中該第一井區域包含一第三反及格串，電性連接一第二位元線，以及該第二井區域包含一第四反及格串，電性連接該第二位元線，該第二位元線電性連接該分頁緩衝器。
  3. 如申請專利範圍第2項所述之反及快閃記憶體，其中該第一反及格串及該第三反及格串為一記憶體區塊的部分，以及該第二反及格串及該第四反及格串為另一記憶體區塊的部分。
  4. 如申請專利範圍第1項所述之反及快閃記憶體，其中該第一井區域包含一第三反及格串，電性連接該位元線，以及該第二井區域包含一第四反及格串，電性連接該位元線。
  5. 如申請專利範圍第4項所述之反及快閃記憶體，其中該第一反及格串為一第一記憶體區塊的部分，該第三反及格串為一第二記憶體區塊的部分，該第二反及格串為 一第三記憶體區塊的部分，以及該第四反及格串為一第四記憶體區塊的部分。
  6. 如申請專利範圍第5項所述之反及快閃記憶體，更包含一區塊解碼器，用以回應一區塊位址，在該第一記憶體區塊、該第二記憶體區塊、該第三記憶體區塊及該第四記憶體區塊中選擇其中之一記憶體區塊來抹除。
  7. 如申請專利範圍第6項所述之反及快閃記憶體，更包含：一充電泵，用以提供一抹除電壓；以及一選擇器，用以回應該區塊位址，耦合該抹除電壓至該第一井區域及該第二井區域之其中之一。
  8. 如申請專利範圍第1項所述之反及快閃記憶體，其中該位元線包含：一第一位元線段，電性連接該第一反及格串；以及一第二位元線段，經由一隔離裝置電性連接該第二反及格串。
  9. 如申請專利範圍第8項所述之反及快閃記憶體，其中該隔離裝置位於該第一井區域及該第二井區域之間。
  10. 如申請專利範圍第8項所述之反及快閃記憶體，其中該隔離裝置具有一閘極端，該閘極端在一編程操作、一讀取操作及該抹除操作期間被偏壓至一大於一供應電壓VDD之電壓。
  11. 如申請專利範圍第8項所述之反及快閃記憶體，其中當該第一反及格串及該第二反及格串之其中之一被選擇抹除時，該隔離裝置在該抹除操作時為電性地非導電， 以將該第一位元線段隔離開該第二位元線段。
  12. 如申請專利範圍第8項所述之反及快閃記憶體，其中該隔離裝置回應一控制信號，而被關斷。
  13. 如申請專利範圍第8項所述之反及快閃記憶體，其中該隔離裝置回應一井區域選擇信號，而被關斷。
  14. 如申請專利範圍第8項所述之反及快閃記憶體，更包含一位元線段解碼器，用以在一讀取操作期間，回應一井區域選擇信號，而致能該隔離裝置，該位元線段解碼器在一抹除操作期間，回應一抹除控制信號，而去能該隔離裝置。
  15. 如申請專利範圍第14項所述之反及快閃記憶體，其中該位元線段解碼器包含一隔離裝置驅動器，用以接收該抹除控制信號及該井區域選擇信號，當該井區域選擇信號在一作用邏輯準位時，該隔離裝置驅動器提供一隔離驅動信號用以控制該隔離裝置。
  16. 如申請專利範圍第15項所述之反及快閃記憶體，其中該隔離裝置驅動器包含一超覆電路(override circuit)，用以回應在該作用邏輯準位之另一井區域選擇信號，而驅動該井區域選擇信號至該作用邏輯準位。
  17. 一種反及快閃記憶體，包括：至少二井區域，每一井區域包含至少一記憶體區塊的反及格串，在每一該等至少二井區域中之該至少一記憶體區塊電性連接對應的位元線段；以及隔離裝置，耦接在對應該等至少二井區域之該等位元 線段之間。
  18. 如申請專利範圍第17項所述之反及快閃記憶體，其中該等隔離裝置具有閘極端被偏壓至一預先決定電壓。
  19. 如申請專利範圍第18項所述之反及快閃記憶體，其中該預先決定電壓大於一供應電壓VDD。
  20. 如申請專利範圍第17項所述之反及快閃記憶體，其中該等隔離裝置在一抹除操作期間被關斷。
  21. 如申請專利範圍第17項所述之反及快閃記憶體，其中該等隔離裝置在一讀取操作期間被選擇地關斷。
  22. 如申請專利範圍第21項所述之反及快閃記憶體，其中在包含一被選擇的記憶體區塊之一被選擇的井區域與一分頁緩衝器之間的該等隔離裝置在一讀取操作期間被導通。
  23. 如申請專利範圍第17項所述之反及快閃記憶體，其中每一該等至少二井區域包含二記憶體區塊。
  24. 如申請專利範圍第17項所述之反及快閃記憶體，更包含一選擇器，用以選擇地傳遞一抹除電壓至該等至少二井區域之一。
  25. 如申請專利範圍第24項所述之反及快閃記憶體，其中該選擇器回應一區塊位址的一部分，耦合該抹除電壓至該等至少二井區域之一，該區塊位址被解碼以選擇一記憶體區塊供抹除。
  26. 如申請專利範圍第17項所述之反及快閃記憶 體，更包含一分頁緩衝器，電性連接對應該等至少二井區域的其中之一的該等位元線段。
  27. 一種在反及快閃裝置中抹除一被選擇的記憶體區塊之方法，包括：選擇在一第一井區域中之一記憶體區塊，該第一井區域包含至少二記憶體區塊，藉由邏輯位元線，電耦接至在第二井區域中之至少二記憶體區塊；對形成在該第一井區域中之該記憶體區塊施加偏壓，以供抹除；對形成在該第一井區域中之一未選擇的記憶體區塊施加偏壓，以禁止抹除；施加一抹除電壓至該第一井區域；以及禁止施加該抹除電壓至該第二井區域。
  28. 如申請專利範圍第27項所述之方法，其中該邏輯位元線包含對應於該第一井區域及該第二井區域的位元線段，該方法更包含在施加該抹除電壓至該第一井區域之前，使對應該第一井區域及該第二井區域的該等位元線段彼此斷開(decouple)。
  29. 如申請專利範圍第27項所述之方法，其中該邏輯位元線包含對應於該第一井區域及該第二井區域的位元線段，該方法更包含當該第一井區域之一位元線電壓為施加至一隔離裝置之一閘極端之至少一預先決定偏壓電壓時，藉由該隔離裝置使對應該第一井區域及該第二井區域的該等位元線段彼此斷開。
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