KR20130133088A - 다수의 셀 기판을 가진 ｎａｎｄ 플래시 메모리 - Google Patents

다수의 셀 기판을 가진 ｎａｎｄ 플래시 메모리 Download PDF

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KR20130133088A
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Abstract

페이지 버퍼에 연결된 메모리 어레이의 복수의 비트라인을 갖는 NAND 플래시 메모리 뱅크이며, 동일 비트라인에 연결된 NAND 셀 스트링들이 적어도 2개의 웰 섹터들내에 형성되어 있다. 적어도 하나의 웰 섹터가 소거 동작 동안에 소거 전압에 선택적으로 결합될 수 있음으로써, 선택되지 않은 웰 섹터들이 소거 전압을 수신하는 것이 금지된다. 웰 섹터들의 영역이 감소될 때, 각 웰 섹터의 용량의 대응하는 감소가 초래된다. 따라서, 단일 웰 메모리 뱅크에 관련한 NAND 플래시 메모리 셀들의 더 높은 속도의 소거는, 전하 펌프 회로 구동 용량이 변화되지 않은 채로 남아 있을 때, 달성된다. 대안적으로, 단일 웰 메모리 뱅크에 대응하는 정적인 소거 속도는, 특정 영역을 가진 웰 세그먼트를 감소된 구동 용량을 가진 전하 펌프로 매치시키는 것에 의해 달성된다. 감소된 구동 용량 전하 펌프는 더 적은 반도체 칩 영역을 점유함으로써, 비용을 감소시킬 것이다.

Description

다수의 셀 기판을 가진 ＮＡＮＤ 플래시 메모리 {NAND FLASH MEMORY HAVING MULTIPLE CELL SUBSTRATES}
본 출원은, 그 전체가 참조로 이 명세서에 통합되어 있는, 2008년 1월 7일에 출원된 미국 특허 가출원 제61/019,415호 및 2008년 6월 20일에 출원된 미국 특허 출원 제12/143,415호의 우선권의 이익을 청구한다.
본 발명은 대체로 NAND 플래시 메모리에 관한 것이다. 보다 상세하게, 본 발명은 NAND 플래시 메모리 셀들을 소거하는 것에 관한 것이다.
플래시 메모리는, 가전기기 및 대용량 저장 어플리케이션용 저장부로서 널리 사용되는 비휘발성 메모리의 일반적으로 사용되는 타입이다. 플래시 메모리는, 어플리케이션 데이터 및/또는 매체 데이터를 저장하기 위해, 디지털 오디오/비디오 재생기, 휴대 전화 및 디지털 카메라와 같은 가전 제품에 퍼져 있다. 플래시 메모리는, 개인용 컴퓨터의 유니버설 시리얼 포트(USB)에 플러그될 수 있는 휴대형 플래시 드라이브와 같은, 전용의 저장 디바이스, 및 예컨대 자기 하드 디스크 드라이브(HDD) 대용으로서 또한 사용될 수 있다. 플래시 메모리는 비휘발성이라고 잘 알려져 있으며, 이는 그것이 전력 없이 저장된 데이터를 유지하여, 상기한 가전 제품들에 대해서 절전의 이점을 제공한다는 것을 의미한다. 플래시 메모리는, 그 메모리 어레이의 부여된 영역에 대해서 그 상대적으로 높은 밀도로 인해 그러한 어플리케이션용으로 적합하다.
도 1a는 일반적인 플래시 메모리 디바이스의 일반적인 블록도이다. 플래시 메모리(2)는 외부 제어 및 데이터 입력 신호를 수신하고 데이터 출력 신호를 제공하기 위한 입/출력(I/O) 버퍼 블록(3a) 및 제어 버퍼 블록(3b)과 같은, 알려진 입력 및 출력 버퍼 회로들을 포함한다. CE# 및 WE#와 같은, 제어 신호를 수신하는 제어 버퍼 블록(3b)은, 예컨대, 버퍼 및 데이터 입력의 제어에 관련될 수 있는 잔유 기능들을 구현하기 위한, 다른 기본 로직 회로들을 포함할 수 있다. 플래시 메모리(2)는, 예컨대, 판독, 프로그램 및 소거 동작들과 같은 플래시 회로들의 다양한 하이 레벨 기능들을 제어하기 위한 제어 회로(3c), 어드레스 정보를 저장하기 위한 어드레스 레지스터(4), 프로그램 데이터 정보를 저장하기 위한 데이터 레지스터(5), 커맨드 데이터 정보를 저장하기 위한 커맨드 레지스터(6), 요구되는 프로그램 및 소거 전압을 생성하기 위한 고전압 회로들, 및 메모리 어레이(7)를 액세스하기 위한 코어(core) 메모리 회로들을 포함한다. 메모리 어레이(7)는, 예컨대, NAND 셀 스트링(string)들로 배열되는, 플래시 메모리 셀들을 포함한다. 칼럼(column)의 NAND 셀 스트링들은, 페이지 버퍼/검출 증폭기 회로(8)에 연결되는, 비트라인(bitline)에 결합된다. 검출 증폭기 회로(8)는 메모리 셀들의 선택된 페이지로부터 판독 데이터를 검출하고 메모리 셀들의 선택된 페이지에 프로그램 데이터를 제공한다. 메모리 셀들의 하나의 페이지는 동일한 워드라인(wordline)에 연결된 전체 메모리 셀들을 말한다. 워드라인을 구동하는 것은, 로우(row) 어드레스 디코더(9a) 및 로우 어드레스 버퍼(9b)로서 도시된, 로우 구동기/디코더이다. 하나 이상의 디코딩 단계들이 있을 수 있고, 로우 어드레스 버퍼(9b)는 블록 디코딩 로직을 포함할 수 있다.
제어 회로(3c)는, 판독, 프로그램 및 소거 기능들과 같은, 내부 플래시 동작들을 실행하기 위한 커맨드 디코더 및 로직을 포함한다. 당업자라면, 이들 동작들이, 실행될 동작에 따라, 때때로 개개의 어드레스 레지스터(4) 및 데이터 레지스터(5)에 저장된 어드레스 데이터 및 프로그램 데이터와 조합되는, 커맨드 레지스터(6)에 저장된 커맨드 데이터에 응답하여 실행된다는 것을 이해할 것이다. 커맨드 데이터, 어드레스 데이터 및 프로그램 데이터는 메모리 제어기에 의해 발행되고 플래시 메모리(2)에 의해 대응되는 레지스터들내로 래치된다. 플래시 메모리(2)의 도시된 회로 블록들의 기능들은 당업계에 잘 알려져 있다. 당업자라면 도 1a에 도시된 플래시 메모리(2)가 많은 가능성 있는 구성들 중에서도 하나의 가능성 있는 플래시 메모리 구성을 나타낸다는 것을 이해할 것이다. 도 1a에 있어서, 메모리 어레이(7), 검출 증폭기 회로(8), 데이터 레지스터(5), 로우 어드레스 디코더(9a) 및 로우 어드레스 버퍼(9b)는 하나의 메모리 뱅크의 부분이다.
도 1b는 다양한 회로 블록들에 이해 점유되는 영역을 도시하기 위한 종래 기술 플래시 메모리 디바이스의 평면 레이아웃이다. 일반적으로, 도 1a에 도시된 전체 회로 블록들은 도 1b의 평면 레이아웃으로 형성된다. 도 1b에 있어서, 플래시 메모리 칩(10)은, 트랜지스터 회로들 및 구조체들이 형성되는, 직사각형 형태의 반도체 재료이다. 큰 비율의 영역을 점유하는 것은, 도 1a의 메모리 어레이(7)에 대체로 대응하는, 2개의 메모리 어레이 또는 메모리 타일, 12 및 14이다. 본 예시의 플래시 메모리(10)가 2개의 메모리 어레이를 포함하지만, 대안적인 설계는 단일 메모리 어레이 또는 2개의 메모리 어레이보다 많은 메모리 어레이를 포함할 수 있다. 메모리 어레이들(12 및 14) 사이에 위치되는 것은, 판독, 프로그램 및 소거 동작들을 위해 요구되는 전압 레벨로 워드라인들을 구동하는 로우 디코더들(16)이다. 로우 디코더들(16)은 도 1a의 로우더 어드레스 디코더(9a) 및 로우 어드레스 버퍼(9b)에 대체로 대응한다. 도 1b의 예에 있어서, 워드라인들(도시되지 않음)은 수평 방향으로 연장한다. 메모리 어레이들(12 및 14)의 각각의 아래에 위치되는 것은, 프로그램 데이터를 제공하기 위한 그리고 판독 데이터를 검출하기 위한 비트라인들(도시되지 않음)에 전기적으로 각기 연결되는, 페이지 버퍼들(18 및 20)이다. 페이지 버퍼들(18 및 20)은 대체로 도 1a의 검출 증폭기(8) 및 데이터 레지스터(5)에 대응한다. 메모리 어레이(12), 로우 디코더들(16) 및 페이지 버퍼(18)의 조합은 메모리 뱅크 또는 판으로 칭해진다. 유사하게, 메모리 어레이(14), 로우 디코더들(16) 및 페이지 버퍼(20)의 조합은 다른 메모리 뱅크 또는 판으로 칭해진다. 페이지 버퍼들(18 및 20)은, 로직 블록(22)의 입력 및 출력(I/O) 회로들에 결합된, 데이터 라인들(도시되지 않음)을 통해 데이터를 수신 및 제공한다. 로직 블록(22)은 커맨드 디코더 및 레지스터들과 같은 다른 회로들을 더 포함한다. 다른 큰 영역은, 제1 메모리 어레이(12) 및 제2 메몰 어레이(14)의 플래시 메모리 셀들에 저장되는 데이터를 프로그래밍 및 소거하기 위해 요구되는 높은 전압을 생성하기 위한 책임이 있는, 전하 펌프(24)에 대해서 전용이다. 전하 펌프(24)는 대체로 도 1a이 고전압 생성기에 대응된다. 플래시 메모리 칩(10)의 구성 요소들이 총칭적으로 기술되었지만, 당업자라면 도 1b의 개괄된 블록들의 각각이 플래시 메모리 칩(10)의 적절한 동작을 달성하는데 필요한 전체 회로들을 포함할 것이라는 것을 이해할 것이다.
도 1b의 현재 도시된 예에 있어서, 플래시 메모리 칩(10)은 메모리 어레이들(12 및 14)내에서 NAND 셀 스트링들로 배열된 NAND 플래시 메모리 셀들을 갖도록 설계되었다. NAND 셀 스트링들은, n이 임의의 영(zero)이 아닌 정수 값일 수 있는, Block[1] 내지 Block[n]과 같은, 메모리 블록들내로 구성된다. 각 어레이의 블록들의 개수의 선택은, 플래시 메모리 칩(10)의 설계 파라미터이다.
도 2는 도 1b의 플래시 메모리 칩(10)의 예시적인 메모리 어레이를 묘사한다. 도 2에 예시된 예는, 하나의 메모리 어레이에 2개의 메모리 블록들을 갖는다. 도 2에 있어서, 하나의 NAND 셀 스트링은, 스트링 선택 디바이스(32), 플래시 메모리 셀(34), 및 비트라인 BL1 및 공통 소스 라인 CSL 사이에 직렬로 연결된 소스라인 선택 디바이스(36)를 포함하는, 점선 박스(30)로 개괄된다. NAND 셀 스트링 당 “i” 플래시 메모리 셀들이 있을 수 있으며, i는 영이 아닌 정수 값이다. 따라서, 워드라인 WL1 내지 WLi는 플래시 메모리 셀들(34)의 대응 게이트에 전기적으로 결합된다. 스트링 선택 라인(SSL) 및 소스 선택 라인(GSL)은 선택 디바이스들 32 및 36에 각각 전기적으로 결합된다. 본 예에 있어서, NAND 셀 스트링(30)의 전제 트랜지스터들은 n-채널 디바이스이다.
예로서, 도 1b의 Block[1]과 동일한, 메모리 블록(38)은, 동일 워드라인, 스트링 선택 라인 및 소스 선택 라인에 연결된 선택 디바이스들 및 플래시 메모리 셀들을 전체 NAND 셀 스트링들을 포함할 것이다. 메모리 블록(38)의 폭은, 도 2의 경우에 “j”인(j는 영이 아닌 정수 값임), 개수의 비트라인에 의해 설정된다. 메모리 블록(40)은 비트라인 BL1 내지 BLj에 연결되는 NAND 셀 스트링들을 더 포함한다. 비트라인 및 NAND 셀 스트링들은 칼럼으로 칭해지는 것에 전기적으로 연결된다.
도 2에 도시된 NAND 셀 스트링들을 포함하는, 도 1B의 플래시 메모리 칩(10)의 전체 회로들은 주지의 반도체 제조 프로세스를 이용하여 형성된다. 그러한 프로세스에 있어서, 동일 타입의 트랜지스터들은 함께 그룹화되고 그들 자신의 웰(well) 내에 형성된다. 예를 들어, n-타입 트랜지스터들은 p-타입 웰내에 형성되고 p-타입 트랜지스터들은 n-타입 웰내에 형성된다. 일부의 경우에 있어서, 단일 웰만이 사용되며, 그 타입은 기판의 타입에 좌우된다. 대부분의 NAND 플래시 메모리 디바이스에 있어서, 메모리 어레이내의 전체 NAND 셀 스트링들은 하나의 웰내에 형성되어, 나중에 기술되는 단점을 초래한다.
도 3은 도 1b의 라인 A-A'을 따라 취해지고, 그 표면상의 특정 피쳐(feature)를 도시하도록 비스듬히 한 메모리 어레이(14)의 단면도이다. 페이지 버퍼(20) 및 로직 블록(22)이 형성된 반도체 기판의 단면 구조는 도시되지 않았다. 도 3에 있어서, 기판(50)은 n-웰(52) 및 p-웰(54)을 갖는 p-타입 기판이다. p-웰(54)이 n-웰(52)내에 형성됨으로써, p-웰(54)이 기판(50)으로부터 이격된다. 도 2의 전체 NAND 셀 스트링들(30), 그리고 더 상세하게 NAND 셀 스트링들(30)의 트랜지스터 디바이스들은, p-웰(54)내에 형성된다. 도 3에 도시된 웰 구조는, 트리플-웰(triple-well) 구조, 또는 트리플 포켓 구조로 일반적으로 알려져 있다. p-웰(54)의 표면에는, 간단히 사다리꼴 박스로 표현되는, NAND 셀 스트링들(30)이 있으며, 칼럼의 각 NAND 셀 스트링은, BLj보다 더 적은 논리적 비트라인 위치를 나타내는, “k”가 변수인, 비트라인 BLk와 같은, 비트라인에 나란히 연결된다. 도 2를 참조하여 보면, 비트라인은 각 NAND 셀 스트링(30)의 스트링 선택 디바이스(32)에 연결된다. 따라서, 공통 선택 라인들 및 워드라인들을 공유하는 NAND 셀 스트링들은 하나의 메모리 블록의 부분이다. 도 3이 간단히 작도하도록 4개의 메모리 블록들(56, 58, 60, 62)을 예시하지만, 당업자라면 메모리 어레이(12, 14)내에 임의의 수의 메모리 블록들이 있을 수 있다는 것을 이해할 것이다. n-웰(52) 및 p-웰(54)의 양쪽은 소거 동작 동안에 소거 전압 Verase을 수신하며, 예로서 프로그램 및 판독과 같은 다른 모든 동작 동안에 0V 또는 VSS로 양쪽이 바이어스된다. Verase는 다수의 상이한 위치에서 n-웰(52) 및 p-웰(54)에 결합될 수 있다.
도 4는 도 2에 도시된 등가의 회로도를 갖는, 도 3의 NAND 셀 스트링(30)의 단면도이다. 각각의 플래시 메모리 셀은 폴리실리콘 워드라인(70) 및 폴리실리콘 플로팅 게이트(72)를 포함하며, 플로팅 게이트(72)는 얇은 게이트 산화물(74) 위에 형성된다. 얇은 게이트 산화물(7)의 각 측부 위에 있고, p-타입 웰(54)내에 형성되는 것은 n-타입 확산 영역(76)이다. 소스라인 선택 디바이스(36)는 얇은 게이트 산화물(80) 위에 형성된 폴리실리콘 게이트(78), 및 공통 소스 라인 CSL로서 기능하는 n-타입 확산 영역(82)을 포함한다. 확산 영역(82)은, 도 2에 예시된 바와 같아, 메모리 블록내의 전체 NAND 셀 스트링들과 공유된다. 스트링 선택 디바이스(32)는, 얇은 게이트 산화물(86) 위에 형성된 폴리실리콘 게이트(84), 및 비트라인(90)에 전기적으로 연결되는 n-타입 확산 영역(88)을 포함한다.
당업계에 주지되어 있는 바와 같이, NAND 플래시 메모리 디바이스는 블록 소거 가능하며, 이는 개개의 메모리 블록들이, 블록 어드레스 또는 다른 선택 신호에 기반하여, 파울러-노드하임(Fowler-Nordheim; “F-N”)을 통해 선택적으로 소거될 수 있다는 것을 의미한다. 도 2의 메모리 블록(38)과 같은 메모리 블록을 소거하기 위해, 선택된 메모리 블록의 워드라인들이 0V로 바이어스 되고, SSL 및 GSL이 플로트되며, n-웰(52) 및 p-웰(54)의 양쪽이 Verase로 바이어스된다. Verase는 도 1b의 전하 펌프(24)에 의해 생성되는 고전압이며, 예컨대, 플래시 메모리 디바이스는 약 20V이다. 소거 동작 동안에 SSL 및 GSL이 플로트되기 때문에, 웰들과 SSL 및 GSL 사이의 용량성 결합으로 인해 Verase가 n-웰(52) 및 p-웰(54)에 인가될 때, SSL 및 GSL의 양쪽이 자체-부스트된다. 용량성 결합 비율에 따라, GSL 및 SSL은 Verase의 대략 80% 내지 90%까지 부스트될 수 있다. CSL 및 전체 비트라인들은 소거 동작 동안에 플로트되고, 결국 약 Verase-0.6V까지 자체-부스트한다. 당업자는, 순방향 바이어스 p-n 접합 전압이 p-웰(54)을 가로질러 n-타입 확산 영역(82, 88)까지 강하한다는 것을 이해할 것이다. 이들 소거 바이어스 조건들하에서, 플래시 메모리 셀들의 플로팅 게이트내의 트랩된(trapped) 전자(전하)가 기판으로 균일하게 방출된다. 소거된 플래시 메모리 셀의 스레스홀드 전압(Vth)은 네거티브(negative)가 되며, 이는 소거된 셀이 0V의 게이트 바이어스로 턴온될 것이라는 것을 의미한다.
선택되지 않은 메모리 블록들이 선택된 메모리 블록과 동일한 p-웰(54)내에 존재하기 때문에, 이들 선택되지 않은 메모리 블록들은 소거되는 것이 금지되어야 한다. 미국 특허 제5,473,563호에 기술된 자체-부스팅 소거 금지 스킴(scheme)은, 선택되지 않은 메모리 블록들의 소거를 방지하기 위해 NAND 플래시 메모리 디바이스들내에서 널리 사용된다. 자체-부스팅 소거 금지 스킴을 이용하여 선택되지 않은 메모리 블록들내의 플래시 메모리 셀들의 소거를 방지하기 위해, 선택되지 않은 메모리 블록들내의 전체 워드라인들이 플로트된다. 따라서, 선택되지 않은 메모리 블록들내의 플로트된 워드라인들이, p-웰(54)과 워드라인들 사이의 용량성 결합에 의해, p-웰(54)이 Verase까지 상승할 때 Verase의 약 90%까지 부스트된다. 플로팅 워드라인상의 최종 부스트된 전압 레벨이 기판과 워드라인들 사이의 결합비에 의해 결정된다는 것을 이해해야 한다. 선택되지 않은 메모리 블록들내의 워드라인들의 부스트된 전압이 p-웰(54)과 워드라인들 사이에서 전계를 감소시키고, 그에 의해 그에 저장된 데이터의 의도되지 않은 소거를 최소화하기 위해 유효하다.
일단 소거 동작이 끝나면, Verase가, 선택된 메모리 블록의 전체 플래시 메모리 셀들이 성공적으로 소거되었는지를 판정하기 위한 블록 소거 검증 동작을 위해 VSS로 설정된다. 만약 그렇지 않다면, 다음의 소거 동작은 선택된 메모리 블록상에서 실행된다. Verase는 판독 및 프로그램 동작 동안에 또한 VSS로 설정되며, 또는 대안적으로, 상이한 회로가 VSS를 n-웰(52) 및 p-웰(54)에 결합시킨다. 예를 들어, n-채널 트랜지스터 디바이스들은, 판독 또는 프로그램 동작 동안에 활성화되는 제어 신호에 응답하여 n-웰(52)과 p-웰(54)를 결합하는데 사용될 수 있다. 그러한 동작을 실행하기 위한 로직은 당업자에게 잘 알려져 있을 것이다. 종래 기술의 NAND 플래시 메모리와 관련된 문제는, 총 소거 시간에 직접적으로 영향을 주는, n-웰(52) 및 p-웰(54)을 VSS로부터 Verase로 구동하는데 요구되는 시간량이다. 하나의 메모리 뱅크의 영역이 플래시 메모리 칩(10)의 총 영역에 비해 크며, 따라서 용량(capacitance)은 예로서 수 nF의 범위내에 있을 수 있다는 것이 도 1b로부터 명백하다. 그 결과로서, Verase의 상승 시간은, 예컨대, 200㎲ 내지 300㎲의 사이일 수 있다.
도 5는 기판 전압 Vsub과 시간 사이의 관계를 제도한 그래프이다. 소거 동작이 시간=0에서 시작하고 Verase가 VSS에 있으면, 기판 전압이 Verase에 도달하기 전에 t_delay의 지연이 있다. 이전에 언급된 바와 같이, 이러한 지연은, 일부의 예시적인 플래시 메모리 디바이스에 대해서, 200㎲ 내지 300㎲의 사이의 범위일 수 있다. 소거 성능을 향상시키기 위한 해결책은 Verase를 생성하는 전하 펌프 회로의 크기를 증대시키는 것이다. 이것은 일반적으로, 기판이 Verase에 도달하는 비율을 증가시키기 위해 전하 펌프의 캐패시터 소자들의 크기를 증가시키는 것 또는 더해지는 캐패시터 소자들의 조합을 수반한다. 더 큰 전하 펌프는 따라서 t_delay를 감소시키고 소거 성능을 향상시킬 것이다. 당업자는, 그러한 전하 펌프에 사용되는 캐패시터 소자들이 상당한 반도체 영역을 점유한다는 것을 이해한다. 도 1b는, 전하 펌프(24)가, 특히 로직 블록(22)과 비교하여, 플래시 메모리 칩(10)의 상당한 영역을 점유한다는 것을 명확히 보여준다. 예시적인 전하 펌프 회로는, 미국 특허 제5,642,309호에 도시되어 있다. 도 1b의 예시적인 플래시 메모리 칩(10)의 빈틈없이 꽉 찬 레이아웃의 도면에 있어서, 전하 펌프(24)의 크기를 증가시키기 위한 영역이 불충분하다. 따라서, 플래시 메모리 칩(10)의 향상된 소거 성능은 달성되지 않을 수 있다. 일부의 플래시 메모리 칩 설계에 있어서, 주된 제약은, 칩의 비용에 직접적으로 나쁜 영향을 주는, 칩 크기를 최소화하는 것일 수 있다. 최소의 크기로 된 전하 펌프가 칩 영역 소모를 감소시키지만, 단점은 저하된 소거 성능이다. 그러므로, 종래 기술의 플래시 메모리 칩들에 있어서 소거 성능과 칩 영역 사이에는 트래이드-오프(trade-off)가 있다.
종래 기술의 NAND 플래시 메모리와 관련된 다른 문제점은, n-웰(52)과 p-웰(54)의 충전 및 방전에 기인하는 전력 소모이다. 앞서 언급된 바와 같이, 각각의 메모리 어레이 웰들이 도 1b의 플래시 메모리 칩(10)의 영역의 대부분을 점유하기 때문에, 그것들의 용량은 예로서 수 nF의 범위에 있을 수 있다. 이것은, 각각의 소거 사이클 후에, 소거된 메모리 셀들이 소거된 스레스홀드 전압을 갖는지를 체크하도록 소거 검증 동작이 실행되기 때문에, 문제가 있다. 소거 검증 동작은 보통의 NAND 플래시 판독 동작에 유사하며, 따라서 n-웰(52) 및 p-웰(54)은 VSS로 바이어스된다. 검증 동작이 실패하면, 소거 사이클이 반복되고 웰들은 다시 Verase로 충전된다. 이러한 프로세스는 수회 반복될 수 있고, 따라서 전력을 소모한다.
종래 기술의 NAND 플래시 메모리와 관련된 추가적인 문제점은, 선택된 메모리 블록이 소거되게 될 때, 선택되지 않은 메모리 블록들의 Verase 웰 전압으로의 노출이다. 이전에 기술된 자체-부스팅 소거 금지 스킴이, 선택되지 않은 메모리 블록들의 셀들내에 소거 요란을 최소화하기 위해 사용될 수 있을지라도, 선택되지 않은 블록들내의 Verase의 약 80% 내지 90%에 있는 워드라인들 및 웰의 Verase 사이의 전압 차이가 여전히 있다. 결과적인 소거 요란은 하나의 소거 사이클에 대해서는 작을 수 있지만, 축적적인 영향은 상당할 것이다. 예를 들어, 메모리 어레이가 2048 메모리 블록들을 갖고 하나의 메모리 블록에 대한 소거 시간이 약 2ms라고 가정하면, 전체 메모리 블록들을 단지 일회 삭제하는 것은 각각의 메모리 블록을 2047×2ms의 소거 스트레스(erase stress)에 노출할 것이다. 축적적인 소거 요란 스트레스는 멀티-레벨 NAND 플래시 셀들에서 더욱 현저하다.
본 발명의 목적은, 종전의 NAND 플래시 메모리의 적어도 하나의 단점을 제거하거나 완화시키는 것이다.
본 발명의 일 실시예에 따르면, 고속 소거 성능을 가지면서 전하 펌프 회로 영역, 전력 소모 및 선택되지 않은 메모리 블록에 대한 소거 스트레스를 최소화시키는 NAND 플래시 메모리 칩을 달성한다.
예를 들어, 일 실시예에 따르면, 페이지 버퍼에 연결되는 메모리 어레이의 복수의 비트라인을 갖는 NAND 플래시 메모리 뱅크가 구비되며, 동일한 비트라인에 연결된 NAND 셀 스트링들이 적어도 2개의 웰 섹터들 내에 형성된다. 적어도 하나의 웰 섹터는 소거 동작 동안에 소거 전압에 선택적으로 결합될 수 있음으로써, 선택되지 않은 웰 섹터들은 소거 전압을 수신하는 것이 금지된다. 웰 섹터들의 영역이 감소하면, 각 웰 섹터의 용량에 있어서의 대응하는 감소가 초래된다. 따라서, 단일 웰 메모리 뱅크에 관련된 NAND 플래시 메모리 셀들의 고속 소거는, 전하 펌프 회로 구동 용량이 변화되지 않은 채 남을 때, 달성된다. 대안적으로, 단일 웰 메모리 뱅크에 대응하는 일정한 소거 속도는, 특정 영역을 갖는 웰 세그먼트를 감소된 구동 용량을 갖는 전하 펌프로 매치시키는 것에 의해 달성된다. 감소된 구동 용량 전하 펌프 더 적은 반도체 칩 영역을 점유할 것이다. 또한, 웰 섹터 용량이 감소되기 때문에, 소거 동작 동안에 웰 섹터를 충전 및 방전시키기 위해 소모되는 전력량이 또한 감소된다.
제1 양태에 있어서, 본 발명은 NAND 플래시 메모리를 제공한다. NAND 플래시 메모리는, 제1 웰 섹터, 제2 웰 섹터, 비트라인 및 페이지 버퍼를 포함한다. 제1 웰 섹터는, 소거 동작 동안에 소거 전압을 선택적으로 수신하기 위한 제1 NAND 셀 스트링을 갖는다. 제2 웰 섹터는 소거 동작 동안에 소거 전압을 선택적으로 수신하기 위한 제2 NAND 셀 스트링을 갖는다. 비트라인은 제1 NAND 셀 스트링 및 제2 NAND 셀 스트링에 전기적으로 연결된다. 페이지 버퍼는 비트라인에 전기적으로 연결된다. 제1 웰 섹터는 제2 비트라인에 전기적으로 연결된 제3 NAND 셀 스트링을 포함할 수 있고, 제2 웰 세터는 제2 비트라인에 전기적으로 연결된 제4 NAND 셀 스트링을 포함할 수 있으며, 제2 비트라인은 페이지 버퍼에 전기적으로 연결된다. 제1 NAND 셀 스트링 및 제3 NAND 셀 스트링은 하나의 메모리 블록의 부분이며, 제2 NAND 셀 스트링 및 제4 NAND 셀 스트링은 다른 메모리 블록의 부분이다.
대안적으로, 제1 웰 섹터는 비트라인에 전기적으로 연결되는 제3 NAND 셀 스트링을 포함할 수 있고, 제2 웰 섹터는 비트라인에 전기적으로 연결되는 제4 NAND 셀 스트링을 포함할 수 있다. 제1 NAND 셀 스트링은 제1 메모리 블록의 부분이고, 제 3 NAND 셀 스트링은 제2 메모리 블록의 부분이며, 제2 NAND 셀 스트링은 제3 메모리 블록의 부분이며, 제4 NAND 셀 스트링은 제4 메모리 블록의 부분이다. NAND 플래시 메모리는, 블록 어드레스에 응답하여, 소거를 위한 제1 메모리 블록, 제2 메모리 블록, 제3 메모리 블록 및 제4 메모리 블록 중 하나를 선택하기 위한 블록 디코더를 더 포함할 수 있다. 전하 펌프 및 선택기가 제공될 수 있으며, 전하 펌프는 소거 전압을 제공하고, 선택기는 블록 어드레스에 응답하여 제1 웰 섹터와 제2 웰 섹터 중 하나에 소거 전압을 결합한다.
상기 제1 양태에서 기술된 비트라인은, 격리 디바이스를 통해 제2 NAND 셀 스트링에 전기적으로 연결되는 제2 비트라인 세그먼트(segment) 및 제1 NAND 셀 스트링에 전기적으로 연결되는 제1 비트라인 세그먼트를 포함할 수 있고, 격리 디바이스는 제1 웰 섹터와 제2 웰 섹터 사이에 위치된다. 격리 디바이스는, 프로그램 동작, 판독 동작 및 소거 동작 동안에, 공급 전압 VDD보다 더 높은 전압으로 바이어스되는 그 게이트 단자를 가질 수 있다. 대안적으로, 격리 디바이스는, 제1 NAND 셀 스트링과 제2 NAND 셀 스트링 중 하나가 소거를 위해 선택될 때, 제2 비트라인 세그먼트로부터 제1 비트라인 세그먼트를 격리시키기 위해 소거 동작에 있어서 전기적으로 비-전도성을 나타낼 수 있다. 격리 디바이스는 제어 신호에 응답하여 또는 웰 섹터 선택 신호에 응답하여 턴오프될 수 있다. NAND 플래시 메모리는 판독 동작 동안에 웰 섹터 선택 신호에 응답하여 격리 디바이스를 인에이블(enable)시키기 위한 비트라인 세그먼트 디코더를 더 포함할 수 있고, 비트라인 세그먼트 디코더는 소거 동작 동안에 소거 제어 신호에 응답하여 격리 디바이스를 디스에이블시킨다. 비트라인 세그먼트 디코더는 소거 제어 신호 및 웰 섹터 선택 신호를 수신하기 위한 격리 디바이스 구동기를 더 포함할 수 있고, 격리 디바이스 구동기는, 웰 섹터 선택 신호가 활성 로직 레벨에 있을 때, 격리 디바이스를 제어하기 위한 격리 구동 신호를 제공한다. 격리 디바이스는, 활성 로직 레벨의 다른 웰 섹터 선택 신호에 응답하여, 웰 섹터 선택 신호를 활성 로직 레벨로 구동하기 위한 오버라이드(override) 회로를 포함할 수 있다.
제2 양태에 있어서, 본 발명은 NAND 플래시 메모리를 제공한다. NAND 플래시 메모리는, NAND 셀 스트링들의 적어도 하나의 메모리 블록을 각기 포함하는 적어도 2개의 웰 섹터들, 및 격리 디바이스들을 포함한다. 적어도 2개의 웰 섹터들의 각각에서의 적어도 하나의 메모리 블록이 대응하는 비트라인 세그먼트들에 전기적으로 연결되고, 격리 디바이스들은 적어도 2개의 웰 섹터들에 대응하는 상기 비트라인 세그먼트들 사이에 결합된다. 적어도 2개의 웰 섹터들의 각각은 2개의 메모리 블록들을 포함할 수 있다. 격리 디바이스들은 공급 전압 VDD보다 더 높을 수 있는 미리 정해진 전압으로 바이어스되는 게이트 단자들을 가질 수 있다. 대안적으로, 격리 디바이스들은 소거 동작 동안에 턴오프되거나, 판독 동작 동안에 선택적으로 턴오프된다. 판독 동작 동안에, 페이지 버퍼와 선택된 메모리 블록을 포함하는 선택된 웰 섹터 사이의 격리 디바이스들이 턴온된다. NAND 플래시 메모리는, 적어도 2개의 웰 섹터들 중 하나에 소거 전압을 선택적으로 패스하기 위한 선택기를 더 포함한다. 선택기는, 블록 어드레스의 일부에 응답하여 적어도 2개의 웰 섹터들 중 하나에 소거 전압을 결합하고, 블록 어드레스는 소거를 위한 하나의 메모리 블록을 선택하도록 디코딩된다. NAND 플래시 메모리는, 적어도 2개의 웰 섹터들 중 하나에 대응하는 비트라인 세그먼트들에 전기적으로 연결되는 페이지 버퍼를 더 포함할 수 있다.
제3 양태에 있어서, 본 발명은 NAND 플래시 디바이스에서 선택된 메모리 블록을 소거하기 위한 방법을 제공한다. 상기 방법은, 적어도 2개의 메모리 블록들을 포함하는 제1 웰 섹터내의 메모리 블록을 선택하는 단계; 소거를 위해 제1 웰 섹터에 형성된 메모리 블록을 바이어스하는 단계; 소거를 금지하기 위해 제1 웰 섹터에 형성된 선택되지 않은 메모리 블록을 바이어스하는 단계; 제1 웰 섹터에 소거 전압을 인가하는 단계; 및 적어도 2개의 다른 메모리 블록들을 포함하는 제2 웰 섹터에 대한 소거 전압의 인가를 금지하는 단계를 포함한다. 상기 방법은, 소거 전압을 제1 웰 섹터에 인가하기 전에, 제1 웰 섹터 및 제2 웰 섹터에 대응하는 비트라인 세그먼트들을 서로 분리하는 단계를 더 포함할 수 있다. 대안적으로, 상기 방법은, 제1 웰 섹터의 비트라인 전압이 적어도, 격리 디바이스의 게이트 단자에 인가되는 미리 정해진 바이어스일 때, 제1 웰 섹터 및 제2 웰 섹터에 대응하는 비트라인 세그먼트들을 격리 디바이스에 의해 서로 분리하는 단계를 더 포함할 수 있다.
본 발명의 다른 양태들 및 특징들은, 첨부 도면과 함께 본 발명의 특정 실시예들의 하기의 상세한 설명의 리뷰시에 당업자에게 명백해질 것이다.
본 발명은, 종전의 NAND 플래시 메모리의 적어도 하나의 단점을 제거하거나 완화시킬 수 있다.
본 발명의 실시예들이 이제 첨부된 도면들을 참조하여 예시로서만 기술될 것이다.
도 1a는 플래시 메모리 디바이스의 블록도이다.
도 1b는 종래 기술의 플래시 메모리 디바이스의 평면 레이아웃이다.
도 2는 도 1b의 플래시 메모리 칩의 하나의 메모리 어레이내의 2개의 메모리 블록의 회로 세부를 도시하는 회로도이다.
도 3은 도 1b의 플래시 메모리 칩의 하나의 메모리 어레이의 단면도이다.
도 4는 도 3의 NAND 셀 스트링의 단면도이다.
도 5는 기판 전압 Vsub와 시간 사이의 관계를 제도하는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 NAND 플래시 메모리 뱅크의 블록도이다.
도 7a는 도 6의 NAND 플래시 메모리 뱅크에 사용되는 로우 디코더의 블록도이다.
도 7b는 도 7a에 도시된 메모리 블록 구동 회로의 회로도이다.
도 8a는 도 6의 NAND 플래시 메모리 뱅크의 일 예에 따른, 웰 섹터당 하나의 메모리 블록을 갖는 NAND 플래시 메모리의 블록도이다.
도 8b는 도 8a의 NAND 플래시 메모리 뱅크의 하나의 메모리 어레이의 단면도이다.
도 9a는 도 6의 NAND 플래시 메모리 뱅크의 다른 예에 따른, 웰 섹터당 다수의 메모리 뱅크를 갖는 NAND 플래시 메모리 뱅크의 블록도이다.
도 9b는 도 9a의 NAND 플래시 메모리 뱅크의 하나의 메모리 어레이의 단면도이다.
도 10은 비트라인과 더불어 인라인(in-line) 형성된 격리 디바이스들을 포함하는 도 9b의 단면도이다.
도 11은, 일 예에 따른, 동적으로 제어된 격리 디바이스를 갖는 메모리 뱅크의 회로도이다.
도 12는, 다른 예에 따른, 동적으로 제어된 격리 디바이스를 갖는 메모리 뱅크의 회로도이다.
도 13은, 또 다른 예에 따른, 동적으로 제어된 격리 디바이스를 갖는 메모리 뱅크의 회로도이다.
도 14는 본 발명의 일 실시예에 따른, 메모리 블록을 소거하는 방법을 도시하는 플로우차트이다.
감소된 전력 소모 및 최소의 소거 전압 요란을 갖는 플래시 메모리 디바이스가 상이한 웰 섹터들내의 전체 메모리 블록들을 형성하는 것에 의해 달성된다. 각 웰 섹터는, 예컨대, 메모리 블록(들)의 NAND 셀 스트링들이 그 내부에 형성되는 디바이스 웰, 및 기판을 디바이스 웰로부터 격리하기 위한 격리 웰들을 포함할 수 있다. 소거 동작 동안에, 적어도 하나의 웰 섹터가 소거 전압에 선택적으로 결합됨으로써, 선택되지 않은 웰 섹터들은 소거 전압을 수신하는 것이 금지되며, 그에 의해 선택되지 않은 웰 섹터들내의 소거 요란을 최소화한다. 각각의 웰 섹터가 전체 메모리 뱅크들을 포함하는 단일 웰에 비해 작은 영역을 갖기 때문에, 각 웰 섹터의 용량이 작다. 이것은, 하기의 실시예들에 예시들을 참조하여 논의될 바와 같이, 더 빠른 속도의 소거 또는 감소된 전하 펌프 크기와 같은 몇몇의 장점들을 초래한다.
도 6은 본 발명의 일 실시예에 따른 NAND 플래시 메모리 뱅크를 예시한다. 도 6에 예시된 특정 예는 감소된 기판 용량을 갖는다. 도 6은, 도 2에 도시된 것들과 유사한 NAND 셀 스트링들을 갖는 메모리 어레이(102), NAND 셀 스트링들의 디바이스에 연결되는 워드라인을 구동하기 위한 로우 디코더(104), 및 판독 및 프로그램 데이터를 NAND 셀 스트링들에 결합하기 위한 비트라인들에 연결된 페이지 버퍼(106)를 포함하는, 하나의 NAND 플래시 메모리 뱅크(100)의 블록도이다. 메모리 어레이(102)는, NAND 셀 스트링들이 형성된, 적어도 2개의 상이한 웰 섹터들을 포함한다. NAND 셀 스트링들은 도 2에 도시된 것들과 같은 메모리 블록들로 구성되며, 각 웰 섹터는 적어도 하나의 메모리 블록을 포함한다. 전하 펌프(108)는, 선택기(110)에 제공되는, 소거 전압 Verase를 생성한다. 선택기(110)는 메모리 어레이(102)의 적어도 2개의 웰 섹터 중 하나에 Verase를 선택적으로 패스한다.
로우 디코더(104)는, 판독, 프로그램 및 소거 동작을 위한 특정 메모리 블록을 선택하기 위한 블록 어드레스를 수신한다. 로우 디코더(104)는, 선택된 워드라인, 스트링 선택 라인 SSL 및 소스 선택 라인 GSL을 활성화하기 위해 사용되는 개개의 로우 구동 신호들을 제공하기 위한 멀티-비트 로우 어드레스 RA를 또한 수신한다. 로우 어드레스 RA는, 어드레스 레지스터들, 또는 임의의 다른 상류(upstream) 회로로부터 제공되는 로우 어드레스 또는 프리디코드된(predecoded) 로우 어드레스일 수 있다. 현재 도시된 예에 있어서, 블록 어드레스 B_ADDR[1:m]는 2m 메모리 블록까지의 어드레스에 사용되며, “m”은 B_ADDR[1:m]을 구성하는 개개의 어드레스 신호들의 개수를 나타내는 임의의 영이 아닌 정수 값일 수 있다. 메모리 어레이(102)내에 형성된 웰 섹터들의 개수에 따라, B_ADDR[1:m]의 하나 또는 전부의 개개의 어드레스 신호들이 선택기(110)에 제공된다. 본 예시들에 따르면, 소거를 위해 선택된 메모리 블록을 포함하는 웰 섹터는 Verase로 바이어스될 것이다. 전체의 선택되지 않은 웰 섹터들은, 예컨대, 그것들을 0V 또는 VSS로 바이어스하는 것에 의해, Verase를 수신하는 것이 금지된다.
도 7a는 도 6에 도시된 NAND 플래시 메모리 뱅크(100)의 로우 디코더(104)의 일 예를 도시한다. 도 6 및 7a를 참조하여 보면, 루오 디코더(104)는, 개개의 메모리 블록에 대해 메모리 블록 구동 회로(122, 124), 및 로우 디코드 로직(row decode logic)(120)을 포함한다. 특정 예에 있어서, 메모리 어레이(102)내에 4개의 메모리 블록이 있다. 로우 어드레스 로직(120)은 SS, S[1:i] 및 GS와 같은 개개의 로우 구동 신호를 생성하기 위한 멀티-비트 로우 어드레스 RA를 수신한다. 본 예시에 있어서, 메모리 어레이(102)내의 전체 메모리 블록들에 대해 하나의 로우 디코더 로직(120)이 있고, 로우 구동 신호들 SS, S[1:i] 및 GS는 메모리 어레이(102)의 각각의 메모리 블록 구동 회로(122, 124)에 제공되는 글로벌(global) 신호들이다. 특히, 글로벌 신호들 SS, GS 및 S[1:i]는, 예컨대, 회로들 122 내지 124와 같은, 각각의 메모리 블록 구동 회로내의 SSL, GSL, 및 워드라인에 각각 대응한다. 로우 디코드 로직(120)은, 멀티-비트 로우 어드레스 RA를 디코딩하기 위한 주지의 로직 회로들을 포함하며, 그 세부는 설명되지 않는다. 도 7a는 2개의 메모리 블록 구동 회로(122, 124)를 도시하지만, 당업자라면 메모리 어레이(102)내의 각 메모리 블록에 대해 하나의 메모리 블록 구동 회로가 있다는 것을 이해할 것이다. 본 예시에 있어서, 총 4개의 메모리 블록 구동 회로들이 있고 그 중 2개는 도면을 간략화하기 위해 도시되지 않았다.
메모리 블록 구동 회로(122)는 메모리 블록 구동 회로(124)와 동일한 회로 요소들을 포함하므로, 메모리 블록 구동 회로(122)에 대한 요소들만이 더 상세히 기술되었다. 메모리 블록 구동 회로(122)는 블록 디코더(126) 및 로우 구동기(128)를 포함한다. 도 7a에 도시된 예에 있어서, 메모리 블록 구동 회로(122)의 블록 디코더(126)는, 그 대응하는 로우 구동기(128)를 인에이블시키기 위한 2-비트 블록 어드레스 B_ADDR[1:2]를 수신한다. 따라서, 하나의 블록 디코더는, 소거, 프로그램 또는 판독 동작을 위한 메모리 블록을 선택하기 위해 임의의 조합의 B_ADDR[1:2]에 대해 인에이블된다. 로우 구동기(128)는, 로우 구동 신호들 SS, S[1:i] 및 GS를 메모리 블록내의 NAND 셀 스트링들의 SSL, 워드라인들 WL[1:i] 및 GSL에, 각각, 패스하기 위한 디바이스들을 포함한다. 따라서, 멀티-비트 로우 어드레스 RA에 응답하여, SSL, GSL 및 하나의 워드라인 WL1 내지 WLi는, 로우 디코드 로직(120)에 의해 VDD와 같은 활성 로직 레벨로 구동된다. 블록 어드레스에 응답하여, 블록 어드레스 B_ADDR[1:2]에 의해 어드레스되는(addressed) 하나의 선택된 메모리 블록의 로우 구동기(128)만이, 로우 구동 신호들 SS, S[1:i] 및 GS를 SSL, WL[1:i] 및 GSL로서 각각 NAND 셀 스트링들에 패스하거나 구동하기 위해, 인에이블된다. 선택되지 않은 메모리 블록에 있어서, 로우 구동기(128)가 디스에이블되고, 그에 의해 SSL, WL[1:i] 및 GSL이 로우 구동 신호들 SS, S[1:i] 및 GS의 전압 레벨을 각각 수신하는 것을 방지한다.
도 7b는, 도 7a에 도시된 메모리 블록 구동 회로(122)와 같은, 하나의 메모리 블록 구동 회로의 블록 디코더(126) 및 로우 구동기(128)의 회로도이다. 블록 디코더(126)는 하나의 메모리 블록과 관련되고, 교차 결합된 반전기 래치 회로 및 전하 펌프를 포함한다. 래치 회로는, 교차 결합된 반전기(130, 132), n-채널 리셋 트랜지스터(134), 및 n-채널 인에이블 트랜지스터(136, 138)를 포함한다. 래치 인에이블 신호 LTCH_EN 및 디코드된 블록 어드레스 BA[1:4]가 하이(high) 로직 레벨에 있을 때, 래치 회로가 인에이블되거나 설정된다. 디코드된 블록 어드레스 BA[1:4]는 또한 블록 선택 신호라고 칭해진다. 디코드된 블록 어드레스 BA[1:4]의 4개의 개개의 신호들은, 블록 어드레스들 B_ADDR[1] 및 B_ADDR[2]을 수신하는, AND 로직 게이트(140)에 의해 생성된다. 당업자라면, 메모리 뱅크의 상이한 블록 디코더(126)에 대한 AND 로직 게이트(140)가 수신하는 것은, 판독, 프로그램 및 소거 동작을 위해 하나의 메모리 블록을 선택하기 위한 B_ADDR[1] 및 B_ADDR[2]의 상이한 논리 상태 조합에 응답하는 것이라는 것을 이해할 것이다. 리셋 신호 RST_BD가, 예컨대, VDD의, 하이 로직 레벨로 구동되면, 리셋 트랜지스터(134)가 턴온되어 반전기(132)의 입력을 VSS에 결합한다. 이것은 반전기(130, 132)의 래치 회로를 리셋되게 하는 결과를 가져온다.
블록 디코더(126)는 반전기(130)의 출력에 결합되는 로컬 전하 펌프를 포함한다. 전하 펌프는 공핍 모드 n-채널 패스 트랜지스터(142), 네이티브(native) n-채널 다이오드-연결 부스트 트랜지스터(144), 하이 브레이크다운 전압 n-채널 분리 트랜지스터(146), 하이 브레이크다운 전압 n-채널 클램프(clamp) 트랜지스터(148), NAND 로직 게이트(150), 및 캐패시터(152)를 포함한다. NAND 로직 게이트(150)는, 캐패시터(152)의 하나의 단자를 구동하기 위한, 제어된 신호 OSC를 수신하기 위한 다른 입력 단자 및 반전기(130)의 출력에 결합되는 하나의 입력 단자를 갖는다. 패스 트랜지스터(142)는 PGMb로 칭해지는 프로그램 신호 PGM의 보수(complement)에 의해 제어된다. 분리 트랜지스터(146)와 클램프 트랜지스터(148)의 공통 단자들은 고전압 VH에 결합된다.
전하 펌프의 동작이 이제 설명된다. 판독 또는 소거 동작 동안에, PGMb는 하이 로직 레벨에 있고 OSC는 로(low) 로직 레벨에서 유지된다. 따라서, 회로 요소들(152, 144, 146, 148)은 비활성이고, 출력 단자 BD_OUT는 반전기(130)의 출력상에 나타나는 로직 레벨을 반영한다. 프로그램 동작 동안에, PGMb는 로 로직 레벨에 있고, OSC는 하이와 로 로직 레벨들 사이에서 미리 정해진 주파수에서 발진하도록 허용된다. 반전기(130)의 출력이 하이 로직 레벨에 있으면, 캐패시터(152)는 그 자신의 다른 단자상에 전하를 반복적으로 축적하고 축적된 전하를 부스트 트랜지스터(144)를 통해 방전할 것이다. 분리 트랜지스터(146)는 부스트 트랜지스터(144)의 게이트상의 부스트된 전압으로부터 VH를 격리한다. 클램프 트랜지스터(148)는 출력 단자 BD_OUT의 전압 레벨을 약 VH+Vtn에서 유지하며, Vtn은 클램프 트랜지스터(148)의 스레스홀드 전압이다. 도 7b에 도시된 로컬 전하 펌프는 신호들을 공급 전압 VDD보다 더 높은 전압 레벨로 구동하는데 사용될 수 있는 일예의 회로이지만, 당업자라면 다른 전하 펌프 회로들이 동등한 효과로 사용될 수 있다는 것을 이해할 것이다.
로우 구동기(128)는, SSL, 워드라인 WL[1:i] 및 GSL에서 로우 구동 신호들 SS, S[1:i] 및 GS를 각각 NAND 셀 스트링들에 패스하기 위한 출력 단자 BD_OUT에 전기적으로 결합되는 그 자신의 게이트 단자를 각기 갖는, 복수의 n-채널 패스 트랜지스터(154)를 포함한다. 만약, 출력 단자 BD_OUT가 VDD 위로 구동되면, VDD 보다 더 큰 로우 구동 신호들 SS, S[1:i] 및 GS이 SSL, WL[1:i] 및 GSL 라인들 상으로 각각 패스될 수 있다. 만약, 출력 단자 BD_OUT이 VSS에 있으면, 로우 구동 신호들 SS, S[1:i] 및 GS를 SSL, WL[1:i] 및 GSL로부터 각각 분리하도록 패스 트랜지스터(154)가 턴오프될 것이다.
도 8a는 도 6의 NAND 플래시 메모리 뱅크 실시예의 일 예에 따른 NAND 플래시 메모리 뱅크를 도시한다. NAND 플래시 메모리 뱅크는 감소된 기판 용량을 갖는다. 도 8a를 참조하여 보면, 하나의 NAND 플래시 메모리 뱅크(200)는 도 2에 도시된 것들과 유사한 NAND 셀 스트링들을 포함하는 메모리 어레이(202)를 갖는다. NAND 플래시 메모리 뱅크(200)는 NAND 셀 스트링들의 디바이스들에 연결되는 워드라인들을 구동하기 위한 로우 디코더(204), 및 NAND 셀 스트링들에 판독 및 프로그램 데이터를 결합하기 위한 비트라인들에 연결되는 페이지 버퍼(206)를 또한 갖는다. 전하 펌프(208)는, 선택기(210)에 제공되는, 소거 전압 Verase을 생성한다. 예시된 예에 있어서, 메모리 어레이(202)는, 블록 소거 동작 동안에 Verase를 각기 선택적으로 수신하는, 4개의 상이한 웰 섹터들을 갖는다. 4개의 웰 섹터들의 각각은, Block[1], Block[2], Block[3] 및 Block[4]로 칭해지는, 정확히 하나의 메모리 블록을 포함한다. 따라서, 2-비트 블록 어드레스 B_ADDR[1:2]는 4개의 메모리 블록들 중 하나를 선택하기 위해 사용되며, 로우 디코더(204)는 2-비트 블록 어드레스 B_ADDR[1:2]를 디코딩하기 위한 적절한 로직을 포함한다. 동일한 블록 어드레스는, 대응하는 선택된 메모리 블록을 포함하는 웰 섹터에 Verase를 패스하기 위한 선택기(210)에 의해 수신된다. 선택기(210)는, 2-비트 제어 또는 어드레스 신호에 응답하는 1 내지 4 디멀티플렉서(demultiplexer)로서 구현될 수 있다.
도 8b는 도 8a에서의 라인 B-B'을 따라 취해진, 그리고 그 표면상의 특정 피쳐들을 도시하도록 비스듬한 메모리 어레이(202)의 단면도이다. 도 8b에 있어서, 제1의 3개의 웰 섹터들(220, 222, 224)만이 도시되며, 각 웰 섹터는 n-타입 격리 웰(228)내에 형성된 p-타입 웰(226), p-타입 기판(230)내에 형성되는 n-타입 격리 웰(228)을 포함한다. n-타입 격리 웰(220) 및 p-타입 웰(226)의 양쪽은, 그 특정 형태를 묘사한, 주지의 마스킹 단계들을 통해 형성되는 칩상의 2차원 표면적을 갖는 이온 주입된 영역들이다. 기판(230)이 p-타입이기 때문에, n-타입 격리 웰(228)은 p-타입 기판(230)을 p-타입 웰(226)로부터 전기적으로 격리하도록 사용된다. 웰들(226, 228)의 깊이 및 농도는, 반도체 디바이스의 양쪽 제조 설계 파라미터인, 이온 주입 에너지 및 주입량에 의해 결정된다. 도 8b에서 명확히 도시되는 바와 같이, NAND 셀 스트링들은 p-타입 웰(226)에 형성되어 있다. 기판(230)이 p-타입 대신에 n-타입인 대안적인 예에 있어서, n-타입 격리 웰(228)은 생략되고, 웰 섹터들(220, 222, 224)이 p-타입 웰들(226)을 갖는다. 본 예들에 따르면, 각 웰 섹터는 NAND 셀 스트링들이 형성되는 적어도 디바이스 웰을 포함하고, 기판(230)을 디바이스 웰(226)로부터 격리하기 위한 격리 웰들을 선택적으로 포함한다.
메모리 어레이(202)의 현재 도시된 예에 있어서, 웰 섹터들(220, 222, 224)은 각각 메모리 블록들(234, 236, 238)을 포함한다. 각각의 메모리 블록은, 예컨대, 비트라인들 BLk 및 BLk+1 내지 BLj와 같은, 개개의 비트라인들에 전기적으로 결합되는 NAND 셀 스트링들(232)을 포함한다. 도 8b에는 도시되지 않았지만, 비트라인들은 셀 데이터를 검출하기 위해 그리고 프로그램 데이터를 제공하기 위해 페이지 버퍼에 연결된다. 페이지 버퍼의 가능성 있는 회로 구현들, 및 그것들의 동작은 당업자에게 주지되어 있을 것이다. 선택기(210)는, 메모리 어레이(202)의 웰 섹터들(220, 222, 224)과의 그 상호 연결을 도시하도록, 도 8b에 도시되어 있다. 선택기(210)는 Verase를 수신하고 2-비트 블록 어드레스 B_ADDR[1:2]에 응답하여 4개의 웰 섹터들 중 하나에 Verase를 전기적으로 결합한다. 도 8b에 도시된 바와 같이, 선택기(210)의 각 출력은 개개의 p-타입 웰(226)과 더불어 그 대응하는 격리 웰(228)에 연결된다. 이것은 p-타입 기판(230)과 n-타입 격리 웰(228) 사이의 접합이 역방향 바이어스되는 것을 보장하는 것이다.
메모리 뱅크의 각 메모리 블록에 대해 분리된 웰 섹터들을 갖는 장점은 도 3의 주지의 NAND 플래시 메모리 뱅크의 단일 웰 메모리 뱅크에 비해 전하 펌프의 감소된 용량성 로딩(capacitive loading)이다. 도 3의 단일 웰 메모리 뱅크와 도 8a 및 8b의 다수의 웰 섹터 예시 사이의 예시적인 비교는 다음과 같다. 먼저, 도 3의 메모리 뱅크와 도 8a의 메모리 뱅크가 정확히 4개의 메모리 블록을 포함하고, 메모리 블록당 동일한 개수의 NAND 셀 스트링들, 및 동일 프로세스 및 기술 노드로 제조된 동일한 전하 펌프를 갖는다고 가정한다. 이전에 논의된 바와 같이, t_delay는, 하나의 메모리 블록을 소거하기 위한 소거 동작 동안에, p-타입 웰(54)이 VSS로부터 Verase까지 충전하는 시간량이다. 도 8a/8b의 NAND 플래시 메모리 뱅크에 있어서, 하나의 p-타입 웰(226)의 용량은 유효하게 p-타입 웰(54)의 그것의 1/4이다. 따라서, p-타입 웰(226)의 전압 레벨은 t_delay보다 더 적은 시간으로 VSS로부터 Verase까지 상승할 것이다. 대안적으로, 도 3의 메모리 뱅크의 소거 시간이 도 8a의 NAND 플래시 메모리 뱅크에 대해 유지된다면, 전하 펌프 회로 용량이 감소될 수 있다. 이것은 캐패시터 소자들의 크기를 감소시키는 것 및/또는 전체 캐패시터 소자들을 제거하는 것의 조합을 통해 이루어질 수 있다. 따라서, 반도체 칩 영역이 감소되고, NAND 플래시 메모리 디바이스의 비용이 따라서 감소된다. 또한, 각 웰 섹터의 용량이 p-타입 웰(54)의 그것보다 더 작기 때문에, 상당한 절전이 실현된다.
도 8a 및 8b의 NAND 플래시 메모리 뱅크의 추가적인 장점은 선택되지 않은 메모리 블록들이 Verase를 수신하지 않고, 선택되지 않은 메모리 블록들내의 소거 요란을 제거한다는 것이다. 이것은, 도 8a 및 8b의 각 메모리 블록이 그 자신의 웰 섹터내에 존재하기 때문이다. 따라서, 선택되지 않은 웰 섹터내에 존재하는 선택되지 않은 메모리 블록들내의 워드라인들은 자체-부스트하지 않고, 약 VSS 전압 레벨에서 플로트하도록 허용된다.
도 8a 및 8b의 예시적인 NAND 플래시 메모리 뱅크상에서 실행되는 소거 동작이 이제 도 7b에 도시된 메모리 블록 구동 회로(122)를 참조하여 기술된다. 도 8a 및 8b의 예시에 대한 소거 동작에 있어서, 하나의 메모리 블록은, 다른 블록들이 선택되지 않은 채 남아있는 동안, 선택된다. 환언하면, 하나의 메모리 블록은, 나머지 블록들이 디스에이블된 동안, 인에이블된다. 본 예시의 소거 동작에 있어서, 메모리 블록 Block[1]만이 소거되는 것으로 가정한다. 따라서, 메모리 블록 구동 회로(122)의 동작이 기술되고, 메모리 블록 구동 회로(124)의 동작이 선택되지 않은 메모리 블록들 중 임의의 하나에 대해서 기술된다. 소거를 위한 메모리 블록을 선택하기 위해서, 메모리 블록 구동 회로(122)의 LTCH_EN 및 BA[1:4]는 하이 로직 레벨에 있을 것이고, 그에 의해 레벨 시프터(level shifter) 회로를 고전압 Vh을 출력하도록 설정할 것이다. 따라서, 워드라인 구동기 회로(128)의 전체 패스 트랜지스터(154)는 턴온된다. 로우 구동 신호들 S1 내지 Si는 VSS로 구동되고 로우 구동 신호들 SS 및 GS가 플로트되며, 선택된 메모리 블록을 갖는 선택된 웰 섹터가 Verase로 바이어스된다. 선택되지 않은 메모리 블록에 대한 메모리 블록 구동 회로(124)는 저전압 Vn을 출력하도록 설정된 그 대응하는 블록 디코더 회로 출력을 가질 것이다. 따라서, 선택되지 않은 메모리 블록에 대응하는 전체 패스 트랜지스터들(154)이 턴오프될 것이다. 따라서, 이들 라인들이 일반적으로, 임의의 판독 또는 프로그램 동작 후에, VSS로 바이어스되기 때문에, 선택되지 않은 메모리 블록들에 대한 워드라인들, SSL 및 GSL이 대략 VSS에서 플로트될 것이다.
하기의 표 1은, 선택된 메모리 블록이 하나의 웰 섹터내에 존재하고 선택되지 않은 메모리 블록이 상이한 웰 섹터내에 존재하는, 선택된 메모리 블록 및 선택되지 않은 메모리 블록에 대한 소거 동작 동안에 예시적인 바이어스 조건들을 요약한다. 메모리 블록은, 선택된 메모리 블록에 대응하는 선택 라인들(SSL 및 GSL) 및 워드라인들의 제어를 인에이블하도록 디코드되는, 로우 디코더(204)에 선택된 메모리 블록의 블록 어드레스 B_ADDR[1:2]를 제공하는 것에 의해 선택된다. B_ADDR[1:2]이 선택기(210)에 의해 수신되기 때문에, Verase는 선택된 메모리 블록을 포함하는 웰 섹터에 패스된다.
Figure pat00001
도 8a 및 8b의 예시적인 NAND 플래시 메모리 뱅크에서 선택된 메모리 블록을 소거하기 위해, 워드라인들이 VSS 또는 0V로 바이어스되고, 공통 소스 라인 CSL(이하, “CSL 라인”이라고 칭함)은 약 Verase-0.6V로 클램프(clamp)되며, SSL 및 GSL이 플로트된채로 남는다. SSL 및 GSL에 대한 디코드된 로우 구동 신호들 SS 및 GS는, SSL 및 GSL에 대한 패스 트랜지스터상의 전계를 최소화하도록 소거 동안에, 플로트된다. 구동 라인들 SS 및 GS의 용량이 SSL 및 GSL의 그것보다 훨씬 더 크다는 것에 주목한다. 따라서, Verase로 상승하는 웰 전압으로부터 초래되는 SSL 및 GSL상의 임의의 부스트된 전하가 패스 트랜지스터를 통해 SS 및 GS 구동 라인들로 누설될 것이기 때문에, SSL 및 GSL은 VSS에 근접하게 남아 있을 수 있다.
마지막으로, 선택된 메모리 블록이 존재하는 선택된 웰 섹터는, Verase로 바이어스된다. 이들 조건들하에서, NAND 셀 스트린들의 플래시 메모리 셀들의 플로팅 게이트내의 트랩된 전하는 그들의 전하를 웰에 방출할 것이다. 도 2 및 도 4에 이전에 도시된 바와 같이, 전체 비트라인들이 메모리 뱅크내의 메모리 블록들에 의해 공유되며, 각 NAND 셀 스트링에 대응하는 n+ 확산 영역(88)에 전기적으로 연결되는 비트라인 컨택트(contact)를 갖는다. n+ 확산 영역(88)은, 선택된 웰 섹터가 소거 전압 Verase으로 상승될 때 순방향 바이어스되며, 비트라인들이 Verase-0.6V로 클램프되는 결과를 가져온다. 도 2 및 도 4에 이전에 도시된 바와 같이, CSL 라인은 n+ 확산 영역(82)을 통해 동일한 메모리 블록내의 전체 NAND 셀 스트링들에 의해 공유된다. 그러므로, 선택된 웰 섹터가 Verase로 상승될 때, 순방향 바이어스된 n+ 확산 영역(82)이 선택된 웰 섹터내의 선택된 메모리 블록의 CSL 라인을 Verase-0.6V로 상승 및 클램프한다. 한편, 선택되지 않은 웰 섹터내의 선택되지 않은 메모리 블록에 대한 CSL 라인이 VSS 또는 0V로 바이어스된다. 본 예시들에 있어서, CSL라인이 하나의 메모리 블록의 NAND 셀 스트링들에만 공통이라는 것에 주목한다. 선택되지 않은 메모리 블록내의 전체 워드라인들, 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)이 선택되지 않은 상태로 남아 있고, 이는 워드라인 구동기(128)내의 패스 트랜지스터(154)가 턴오프되는 것을 의미한다.
도 8a 및 8b는, 메모리 뱅크 어레이(202)내에 웰 섹터당 정확히 하나의 메모리 블록이 있는, 예시적인 NAND 플래시 메모리 뱅크를 예시한다. NAND 플래시 메모리 뱅크(200)를 제조하기 위해 사용되는 제조 프로세스 및 기술 노드에 따라, 인근의 웰 섹터들이 도 8b에 도시된 바와 같이 최소 거리 “D”만큼 서로 이격된다. 이러한 최소 거리 D는 인근의 n-타입 격리 웰들에 대한 최소 설계 규칙 간격이 되도록 설정될 수 있다. 예시로서만, 인근의 n-타입 격리 웰들(228) 사이의 간격은 3 내지 10 미크론 사이일 수 있다.
메모리 어레이(202)의 다른 예에 있어서, 메모리 뱅크의 각 웰 섹터는, 각 웰 섹터의 용량을 감소시키면서 메모리의 크기를 최소화시키도록 하나의 메모리 블록보다 더 많은 메모리 블록을 포함한다. 도 9a는 도 8a의 예시적인 NAND 플래시 메모리 뱅크에 비해 감소된 메모리 어레이 영역을 가진 NAND 플래시 메모리 뱅크의 블록도이다. 도 9a를 참조하여 보면, 하나의 NAND 플래시 메모리 뱅크(300)는, 도 2에 도시된 것들과 유사한 NAND 셀 스트링들, NAND 셀 스트링들의 디바이스에 연결되는 워드라인들을 구동하기 위한 로우 디코더(304), 및 판독 및 프로그램 데이터를 NAND 셀 스트링들에 결합하기 위한 비트라인들에 연결되는 페이지 버퍼(306)를 포함하는 메모리 어레이(302)를 갖는다. 전하 펌프(308)는 선택기(310)에 제공되는 소거 전압 Verase을 생성한다. 예시로서만, 예시된 NAND 플래시 메모리 뱅크는, 블록 소거 동작 동안에 각기 선택적으로 Verase를 수신하는, 2개의 상이한 웰 섹터들을 포함하는 메모리 어레이(302)를 갖는다. 메모리 어레이(302)는 Block[1], Block[2], Block[3] 및 Block[4]로 칭해지는, 4개의 메모리 블록들을 포함한다. 따라서, 2-비트 블록 어드레스 B_ADDR[1:2]는 4개의 메모리 블록들 중 하나를 선택하기 위해 사용되며 로우 디코더(304)는 2-비트 블록 어드레스 B_ADDR[1:2]를 디코딩하기 위한 적절한 로직을 포함한다.
메모리 어레이(302)에 있어서, 제1 웰 섹터는 메모리 블록들 Block[1] 및 Block[2]를 포함하고, 제2 웰 섹터는 메모리 블록들 Block[3] 및 Block[4]를 포함한다. 2개의 웰 섹터들의 쌍이 소거 동작 동안에 선택된다. 단일 비트 블록 어드레스 신호는, 선택된 메모리 블록을 포함하는 웰 섹터에 Verase를 패스하기 위한 선택기(310)에 의해 수신된다. B_ADDR[1]이, 메모리 블록들의 쌍이 선택될, 선택을 위한 최상위의 블록 어드레스 비트이면, B_ADDR[2]는 선택된 메모리 블록들의 쌍 중 하나의 메모리 블록을 선택하기 위한 최하위의 블록 어드레스 비트이다. 선택기(310)는 단일-비트 제어 또는 어드레스 신호에 응답하는, 1 대 2 디멀티플렉서, 또는 선택기이다. 9a의 예시가 각 웰 섹터내에 형성된 2개의 메모리 블록들을 갖기 때문에, 2개의 웰 섹터 중 하나만이 임의의 메모리 블록 소거 동작을 위해 선택된다. 따라서, 블록 어드레스 B_ADDR[1]가 Verase를 2개의 웰 섹터들 중 하나에 패스하기 위해 선택기(310)에 의해 사용된다. 환언하면, 선택기(310)는 Verase를 2개의 웰 섹터들 중 하나에 선택적으로 패스하기 위해 블록 어드레스의 일부를 수신한다.
도 9b는 라인 C-C'를 따라 취해진, 그리고 그 표면상의 특정 피쳐를 도시하도록 비스듬한, 도 9a의 메모리 어레이(302)의 단면도이다. 도 9b에 있어서, 2개의 웰 섹터들(320, 322)이 도시되며, 각 웰 섹터는 n-타입 격리 웰(326)내에 형성된 p-타입 웰(324)을 포함하며, n-타입 격리 웰(326)은 p-타입 기판(328)내에 형성된다. n-타입 격리 웰(326) 및 p-타입 웰(324)의 양쪽은, 그 특정 형태를 묘사하는 주지의 마스킹 단계들을 통해 형성된 칩상의 2차원 표면적을 갖는 이온 주입 영역이다. 웰들(226, 228)의 깊이 및 농도는, 반도체 디바이스의 양쪽 제조 설계 파라미터인, 이온 주입 에너지 및 주입량에 의해 결정된다. 도 9b에서 명확히 도시되는 바와 같이, NAND 셀 스트링들은 p-타입 웰(324)에 형성되어 있다. 기판(328)이 p-타입 대신에 n-타입인 대안적인 예에 있어서, n-타입 격리 웰(326)은 생략되고, 웰 섹터들(320, 322)이 p-타입 웰들(324)을 갖는다. 본 예들에 따르면, 각 웰 섹터는 NAND 셀 스트링들이 형성되는 적어도 디바이스 웰을 포함하고, 기판을 디바이스 웰로부터 격리하기 위한 격리 웰들을 선택적으로 포함한다.
메모리 어레이(302)의 현재 도시된 예에 있어서, 웰 섹터(320)는, 각각 메모리 블록들 Block[1] 및 Block[2]에 대응하는, 메모리 블록들(330, 332)을 포함한다. 웰 섹터(322)는, 각각 메모리 블록들 Block[3] 및 Block[4]에 대응하는, 메모리 블록들(334, 336)을 포함한다. 각각의 메모리 블록은, 예컨대, 비트라인들 BLk 및 BLk+1 내지 BLj와 같은, 개개의 비트라인들에 전기적으로 결합되는 NAND 셀 스트링들(338)을 포함한다. 도 9b에는 도시되지 않았지만, 비트라인들은 셀 데이터를 검출하기 위해 그리고 프로그램 데이터를 제공하기 위해 페이지 버퍼에 연결된다. 페이지 버퍼의 가능성 있는 회로 구현들, 및 그것들의 동작은 당업자에게 주지되어 있을 것이다. 선택기(310)는, 메모리 어레이(302)의 웰 섹터들(320, 322)과의 그 상호 연결을 도시하도록, 도 9b에 도시되어 있다. 선택기(310)는 Verase를 수신하고 단일-비트 블록 어드레스 B_ADDR[1]에 응답하여 2개의 웰 섹터들 중 하나에 Verase를 전기적으로 결합한다. 도 9b에 도시된 바와 같이, 선택기(310)의 각 출력은 개개의 p-타입 웰(324)과 더불어 그 대응하는 격리 웰(326)에 연결된다.
도 9a 및 9b의 예시적인 NAND 플래시 메모리 뱅크내의 선택된 메모리 블록에 대한 소거 동작은, 소거 금지 스킴이 소거 전압 Verase를 수신하는 선택된 웰 섹터의 선택되지 않은 메모리 블록에 인가되는 것을 제외하고, 도 8a 및 8b의 예시적인 NAND 플래시 메모리 뱅크에 대해 기술된 것과 유사하다. 이것은, 각 웰 섹터가 소거되도록 선택된 메모리 블록 및 선택되지 않은 메모리 블록의 양쪽을 갖는다는 사실에 기인한다. 따라서, Verase를 수신하는 웰 섹터내의 선택되지 않은 메모리 블록의 플래시 메모리 셀들이 소거 금지된다. 예로서, 이전에 기술된 자체-부스팅 소거 금지 스킴이, 선택된 웰 섹터가 Verase를 수신하는 것인, 선택된 웰 섹터내의 선택되지 않은 메모리 블록의 플래시 메모리 셀들의 소거를 금지하기 위해 사용될 수 있다. 예를 들어, 메모리 블록(332)(Block[2])이 소거를 위해 선택되면, 선택된 메모리 블록(332)에 대응하는 워드라인 및 선택 라인(SSL 및 GSL)이 소거 조건으로 바이어스되고, Verase가 웰 섹터(320)에 인가된다. 메모리 블록(330)은, 메모리 블록(332)과 동일한 p-타입 웰(324)내에 형성되어 있기 때문에, 그 플래시 메모리 셀들의 소거를 방지하기 위해 소거 금지된다.
표 2는 Verase를 수신하는 선택된 웰 섹터내의 선택되지 않은 메모리 블록 및 선택된 메모리 블록에 대해서, 그리고 Verase를 수신하지 않은 선택되지 않은 웰 섹터내의 선택되지 않은 메모리 블록에 대해서 소거 동작 동안의 예시적인 바이어스 조건들을 요약한다.
Figure pat00002
워드라인들과 SSL 및 GSL에 대한 소거 바이어스 조건들은, 선택되지 않은 웰 섹터들내의 선택되지 않은 메모리 블록들에 대한 바이어스 조건들일 때에는, 도 8a, 8b 및 도 9a, 9b의 NAND 플래시 메모리 뱅크 예시들에 대해서와 동일한 것이다. 하지만, 선택된 웰 섹터의 선택되지 않은 메모리 블록들에 대해서는, 워드라인들이 약 Verase로 자체 부스트된다. 워드라인들이 대략 Verase일 때, 선택된 웰 섹터의 p-타입 웰(324)과 워드라인들 사이에 형성되는 최소의 전계가 있고, 그에 의해 선택되지 않은 메모리 블록의 플래시 메모리 셀들의 소거를 금지한다.
도 8a, 8b 및 도 9a, 9b가, 정확히, 하나의 메모리 어레이 내에 웰 섹터당 형성된 2개의 메모리 블록 및 웰 섹터당 형성된 하나의 메모리 블록이 있는, 예시들을 도시하지만, 대안적인 예시들은, 각 웰 섹터가 그 내부에 형성된 임의의 개수의 메모리 블록들을 포함할 수 있는, 각 메모리 어레이내의 임의의 개수의 웰 섹터를 포함할 수 있다.
도 8a, 8b 및 도 9a, 9b의 예시적인 NAND 플래시 메모리 뱅크의 양쪽에 있어서, 웰 섹터의 p-타입 웰이 Verase로 상승할 때, 비트라인들의 전압이 약 Verase-0.6V로 상승한다. 예로서 도 4를 참조하여 보면, p-타입 웰(54) 및 n+ 확산 영역(88)은, Verase가 인가될 때 순방향 바이어스되는 p-n 접합을 갖는다. 따라서, 비트라인(90)은 약 Verase-0.6V로 클램프될 것이다(0.6V는 p-n 접합을 가로지르는 순방향 바이어스 전압 강하임). 각 비트라인은 메모리 어레이의 각 메모리 블록내의 NAND 셀 스트링들에 전기적으로 연결된다. 따라서, 비트라인의 이러한 클램프된 전압은, 칼럼의 전체 NAND 셀 스트링들의 n+ 확산 영역들(88)에 인가되고, 그리고 선택되지 않은 웰 섹터들내의 NAND 셀 스트링들의 n+ 확산 영역들(88)에 현저하게 인가된다. 선택되지 않은 웰 섹터들이 VSS로 바이어스되거나 VSS에 근접하게 플로트되기 때문에, 비트라인들은 선택된 웰 섹터와 하나 이상의 선택되지 않은 웰 섹터들 사이에 전하 누설 경로를 잠재적으로 제공한다. 보다 상세하게는, 접합 브레이크다운이 각 NAND 셀 스트링의 p-타입 웰(54)과 n+ 확산 영역(88)의 p-n 접합들에서 발생하면, 선택된 웰 섹터에 인가되는 Verase는 선택되지 않은 웰 섹터를 통해 VSS로 방전될 수 있다. 선택된 웰 섹터 전압이 결코 완전하게 Verase에 도달하지 않으면, 이것이 선택된 웰 섹터내의 Verase의 상승을 지연시킬 수 있고, 또는 심지어 소거 프로세스를 중단시킬 수 있다. 소거 동작 동안의 비트라인 전압의 이러한 이해와 더불어, n+ 확산 영역(88)의 접합 브레이크다운 전압은, 비트라인이 Verase-0.6V로 상승할 때, 브레이크다운을 잘 견디도록 엔지니어링된다(engineered).
접합 브레이크다운 엔지니어링이 이러한 문제에 대한 가능성 있는 해결책일지라도, 더 단순한 해결책은 선택된 웰 섹터에 연결된 비트라인을 선택되지 않은 웰 섹터로부터 전기적으로 격리하는 것이다. 본 실시예에 따르면, 웰 섹터들이 설계 규칙으로 인해 서로 이격되기 때문에, 격리 디바이스가 웰 섹터들 사이의 비트라인과 인라인으로 포함된다. 도 10은 이러한 실시예의 일 예를 예시한다.
도 10은 도 9a 및 9b에 도시된 메모리 어레이(302)의 다른 예이다. 도 10에 있어서, 메모리 어레이(400)는 도 9b에 도시된 것들과 동일한 구성 요소들을 갖는다. 하나의 웰 섹터에 연결된 비트라인들을 다른 웰 섹터의 NAND 셀 스트링들로부터 격리하기 위해, n-채널 트랜지스터들(402)과 같은, 격리 디바이스들이 웰 섹터들 사이의 공간에 형성된다. n-채널 트랜지스터들(402)이 고전압 트랜지스터 디바이스로서 형성될 수 있고, 동시에 다른 고전압 트랜지스터 디바이스들이 메모리 디바이스상에 형성된다. 하나의 웰 섹터의 NAND 셀 스트링들에 전기적으로 연결된 비트라인들은 격리 디바이스들(402)의 하나의 단자에 연결되고, 인근의 웰 섹터의 NAND 셀 스트링들에 전기적으로 연결된 비트라인들은 격리 디바이스(402)의 다른 단자에 연결된다. 따라서, 하나의 웰 섹터내의 NAND 셀 스트링들에 연결된 비트라인들은 비트라인 세그먼트(segment)들로 칭해진다. 도 10에 있어서, 이들 비트라인 세그먼트들은 참조 번호 404로 표시된다. 메모리 어레이(400)내에 2개의 웰 섹터보다 많은 웰 섹터가 있으면, 각각의 비트라인 세그먼트(404)와, 인라인으로 또는 직렬로 연결된 추가적인 격리 디바이스들(402)이 있다. 전체 격리 디바이스(400)의 게이트 단자들은, 적어도, 판독 및 프로그램 동작 동안에 비트라인에 인가되는 최고 전압 레벨을 패스하기 위해 충분히 높은 전압 레벨이 되도록 선택되는, 바이어스 전압 Viso를 수신한다. 격리 디바이스들은 그러므로 판독 또는 프로그램 동작 동안에 인에이블된다. 환언하면, 전체 격리 디바이스들의 게이트 단자들은 공급 전압 VDD 위의 레벨로 오버드라이브될 수 있다. 게이트 단자들을 오버드라이브하는 것이 필요하지 않고, 그것들을 공급 전압 VDD로 구동하는 것으로 충분한, 디바이스들이 있을 수 있다.
예를 들어, 특정 로직 상태를 플래시 메모리 셀에 프로그래밍하기 위한 프로그래밍 동작 동안에 VDD가 비트라인에 인가되면, 바이어스 전압 Viso는 적어도 VDD+Vtn이어야 하며, Vtn은 n-채널 트랜지스터의 스레스홀드 전압이다. Viso를 그러한 전압 레벨로 설정하는 것에 의해, 완전한 VDD 전압 레벨이 프로그래밍 동안에 전체 비트라인 세그먼트들에서 유지된다. 선택된 웰 섹터내에서의 메모리 블록에 대한 소거 동작 동안에, 대응하는 비트라인 세그먼트는 약 Verase-0.6V로 상승할 것이다. 하지만, 격리 디바이스들(404)이 Viso = VDD+Vtn로 바이어스된 그들의 게이트들을 갖기 때문에, 다른 비트라인 세그먼트들이 VDD로 충전되는 것이 제한된다. 따라서, 비트라인들에 연결된 n+ 확산 영역은 이미 VDD 전압 레벨을 잘 견디도록 설계되어 있다.
메모리 어레이(400)의 일 예에 있어서, Viso는, 판독, 프로그램 및 소거 동작 동안에 동일한 전압 레벨에 정적으로 유지된다. 당업자라면 Viso를 제공하는 상이한 방식들이 있다는 것을 이해하고 있을 것이다. 대안적인 예에 있어서, Viso는 디코드된 신호일 수 있고, 이는 Viso가 선택된 웰 섹터에 인접한 격리 디바이스들의 게이트들에 선택적으로 인가된다는 것을 의미한다.
도 11은 도 10의 실시예의 일 예의 회로도이다. 도 11에 있어서, 하나의 메모리 뱅크는, 비트라인 세그먼트들을 규정하기 위해 웰 섹터들 사이에 형성된 동적으로 활성화된 격리 디바이스들이 있는 메모리 어레이, 및 각 칼럼의 다른 비트라인 세그먼트들로부터 하나의 비트라인 세그먼트를 선택적으로 격리시키기 위한 비트라인 세그먼트 디코더를 갖는다. 로우 디코더는 개략도를 간략화하기 위해 도시되지 않았지만, 당업자라면 그것들이 각 메모리 블록의 NAND 셀 스트링들의 워드라인들을 구동하기 위해 필요하다는 것을 이해할 것이다. 메모리 뱅크(500)는, 메모리 어레이(502), 페이지 버퍼(504) 및 비트라인 세그먼트 디코더(506)를 포함한다. 본 예시의 메모리 어레이(502)는, 각 웰 섹터가 정확히 하나의 메모리 블록을 포함하는, 4개의 웰 섹터들(508, 510, 512, 514)을 포함한다. 따라서, 메모리 어레이(502)는 도 8a/8b의 메모리 어레이(202)와 동일한 구조를 갖는다. 각 웰 섹터 사이에 평성된 것은, 각기 본 예시에 대한 n-채널 트랜지스터인, 격리 디바이스(516)이다. 비트라인 세그먼트(518)는 각 메모리 블록내의 NAND 셀 스트링들에 연결되며, 양쪽 단부에서 격리 디바이스에 연결된다. 비트라인 테일(tail) 세그먼트들(520, 522)은, 임의의 NAND 셀 스트링들에 연결되지 않고 하나의 격리 디바이스(516) 및 일부 다른 종결 회로(terminating circuit)에 연결되는 비트라인 세그먼트들이다. 예를 들어, 비트라인 테일 세그먼트들(520)은 웰 섹터(508)위의 격리 디바이스(516)에 그리고 비트라인 사전 충전 회로(524)에 연결된다. 한편, 비트라인 테일 세그먼트들(522)은 웰 섹터(514) 아래의 격리 디바이스(516)에 그리고 페이지 버퍼(504)에 연결된다. 도 11의 본 예시가 그 내부에 형성된 하나의 메모리 블록을 갖는 각각의 웰 섹터를 도시하지만, 대안적인 예시에 따르면 각 웰 섹터가 그 내부에 형성된 다수의 메모리 블록을 가질 수 있고, 비트라인 세그먼트가 동일 웰 섹터내에 존재하는 다수의 메모리 블록들에 공통적으로 연결된다. NAND 로직 게이트(532) 및 NAND 로직 게이트(540)에 의해 구동되는 격리 디바이스들(516)은 선택적이며, 이는 웰 섹터들(508, 514)에 대응하는 비트라인 세그먼트들(518)이 각각 사전 충전 회로(524) 및 페이지 버퍼(504)로 연장될 수 있다는 것을 의미한다.
비트라인 세그먼트 디코더(506)는, 소거될 선택된 메모리 블록을 포함하는 선택된 웰 섹터에 대응하는 비트라인 세그먼트(518)를, 전체의 다른 비트라인 세그먼트들(518)로부터 격리하기 위해, 선택된 격리 디바이스들을, 디스에이블하고, 전기적으로 비 전도성이 되게 하며, 턴오프시킬 책임이 있다. 비트라인 세그먼트 디코더(506)는, OR 로직 게이트들(526, 528, 530) 및 NAND 로직 게이트들(532, 534, 536, 538, 540)을 포함한다. OR 로직 게이트들(526, 528, 530)의 각각은, 2개의 상이한 웰 섹터 선택 신호들, 보다 상세하게는, 인근의 웰 섹터들에 대응하는 2개의 웰 섹터 선택 신호를 수신한다. 인근의 웰 섹터들이 동일한 격리 디바이스(516)를 공유하기 때문에, OR 로직 게이트는, 소거 동작을 위해 선택되거나 어드레스될 때, 2개의 인접한 웰 섹터들 사이의 격리 디바이스들(516)을 디스에이블 시키는데 사용된다. 도 11의 예시에 있어서, 각 웰 섹터에 정확히 하나의 메모리 블록이 있기 때문에, 웰 섹터 선택 신호들은 디코드된 블록 어드레스 BA[1:4]에 대응한다. 비트라인 세그먼트 디코더(506)에 의해 요구되는 웰 섹터 선택 신호의 개수는 메모리 뱅크의 메모리 어레이내의 웰 섹터의 개수에 좌우된다. 예를 들어, 도 11의 각 웰 섹터내에 정확히 2개의 메모리 블록이 있으면, 총 여덟(8)개의 메모리 블록이 있다. 따라서, 3개의 블록 어드레스 신호가 8개의 메모리 블록들 중 하나를 개별적으로 선택하기 위해 사용되지만, 최상위 블록 어드레스 신호들 중 2개가 웰 섹터 선택 신호를 생성하기 위해 사용될 수 있다. 예를 들어, 도 7b의 메모리 블록 구동 회로(122)의 수정된 버전(version)은, 8개의 선택 중 하나를 실행하도록 B_ADDR[1], B_ADDR[2] 및 B_ADDR[3]을 디코딩하기 위해 2개의 입력 AND 로직 게이트(140) 대신에 3개의 입력 AND 로직 게이트를 가질 수 있다. 따라서, 당업자라면, 각 메모리 블록에 대해 하나인, 총 8개의 메모리 블록 구동 회로가 있을 것이라는 것을 이해할 것이다. 본 예시에 있어서, 2개의 최상위 블록 어드레스 B_ADDR[3] 및 B_ADDR[2]는 4개의 웰 섹터 선택 신호를 제공하도록 주지의 로직을 이용하여 디코드된다.
NAND 로직 게이트들(534, 536, 538)은 OR 로직 게이트들(526, 528, 530)의 출력을 각각 수신하기 위한 제1 입력을 각기 갖는다. 웰 섹터(508) 위의 격리 디바이스(516)가 다른 웰 섹터와 공유되지 않기 때문에, NAND 로직 게이트(532)는 웰 섹터 선택 신호를 직접적으로 수신하기 위한 제1 입력을 갖는다. 유사하게, 웰 섹터(514) 위의 격리 디바이스(516)가 다른 웰 섹터와 공유되지 않기 때문에, NAND 로직 게이트(540)는 웰 섹터 선택 신호를 직접적으로 수신하기 위한 제1 입력을 갖는다. 전체의 NAND 로직 게이트의 제2 입력은 소거 신호 ERASE를 수신하고, 각 NAND 로직 게이트의 출력은 적어도 하나의 웰 섹터에 인접한 격리 디바이스들(516)의 세트(set)를 구동한다. 각 NAND 로직 게이트의 하이 로직 레벨 출력은, 격리 디바이스들(516)을 최대 비트라인 전압 레벨이 그것을 통과하는 것을 가능케 하기에 충분한 전압 레벨로 구동되도록, 설정된다. 예를 들어, 최대 비트라인 전압이 VDD이면, NAND 로직 게이트에는 VDD보다 더 높은 포지티브(positive) 전압이 공급된다.
본 예시에 따르면, 신호 ERASE는 판독 또는 프로그램 동작에 대해 로(low) 로직 레벨로 설정되며, 그에 의해 전체 격리 디바이스(516)를 턴온 또는 오버드라이브시킨다. 이전에 진술된 바와 같이, 전체 NAND 로직 게이트에는 VDD 공급 전압보다 더 높은 전압 레벨이 공급될 수 있다. 따라서, 웰 섹터 선택 신호 BA[1:4]의 로직 상태가 무시된다. 소거 동작 동안에, 신호 ERASE는 하이 로직 레벨로 설정된다. 이제 NAND 로직 게이트(532, 540)는 웰 섹터 선택 신호 BA[1:4]에 응답하며, NAND 로직 게이트(534, 536, 538)는 대응하는 OR 로직 게이트의 출력에 응답한다. NAND 로직 게이트는, 그것들의 제1 및 제2 입력들이 모두 하이 로직 레벨에 있을 때, 그것들의 출력을 비활성 로직 레벨로 구동하는 것에 의해 응답한다. 따라서, 하나의 웰 섹터 선택 신호가 활성 하이 로직 레벨에 있을 때, 대응적으로 선택된 웰 섹터에 인접한 격리 디바이스들의 세트들은 턴오프된다. 그 다음에, 소거 전압 Verase가 선택된 웰 섹터에 인가된다.
예를 들어, 웰 섹터(510)내의 메모리 블록이 소거되게 되면, 어드레스 BA[2]만이 하이 로직 레벨로 구동된다. 그 다음에, NAND 로직 게이트들(534, 536)은 그 개개의 출력들을, VSS와 같은, 로 로직 레벨로 구동하며, NAND 로직 게이트(534, 536)의 출력에 전기적으로 결합된 그 게이트들을 갖는 격리 디바이스들(516)이 턴오프될 것이다. 따라서, 웰 섹터(510)의 비트라인 세그먼트들(518)이 다른 웰 섹터들의 다른 비트라인 세그먼트들로부터 격리된다.
도 11의 예시에 있어서, 비트라인 세그먼트들(518)은 소거 동작 동안에 디코드된 블록 어드레스 BA[1:4]에 응답하여 다른 비트라인 세그먼트들로부터 선택적으로 분리된다. 대안적인 예에 있어서, 전체 격리 디바이스들은 메모리 디바이스의 동작 모드에 응답하여 글로벌하게(globally) 인에이블되고 디스에이블된다. 보다 상세하게는, 소거 동작이 실행되면, 전체 격리 디바이스들(516)이 임의의 어드레스 정보에 독립적으로 턴오프된다.
도 12는 도 10의 실시예의 대안적인 예시에 따라, 웰 섹터들 사이에 형성된 동적으로 활성화되는 격리 디바이스들이 있는 메모리 어레이를 갖는 하나의 메모리 뱅크의 회로도이다. 도 12에 있어서, 메모리 뱅크(550)가 도 11에 도시된 동일한 메모리 어레이(502)를 포함하지만, 이제 비트라인 세그먼트 디코더(506)는 단순한 세그먼트 분리 로직(552)으로 대체된다. 세그먼트 분리 로직(552)는, 각각이 소거 신호 ERASE를 나란히 수신하고, 격리 디바이스들(516)의 개개의 세트를 구동하는, 반전기들(554, 556, 558, 560, 562)을 포함한다. 본 예에 있어서, 반전기들에는, 비-소거 동작 동안에 격리 디바이스들(516)을 오버드라이브하기 위해, 공급 전압 VDD 또는 VDD보다 더 큰 전압 레벨이 제공된다. 소거 동작에 있어서, 신호 ERASE는 하이 로직 레벨로 구동되며, 전체 반전기들이 격리 디바이스들(516)의 게이트들을 VSS로 구동한다. 전체 격리 디바이스들(561)이 턴오프되어, 전체 비트라인 세그먼트들(518)이 서로 격리되는 결과를 가져오며, Verase가 소거될 메모리 블록을 포함하는 선택된 웰 섹터에 인가된다. 프로그램 또는 판독 동작에 있어서, ERASE는 로 로직 레벨에 있고, 격리 디바이스들은 적어도 VDD의 전압 레벨로 구동되는 그들의 게이트들을 갖는다.
도 11 및 12의 양쪽의 예시에 있어서, ERASE는, 전체 격리 디바이스들(516)이 적어도 턴온되거나, 오버드라이브되는 것을 보장하도록 판독 또는 프로그램 동작 동안에 비활성 로 로직 레벨에 있다. 불행히도, 검출 시간에 영향을 주는 알려진 이슈는 비트라인 용량이다. 당업자라면, 비트라인 길이가 증가함에 따라, 그 용량도 증가한다는 것을 이해한다. 도전 플래시 메모리 셀을 통하는 전류는 적기 때문에, 이러한 전류는 비트라인 용량이 높을 때 검출하기 곤란하다. 따라서, 도 11 및 12에 도시된 격리 디바이스들은 검출 시간을 단축하도록 비트라인 용량을 감소시키기 위한 본 발명의 대안적인 실시예에 사용될 수 있다.
도 13은 검출 시간을 단축하도록 비트라인 용량을 감소시키기 위한 실시예의 일 예에 따른 대안적인 메모리 뱅크(570)의 회로도이다. 메모리 어레이(502)는 도 11에 도시된 것과 동일하지만, 본 실시예의 일 예에 따른 대안적인 비트라인 세그먼트 디코더(572)가 예시된다. 비트라인 세그먼트 디코더(572)는 소거 동작 동안에 메모리 어레이(502)내의 전체 격리 디바이스들(516)을 턴오프시키며, 판독 동작 동안에 특정 격리 디바이스(516)를 선택적으로 턴오프시킨다. 도 13에 있어서, 비트라인 세그먼트 디코더(572)는 비트라인 사전 충전 회로(524)와 웰 섹터(508) 사이의 격리 디바이스들(516)의 개개의 세트에 결합되는 격리 구동 신호를 제공하기 위한 그 자신의 출력을 갖는 반전기(574), 및 격리 디바이스들(516)의 개개의 세트들에 결합되는 격리 구동 신호를 제공하기 위한 출력을 각각 갖는 OR 로직 게이트들(576, 578, 580, 582)을 포함한다. OR 로직 게이트들(576, 578, 580, 582)의 제1 입력은, 각각 NOR 로직 게이트들(584, 586, 588, 590)의 출력들에 결합된다. 반전기(574)와 NOR 로직 게이트 및 OR 로직 게이트의 각 쌍은, 개개의 격리 디바이스들에 대한 출력을 갖는, 격리 디바이스 구동기로 칭해진다. OR 로직 게이트들(578, 580, 582)의 제2 입력은 다른 격리 디바이스 구동기의 출력을 수신하며, OR 로직 게이트(576)의 제2 입력은 그라운드된다(grounded). 각 격리 디바이스 구동기는, 격리 디바이스들(516)에 대한 그 격리 구동 신호를, 격리 디바이스들(516)의 제2 세트에 그 격리 구동 신호를 제공하는 하나의 격리 디바이스 구동기에 제공하며, 격리 디바이스들의 제2 세트는 격리 디바이스들의 제1 세트와 페이지 버퍼(504)의 사이에 위치된다. OR 로직 게이트들(584, 586, 588, 590)의 제1 입력은 소거 신호 ERASE를 수신한다. NOR 로직 게이트들(584, 586, 588, 590)의 제2 입력은 반전된 입력이고, 웰 섹터 선택 신호 BA[1], BA[2], BA[3] 및 BA[4]를 각각 수신한다.
메모리 어레이(502)의 예시적인 배열에 대해 이전에 언급된 바와 같이, 각 웰 섹터는 하나의 메모리 블록을 포함하므로, 디코드된 블록 어드레스 BA[1:4]는 웰 섹터 선택 신호로서 사용될 수 있다. 비트라인 세그먼트 디코더(572)의 동작은 소거 동작 동안에 간단하다. 신호 ERASE는 활성 하이 로직 레벨로 설정되고, 그에 의해 각각의 NOR 로직 게이트로 하여금, 전체 격리 디바이스들(516)에 각각의 OR 로직 게이트에 의해 격리 구동 신호로서 패스되는 로 로직 레벨 출력을 제공하게끔 한다. 따라서, 전체 격리 디바이스들(516)은, ERASE가 하이 로직 레벨에 있는 동안, 턴오프되고, Verase는 선택된 웰 섹터에 인가될 수 있다.
판독 동작 동안에, 선택된 메모리 블록을 포함하는 웰 섹터와 페이지 버퍼(504) 사이에 위치되는 격리 디바이스(516)만이 턴온되거나 오버드라이브된다. 전체 다른 디바이스들은, 선택된 메모리 블록의 선택된 NAND 셀 스트링들에 의해 보여지는 비트라인 용량을 최소화하도록, 턴오프된다. 예를 들어, 웰 섹터(512)내의 메모리 블록이 판독 동작을 위해 선택될 때, 웰 섹터들(512 및 514) 사이의 격리 디바이스들(516)이, 웰 섹터(514)와 페이지 버퍼(504) 사이의 격리 디바이스들(516)일 때, 턴온된다. 따라서, 선택된 메모리 블록에 대한 판독 동작 동안에, 오로지, 선택된 메모리 블록을 포함하는 선택된 웰 섹터에 대응하는 비트라인 세그먼트들(518), 및 선택된 웰 섹터와 페이지 버퍼 사이의 모든 다른 사이에 있는 웰 섹터들에 대응하는 비트라인 세그먼트들(518)이 서로 전기적으로 결합된다. 도 13의 예에 있어서, 격리 디바이스 구동기의 각 OR 로직 게이트는 어드레스 오버라이더(overrider) 회로이다. 반전기(574)를 갖는 격리 디바이스 구동기는, 그것이 제어하는 격리 디바이스들(516)과 비트라인 사전 충전 회로(524) 사이에 추가적인 웰 섹터들이 없기 때문에, NOR 로직 게이트 및 OR 로직 게이트를 포함하지 않는다. 어드레스 오버라이더 회로는, 웰 섹터 선택 신호에 의해 활성화되는 격리 디바이스 구동기가, 페이지 버퍼(504)에 가장 가까운 다음 세트의 격리 디바이스들(516)을 인에이블 또는 활성화시키는 것을 가능케 한다.
일 예의 판독 동작에 있어서, 선택된 메모리 블록은 웰 섹터(510)내에 존재하며, 따라서 BA[2]는 하이 로직 레벨로 구동되고 ERASE는 로 로직 레벨에 있다. 로 로직 레벨에서의 ERASE에 의해, 반전기(574)가 그 격리 디바이스들을 턴온시키거나 오버드라이브한다. NOR 게이트(584)는, BA[1]이 로 로직 레벨에 있기 때문에, 로 로직 레벨 출력을 제공하고, 그것은 OR 게이트(576)에 의해 그 개개의 세트의 격리 디바이스들(516)에 패스된다. NOR 게이트(586)는 하이 로직 레벨 출력을, OR 게이트(576)로부터 로 로직 레벨 출력을 또한 수신하는, OR 게이트(578)에 제공한다. 따라서, 웰 섹터들(510 및 512) 사이의 격리 디바이스들(516)이 턴온되거나 오버드라이브된다. 로 로직 레벨에서의 BA[3]에 의해, NOR 게이트(588)는 그 출력을 로 로직 레벨로 구동한다. 하지만, OR 게이트(578)의 하이 로직 레벨 출력은 OR 게이트(580)에 의해 수신된다. 따라서, NOR 게이트(588)의 출력이 오버라이드된다. 유사하게, 출력 또는 NOR 게이트(590)가 OR 게이트(582)에 의해 오버라이드되고, 따라서 페이지 버퍼(504)와 웰 섹터들(512 및 514) 사이의 격리 디바이스들(516)이 턴온된다.
도 13에 도시된 판독 스킴에 있어서, 최악의 사례의 판독 상황은, 선택된 메모리 블록이 페이지 버퍼(504)로부터 가장 먼 웰 섹터(508)내에 존재할 때 발생한다. 한편, 최상의 사례의 판독 상황은, 선택된 메모리 블록이 페이지 버퍼(504)에 가장 가까운 웰 섹터(514)내에 존재할 때 발생한다. 따라서, 검출 타이밍 및 데이터 출력 전송 타이밍은, 판독되도록 선택된 메모리 블록을 포함하는 선택된 웰 섹터에 기반하여 조정될 수 있다. 일 예의 어플리케이션에 있어서, 페이지 버퍼(504)에 가장 가까운 웰 섹터들내에 형성된 메모리 블록들의 특정 개수는, 고속 메모리 블록들로서 지정될 수 있다. 페이지 버퍼(504)로부터 더 멀리 있는 웰 섹터들내에 존재하는 나머지 메모리 블록들은 정규 속도의 메모리 블록들로서 지정될 수 있다. 외부 시스템에 의한 사용 중에, 데이터는, 고속 또는 정규 속도의 판독 동작에 대해서 고속 또는 정규 속도 메모리 블록들내에 선택적으로 저장될 수 있다.
도 14는 본 발명의 이전에 기술된 실시예들에 따라, 선택된 메모리 블록이 소거되는 방법을 요약하는 플로우차트이다. 하기의 방법은, 각 웰 섹터가 적어도 하나의 메모리 뱅크를 포함하는, 임의의 수의 웰 섹터들을 갖는 메모리 어레이에 적용될 수 있다. 단계(600)에서 시작하여 보면, 선택된 메모리 블록으 소거를 위해 바이어스되며, 그것은 워드라인들, SSL 및 GSL을 적절한 소거 바이어스 조건들로 설정하는 것에 의해 이루어진다. 표 2는 소거될 메모리 블록에 대한 예시적인 소거 바이어스 조건들을 예시한다. 각 웰 섹터가 적어도 2개의 메모리 블록들을 포함하면, 소거되도록 선택된 메모리 블록과 동일한 웰 섹터내에 선택되지 않은 메모리 블록이 있다. 따라서, 단계(602)에서, 선택된 메모리 블록과 동일한 웰 섹터내의 선택되지 않은 메모리 블록은 그 메모리 셀들의 소거를 금지하도록 바이어스된다. 다시 한번, 표 2는 워드라인들, SSL 및 GSL에 대한 예시적인 소거 금지 바이어스 조건들을 예시한다. 한편으로 각 웰 섹터가 정확히 하나의 메모리 블록을 포함하면, 단계(602)는 스킵(skip)된다. 단계(604)로 진행하여 보면, 소거 전압이 선택된 메모리 블록을 포함하는 웰 섹터에 인가된다. 뒤 이어서 단계(606)에서, 선택된 웰 섹터의 비트라인 세그먼트들이, Verase가 선택된 웰 섹터에 인가된 직후에 또는 동시에, 다른 비트라인 세그먼트들로부터 분리된다. 그것은, 선택된 웰 섹터의 비트라인 세그먼트를 인접한 웰 섹터들의 비트라인 세그먼트들로부터 분리하기에 충분하다는 것이 주목된다. 이러한 분리는 동적 분리이거나 정적 분리이다. 정적 분리는, 격리 디바이스들이 Viso로 정적으로 바이어스될 때, 발생하고, 선택된 웰 섹터의 비트라인 세그먼트들이 다른 비트라인 세그먼트들로부터 그 전압이 Viso를 넘어서 상승함에 따라 자체 분리된다. 동적 분리는, 웰 섹터 선택 신호에 응답하여, 또는 ERASE와 같은 단일 제어 신호에 응답하여 글로벌하게 격리 디바이스들을 능동적으로 턴오프시키는 것에 의해 발생한다. 동적 분리가 사용되면, 격리 디바이스들이, 선택된 웰 섹터로의 Verase의 인가 전에, 턴오프될 수 있다.
본 발명의 현재 도시된 메모리 뱅크 실시예들 및 예시들은 전력 소모를 감소시키면서, 요구되는 소거 전압으로 선택적으로 바이어스될 수 있는 웰 섹터들을 형성하는 것에 의해 메모리 블록이 소거되는 속도를 향상시킨다. 각 웰 섹터는 그 내부에 형성되는 적어도 하나의 메모리 블록을 갖고, 따라서 하나의 큰 웰내에 형성된 전체 메모리 블록들을 갖는 종래 기술의 NAND 플래시 메모리 어레이보다 더 적은 용량을 갖는다. 이전에 기술된 모든 메모리 뱅크 실시예들 및 예시들은, 도 1a의 NAND 메모리 디바이스, 또는 도 1b의 NAND 메모리 디바이스 칩에 사용될 수 있다.
이전의 실시예들과 예시들에 의해 도시된 바와 같이, 메모리 뱅크의 메모리 어레이는, 각 웰 섹터가 그 내부에 형성된 적어도 하나의 메모리 블록을 갖는, 적어도 2개의 웰 섹터들을 형성하는 것에 의해 감소된 웰 용량을 가질 것이다. 감소된 웰 용량은 종래기술의 단일 웰 메모리 어레이보다 선택된 메모리 블록에 대해 더 높은 소거 속도를 가능케 할 것이다. 만약 소거 성능이 그 메모리 뱅크내에 다수의 웰 섹터들을 갖는 NAND 플래시 메모리 디바이스에 대한 중요하지 않은 사양이라면, 종래 기술의 NAND 플래시 메모리 디바이스의 그것과 유사한 소거 속도를 유지하면서 전하 펌프 크기가 감소될 수 있다. 상기한 실시예들 및 예시들에 있어서, 간략화의 목적을 위해, 도면들에 도시된 바와 같이 디바이스 소자들이 서로 연결되어 있다. 장치, 디바이스, 소자, 회로 등에 대한 본 발명의 특정한 어플리케이션에 있어서는 서로 직접적으로 연결될 수 있다. 물론, 디바이스, 소자, 회로 등이 장치의 동작을 위해 필요한 다른 디바이스, 소자, 회로 등을 통해 서로 간접적으로 연결될 수도 있다. 따라서, 실제 구성에 있어서는, 회로 구성 요소 및 디바이스가 직접적으로 또는 간접적으로 서로 결합되거나 연결된다.
앞서의 상세한 설명에 있어서, 설명의 목적을 위해, 수많은 세부 및 예시들이 본 발명의 실시예들의 완전한 이해를 제공하기 위해 언급되었다. 하지만, 이들 특정 세부들이 본 발명을 실시하기 위해 요구되는 것이 아니라는 것이 당업자에게 명백할 것이다. 다른 예에 있어서, 주지의 전기적인 구조 및 회로는 본 발명을 모호하게 하지 않도록 블록도의 형태로 도시되었다. 예를 들어, 이 명세서에 기술된 본 발명의 실시예들이 소프트웨어 루틴, 하드웨어 회로, 펌웨어 또는 그것들의 조합으로서 구현되는지의 여부에 대해서는 특정 세부가 제공되지 않는다.
본 발명의 상기한 실시예들은 단지 예시로만 의도되었다. 대안들, 변형들 및 변화들이, 이 명세서에 첨부되는 청구범위에 의해서 오로지 규정되는, 본 발명의 권리 범위로부터 벗어나지 않고 당업자에 의해 특정 실시예들에 초래될 수 있다.

Claims (17)

  1. 제1 웰 섹터(well sector), 제2 웰 섹터 및 상기 제1 웰 섹터와 상기 제2 웰 섹터의 각각의 내부에 형성된 적어도 하나의 메모리 블록을 갖는 NAND 플래시 디바이스(flash device)에 소거(erase) 전압을 선택적으로 제공하기 위한 방법으로서,
    블록 어드레스(block address)에 응답하여 NAND 셀 스트링(cell string)들의 소거를 위해 적어도 2개의 메모리 블록들 중 하나의 메모리 블록을 선택하는 단계;
    블록 어드레스의 적어도 일부에 응답하여 제1 웰 섹터를 선택하는 단계; 및
    소거 전압을 제1 웰 섹터에 인가하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    적어도 2개의 메모리 블록들 중 하나의 메모리 블록을 선택하는 단계는, 소거 전압이 상기 적어도 2개의 웰 섹터들 중 선택된 하나의 웰 섹터에 인가되는 경우에, 상기 적어도 2개의 메모리 블록들 중 하나의 메모리 블록의 워드라인(wordline)들을 메모리 셀들을 소거하기 위한 전압 레벨로 바이어스(bias)시키는 단계를 포함하는, 방법.
  3. 청구항 1에 있어서,
    제1 웰 섹터를 선택하는 단계는, 블록 어드레스의 적어도 일부에 응답하여 제2 웰 섹터에 소거 전압을 인가하는 것을 금지하는 단계를 포함하는, 방법.
  4. 청구항 1에 있어서,
    상기 적어도 2개의 메모리 블록들 중 하나의 메모리 블록이 제1 비트라인 세그먼트(bitline segment)에 연결되고 상기 적어도 2개의 메모리 블록들 중 다른 메모리 블록이 제2 비트라인 세그먼트에 연결되며, 상기 방법은 제1 웰 섹터에 소거 전압을 인가하기 전에 상기 제2 비트라인 세그먼트로부터 상기 제1 비트라인 세그먼트를 분리하는 단계를 더 포함하는, 방법.
  5. 청구항 4에 있어서,
    분리하는 단계는, 상기 제1 비트라인 세그먼트와 상기 제2 비트라인 세그먼트 사이에 연결된 격리 디바이스를 턴오프시키는 단계를 포함하는, 방법.
  6. 청구항 5에 있어서,
    분리하는 단계는, VSS를 상기 격리 디바이스의 게이트 단자에 인가하여 상기 격리 디바이스를 턴오프시키는 단계를 더 포함하는, 방법.
  7. 청구항 5에 있어서,
    분리하는 단계는, 상기 제1 비트라인 세그먼트가 미리 정해진 바이어스 전압에 도달하면, 미리 정해진 바이어스 전압을 상기 격리 디바이스의 게이트 단자에 인가하여 상기 격리 디바이스를 턴오프시키는 단계를 더 포함하는, 방법.
  8. 각각이 적어도 하나의 메모리 블록을 가진 적어도 2개의 웰 섹터를 갖는 NAND 플래시 디바이스를 제어하기 위한 방법으로서,
    메모리 동작시에, 제1 웰 섹터의 제1 메모리 블록에 연결된 제1 비트라인 세그먼트와 제2 웰 섹터의 제2 메모리 블록에 연결된 제2 비트라인 세그먼트 사이에 연결된 격리 디바이스를 턴오프시키는 단계를 포함하는, 방법.
  9. 청구항 8에 있어서,
    상기 메모리 동작은 판독 동작이고, 제1 비트라인 세그먼트와 제2 비트라인 세그먼트를 사전 충전하는 단계를 포함하는, 방법.
  10. 청구항 4에 있어서,
    사전 충전하는 단계는, 제1 비트라인 세그먼트를 제2 비트라인 세그먼트에 연결하기 위해 상기 격리 디바이스를 턴온시키는 단계를 포함하는, 방법.
  11. 청구항 10에 있어서,
    턴온시키는 단계는, 판독 동작을 위한 메모리 블록을 선택하기 위해 사용되는 블록 어드레스의 일부에 응답하여 턴온시키기 위해 어드레스된(addressed) 격리 디바이스를 선택하는 단계를 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 제1 비트라인 세그먼트 및 상기 제2 비트라인 세그먼트는 논리적 비트라인의 일단에 연결되는 페이지 버퍼(page buffer) 및 상기 논리적 비트라인의 타단에 연결되는 사전 충전 회로를 갖는 상기 논리적 비트라인의 부분이고, 턴온시키는 단계는 상기 어드레스된 격리 디바이스와 상기 페이지 버퍼 사이의 모든 격리 디바이스들을 턴온시키는 단계를 더 포함하는, 방법.
  13. 청구항 12에 있어서,
    턴오프시키는 단계는, 상기 어드레스된 격리 디바이스와 상기 사전 충전 회로 사이의 격리 디바이스들을 턴오프시키는 단계를 포함하는, 방법.
  14. 청구항 8에 있어서,
    상기 메모리 동작은,
    블록 어드레스에 응답하여 소거를 위한 제1 메모리 블록을 선택하는 단계;
    블록 어드레스의 적어도 일부에 응답하여 제1 웰 섹터를 선택하는 단계; 및
    제1 웰 섹터에 소거 전압을 인가하는 단계를 더 포함하는, 소거 동작을 포함하는, 방법.
  15. 청구항 14에 있어서,
    제1 웰 섹터를 선택하는 단계는, 블록 어드레스의 적어도 일부에 응답하여 제2 웰 섹터에 소거 전압을 인가하는 것을 금지하는 단계를 포함하는, 방법.
  16. 청구항 8에 있어서,
    상기 제1 비트라인 세그먼트 및 상기 제2 비트라인 세그먼트는 논리적 비트라인의 일단에 연결되는 페이지 버퍼 및 상기 논리적 비트라인의 타단에 연결되는 사전 충전 회로를 갖는 상기 논리적 비트라인의 부분이고, 턴오프시키는 단계는 소거 동작시에 상기 사전 충전 회로와 상기 페이지 버퍼 사이의 모든 격리 트랜지스터들을 턴오프시키는 단계를 포함하는, 방법.
  17. 청구항 8에 있어서,
    상기 제1 비트라인 세그먼트 및 상기 제2 비트라인 세그먼트는 논리적 비트라인의 일단에 연결되는 페이지 버퍼 및 상기 논리적 비트라인의 타단에 연결되는 사전 충전 회로를 갖는 상기 논리적 비트라인의 부분이고, 턴오프시키는 단계는 소거 동작시에 블록 어드레스의 적어도 일부에 응답하여 하나의 비트라인 세그먼트를 다른 비트라인 세그먼트들로부터 격리시키기 위한 격리 트랜지스터들의 쌍을 턴오프시키는 단계를 포함하는, 방법.
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