JP5420567B2 - 複数セル基板を有するｎａｎｄフラッシュメモリ - Google Patents

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Description

関連出願の相互参照
本発明は、その内容が参照により全体が本明細書中に組み込まれている、2008年1月7日に出願した米国特許仮出願番号第61/019,415号、及び2008年6月20日に出願した米国特許出願番号第12/143415号の優先権を主張するものである。
本発明は、一般にNANDフラッシュメモリに関するものである。より詳しくは、本発明は、NANDフラッシュメモリセルを消去することに関するものである。
フラッシュメモリは、家電製品(consumer electronics)及び大容量ストレージ応用例のための記憶装置として広く使用される、一般的に使用されるタイプの不揮発性メモリである。フラッシュメモリは、アプリケーションデータ及び/又はメディアデータを記憶するために、ディジタルオーディオ/ビデオプレーヤ、携帯電話機及びディジタルカメラなど普及した消費者製品に浸透している。フラッシュメモリは、例えば、パーソナルコンピュータのユニバーサルシリアルポート(USB)に差込み可能な携帯型フラッシュドライブ、及び磁気ハードディスクドライブ(HDD)の置き換えなど、専用記憶デバイスとしてさらに使用することができる。フラッシュメモリが不揮発性であることはよく知られており、このことは電力が供給されなくともフラッシュメモリが記憶したデータを保持することを意味し、上記の消費者製品にとって省電力という利点を提供する。フラッシュメモリは、そのメモリアレイの所与の領域に対して比較的高密度であるために、係る応用例に適している。
図1Aは、典型的なフラッシュメモリデバイスの一般的なブロック図である。フラッシュメモリ2は、外部制御信号及びデータ入力信号を受け取り且つデータ出力信号を供給するための入力/出力(I/O)バッファブロック3a及び制御バッファブロック3bのような、周知の入力及び出力バッファ回路を含む。CE#とWE#のような制御信号を受け取る制御バッファブロック3bは、例えばデータ入力及びバッファの制御に関係し得る基本的な機能を実装するための別の基本論理回路を含み得る。フラッシュメモリ2は、例えば読出し動作、書込み(program)動作、及び消去動作など、フラッシュ回路の様々な高レベル機能を制御するための制御回路3cと、アドレス情報を記憶するためのアドレスレジスタ4と、書込みデータ情報を記憶するためのデータレジスタ5と、コマンドデータ情報を記憶するためのコマンドレジスタ6と、必要な書込み電圧と消去電圧を発生するための高電圧回路と、メモリアレイ7にアクセスするためのコアメモリ回路とを含む。メモリアレイ7は、例えばNANDセルストリングとして配列されたフラッシュメモリセルを含む。ある列のNANDセルストリングは、ページバッファ/センス増幅回路8に接続されるビット線に結合される。センス増幅回路8は、メモリセルの選択されたページから読出しデータをセンシングし、メモリセルの選択されたページへ書込みデータを供給する。メモリセルの1ページは、同じワード線に接続された全てのメモリセルを参照する。ワード線を駆動させるものは、行アドレスデコーダ9aと行アドレスバッファ9bとして示される行ドライバ/デコーダである。デコーディングの1又は複数のステージがあり得て、行アドレスバッファ9bはブロックデコーディング論理回路を含むことができる。
制御回路3cは、コマンドデコーダと、読出し機能、書込み機能、及び消去機能など内部フラッシュ動作を実行するための論理とを含む。これらの動作は、コマンドレジスタ6中に記憶されたコマンドデータに応答して、時には、実行されようとしている動作に応じてそれぞれのアドレスレジスタ4及びデータレジスタ5中に記憶されたアドレスデータ及び書込みデータと組み合わされて実行されることを、当業者は理解するであろう。コマンドデータ、アドレスデータ、及び書込みデータは、メモリコントローラによって発行され、フラッシュメモリ2により対応するレジスタ中へとラッチされる。フラッシュメモリ2の示された回路ブロックの機能は、この分野でよく知られている。図1Aに示されたフラッシュメモリ2が多数の可能な構成の中で1つの可能性のあるフラッシュメモリ構成を表すことを、当業者は理解するであろう。図1Aにおいて、メモリアレイ7と、センス増幅回路8と、データレジスタ5と、行アドレスデコーダ9aと、行アドレスバッファ9bとは、メモリバンクの一部である。
図1Bは、様々な回路ブロックにより占有される領域を示すための従来技術フラッシュメモリデバイスのフロアプランレイアウトである。一般的に、図1Aに示された全ての回路ブロックは、図1Bのフロアプランレイアウト中に形成される。図1Bでは、フラッシュメモリチップ10は、形状が長方形の半導体材料であり、その上にトランジスタ回路とトランジスタ構造が形成される。その領域の大部分を占めるものは、図1Aのメモリアレイ7に一般に対応する2つのメモリアレイすなわちメモリタイル12、14である。本例のフラッシュメモリ10は2つのメモリアレイを含むが、別の設計は、単一メモリアレイ又は2以上のメモリアレイを含むことができる。メモリアレイ12と14との間に置かれたものは、読出し動作、書込み動作、及び消去動作のために必要な電圧レベルへとワード線を駆動する行デコーダ16である。行デコーダ16は、図1Aの行アドレスデコーダ9a及び行アドレスバッファ9bに一般に対応する。図1Bの例では、ワード線(図示せず)は水平方向に延びる。メモリアレイ12、14のそれぞれの下に置かれたものは、書込みデータを供給し且つ読出しデータをセンシングするためにビット線(図示せず)にそれぞれが電気的に接続されているページバッファ18、20である。ページバッファ18、20は、図1Aのデータレジスタ5とセンス増幅器8に一般に対応する。メモリアレイ12と、行デコーダ16と、ページバッファ18との組み合わせは、メモリバンク又はメモリプレーンと呼ばれる。同様に、メモリアレイ14と、行デコーダ16と、ページバッファ20との組み合わせは、もう1つのメモリバンク又はメモリプレーンと呼ばれる。ページバッファ18、20は、論理ブロック22中の入力及び出力(I/O)回路に結合されたデータ線(図示せず)を介してデータを受け取り且つ供給する。論理ブロック22は、コマンドデコーダおよびレジスタなどの他の回路をさらに含む。別の1つの大きな領域は、チャージポンプ24に充てられ、このチャージポンプは第1メモリアレイ12と第2メモリアレイ14のフラッシュメモリセル中にデータを書き込み、記憶されたデータを消去するために必要な高電圧を発生することに資する。チャージポンプ24は、図1Aの高電圧発生器に一般に対応する。フラッシュメモリチップ10の要素が一般的に説明されてい
るが、概説された図1Bのブロックのそれぞれがフラッシュメモリチップ10の適正な動作を実現するために必要な全ての回路を含むであろうことを、当業者は理解するであろう。
ここに示された図1Bの例において、フラッシュメモリチップ10は、メモリアレイ12、14内でNANDセルストリングに配列されたNANDフラッシュメモリセルを有するように設計されている。NANDセルストリングは、ブロック[1]からブロック[n]などメモリブロックに構成され、ここでnは任意のゼロでない整数値であり得る。各アレイのブロックの数の選択は、フラッシュメモリチップ10の設計パラメータである。
図2は、図1Bのフラッシュメモリチップ10の一例のメモリアレイを図示する。図2に図示された例は、1つのメモリアレイ中に2つのメモリブロックを有する。図2では、1つのNANDセルストリングが破線の四角30で外形を描かれており、このNANDセルストリングは、ビット線BL1と共通ソース線CSLとの間に直列に接続されたストリング選択デバイス32と、フラッシュメモリセル34と、ソース線選択デバイス36とを含む。NANDセルストリング当たり「i」個のフラッシュメモリセル34であり得て、ここで、iはゼロでない整数値である。したがって、ワード線WL1からWLiは、フラッシュメモリセル34の対応するゲートに電気的に結合される。ストリング選択線(SSL)とソース選択線(GSL)は、それぞれ選択デバイス32と36に電気的に結合される。本例では、NANDセルストリング30の全てのトランジスタは、n-チャンネルデバイスである。
例えば図1Bのメモリブロック[1]と同じであるメモリブロック38は、同じワード線と、ストリング選択線と、ソース選択線とに接続された選択デバイスとフラッシュメモリセルを有する全てのNANDセルストリングを含む。メモリブロック38の幅は、図2のケースでは「j」個のビット線であるビット線の数によって設定され、ここでjはゼロでない整数値である。メモリブロック40は、ビット線BL1からBLjに接続されたさらなるNANDセルストリングを含む。1つのビット線とそれに電気的に接続されるNANDセルストリングは、列と呼ばれる。
図2に示されたNANDセルストリングを含んでいる図1Bのフラッシュメモリチップ10の全ての回路は、周知の半導体製造プロセスを使用することにより形成される。係るプロセスでは、同じ導電型のトランジスタは、一緒にグループ化され、それ自身のウェルに形成される。例えば、n-型トランジスタはp-ウェルに形成され、p-型トランジスタはn-ウェルに形成される。あるケースでは、単一のウェルだけが使用され、そこではウェルの導電型は基板の導電型に依存する。大部分のNANDフラッシュメモリデバイスでは、メモリアレイ中の全てのNANDセルストリングは、1つのウェルに形成され、後で説明される欠点をもたらす。
図3は、図1Bの線A-A'に沿って取られたメモリアレイ14の断面図であり、その表面上の特定のフィーチャを示すためにある角度が付けられている。ページバッファ20と論理ブロック22が形成されている半導体基板の断面構造は、示されていない。図3において、基板50は、n-ウェル52とp-ウェル54を有するp-型基板である。p-ウェル54が基板50から離隔されるように、p-ウェル54は、n-ウェル52内に形成される。図2の全てのNANDセルストリング30、より具体的にNANDセルストリング30のトランジスタデバイスは、p-ウェル54内に形成される。図3に示されたウェル構造は、トリプル-ウェル構造、又はトリプルポケット構造として一般に知られている。p-ウェル54の表面上にあるものは、NANDセルストリング30であり、台形の四角として簡単に表され、ここで、列の各NANDセルストリングは、ビット線BLkのようなビット線に並列に接続され、ここで、「k」は論理ビット線位置を表すBLjよりも小さい変数である。図2を参照して、ビット線は、各NANDセルストリング30のストリング選択デバイス32に接続される。したがって、共通選択線とワード線を共有するNANDセルストリングは、メモリブロックの一部である。図3は、図面を平易にするために4つのメモリブロック56、58、60、62を図示するが、メモリアレイ12、14中に任意の数のメモリブロックがあり得ることを、当業者は理解するであろう。n-ウェル52とp-ウェル54は共に、消去動作中に消去電圧Veraseを与えられ、例えば書込み及び読出しのような全ての他の動作中に0V又はVSSに両者ともバイアスされる。Veraseは、複数の異なる場所においてn-ウェル52とp-ウェル54に結合され得る。
図4は、図2に示された等価回路図を有する図3のNANDセルストリング30の断面図である。各フラッシュメモリセルは、ポリシリコンワード線70とポリシリコンフローティングゲート72を含み、ここで、フローティングゲート72は薄いゲート酸化膜74上に形成される。薄いゲート酸化膜74のいずれかの側でp-型ウェル54内に形成されているものは、n-型拡散領域76である。ソース線選択デバイス36は、厚いゲート酸化膜80上に形成されたポリシリコンゲート78と、共通ソース線CSLとして機能するn-型拡散領域82とを含む。拡散領域82は、図2に図示されているように、メモリブロック中の全てのNANDセルストリングと共有される。ストリング選択デバイス32は、厚いゲート酸化膜86上に形成されたポリシリコンゲート84と、ビット線90に電気的に接続されているn-型拡散領域88とを含む。
この分野において周知のように、NANDフラッシュメモリデバイスはブロック消去可能であり、個々のメモリブロックがブロックアドレス又は他の選択信号に基づいてファウラー-ノルドハイム(F-N)トンネリングを介して選択的に消去され得ることを意味する。図2のメモリブロック38のようなメモリブロックを消去するために、選択メモリブロックのワード線は、0Vにバイアスされ、SSLとGSLはフローティングであり、n-ウェル52とp-ウェル54は共に、Veraseにバイアスされる。Veraseは、図1Bのチャージポンプ24により発生される高電圧であり、例のフラッシュメモリデバイスでは約20Vである。SSLとGSLは消去動作中にフローティングであるので、SSLとGSLは共に、Veraseがn-ウェル52とp-ウェル54に印加されるときに、ウェルとSSL及びGSLとの間の容量カップリングにより自己昇圧される。容量カップリング比に応じて、GSLとSSLは、Veraseの80%から90%へと昇圧され得る。CSLと全てのビット線は、消去動作中にフローティングであり、約Verase-0.6Vに最終的に自己昇圧する。順方向バイアスのp-n接合電圧がp-ウェル54からn-型拡散領域82、88を横切り低下することを、当業者は理解するであろう。これらの消去バイアス条件下で、フラッシュメモリセルのフローティングゲート中にトラップされた電子(電荷)は、基板へと一様に放出される。消去されたフラッシュメモリセルのしきい値電圧(Vth)は負になり、消去されたセルが0Vのゲートバイアスでオンになることを意味する。
非選択メモリブロックが選択メモリブロックと同じp-ウェル54中に存在するので、これらの非選択メモリブロックは、消去されることを禁止される必要がある。米国特許番号第5,473,563号に記載された自己昇圧消去禁止機構は、非選択メモリブロックの消去を回避するためにNANDフラッシュメモリデバイスにおいて広く使用されている。自己昇圧消去禁止機構を使用して非選択メモリブロック中のフラッシュメモリセルの消去を回避するために、非選択メモリブロック内の全てのワード線は、フローティングにされる。それゆえ、非選択メモリブロック内のフローティングにされたワード線は、p-ウェル54がVeraseに引き上げられたときに、p-ウェル54とワード線との間の容量カップリングによりVeraseの約90%に昇圧される。フローティングのワード線の最終的に昇圧される電圧レベルが基板とワード線との間のカップリング比によって決定されることが、理解されるはずである。非選択メモリブロック内のワード線の昇圧された電圧は、p-ウェル54とワード線との間の電界を低下させるために効果的であり、それによって非選択メモリブロックに記憶されたデータの意図されない消去を最小にする。
一旦消去動作が終了すると、選択メモリブロックの全てのフラッシュメモリセルが良好に消去されているかどうかを判断するために、Veraseはブロック消去検証動作のためにVSSに設定される。もし良好に消去されていないのであれば、引き続く消去動作が選択メモリブロックに実行される。Veraseは、読出し動作と書込み動作中にVSSに再び設定される、あるいは、別の回路がVSSをn-ウェル52とp-ウェル54に結合する。例えば、n-チャンネルトランジスタデバイスは、読出し動作又は書込み動作中にアクティブにされる制御信号に応じてn-ウェル52とp-ウェル54を結合するために使用されることが可能である。係る動作を実行するための論理は、当業者に周知であるはずである。従来技術の問題は、NANDフラッシュメモリがn-ウェル52とp-ウェル54とをVSSからVeraseへと駆動するために必要とする相当量の時間であり、それは総消去時間に直接影響を及ぼす。1つのメモリバンクの面積がフラッシュメモリチップ10の全面積に対して相対的に大きいことは、図1Bから明白であり、それゆえ、容量は、例えば数nFの範囲であり得る。その結果、Veraseの立ち上がり時間は、例えば200μsから300μsの間であり得る。
図5は、基板電圧Vsubと時間との間の関係をプロットしたグラフである。消去動作が時間t=0において始まり、VeraseがVSSである場合には、基板電圧がVeraseに到達する前にt_delayの遅延がある。上記のように、この遅延は、ある例のフラッシュメモリデバイスに関して200μsから300μsの間の範囲であり得る。消去性能を改善するための解決策は、Veraseを発生するチャージポンプ回路のサイズを大きくすることである。これは一般的に、基板がVeraseに到達する速度を増加させるためにキャパシタ素子を追加すること又はチャージポンプのキャパシタ素子のサイズを大きくすることの組み合わせを含む。より大きなチャージポンプは、そのようにt_delayを減少させ、消去性能を改善するはずである。係るチャージポンプにおいて使用されるキャパシタ素子が大きな半導体領域を占有することを、当業者はよく知っている。チャージポンプ24が、特に論理ブロック22と比較してフラッシュメモリチップ10の大きな面積を占有することを、図1Bは明確に示している。一例のチャージポンプ回路が、米国特許番号第5,642,309号に示されている。図1Bの例のフラッシュメモリチップ10の密に詰められたレイアウトを考慮すると、チャージポンプ24のサイズを大きくするために十分な領域がない。したがって、フラッシュメモリチップ10における消去性能の改善は、得られない可能性がある。あるフラッシュメモリチップの設計において、第1の制約は、チップのコストに直接影響を与えるチップサイズを最小にすることであり得る。最小のサイズのチャージポンプはチップ面積の消費を削減するが、欠点は消去性能を劣化させることである。したがって、従来技術のフラッシュメモリチップにおいて消去性能とチップ面積と間のトレードオフがある。
従来技術NANDフラッシュメモリのもう1つの問題は、n-ウェル52とp-ウェル54の充電と放電に起因する電力消費量である。上記のように、メモリアレイウェルのそれぞれが図1Bのフラッシュメモリチップ10の面積の大きな割合を占有するために、その容量は、例えば数nFの範囲であり得る。各消去サイクルの後で、消去されたメモリセルが消去後のしきい値電圧を有することを確認するために、消去検証動作が実行されるという理由で、問題が残る。消去検証動作は、通常のNANDフラッシュ読出し動作に類似しており、それゆえn-ウェル52とp-ウェル54はVSSにバイアスされる。検証動作が失敗である場合には、消去サイクルは繰り返され、ウェルはVeraseに充電して戻される。このプロセスは、複数回繰り返されることがあり、それゆえ電力を浪費する。
従来技術のNANDフラッシュメモリについてのさらなる問題は、選択メモリブロックが消去されようとしているときに、Veraseウェル電圧に非選択メモリブロックをさらすことである。前に述べた自己昇圧消去禁止機構は、非選択メモリブロックのセルにおける消去ディスターブを最小にするために使用されることが可能であるとは言え、非選択ブロックにおいて、ウェルのVeraseとVeraseの約80%から90%であるワード線との間にまだ電圧差がある。結果としての消去ディスターブは1回の消去サイクルに対して小さいが、累積効果は、相当量になる。例えば、メモリアレイが2048個のメモリブロックを有し、1個のメモリブロックに対する消去時間が2msであると仮定すると、全てのメモリブロックを1回だけ消去することは、2047×2msの消去ストレスに各メモリブロックをさらすことになる。累積消去ディスターブストレスは、多レベルNANDフラッシュセルにおいてより顕著である。
米国特許仮出願番号第61/019,415号明細書 米国特許出願番号第12/143,415号明細書 米国特許番号第5,473,563号明細書 米国特許番号第5,642,309号明細書
従来のNANDフラッシュメモリの少なくとも1つの欠点を除去すること又は軽減することが本発明の目的である。
本発明の実施形態によれば、チャージポンプ回路面積と、電力消費量と、非選択メモリブロックに対する消去ストレスとを最小にしつつ、高速消去性能を有するNANDフラッシュメモリチップを実現する。
例えば、1つの実施形態によれば、ページバッファに接続されたメモリアレイの複数のビット線を有するNANDフラッシュメモリバンクが提供され、ここで、同じビット線に接続されたNANDセルストリングは、少なくとも2つのウェルセクタ中に形成される。非選択ウェルセクタが消去電圧を与えられることを禁止されるように、少なくとも1つのウェルセクタは、消去動作中に消去電圧に選択的に結合させることが可能である。ウェルセクタの面積が縮小されるときには、各ウェルセクタの容量において対応する減少がもたらされる。したがって、単一ウェルメモリバンクと比較してNANDフラッシュメモリセルの高速度の消去は、チャージポンプ回路の駆動能力が変化しないままであるときに達成される。あるいは、単一ウェルメモリバンクに対応する一定の消去速度は、削減した駆動能力のチャージポンプに対して特定の面積を有するウェルセグメントをマッチングさせることにより達成される。削減した駆動能力のチャージポンプは、より小さな半導体チップ面積を占有するであろう。さらに、ウェルセクタ容量が削減されるために、消去動作中にウェルセクタを充電し放電するために消費される電力量は、同様に削減される。
第1の態様では、本発明はNANDフラッシュメモリを提供する。NANDフラッシュメモリは、第1ウェルセクタと、第2ウェルセクタと、ビット線と、ページバッファとを含む。第1ウェルセクタは、消去動作中に消去電圧を選択的に受ける第1NANDセルストリングを有する。第2ウェルセクタは、消去動作中に消去電圧を選択的に受ける第2NANDセルストリングを有する。ビット線は、第1NANDセルストリングと第2NANDセルストリングとに電気的に接続される。ページバッファは、ビット線に電気的に接続される。第1ウェルセクタは、第2ビット線に電気的に接続された第3NANDセルストリングを含むことが可能であり、第2ウェルセクタは、第2ビット線に電気的に接続された第4NANDセルストリングを含むことが可能であり、第2ビット線は、ページバッファに電気的に接続される。第1NANDセルストリングと第3NANDセルストリングとは、1つのメモリブロックの一部であり、第2NANDセルストリングと第4NANDセルストリングとは、別の1つのメモリブロックの一部である。
あるいは、第1ウェルセクタは、ビット線に電気的に接続された第3NANDセルストリングを含むことが可能であり、第2ウェルセクタは、ビット線に電気的に接続された第4NANDセルストリングを含むことが可能である。第1NANDセルストリングは、第1メモリブロックの一部であり、第3NANDセルストリングは、第2メモリブロックの一部であり、第2NANDセルストリングは、第3メモリブロックの一部であり、第4NANDセルストリングは、第4メモリブロックの一部である。NANDフラッシュメモリは、ブロックアドレスに応じて、消去のために第1メモリブロック、第2メモリブロック、第3メモリブロック、及び第4メモリブロックのうちの1つを選択するためのブロックデコーダ、をさらに含むことが可能である。チャージポンプとセレクタが与えられることが可能であり、チャージポンプは消去電圧を供給し、セレクタはブロックアドレスに応じて第1ウェルセクタ及び第2ウェルセクタのうちの1つに消去電圧を結合する。
第1の態様に記載されたビット線は、第1NANDセルストリングに電気的に接続された第1ビット線セグメントと、分離デバイスを通して第2NANDセルストリングに電気的に接続された第2ビット線セグメントとを含むことが可能であり、分離デバイスは、第1ウェルセクタと第2ウェルセクタとの間に置かれる。分離デバイスは、書込み動作、読出し動作、及び消去動作中に、そのゲート端子を電源電圧VDDよりも高い電圧にバイアスさせることができる。あるいは、分離デバイスは、第1NANDセルストリング及び第2NANDセルストリングのうちの1つが消去のために選択されるときに、第2ビット線セグメントから第1ビット線セグメントを分離するために消去動作において電気的に非伝導性に変えられることが可能である。分離デバイスは、制御信号に応じて又はウェルセクタ選択信号に応じてオフにされることが可能である。NANDフラッシュメモリは、読出し動作中にウェルセクタ選択信号に応じて分離デバイスをイネーブルにするためのビット線セグメントデコーダをさらに含むことが可能であり、ビット線セグメントデコーダは、消去動作中に消去制御信号に応じて分離デバイスをディスエーブルにする。ビット線セグメントデコーダは、消去制御信号とウェルセクタ選択信号とを受け取るための分離デバイスドライバを含むことが可能であり、分離デバイスドライバは、ウェルセクタ選択信号がアクティブ論理レベルにあるときに、分離デバイスを制御するために分離駆動信号を供給する。分離デバイスドライバは、アクティブ論理レベルにある別の1つのウェルセクタ選択信号に応じてウェルセクタ選択信号をアクティブ論理レベルへと駆動するためのオーバーライド回路を含むことが可能である。
第2の態様では、本発明は、NANDフラッシュメモリを提供する。NANDフラッシュメモリは、NANDセルストリングの少なくとも1つのメモリブロックを各々が含む少なくとも2つのウェルセクタと、分離デバイスとを含む。少なくとも2つのウェルセクタの各々の少なくとも1つのメモリブロックは、対応するビット線セグメントに電気的に接続され、分離デバイスは、少なくとも2つのウェルセクタに対応するビット線セグメント間に結合される。少なくとも2つのウェルセクタの各々は、2つのメモリブロックを含むことが可能である。分離デバイスは、ゲート端子を電源電圧VDDよりも高いことがあり得る所定の電圧にバイアスさせることができる。あるいは、分離デバイスは、消去動作中にオフにされる、又は読出し動作中に選択的にオフにされる。読出し動作中に、選択メモリブロックを含む選択ウェルセクタとページバッファとの間の分離デバイスは、オンにされる。NANDフラッシュメモリは、少なくとも2つのウェルセクタのうちの1つへ消去電圧を選択的に渡すためのセレクタをさらに含む。セレクタは、ブロックアドレスの一部に応じて少なくとも2つのウェルセクタのうちの1つに消去電圧を結合し、ブロックアドレスは、消去のために1つのメモリブロックを選択するためにデコードされる。NANDフラッシュメモリは、少なくとも2つのウェルセクタのうちの1つに対応するビット線セグメントに電気的に接続されたページバッファをさらに含むことが可能である。
第3の態様では、本発明は、NANDフラッシュデバイス中の選択されたメモリブロックを消去するための方法を提供する。本方法は、第1ウェルセクタ中のメモリブロックを選択する段階であって、該第1ウェルセクタは少なくとも2つのメモリブロックを含む、消去のために第1ウェルセクタ中に形成されたメモリブロックをバイアスする段階と、消去を禁止するために第1ウェルセクタ中に形成された非選択メモリブロックをバイアスする段階と、第1ウェルセクタに消去電圧を印加する段階と、少なくとも別の2つのメモリブロックを含む第2ウェルセクタへの消去電圧の印加を禁止する段階とを含む。本方法は、第1ウェルセクタに消去電圧を印加する前に、第1ウェルセクタと第2ウェルセクタとに対応するビット線セグメントを互いに切り離す段階をさらに含むことが可能である。あるいは、本方法は、第1ウェルセクタのビット線電圧が、分離デバイスのゲート端子に印加される少なくとも所定のバイアス電圧であるときに、第1ウェルセクタと第2ウェルセクタとに対応するビット線セグメントを分離デバイスにより互いに切り離す段階をさらに含むことが可能である。
本発明の他の態様及び構成は、添付した図面とともに本発明の特定の実施形態の下記の説明を概観すると当業者には明らかになるであろう。
本発明の実施形態は、例としてのみ添付した図面を参照してここに説明される。
フラッシュメモリデバイスのブロック図である。 従来技術フラッシュメモリデバイスのフロアプランレイアウトである。 図1Bのフラッシュメモリチップの1つのメモリアレイ中の2つのメモリブロックの回路の詳細を示す回路図である。 図1Bのフラッシュメモリチップの1つのメモリアレイの断面図である。 図3のNANDセルストリングの断面図である。 基板電圧Vsubと時間との間の関係をプロットしたグラフである。 本発明の実施形態にしたがったNANDフラッシュメモリバンクのブロック図である。 図6のNANDフラッシュメモリバンクにおいて使用される行デコーダのブロック図である。 図7Aに示されるメモリブロック駆動回路の回路図である。 図6のNANDフラッシュメモリバンクの一例による、ウェルセクタ当たり1つのメモリブロックを有するNANDフラッシュメモリバンクのブロック図である。 図8AのNANDフラッシュメモリバンクの1つのメモリアレイの断面図である。 図6のNANDフラッシュメモリバンクの別の一例による、ウェルセクタ当たり複数のメモリブロックを有するNANDフラッシュメモリバンクのブロック図である。 図9AのNANDフラッシュメモリバンクの1つのメモリアレイの断面図である。 ビット線に直列に形成された分離デバイスを含む図9Bの断面図である。 一例による、動的に制御される分離デバイスを有するメモリバンクの回路図である。 別の一例による、動的に制御される分離デバイスを有するメモリバンクの回路図である。 さらに別の一例による、動的に制御される分離デバイスを有するメモリバンクの回路図である。 本発明の実施形態による、メモリブロックを消去する方法を示すフローチャートである。
電力消費を削減し最小の消去電圧ディスターブを有するフラッシュメモリデバイスは、全てのメモリブロックを異なるウェルセクタ中に形成することにより得られる。各ウェルセクタは、例えば、(複数の)メモリブロックのNANDセルストリングがその中に形成されるデバイスウェルと、このデバイスウェルから基板を分離するための分離ウェルとを含むことが可能である。少なくとも1つのウェルセクタは、消去動作中に消去電圧に選択的に結合され、その結果非選択ウェルセクタは消去電圧を与えられることを禁止され、それにより非選択ウェルセクタにおける消去ディスターブを最小にする。各ウェルセクタが全てのメモリバンクを含む単一ウェルに対して相対的に小さな面積を有するという理由で、各ウェルセクタの容量は小さい。これは、下記の実施形態及び例を参照して論じられるように、より高速の消去又はチャージポンプサイズの縮小のような複数の利点をもたらす。
図6は、本発明の実施形態によるNANDフラッシュメモリバンクを図示する。図6に図示された特定の例は、削減した基板容量を有する。図6は、1つのNANDフラッシュメモリバンク100のブロック図であり、図2に示されたものと類似のNANDセルストリングを有するメモリアレイ102と、NANDセルストリングのデバイスに接続されたワード線を駆動するための行デコーダ104と、NANDセルストリングに読出しデータ及び書込みデータを結合するためのビット線に接続されたページバッファ106とを含む。メモリアレイ102は、NANDセルストリングが形成される少なくとも2つの異なるウェルセクタを含む。NANDセルストリングは、図2に示されたもののようなメモリブロックとして構成されおり、各ウェルセクタは、少なくとも1つのメモリブロックを含む。チャージポンプ108は、セレクタ110に供給される消去電圧Veraseを発生する。セレクタ110は、メモリアレイ102の少なくとも2つのウェルセクタのうちの1つにVeraseを選択的に渡す。
行デコーダ104は、読出し動作、書込み動作、及び消去動作のために特定のメモリブロックを選択するためのブロックアドレスを受け取る。行デコーダ104は、選択されたワード線と、ストリング選択線SSLと、ソース選択線GSLとをアクティブにするために使用される別々の行駆動信号を供給するための多ビット行アドレスRAをさらに受け取る。行アドレスRAは、事前デコードされた行アドレス、あるいはアドレスレジスタ又はいずれかの他の上流回路から与えられる行アドレスであり得る。ここに示された例では、ブロックアドレスB_ADDR[1:m]は、最大2m個のメモリブロックのアドレスを指定するために使用され、ここで、「m」はB_ADDR[1:m]を形成する個別のアドレス信号の数を表している任意のゼロでない整数値であり得る。メモリアレイ102内に形成されたウェルセクタの数に応じて、B_ADDR[1:m]の1つ又は全ての個別のアドレス信号が、セレクタ110に供給される。本例によれば、消去のために選択されたメモリブロックを含むウェルセクタは、Veraseにバイアスされる。全ての非選択ウェルセクタは、例えば0V又はVSSにそれらをバイアスすることにより、Veraseを与えられることを禁止される。
図7Aは、図6に示されたNANDフラッシュメモリバンク100の行デコーダ104の一例を示す。図6及び図7Aを参照して、行デコーダ104は、行デコード論理回路120と、それぞれのメモリブロックに対するメモリブロック駆動回路122、124を含む。特定の例では、メモリアレイ102中に4つのメモリブロックがある。行デコード論理回路120は、SS、S[1:i]、GSのような個別の行駆動信号を発生させるために多ビット行アドレスRAを受け取る。本例では、メモリアレイ102内の全てのメモリブロックに対して1つの行デコード論理回路120があり、行駆動信号SS、S[1:i]、GSは、メモリアレイ102の各メモリブロック駆動回路122、124に供給されるグローバル信号である。特に、グローバル信号SS、GS、S[1:i]は、例えば回路122から124のような各メモリブロック駆動回路のSSL、GSL、ワード線にそれぞれ対応する。行デコード論理回路120は、多ビット行アドレスRAをデコードするための周知の論理回路を含み、その詳細は説明されない。図7Aは、2つのメモリブロック駆動回路122、124を示すが、メモリアレイ102中の各メモリブロックに対して1つのメモリブロック駆動回路があることを、当業者は理解するであろう。本例では、合計4個のメモリブロック駆動回路があり、そのうちの2つは図面を簡略にするために示されていない。
メモリブロック駆動回路122は、メモリブロック駆動回路124と同じ回路要素を含む、したがってメモリブロック駆動回路122の要素だけがさらに詳細に説明される。メモリブロック駆動回路122は、ブロックデコーダ126と行ドライバ128とを含む。図7Aに示された例では、メモリブロック駆動回路122のブロックデコーダ126は、対応する行ドライバ128をイネーブルにするために2-ビットブロックアドレスB_ADDR[1:2]を受け取る。したがって、1つのブロックデコーダは、消去動作又は書込み動作又は読出し動作のためのメモリブロックを選択するためにB_ADDR[1:2]のいずれかの組み合わせでイネーブルにされる。行ドライバ128は、メモリブロック内のNANDセルストリングのそれぞれSSL、ワード線WL[1:i]、GSLに、行駆動信号SS、S[1:i]、GSを渡すためのデバイスを含む。それゆえ、多ビット行アドレスRAに応じて、SSL、SGL、及び1つのワード線WL1からWLiは、行デコード論理回路120によってVDDのようなアクティブ論理レベルへと駆動される。ブロックアドレスに応じて、ブロックアドレスB_ADDR[1:2]によりアドレスを指定された1つの選択メモリブロックの行ドライバ128だけが、NANDセルストリングへそれぞれSSL、WL[1:i]、GSLとして駆動するために、又は行駆動信号SS、S[1:i]、GSを渡すためにイネーブルにされる。非選択メモリブロックでは、行ドライバ128は、ディスエーブルにされ、それによりSSL、WL[1:i]、GSLがそれぞれ行駆動信号SS、S[1:i]、GSを与えられることを回避する。
図7Bは、図7Aに示されたメモリブロック駆動回路122のような1つのメモリブロック駆動回路のブロックデコーダ126及び行ドライバ128の回路図である。ブロックデコーダ126は、1つのメモリブロックに関係付けられ、交差接続されたインバータラッチ回路及びチャージポンプを含む。ラッチ回路は、交差接続されたインバータ130、132と、n-チャンネルリセットトランジスタ134と、n-チャンネルイネーブルトランジスタ136、138とを含む。ラッチ回路は、ラッチイネーブル信号LTCH_ENとデコードされたブロックアドレスBA[1:4]がハイ論理レベルであるときにイネーブルにされる、又は設定される。デコードされたブロックアドレスBA[1:4]は、ブロック選択信号とも呼ばれる。デコードされたブロックアドレスBA[1:4]の4つの別々の信号は、ブロックアドレスB_ADDR[1]とB_ADDR[2]を受け取るAND論理ゲート140により発生される。メモリバンクの異なるブロックデコーダ126に対するAND論理ゲート140が読出し動作、書込み動作、及び消去動作のための1つのメモリブロックを選択するためにB_ADDR[1]とB_ADDR[2]の異なる論理状態組み合わせに応答することを、当業者は理解するはずである。リセット信号RST_BDが例えばVDDのハイ論理レベルに駆動されるとき、リセットトランジスタ134は、VSSにインバータ132の入力を結合するためにオンになる。これはインバータ130、132のラッチ回路がリセットされるという結果をもたらす。
ブロックデコーダ126は、インバータ130の出力に結合された局所チャージポンプを含む。チャージポンプは、デプリーションモードのn-チャンネルパストランジスタ142と、特定用途向け(native)n-チャンネルダイオードに接続されたブーストトランジスタ144と、高破壊電圧n-チャンネルデカップリングトランジスタ146と、高破壊電圧n-チャンネルクランプトランジスタ148と、NAND論理ゲート150と、キャパシタ152とを含む。NAND論理ゲート150は、インバータ130の出力に結合された1つの入力端子と、キャパシタ152の1つの端子を駆動するために制御された信号OSCを受け取るためのもう1つの入力端子とを有する。パストランジスタ142は、PGMbと呼ばれる書込み信号PGMの補信号(complement)により制御される。デカップリングトランジスタ146とクランプトランジスタ148の共通端子は、高電圧VHに結合される。
チャージポンプの動作がここに説明される。読出し動作又は消去動作中に、PGMbはハイ論理レベルであり、OSCはロー論理レベルに維持される。それゆえ、回路要素152、144、146、148は、非アクティブであり、出力端子BD_OUTは、インバータ130の出力に現れる論理レベルを反映する。書込み動作中に、PGMbはロー論理レベルであり、OSCは所定の周波数でハイ論理レベルとロー論理レベルとの間を振動することが可能である。インバータ130の出力がハイ論理レベルであるならば、キャパシタ152は、自身の他方の端子で電荷を繰り返して蓄積し、ブーストトランジスタ144を通して蓄積した電荷を放電する。デカップリングトランジスタ146は、ブーストトランジスタ144のゲート上のブースト電圧からVHを分離する。クランプトランジスタ148は、約VH+Vtnで出力端子BD_OUTの電圧レベルを維持し、ここで、Vtnはクランプトランジスタ148のしきい値電圧である。図7Bに示された局所チャージポンプは、電源電圧VDDよりも高い電圧レベルに信号を駆動するために使用されることが可能な一例の回路であるが、別のチャージポンプ回路が同じ有効性で使用され得ることを、当業者は理解するであろう。
行ドライバ128は、NANDセルストリングへ、それぞれSSL、ワード線WL[1:i]、GSLにおいて行駆動信号SS、S[1:i]、GSを渡すために出力端子BD_OUTに電気的に結合されたゲート端子をそれぞれが有する複数のn-チャンネルパストランジスタ154を含む。出力端子BD_OUTがVDDを超えて駆動されるのであれば、VDDより高い行駆動信号SS、S[1:i]、GSが、それぞれSSL線、WL[1:i]線、GSL線へと渡されることが可能である。出力端子BD_OUTがVSSであるならば、パストランジスタ154は、行駆動信号SS、S[1:i]、GSをそれぞれSSL、WL[1:i]、GSLから切り離すためにオフにされる。
図8Aは、図6のNANDフラッシュメモリバンク実施形態の一例によるNANDフラッシュメモリバンクを示す。このNANDフラッシュメモリバンクは、削減された基板容量を有する。図8Aを参照して、1つのNANDフラッシュメモリバンク200は、図2に示されたものと類似のNANDセルストリングを含むメモリアレイ202を有する。NANDフラッシュメモリバンク200は、しかもNANDセルストリングのデバイスに接続されたワード線を駆動するための行デコーダ204と、NANDセルストリングに読出しデータと書込みデータを結合するためのビット線に接続されたページバッファ206とを有する。チャージポンプ208は、セレクタ210に供給される消去電圧Veraseを発生する。図示された例では、メモリアレイ202は、ブロック消去動作中にVeraseをそれぞれ選択的に受ける4つの異なるウェルセクタを有する。4つのウェルセクタのそれぞれは、ブロック[1]、ブロック[2]、ブロック[3]、及びブロック[4]として参照される正確に1つのメモリブロックを含む。したがって、2-ビットブロックアドレスB_ADDR[1:2]は4つのメモリブロックのうちの1つを選択するために使用され、行デコーダ204は、この2-ビットブロックアドレスB_ADDR[1:2]をデコードするための適切な論理回路を含む。同じブロックアドレスは、対応する選択メモリブロックを含むウェルセクタにVeraseを渡すためにセレクタ210により受け取られる。セレクタ210は、2-ビット制御信号又はアドレス信号に応答する1から4個のデマルチプレクサとして実装されることが可能である。
図8Bは、図8A中の線B-B'に沿って取られたメモリアレイ202の断面図であり、その表面の特定のフィーチャを示すためにある角度が付けられている。図8Bでは、最初から3つのウェルセクタ220、222、224だけが示され、ここで、各ウェルセクタは、n-型分離ウェル228内に形成されたp-型ウェル226と、p-型基板230内に形成されているn-型分離ウェル228とを含む。n-型分離ウェル228とp-型ウェル226は共に、それらの特徴的な形状を描く周知のマスキング工程を通して形成されるチップ上の2次元表面領域を有するイオン注入された領域である。基板230がp-型であるために、n-型分離ウェル228がp-型基板230をp-型ウェル226から分離するために使用される。ウェル226、228の深さと濃度は、両者とも半導体デバイスの製造設計パラメータであるイオン注入エネルギーとドーズにより決定される。図8Bに明確に示されるように、NANDセルストリングは、p-型ウェル226中に形成される。基板230がp-型の代わりにn-型である別の例では、n-型分離ウェル228は省略され、ウェルセクタ220、222、224はp-型ウェル226を有する。本例によれば、各ウェルセクタは、NANDセルストリングがその中に形成される少なくともデバイスウェルを含み、オプションとして、基板230をデバイスウェル226から分離するための分離ウェルを含む。
メモリアレイ202のここに示された例では、ウェルセクタ220、222、224は、それぞれメモリブロック234、236、238を含む。各メモリブロックは、例えばビット線BLk、BLk+1からBLjのような、それぞれのビット線に電気的に結合されたNANDセルストリング232を含む。図8Bには示されていないが、ビット線は、セルデータをセンシングするため及び書込みデータを供給するためにページバッファに接続される。ページバッファの可能な回路実施例とその動作は、当業者に周知であるはずである。セレクタ210は、メモリアレイ202のウェルセクタ220、222、224の相互接続を示すために図8Bに示されている。セレクタ210は、Veraseを与えられ、2-ビットブロックアドレスB_ADDR[1:2]に応じて4つのウェルセクタのうちの1つにVeraseを電気的に結合する。図8Bに示されたように、セレクタ210の各出力は、それぞれのp-型ウェル226並びにその対応する分離ウェル228に接続される。これは、p-型基板230とn-型分離ウェル228との間の接合が逆バイアスされていることを確実にするためである。
メモリバンクの各メモリブロックに対して別々のウェルセクタを有することの利点は、図3の公知のNANDフラッシュメモリバンクの単一ウェルメモリバンクに対して相対的にチャージポンプの容量負荷を減少させることである。図3の単一ウェルメモリバンクと図8A及び図8Bの複数ウェルセクタ例との間の比較例は、次の通りである。図3のメモリバンクと図8Aのメモリバンクがメモリブロック当たり同じ数のNANDセルストリングを有し、同じプロセスと技術ノードを用いて製造された同じチャージポンプを有する正確に4つのメモリブロックを含むと、まず仮定する。前に論じたように、t_delayは、1つのメモリブロックを消去するために、消去動作中にVSSからVeraseへp-型ウェル54を充電する時間の長さである。図8A/8BのNANDフラッシュメモリバンクでは、1つのp-型ウェル226の容量は、p-型ウェル54のものの実効的に1/4である。したがって、p-型ウェル226の電圧レベルは、t_delayよりも短い時間でVSSからVeraseに引き上げられる。あるいは、図3のメモリバンクの消去時間が図8AのNANDフラッシュメモリバンクに対して維持されるとすると、チャージポンプ回路能力は、削減されることが可能である。これは、キャパシタ素子のサイズを小さくすること及び/又は全てのキャパシタ素子を除去することの組み合わせを通して行われることができる。それゆえ、半導体チップ面積が縮小され、NANDフラッシュメモリデバイスのコストは対応して低下する。さらに、各ウェルセクタの容量がp-型ウェル54のそれよりも小さいので、著しい省電力が実現される。
図8A及び図8BのNANDフラッシュメモリバンクのさらなる利点は、非選択メモリブロックがVeraseを与えられず、それにより非選択メモリブロックにおける消去ディスターブを排除することである。これは、図8A及び図8Bの各メモリブロックが自分自身のウェルセクタ中に存在するためである。したがって、非選択ウェルセクタ中に存在している非選択メモリブロックのワード線は、自己昇圧されず、約VSS電圧レベルでフローティングであることを可能にする。
図8A及び図8Bの例のNANDフラッシュメモリバンクに実行される消去動作が、図7Bに示されるメモリブロック駆動回路122を参照してここに説明される。図8A及び図8Bの例に関する消去動作では、1つのメモリブロックが選択され、ところが他のメモリブロックは非選択のままである。言い換えると、1つのメモリブロックがイネーブルにされ、一方で残りのメモリブロックはディスエーブルにされる。本例の消去動作では、メモリブロック ブロック[1]だけが消去されようとしていると仮定する。したがって、メモリブロック駆動回路122の動作が説明されるが、メモリブロック駆動回路124の動作は、非選択メモリブロックのいずれか1つに対して説明される。消去のためのメモリブロックを選択するために、メモリブロック駆動回路122のLTCH_EN、BA[1:4]は、ハイ論理レベルであり、それにより高電圧Vhを出力するようにレベルシフタ回路を設定する。それゆえ、ワード線ドライバ回路128の全てのパストランジスタ154はオンになる。行駆動信号S1からSiは、VSSに駆動され、ところが行駆動信号SS、GSはフローティングであり、選択メモリブロックを有する選択ウェルセクタは、Veraseにバイアスされる。非選択メモリブロックに対するメモリブロック駆動回路124は、その対応するブロックデコーダ回路出力を、低電圧Vnを出力するように設定する。それゆえ、非選択メモリブロックに対応する全てのパストランジスタ154は、オフになる。したがって、非選択メモリブロックに対するワード線、SSL、GSLは、任意の読出し動作又は書込み動作の後でこれらの線がVSSに一般的にバイアスされるので、ほぼVSSでフローティングである。
下記のTable 1(表1)は、選択メモリブロックと非選択メモリブロックに対する消去動作中のバイアス条件例をまとめ、ここで、選択メモリブロックは1つのウェルセクタ中に存在し、非選択メモリブロックは別のウェルセクタ中に存在する。メモリブロックは、選択メモリブロックのブロックアドレスB_ADDR[1:2]を行デコーダ204に供給することにより選択され、ブロックアドレスは、選択メモリブロックに対応するワード線と選択線(SSL、GSL)の制御をイネーブルにするためにデコードされる。B_ADDR[1:2]がセレクタ210によって受け取られるために、Veraseは選択メモリブロックを含むウェルセクタに渡される。
Figure 0005420567
図8A及び図8Bの例のNANDフラッシュメモリバンク中の選択メモリブロックを消去するために、ワード線はVSS又は0Vにバイアスされ、共通ソース線CSL(以降「CSL線」と呼ぶ)は、約Verase-0.6Vにクランプされ、SSL、GSLはフローティングで残される。SSL、GSL線に対するデコードされた行駆動信号SS、GSは、SSL、GSLに対するパストランジスタの電界を最小にするために消去中にフローティングにされる。駆動線SS、GSの容量がSSL、GSLの容量よりもはるかに大きいことに留意されたい。それゆえ、ウェル電圧をVeraseに引き上げられることによりもたらされるSSL、GSL上のいかなる昇圧された電荷もSS、GS駆動線へとパストランジスタを通してリークするために、SSL、GSLは、VSSの近くのままであり得る。
最終的に、選択メモリブロックがその中に存在する選択ウェルセクタは、Veraseにバイアスされる。これらの条件下で、NANDセルストリングのフラッシュメモリセルのフローティングゲート中にトラップされた電荷は、ウェルにその電荷を放出する。図2及び図4において前に示されたように、全てのビット線は、メモリバンク内のメモリブロックにより共有され、各NANDセルストリングに対応するn+拡散領域88に電気的に接続されたビット線コンタクトを有する。選択ウェルセクタが消去電圧Veraseに引き上げられたときに、n+拡散領域88は、順方向バイアスされ、ビット線がVerase-0.6Vにクランプされる結果をもたらす。図2及び図4において前に示したように、CSL線は、n+拡散領域82を介して同じメモリブロック内の全てのNANDセルストリングにより共有される。したがって、選択ウェルセクタがVeraseに引き上げられるとき、n+拡散領域82は、選択ウェルセクタ中の選択メモリブロックのCSL線をVerase-0.6Vに引き上げ且つクランプするように順方向バイアスされる。一方で、非選択ウェルセクタ中の非選択メモリブロックに対するCSL線は、VSS又は0Vにバイアスされる。本例において、CSL線が、1つのメモリブロックのNANDセルストリングにだけ共通であることを、留意されたい。非選択メモリブロック中の全てのワード線と、ストリング選択線(SSL)とグランド選択線(GSL)は、非選択状態に留まり、ワード線ドライバ128中のパストランジスタ154がオフにされることを意味する。
図8A及び図8Bは、メモリバンクアレイ202中のウェルセクタ当たり正確に1つのメモリブロックがある例のNANDフラッシュメモリバンクを図示する。NANDフラッシュメモリバンク200を製造するために使用される製造プロセス及び技術ノードに応じて、隣接するウェルセクタは、図8Bに示されたように最小距離「D」だけ互いに間隔を空けられる。この最小距離Dは、隣接するn-型分離ウェルに対する最小設計ルールスペースになるように設定されることが可能である。例としてのみ、隣接するn-型分離ウェル228間のスペースは、3から10ミクロンであり得る。
メモリアレイ202のもう1つの例では、メモリバンクの各ウェルセクタは、各ウェルセクタの容量を削減しつつメモリアレイのサイズを最小にするために1より多くのメモリブロックを含む。図9Aは、図8Aの例のNANDフラッシュメモリバンクに対して相対的にメモリアレイ面積を縮小したNANDフラッシュメモリバンクのブロック図である。図9Aを参照して、1つのNANDフラッシュメモリバンク300は、図2に示されたものと類似のNANDセルストリングを含むメモリアレイ302と、NANDセルストリングのデバイスに接続されたワード線を駆動するための行デコーダ304と、NANDセルストリングに読出しデータと書込みデータを結合するためのビット線に接続されたページバッファ306とを有する。チャージポンプ308は、セレクタ310に供給される消去電圧Veraseを発生する。例としてのみ、図示されたNANDフラッシュメモリバンクは、ブロック消去動作中にVeraseをそれぞれが選択的に受ける2つの異なるウェルセクタを含むメモリアレイ302を有する。メモリアレイ302は、ブロック[1]、ブロック[2]、ブロック[3]とブロック[4]と呼ばれる4つのメモリブロックを含む。したがって、2-ビットブロックアドレスB_ADDR[1:2]が、4つのメモリブロックのうちの1つを選択するために使用され、行デコーダ304は、2-ビットブロックアドレスB_ADDR[1:2]をデコードするための適切な論理を含む。
メモリアレイ302では、第1ウェルセクタは、メモリブロック ブロック[1]とブロック[2]を含み、第2ウェルセクタは、メモリブロック ブロック[3]とブロック[4]を含む。1対の2つのウェルセクタが、消去動作中に選択される。単一ビットブロックアドレス信号が、選択メモリブロックを含むウェルセクタにVeraseを渡すためにセレクタ310により受け取られる。B_ADDR[1]が、メモリブロックのどの対が選択されるべきかを選択するための最上位ブロックアドレスビットであるならば、B_ADDR[2]は、選択された対のメモリブロックのうちの1つのメモリブロックを選択するための最下位ブロックアドレスビットである。セレクタ310は、単一ビット制御信号又はアドレス信号に応答する1対2デマルチプレクサ、又はセレクタである。図9Aの例が各ウェルセクタ中に形成された2つのメモリブロックを有するため、2つのウェルセクタのうちの1つだけが任意のメモリブロック消去動作のために選択される。それゆえ、ブロックアドレスB_ADDR[1]は、2つのウェルセクタのうちの1つにVeraseを渡すためにセレクタ310によって使用される。言い換えると、セレクタ310は、2つのウェルセクタのうちの1つにVeraseを選択的に渡すためのブロックアドレスの一部を受け取る。
図9Bは、線C-C'に沿って取られた図9Aのメモリアレイ302の断面図であり、その表面の特定のフィーチャを示すためにある角度が付けられている。図9Bでは、2つのウェルセクタ320、322が示され、各ウェルセクタは、n-型分離ウェル326内に形成されたp-型ウェル324と、p-型基板328内に形成されているn-型分離ウェル326とを含む。n-型分離ウェル326とp-型ウェル324は共に、それらの特徴的な形状を描く周知のマスキング工程を通して形成されるチップ上の2次元表面領域を有するイオン注入された領域である。ウェル324、326の深さと濃度は、両者とも半導体デバイスの製造設計パラメータであるイオン注入エネルギーとドーズにより決定される。図9Bに明確に示されるように、NANDセルストリングは、p-型ウェル324中に形成される。基板328がp-型の代わりにn-型である別の例では、n-型分離ウェル326は省略され、ウェルセクタ320、322はp-型ウェル324を有する。本例によれば、各ウェルセクタは、NANDセルストリングがその中に形成される少なくともデバイスウェルを含み、オプションとして、基板をデバイスウェルから分離するための分離ウェルを含む。
メモリアレイ302のここに示された例では、ウェルセクタ320は、それぞれメモリブロック ブロック[1]とブロック[2]に対応するメモリブロック330、332を含む。ウェルセクタ322は、それぞれメモリブロック ブロック[3]とブロック[4]に対応するメモリブロック334と336を含む。各メモリブロックは、例えばビット線BLk、BLk+1からBLjのようなそれぞれのビット線に電気的に結合されたNANDセルストリング338を含む。図9Bには示されていないが、ビット線は、セルデータをセンシングするため及び書込みデータを供給するためにページバッファに接続される。ページバッファの可能な回路実施例とその動作は、当業者に周知であるはずである。セレクタ310は、メモリアレイ302のウェルセクタ320、322との相互接続を示すために図9Bに示されている。セレクタ310は、Veraseを与えられ、単一ビットブロックアドレスB_ADDR[1]に応じて2つのウェルセクタのうちの1つにVeraseを電気的に結合する。図9Bに示されたように、セレクタ310の各出力は、それぞれのp-型ウェル324並びにその対応する分離ウェル326に接続される。
図9A及び図9Bの例のNANDフラッシュメモリバンク中の選択されたメモリブロックに関する消去動作は、消去禁止機構が消去電圧Veraseを与えられる選択ウェルセクタの非選択メモリブロックに適用されることを除いて、図8A及び図8Bの例のNANDフラッシュメモリバンクに対して説明されたものと同様である。これは、各ウェルセクタが消去されようとしている選択メモリブロックと、非選択メモリブロックとの両者を有するという事実のためである。それゆえ、Veraseを与えられるウェルセクタ中の非選択メモリブロックのフラッシュメモリセルは、消去禁止される。例として、前に説明された自己昇圧消去禁止機構は、選択ウェルセクタがVeraseを与えられるものである選択ウェルセクタ中の非選択メモリブロックのフラッシュメモリセルの消去を禁止するために使用されることが可能である。例えば、メモリブロック332(ブロック[2])が消去のために選択されるのであれば、選択メモリブロック332に対応するワード線と選択線(SSL、GSL)は、消去条件にバイアスされ、Veraseがウェルセクタ320に印加される。メモリブロック330は、メモリブロック332と同じp-型ウェル324内に形成されているためにそのフラッシュメモリセルの消去を回避するために消去禁止される。
Table 2(表2)は、Veraseを与えられる選択ウェルセクタ中の選択メモリブロックと非選択メモリブロック、及びVeraseを与えられない非選択ウェルセクタ中の非選択メモリブロックに対する消去動作中のバイアス条件例をまとめる。
Figure 0005420567
ワード線、SSL、GSLに対する消去バイアス条件は、非選択ウェルセクタ中の非選択メモリブロックに対するバイアス条件であるので、図8A、図8BのNANDフラッシュメモリバンク例、及び図9A、図9Bの例に対して同じである。しかしながら、選択ウェルセクタの非選択メモリブロックに関して、ワード線は約Veraseに自己昇圧される。ワード線がほぼVeraseであるとき、ワード線と選択ウェルセクタのp-型ウェル324との間に形成される電界は最小であり、それにより、非選択メモリブロックのフラッシュメモリセルの消去を禁止する。
図8A、図8B、及び図9A、図9Bは、1つのメモリアレイ中でウェルセクタ当たりに形成された正確に1つのメモリブロックがある例と、ウェルセクタ当たりに形成された2つのメモリブロックがある例とを示すが、別の例は、各メモリアレイ中に任意の数のウェルセクタを含むことが可能であり、各ウェルセクタは、その中に形成された任意の数のメモリブロックを含むことが可能である。
図8A、図8Bの例のNANDフラッシュメモリバンクと図9A、図9Bの例の両者において、ビット線の電圧は、ウェルセクタのp-型ウェルがVeraseに引き上げられるときに約Verase-0.6Vに引き上げられる。例えば、図4を参照して、p-型ウェル54とn+拡散領域88は、Veraseが印加されたときに順方向にバイアスされるp-n接合を有する。したがって、ビット線90は、約Verase-0.6Vにクランプされ、ここで、-0.6Vはp-n接合を横切る順方向バイアス電圧降下である。各ビット線は、メモリアレイの各メモリブロック中のNANDセルストリングに電気的に接続される。したがって、ビット線のこのクランプされた電圧は、列の全てのNANDセルストリングのn+拡散領域88に印加され、そして明らかに非選択ウェルセクタ中のNANDセルストリングのn+拡散領域88に印加される。非選択ウェルセクタがVSSにバイアスされる又はVSS近くでフローティングであるので、ビット線は、選択ウェルセクタと1又は複数の非選択ウェルセクタとの間の電荷リークパスを潜在的に与える。より具体的に、接合破壊が各NANDセルストリングのn+拡散領域88とp-型ウェル54のp-n接合において生じるのであれば、選択ウェルセクタに印加されようとしているVeraseは、非選択ウェルセクタを通してVSSに放電する可能性がある。これは、選択ウェルセクタにおけるVeraseの引き上げを遅延させる可能性がある、又はもし選択ウェルセクタ電圧がVeraseに完全に到達しないのであれば消去プロセスを途絶させることさえある。消去動作中のビット線電圧のこの知識により、n+拡散領域88の接合破壊電圧は、ビット線がVerase-0.6Vに引き上げられたときに破壊に耐えるように設計される。
接合破壊設計がこの問題に対する可能性のある解決策であるが、もっと簡単な解決策は、非選択ウェルセクタから選択ウェルセクタに接続されたビット線を電気的に分離することである。本実施形態によれば、ウェルセクタが設計ルールにより互いに間隔を空けられているので、分離デバイスは、ウェルセクタ間でビット線と直列に含まれる。図10は、この実施形態の例を図示する。
図10は、図9A及び図9Bに示されたメモリアレイ302の別の1つの例である。図10では、メモリアレイ400は、図9Bに示されたものと同じ要素を有する。1つのウェルセクタに接続されたビット線をもう1つのウェルセクタのNANDセルストリングから分離するために、n-チャンネルトランジスタ402のような分離デバイスが、ウェルセクタ間のスペースに形成される。n-チャンネルトランジスタ402は、高耐圧トランジスタデバイスとして形成されることが可能であり、同時に別の高耐圧トランジスタデバイスが、メモリデバイスに形成される。1つのウェルセクタのNANDセルストリングに電気的に接続されたビット線は、分離デバイス402の1つの端子に接続され、一方で、隣接するウェルセクタのNANDセルストリングに電気的に接続されたビット線は、分離デバイス402の別の端子に接続される。それゆえ、1つのウェルセクタ中でNANDセルストリングに接続されたビット線は、ビット線セグメントと呼ばれる。図10では、3つのビット線セグメントが、参照番号404により示されている。メモリアレイ400中に2つより多くのウェルセクタがあるのであれば、各ビット線セグメント404に一致して、すなわち直列に接続された追加の分離デバイス402がある。全ての分離デバイス402のゲート端子は、読出し動作と書込み動作中にビット線に印加される最高の電圧レベルを渡すために、少なくとも十分に高い電圧レベルであるように選択されるバイアス電圧Visoを与えられる。分離デバイスは、したがって読出し動作又は書込み動作中にイネーブルにされる。言い換えると、全ての分離デバイスのゲート端子は、電源電圧VDDより高いレベルにオーバー駆動され得る。ゲート端子をオーバー駆動させることが必ずしも必要ないデバイスがあり得、ゲート端子を電源電圧VDDに駆動することで十分である。
例えば、VDDが特定の論理状態を書き込むために書込み動作中にフラッシュメモリセルへのビット線に印加されるのであれば、バイアス電圧Visoは、少なくともVDD+Vtnであるはずであり、ここで、Vtnはn-チャンネルトランジスタのしきい値電圧である。Visoをそのような電圧レベルに設定することにより、完全なVDD電圧レベルが、書き込み中に全てのビット線セグメントにおいて維持される。選択ウェルセクタ中のメモリブロックに対する消去動作中に、対応するビット線セグメントは、約Verase-0.6Vに引き上げられる。しかし、分離デバイス404がそれらのゲートをViso=VDD+Vtnにバイアスさせるために、他のビット線セグメントは、VDDに充電されるように制限される。それゆえ、ビット線に接続されたn+拡散領域がVDD電圧レベルに耐えるように既に設計されているので、最小限の追加の接合破壊設計が必要とされる。
メモリアレイ400の一例では、Visoは読出し動作と、書込み動作と消去動作中に同じ電圧レベルで変化せずに維持される。Visoを供給する別の方法があることを、当業者は理解するはずである。別の例では、Visoはデコードされた信号でありえて、Visoが選択ウェルセクタに隣接する分離デバイスのゲートに選択的に印加されることを意味する。
図11は、図10の実施形態の一例の回路図である。図11では、1つのメモリバンクは、ビット線セグメントを規定するためにウェルセクタ間に形成され動的にアクティブにされる分離デバイスを有するメモリアレイと、1つのビット線セグメントを各列の別のビット線セグメントから選択的に分離するためのビット線セグメントデコーダとを有する。行デコーダは、模式図を簡単にするために示されないが、行デコーダが各メモリブロック中のNANDセルストリングのワード線を駆動するために不可欠であることを、当業者は理解するであろう。メモリバンク500は、メモリアレイ502と、ページバッファ504と、ビット線セグメントデコーダ506とを含む。本例のメモリアレイ502は、4つのウェルセクタ508、510、512と514を含み、各ウェルセクタは、正確に1つのメモリブロックを含む。したがって、メモリアレイ502は、図8A/8Bのメモリアレイ202と同じ構造を有する。各ウェルセクタ間に形成されたものは、本例に関してはそれぞれがn-チャンネルトランジスタである分離デバイス516である。ビット線セグメント518は、各メモリブロック中でNANDセルストリングに接続され、両端で分離デバイスに接続される。ビット線末端セグメント520と522は、いずれのNANDセルストリングにも接続されていないビット線セグメントであり、1つの分離デバイス516とある別の終端回路に接続される。例えば、ビット線末端セグメント520は、ウェルセクタ508上方の分離デバイス516とビット線プリチャージ回路524に接続される。他方のビット線末端セグメント522は、ウェルセクタ514下方の分離デバイス516とページバッファ504に接続される。図11の本例はその中に形成された1つのメモリブロックを有する各ウェルセクタを示すが、別の例によれば、各ウェルセクタは、その中に形成された複数のメモリブロックを有することが可能であり、ビット線セグメントは同じウェルセクタ中に存在する複数のメモリブロックに共通に接続される。NAND論理ゲート532とNAND論理ゲート540により駆動される分離デバイス516は、オプションであり、ウェルセクタ508と514に対応するビット線セグメント518が、それぞれビット線プリチャージ回路524とページバッファ504に延びることが可能であることを意味する。
ビット線セグメントデコーダ506は、消去されようとしている選択メモリブロックを含んでいる選択ウェルセクタに対応するビット線セグメント518を全ての他のビット線セグメント518から分離するために、選択された分離デバイス516をディスエーブルにする、又は電気的に非導電性に変える、又はオフにする能力がある。ビット線セグメントデコーダ506は、OR論理ゲート526、528、530と、NAND論理ゲート532、534、536、538、540とを含む。OR論理ゲート526、528、530の各々は、2つの異なるウェルセクタ選択信号、より具体的に、隣接するウェルセクタに対応する2つのウェルセクタ選択信号を受け取る。隣接するウェルセクタが同じ分離デバイス516を共有するために、OR論理ゲートは、いずれかのウェルセクタが消去動作のために選択される又はアドレスを指定されるときに、2つの隣接するウェルセクタ間の分離デバイス516をディスエーブルにするために使用される。図11の例では、各ウェルセクタ中に正確に1つのメモリブロックがあるために、ウェルセクタ選択信号は、デコードされたブロックアドレスBA[1:4]に対応する。ビット線セグメントデコーダ506により必要とされるウェルセクタ選択信号の数は、メモリバンクのメモリアレイ中のウェルセクタの数に依存する。例えば、図11の各ウェルセクタ中に正確に2つのメモリブロックがあるならば、合計8つのメモリブロックがある。したがって、3つのブロックアドレス信号が8つのメモリブロックのうちの1つを個別に選択するために使用されるが、最上位ブロックアドレス信号のうちの2つが、ウェルセクタ選択信号を発生させるために使用されることが可能である。例えば、図7Bのメモリブロック駆動回路122の変形版は、8つの選択のうちの1つを実行するためB_ADDR[1]、B_ADDR[2]、B_ADDR[3]をデコードするために、2入力AND論理ゲート140の代わりに3入力AND論理ゲートを有することが可能である。したがって、各メモリブロックに対して1つで、合計8つのメモリブロック駆動回路があるはずであることを、当業者は理解するであろう。本例では、2つの最上位ブロックアドレスB_ADDR[3]とB_ADDR[2]が、4つのウェルセクタ選択信号を供給するために周知の論理を使用してデコードされる。
NAND論理ゲート534、536、538は、各々がそれぞれOR論理ゲート526、528、530の出力を受け取るための第1入力を有する。NAND論理ゲート532は、ウェルセクタ508上方の分離デバイス516が別のウェルセクタと共有されないので、ウェルセクタ選択信号を直接受け取るための第1入力を有する。同様に、NAND論理ゲート540は、ウェルセクタ514下方の分離デバイス516が別のウェルセクタと共有されないので、ウェルセクタ選択信号を直接受け取るための第1入力を有する。NAND論理ゲートの第2入力は、消去信号ERASEを受け取り、各NAND論理ゲートの出力は、少なくともの1つのウェルセクタに隣接する分離デバイス516のセットを駆動する。各NAND論理ゲートのハイ論理レベル出力は、最大ビット線電圧レベルが分離デバイス516を通ることを可能にするために十分な電圧レベルに分離デバイス516が駆動されるように設定される。例えば、最大ビット線電圧がVDDであれば、NAND論理ゲートは、VDDより高い正電圧を供給される。
本例によれば、信号ERASEは、読出し動作又は書込み動作のためにロー論理レベルに設定され、それにより全ての分離デバイス516をオンにする又はオーバー駆動する。前に述べたように、全てのNAND論理ゲートは、VDD電源電圧よりも高い電圧レベルを供給されることが可能である。それゆえ、ウェルセクタ選択信号BA[1:4]の論理状態は無視される。消去動作中に、信号ERASEは、ハイ論理レベルに設定される。ここで、NAND論理ゲート532、540は、ウェルセクタ選択信号BA[1:4]に対して応答し、NAND論理ゲート534、536、538は、対応するOR論理ゲートの出力に応答する。NAND論理ゲートは、第1入力と第2入力が両者ともハイ論理レベルであるときに非アクティブな論理レベルに自身の出力を駆動することにより応答する。したがって、1つのウェルセクタ選択信号がアクティブハイ論理レベルにあるとき、対応して選択されたウェルセクタに隣接する分離デバイスのセットは、オフにされる。次に、消去電圧Veraseが、選択ウェルセクタに印加される。
例えば、ウェルセクタ510中のメモリブロックが消去されようとしているのであれば、アドレスBA[2]だけがハイ論理レベルに駆動される。次に、NAND論理ゲート534、536は、それぞれの出力をVSSのようなロー論理レベルに駆動し、NAND論理ゲート534、536の出力にそれらのゲートが電気的に結合されている分離デバイス516は、オフになる。それゆえ、ウェルセクタ510のビット線セグメント518は、別のウェルセクタの別のビット線セグメントから分離される。
図11の例では、ビット線セグメント518は、消去動作中にデコードされたブロックアドレスBA[1:4]に応じて他のビット線セグメントから選択的に分離される。別の例では、全ての分離デバイスは、メモリデバイスの動作モードに応じてグローバルにイネーブルに及びディスエーブルにされる。より具体的に、消去動作が実行されるのであれば、全ての分離デバイス516は、いずれのアドレス情報にも無関係にオフにされる。
図12は、図10の実施形態の別の一例による、ウェルセクタ間に形成され動的にアクティブにされる分離デバイスを有するメモリアレイを有する1つのメモリバンクの回路図である。図12では、メモリバンク550は、図11に示された同じメモリアレイ502を含むが、ここではビット線セグメントデコーダ506が簡単なセグメント分離論理回路552に置き換えられている。セグメント分離論理回路552は、各々が並列に消去信号ERASEを受け取るインバータ554、556、558、560、562を含み、分離デバイス516のそれぞれのセットを駆動する。本例では、インバータは、電源電圧VDD、又は非消去動作中に分離デバイス516をオーバー駆動するためにVDDより高い電圧レベルを供給される。消去動作では、信号ERASEは、ハイ論理レベルへと駆動され、全てのインバータは、分離デバイス516のゲートをVSSに駆動する。全ての分離デバイス516はオフになり、全てのビット線セグメント518が互いに分離されるという結果をもたらし、Veraseが消去されようとしているメモリブロックを含む選択されたウェルセクタに印加される。書込み動作又は読出し動作では、ERASEはロー論理レベルにあり、分離デバイスは、それらのゲートを少なくともVDDの電圧レベルに駆動する。
図11及び図12の両方の例では、ERASEは、全ての分離デバイス516が少なくともオンにされる、すなわちオーバー駆動されることを確実にするために、読出し動作又は書込み動作中に非アクティブロー論理レベルにある。あいにく、センシング時間に影響を及ぼす既知の問題は、ビット線容量である。ビット線長が増加するにつれ、その容量が同様に増加することを、当業者は理解する。導電するフラッシュメモリセルを通る電流が小さいので、この電流は、ビット線容量が大きいときにセンシングすることが困難である。それゆえ、図11及び図12に示された分離デバイスは、センシング時間を短くするためにビット線容量を削減するための発明の別の実施形態において使用されることが可能である。
図13は、センシング時間を短縮するためにビット線容量を削減させるための実施形態の一例による別のメモリバンク570の回路図である。メモリアレイ502は、図11に示されたものと同じであるが、本実施形態の例による代わりのビット線セグメントデコーダ572が図示される。ビット線セグメントデコーダ572は、消去動作中にメモリアレイ502中の全ての分離デバイス516をオフにし、読出し動作中に特定の分離デバイス516を選択的にオフにする。図13では、ビット線セグメントデコーダ572は、分離駆動信号を供給するためのその出力がビット線プリチャージ回路524とウェルセクタ508との間の分離デバイス516のそれぞれのセットに結合されているインバータ574と、分離デバイス516のそれぞれのセットに結合される分離駆動信号を供給するための出力を各々が有するOR論理ゲート576、578、580、582とを含む。OR論理ゲート576、578、580、582の第1入力は、それぞれNOR論理ゲート584、586、588、590の出力に結合される。インバータ574及びNOR論理ゲートとOR論理ゲートとの各対は、それぞれの分離デバイスを駆動するための出力を有する分離デバイスドライバと呼ばれる。OR論理ゲート578、580、582の第2入力は、別の1つの分離デバイスドライバの出力を受け取り、一方で、OR論理ゲート576の第2入力は、接地される。各分離デバイスドライバは、分離デバイス516の第2セットへ分離駆動信号を供給する1つの分離デバイスドライバへ分離デバイス516の1つのセットに関する分離駆動信号を供給し、ここで、分離デバイスの第2セットは、分離デバイスの第1セットとページバッファ504との間に位置する。NOR論理ゲート584、586、588、590の第1入力は、消去信号ERASEを受け取る。NOR論理ゲート584、586、588、590の第2入力は、反転された入力であり、それぞれウェルセクタ選択信号BA[1]、BA[2]、BA[3]、BA[4]を受け取る。
メモリアレイ502の配置例について上記したように、各ウェルセクタは、1つのメモリブロックを含み、したがって、デコードされたブロックアドレスBA[1:4]は、ウェルセクタ選択信号として使用されることが可能である。ビット線セグメントデコーダ572の動作は、消去動作の間複雑でない。信号ERASEは、アクティブハイ論理レベルに設定され、それにより各NOR論理ゲートが全ての分離デバイス516へ分離駆動信号として各OR論理ゲートにより渡されるロー論理レベル出力を供給するようにさせる。それゆえ、全ての分離デバイス516は、ERASEがハイ論理レベルにある間オフにされ、Veraseが選択ウェルセクタに印加されることが可能である。
読出し動作中に、選択メモリブロックを含むウェルセクタとページバッファ504との間に位置する分離デバイス516だけがオンにされる、又はオーバー駆動される。全ての他の分離デバイスは、選択メモリブロックの選択NANDセルストリングにより見られるビット線容量を最小にするためにオフにされる。例えば、ウェルセクタ512中のメモリブロックが読出し動作のために選択されるとき、ウェルセクタ512と514との間の分離デバイス516は、ウェルセクタ514とページバッファ504との間の分離デバイス516がそうであるように、オンにされる。それゆえ、選択メモリブロックに対する読出し動作中に、選択メモリブロックを含む選択ウェルセクタに対応する唯一のビット線セグメント518と、選択ウェルセクタとページバッファとの間の全ての他の介在するセクタに対応するビット線セグメント518とが、互いに電気的に結合される。図13の例では、分離デバイスドライバの各OR論理ゲートは、アドレスオーバーライダ回路である。自身が制御する分離デバイス516とビット線プリチャージ回路524との間にウェルセクタがそれ以上ないので、インバータ574を有する分離デバイスドライバがNOR論理ゲートとOR論理ゲートとを含まないことに留意されたい。アドレスオーバーライダ回路は、ウェルセクタ選択信号によりアクティブにされた分離デバイスがページバッファ504に近い分離デバイス516の次のセットをイネーブルにする又はアクティブにすることを可能にする。
一例の読出し動作では、選択メモリブロックはウェルセクタ510中に存在し、そのためBA[2]はハイ論理レベルに駆動され、ERASEはロー論理レベルにある。ロー論理レベルにあるERASEで、インバータ574はその分離デバイスをオンにする、又はオーバー駆動する。NORゲート584は、BA[1]がロー論理レベルであるので、ロー論理レベル出力を与え、それは分離デバイス516のそれぞれのセットにORゲート576により渡される。NORゲート586は、ORゲート576からロー論理レベル出力も受け取るORゲート578へハイ論理レベル出力を与える。したがって、ウェルセクタ510と512との間の分離デバイス516は、オンにされる、又はオーバー駆動される。ロー論理レベルにあるBA[3]で、NORゲート588は、ロー論理レベルへと自身の出力を駆動する。しかしながら、ORゲート578のハイ論理レベル出力は、ORゲート580により受け取られる。それゆえ、NORゲート588の出力は、オーバーライドされる。同様に、NORゲート590の出力は、ORゲート582によりオーバーライドされ、そのためウェルセクタ512、514とページバッファ504との間の分離デバイス516は、オンにされる。
図13に示される読出し機構で、最悪ケースの読出し状況は、選択メモリブロックがページバッファ504から最も遠いウェルセクタ508内に存在するときに生じる。他方で、最善ケースの読出し状況は、選択メモリブロックがページバッファ504に最も近いウェルセクタ514内に存在するときに生じる。それゆえ、センスタイミングとデータ出力転送タイミングは、読み出されようとしている選択メモリブロックを含む選択ウェルセクタに基づいて調節されることが可能である。一例の応用例では、ページバッファ504の近くのウェルセクタ中に形成される特定の数のメモリブロックは、高速メモリブロックとして指定され得る。ページバッファ504から遠い方のウェルセクタ中に存在する残りのメモリブロックは、通常速度メモリブロックとして指定され得る。外部システムによる使用中に、データは、高速読出し動作又は通常速度読出し動作のために高速メモリブロック又は通常速度メモリブロックのいずれかに選択的に記憶されることが可能である。
図14は、本発明の前に説明した実施形態にしたがい、選択メモリブロックが消去される方法をまとめたフローチャートである。下記の方法は、各ウェルセクタが少なくとも1つのメモリバンクを含む任意の数のウェルセクタを有するメモリアレイに適用可能である。ステップ600において開始し、選択メモリブロックは、消去のためにバイアスされ、それはワード線、SSL、GSLを適切な消去バイアス条件に設定することにより行われる。Table 2(表2)は、消去されようとしているメモリブロックに対する消去バイアス条件例を示す。各ウェルセクタが少なくとも2つのメモリブロックを含むのであれば、消去されようとしている選択メモリブロックと同じウェルセクタ中に非選択メモリブロックがある。それゆえ、ステップ602において、選択メモリブロックと同じウェルセクタ中の非選択メモリブロックは、そのメモリセルの消去を禁止するようにバイアスされる。もう一度、Table 2(表2)は、ワード線、SSL、GSLに対する消去禁止バイアス条件例を示す。これに対して、各ウェルセクタが正確に1つのメモリブロックを含むのであれば、ステップ602は飛ばされる。ステップ604に進み、消去電圧が、選択メモリブロックを含んでいるウェルセクタに印加される。続いてステップ606において、Veraseが選択ウェルセクタに印加されると同時に又はその後のどちらかで、選択ウェルセクタのビット線セグメントは、他のビット線セグメントから切り離される。隣接するウェルセクタのビット線セグメントから選択ウェルセクタのビット線セグメントを切り離すことが十分であることに留意されたい。この切り離しは、動的に切り離すこと又は固定的に切り離すことのどちらかである。固定的な切り離しは、分離デバイスがVisoに固定的にバイアスされるときに生じ、選択ウェルセクタのビット線セグメントは、自身の電圧が元のVisoに引き上げられるので他のビット線セグメントを自然に切り離す。動的な切り離しは、グローバルにERASEのような信号制御信号に応じて、又はウェルセクタ選択信号に応じて、のどちらかで分離デバイスをアクティブにオフにすることにより生じる。動的な切り離しが使用されるのであれば、分離デバイスは、選択ウェルセクタにVeraseを印加する前にオフにされることが可能である。
ここに示された本発明のメモリバンクの実施形態及び例は、必要とされる消去電圧に選択的にバイアスされることが可能なウェルセクタを形成することにより、メモリブロックが消去される速度を改善しつつ、電力消費量を削減する。各ウェルセクタは、そこに形成された少なくとも1つのメモリブロックを有し、そのため全てのメモリブロックが1つの大きなウェル中に形成される従来技術のNANDフラッシュメモリアレイよりも小さな容量を有する。全ての前に説明したメモリバンクの実施形態及び例は、図1AのNANDメモリデバイス、又は図1BのNANDメモリデバイスチップに使用されることが可能である。
前の実施形態及び例により示されるように、メモリバンクのメモリアレイは、各ウェルセクタの中に少なくとも1つのメモリブロック形成されている、少なくとも2つのウェルセクタを形成することにより、削減されたウェル容量を有することになる。ウェル容量の削減は、従来技術の単一ウェルメモリアレイよりも選択メモリブロックのより速い消去速度を可能にする。NANDフラッシュメモリデバイスのメモリバンク中に複数のウェルセクタを有するNANDフラッシュメモリデバイスにとって、消去性能が決定的に重要な仕様でないのであれば、従来技術のNANDフラッシュメモリデバイスの消去速度と同じ消去速度を維持しつつ、チャージポンプのサイズは、縮小されることが可能である。上記の実施形態及び例では、デバイスの要素は、簡潔さの目的のために図面に示されたように互いに接続されている。装置への本発明の実際的な応用において、デバイス、要素、回路等は、互いに直接接続され得る。同様に、デバイス、要素、回路等は、装置の動作に必要な別のデバイス、要素、回路等を経由して互いに間接的に接続され得る。そのように、実際の構成では、回路要素及びデバイスは、互いに直接的に又は間接的に結合される又は接続される。
これまでの記載では、説明の目的で、数多くの詳細及び例が、本発明の実施形態の十分な理解を与えるために述べられてきている。しかしながら、これらの特定の詳細が本発明を実行するために必ずしも必要とされないことは、当業者にとって明らかである。別の例では、周知の電気的構造物と回路が、本発明を不明瞭にしないためにブロック図の形式で示される。例えば、特定の詳細は、本明細書中に記載された本発明の実施形態がソフトウェアルーチン、ハードウェア回路、ファームウェア、又はこれらの組み合わせで実装されるかどうかを提供しない。
本発明の上記の実施形態は、単なる例であるように意図されている。代替物、変更及び変形は、ここに添付された特許請求の範囲によってのみ定められる本発明の範囲から乖離することなく当業者により特定の実施形態に実行することができる。
7、12、14、102、202、302、502 メモリアレイ
16 行デコーダ
18、20、106、206、306 ページバッファ
24、108、208、308 チャージポンプ
30、232、338 NANDセルストリング
32 ストリング選択デバイス
34 フラッシュメモリセル
36 選択デバイス
38、40、56、58、60、62、234、236、238、330、332、334、336 メモリブロック
50、230、328 基板
52、228、326 n-型ウェル
54、226、324 p-型ウェル
104、204、304 行デコーダ/ドライバ
110、210、310 セレクタ
220、222、224、320、322、508、510、512、514 ウェルセクタ
402、516 分離デバイス

Claims (4)

  1. 消去動作中に消去電圧を選択的に受け取る、第１NANDセルストリングを有する第１ウェルセクタと、
    消去動作中に消去電圧を選択的に受け取る、第２NANDセルストリングを有する第２ウェルセクタと、
    ページバッファと、
    分離デバイスを介して前記第１および第２NANDセルストリングにそれぞれ電気的に接続された第１および第２ビット線セグメントを含み、前記ページバッファに電気的に接続されたビット線と、
    分離デバイスドライバと、を備え、
    前記分離デバイスドライバは、
    消去制御信号およびウェルセクタ選択信号に応答し、
    前記ウェルセクタ選択信号がアクティブ論理レベルにあるとき、前記分離デバイスを制御するための分離駆動信号を提供するよう構成されており、
    前記分離デバイスドライバは、別のウェルセクタ選択信号がアクティブ論理レベルになることに応じて、当該ウェルセクタ選択信号をアクティブ論理レベルに駆動するオーバーライド回路を提供する、NANDフラッシュメモリ。
  2. 前記第１ウェルセクタが半導体基板とは反対の導電型の分離層によって分離されており、
    前記第２ウェルセクタが半導体基板とは反対の導電型の分離層によって分離されている、
    請求項１に記載のNANDフラッシュメモリ。
  3. 前記消去電圧が前記第１および第２ウェルセクタのうち選択されたものに提供される、請求項２に記載のNANDフラッシュメモリ。
  4. 前記第１ウェルセクタが第２のビット線に電気的に接続された第３NANDセルストリングを含み、
    前記第２ウェルセクタが前記第２のビット線に電気的に接続された第４NANDセルストリングを含み、
    前記第２のビット線は、前記ページバッファに電気的に接続されている、
    請求項３に記載のNANDフラッシュメモリ。
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