JPH09162373A - 不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】消去ディスターブを緩和し大容量化に適したフ
ラッシュメモリを得る。 【解決手段】フラッシュメモリにおいて、メモリセルア
レイ２０のウェルをワード線ＷＬ１〜ＷＬｘの配列方向
にｋ個に分割し、選択メモリセルのアドレスに対応した
ウェル２２を選択するウェルデコーダ２４を設ける。消
去時には、ウェルデコーダによって選択された１／ｋの
メモリセルアレイのウェルにのみ負電圧を印加する。こ
れにより、消去非選択にもかかわらずウェルに負電圧が
印加されるメモリセルの数を従来に比べて１／ｋ個に低
減できるので、大容量化に伴い深刻となる消去ディスタ
ーブを緩和することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフラッシュメモリな
どの不揮発性記憶装置に係り、特にメモリセルアレイの
ウェルを複数に分割して選択されたメモリセルの属する
ウェルにだけ消去電圧を印加することにより、消去ディ
スターブを緩和することを可能にした不揮発性記憶装置
に関する。

【０００２】

【従来の技術】電気的に書込みおよび消去が可能な不揮
発性記憶装置の一種であるフラッシュメモリは、そのメ
モリセルが制御ゲートと浮遊ゲートからなる単純な構成
を有する。このため、同一微細加工技術を用いた場合に
は通常のダイナミック型ランダムアクセスメモリ（ＤＲ
ＡＭ）よりも小さなメモリセル面積で構成することがで
き、その結果高密度化が可能であることから、最近活発
にフラッシュメモリの研究開発がなされている。

【０００３】この種のフラッシュメモリの従来例とし
て、１９９４ シンポジウム オンブイエルエスアイ
サーキッツ、ダイジェスト オブ テクニカル ペーパ
ーズ、第６１〜６２頁（1994 Symposium on VLSI Circu
its, Digest of Technical Papers, pp.61〜62）に記載
された図２に示すようないわゆるＡＮＤ型のメモリセル
アレイ構成が知られている。メモリセルアレイは多数の
ブロックに分割されており、ここでは２ブロック分のブ
ロック０およびブロック１の一部を示してある。なお、
以下に述べる構成および動作は、図示しない他のブロッ
クにおいても同様である。以下の説明において、端子名
を表す記号は同時に配線名、信号名も兼ね、電源の場合
はその電圧値も兼ねるものとする。

【０００４】図２において、参照符号Ｃ００〜Ｃ１ｍは
メモリセルを、Ｗ００〜Ｗ１ｍはワード線を、ＤＬ０〜
ＤＬｙはグローバルデータ線をそれぞれ示す。ブロック
０とブロック１内は複数のデータ線から成るサブアレイ
２６で構成されている。ここでは、グローバルデータ線
ＤＬ０に接続されたデータ線のメモリセルについて説明
するが、他のデータ線についても同様である。サブアレ
イ２６にはそれぞれ１データ線上にｍ個のメモリセルＣ
００〜Ｃ０ｍ，Ｃ１０〜Ｃ１ｍが存在している。サブア
レイ２６内における各メモリセルのソースを共通接続す
るソース線Ｓ００，Ｓ１０および各メモリセルのドレイ
ンを共通接続するドレイン線Ｄ００，Ｄ１０は、それぞ
れ拡散層を用いている。このソース線Ｓ００，Ｓ１０
は、信号線Ｓ０Ｓ，Ｓ１Ｓでそれぞれ制御されるブロッ
ク選択ＭＯＳトランジスタＳＴ００Ｓ，ＳＴ１０Ｓを介
して共通ソース線ＳＬ０に接続されている。また、ドレ
イン線Ｄ００，Ｄ１０は信号線Ｓ０Ｄ，Ｓ１Ｄでそれぞ
れ制御されるブロック選択ＭＯＳトランジスタＳＴ００
Ｄ，ＳＴ１０Ｄを介してグローバルデータ線ＤＬ０に接
続されている。ソース線及びドレイン線は拡散層配線を
使用することにより、金属配線への接続はｍ個のメモリ
セルで１個のコンタクト孔を共有できるので、メモリセ
ル面積の微細化が可能である。

【０００５】また、ワードデコーダ回路は高速化を図る
ために、ブロックを選択するブロックデコーダ１０と、
選択されたブロック内の特定のワード線を選択するため
のゲートデコーダ１２と、サブデコーダ１４とに階層化
されている。サブデコーダ１４は、図３に示すような相
補型ＭＯＳ（ＣＭＯＳ）の複数のインバータからなり、
その各出力がワード線に接続されている。以下、サブデ
コーダ１４を構成する各インバータをサブデコーダ素子
と称する。

【０００６】ここで、Ｇ００〜Ｇ０ｍは各サブデコーダ
素子へ入力されるワード線選択用のゲート信号、Ｂ０Ｐ
とＢ１Ｐは各サブデコーダ素子のｐチャネル形ＭＯＳト
ランジスタ（以下、ＰＭＯＳという）への電源線、Ｂ０
ＮとＢ１Ｎは各サブデコーダ素子のｎチャネル形ＭＯＳ
トランジスタ（以下、ＮＭＯＳという）への電源線であ
る。このサブデコーダ素子のゲート信号、およびＰＭＯ
Ｓの電源信号とＮＭＯＳの電源信号は、階層化されたゲ
ートデコーダ１２およびブロックデコーダ１０によって
各々独立に制御することができる。

【０００７】このような構成を有する従来技術のフラッ
シュメモリにおいて、メモリセルアレイのウェルは全て
のメモリセルで共有化されていた。従って消去動作時に
は、メモリセルの選択ゲートに正の高電圧、ドレインと
ソースに負電圧を印加し、ウェルには選択メモリセルと
非選択メモリセルとに拘らず、全てのメモリセルのウェ
ルに負電圧が印加されていた。

【０００８】

【発明が解決しようとする課題】しかしながら、前述し
た従来技術の不揮発性記憶装置によれば、メモリセルア
レイのウェルは全てのメモリセルで共有化されているた
め、消去動作時には選択メモリセルと非選択メモリセル
とに拘らず、全てのメモリセルのウェルに消去用の負電
圧が印加される。このため、不揮発性記憶装置の大容量
化が進むにつれて次のような問題が生じてくる。

【０００９】大容量化に伴い非選択ワード線の数も増え
るので、非選択状態の時間が長くなるが、それにも拘ら
ず消去非選択メモリセルのウェルには常に負電圧が印加
されている。このため、消去非選択メモリセルは弱い電
子注入モード状態の時間が長くなる。このように消去非
選択状態の時間が長くなると、消去非選択メモリセルの
しきい値が変動して書込みデータが失われてしまう危険
のある状態が高くなる問題、すなわち消去ディスターブ
の問題が深刻となってきた。

【００１０】そこで、本発明の目的は、上述した問題を
解決し、大容量化に適合した消去ディスターブを緩和で
きる不揮発性記憶装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明に係る不揮発性記
憶装置は、上記目的を達成するために、制御ゲートと浮
遊ゲートを有する複数のメモリセルと、該メモリセルと
接続したワード線と該ワード線を駆動する複数のデコー
ダ素子からなるデコーダ回路とを有する半導体記憶装置
において、１本当りｍ個のメモリセルと接続された複数
のデータ線と交差するワード線ｎ本分のメモリセルアレ
イを１ブロックとする複数のブロック毎に、電気的に分
離されたメモリセルアレイのウェルを設け、該ウェルに
選択的に電圧を印加する手段を更に備えたことを特徴と
するものである。すなわち、メモリセルアレイのウェル
を複数に分割して、デコードすること（アドレス信号に
対応して選択すること）によって、消去非選択にも拘ら
ずウェルに負電圧が印加されるメモリセル数を低減する
ことで、消去ディスターブを緩和するように構成したも
のである。

【００１２】或いは、本発明に係る不揮発性記憶装置
は、制御ゲートと浮遊ゲートを有する複数のメモリセル
と、該メモリセルと接続したワード線と該ワード線を駆
動する複数のデコーダ素子からなるデコーダ回路とを有
する半導体記憶装置において、前記複数のメモリセル
は、同じデータ線に接続されるｍ個のメモリセルの各ソ
ースとドレインが埋込み拡散層によって接続されると共
に、ソースの拡散層は第１の選択トランジスタを介して
共通ソース線に、ドレインの拡散層は第２の選択トラン
ジスタを介してグローバルデータ線にそれぞれ接続さ
れ、かつ、前記共通ソース線はワード線ｎ本分のメモリ
セルアレイを１ブロックとする複数ブロック毎に分割さ
れたメモリセルアレイのウェル単位で分割されると共
に、同じ複数ブロック内の、共通ソース線とメモリセル
アレイのウェルとが接続されるように構成されてなり、
メモリセルの浮遊ゲートへウェルから電子を注入する動
作の際に、選択メモリセルにはゲートに正電圧、ウェル
とソースに負電圧を印加し、ドレインをフローティング
にすると共に、前記選択メモリセルの属さないウェルの
非選択メモリセルのウェルとソースに対しては前記選択
メモリセルとは異なる電圧を印加する手段を備えたこと
を特徴とするものである。

【００１３】前記不揮発性記憶装置において、選択メモ
リセルとは異なる電圧を印加する手段は、メモリセルの
浮遊ゲートからウェルへ電子を放出する動作の際には、
選択メモリセルにはゲートに負電圧、ウェルとソースに
正電圧を印加し、ドレインをフローティングにすると共
に、前記選択メモリセルの属さないウェルの非選択メモ
リセルのウェルとソースに対しては前記選択メモリセル
とは異なる電圧を印加するように動作すれば好適であ
る。

【００１４】また、本発明に係る不揮発性記憶装置は、
制御ゲートと浮遊ゲートを有する複数のメモリセルと、
該メモリセルと接続したワード線と該ワード線を駆動す
る複数のデコーダ素子からなるデコーダ回路とを有する
半導体記憶装置において、１本当りｍ個のメモリセルと
接続された複数のデータ線と交差するワード線ｎ本分の
メモリセルアレイを１ブロックとする複数のブロック毎
に、電気的に分離されたメモリセルアレイのウェルを設
け、前記ワード線を駆動するデコーダ回路が、所要のウ
ェルに選択的に電圧を印加する手段と、前記複数ブロッ
クの中から所要のブロックを選択するブロック選択手段
と、選択されたブロック内のワード線を選択するゲート
選択手段とから構成することができる。

【００１５】前記ワード線を駆動するデコーダ回路の各
々のデコーダ素子がコンプリメンタリ形ＭＯＳからなる
インバータから構成されると共に、該インバータの、ゲ
ート信号と高電位側電源信号と低電位側電源信号とをそ
れぞれ独立に制御する手段、すなわち、図４で言えばゲ
ートデコーダ１２とサブデコーダ１４からなるゲート信
号制御手段と、ブロックデコーダ１０からなる高電位側
電源信号Ｂ０Ｐ，Ｂ１Ｐおよび低電位側電源信号Ｂ０
Ｎ，Ｂ１Ｎを制御する手段を更に設ければ好適である。

【００１６】また、前記デコーダ素子を共有するように
各ワード線に第１のスイッチング手段、すなわち図２２
で示したように、サブデコーダ１４の出力を切り換える
ＮＭＯＳを各ワード線に設けてもよい。これにより、サ
ブデコーダ１４の中のサブデコーダ素子の数及びゲート
デコーダ１２の出力信号線を半減することができる。

【００１７】更に、メモリセルの浮遊ゲートへ電子を注
入または放出する動作の際に非選択メモリセルに接続す
るワード線全てに所定の非選択ワード電圧を印加する第
２のスイッチング手段、すなわち図２２で示したよう
に、各ワード線に書込みディスターブ阻止電圧ＳＷＤ
０，ＳＷＤ１を供給するためのＮＭＯＳを設けてもよ
い。

【００１８】また、前記メモリセルアレイがワード線方
向にｋバイト毎のメモリサブアレイに分割して配置され
ると共に、ｋバイト単位での動作を行なうように前記デ
コーダ素子であるインバータのゲート信号をｋバイト毎
に独立にデコードする手段、すなわちｋバイト毎に独立
に制御できるサブデコーダとゲートデコーダを備えれば
好適である。

【００１９】また、前記ウェルに選択的に電圧を印加す
る手段を構成するＭＯＳトランジスタのゲートは、図２
１に示すように、データ線方向へくし型に折返して配置
すれば、ワード線方向へのレイアウト面積を低減できる
ので好適である。

【００２０】また、インバータから構成される前記デコ
ーダ素子のゲート信号を制御する手段はゲートデコーダ
とサブデコーダであり、前記デコーダ素子の電源信号を
制御する手段はブロックデコーダであり、メモリセルア
レイの前記ウェルを選択して駆動する手段はウェルデコ
ーダであって、図６に示したように、前記ブロックデコ
ーダ１０とウェルデコーダ２４のアドレス信号は上位の
アドレス信号を共有するように構成してもよいし、或い
は図７に示すようにブロックデコーダ１０とウェルデコ
ーダ２４のアドレス信号は各々独立の信号であるように
構成してもよい。これにより、上位のアドレス信号を共
有した場合にはアドレス発生回路を低減できるし、各々
独立にした場合にはアドレス発生回路からデコーダまで
の配線距離を低減することができる。

【００２１】また、インバータから構成される前記デコ
ーダ素子すなわちサブデコーダ素子を、図１２に示すよ
うにｋバイト毎に分割された全てのメモリサブアレイの
両側に配置しても良いし、或いは前記第１および第２の
スイッチ手段を設けた場合には図２９に示すようにｋバ
イト毎に分割されたいずれか１つのメモリサブアレイの
両側に配置すると共にその他のメモリサブアレイと共有
するように配置しても良い。

【００２２】また、前記インバータのｎチャネル形ＭＯ
Ｓトランジスタは、低電位側電源信号側の拡散層を共通
にしてゲートがワード線と直交するようにレイアウトす
れば好適であり、前記インバータのｐチャネル形ＭＯＳ
トランジスタは、高電位側電源信号側の拡散層を共通に
してゲートがワード線と直交するようにレイアウトすれ
ば好適である。

【００２３】また、前記第１のスイッチング手段は、各
ワード線につきｎチャネル形ＭＯＳトランジスタ１個で
構成され、ワード線を駆動する共通のデコーダ素子に接
続される複数の第１のスイッチ手段のｎチャネル形ＭＯ
Ｓトランジスタの、デコーダ素子と接続する側の拡散層
を共通にしてゲートがワード線と直交するようにレイア
ウトすれば好適であり、前記第２のスイッチング手段
は、各ワード線につきｎチャネル形ＭＯＳトランジスタ
１個で構成され、複数の第２のスイッチ手段のｎチャネ
ルＭＯＳトランジスタの書込み非選択ワード電圧が直接
印加される側の拡散層を共通にしてゲートがワード線と
直交するようにレイアウトすれば好適である。

【００２４】更に、デコーダ素子を構成する負電圧動作
用のｎチャネル形ＭＯＳトランジスタの隣にＶＣＣ電源
を持つｐチャネル形ＭＯＳトランジスタを配置し、負電
圧動作用のｎチャネル形ＭＯＳトランジスタのｎ−ウェ
ルに給電するＶＣＣ電源と、ｐチャネル形ＭＯＳトラン
ジスタのＶＣＣ電源とを共有することによってレイアウ
ト面積を縮小すれば好適である。

【００２５】

【発明の実施の形態】本発明に係る不揮発性記憶装置の
好適な実施形態は、図１に示すようなメモリセルアレイ
のウェルを分割した構成である。図１において、参照符
号２０は不揮発性記憶装置内のメモリセルアレイ部を示
し、このメモリセルアレイ２０のウェル２２はワード線
ＷＬ１〜ＷＬｘの配列方向にｋ個に分割されている。消
去動作時に、各ウエル２２は新たに設けたウェルデコー
ダ２４によって選択されたウェルだけに負電圧が印加さ
れる。これにより、メモリセルアレイ２０のウェルを分
割していなかった従来例に比べて、消去非選択にも拘ら
ずウェル２２に負電圧が印加されるメモリセルの数を従
来の１／ｋ個に低減することができるので、消去ディス
ターブ時間を１／ｋに緩和することができる。また、メ
モリセルアレイ２０のウェルを分割するのに有する領域
（ウェル間の分離に要する距離）は約１５μｍ程度であ
る。従って、メモリセルアレイ部２０のウェルをｋ個に
分割することによって増大するメモリアレイの寸法は、
１５μｍ×ｋ個となる。尚、ＤＬ０〜ＤＬｙはデータ
線、ＷＤ０〜ＷＤｋはウェルデコーダ２４の出力であ
る。

【００２６】

【実施例】次に、本発明に係る不揮発性記憶装置の更に
具体的な実施例につき、添付図面を参照しながら以下詳
細に説明する。

【００２７】＜実施例１＞図４は、本発明に係る不揮発
性記憶装置の第１の実施例を示すブロック図である。
尚、図４において図２に示した従来例と同一の構成部分
については、同一の参照符号を付して説明する。本実施
例においても、従来例と同様に、複数のサブアレイの各
データ線上にはそれぞれｍ個のメモリセルを有するが、
ここでは説明を簡単にするために、１データ線上に各々
４個のメモリセルを有するサブアレイ２６を示してあ
る。また、本実施例のメモリセルアレイも従来例と同様
に多数のブロックに分割されているが、２個のブロック
０とブロック１だけを示している。尚、図１２を用いて
レイアウトについて後述するように、本実施例のウェル
は従来例と異なり、消去ディスターブ緩和のために１Ｋ
ワード毎にウェルを分離している。そのため、新たにウ
ェルデコーダ２４が設けられている。

【００２８】図４において、それぞれＣ００〜Ｃ０３，
Ｃ０４〜Ｃ０７，Ｃ１０〜Ｃ１３，Ｃ１４〜Ｃ１７はメ
モリセル、Ｗ００〜Ｗ１７はワード線、Ｓ００〜Ｓ１１
はメモリセルのソース線、Ｄ００〜Ｄ１１はメモリセル
のドレイン線、ＤＬ０，ＤＬ１はグローバルデータ線、
ＳＴ００Ｓ〜ＳＴ１１Ｓはソース側ブロック選択ＭＯＳ
トランジスタ、ＳＴ００Ｄ〜ＳＴ１１Ｄはドレイン側ブ
ロック選択ＭＯＳトランジスタ、Ｓ０Ｓ，Ｓ１Ｓはソー
ス側ブロック選択ＭＯＳトランジスタのゲート信号線、
Ｓ０Ｄ，Ｓ１Ｄはドレイン側ブロック選択ＭＯＳトラン
ジスタのゲート信号線、Ｂ０Ｐ，Ｂ１Ｐはサブデコーダ
素子を構成するＰＭＯＳトランジスタの電源線、Ｂ０
Ｎ，Ｂ１Ｎはサブデコーダ素子を構成するＮＭＯＳトラ
ンジスタの電源線、Ｇ００〜Ｇ０７はサブデコーダ素子
のゲート信号線、ＷＤ０はウェルデコーダの出力信号で
ある。

【００２９】第１の実施例におけるワードデコーダは、
消去ディスターブの緩和および高速動作を実現するため
に、ウェルデコーダ２４とブロックデコーダ１０とゲー
トデコーダ１２およびサブデコーダ１４とに階層化され
ている。ウェルデコーダ２４は、ある複数ブロック内に
存在するメモリセルアレイのウェルを選択するためのデ
コーダである。ブロックデコーダ１０は、その複数ブロ
ックの中の任意のブロックを選択するためのデコーダで
ある。ゲートデコーダ１２およびサブデコーダ１４は、
選択されたブロック内の特定のワード線を選択するため
のデコーダである。

【００３０】ここで、図５を用いてワードデコーダの階
層化構造を説明する。図５はメモリセルアレイ２０内を
仮に２個のウェル２２に分離し、ウェルデコーダ２４
と、ブロックデコーダ１０と、ゲートデコーダ１２と、
４個のサブデコーダ１４とからなる階層化構造を説明す
るためのブロック図であり、実際には多数の、ウェル、
ブロックデコーダ、ゲートデコーダ、サブデコーダ、及
びウェルデコーダがあるる。上記したようにウェルデコ
ーダ２４は、ある複数ブロック内に存在するメモリセル
アレイのウェルを選択するためのデコーダであり、ブロ
ックデコーダはその中の任意のブロックを選択するため
のデコーダであるから、ウェルデコーダ２４のアドレス
は、ブロックデコーダ１０のアドレスより上位アドレス
となる。このウェルデコーダ２４とブロックデコーダ１
０のアドレス選択の回路構成として、以下の２通りがあ
る。

【００３１】図６に、ウェルデコーダ２４とブロックデ
コーダ１０の第１のアドレス選択回路の構成を示す。図
６において、アドレス発生回路３０〜３４は論理回路な
どの図示しないいわゆる間接周辺回路部にあり、ここで
はアドレス発生回路３２が上位アドレス信号を発生し、
これよりも他のアドレス発生回路３０，３１，３３，３
４は下位のアドレス信号を発生するものとする。この構
成は、ウェルデコーダ２４とブロックデコーダ１０がア
ドレス発生回路３２からの上位アドレス信号を共有する
ことにより、アドレス発生回路の数を減らすことができ
る。しかし、その反面共有するアドレス信号を１つのア
ドレス発生回路３２からウェルデコーダ２４とブロック
デコーダ１０の両方に配線しなければならない。

【００３２】次に、図７にウェルデコーダ２４とブロッ
クデコーダ１０の第２のアドレス選択の回路構成を示
す。図７において、アドレス発生回路３２と３５は上位
アドレス信号を発生し、これよりも他のアドレス発生回
路３０，３１，３３，３４は下位のアドレス信号を発生
するものとする。この構成は、ウェルデコーダ２４とブ
ロックデコーダ１０のアドレス信号を独立に発生するた
め、アドレス発生回路からデコーダまでの配線距離を低
減できる。しかし、その反面アドレス発生回路の数が増
大する。従って、図６または図７に示した第１及び第２
のアドレス選択の回路構成を、場合に応じて適宜使用す
ればよい。

【００３３】上記したウェルデコーダ２４は、消去ディ
スターブを緩和するために新たに設けられたデコーダで
ある。すなわち、消去動作の際に全メモリセルアレイの
ウェルに負電圧を印加するのではなく、ウェルデコーダ
２４によって選択されたある複数ブロック内に存在する
メモリセルアレイのウェルにのみ負電圧を印加する。こ
れにより、消去非選択にも拘らずウェルに負電圧が印加
されるメモリセル数を低減することができ、消去ディス
ターブ時間を短縮することが可能となる。

【００３４】以下、図４を用いて第１の実施例における
（１）書込みおよび書込みベリファイ動作、（２）消去
および消去ベリファイ動作、（３）読出し動作を詳細に
説明する。ここで、書込み動作とはしきい値電圧の低い
状態にメモリセルを持っていく動作を言い、消去動作と
はしきい値電圧の高い状態にメモリセルを持っていく動
作を言う。なお、本説明では選択されるメモリセルはＣ
００と仮定する。また、外部電源の電圧ＶＣＣは３Ｖと
する。

【００３５】(１) 書込みおよび書込みベリファイ動作 まず、書込み動作を説明する。書込み動作時のメモリセ
ルＣ００〜Ｃ０７およびＣ１０〜Ｃ１７とブロック選択
ＭＯＳトランジスタＳＴ００Ｓ，ＳＴ０１Ｓ，ＳＴ１０
Ｓ，ＳＴ１１Ｓ，ＳＴ００Ｄ，ＳＴ０１Ｄ，ＳＴ１０
Ｄ，ＳＴ１１Ｄのウェルは全て接地電圧ＶＳＳ（０Ｖ）
にする。ブロックデコーダ１０により選択されたブロッ
ク（以下、選択ブロックという）０内におけるサブデコ
ーダ素子のＰＭＯＳの電源線Ｂ０Ｐを４．５Ｖ、ＮＭＯ
Ｓの電源線Ｂ０Ｎを−９Ｖにする。選択されたワード線
（以下、選択ワード線という）Ｗ００に接続されるサブ
デコーダ素子のゲート信号線Ｇ００は４．５Ｖ、その他
のゲート信号線Ｇ０１〜Ｇ０７は−９Ｖにする。これに
より、選択ブロック０においては、選択ワード線Ｗ００
だけに書込みゲート電圧−９Ｖが印加され、非選択のワ
ード線（以下、非選択ワード線という）Ｗ０１〜Ｗ０７
にはディスターブ阻止電圧４．５Ｖが印加される。

【００３６】非選択のブロック（以下、非選択ブロック
という）１内におけるサブデコーダ素子のＰＭＯＳの電
源線Ｂ１Ｐと、ＮＭＯＳの電源線Ｂ１Ｎは接地電圧ＶＳ
Ｓにする。サブデコーダ素子のゲート信号線Ｇ００は
４．５Ｖ、その他のゲート信号線Ｇ０１〜Ｇ０７は−９
Ｖであるため、非選択ブロック１内のワード線Ｗ１０〜
Ｗ１７は全て接地電圧ＶＳＳとなる。共通ソース線ＳＬ
０は複数ブロック毎に分割されたメモリアレイのウェル
に接続されているため、ウェルと同じ接地電圧ＶＳＳと
なる。

【００３７】この時、ソース側のブロック選択ＭＯＳト
ランジスタＳＴ００Ｓ，ＳＴ０１Ｓ，ＳＴ１０Ｓ，ＳＴ
１１Ｓのゲート信号線Ｓ０ＳとＳ１Ｓを接地電圧ＶＳＳ
にすることにより、メモリセルのソース線Ｓ００，Ｓ０
１，Ｓ１０，Ｓ１１はフローティング状態となる。

【００３８】グローバルデータ線ＤＬ０は４．５Ｖ、Ｄ
Ｌ１は接地電圧ＶＳＳにし、ドレイン側のブロック選択
ＭＯＳトランジスタＳＴ００Ｄ，ＳＴ０１Ｄ，ＳＴ１０
Ｄ，ＳＴ１１Ｄのゲート信号線Ｓ０ＤとＳ１Ｄは、各々
７Ｖと接地電圧ＶＳＳにする。その結果、選択ブロック
０のメモリセルのドレイン線Ｄ００は４．５Ｖ、ドレイ
ン線Ｄ０１は接地電圧ＶＳＳとなり、非選択ブロック１
のメモリセルのドレイン線Ｄ１０とＤ１１はフローティ
ング状態となる。以上の動作により、メモリセルＣ００
が選択されて書込みが行なわれる。

【００３９】次に、書込みベリファイ動作を説明する。
書込みベリファイ動作時のメモリセルＣ００〜Ｃ０７お
よびＣ１０〜Ｃ１７とブロック選択ＭＯＳトランジスタ
ＳＴ００Ｓ，ＳＴ０１Ｓ，ＳＴ１０Ｓ，ＳＴ１１Ｓ，Ｓ
Ｔ００Ｄ，ＳＴ０１Ｄ，ＳＴ１０Ｄ，ＳＴ１１Ｄのウェ
ルは、全て接地電圧ＶＳＳにする。選択ブロック０内に
おけるサブデコーダ素子のＰＭＯＳの電源線Ｂ０Ｐを接
地電圧ＶＳＳ、ＮＭＯＳの電源線Ｂ０Ｎを１．５Ｖにす
る。選択ワード線Ｗ００に接続するサブデコーダ素子の
ゲート信号線Ｇ００は５Ｖ、その他のゲート信号線Ｇ０
１〜Ｇ０７は−９Ｖにする。これにより、選択ブロック
０においては、選択ワード線Ｗ００だけに書込みベリフ
ァイゲート電圧１．５Ｖが印加され、非選択ワード線Ｗ
０１〜Ｗ０７は接地電圧ＶＳＳとなる。

【００４０】非選択ブロック１内におけるサブデコーダ
素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源線Ｂ１
Ｎは接地電圧ＶＳＳにする。サブデコーダ素子のゲート
信号線Ｇ００は５Ｖ、その他のゲート信号線Ｇ０１〜Ｇ
０７は−９Ｖであるため、非選択ブロック１内のワード
線Ｗ１０〜Ｗ１７は全て接地電圧ＶＳＳとなる。共通ソ
ース線ＳＬ０は複数ブロック毎に分割されたメモリセル
アレイのウェルに接続されているため、ウェルと同じ接
地電圧ＶＳＳとなる。

【００４１】この時、ソース側のブロック選択ＭＯＳト
ランジスタＳＴ００Ｓ，ＳＴ０１Ｓ，ＳＴ１０Ｓ，ＳＴ
１１Ｓのゲート信号線Ｓ０ＳとＳ１Ｓを電圧ＶＣＣにす
ることにより、メモリセルのソース線Ｓ００，Ｓ０１，
Ｓ１０，Ｓ１１は接地電圧ＶＳＳとなる。

【００４２】グローバルデータ線ＤＬ０は１Ｖ、ＤＬ１
は接地電圧ＶＳＳにし、ドレイン側のブロック選択ＭＯ
ＳトランジスタＳＴ００Ｄ，ＳＴ０１Ｄ，ＳＴ１０Ｄ，
ＳＴ１１Ｄのゲート信号線Ｓ０Ｄは電圧ＶＣＣ、ゲート
信号線Ｓ１Ｄは接地電圧ＶＳＳにする。その結果、選択
ブロック０のメモリセルのドレイン線Ｄ００は１Ｖ、ド
レイン線Ｄ０１は接地電圧ＶＳＳとなり、非選択ブロッ
ク１のメモリセルのドレイン線Ｄ１０とＤ１１はフロー
ティング状態となる。以上の動作により、メモリセルＣ
００が選択されて書込みベリファイが行なわれる。

【００４３】(２) 消去および消去ベリファイ動作 消去動作を説明する。ウェルデコーダ２４によって選択
された複数のブロック（図４の場合ブロック０とブロッ
ク１）内のメモリセルＣ００〜Ｃ０７およびＣ１０〜Ｃ
１７とブロック選択ＭＯＳトランジスタＳＴ００Ｓ，Ｓ
Ｔ０１Ｓ，ＳＴ１０Ｓ，ＳＴ１１Ｓ，ＳＴ００Ｄ，ＳＴ
０１Ｄ，ＳＴ１０Ｄ，ＳＴ１１Ｄのウェル、すなわちウ
ェルデコーダ２４の出力信号線ＷＤ０に接続されたウェ
ルは−４Ｖにする。なお、共通ソース線ＳＬ０は複数ブ
ロック毎に分割されたメモリセルアレイのウェルに接続
されているので、ウェルと同じ−４Ｖである。選択ブロ
ック０内におけるサブデコーダ素子のＰＭＯＳの電源線
Ｂ０Ｐを１２Ｖ、ＮＭＯＳの電源線Ｂ０Ｎを接地電圧Ｖ
ＳＳにする。選択ワード線Ｗ００に接続するサブデコー
ダ素子のゲート信号線Ｇ００は接地電圧ＶＳＳ、その他
のゲート信号線Ｇ０１〜Ｇ０７は１２Ｖにする。これに
より、選択ブロック０においては、選択ワード線Ｗ００
だけに消去ゲート電圧１２Ｖが印加され、非選択ワード
線Ｗ０１〜Ｗ０７は接地電圧ＶＳＳとなる。

【００４４】非選択ブロック１内におけるサブデコーダ
素子のＰＭＯＳの電源線Ｂ１Ｐ、ＮＭＯＳの電源線Ｂ１
Ｎは接地電圧ＶＳＳにする。サブデコーダ素子のゲート
信号線Ｇ００は接地電圧ＶＳＳであり、その他のゲート
信号線Ｇ０１〜Ｇ０７は１２Ｖであるため、非選択ブロ
ック１内のワード線Ｗ１０がフローティング状態、その
他のワード線Ｗ１１〜Ｗ１７は全て接地電圧ＶＳＳとな
る。

【００４５】この時、ソース側のブロック選択ＭＯＳト
ランジスタＳＴ００Ｓ，ＳＴ０１Ｓ，ＳＴ１０Ｓ，ＳＴ
１１Ｓのゲート信号線Ｓ０ＳとＳ１Ｓを接地電圧ＶＳＳ
にすることにより、メモリセルのソース線Ｓ００，Ｓ０
１，Ｓ１０，Ｓ１１は−４Ｖとなる。

【００４６】グローバルデータ線ＤＬ０，ＤＬ１は接地
電圧ＶＳＳにし、ドレイン側のブロック選択ＭＯＳトラ
ンジスタＳＴ００Ｄ，ＳＴ０１Ｄ，ＳＴ１０Ｄ，ＳＴ１
１Ｄのゲート信号線Ｓ０ＤとＳ１Ｄは−４Ｖにする。そ
の結果、選択ブロック０のメモリセルのドレイン線Ｄ０
０とＤ０１、および非選択ブロック１のメモリセルのド
レイン線Ｄ１０とＤ１１は、フローティング状態とな
る。

【００４７】以上の動作により、メモリセルＣ００と同
じワード線Ｗ００に接続されたメモリセルが全て選択さ
れ、ワード線単位で消去が行なわれる。また、ウェルデ
コーダ２４によって非選択となった複数のブロック内の
メモリセルとブロック選択ＭＯＳトランジスタのウェ
ル、および共通ソース線は接地電圧ＶＳＳにする。この
ようにすることにより、非選択ブロックにもかかわらず
ウェルに−４Ｖが印加されるメモリセルがなくなり、消
去ディスターブを緩和することができる。

【００４８】図８は消去動作における従来例と本実施例
の比較を示す説明図であり、（ａ）は従来例のウェル配
置図、（ｂ）は従来例のメモリセルに対する消去時の電
位関係を示す回路図、（ｃ）は本実施例のウェル配置
図、（ｄ）は本実施例のメモリセルに対する消去時の電
位関係を示す回路図である。従来例はメモリセルアレイ
のウェルを分離していなかったため、メモリセルアレイ
とＹ系直接周辺回路の一部のウェル（斜線部）を共通に
し、選択メモリセルＣ００のワード線Ｗ００に１２Ｖ、
ウェルとドレインとソースには−４Ｖを印加して消去を
行なっていた。これに対して、本実施例はメモリセルア
レイのウエルは複数のワード線毎に分離すると共に、Ｙ
系直接周辺回路のウェルとも分離している。そして選択
メモリセルＣ００のワード線Ｗ００に１２Ｖ、ウェルと
ソースには−４Ｖを印加し、ドレインはフローティング
状態にして消去を行なう。従来例ではＹ系直接周辺回路
の一部はウェルがメモリセルアレイと一部共通であるた
め、消去時には負電圧動作部と正電圧動作部がありＹ系
制御回路の構成が複雑になるのに対して、本実施例では
メモリセルアレイとＹ系直接周辺回路のウェルを分離し
たため、消去時でもＹ系直接周辺回路は正電圧動作とな
りＹ系の制御回路が簡略化できる利点がある。

【００４９】次に、消去ベリファイ動作を説明する。消
去ベリファイ動作時のメモリセルＣ００〜Ｃ０７および
Ｃ１０〜Ｃ１７と、ブロック選択ＭＯＳトランジスタＳ
Ｔ００Ｓ，ＳＴ０１Ｓ，ＳＴ１０Ｓ，ＳＴ１１Ｓ，ＳＴ
００Ｄ，ＳＴ０１Ｄ，ＳＴ１０Ｄ，ＳＴ１１Ｄのウェル
は全て接地電圧ＶＳＳにする。選択ブロック０内におけ
るサブデコーダ素子のＰＭＯＳの電源線Ｂ０Ｐを５Ｖ、
ＮＭＯＳの電源線Ｂ０Ｎを接地電圧ＶＳＳにする。選択
ワード線Ｗ００に接続するサブデコーダ素子のゲート信
号線Ｇ００は接地電圧ＶＳＳ、その他のゲート信号線Ｇ
０１〜Ｇ０７は１２Ｖにする。これにより、選択ブロッ
ク０においては、選択ワード線Ｗ００だけに消去ベリフ
ァイゲート電圧５Ｖが印加され、非選択ワード線Ｗ０１
〜Ｗ０７は接地電圧ＶＳＳとなる。

【００５０】非選択ブロック１内におけるサブデコーダ
素子のＰＭＯＳの電源線Ｂ１Ｐ、ＮＭＯＳの電源線Ｂ１
Ｎは接地電圧ＶＳＳにする。サブデコーダ素子のゲート
信号線Ｇ００は接地電圧ＶＳＳ、その他のゲート信号線
Ｇ０１〜Ｇ０７は１２Ｖであるため、非選択ブロック１
内のワード線Ｗ１０がフローティング状態、その他のワ
ード線Ｗ１１〜Ｗ１７は全て接地電圧ＶＳＳとなる。共
通ソース線ＳＬ０は複数ブロック毎に分割されたメモリ
セルアレイのウェルに接続されているため、ウェルと同
じ接地電圧ＶＳＳとなる。

【００５１】この時、ソース側のブロック選択ＭＯＳト
ランジスタＳＴ００Ｓ，ＳＴ０１Ｓ，ＳＴ１０Ｓ，ＳＴ
１１Ｓのゲート信号線Ｓ０ＳとＳ１Ｓを電圧ＶＣＣにす
ることにより、メモリセルのソース線Ｓ００，Ｓ０１，
Ｓ１０と，Ｓ１１は接地電圧ＶＳＳとなる。

【００５２】グローバルデータ線ＤＬ０は１Ｖ、ＤＬ１
は接地電圧ＶＳＳにし、ドレイン側のブロック選択ＭＯ
ＳトランジスタＳＴ００Ｄ，ＳＴ０１Ｄ，ＳＴ１０Ｄ，
ＳＴ１１Ｄのゲート信号線Ｓ０Ｄは電圧ＶＣＣ、ゲート
信号線Ｓ１Ｄは接地電圧ＶＳＳにする。その結果、選択
ブロックのメモリセルのドレイン線Ｄ００は１Ｖ、ドレ
イン線Ｄ０１は接地電圧ＶＳＳ、非選択ブロック１のメ
モリセルのドレイン線Ｄ１０とＤ１１はフローティング
状態となる。以上の動作により、メモリセルＣ００が選
択されて消去ベリファイが行なわれる。

【００５３】(３) 読出し動作 読出し動作を説明する。読出し動作時のメモリセルＣ０
０〜Ｃ０７およびＣ１０〜Ｃ１７と、ブロック選択ＭＯ
ＳトランジスタＳＴ００Ｓ，ＳＴ０１Ｓ，ＳＴ１０Ｓ，
ＳＴ１１Ｓ，ＳＴ００Ｄ，ＳＴ０１Ｄ，ＳＴ１０Ｄ，Ｓ
Ｔ１１Ｄのウェルは全て接地電圧ＶＳＳにする。選択ブ
ロック０内におけるサブデコーダ素子のＰＭＯＳの電源
線Ｂ０Ｐを電圧ＶＣＣ、ＮＭＯＳの電源線Ｂ０Ｎを接地
電圧ＶＳＳにする。選択ワード線Ｗ００に接続するサブ
デコーダ素子のゲート信号線Ｇ００は接地電圧ＶＳＳ、
その他のゲート信号線Ｇ０１〜Ｇ０７は電圧ＶＣＣにす
る。これにより、選択ブロック０においては、選択ワー
ド線Ｗ００だけに読出しゲート電圧３Ｖすなわち電圧Ｖ
ＣＣが印加され、非選択ワード線Ｗ０１〜Ｗ０７は接地
電圧ＶＳＳとなる。

【００５４】非選択ブロック１内におけるサブデコーダ
素子のＰＭＯＳの電源線Ｂ１Ｐと、ＮＭＯＳの電源線Ｂ
１Ｎは接地電圧ＶＳＳにする。サブデコーダ素子のゲー
ト信号線Ｇ００は接地電圧ＶＳＳ、その他のゲート信号
線Ｇ０１〜Ｇ０７は電圧ＶＣＣであるため、非選択ブロ
ック１内のワード線Ｗ１０がフローティング状態、その
他のワード線Ｗ１１〜Ｗ１７は全て接地電圧ＶＳＳとな
る。共通ソース線ＳＬ０は複数ブロック毎に分割された
メモリアレイのウェルに接続されているため、ウェルと
同じ接地電圧ＶＳＳとなる。

【００５５】この時、ソース側のブロック選択ＭＯＳト
ランジスタＳＴ００Ｓ，ＳＴ０１Ｓ，ＳＴ１０Ｓ，ＳＴ
１１Ｓのゲート信号線Ｓ０ＳとＳ１Ｓを電圧ＶＣＣにす
ることにより、メモリセルのソース線Ｓ００，Ｓ０１，
Ｓ１０，Ｓ１１は接地電圧ＶＳＳとなる。

【００５６】グローバルデータ線ＤＬ０は１Ｖ、ＤＬ１
は接地電圧ＶＳＳにし、ドレイン側のブロック選択ＭＯ
ＳトランジスタＳＴ００Ｄ，ＳＴ０１Ｄ，ＳＴ１０Ｄ，
ＳＴ１１Ｄのゲート信号線Ｓ０Ｄは電圧ＶＣＣに、信号
線Ｓ１Ｄは接地電圧ＶＳＳにする。その結果、選択ブロ
ック０のメモリセルのドレイン線Ｄ００は１Ｖ、Ｄ０１
は接地電圧ＶＳＳ、非選択ブロック１のメモリセルのド
レイン線Ｄ１０とＤ１１はフローティング状態となる。
以上の動作により、メモリセルＣ００が選択されて読出
しが行なわれる。

【００５７】以下、図９〜図１１を用いてワードデコー
ダ回路について説明する。前述したように、本実施例の
ワードデコーダは、消去ディスターブの緩和および高速
動作を実現するために、ウェルデコーダ２４とブロック
デコーダ１０とゲートデコーダ１２およびサブデコーダ
１４とに階層化されている。図９（ａ）は本実施例で用
いるウェルデコーダ２４とブロックデコーダ１０の要部
回路図であり、同図（ｂ）は隣接するブロックデコーダ
１０同士の出力信号ＳｉＳを共有していることを説明す
るための図、図１０は本実施例で用いるゲートデコーダ
１２の要部回路図、図１１は本実施例で用いるサブデコ
ーダ１４の要部回路図である。書込み、消去、および読
出し等の各動作において、ウェルデコーダ２４とブロッ
クデコーダ１０とゲートデコーダ１２のアドレス入力信
号が、全て接地電圧ＶＳＳとなったところのワード線が
選択される。

【００５８】図９（ａ）に示すウェルデコーダ２４の出
力信号ＷＤｋ（ここで、ｋは複数に分割されたウェルの
うちの選択されているｋ番目のウェルを表す）は、図１
１に示すメモリセルのウェルＷＤ０（ｋ＝０の場合）に
接続される。ブロックデコーダ１０の出力信号ＳｉＤ
（ここで、ｉはブロック番号を表す）は、図１１に示す
メモリセルのドレイン側選択ＭＯＳトランジスタのゲー
ト信号線Ｓ０Ｄ（ブロック０の場合），Ｓ１Ｄ（ブロッ
ク１の場合）に接続される。ブロックデコーダ１０の出
力信号ＳｉＳは、図１１に示すメモリセルのソース側選
択ＭＯＳトランジスタのゲート信号線Ｓ０Ｓ（ブロック
０の場合）に接続される。ブロックデコーダ１０の出力
信号ＢｉＰは、図１１に示すサブデコーダ１４のＰＭＯ
Ｓの電源線Ｂ０Ｐ（ブロック０の場合），Ｂ１Ｐ（ブロ
ック１の場合）に接続される。ブロックデコーダ１０の
出力信号ＢｉＮは、図１１に示すサブデコーダ１４のＮ
ＭＯＳの電源線Ｂ０Ｎ（ブロック０の場合），Ｂ１Ｎ
（ブロック１の場合）に接続される。また、図１０に示
すゲートデコーダ１２の出力信号Ｇｊｉは、図１１に示
すサブデコーダ１４のゲート信号線Ｇ００〜Ｇ０７（ｊ
＝０，ｉ＝０〜７の場合）に接続される。

【００５９】以下、各デコーダの（１）書込みおよび書
込みベリファイ動作、（２）消去および消去ベリファイ
動作、（３）読出し動作について説明する。 (１) 各デコーダの書込みおよび書込みベリファイ動作 初めに、書込み動作時の各デコーダ回路の動作を説明す
る。まず、ウェルデコーダについて説明する。図９
（ａ）に示すウェルデコーダ２４において、電源電圧Ｖ
ＭＭおよび制御信号ＣＭＭは接地電圧ＶＳＳにする。従
って、ウェルデコーダの出力信号ＷＤｋは、アドレス入
力信号にかかわらず全て接地電圧ＶＳＳとなり、全ての
メモリセルアレイのウェルが接地電圧ＶＳＳとなる。な
お、ＮｉＳＯは後述する図１７に示したｎ−アイソレー
ション拡散層に接続される電源電圧線を示し、電圧ＶＣ
Ｃが印加される。

【００６０】次に、ブロックデコーダの出力信号ＳｉＤ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、電源電圧ＶＤＰは７Ｖ、電源電圧ＶＭＭ
は接地電圧ＶＳＳにし、制御信号ＳＳｉＤは電圧ＶＣＣ
にする。これにより、メモリセルのドレイン側選択ＭＯ
Ｓトランジスタのゲート信号となる出力信号ＳｉＤには
アドレス入力信号が全て接地電圧ＶＳＳとなって選択さ
れたところだけに７Ｖが出力され、非選択のところには
接地電圧ＶＳＳが出力される。

【００６１】次に、ブロックデコーダの出力信号ＳｉＳ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、制御信号ＳＥＥＢは電圧ＶＣＣ、制御信
号ＳＳｉＳは接地電圧ＶＳＳにする。これにより、メモ
リセルのソース側選択ＭＯＳトランジスタのゲート信号
となる出力信号ＳｉＳには、アドレス入力信号にかかわ
らず全て接地電圧ＶＳＳが出力される。ここで、出力信
号ＳｉＳは２ブロック毎に共有して、配線数を１／２に
低減している。すなわち、図９（ｂ）に示すように、信
号線ＭＢＤｉとＭＢＤｎは隣接するブロック同士で交互
に配線されている。これにより、２ブロックのうちどち
らか一方の出力信号ＳｉＳが選択されると両方のブロッ
クの出力信号ＳｉＳが選択される。このため、出力信号
ＳｉＳは、ブロックデコーダ１０からソース側選択ＭＯ
Ｓトランジスタまでの配線を１／２に低減することがで
きる。

【００６２】次に、ブロックデコーダの出力信号ＢｉＰ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、電源電圧ＶＢＰは４．５Ｖにし、制御信
号ＳＢｉＰおよび制御信号ＷＶＢは電圧ＶＣＣにする。
これにより、サブデコーダ１４のＰＭＯＳの電源となる
出力信号ＢｉＰには、アドレス入力信号が全て接地電圧
ＶＳＳとなって選択されたところだけに４．５Ｖが出力
され、非選択のところには接地電圧ＶＳＳが出力され
る。

【００６３】次に、ブロックデコーダの出力信号ＢｉＮ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、電源電圧ＶＢＰＰは１．５Ｖ、電源電圧
ＶＮＮは−９Ｖ、電源電圧ＶＦＦは−４Ｖにする。ま
た、制御信号ＷＷＶおよび制御信号ＷＶＢは電圧ＶＣ
Ｃ、制御信号ＷＷＢは接地電圧ＶＳＳにする。これによ
り、サブデコーダ１４のＮＭＯＳの電源となる出力信号
ＢｉＮには、アドレス入力信号が全て接地電圧ＶＳＳと
なって選択されたところだけに−９Ｖが出力され、非選
択のところには接地電圧ＶＳＳが出力される。

【００６４】次に、ゲートデコーダの出力信号Ｇｊｉに
ついて説明する。図１０に示すゲートデコーダ１２にお
いて、電源電圧ＶＧＰは４．５Ｖ、電源電圧ＶＮＮは−
９Ｖにする。また、制御信号ＷＷＶおよび制御信号ＧＪ
Ｅは電圧ＶＣＣ、制御信号ＷＷＶＢは接地電圧ＶＳＳに
する。これにより、サブデコーダ１４のゲート信号とな
る出力信号Ｇｊｉには、アドレス入力信号が全て接地電
圧ＶＳＳとなって選択されたところだけに４．５Ｖが出
力され、非選択のところには−９Ｖが出力される。以上
の回路動作により、書込み選択メモリセルはゲートが−
９Ｖ、ウェルが接地電圧ＶＳＳ、ドレインが４．５Ｖ、
ソースがフローティング状態となり書込みが行なわれ
る。

【００６５】次に、書込みベリファイ動作時の各デコー
ダ回路の動作を説明する。まず、ウェルデコーダについ
て説明する。図９（ａ）に示すウェルデコーダ２４にお
いて、電源電圧ＶＭＭおよび制御信号ＣＭＭは接地電圧
ＶＳＳにする。従って、ウェルデコーダの出力信号ＷＤ
ｋは、アドレス入力信号にかかわらず全て接地電圧ＶＳ
Ｓとなり、全てのメモリセルアレイのウェルが接地電圧
ＶＳＳとなる。

【００６６】次に、ブロックデコーダの出力信号ＳｉＤ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、電源電圧ＶＤＰは電圧ＶＣＣ、電源電圧
ＶＭＭは接地電圧ＶＳＳにし、制御信号ＳＳｉＤは電圧
ＶＣＣにする。これにより、メモリセルのドレイン側選
択ＭＯＳトランジスタのゲート信号となる出力信号Ｓｉ
Ｄにはアドレス入力信号が全て接地電圧ＶＳＳとなって
選択されたところだけに電圧ＶＣＣが出力され、非選択
のところには接地電圧ＶＳＳが出力される。

【００６７】次に、ブロックデコーダの出力信号ＳｉＳ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、制御信号ＳＥＥＢおよび制御信号ＳＳｉ
Ｓは電圧ＶＣＣにする。これにより、メモリセルのソー
ス側選択ＭＯＳトランジスタのゲート信号となる出力信
号ＳｉＳには、アドレス入力信号が全て接地電圧ＶＳＳ
となって選択されたところだけに電圧ＶＣＣが出力さ
れ、非選択のところには接地電圧ＶＳＳが出力される。

【００６８】次に、ブロックデコーダの出力信号ＢｉＰ
について説明する。図９（ａ）に示すブロックデコーダ
において、電源電圧ＶＢＰおよび制御信号ＳＢｉＰは電
圧ＶＣＣにし、制御信号ＷＶＢは接地電圧ＶＳＳにす
る。これにより、サブデコーダ１４のＰＭＯＳの電源と
なる出力信号ＢｉＰには、アドレス入力信号にかかわら
ず接地電圧ＶＳＳが出力される。

【００６９】次に、ブロックデコーダの出力信号ＢｉＮ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、電源電圧ＶＢＰＰは１．５Ｖ、電源電圧
ＶＮＮは−９Ｖ、電源電圧ＶＦＦは−４Ｖにする。ま
た、制御信号ＷＷＶおよび制御信号ＷＷＢは電圧ＶＣ
Ｃ、制御信号ＷＶＢは接地電圧ＶＳＳにする。これによ
り、サブデコーダ１４のＮＭＯＳの電源となる出力信号
ＢｉＮには、アドレス入力信号が全て接地電圧ＶＳＳと
なって選択されたところだけに１．５Ｖが出力され、非
選択のところには接地電圧ＶＳＳが出力される。

【００７０】次に、ゲートデコーダの出力信号Ｇｊｉに
ついて説明する。図１０に示すゲートデコーダ１２にお
いて、電源電圧ＶＧＰは５Ｖ、電源電圧ＶＮＮは−９Ｖ
にする。また、制御信号ＷＷＶおよび制御信号ＧＪＥは
電圧ＶＣＣ、制御信号ＷＷＶＢは接地電圧ＶＳＳにす
る。これにより、サブデコーダ１４のゲート信号となる
出力信号Ｇｊｉには、アドレス入力信号が全て接地電圧
ＶＳＳとなって選択されたところだけに５Ｖが出力さ
れ、非選択のところには−９Ｖが出力される。以上の回
路動作により、書込みベリファイ選択メモリセルはゲー
トが１．５Ｖ、ウェルが接地電圧ＶＳＳ、ドレインが１
Ｖ、ソースが接地電圧ＶＳＳとなり書込みベリファイが
行なわれる。

【００７１】(２) 各デコーダの消去および消去ベリフ
ァイ動作 次に、消去動作時の各デコーダ回路の動作を説明する。
まず、ウェルデコーダについて説明する。図９（ａ）に
示すウェルデコーダ２４において、電源電圧ＶＭＭは−
４Ｖにし、制御信号ＣＭＭは電圧ＶＣＣにする。従っ
て、ウェルデコーダの出力信号ＷＤｋは、アドレス入力
信号が全て接地電圧ＶＳＳとなって選択されたところだ
けに−４Ｖが出力され、非選択のところには接地電圧Ｖ
ＳＳが出力される。

【００７２】次に、ブロックデコーダの出力信号ＳｉＤ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、電源電圧ＶＤＰは電圧ＶＣＣ、電源電圧
ＶＭＭは−４Ｖにし、制御信号ＳＳｉＤは接地電圧ＶＳ
Ｓにする。これにより、メモリセルのドレイン側選択Ｍ
ＯＳトランジスタのゲート信号となる出力信号ＳｉＤに
は、アドレス入力信号にかかわらず全て−４Ｖが出力さ
れる。

【００７３】次に、ブロックデコーダの出力信号ＳｉＳ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、制御信号ＳＥＥＢは接地電圧ＶＳＳ、制
御信号ＳＳｉＳは電圧ＶＣＣにする。これにより、メモ
リセルのソース側選択ＭＯＳトランジスタのゲート信号
となる出力信号ＳｉＳには、アドレス入力信号にかかわ
らず全て電圧ＶＣＣが出力される。

【００７４】次に、ブロックデコーダの出力信号ＢｉＰ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、電源電圧ＶＢＰは１２Ｖにし、制御信号
ＳＢｉＰおよび制御信号ＷＶＢは電圧ＶＣＣにする。こ
れにより、サブデコーダ１４のＰＭＯＳの電源となる出
力信号ＢｉＰには、アドレス入力信号が全て接地電圧Ｖ
ＳＳとなって選択されたところだけに１２Ｖが出力さ
れ、非選択のところには接地電圧ＶＳＳが出力される。

【００７５】次に、ブロックデコーダの出力信号ＢｉＮ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、電源電圧ＶＢＰＰは電圧ＶＣＣにし、電
源電圧ＶＮＮおよび電源電圧ＶＦＦは接地電圧ＶＳＳに
する。また、制御信号ＷＷＶは接地電圧ＶＳＳにし、制
御信号ＷＷＢおよび制御信号ＷＶＢは電圧ＶＣＣにす
る。これにより、サブデコーダ１４のＮＭＯＳの電源と
なる出力信号ＢｉＮには、アドレス入力信号にかかわら
ず全て接地電圧ＶＳＳが出力される。

【００７６】次に、ゲートデコーダの出力信号Ｇｊｉに
ついて説明する。図１０に示すゲートデコーダ１２にお
いて、電源電圧ＶＧＰは１２Ｖ、電源電圧ＶＮＮは接地
電圧ＶＳＳにする。また、制御信号ＷＷＶは接地電圧Ｖ
ＳＳにし、制御信号ＧＪＥおよび制御信号ＷＷＶＢは電
圧ＶＣＣにする。これにより、サブデコーダ１４のゲー
ト信号となる出力信号Ｇｊｉには、アドレス入力信号が
全て接地電圧ＶＳＳとなって選択されたところだけに接
地電圧ＶＳＳが出力され、非選択のところには１２Ｖが
出力される。以上の回路動作により、消去選択メモリセ
ルはゲートが１２Ｖ、ウェルが−４Ｖ、ドレインがフロ
ーティング状態、ソースが−４Ｖとなり消去が行なわれ
る。

【００７７】次に、消去ベリファイ動作時の各デコーダ
回路の動作を説明する。まず、ウェルデコーダについて
説明する。図９（ａ）に示すウェルデコーダ２４におい
て、電源電圧ＶＭＭおよび制御信号ＣＭＭは接地電圧Ｖ
ＳＳにする。従って、ウェルデコーダの出力信号ＷＤｋ
は、アドレス入力信号にかかわらず全て接地電圧ＶＳＳ
となる。

【００７８】次に、ブロックデコーダの出力信号ＳｉＤ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、電源電圧ＶＤＰおよび制御信号ＳＳｉＤ
は電圧ＶＣＣにし、電源電圧ＶＭＭは接地電圧ＶＳＳに
する。これにより、メモリセルのドレイン側選択ＭＯＳ
トランジスタのゲート信号となる出力信号ＳｉＤには、
アドレス入力信号が全て接地電圧ＶＳＳとなって選択さ
れたところだけに電圧ＶＣＣが出力され、非選択のとこ
ろには接地電圧ＶＳＳが出力される。

【００７９】次に、ブロックデコーダの出力信号ＳｉＳ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、制御信号ＳＥＥＢおよび制御信号ＳＳｉ
Ｓは電圧ＶＣＣにする。これにより、メモリセルのソー
ス側選択ＭＯＳトランジスタのゲート信号となる出力信
号ＳｉＳには、アドレス入力信号が全て接地電圧ＶＳＳ
となって選択されたところだけに電圧ＶＣＣが出力さ
れ、非選択のところには接地電圧ＶＳＳが出力される。

【００８０】次に、ブロックデコーダの出力信号ＢｉＰ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、電源電圧ＶＢＰは５Ｖにし、制御信号Ｓ
ＢｉＰおよび制御信号ＷＶＢは電圧ＶＣＣにする。これ
により、サブデコーダ１４のＰＭＯＳの電源となる出力
信号ＢｉＰには、アドレス入力信号が全て接地電圧ＶＳ
Ｓとなって選択されたところだけに５Ｖが出力され、非
選択のところには接地電圧ＶＳＳが出力される。

【００８１】次に、ブロックデコーダの出力信号ＢｉＮ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、電源電圧ＶＢＰＰは電圧ＶＣＣ、電源電
圧ＶＮＮおよび電源電圧ＶＦＦは接地電圧ＶＳＳにす
る。また、制御信号ＷＷＶは接地電圧ＶＳＳにし、制御
信号ＷＷＢおよび制御信号ＷＶＢは電圧ＶＣＣにする。
これにより、サブデコーダのＮＭＯＳの電源となる出力
信号ＢｉＮには、アドレス入力信号にかかわらず全て接
地電圧ＶＳＳが出力される。

【００８２】次に、ゲートデコーダの出力信号Ｇｊｉに
ついて説明する。図１０に示すゲートデコーダ１２にお
いて、電源電圧ＶＧＰは５Ｖ、電源電圧ＶＮＮは接地電
圧ＶＳＳにする。また、制御信号ＷＷＶは接地電圧ＶＳ
Ｓにし、制御信号ＧＪＥおよび制御信号ＷＷＶＢは電圧
ＶＣＣにする。これにより、サブデコーダのゲート信号
となる出力信号Ｇｊｉには、アドレス入力信号が全て接
地電圧ＶＳＳとなって選択されたところだけに接地電圧
ＶＳＳが出力され、非選択のところには５Ｖが出力され
る。以上の回路動作により、消去ベリファイ選択メモリ
セルはゲートが５Ｖ、ウェルが接地電圧ＶＳＳ、ドレイ
ンが１Ｖ、ソースが接地電圧ＶＳＳとなり消去ベリファ
イが行なわれる。

【００８３】(３) 各デコーダの読出し動作 次に、読出し動作時の各デコーダ回路の動作を説明す
る。まず、ウェルデコーダについて説明する。図９
（ａ）に示すウェルデコーダ２４において、電源電圧Ｖ
ＭＭおよび制御信号ＣＭＭは接地電圧ＶＳＳにする。従
って、ウェルデコーダの出力信号ＷＤｋは、アドレス入
力信号にかかわらず全て接地電圧ＶＳＳとなる。

【００８４】次に、ブロックデコーダの出力信号ＳｉＤ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、電源電圧ＶＤＰおよび制御信号ＳＳｉＤ
は電圧ＶＣＣにし、電源電圧ＶＭＭは接地電圧ＶＳＳに
する。これにより、メモリセルのドレイン側選択ＭＯＳ
トランジスタのゲート信号となる出力信号ＳｉＤには、
アドレス入力信号が全て接地電圧ＶＳＳとなって選択さ
れたところだけに電圧ＶＣＣが出力され、非選択のとこ
ろには接地電圧ＶＳＳが出力される。

【００８５】次に、ブロックデコーダの出力信号ＳｉＳ
について説明する。図９（ａ）に示すブロックデコーダ
において、制御信号ＳＥＥＢおよび制御信号ＳＳｉＳは
電圧ＶＣＣにする。これにより、メモリセルのソース側
選択ＭＯＳトランジスタのゲート信号となる出力信号Ｓ
ｉＳには、アドレス入力信号が全て接地電圧ＶＳＳとな
って選択されたところだけに電圧ＶＣＣが出力され、非
選択のところには接地電圧ＶＳＳが出力される。

【００８６】次に、ブロックデコーダの出力信号ＢｉＰ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、電源電圧ＶＢＰ、制御信号ＳＢｉＰ、お
よび制御信号ＷＶＢは電圧ＶＣＣにする。これにより、
サブデコーダのＰＭＯＳの電源となる出力信号ＢｉＰに
は、アドレス入力信号が全て接地電圧ＶＳＳとなって選
択されたところだけに電圧ＶＣＣが出力され、非選択の
ところには接地電圧ＶＳＳが出力される。

【００８７】次に、ブロックデコーダの出力信号ＢｉＮ
について説明する。図９（ａ）に示すブロックデコーダ
１０において、電源電圧ＶＢＰＰは電圧ＶＣＣにし、電
源電圧ＶＮＮおよび電源電圧ＶＦＦは接地電圧ＶＳＳに
する。また、制御信号ＷＷＶは接地電圧ＶＳＳ、制御信
号ＷＷＢおよび制御信号ＷＶＢは電圧ＶＣＣにする。こ
れにより、サブデコーダのＮＭＯＳの電源となる出力信
号ＢｉＮには、アドレス入力信号にかかわらず全て接地
電圧ＶＳＳが出力される。

【００８８】次に、ゲートデコーダの出力信号Ｇｊｉに
ついて説明する。図１０に示すゲートデコーダ１２にお
いて、電源電圧ＶＧＰは電圧ＶＣＣ、電源電圧ＶＮＮお
よび制御信号ＷＷＶは接地電圧ＶＳＳにする。また、制
御信号ＧＪＥおよび制御信号ＷＷＶＢは電圧ＶＣＣにす
る。これにより、サブデコーダのゲート信号となる出力
信号Ｇｊｉには、アドレス入力信号が全て接地電圧ＶＳ
Ｓとなって選択されたところだけに接地電圧ＶＳＳが出
力され、非選択のところには電圧ＶＣＣが出力される。
以上の回路動作により、読出し選択メモリセルはゲート
が電圧ＶＣＣ、ウェルが接地電圧ＶＳＳ、ドレインが１
Ｖ、ソースが接地電圧ＶＳＳとなり、読出しが行なわれ
る。

【００８９】次に、第１の実施例のレイアウトについて
説明する。第１の実施例では、データ線の総数は８Ｋビ
ット、ワード線の総数は１６Ｋワード、消去ディスター
ブ緩和のためのウェル分離は１Ｋワード毎、１ブロック
内のワード線数は６４ワードを想定している。また、配
線はメタル３層を使用する。図１２は、本実施例のワー
ドデコーダのレイアウト概略図であり、１Ｋワード分を
示している。メモリセルアレイは、５１２バイト動作を
実現するために２つ（５１２バイト毎）のメモリサブア
レイ２６，２６に分割して配置している。各ワード線毎
に１つ設けられるサブデコーダ素子からなるサブデコー
ダ１４は、メモリサブアレイ（５１２バイト分）２６の
両側に置き、例えばメモリサブアレイの左に配置したサ
ブデコーダ１４は奇数ワード線、メモリサブアレイの右
に配置したサブデコーダ１４は偶数ワード線を駆動する
ように配線する。ここで、メモリサブアレイ２６の左に
配置したサブデコーダ１４が偶数ワード線、メモリサブ
アレイ２６の右に配置したサブデコーダ１４が奇数ワー
ド線を駆動するように配線してもよい。これにより、サ
ブデコーダ１４はワード線２ピッチ分を利用してレイア
ウトすることができ、ワード線の狭ピッチに対応可能に
なる。

【００９０】サブデコーダ１４の電源ＢｉＰとＢｉＮ、
および選択ＭＯＳトランジスタのゲート信号ＳｉＤとＳ
ｉＳを発生するブロックデコーダ１０は、上記したメモ
リサブアレイ２６とサブデコーダ１４の左に配置し、サ
ブデコーダ１４の電源線ＢｉＰとＢｉＮは第２層目の金
属でワード線方向に配線し、選択ＭＯＳトランジスタの
ゲート信号線ＳｉＤとＳｉＳは第３層目の金属でワード
線方向に配線する。また、ブロックデコーダ１０の電源
は、データ線方向に第３層目の金属で配線する。サブデ
コーダ１４のゲート信号Ｇｊｉを発生するゲートデコー
ダ１２は、ブロックデコーダ１０の左に配置し、サブデ
コーダ１４のゲート信号Ｇｊｉは第２層目の金属で配線
する。また、ゲートデコーダ１２の電源は、データ線方
向に第３層目の金属で配線する。消去ディスターブを緩
和するために設けたウェルデコーダ２４は、上記したメ
モリサブアレイ２６とサブデコーダ１４の右に配置し、
その出力は１Ｋワード分のメモリセルアレイを囲むよう
に第３層目の金属４６で配線し、図１２に×印（コンタ
クト孔を表す）で示したようにメモリサブアレイ２６の
両側からウェルに給電する。なお、上記したブロックデ
コーダ１０およびゲートデコーダ１２とウェルデコーダ
２４の位置関係は、メモリサブアレイ２６とサブデコー
ダ１４を挾んで逆に配置してもよい。

【００９１】次に、サブデコーダ１４、ブロックデコー
ダ１０、ゲートデコーダ１２、ウェルデコーダ２４のレ
イアウトについて各部分別に説明する。まず初めに、サ
ブデコーダ１４のレイアウトについて説明する。図１３
は、第１の実施例におけるサブデコーダ素子のレイアウ
ト構成例である。図１３において、参照符号４０は拡散
層、４１はゲート、４２はワード線、４３はコンタクト
孔、４４は第２層目の金属配線、４５はゲート信号線用
第１層目の金属配線のそれぞれレイアウトパターンを示
す。サブデコーダ素子は各ワード線４２毎に１つ設けら
れ、各サブデコーダ素子を構成するインバータのＰＭＯ
ＳとＮＭＯＳは、ワード線方向に直列接続するように並
べてレイアウトされている。このため、ワード線４２以
外にインバータの電源となるＢ０Ｐ，Ｂ０Ｎ，Ｂ１Ｐ，
Ｂ１Ｎの配線、およびＰＭＯＳとＮＭＯＳのゲート４１
同士を結ぶ配線４４あるいはドレイン同士を結ぶ配線
は、ワード線方向に配線されている。上記したインバー
タのＰＭＯＳあるいはＮＭＯＳの電源は、ワード線方向
に隣接するＰＭＯＳあるいはＮＭＯＳの拡散層を共有す
ることによってレイアウト面積を小さくする。また、Ｐ
ＭＯＳとＮＭＯＳはレイアウトが可能な限りまとめて配
置し、ＰＭＯＳとＮＭＯＳのウェル分割領域を低減して
いる。更に、ワード線４２と直交するインバータのゲー
ト信号線４５は、上記したウェル分割領域を利用してウ
ェル分割領域上に各々１６本ずつ配線することによりレ
イアウト面積の縮小化を図っている。

【００９２】次に、本実施例におけるブロックデコーダ
１０のレイアウトについて説明する。図１４は、ブロッ
クデコーダ１０の電源配線図である。このブロックデコ
ーダ１０を構成するＭＯＳトランジスタの種類は、大別
して正電圧動作用のＮＭＯＳ、正電圧動作用のＰＭＯ
Ｓ、負電圧動作用のＮＭＯＳの３種類である。ここで、
それぞれのＭＯＳトランジスタの基本的な構造について
説明する。図１５は正電圧動作用のＮＭＯＳの（ａ）平
面図および（ｂ）断面図、図１６は正電圧動作用のＰＭ
ＯＳの（ａ）平面図および（ｂ）断面図、図１７は負電
圧動作用のＮＭＯＳの（ａ）平面図および（ｂ）断面図
である。図１５に示すように、正電圧動作用のＮＭＯＳ
はｐ基板６０に設けたｐ−ウェル５１内に形成され、ｎ
⁺ソース／ドレイン拡散層５５の少なくとも一方に正電
圧が印加され、ｐ−ウェル給電用のｐ⁺拡散層５６を介
してｐ−ウェル５１へ接地電圧ＶＳＳが印加されてい
る。また、図１６に示すように、正電圧動作用のＰＭＯ
Ｓはｐ基板６０に設けたｎ−ウェル５３内に形成され、
ｐ⁺ソース／ドレイン拡散層５６の少なくとも一方に正
電圧が印加され、ｎ−ウェル給電用のｎ⁺拡散層５５を
介してｎ−ウェル５３へ正電圧が印加されている。ま
た、図１７に示すように、負電圧動作用のＮＭＯＳはｐ
基板６０に設けたｎ−アイソレーション５７中の深いｐ
−ウェル５８に形成され、ｎ−アイソレーション５７と
接続するｎ−ウェル５３中に形成されたｎ⁺拡散層５５
を介して電圧ＶＣＣがｎ−アイソレーション５７に印加
され、ｐ⁺拡散層５６を介して深いｐ−ウェル５８へ負
電圧が印加され、ｎ⁺ソース／ドレイン拡散層５５少な
くとも一方に負電圧が印加されている。

【００９３】従って、図１４に示すように、電源電圧Ｖ
ＦＦの負電源を用いる負電圧動作用のＮＭＯＳ領域５０
の隣には、電圧ＶＣＣ系のＰＭＯＳ領域５２を配置して
電源配線を共有することによって、レイアウト面積の縮
小化を図ることができる。また、アドレスおよび制御信
号線５４は、図面上で左端に配置したＮＭＯＳ領域５０
とＰＭＯＳ領域５２間のウェル分離領域を利用して配線
し、レイアウト面積の縮小化を図る。更に、図面上で右
端には電源電圧ＶＮＮの負電圧を用いるＮＭＯＳ領域５
０を配置し、隣接するサブデコーダの電源電圧ＶＮＮの
負電圧と共有してレイアウト面積の縮小化を図る。

【００９４】ところで、上記した正電圧動作用のＮＭＯ
Ｓと正電圧動作用のＰＭＯＳは、更に標準ＭＯＳと高耐
圧ＭＯＳトランジスタとがある。回路動作上、電圧ＶＣ
Ｃより高い高電圧あるいは接地電圧ＶＳＳより低い負電
圧を印加する場合には、ドレイン側あるいはソース側に
耐圧を持たせた高耐圧ＭＯＳトランジスタが必要とな
る。以下、ＮＭＯＳを例にとり高耐圧ＭＯＳトランジス
タの構造について説明する。なお、回路図における高耐
圧ＭＯＳトランジスタは、高耐圧が必要となるドレイン
あるいはソース側に（┛）のマークを付けて表わす。図
１８は、ドレインオフセット型高耐圧ＮＭＯＳの（ａ）
平面図、（ｂ）断面図および（ｃ）回路記号である。ド
レインオフセット型高耐圧ＮＭＯＳは、ドレイン側ｎ⁺
拡散層５５をゲート４１からある程度距離を置いて形成
したオフセット領域にｎ型の不純物イオンを打ち込み、
ｎ^-領域５９を形成することによって高耐圧が実現でき
る。図１９は、ドレインインプラ型高耐圧ＮＭＯＳの
（ａ）平面図、（ｂ）断面図および（ｃ）回路記号であ
る。ドレインインプラ型高耐圧ＮＭＯＳは、ドレイン側
にｎ型不純物イオンを打ち込むことによって、ｎ⁺拡散
層５５に接するゲート直下のドレイン側にｎ^-領域５９
を形成して高耐圧が実現できる。高耐圧ＭＯＳとして
は、ドレインオフセット型高耐圧ＮＭＯＳ或いはドレイ
ンインプラ型高耐圧ＮＭＯＳのどちらを用いてもよい。
ドレインオフセット型高耐圧ＮＭＯＳの長所は、ｎ^-イ
オン打ち込み用のマスクが必要とならない点である。一
方、ドレインインプラ型高耐圧ＮＭＯＳの長所は、ドレ
インオフセット型高耐圧ＮＭＯＳに比べてレイアウト面
積を低減できる点である。なお、高耐圧ＰＭＯＳについ
ては、図１８，１９における全ての導電型を逆にすれば
よい。

【００９５】次に、本実施例におけるゲートデコーダ１
２のレイアウトについて説明する。図２０は、ゲートデ
コーダ１２の電源配線図である。ゲートデコーダもブロ
ックデコーダ１０と同様に、負電圧動作用のＮＭＯＳ領
域（図２０では電源電圧ＶＮＮの負電圧を用いるＮＭＯ
Ｓ領域）５０の隣には、電圧ＶＣＣ系のＰＭＯＳ領域５
２を配置して電源線を共有し、レイアウト面積の縮小化
を図る。また、アドレスおよび制御信号線５４は、図面
上で左端に配置したＮＭＯＳ領域５０とＰＭＯＳ領域５
２間のウェル分離領域を利用して配線し、レイアウト面
積の縮小化を図る。図面上で右端の接地電圧ＶＳＳの配
線は隣接するブロックデコーダの接地電圧ＶＳＳの配線
と共有してレイアウト面積の縮小化を図る。更に、回路
動作上電圧ＶＣＣより高い高電圧、あるいはＶＳＳより
低い負電圧を印加する場合には、ドレイン側あるいはソ
ース側に耐圧を持たせた高耐圧ＭＯＳを用いる。

【００９６】次に、本実施例におけるウェルデコーダ２
４のレイアウトについて説明する。図２１は、ウェルデ
コーダ２４の電源配線図である。ウェルデコーダもゲー
トデコーダ１２およびブロックデコーダ１０と同様に、
負電圧動作用のＮＭＯＳ領域（図２１では電源電圧ＶＭ
Ｍの負電圧を用いるＮＭＯＳ領域）５０の隣には、電圧
ＶＣＣ系のＰＭＯＳ領域５２を配置して電源線を共有
し、レイアウト面積の縮小化を図る。また、アドレスお
よび制御信号線５４は、図面上右端に配置したＮＭＯＳ
領域５０とＰＭＯＳ領域５２間のウェル分離領域を利用
して配線し、レイアウト面積の縮小化を図る。図面上左
端の電圧ＶＣＣの配線、これは図１７で示したｎ−アイ
ソレーションへの給電用電源線であるが、この配線は隣
接するサブデコーダの電圧ＶＣＣの配線と共有してレイ
アウト面積の縮小化を図る。前述したように、本実施例
では消去ディスターブ緩和のためのウェル分離は、１Ｋ
ワード毎に行っているため、ウェルデコーダ２４は１Ｋ
ワード毎に１つ設ければよい。従って、ウェルデコーダ
２４はデータ線方向に長くし、ワード線方向へはできる
だけ大きくならないようにレイアウトする。このため、
ウェルデコーダ内のＭＯＳトランジスタのゲート４１
は、図２１に示すようにデータ線方向へくし型に折り返
して構成する。更に、回路動作上電圧ＶＣＣより高い高
電圧、あるいは接地電圧ＶＳＳより低い負電圧を印加す
る場合には、ドレイン側あるいはソース側に耐圧を持た
せた高耐圧ＭＯＳトランジスタを用いる。なお、上記し
た本実施例におけるレイアウト構成および使用するＭＯ
Ｓトランジスタは、後述する第２の実施例から第５の実
施例までの全てに適用できる。

【００９７】＜実施例２＞図２２は、本発明に係る不揮
発性記憶装置の第２の実施例を示すブロック図である。
尚、図２２において図４に示した第１の実施例と同一の
構成部分については、説明の便宜上、同一の参照符号を
付してその詳細な説明は省略する。すなわち、本実施例
ではサブデコーダ１４とメモリサブアレイ２６との間に
ワード線を切り換えるＮＭＯＳで構成したスイッチを設
けている点が第１の実施例と相違する。これにより、サ
ブデコーダ１４を構成する１個のサブデコーダ素子を例
えば２本のワード線で共有することができ、ワード線２
本分のピッチでサブデコーダ素子をレイアウトすること
が可能になる。また、このＮＭＯＳで構成したスイッチ
をサブデコーダ１４とメモリサブアレイ２６との間に、
更にもう１つ設けることにより、非選択ワード線全てに
書込みディスターブ阻止電圧を印加することができる。

【００９８】図２２において、１ブロック内のメモリサ
ブアレイ２６には１データ線上にｍ個のメモリセルが存
在するが、ここでは説明を簡単にするために第１の実施
例と同様に、１データ線上に各々４個のメモリセルを有
するサブアレイを示してある。ＮＭＯＳで構成したスイ
ッチは、選択ワード線切り換え用のスイッチと、書込み
ディスターブ阻止電圧切り換えスイッチとからなる。こ
れらの新たにＮＭＯＳ構成のスイッチを設けたことによ
り、スイッチ用として信号線ＳＷＧ００〜ＳＷＧ０７、
信号線ＳＷＤＧ００〜ＳＷＤＧ０７が追加され、ブロッ
クデコーダ１０には信号線ＳＷＤ０，ＳＷＤ１が追加さ
れている。また、ゲートデコーダ１２のゲート信号線が
半減してＧ００〜Ｇ０３の４本となり、サブデコーダ１
４を構成するサブデコーダ素子も半減している。ここ
で、信号線ＳＷＧ００〜ＳＷＧ０７は選択ワード線切換
えＭＯＳのゲート信号線であり、信号線ＳＷＤＧ００〜
ＳＷＤＧ０７は書込みディスターブ阻止電圧切換えＭＯ
Ｓのゲート信号線であり、信号線ＳＷＤ０とＳＷＤ１は
書込みディスターブ阻止電圧供給線である。

【００９９】以下、図２２を用いて第２の実施例におけ
る（１）書込みおよび書込みベリファイ動作、（２）消
去および消去ベリファイ動作、（３）読出し動作を順次
説明する。なお、本説明では選択されるメモリセルはＣ
００と仮定する。また、ここでは図４を用いて説明した
第１の実施例の各動作のための設定条件と異なる部分を
説明し、第１の実施例と同じ設定条件の部分の説明は省
略する。

【０１００】(１) 書込みおよび書込みベリファイ動作 まず、書込み動作を説明する。選択ブロック０内におい
ては、サブデコーダ素子のＰＭＯＳの電源線Ｂ０Ｐの電
圧を４．５Ｖにし、選択ワード線Ｗ００に接続されるサ
ブデコーダ素子のゲート信号線Ｇ００の電圧を４．５Ｖ
にし、この時、書込みディスターブ阻止電圧供給線ＳＷ
Ｄ０の電圧を４．５Ｖ、選択ワード線切換えＭＯＳのゲ
ート信号線ＳＷＧ００の電圧を７Ｖ、信号線ＳＷＧ０１
〜ＳＷＧ０７の電圧を−９Ｖ、信号線ＳＷＤＧ００の電
圧を−９Ｖ、信号線ＳＷＤＧ０１〜ＳＷＤＧ０７を７Ｖ
にしている点が第１の実施例と異なるだけである。この
ようにしても、第１の実施例と同様に選択ブロック０に
おいては、選択ワード線Ｗ００だけに書込みゲート電圧
−９Ｖが印加され、非選択ワード線Ｗ０１〜Ｗ０７には
書込みディスターブ阻止電圧４．５Ｖが印加される。

【０１０１】また、非選択ブロック１内においては、サ
ブデコーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの
電源線Ｂ１Ｎの他に、更に書込みディスターブ阻止電圧
供給線ＳＷＤ１を接地電圧ＶＳＳにしている点が第１の
実施例と異なるだけである。この場合も、第１の実施例
と同様にサブデコーダ素子のゲート信号Ｇ００の電圧は
４．５Ｖ、その他のゲート信号線Ｇ０１〜Ｇ０３は−９
Ｖであるため、非選択ブロック１内のワード線Ｗ１０〜
Ｗ１７は全て接地電圧ＶＳＳとなる。上記のように設定
することにより、第１の実施例と同様にメモリセルＣ０
０が選択され書込みが行なわれる。

【０１０２】次に、書込みベリファイ動作を説明する。
選択ブロック０における書込みディスターブ阻止電圧供
給線ＳＷＤ０を接地電圧ＶＳＳにし、選択ワード線切換
えＭＯＳのゲート信号線ＳＷＧ００を電圧ＶＣＣ、信号
線ＳＷＧ０１〜ＳＷＧ０７を−９Ｖ、信号線ＳＷＤＧ０
０を−９Ｖ、信号線ＳＷＤＧ０１〜ＳＷＤＧ０７を電圧
ＶＣＣにしている点が第１の実施例と異なるだけであ
る。このようにしても、第１の実施例と同様に選択ブロ
ック０においては、選択ワード線Ｗ００だけに書込みベ
リファイゲート電圧１．５Ｖが印加され、非選択ワード
線Ｗ０１〜Ｗ０７は接地電圧ＶＳＳとなる。

【０１０３】また、非選択ブロック１内におけるサブデ
コーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源
線Ｂ１Ｎは接地電圧ＶＳＳにする他に、書込みディスタ
ーブ阻止電圧供給線ＳＷＤ１も接地電圧ＶＳＳにしてい
る点が第１の実施例と異なるだけである。このように設
定することにより、第１の実施例と同様にメモリセルＣ
００が選択され書込みベリファイが行なわれる。

【０１０４】(２) 消去および消去ベリファイ動作 消去動作を説明する。選択ブロック０における書込みデ
ィスターブ阻止電圧供給線ＳＷＤ０を接地電圧ＶＳＳに
し、選択ワード線切換えＭＯＳのゲート信号線ＳＷＧ０
０を１５Ｖ、信号線ＳＷＧ０１〜ＳＷＧ０７を接地電圧
ＶＳＳ、信号線ＳＷＤＧ００を接地電圧ＶＳＳ、信号線
ＳＷＤＧ０１〜ＳＷＤＧ０７を電圧ＶＣＣにしている点
が第１の実施例と異なるだけである。このようにして
も、選択ブロック０においては、選択ワード線Ｗ００だ
けに消去ゲート電圧１２Ｖが印加され、非選択ワード線
Ｗ０１〜Ｗ０７は接地電圧ＶＳＳとなる。

【０１０５】また、非選択ブロック１内におけるサブデ
コーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源
線Ｂ１Ｎを接地電圧ＶＳＳにし、更に書込みディスター
ブ阻止電圧供給線ＳＷＤ１を接地電圧ＶＳＳにしている
点が第１の実施例と異なる。

【０１０６】このように設定することにより、第１の実
施例と同様にメモリセルＣ００と同じワード線に接続さ
れたメモリセルが全て選択され、ワード線単位で消去が
行なわれる。また、ウェルデコーダ２４によって非選択
となった複数のブロック内のメモリセルとブロック選択
ＭＯＳトランジスタのウェルは接地電圧ＶＳＳにする。
従って、第１の実施例と同様に非選択ブロックにもかか
わらずウェルに−４Ｖが印加されるメモリセルがなくな
り、消去ディスターブを緩和することができる。

【０１０７】次に、消去ベリファイ動作を説明する。選
択ブロック０内における書込みディスターブ阻止電圧供
給線ＳＷＤ０を接地電圧ＶＳＳにし、選択ワード線切換
えＭＯＳのゲート信号線ＳＷＧ００を７Ｖ、信号線ＳＷ
Ｇ０１〜ＳＷＧ０７を接地電圧ＶＳＳ、信号線ＳＷＤＧ
００を接地電圧ＶＳＳ、信号線ＳＷＤＧ０１〜ＳＷＤＧ
０７を電圧ＶＣＣにしている点が第１の実施例と異なる
だけである。このようにしても、第１の実施例と同様に
選択ブロック０においては、選択ワード線Ｗ００だけに
消去ベリファイゲート電圧５Ｖが印加され、非選択ワー
ド線Ｗ０１〜Ｗ０７は接地電圧ＶＳＳとなる。

【０１０８】非選択ブロック１内におけるサブデコーダ
素子のＰＭＯＳの電源線Ｂ１Ｐと、ＮＭＯＳの電源線Ｂ
１Ｎを接地電圧ＶＳＳにすると共に、書込みディスター
ブ阻止電圧供給線ＳＷＤ１を接地電圧ＶＳＳにしている
点が第１の実施例と異なるだけである。このように設定
することにより、第１の実施例と同様にメモリセルＣ０
０が選択され消去ベリファイが行なわれる。

【０１０９】(３) 読出し動作 読出し動作を説明する。選択ブロック０では書込みディ
スターブ阻止電圧供給線ＳＷＤ０を接地電圧ＶＳＳに
し、選択ワード線切換えＭＯＳのゲート信号線ＳＷＧ０
０を５Ｖ、信号線ＳＷＧ０１〜ＳＷＧ０７を接地電圧Ｖ
ＳＳ、信号線ＳＷＤＧ００を接地電圧ＶＳＳ、信号線Ｓ
ＷＤＧ０１〜ＳＷＤＧ０７を電圧ＶＣＣにしている点が
第１の実施例と異なるだけである。このようにしても、
第１の実施例と同様に選択ブロック０においては、選択
ワード線Ｗ００だけに読出しゲート電圧３Ｖすなわち電
圧ＶＣＣが印加され、非選択ワード線Ｗ０１〜Ｗ０７は
接地電圧ＶＳＳとなる。

【０１１０】また、非選択ブロック１では、サブデコー
ダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源線Ｂ
１Ｎを接地電圧ＶＳＳにし、更に書込みディスターブ阻
止電圧供給線ＳＷＤ１を接地電圧ＶＳＳにしている点が
第１の実施例と異なるだけである。このように設定する
ことにより、第１の実施例と同様にメモリセルＣ００が
選択され読出しが行なわれる。

【０１１１】以下、図２３〜図２５を用いて、第２の実
施例のワードデコーダ回路について説明する。図２３
（ａ）は本実施例のウェルデコーダ２４とブロックデコ
ーダ１０の要部回路図であり、同図（ｂ）は隣接するブ
ロックデコーダ１０同士が出力信号ＳｉＳを共有してい
ることを説明するための図、図２４は本実施例で用いる
ゲートデコーダ１２の要部回路図、図２５は本実施例で
用いるサブデコーダ１４の要部回路図である。書き込
み、消去、および読出し等の各動作において、ウェルデ
コーダ２４とブロックデコーダ１０とゲートデコーダ１
２のアドレス入力信号が、全て接地電圧ＶＳＳとなった
ところのワード線が選択される。

【０１１２】図２３（ａ）に示すウェルデコーダ２４の
出力信号ＷＤｋは、図２５に示すメモリセルのウェルＷ
Ｄ０（ｋ＝０）に接続される。ブロックデコーダ１０の
出力信号ＳｉＤは、図２５に示すメモリセルのドレイン
側選択ＭＯＳトランジスタのゲート信号線Ｓ０Ｄ（ブロ
ック０の場合），Ｓ１Ｄ（ブロック１の場合）に接続さ
れる。ブロックデコーダ１０の出力信号ＳｉＳは、図２
５に示すメモリセルのソース側選択ＭＯＳトランジスタ
のゲート信号線Ｓ０Ｓ（ブロック０の場合）に接続され
る。ブロックデコーダ１０の出力信号ＢｉＰは、図２５
に示すサブデコーダ１４のＰＭＯＳの電源線Ｂ０Ｐ（ブ
ロック０の場合），Ｂ１Ｐ（ブロック１の場合）に接続
される。ブロックデコーダ１０の出力信号ＢｉＮは、図
２５に示すサブデコーダ１４のＮＭＯＳの電源線Ｂ０Ｎ
（ブロック０の場合），Ｂ１Ｎ（ブロック１の場合）に
接続される。また、図２３に示すブロックデコーダ１０
の出力信号ＳＷＤｉは、図２５に示す書込みディスター
ブ阻止電圧を供給するためのＮＭＯＳのソース線ＳＷＤ
０（ブロック０の場合），ＳＷＤ１（ブロック１の場
合）に接続され、書込みディスターブ阻止電圧となる。
図２４に示すゲートデコーダ１２の出力信号Ｇｊｉは、
図２５に示すサブデコーダ１４のゲート信号線に接続さ
れる。ゲートデコーダ１２の出力信号ＳＷＧｊｉは、図
２５に示す選択ワード線切換えＭＯＳのゲート信号線Ｓ
ＷＧ００〜ＳＷＧ０７（ｊ＝０，ｉ＝７の場合）に接続
される。また、ゲートデコーダ１２の出力信号ＳＷＤＧ
ｊｉは、図２５に示す書込みディスターブ阻止電圧を供
給するためのＮＭＯＳのゲートに接続される。

【０１１３】以下、各デコーダの（１）書込みおよび書
込みベリファイ動作、（２）消去および消去ベリファイ
動作、（３）読出し動作について説明する。尚、ここで
は図９〜図１１を用いて説明した第１の実施例の各デコ
ーダの動作のための設定条件と異なる部分を説明し、第
１の実施例と同じ設定条件の部分の説明は省略する。

【０１１４】(１) 各デコーダの書込みおよび書込みベ
リファイ動作 初めに、書込み動作時の各デコーダ回路の動作を説明す
る。図２３（ａ）に示すウェルデコーダ２４の出力信号
ＷＤｋ、ブロックデコーダ１０の出力信号ＳｉＤ，Ｓｉ
ＳおよびＢｉＰ，ＢｉＮについては第１の実施例と同じ
であり、出力信号ＳｉＳを２ブロック毎に共有して、配
線数を１／２に低減している点も同じである。すなわ
ち、図２３（ｂ）に示すように、信号線ＭＢＤｉとＭＢ
Ｄｎは隣接するブロック同士で交互に配線している。

【０１１５】次に、ブロックデコーダの出力信号ＳＷＤ
ｉについて説明する。図２３（ａ）に示すブロックデコ
ーダ１０において、電源電圧ＶＳＷＤは４．５Ｖにし、
制御信号ＷＷは電圧ＶＣＣにする。これにより、書込み
ディスターブ阻止電圧を供給するためのＮＭＯＳの電源
となる出力信号ＳＷＤｉには、アドレス入力信号が全て
接地電圧ＶＳＳとなって選択されたところだけに４．５
Ｖが出力され、非選択のところには接地電圧ＶＳＳが出
力される。

【０１１６】次に、図２４に示すゲートデコーダ１２に
おいて、出力信号Ｇｊｉは第１の実施例と同じである。
次に、ゲートデコーダの出力信号ＳＷＧｊｉについて説
明する。図２４に示すゲートデコーダ１２において、電
源電圧ＶＳＷＧの電圧を７Ｖ、電源電圧ＶＮＮを−９Ｖ
にし、制御信号ＧＪＥを電圧ＶＣＣにしている点が第１
の実施例と異なる。これにより、選択ワード線切換えＭ
ＯＳのゲート信号となるＳＷＧｊｉには、アドレス入力
信号が全て接地電圧ＶＳＳとなって選択されたところだ
けに７Ｖが出力され、非選択のところには−９Ｖが出力
される。

【０１１７】次に、ゲートデコーダの出力信号ＳＷＤＧ
ｊｉについて説明する。図２４に示すゲートデコーダ１
２において、電源電圧ＶＳＷＤＧは７Ｖ、電源電圧ＶＮ
Ｎは−９Ｖにする。また、制御信号ＧＪＥは電圧ＶＣＣ
にする。これにより、書込みディスターブ阻止電圧を供
給するためのＮＭＯＳのゲート信号となるＳＷＤＧｊｉ
には、アドレス入力信号が全て接地電圧ＶＳＳとなって
選択されたところだけに−９Ｖが出力され、非選択のと
ころには７Ｖが出力される。

【０１１８】以上の回路動作により、書込み選択メモリ
セルはゲートが−９Ｖ、ウェルが接地電圧ＶＳＳ、ドレ
インが４．５Ｖ、ソースがフローティング状態となり書
込みが行なわれる。

【０１１９】次に、書込みベリファイ動作時の各デコー
ダ回路の動作を説明する。図２３（ａ）に示すウェルデ
コーダ２４、ブロックデコーダ１０の出力信号ＳｉＤ，
ＳｉＳ，ＢｉＰ，ＢｉＮ、および図２４に示すゲートデ
コーダ１２の出力信号Ｇｊｉの動作は第１の実施例と同
じである。次に、ブロックデコーダの出力信号ＳＷＤｉ
について説明する。図２３（ａ）に示すブロックデコー
ダ１０において、電源電圧ＶＳＷＤは電圧ＶＣＣ、制御
信号ＷＷは接地電圧ＶＳＳにする。これにより、書込み
ディスターブ阻止電圧を供給するためのＮＭＯＳの電源
となる出力信号ＳＷＤｉには、アドレス入力信号にかか
わらず全て接地電圧ＶＳＳが出力される。

【０１２０】次に、ゲートデコーダの出力信号ＳＷＧｊ
ｉについて説明する。図２４に示すゲートデコーダ１２
において、電源電圧ＶＳＷＧは電圧ＶＣＣ、電源電圧Ｖ
ＮＮは−９Ｖにし、制御信号ＧＪＥを電圧ＶＣＣにす
る。これにより、選択ワード線切換えＭＯＳのゲート信
号線ＳＷＧｊｉには、アドレス入力信号が全て接地電圧
ＶＳＳとなって選択されたところだけに電圧ＶＣＣが出
力され、非選択のところには−９Ｖが出力される。

【０１２１】次に、ゲートデコーダの出力信号ＳＷＤＧ
ｊｉについて説明する。図２４に示すゲートデコーダ１
２において、電源電圧ＶＳＷＤＧは電圧ＶＣＣ、電源電
圧ＶＮＮは−９Ｖにし、制御信号ＧＪＥは電圧ＶＣＣに
する。これにより、書込みディスターブ阻止電圧を供給
するためのＮＭＯＳのゲート信号線ＳＷＤＧｊｉには、
アドレス入力信号が全て接地電圧ＶＳＳとなって選択さ
れたところだけに−９Ｖが出力され、非選択のところに
は電圧ＶＣＣが出力される。

【０１２２】以上の回路動作により、第１の実施例と同
様に書込みベリファイ選択メモリセルはゲートが１．５
Ｖ、ウェルが接地電圧ＶＳＳ、ドレインが１Ｖ、ソース
が接地電圧ＶＳＳとなり書込みベリファイが行なわれ
る。

【０１２３】(２) 各デコーダの消去および消去ベリフ
ァイ動作 消去動作時の各デコーダ回路の動作を説明する。まず、
図２３（ａ）に示すウェルデコーダ２４、ブロックデコ
ーダ１０の出力信号ＳｉＤ，ＳｉＳ，ＢｉＰ，ＢｉＮ、
および図２４に示すゲートデコーダ１２の出力信号Ｇｊ
ｉは第１の実施例と同じである。

【０１２４】次に、ブロックデコーダの出力信号ＳＷＤ
ｉについて説明する。図２３（ａ）に示すブロックデコ
ーダ１０において、電源電圧ＶＳＷＤは電圧ＶＣＣ、制
御信号ＷＷは接地電圧ＶＳＳにする。これにより、書込
みディスターブ阻止電圧を供給するためのＮＭＯＳの電
源となる出力信号ＳＷＤｉには、アドレス入力信号にか
かわらず全て接地電圧ＶＳＳが出力される。

【０１２５】次に、ゲートデコーダの出力信号ＳＷＧｊ
ｉについて説明する。図２４に示すゲートデコーダ１２
において、電源電圧ＶＳＷＧは１５Ｖ、電源電圧ＶＮＮ
は接地電圧ＶＳＳにし、制御信号ＧＪＥは電圧ＶＣＣに
する。これにより、選択ワード線切換えＭＯＳのゲート
信号となるＳＷＧｊｉには、アドレス入力信号が全て接
地電圧ＶＳＳとなって選択されたところだけに１５Ｖが
出力され、非選択のところには接地電圧ＶＳＳが出力さ
れる。

【０１２６】次に、ゲートデコーダの出力信号ＳＷＤＧ
ｊｉについて説明する。図２４に示すゲートデコーダ１
２において、電源電圧ＶＳＷＤＧおよび制御信号ＧＪＥ
は電圧ＶＣＣにし、電源電圧ＶＮＮは接地電圧ＶＳＳに
する。これにより、書込みディスターブ阻止電圧を供給
するためのＮＭＯＳのゲート信号となるＳＷＤＧｊｉに
は、アドレス入力信号が全て接地電圧ＶＳＳとなって選
択されたところだけに接地電圧ＶＳＳが出力され、非選
択のところには電圧ＶＣＣが出力される。

【０１２７】以上の回路動作により、第１の実施例と同
様に、消去選択メモリセルはゲートが１２Ｖ、ウェルが
−４Ｖ、ドレインがフローティング状態、ソースが−４
Ｖとなり消去が行なわれる。

【０１２８】次に、消去ベリファイ動作時の各デコーダ
回路の動作を説明する。図２３（ａ）に示すウェルデコ
ーダ２４、ブロックデコーダ１０の出力信号ＳｉＤ，Ｓ
ｉＳ，ＢｉＰ，ＢｉＮ、および図２４に示すゲートデコ
ーダ１２の出力信号Ｇｊｉは第１の実施例と同じであ
る。

【０１２９】ブロックデコーダの出力信号ＳＷＤｉにつ
いて説明する。図２３（ａ）に示すブロックデコーダ１
０において、電源電圧ＶＳＷＤは電圧ＶＣＣ、制御信号
ＷＷは接地電圧ＶＳＳにする。これにより、書込みディ
スターブ阻止電圧を供給するためのＮＭＯＳの電源とな
る出力信号ＳＷＤｉには、アドレス入力信号にかかわら
ず全て接地電圧ＶＳＳが出力される。

【０１３０】次に、ゲートデコーダの出力信号ＳＷＧｊ
ｉについて説明する。図２４に示すゲートデコーダ１２
において、電源電圧ＶＳＷＧは７Ｖ、電源電圧ＶＮＮは
接地電圧ＶＳＳにし、制御信号ＧＪＥは電圧ＶＣＣにす
る。これにより、選択ワード線切換えＭＯＳのゲート信
号となるＳＷＧｊｉには、アドレス入力信号が全て接地
電圧ＶＳＳとなって選択されたところだけに７Ｖが出力
され、非選択のところには接地電圧ＶＳＳが出力され
る。

【０１３１】次に、ゲートデコーダの出力信号ＳＷＤＧ
ｊｉについて説明する。図２４に示すゲートデコーダ１
２において、電源電圧ＶＳＷＤＧおよび制御信号ＧＪＥ
は電圧ＶＣＣ、電源電圧ＶＮＮは接地電圧ＶＳＳにす
る。これにより、書込みディスターブ阻止電圧を供給す
るためのＮＭＯＳのゲート信号となるＳＷＤＧｊｉに
は、アドレス入力信号が全て接地電圧ＶＳＳとなって選
択されたところだけに接地電圧ＶＳＳが出力され、非選
択のところには電圧ＶＣＣが出力される。

【０１３２】以上の回路動作により、第１の実施例と同
様に消去ベリファイ選択メモリセルはゲートが５Ｖ、ウ
ェルが接地電圧ＶＳＳ、ドレインが１Ｖ、ソースが接地
電圧ＶＳＳとなり消去ベリファイが行なわれる。

【０１３３】(３) 各デコーダの読出し動作 次に、読出し動作時の各デコーダ回路の動作を説明す
る。図２３（ａ）に示すウェルデコーダ２４、ブロック
デコーダ１０の出力信号ＳｉＤ，ＳｉＳ，ＢｉＰ，Ｂｉ
Ｎ、および図２４に示すゲートデコーダ１２の出力信号
Ｇｊｉは第１の実施例と同じである。

【０１３４】ブロックデコーダの出力信号ＳＷＤｉにつ
いて説明する。図２３（ａ）に示す示すブロックデコー
ダ１０において、電源電圧ＶＳＷＤは電圧ＶＣＣ、制御
信号ＷＷは接地電圧ＶＳＳにする。これにより、書込み
ディスターブ阻止電圧を供給するためのＮＭＯＳの電源
となる出力信号ＳＷＤｉには、アドレス入力信号にかか
わらず全て接地電圧ＶＳＳが出力される。

【０１３５】次に、ゲートデコーダの出力信号ＳＷＧｊ
ｉについて説明する。図２４に示すゲートデコーダ１２
において、電源電圧ＶＳＷＧは５Ｖ、電源電圧ＶＮＮは
接地電圧ＶＳＳにし、制御信号ＧＪＥはＶＣＣにする。
これにより、選択ワード線切換えＭＯＳのゲート信号と
なるＳＷＧｊｉには、アドレス入力信号が全て接地電圧
ＶＳＳとなって選択されたところだけに５Ｖが出力さ
れ、非選択のところには接地電圧ＶＳＳが出力される。

【０１３６】次に、ゲートデコーダの出力信号ＳＷＤＧ
ｊｉについて説明する。図２４に示すゲートデコーダ１
２において、電源電圧ＶＳＷＤＧおよび制御信号ＧＪＥ
は電圧ＶＣＣ、電源電圧ＶＮＮは接地電圧ＶＳＳにす
る。これにより、書込みディスターブ阻止電圧を供給す
るためのＮＭＯＳのゲート信号線ＳＷＤＧｊｉには、ア
ドレス入力信号が全て接地電圧ＶＳＳとなって選択され
たところだけに接地電圧ＶＳＳが出力され、非選択のと
ころには電圧ＶＣＣが出力される。

【０１３７】以上の回路動作により、第１の実施例と同
様に読出し選択メモリセルはゲートが電圧ＶＣＣ、ウェ
ルが接地電圧ＶＳＳ、ドレインが１Ｖ、ソースが接地電
圧ＶＳＳとなり読出しが行なわれる。

【０１３８】次に、第２の実施例のレイアウトについて
説明する。第２の実施例でも第１の実施例と同様に、デ
ータ線の総数は８Ｋビット、ワード線の総数は１６Ｋワ
ード、消去ディスターブ緩和のためのウェル分離は１Ｋ
ワード毎、１ブロック内のワード線数は６４ワードを想
定している。また、配線はメタル３層を使用する。図２
６は、本実施例のワードデコーダのレイアウト概略図で
あり、１Ｋワード分を示している。メモリセルアレイ
は、５１２バイト動作を実現するために２つ（５１２バ
イト毎）のメモリサブアレイ２６，２６に分割して配置
している。各ワード線毎に１つ設けられるサブデコーダ
素子からなるサブデコーダ１５は、メモリサブアレイ
（５１２バイト分）２６の両側に置き、例えばメモリサ
ブアレイの左に配置したサブデコーダ１５は奇数ワード
線、メモリサブアレイの右に配置したサブデコーダ１５
は偶数ワード線を駆動するように配線する。なお、サブ
デコーダ１５は選択ワード線切換えＭＯＳと書込みディ
スターブ阻止電圧切換えＭＯＳを含んでいる。ここで、
メモリサブアレイ２６の左に配置したサブデコーダ１５
が偶数ワード線、メモリサブアレイ２６の右に配置した
サブデコーダ１５が奇数ワード線を駆動するように配線
してもよい。また、選択ワード線切換えＭＯＳと書込み
ディスターブ阻止電圧を供給するためのＮＭＯＳは、サ
ブデコーダ１５のＮＭＯＳ領域に配置する。選択ワード
線切換えＭＯＳを設けることにより、サブデコーダ１５
はワード線４ピッチ分以上の領域を利用してレイアウト
することができ、ワード線の狭ピッチに対応可能にな
る。

【０１３９】サブデコーダ１５の電源ＢｉＰとＢｉＮ、
および選択ＭＯＳトランジスタのゲート信号ＳｉＤとＳ
ｉＳを発生するブロックデコーダ１０は、上記したメモ
リサブアレイ２６とサブデコーダ１５の左に配置し、サ
ブデコーダ１５の電源線ＢｉＰとＢｉＮは第２層目の金
属でワード線方向に配線し、選択ＭＯＳトランジスタの
ゲート信号ＳｉＤとＳｉＳは第３層目の金属でワード線
方向に配線し、書込みディスターブ阻止電圧を供給する
ためのＮＭＯＳの電源となる信号線ＳＷＤｉは第２層目
の金属で配線する。また、ブロックデコーダ１０の電源
は、データ線方向に第３層目の金属で配線する。サブデ
コーダ１５のゲート信号Ｇｊｉを発生するゲートデコー
ダ１２は、ブロックデコーダ１０の左に配置し、サブデ
コーダ１５のゲート信号Ｇｊｉは第２層目の金属で配線
する。また、ゲートデコーダ１２の電源は、データ線方
向に第３層目の金属で配線する。消去ディスターブを緩
和するために設けたウェルデコーダ２４は、上記したメ
モリサブアレイ２６とサブデコーダ１５の右に配置し、
その出力は１Ｋワード分のメモリセルアレイを囲むよう
に第３層目の金属で配線し、図２６に×印（コンタクト
孔）で示したようにメモリサブアレイ２６の両側からウ
ェルに給電する。なお、上記したブロックデコーダ１０
およびゲートデコーダ１２とウェルデコーダ２４の位置
関係は、メモリサブアレイ２６とサブデコーダ１５を挾
んで逆に配置してもよい。なお、本実施例におけるサブ
デコーダ１５、ブロックデコーダ１０、ゲートデコーダ
１２およびウェルデコーダ２４内部のレイアウト概念
は、第１の実施例と同様である。

【０１４０】＜実施例３＞図２７は、本発明に係る不揮
発性記憶装置の第３の実施例を示すブロック図である。
本実施例は、第２の実施例において書込みディスターブ
阻止電圧を一部印加しない例である。従って、メモリセ
ルの膜厚を厚くしたり膜質を変えて書込みディスターブ
を緩和し、書込みディスターブのマージンが充分にある
場合には有効である。すなわち、書込みディスターブ阻
止電圧を全ての非選択ワード線へ印加するために必要と
なるＮＭＯＳを削除し、レイアウト面積を低減すること
ができる実施例である。

【０１４１】なお、図２７において図２２に示した第２
の実施例と同一の構成部分については、説明の便宜上、
同一の参照符号を付してその詳細な説明は省略する。す
なわち、本実施例ではサブデコーダ１４とメモリサブア
レイ２６との間にワード線を切換えるＮＭＯＳで構成し
たスイッチを設けているが、各ワード線に書込みディス
ターブ阻止電圧切換えのためのＮＭＯＳスイッチを設け
ていない点が第２の実施例と異なる。

【０１４２】図２７において、１ブロック内のメモリサ
ブアレイ２６には１データ線上に各々ｍ個のメモリセル
が存在するが、ここでは説明を簡単にするために１デー
タ線上に各々４個のメモリセルを有するメモリサブアレ
イを示してある。ＮＭＯＳ構成のスイッチのうち、書込
みディスターブ阻止電圧切換えスイッチを省略したこと
により、スイッチ用の信号線ＳＷＤＧ００〜ＳＷＤＧ０
７と、ブロックデコーダ１０の信号線ＳＷＤ０，ＳＷＤ
１がなくなっている点が第２の実施例と異なっている。
従って、第１の実施例と比べると、新たに選択ワード線
切換え用のスイッチとこれらのゲートを駆動する信号線
ＳＷＧ００からＳＷＧ０７が追加されているだけであ
る。

【０１４３】以下、図２７を用いて第３の実施例におけ
る（１）書込みおよび書込みベリファイ動作、（２）消
去および消去ベリファイ動作、（３）読出し動作を順次
説明する。なお、本説明では選択されるメモリセルはＣ
００と仮定する。また、ここでは図４を用いて説明した
第１の実施例の各動作のための設定条件と異なる部分を
主として説明し、第１の実施例と同じ設定条件の部分の
説明は省略する。

【０１４４】(１) 書込みおよび書込みベリファイ動作 まず、書込み動作を説明する。選択ブロック０内におけ
る選択ワード線切換えＭＯＳのゲート信号線ＳＷＧ００
を７Ｖ、信号線ＳＷＧ０１を−９Ｖ、信号線ＳＷＧ０２
〜ＳＷＧ０７を７Ｖにする点が第１の実施例と異なるだ
けである。このようにしても、第１の実施例と同様に選
択ブロック０においては、選択ワード線Ｗ００だけに書
込みゲート電圧−９Ｖが印加され、非選択ワード線Ｗ０
１はフローティング状態、非選択ワード線Ｗ０２〜Ｗ０
７には書込みディスターブ阻止電圧４．５Ｖが印加され
る。

【０１４５】また、非選択ブロック１内におけるサブデ
コーダ素子のＰＭＯＳの電源線Ｂ１Ｐと、ＮＭＯＳの電
源線Ｂ１Ｎは接地電圧ＶＳＳにし、サブデコーダ素子の
ゲート信号線Ｇ００を４．５Ｖ、その他のゲート信号線
Ｇ０１，Ｇ０２，Ｇ０３は−９Ｖに設定し、非選択ブロ
ック１内のワード線Ｗ１０およびＷ１２〜Ｗ１７が接地
電圧ＶＳＳとなるのは第１の実施例と同様であるが、ワ
ード線Ｗ１１がフローティング状態となる点が第１の実
施例と異なる。その他は第１の実施例と同じであり、以
上の動作により、第１の実施例と同様にメモリセルＣ０
０が選択されて書込みが行なわれる。

【０１４６】次に、書込みベリファイ動作を説明する。
書込みベリファイ動作時のメモリセルとブロック選択Ｍ
ＯＳトランジスタのウェルを全て接地電圧ＶＳＳにし、
選択ブロック０内におけるサブデコーダ素子のＰＭＯＳ
の電源線Ｂ０Ｐを接地電圧ＶＳＳ、ＮＭＯＳの電源線Ｂ
０Ｎを１．５Ｖにし、選択ワード線Ｗ００に接続するサ
ブデコーダ素子のゲート信号線Ｇ００を５Ｖ、その他の
ゲート信号線Ｇ０１〜Ｇ０３を−９Ｖに設定する点は第
１の実施例と同じである。この時、選択ワード線切換え
ＭＯＳのゲート信号線ＳＷＧ００を電圧ＶＣＣ、信号線
ＳＷＧ０１を−９Ｖ、信号線ＳＷＧ０２〜ＳＷＧ０７を
電圧ＶＣＣにする点が第１の実施例と異なる。これによ
り、選択ブロック０においては、選択ワード線Ｗ００だ
けに書込みベリファイゲート電圧１．５Ｖが印加され、
非選択ワード線Ｗ０１はフローティング状態、Ｗ０２〜
Ｗ０７は接地電圧ＶＳＳとなる。

【０１４７】非選択ブロック１内におけるサブデコーダ
素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源線Ｂ１
Ｎは接地電圧ＶＳＳにし、サブデコーダ素子のゲート信
号Ｇ００は５Ｖ、その他のゲート信号Ｇ０１〜Ｇ０３は
−９Ｖであるため、非選択ブロック１内のワード線Ｗ１
０およびＷ１２〜Ｗ１７は接地電圧ＶＳＳとなる点は第
１の実施例と同じであるが、非選択ブロック１内のワー
ド線Ｗ１１がフローティング状態となる点が第１の実施
例と異なる。その他は第１の実施例と同じであり、以上
の動作により、メモリセルＣ００が選択されて書込みベ
リファイが行なわれる。

【０１４８】(２) 消去および消去ベリファイ動作 消去動作を説明する。ウェルデコーダ２４によって選択
された複数のブロック（図２７の場合ブロック０とブロ
ック１）内のメモリセルとブロック選択ＭＯＳトランジ
スタのウェルＷＤ０を−４Ｖにし、選択ブロック０内に
おけるサブデコーダ素子のＰＭＯＳの電源線Ｂ０Ｐを１
２Ｖ、ＮＭＯＳの電源Ｂ０Ｎを接地電圧ＶＳＳにし、選
択ワード線Ｗ００に接続するサブデコーダ素子のゲート
信号線Ｇ００を接地電圧ＶＳＳ、その他のゲート信号線
Ｇ０１〜Ｇ０３を１２Ｖにする点は第１の実施例と同じ
である。この時、選択ワード線切換えＭＯＳのゲート信
号線ＳＷＧ００を１５Ｖ、信号線ＳＷＧ０１を接地電圧
ＶＳＳ、信号線ＳＷＧ０２〜ＳＷＧ０７を１５Ｖにする
点が第１の実施例と異なる。これにより、選択ブロック
０においては、選択ワード線Ｗ００だけに消去ゲート電
圧１２Ｖが印加され、非選択ワード線Ｗ０１はフローテ
ィング状態、非選択ワード線Ｗ０２〜Ｗ０７は接地電圧
ＶＳＳとなる。

【０１４９】非選択ブロック１内におけるサブデコーダ
素子のＰＭＯＳの電源線Ｂ１Ｐと、ＮＭＯＳの電源線Ｂ
１Ｎ、およびサブデコーダ素子のゲート信号線Ｇ００を
接地電圧ＶＳＳにし、その他のゲート信号線Ｇ０１〜Ｇ
０３は１２Ｖにする結果、非選択ブロック１内のワード
線Ｗ１０がフローティング状態となり、ワード線Ｗ１２
〜Ｗ１７は全て接地電圧ＶＳＳとなる点は第１の実施例
と同じであるが、非選択ブロック１内のワード線Ｗ１１
もフローティング状態となる点が第１の実施例と異な
る。その他は第１の実施例と同様である。

【０１５０】以上の動作により、メモリセルＣ００と同
じワード線に接続されたメモリセルが全て選択され、ワ
ード線単位で消去が行なわれる。また、ウェルデコーダ
２４によって非選択となった複数のブロック内のメモリ
セルとブロック選択ＭＯＳのウェルは接地電圧ＶＳＳに
する。このようにすることにより、非選択ブロックにも
かかわらずウェルに−４Ｖが印加されるメモリセルがな
くなり、消去ディスターブを緩和することができる。

【０１５１】次に、消去ベリファイ動作を説明する。消
去ベリファイ動作時のメモリセルおよびブロック選択Ｍ
ＯＳトランジスタのウェルを全て接地電圧ＶＳＳにし、
選択ブロック０内におけるサブデコーダ素子のＰＭＯＳ
の電源線Ｂ０Ｐを５Ｖ、ＮＭＯＳの電源線Ｂ０Ｎを接地
電圧ＶＳＳにし、選択ワード線Ｗ００に接続するサブデ
コーダ素子のゲート信号線Ｇ００を接地電圧ＶＳＳ、そ
の他のゲート信号線Ｇ０１〜Ｇ０３を１２Ｖにする点は
第１の実施例と同じであるが、この時、選択ワード線切
換えＭＯＳのゲート信号線ＳＷＧ００を７Ｖ、信号線Ｓ
ＷＧ０１を接地電圧ＶＳＳ、信号線ＳＷＧ０２〜ＳＷＧ
０７を７Ｖにする点が第１の実施例と異なる。これによ
り、選択ブロック０においては選択ワード線Ｗ００だけ
に消去ベリファイゲート電圧５Ｖが印加され、非選択ワ
ード線Ｗ０１はフローティング状態となり、非選択ワー
ド線Ｗ０２〜Ｗ０７は接地電圧ＶＳＳとなる。

【０１５２】非選択ブロック１内におけるサブデコーダ
素子のＰＭＯＳの電源線Ｂ１Ｐと、ＮＭＯＳの電源線Ｂ
１Ｎおよびサブデコーダ素子のゲート信号線Ｇ００が接
地電圧ＶＳＳ、その他のゲート信号線Ｇ０１〜Ｇ０３は
１２Ｖであり、非選択ブロック１内のワード線Ｗ１０が
フローティング状態、その他のワード線Ｗ１２〜Ｗ１７
が接地電圧ＶＳＳとなる点は第１の実施例と同じである
が、非選択ブロック１内のワード線Ｗ１１もフローティ
ング状態となる点が第１の実施例と異なる。その他は第
１の実施例と同じである。このように設定することによ
り、第１の実施例と同様にメモリセルＣ００が選択され
て消去ベリファイが行なわれる。

【０１５３】(３) 読出し動作 読出し動作を説明する。読出し動作時のメモリセルおよ
びブロック選択ＭＯＳトランジスタのウェルは全てＶＳ
Ｓにし、選択ブロック０内におけるサブデコーダ素子の
ＰＭＯＳの電源線Ｂ０Ｐを電圧ＶＣＣ、ＮＭＯＳの電源
線Ｂ０Ｎを接地電圧ＶＳＳにし、選択ワード線Ｗ００に
接続するサブデコーダ素子のゲート信号線Ｇ００を接地
電圧ＶＳＳにし、その他のゲート信号線Ｇ０１〜Ｇ０３
を電圧ＶＣＣにする点は第１の実施例と同じであるが、
この時、選択ワード線切換えＭＯＳのゲート信号ＳＷＧ
００を５Ｖ、信号線ＳＷＧ０１を接地電圧ＶＳＳ、信号
線ＳＷＧ０２〜ＳＷＧ０７を５Ｖにする点が第１の実施
例と異なる。これにより、選択ブロック０においては、
選択ワード線Ｗ００だけに読出しゲート電圧ＶＣＣが印
加され、非選択ワード線Ｗ０１はフローティング状態、
非選択ワード線Ｗ０２〜Ｗ０７は接地電圧ＶＳＳとな
る。

【０１５４】非選択ブロック１内におけるサブデコーダ
素子のＰＭＯＳの電源線Ｂ１Ｐと、ＮＭＯＳの電源線Ｂ
１Ｎおよびサブデコーダ素子のゲート信号線Ｇ００が接
地電圧ＶＳＳ、その他のゲート信号線Ｇ０１〜Ｇ０３は
電圧ＶＣＣであり、非選択ブロック１内のワード線はＷ
１０がフローティング状態、その他のワード線Ｗ１２〜
Ｗ１７が接地電圧ＶＳＳとなる点は第１の実施例と同じ
であるが、非選択ブロック１内のワード線Ｗ１１もフロ
ーティング状態となる点が第１の実施例と異なる。その
他は第１の実施例と同じである。このように設定するこ
とにより、メモリセルＣ００が選択されて読出しが行な
われる。

【０１５５】なお、第３の実施例のレイアウトは、第２
の実施例で述べた書込み阻止電圧を印加するためのＮＭ
ＯＳを削除する以外は第２の実施例と同様であるので、
説明は省略する。

【０１５６】＜実施例４＞図２８は、本発明に係る不揮
発性記憶装置の第４の実施例を示すブロック図である。
尚、図２８において、図２２に示した第２の実施例と同
一の構成部分については、説明の便宜上、同一の参照符
号を付してその詳細な説明は省略する。すなわち、本実
施例では５１２バイトのサブアレイごとに設けていたサ
ブデコーダ１４を１箇所のみにしている点が第２の実施
例と相違する。このように構成することにより、第２の
実施例に比べてワード線駆動能力が低下するけれども、
サブデコーダの数を減らしてレイアウト面積を低減する
ことができる。ゲートデコーダ１２の数も低減する。

【０１５７】以下、図２８を用いて第４の実施例におけ
る（１）書込みおよび書込みベリファイ動作、（２）消
去および消去ベリファイ動作、（３）読出し動作を順次
説明する。なお、本説明では選択されるメモリセルはＣ
００と仮定する。また、ここでは図４を用いて説明した
第１の実施例の各動作のための設定条件と異なる部分を
主として説明し、第１の実施例と同じ設定条件の部分の
説明は省略する。

【０１５８】(１) 書込みおよび書込みベリファイ動作 まず、書込み動作を説明する。選択ブロック０内におい
ては、サブデコーダ素子のＰＭＯＳの電源線Ｂ０Ｐの電
圧を４．５Ｖにし、ＮＭＯＳの電源線Ｂ０Ｎを−９Ｖ、
選択ワード線Ｗ００に接続するサブデコーダ素子のゲー
ト信号線Ｇ００の電圧を４．５Ｖ、ゲート信号線Ｇ０１
は−９Ｖ、この時、書込みディスターブ阻止電圧供給線
ＳＷＤ０を４．５Ｖにし、選択ワード線切換えＭＯＳの
ゲート信号線ＳＷＧ００の電圧を７Ｖ、信号線ＳＷＧ０
１〜ＳＷＧ０７を−９Ｖ、信号線ＳＷＤＧ００を−９
Ｖ、信号線ＳＷＤＧ０１〜ＳＷＤＧ０７を７Ｖにしてい
る点が第１の実施例と異なるだけである。このようにし
ても、第１の実施例と同様に選択ブロック０において
は、選択ワード線Ｗ００だけに書込みゲート電圧−９Ｖ
が印加され、非選択ワード線Ｗ０１〜Ｗ０７には書込み
ディスターブ阻止電圧４．５Ｖが印加される。

【０１５９】また、非選択ブロック１内においては、サ
ブデコーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの
電源線Ｂ１Ｎの他に、更に書込みディスターブ阻止電圧
供給線ＳＷＤ１を接地電圧ＶＳＳにしている点が第１の
実施例と異なるだけである。この場合も、第１の実施例
と同様にサブデコーダ素子のゲート信号線Ｇ００の電圧
は４．５Ｖ、ゲート信号線Ｇ０１は−９Ｖであるため、
非選択ブロック１内のワード線Ｗ１０〜Ｗ１７は全て接
地電圧ＶＳＳとなる。上記のように設定することによ
り、メモリセルＣ００が選択されて書込みが行なわれ
る。

【０１６０】次に、書込みベリファイ動作を説明する。
選択ブロック０における書込みディスターブ阻止電圧供
給線ＳＷＤ０を接地電圧ＶＳＳにし、選択ワード線切換
えＭＯＳのゲート信号線ＳＷＧ００を電圧ＶＣＣ、信号
線ＳＷＧ０１〜ＳＷＧ０７を−９Ｖ、信号線ＳＷＤＧ０
０を−９Ｖ、信号線ＳＷＤＧ０１〜ＳＷＤＧ０７を電圧
ＶＣＣにしている点が第１の実施例と異なるだけであ
る。このようにしても、第１の実施例と同様に選択ブロ
ック０においては、選択ワード線Ｗ００だけに書込みベ
リファイゲート電圧１．５Ｖが印加され、非選択ワード
線Ｗ０１〜Ｗ０７は接地電圧ＶＳＳとなる。

【０１６１】また、非選択ブロック１内におけるサブデ
コーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源
線Ｂ１Ｎは接地電圧ＶＳＳにする他に、書込みディスタ
ーブ阻止電圧供給線ＳＷＤ１も接地電圧ＶＳＳにしてい
る点が第１の実施例と異なるだけである。このように設
定することにより、第１の実施例と同様にメモリセルＣ
００が選択されて書込みベリファイが行なわれる。

【０１６２】(２) 消去および消去ベリファイ動作 消去動作を説明する。選択ブロック０における書込みデ
ィスターブ阻止電圧供給線ＳＷＤ０を接地電圧ＶＳＳに
し、選択ワード線切換えＭＯＳのゲート信号線ＳＷＧ０
０を１５Ｖ、信号線ＳＷＧ０１〜ＳＷＧ０７および信号
線ＳＷＤＧ００を接地電圧ＶＳＳ、信号線ＳＷＤＧ０１
〜ＳＷＤＧ０７を電圧ＶＣＣにしている点が第１の実施
例と異なるだけである。このようにしても、選択ブロッ
ク０においては、選択ワード線Ｗ００だけに消去ゲート
電圧１２Ｖが印加され、非選択ワード線Ｗ０１〜Ｗ０７
は接地電圧ＶＳＳとなる。

【０１６３】また、非選択ブロック１内におけるサブデ
コーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源
線Ｂ１Ｎを接地電圧ＶＳＳにし、更に書込みディスター
ブ阻止電圧供給線ＳＷＤ１は接地電圧ＶＳＳにしている
点が第１の実施例と異なる。

【０１６４】このように設定することにより、第１の実
施例と同様にメモリセルＣ００と同じワード線に接続さ
れたメモリセルが全て選択され、ワード線単位で消去が
行なわれる。また、ウェルデコーダ２４によって非選択
となった複数のブロック内のメモリセルとブロック選択
ＭＯＳのウェルは接地電圧ＶＳＳにする。従って、第１
の実施例と同様に非選択ブロックにもかかわらずウェル
に−４Ｖが印加されるメモリセルがなくなり、消去ディ
スターブを緩和することができる。

【０１６５】次に、消去ベリファイ動作を説明する。選
択ブロック０内における書込みディスターブ阻止電圧供
給線ＳＷＤ０を接地電圧ＶＳＳにし、選択ワード線切換
えＭＯＳのゲート信号線ＳＷＧ００を７Ｖ、信号線ＳＷ
Ｇ０１〜ＳＷＧ０７および信号線ＳＷＤＧ００を接地電
圧ＶＳＳ、信号線ＳＷＤＧ０１〜ＳＷＤＧ０７を電圧Ｖ
ＣＣにしている点が第１の実施例と異なる。このように
しても、第１の実施例と同様に選択ブロック０において
は、選択ワード線Ｗ００だけに消去ベリファイゲート電
圧５Ｖが印加され、非選択ワード線Ｗ０１〜Ｗ０７は接
地電圧ＶＳＳとなる。

【０１６６】非選択ブロック１内におけるサブデコーダ
素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源線Ｂ１
Ｎを接地電圧ＶＳＳにすると共に、書込みディスターブ
阻止電圧供給線ＳＷＤ１を接地電圧ＶＳＳにしている点
が第１の実施例と異なるだけである。このように設定す
ることにより、第１の実施例と同様にメモリセルＣ００
が選択されて消去ベリファイが行なわれる。

【０１６７】(３) 読出し動作 読出し動作を説明する。選択ブロック０では、書込みデ
ィスターブ阻止電圧供給線ＳＷＤ０を接地電圧ＶＳＳに
し、選択ワード線切換えＭＯＳのゲート信号線ＳＷＧ０
０を５Ｖ、信号線ＳＷＧ０１〜ＳＷＧ０７および信号線
ＳＷＤＧ００を接地電圧ＶＳＳ、信号線ＳＷＤＧ０１〜
ＳＷＤＧ０７を電圧ＶＣＣにしている点が第１の実施例
と異なるだけである。このようにしても、第１の実施例
と同様に選択ブロック０においては、選択ワード線Ｗ０
０だけに読出しゲート電圧ＶＣＣが印加され、非選択ワ
ード線Ｗ０１〜Ｗ０７は接地電圧ＶＳＳとなる。

【０１６８】また、非選択ブロック１では、サブデコー
ダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源線Ｂ
１Ｎを接地電圧ＶＳＳにし、更に書込みディスターブ阻
止電圧供給線ＳＷＤ１を接地電圧ＶＳＳにしている点が
第１の実施例と異なるだけである。このように設定する
ことにより、第１の実施例と同様にメモリセルＣ００が
選択されて読出しが行なわれる。

【０１６９】次に、第４の実施例のレイアウトについて
説明する。第４の実施例では、データ線の総数は８Ｋビ
ット、ワード線の総数は１６Ｋワード、消去ディスター
ブ緩和のためのウェル分離は１Ｋワード毎、１ブロック
内のワード線数は６４ワードを想定している。また、配
線はメタル３層を使用する。図２９は、本実施例のワー
ドデコーダのレイアウト概略図であり、１Ｋワード分を
示している。本実施例では、第２の実施例において５１
２バイト毎に設けてあったサブデコーダ１５が図面上の
左側のメモリサブアレイのみに存在し、このサブデコー
ダ１５の出力が左右のメモリサブアレイ２６，２６のワ
ード線で共有されている。図面上の右側のメモリサブア
レイ２６の両側には、選択ワード線切り換えＭＯＳと書
込みディスターブ阻止電圧切り換えＭＯＳの領域１７が
配置されている。それ以外のレイアウト構成は、第２の
実施例と同様である。

【０１７０】＜実施例５＞図３０は、本発明に係る不揮
発性記憶装置の第５の実施例を示すブロック図である。
尚、図３０において図２２に示した第２の実施例と同一
の構成部分については、説明の便宜上、同一の参照符号
を付してその詳細な説明は省略する。すなわち、本実施
例では５１２バイトのサブアレイ毎に設けていたサブデ
コーダ１４を１箇所のみにすると共に、書込みディスタ
ーブ阻止電圧を一部印加しない点が第２の実施例と相違
する。このように構成することにより、第２の実施例に
比べてワード線駆動能力を低下するけれども、サブデコ
ーダの数を減らしてレイアウト面積を低減することがで
きる。また、本実施例はメモリセルの膜厚を厚くしたり
膜質を変えて書込みディスターブのマージンが充分にあ
る場合に有効であり、書込みディスターブ阻止電圧を全
ての非選択ワード線へ印加するために必要となるＮＭＯ
Ｓを削除し、レイアウト面積を低減することができる。

【０１７１】以下、図３０を用いて第５の実施例におけ
る（１）書込みおよび書込みベリファイ動作、（２）消
去および消去ベリファイ動作、（３）読出し動作を順次
説明する。なお、本説明では選択されるメモリセルはＣ
００と仮定する。また、ここでは図４を用いて説明した
第１の実施例の各動作のための設定条件と異なる部分を
主として説明し、第１の実施例と同じ設定条件の部分の
説明は省略する。

【０１７２】(１) 書込みおよび書込みベリファイ動作 まず、書込み動作を説明する。選択ブロック０内におけ
る選択ワード線切換えＭＯＳのゲート信号線ＳＷＧ００
を７Ｖ、信号線ＳＷＧ０１を−９Ｖ、信号線ＳＷＧ０２
とＳＷＧ０３を７Ｖ、信号線ＳＷＧ０４とＳＷＧ０５を
−９Ｖ、信号線ＳＷＧ０６とＳＷＧ０７を７Ｖにする点
が第１の実施例と異なるだけである。これにより、選択
ブロック０においては、選択ワード線Ｗ００だけに書込
みゲート電圧−９Ｖが印加され、非選択ワード線Ｗ０
１，Ｗ０４，Ｗ０５はフローティング状態、非選択ワー
ド線Ｗ０２，Ｗ０３，Ｗ０６，Ｗ０７には書込みディス
ターブ阻止電圧４．５Ｖが印加される。

【０１７３】また、非選択ブロック１内におけるサブデ
コーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源
Ｂ１Ｎを接地電圧ＶＳＳにし、サブデコーダ素子のゲー
ト信号線Ｇ００を４．５Ｖ、ゲート信号Ｇ０１を−９Ｖ
に設定し、非選択ブロック１内のワード線Ｗ１０，Ｗ１
２，Ｗ１３，Ｗ１６，Ｗ１７が接地電圧ＶＳＳとなるの
は第１の実施例と同じであるが、ワード線Ｗ１１，Ｗ１
４，Ｗ１５がフローティング状態となる点が第１の実施
例と異なる。その他は第１の実施例と同じであり、以上
の動作により、第１の実施例と同様にメモリセルＣ００
が選択されて書込みが行なわれる。

【０１７４】次に、書込みベリファイ動作を説明する。
書込みベリファイ動作時のメモリセルとブロック選択Ｍ
ＯＳトランジスタのウェルを全て接地電圧ＶＳＳにし、
選択ブロック０内におけるサブデコーダ素子のＰＭＯＳ
の電源線Ｂ０Ｐを接地電圧ＶＳＳ、ＮＭＯＳの電源線Ｂ
０Ｎを１．５Ｖにし、選択ワード線Ｗ００に接続するサ
ブデコーダ素子のゲート信号Ｇ００を５Ｖ、ゲート信号
Ｇ０１を−９Ｖに設定する点は第１の実施例と同じであ
る。この時、選択ワード線切換えＭＯＳのゲート信号線
ＳＷＧ００，ＳＷＧ０２，ＳＷＧ０３，ＳＷＧ０６，Ｓ
ＷＧ０７を電圧ＶＣＣ、信号線ＳＷＧ０１，ＳＷＧ０
４，ＳＷＧ０５を−９Ｖにする点が第１の実施例と異な
る。これにより、選択ブロック０においては、選択ワー
ド線Ｗ００だけに書込みベリファイゲート電圧１．５Ｖ
が印加され、非選択ワード線Ｗ０１，Ｗ０４，Ｗ０５は
フローティング状態、非選択ワード線Ｗ０２，Ｗ０３，
Ｗ０６，Ｗ０７は接地電圧ＶＳＳとなる。

【０１７５】非選択ブロック１内におけるサブデコーダ
素子のＰＭＯＳの電源線Ｂ１Ｐと、ＮＭＯＳの電源線Ｂ
１Ｎは接地電圧ＶＳＳにし、サブデコーダ素子のゲート
信号線Ｇ００は５Ｖ、ゲート信号線Ｇ０１は−９Ｖであ
るため、非選択ブロック１内のワード線Ｗ１０，Ｗ１
２，Ｗ１３，Ｗ１６，Ｗ１７は接地電圧ＶＳＳとなる点
は第１の実施例と同じであるが、非選択ブロック１内の
ワード線Ｗ１１，Ｗ１４，Ｗ１５がフローティング状態
となる点が第１の実施例と異なる。その他は第１の実施
例と同じであり、以上の動作により、メモリセルＣ００
が選択されて書込みベリファイが行なわれる。

【０１７６】(２) 消去および消去ベリファイ動作 消去動作を説明する。ウェルデコーダ２４によって選択
された複数のブロック（図３０の場合ブロック０とブロ
ック１）内のメモリセルとブロック選択ＭＯＳトランジ
スタのウェルＷＤ０を−４Ｖにし、選択ブロック０内に
おけるサブデコーダ素子のＰＭＯＳの電源線Ｂ０Ｐを１
２Ｖ、ＮＭＯＳの電源線Ｂ０Ｎを接地電圧ＶＳＳにし、
選択ワード線Ｗ００に接続するサブデコーダ素子のゲー
ト信号線Ｇ００を接地電圧ＶＳＳ、ゲート信号線Ｇ０１
を１２Ｖにする点は第１の実施例と同じである。この
時、選択ワード線切換えＭＯＳのゲート信号線ＳＷＧ０
０を１５Ｖ、信号線ＳＷＧ０１を接地電圧ＶＳＳ、信号
線ＳＷＧ０２，ＳＷＧ０３，ＳＷＧ０６，ＳＷＧ０７を
１５Ｖ、信号線ＳＷＧ０４とＳＷＧ０５を接地電圧ＶＳ
Ｓにする点が第１の実施例と異なる。これにより、選択
ブロック０においては、選択ワード線Ｗ００だけに消去
ゲート電圧１２Ｖが印加され、非選択ワード線Ｗ０１，
Ｗ０４，Ｗ０５はフローティング状態、非選択ワード線
Ｗ０２，Ｗ０３，Ｗ０６，Ｗ０７は接地電圧ＶＳＳとな
る。

【０１７７】非選択ブロック１内におけるサブデコーダ
素子のＰＭＯＳの電源線Ｂ１Ｐと、ＮＭＯＳの電源線Ｂ
１Ｎおよびサブデコーダ素子のゲート信号線Ｇ００は接
地電圧ＶＳＳにし、ゲート信号線Ｇ０１は１２Ｖにする
結果、非選択ブロック１内のワード線Ｗ１０がフローテ
ィング状態となり、非選択ブロック１内のワード線Ｗ１
２，Ｗ１３，Ｗ１６，Ｗ１７は接地電圧ＶＳＳとなる点
は実施例と同じであるが、更に非選択ブロック１内のワ
ード線Ｗ１１，Ｗ１４，Ｗ１５もフローティング状態と
なる点が第１の実施例と異なる。その他は第１の実施例
と同様である。

【０１７８】以上の動作により、メモリセルＣ００と同
じワード線に接続されたメモリセルが全て選択され、ワ
ード線単位で消去が行なわれる。また、ウェルデコーダ
２４によって非選択となった複数のブロック内のメモリ
セルとブロック選択ＭＯＳのウェルは接地電圧ＶＳＳに
する。このようにすることにより、非選択ブロックにも
かかわらずウェルに−４Ｖが印加されるメモリセルがな
くなり、消去ディスターブを緩和することができる。

【０１７９】次に、消去ベリファイ動作を説明する。消
去ベリファイ動作時のメモリセルおよびブロック選択Ｍ
ＯＳトランジスタのウェルは全て接地電圧ＶＳＳにし、
選択ブロック０内におけるサブデコーダ素子のＰＭＯＳ
の電源線Ｂ０Ｐを５Ｖ、ＮＭＯＳの電源線Ｂ０Ｎを接地
電圧ＶＳＳにし、選択ワード線Ｗ００に接続するサブデ
コーダ素子のゲート信号線Ｇ００を接地電圧ＶＳＳ、ゲ
ート信号線Ｇ０１を１２Ｖにする点は第１の実施例と同
じであるが、この時、選択ワード線切換えＭＯＳのゲー
ト信号線ＳＷＧ００を７Ｖ、信号線ＳＷＧ０１を接地電
圧ＶＳＳ、信号線ＳＷＧ０２とＳＷＧ０３を７Ｖ、信号
線ＳＷＧ０４とＳＷＧ０５を接地電圧ＶＳＳ、信号線Ｓ
ＷＧ０６とＳＷＧ０７を７Ｖにする点が第１の実施例と
異なる。これにより、選択ブロック０においては、選択
ワード線Ｗ００だけに消去ベリファイゲート電圧５Ｖが
印加され、非選択ワード線Ｗ０１，Ｗ０４，Ｗ０５はフ
ローティング状態、非選択ワード線Ｗ０２，Ｗ０３，Ｗ
０６，Ｗ０７は接地電圧ＶＳＳとなる。

【０１８０】非選択ブロック１内におけるサブデコーダ
素子のＰＭＯＳの電源線Ｂ１Ｐと、ＮＭＯＳの電源線Ｂ
１Ｎおよびサブデコーダ素子のゲート信号線Ｇ００が接
地電圧ＶＳＳ、ゲート信号線Ｇ０１は１２Ｖであり、非
選択ブロック１内のワード線Ｗ１０がフローティング状
態、ワード線Ｗ１２，Ｗ１３，Ｗ１６，Ｗ１７が接地電
圧ＶＳＳとなる点は第１の実施例と同じであるが、非選
択ブロック１内のワード線Ｗ１１，Ｗ１４，Ｗ１５もフ
ローティング状態となる点が第１の実施例と異なる。そ
の他は第１の実施例と同じである。このように設定する
ことにより、第１の実施例と同様にメモリセルＣ００が
選択されて消去ベリファイが行なわれる。

【０１８１】(３) 読出し動作 読出し動作を説明する。読出し動作時のメモリセルおよ
びブロック選択ＭＯＳトランジスタのウェルは全て接地
電圧ＶＳＳにし、選択ブロック０内におけるサブデコー
ダ素子のＰＭＯＳの電源線Ｂ０Ｐを電圧ＶＣＣ、ＮＭＯ
Ｓの電源線Ｂ０Ｎを接地電圧ＶＳＳにし、選択ワード線
Ｗ００に接続するサブデコーダ素子のゲート信号線Ｇ０
０を接地電圧ＶＳＳにし、ゲート信号線Ｇ０１を電圧Ｖ
ＣＣにする点は第１の実施例と同じであるが、この時、
選択ワード線切換えＭＯＳのゲート信号線ＳＷＧ００，
ＳＷＧ０２，ＳＷＧ０３，ＳＷＧ０６，ＳＷＧ０７を５
Ｖ、信号線ＳＷＧ０１，ＳＷＧ０４，ＳＷＧ０５を接地
電圧ＶＳＳにする点が第１の実施例と異なる。これによ
り、選択ブロック０においては、選択ワード線Ｗ００だ
けに読出しゲート電圧ＶＣＣが印加され、非選択ワード
線Ｗ０１，Ｗ０４，Ｗ０５はフローティング状態、非選
択ワード線Ｗ０２，Ｗ０３，Ｗ０６，Ｗ０７は接地電圧
ＶＳＳとなる。

【０１８２】非選択ブロック１内におけるサブデコーダ
素子のＰＭＯＳの電源線Ｂ１Ｐと、ＮＭＯＳの電源線Ｂ
１Ｎおよびサブデコーダ素子のゲート信号線Ｇ００が接
地電圧ＶＳＳ、ゲート信号線Ｇ０１が電圧ＶＣＣであ
り、非選択ブロック１内のワード線Ｗ１０がフローティ
ング状態、ワード線Ｗ１２，Ｗ１３，Ｗ１６，Ｗ１７が
接地電圧ＶＳＳとなる点は第１の実施例と同じである
が、非選択ブロック１内のワード線Ｗ１１，Ｗ１４，Ｗ
１５もフローティング状態となる点が第１の実施例と異
なる。その他は第１の実施例と同じである。このように
設定することにより、第１の実施例と同様にメモリセル
Ｃ００が選択されて読出しが行なわれる。なお、第５の
実施例のレイアウトは、第４の実施例で述べた書込み阻
止電圧を印加するためのＮＭＯＳを削除する以外は、第
４の実施例と同様であるので説明を省略する。

【０１８３】

【発明の効果】前述した実施形態および実施例から明ら
かなように、本発明に係る不揮発性記憶装置は、メモリ
セルアレイのウェルをワード線配列方向にｋ個に分割
し、消去時にはウェルデコーダによって選択された１／
ｋのメモリセルアレイのウェルにのみ負電圧を印加する
ように構成している。これにより、消去時に非選択にも
かかわらずウェルに負電圧が印加されるメモリセルを１
／ｋ個に低減でき、消去ディスターブを緩和することが
できる。

【０１８４】以上、本発明の好適な実施形態および実施
例について説明したが、本発明は前記形態および実施例
に限定されることなく、例えば、ＡＮＤ型フラッシュメ
モリセル構成ばかりでなく、ＮＯＲ型やＮＡＮＤ型フラ
ッシュメモリセル構成でもウェルに電圧を印加して動作
させる場合には適用でき、本発明の精神を逸脱しない範
囲内において種々の設計変更をなし得ることは勿論であ
る。

【図面の簡単な説明】

【図１】本発明に係る不揮発性記憶装置におけるメモリ
セルアレイのウェル分割を示す概略図である。

【図２】従来の不揮発性記憶装置の構成を示す概略ブロ
ック図である。

【図３】ＣＭＯＳからなるサブデコーダ素子の構成例を
示す回路図である。

【図４】本発明に係る不揮発性記憶装置の第１の実施例
を示すブロック図である。

【図５】第１の実施例の不揮発性記憶装置で用いるワー
ドデコーダの階層化構造を示すブロック図である。

【図６】第１の実施例の不揮発性記憶装置で用いるウェ
ルデコーダとブロックデコーダの第１のアドレス選択方
法を示す説明図である。

【図７】第１の実施例の不揮発性記憶装置で用いるウェ
ルデコーダとブロックデコーダの第２のアドレス選択方
法を示す説明図である。

【図８】不揮発性記憶装置の消去動作における従来例と
第１の実施例との比較を示す説明図である。

【図９】第１の実施例の不揮発性記憶装置で用いる
（ａ）ウェルデコーダとブロックデコーダの回路図と、
（ｂ）ブロックデコーダの出力信号ＳｉＳの共有を示す
ための説明図である。

【図１０】第１の実施例の不揮発性記憶装置で用いるゲ
ートデコーダの回路図である。

【図１１】第１の実施例の不揮発性記憶装置で用いるサ
ブデコーダの回路図である。

【図１２】第１の実施例の不揮発性記憶装置で用いるワ
ードデコーダのレイアウト概略図である。

【図１３】第１の実施例の不揮発性記憶装置で用いるサ
ブデコーダ素子のレイアウト構成例を示す概略図であ
る。

【図１４】第１の実施例の不揮発性記憶装置で用いるブ
ロックデコーダの概略電源配線図である。

【図１５】第１の実施例の不揮発性記憶装置で用いる正
電圧動作用のＮＭＯＳの（ａ）平面図および（ｂ）断面
図である。

【図１６】第１の実施例の不揮発性記憶装置で用いる正
電圧動作用のＰＭＯＳの（ａ）平面図および（ｂ）断面
図である。

【図１７】第１の実施例の不揮発性記憶装置で用いる負
電圧動作用のＮＭＯＳの（ａ）平面図および（ｂ）断面
図である。

【図１８】第１の実施例の不揮発性記憶装置で用いるド
レインオフセット型高耐圧ＮＭＯＳの（ａ）平面図、
（ｂ）断面図、および（ｃ）回路記号図である。

【図１９】第１の実施例の不揮発性記憶装置で用いるド
レインインプラ型高耐圧ＮＭＯＳの（ａ）平面図、
（ｂ）断面図、および（ｃ）回路記号図である。

【図２０】第１の実施例の不揮発性記憶装置で用いるゲ
ートデコーダの概略電源配線図である。

【図２１】第１の実施例の不揮発性記憶装置で用いるウ
ェルデコーダの概略電源配線図である。

【図２２】本発明に係る不揮発性記憶装置の第２の実施
例を示すブロック図である。

【図２３】第２の実施例の不揮発性記憶装置で用いる
（ａ）ウェルデコーダとブロックデコーダの回路図と、
（ｂ）ブロックデコーダの出力信号ＳｉＳの共有を示す
ための説明図である。

【図２４】第２の実施例の不揮発性記憶装置で用いるゲ
ートデコーダの回路図である。

【図２５】第２の実施例の不揮発性記憶装置で用いるサ
ブデコーダの回路図である。

【図２６】第２の実施例の不揮発性記憶装置で用いるワ
ードデコーダのレイアウト概略図である。

【図２７】本発明に係る不揮発性記憶装置の第３の実施
例を示すブロック図である。

【図２８】本発明に係る不揮発性記憶装置の第４の実施
例を示すブロック図である。

【図２９】第４の実施例の不揮発性記憶装置で用いるワ
ードデコーダのレイアウト概略図である。

【図３０】本発明に係る不揮発性記憶装置の第５の実施
例を示すブロック図である。

【符号の説明】

１０…ブロックデコーダ、１２…ゲートデコーダ、１４
…サブデコーダ、１５…サブデコーダ、２０…メモリセ
ルアレイ、２２…ウェル、２４…ウェルデコーダ、２６
…メモリサブアレイ、３０〜３５…アドレス発生回路、
４０…拡散層、４１…ゲート、４２…ワード線、４３…
コンタクト孔、４４…第２層目の金属配線、４５…第１
層目の金属配線、４６…第３層目の金属配線、５０…Ｎ
ＭＯＳ領域、５１…ｐ−ウェル、５２…ＰＭＯＳ領域、
５３…ｎ−ウェル、５４…アドレスおよび制御信号線、
５５…ｎ⁺ソース／ドレイン拡散層、５６…ｐ⁺拡散層、
５７…ｎ−アイソレーション、５８…深いｐ−ウェル、
６０…ｐ基板、Ｃ００〜Ｃ１ｍ…メモリセル、Ｗ００〜
Ｗ１ｍ…ワード線、ＳＬ０…共通ソース線、ＤＬ０〜Ｄ
Ｌｙ…グローバルデータ線、ＳＴ００Ｓ〜ＳＴ１１Ｓ…
ソース側ブロック選択ＭＯＳトランジスタ、ＳＴ００Ｄ
〜ＳＴ１１Ｄ…ドレイン側ブロック選択ＭＯＳトランジ
スタ、ＳｉＳ…ソース側ブロック選択ＭＯＳのゲート信
号線、ＳｉＤ…ドレイン側ブロック選択ＭＯＳのゲート
信号線、ＢｉＰ…サブデコーダ回路ＰＭＯＳの電源線、
ＢｉＮ…サブデコーダ回路ＮＭＯＳの電源線、Ｄ００〜
Ｄ１１…メモリセルのドレイン線、Ｓ００〜Ｓ１１…メ
モリセルのソース線、Ｇｊｉ：サブデコーダ回路のゲー
ト信号線、ＷＤｋ…ウェルデコーダの出力信号（ウェ
ル）、ＳＷＤｉ…書込みディスターブ阻止電圧供給線、
ＳＷＤＧｊｉ…書込みディスターブ阻止電圧切換えＭＯ
Ｓのゲート信号線、ＳＷＧｊｉ…選択ワード線切換えＭ
ＯＳのゲート信号線、ＶＣＣ…正電源、ＶＳＳ…接地電
圧、ＶＮＮ…負電源、ＶＭＭ…負電源、ＶＦＦ…負電
源、ＶＧＰ…正電源、ＶＤＰ…正電源、ＶＢＰ…正電
源、ＶＢＰＰ…正電源、ＶＳＷＤ…正電源、ＶＳＷＤＧ
…正電源、ＶＳＷＧ…正電源、ＣＭＭ…制御信号線、Ｓ
ＳｉＤ：制御信号線、ＳＥＥＢ…制御信号線、ＳＳｉＳ
…制御信号線、ＳＢｉＰ…制御信号線、ＷＶＢ…制御信
号線、ＷＷＢ…制御信号線、ＷＷＶ…制御信号線、ＷＷ
ＶＢ…制御信号線、ＧＪＥ…制御信号線、ＣＭＭ…制御
信号線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 城野 雄介 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 宮本 直樹 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 加藤 正高 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (18)

【特許請求の範囲】
1. 【請求項１】制御ゲートと浮遊ゲートを有する複数のメ
   モリセルと、該メモリセルと接続したワード線と該ワー
   ド線を駆動する複数のデコーダ素子からなるデコーダ回
   路とを有する半導体記憶装置において、 １本当りｍ個のメモリセルと接続された複数のデータ線
   と交差するワード線ｎ本分のメモリセルアレイを１ブロ
   ックとする複数のブロック毎に、電気的に分離されたメ
   モリセルアレイのウェルを設け、 該ウェルに選択的に電圧を印加する手段を更に備えたこ
   とを特徴とする不揮発性記憶装置。
2. 【請求項２】制御ゲートと浮遊ゲートを有する複数のメ
   モリセルと、該メモリセルと接続したワード線と該ワー
   ド線を駆動する複数のデコーダ素子からなるデコーダ回
   路とを有する半導体記憶装置において、 前記複数のメモリセルは、同じデータ線に接続されるｍ
   個のメモリセルの各ソースとドレインが埋込み拡散層に
   よって接続されると共に、ソースの拡散層は第１の選択
   トランジスタを介して共通ソース線に、ドレインの拡散
   層は第２の選択トランジスタを介してグローバルデータ
   線にそれぞれ接続され、かつ、 前記共通ソース線はワード線ｎ本分のメモリセルアレイ
   を１ブロックとする複数ブロック毎に分割されたメモリ
   セルアレイのウェル単位で分割されると共に、同じ複数
   ブロック内の、共通ソース線とメモリセルアレイのウェ
   ルとが接続されるように構成されてなり、 メモリセルの浮遊ゲートへウェルから電子を注入する動
   作の際に、選択メモリセルにはゲートに正電圧、ウェル
   とソースに負電圧を印加し、ドレインをフローティング
   にすると共に、前記選択メモリセルの属さないウェルの
   非選択メモリセルのウェルとソースに対しては前記選択
   メモリセルとは異なる電圧を印加する手段を備えたこと
   を特徴とする不揮発性記憶装置。
3. 【請求項３】前記選択メモリセルとは異なる電圧を印加
   する手段は、メモリセルの浮遊ゲートからウェルへ電子
   を放出する動作の際には、選択メモリセルにはゲートに
   負電圧、ウェルとソースに正電圧を印加し、ドレインを
   フローティングにすると共に、前記選択メモリセルの属
   さないウェルの非選択メモリセルのウェルとソースに対
   しては前記選択メモリセルとは異なる電圧を印加するよ
   うに動作する請求項２記載の不揮発性記憶装置。
4. 【請求項４】制御ゲートと浮遊ゲートを有する複数のメ
   モリセルと、該メモリセルと接続したワード線と該ワー
   ド線を駆動する複数のデコーダ素子からなるデコーダ回
   路とを有する半導体記憶装置において、 １本当りｍ個のメモリセルと接続された複数のデータ線
   と交差するワード線ｎ本分のメモリセルアレイを１ブロ
   ックとする複数のブロック毎に、電気的に分離されたメ
   モリセルアレイのウェルを設け、 前記ワード線を駆動するデコーダ回路が、 所要のウェルに選択的に電圧を印加する手段と、 前記複数ブロックの中から所要のブロックを選択するブ
   ロック選択手段と、 選択されたブロック内のワード線を選択するゲート選択
   手段とから構成されたことを特徴とする不揮発性記憶装
   置。
5. 【請求項５】前記ワード線を駆動するデコーダ回路の各
   々のデコーダ素子がコンプリメンタリ形ＭＯＳからなる
   インバータから構成されると共に、 該インバータの、ゲート信号と高電位側電源信号と低電
   位側電源信号とをそれぞれ独立に制御する手段を更に設
   けて成る請求項１〜４のいずれか１項に記載の不揮発性
   記憶装置。
6. 【請求項６】前記デコーダ素子を共有するように各ワー
   ド線に第１のスイッチング手段を設けて成る請求項５記
   載の不揮発性記憶装置。
7. 【請求項７】メモリセルの浮遊ゲートへ電子を注入また
   は放出する動作の際に非選択メモリセルに接続するワー
   ド線全てに所定の非選択ワード電圧を印加する第２のス
   イッチング手段を更に設けて成る請求項６記載の不揮発
   性記憶装置。
8. 【請求項８】前記メモリセルアレイがワード線方向にｋ
   バイト毎のメモリサブアレイに分割して配置されると共
   に、ｋバイト単位での動作を行なうように前記デコーダ
   素子であるインバータのゲート信号をｋバイト毎に独立
   にデコードする手段を備えて成る請求項５〜７のいずれ
   か１項に記載の不揮発性記憶装置。
9. 【請求項９】前記ウェルに選択的に電圧を印加する手段
   を構成するＭＯＳトランジスタのゲートは、データ線方
   向へくし型に折返して配置して成る請求項１または請求
   項４に記載の不揮発性記憶装置。
10. 【請求項１０】インバータから構成される前記デコーダ
    素子のゲート信号を制御する手段はゲートデコーダとサ
    ブデコーダであり、前記デコーダ素子の電源信号を制御
    する手段はブロックデコーダであり、メモリセルアレイ
    の前記ウェルを選択して駆動する手段はウェルデコーダ
    であって、前記ブロックデコーダとウェルデコーダのア
    ドレス信号は上位のアドレス信号を共有するように構成
    して成る請求項５に記載の不揮発性記憶装置。
11. 【請求項１１】インバータから構成される前記デコーダ
    素子の電源信号を制御する手段はブロックデコーダであ
    り、メモリセルアレイの前記ウェルを選択して駆動する
    手段はウェルデコーダであって、前記ブロックデコーダ
    とウェルデコーダのアドレス信号は各々独立の信号であ
    るように構成して成る請求項５に記載の不揮発性記憶装
    置。
12. 【請求項１２】インバータから構成される前記デコーダ
    素子は、ｋバイト毎に分割された全てのメモリサブアレ
    イの両側に配置して成る請求項５〜請求項１１のいずれ
    か１項に記載の不揮発性記憶装置。
13. 【請求項１３】インバータから構成される前記デコーダ
    素子は、ｋバイト毎に分割されたいずれか１つのメモリ
    サブアレイの両側に配置すると共に、その他のメモリサ
    ブアレイと共有して成る請求項６または請求項７に記載
    の不揮発性記憶装置。
14. 【請求項１４】前記インバータのｎチャネル形ＭＯＳト
    ランジスタは、低電位側電源信号側の拡散層を共通にし
    てゲートがワード線と直交するようにレイアウトして成
    る請求項５〜１３のいずれか１項に記載の不揮発性記憶
    装置。
15. 【請求項１５】前記インバータのｐチャネル形ＭＯＳト
    ランジスタは、高電位側電源信号側の拡散層を共通にし
    てゲートがワード線と直交するようにレイアウトして成
    る請求項５〜１４のいずれか１項に記載の不揮発性記憶
    装置。
16. 【請求項１６】前記第１のスイッチング手段は、各ワー
    ド線につきｎチャネル形ＭＯＳトランジスタ１個で構成
    され、ワード線を駆動する共通のデコーダ素子に接続さ
    れる複数の第１のスイッチ手段のｎチャネル形ＭＯＳト
    ランジスタの、デコーダ素子と接続する側の拡散層を共
    通にしてゲートがワード線と直交するようにレイアウト
    して成る請求項６，７，１３のいずれか１項に記載の不
    揮発性記憶装置。
17. 【請求項１７】前記第２のスイッチング手段は、各ワー
    ド線につきｎチャネル形ＭＯＳトランジスタ１個で構成
    され、複数の第２のスイッチ手段のｎチャネルＭＯＳト
    ランジスタの書込み非選択ワード電圧が直接印加される
    側の拡散層を共通にしてゲートがワード線と直交するよ
    うにレイアウトして成る請求項７または請求項１３に記
    載の不揮発性記憶装置。
18. 【請求項１８】デコーダ素子を構成する負電圧動作用の
    ｎチャネル形ＭＯＳトランジスタの隣にＶＣＣ電源を持
    つｐチャネル形ＭＯＳトランジスタを配置し、負電圧動
    作用のｎチャネル形ＭＯＳトランジスタのｎ−ウェルに
    給電するＶＣＣ電源と、ｐチャネル形ＭＯＳトランジス
    タのＶＣＣ電源とを共有することによってレイアウト面
    積を縮小して成る請求項５〜８のいずれか１項に記載の
    不揮発性記憶装置。