JP2007080373A - 不揮発性メモリ - Google Patents

Abstract

【課題】 フラッシュメモリなどの不揮発性メモリにおいて、メモリセルのディスターブを軽減することができる技術を提供する。
【解決手段】 電気的に書き込み及び消去可能な複数のメモリセルと、前記複数のメモリセルに接続されるワード線ＷＬ及びビット線とを備えた不揮発性メモリに、非選択のワード線ＷＬに印加される電圧を動作モードに応じて切り替える手段を設ける。非選択のワード線ＷＬに印加される電圧（ＶＵＷ）は、消去モード時の電圧を−２Ｖとし、他のモード時の電圧を−１．４Ｖとする。
【選択図】 図１

Description

本発明は、不揮発性メモリに関し、特に、フラッシュメモリなどの電気的に書き込み及び消去可能な不揮発性メモリに適用して有効な技術に関する。

本発明者が検討した技術として、例えば、電気的に書き込み及び消去が可能な不揮発性メモリの1つとしてフラッシュメモリがある。フラッシュメモリにおいては、書き込み、消去ともトンネル電流を用いて浮遊ゲートの電荷放出、注入を行う、いわゆるＡＮＤ型のメモリセル構成が知られている。

このフラッシュメモリは、ワードデコーダ回路の高速化を図るために、複数のブロックに分割されたメモリセルアレイのうち、任意のブロックを選択するメインデコーダ、選択されたブロック内の特定のワード線を選択するゲートデコーダ、並びにサブデコーダとに階層化されたものがある。

ところで、前記のようなフラッシュメモリの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、フラッシュメモリにおいては、書き込み、読み出し又は消去動作時に、非選択メモリセルにも動作電圧が加わることにより、非選択メモリセルのしきい値電圧（以下「Ｖｔｈ」という）が変動する、いわゆるディスターブという問題がある。図４により、このディスターブを説明する。

図４は、１Ｇビットフラッシュメモリにおける階層化ビット線構造を示す図である。図４に示すフラッシュメモリは、浮遊ゲート４０１とアシストゲート４０２からなる多数のメモリセルが行列状に配列され、ストリングを形成している。ストリングの周辺にはワード線ＷＬを駆動するワードドライバ回路４０３と、ビット線を制御するカラム系制御回路４０４が配置されている。このフラッシュメモリは、８ｋセル／ページ（１６ｋセル／ブロック）、２５６セル／ストリングの構成となっている。

例えば、書き込み動作において、メモリセル４０５が選択された場合（選択ブロック／選択ビット）、同じワード線上の選択ブロック／非選択ビット４０６のＶｔｈが変動する、いわゆるワードディスターブが発生する。同様に、非選択ブロック４０７では、いわゆるドレインディスターブが発生する。

そこで、本発明の目的は、フラッシュメモリなどの不揮発性メモリにおいて、メモリセルのディスターブを軽減することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による不揮発性メモリは、電気的に書き込み及び消去可能な複数のメモリセルと、前記複数のメモリセルに接続されるワード線及びビット線と、非選択の前記ワード線に印加される電圧を動作モードに応じて切り替える手段とを有するものである。

本願において開示される発明によれば、メモリセルのディスターブを軽減することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は本発明の一実施の形態による不揮発性メモリにおいて、ストリング部分の構成を示す回路図、図２は各動作モードにおけるワード線に印加される電圧の値を示す図、図３は非選択ワード線に印加される負電圧（ＶＵＷ）の切り替え手段を示す回路図である。

まず、図１により、本実施の形態による不揮発性メモリの構成の一例を説明する。本実施の形態の不揮発性メモリは、例えば電気的に書き込み及び消去可能な４Ｇビットフラッシュメモリとされ、メモリセル間の干渉を防ぐアシストゲートとデータを記憶する浮遊ゲートとを交互に配置したメモリセル方式を採用している。そして、ビット線配線として、アシストゲート下の反転層を利用している。また、このアシストゲートは、素子分離の役目も果たしている。そして、この不揮発性メモリの一例としてのフラッシュメモリは、周知の半導体製造技術によって、１個の半導体チップ上に形成されている。

このフラッシュメモリは、浮遊ゲート１０１とアシストゲート１０２，１０３からなる多数のメモリセルが行列状に配列され、ストリング１０４を形成している。各メモリセルの浮遊ゲート１０１のゲートはワード線ＷＬに接続され、ソース又はドレインはアシストゲート１０２，１０３のソース又はドレインに接続されている。ビット線を形成するＧＢＬ（グローバルビットライン）側のアシストゲート１０２のゲートは、制御信号ＡＧ０，ＡＧ２に接続され、ディスチャージに使用されるＣＤ（コモンドレイン）側のアシストゲート１０３のゲートは、制御信号ＡＧ１，ＡＧ３に接続されている。ストリング１０４の周辺には、ビット線プリチャージ用のトランジスタ１０５や、センスラッチ１０６などが配置されている。

次に、このフラッシュメモリの読み出し動作を説明する。まず、トランジスタ１０７がオン（制御信号ＳＴＳがハイ）、アシストゲート１０２がオン（制御信号ＡＧ０がハイ）の状態で、制御信号ＲＰＣ０／１により、プリチャージ用のトランジスタ１０５をオンにしてビット線のプリチャージを行う。例えば、制御信号ＲＰＣ０／１を１．８Ｖ、制御信号ＦＲＰＣを１．３Ｖとして、ビット線を約１．２Ｖまでプリチャージする。プリチャージが終了したら、制御信号ＣＤが０Ｖ、選択ワード線ＷＬがハイ（１〜５Ｖ）、アシストゲート１０３がオン（制御信号ＡＧ３がハイ）の状態で、制御信号ＳＴＤをハイにして、トランジスタ１０８によりビット線をディスチャージする。この時、非選択ワード線ＷＬに印加される電圧は−１．４Ｖである。所定のディスチャージ時間経過後、トランジスタ１０８をオフ（制御信号ＳＴＤをロウ）にして、センスラッチ１０６により、ビット線電位と基準電位との差を増幅して保持する。

書き込み・書き換え動作は、選択ワード線ＷＬに１３〜１６Ｖを印加して、非選択ワード線ＷＬに−１．４Ｖを印加して、センスラッチ１０６のデータを、メモリセルの浮遊ゲート１０１に電荷を注入して書き込む。

消去動作は、選択ワード線ＷＬに−１４〜−１９Ｖの電圧を印加し、非選択ワード線ＷＬに−２．０Ｖの電圧を印加して、メモリセルの浮遊ゲート１０１の電荷を放出して、ワード単位でデータを消去する。

この４Ｇビットフラッシュメモリでは、オフリーク防止のため、非選択ワード線ＷＬには負電圧（ＶＵＷ）を印加している。以下において、非選択ワード線ＷＬに印加する負電圧を「ＶＵＷ」とする。

従来のフラッシュメモリでは、書き換えブロックに隣接するブロック上のメモリセルのメモリＶｔｈが書き換え回数に応じて上昇する、隣接ワードディスターブの問題があった。非選択ワード線の負電圧（ＶＵＷ）を０Ｖに近づけると、ドレインディスターブは改善される。しかし、消去動作時に非選択ワード線の負電圧（ＶＵＷ）を０Ｖに近づけると、すなわち選択ワード線と非選択ワード線との電位差を大きくすると、隣接ワードディスターブが悪化する。

そこで、本実施の形態に係る４Ｇビットフラッシュメモリでは、ドレインディスターブと隣接ワードディスターブの両者を改善するために、非選択ワード線ＷＬに印加される負電圧（ＶＵＷ）を動作モードに応じて切り替える構成としている。具体的には、図２に示すように、非選択ワード線ＷＬに印加される負電圧（ＶＵＷ）を、読み出しバイアス時と書き込みバイアス時は−１．４Ｖ、消去バイアス時は−２．０Ｖとしている。ＶＵＷの切り替えは例えばＣＰＵ命令で行う。

図３に、ＶＵＷの切り替え回路の一例を示す。図３の切り替え回路では、切り替え信号Ｐ１ＬＶＵＷＤＬＦＩＸを“ｄｅｆａｕｌｔ＝Ｈｉｇｈ”とし、ＣＰＵ命令（ＲＯＭ）で消去バイアスと消去ベリファイ時だけ“Ｌｏｗ”にする。そして、ＶＵＷ出力電圧トリミング信号が“２’ｂ００”のとき、ＶＵＷは−２．０Ｖとなる。

したがって、本実施の形態による不揮発性メモリによれば、非選択ワード線ＷＬに印加される負電圧を動作モードに応じて切り替える構成としているため、ワードディスターブとドレインディスターブを共に軽減することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、フラッシュメモリについて説明したが、これに限定されるものではなく、ＥＥＰＲＯＭ、ＥＰＲＯＭ等の他の不揮発性メモリについても適用可能である。

また、前記実施の形態においては、メモリセルがアシストゲートと浮遊ゲートからなるフラッシュメモリについて説明したが、これに限定されるものではなく、アシストゲートを使用しない不揮発性メモリについても適用可能である。

本発明は、半導体装置、電子機器等の製造業において利用可能である。

本発明の一実施の形態による不揮発性メモリにおいて、ストリング部分の構成を示す回路図である。 本発明の一実施の形態による不揮発性メモリにおいて、各動作モードにおけるワード線に印加される電圧の値を示す図である。 本発明の一実施の形態による不揮発性メモリにおいて、非選択ワード線に印加される負電圧（ＶＵＷ）の切り替え手段を示す回路図である。 本発明の前提として検討したフラッシュメモリにおいて、階層化ビット線構造を示す図である。

符号の説明

１０１，４０１ 浮遊ゲート
１０２，１０３，４０２ アシストゲート
１０４ ストリング
１０５，１０７，１０８ トランジスタ
１０６ センスラッチ
４０３ ワードドライバ回路
４０４ カラム系制御回路
４０５ メモリセル
４０６ 選択ブロック／非選択ビット
４０７ 非選択ブロック
ＢＬ ビット線
ＷＬ ワード線

Claims (5)

1. 電気的に書き込み及び消去可能な複数のメモリセルと、
   前記複数のメモリセルに接続されるワード線及びビット線と、
   非選択の前記ワード線に印加される電圧を動作モードに応じて切り替える手段とを有することを特徴とする不揮発性メモリ。
2. 請求項１記載の不揮発性メモリにおいて、
   前記非選択の前記ワード線に印加される電圧は、消去モード時の電圧が他のモード時の電圧よりも低いことを特徴とする不揮発性メモリ。
3. 請求項２記載の不揮発性メモリにおいて、
   前記非選択の前記ワード線に印加される電圧は、消去モード時の電圧が第１の負電圧であり、他のモード時の電圧が前記第１の負電圧よりも高い第２の負電圧であることを特徴とする不揮発性メモリ。
4. 請求項１〜３のいずれか１項に記載の不揮発性メモリにおいて、
   前記メモリセルは、アシストゲートを含むことを特徴とする不揮発性メモリ。
5. 請求項１〜３のいずれか１項に記載の不揮発性メモリにおいて、
   前記ビット線は、反転層配線を用いていることを特徴とする不揮発性メモリ。

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