JP7448674B2 - フラッシュメモリセルで形成されたｅｅｐｒｏｍエミュレータにおけるウェアレベリング - Google Patents

Description

（優先権の主張）
本出願は、２０２０年２月２１日に出願され「Ｗｅａｒ Ｌｅｖｅｌｉｎｇ Ｉｎ ＥＥＰＲＯＭ Ｅｍｕｌａｔｏｒ Ｆｏｒｍｅｄ Ｏｆ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌｓ」と題する中国特許出願第２０２０１０１０６３８８．９号、及び、２０２０年８月２８日に出願され「Ｗｅａｒ Ｌｅｖｅｌｉｎｇ Ｉｎ ＥＥＰＲＯＭ Ｅｍｕｌａｔｏｒ Ｆｏｒｍｅｄ Ｏｆ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌｓ」と題する米国特許出願第１７／００６，５５０号の優先権を主張する。

（発明の分野）
本発明は、フラッシュメモリセルで形成された電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）エミュレータでウェアレベリングを実施するためのシステム及び方法に関する。

不揮発性メモリセルは、当該技術分野において周知である。第１の種類の先行技術の不揮発性メモリセル１１０を図１に示す。メモリセル１１０は、Ｐ型などの第１の導電型の半導体基板１１２を備える。基板１１２は、Ｎ型などの第２の導電型の第１の領域１１４（ソース線ＳＬ端子としても知られる）が形成され、それは典型的にはソース線（図示せず）に接続されている、表面を有する。同様にＮ型である第２の領域１１６（ドレイン線としても知られる）が、基板１１２の表面に形成される。第１の領域１１４と第２の領域１１６との間は、チャネル領域１１８である。ビット線ＢＬ端子１２０は、第２の領域１１６に接続され、典型的には、ビット線（図示せず）に接続される。ワード線ＷＬ端子１２２は、チャネル領域１１８の第１の部分の上に位置付けられ、そこから絶縁され、典型的には、ワード線（図示せず）に接続される。ワード線端子１２２は、第２の領域１１６とほとんど又は全く重ならない。浮遊ゲートＦＧ１２４は、チャネル領域１１８の別の部分の上方にある。浮遊ゲート１２４は、そこから絶縁され、ワード線端子１２２に隣接し、そこから絶縁されている。浮遊ゲート１２４はまた、第１の領域１１４にも隣接する。浮遊ゲート１２４は、第１の領域１１４に大きく重なって、第１の領域１１４から浮遊ゲート１２４に強い結合を提供し得る。

先行技術の不揮発性メモリセル１１０の消去及びプログラムのための１つの例示的な動作は、次のとおりである。不揮発性メモリセル１１０は、ワード線端子１２２に高電圧を印加し、ビット線端子１２０及びソース線端子１１４に０ボルトを印加することにより、ファウラーノルドハイムトンネリングメカニズムを通じて消去される。電子が浮遊ゲート１２４からワード線端子１２２にトンネリングすることにより、浮遊ゲート１２４に陽電荷を帯びさせ、読み出し状態において不揮発性メモリセル１１０をオンにする。その結果生じるセルの消去状態は、「１」状態として知られる。セル１１０は、ソース線１１４に高電圧を印加し、ワード線端子１２２に小電圧を印加し、ビット線端子１２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムを通じてプログラムされる。ワード線端子１２２と浮遊ゲート１２４との間の隙間を横切って流れる電子の一部分は、浮遊ゲート１２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート１２４に陰電荷を帯びさせ、読み出し状態において不揮発性メモリセル１１０をオフにする。その結果生じる不揮発性メモリセルのプログラムされた状態は、「０」状態として知られる。

メモリセル１１０内での読み出し、プログラム、消去、及びスタンバイ操作に使用可能な例示的な電圧を下の表１に示す。

第２の種類の先行技術の不揮発性メモリセル２１０を図２に示す。不揮発性メモリセル２１０は、Ｐ型などの第１の導電型の半導体基板２１２を備える。基板２１２は、Ｎ型などの第２の導電型の第１の領域２１４（ソース線ＳＬ端子としても知られる）が形成され、それは典型的にはソース線（図示せず）に接続されている、表面を有する。同様にＮ型である第２の領域２１６（ドレイン線としても知られる）が、基板２１２の表面に形成されている。第１の領域２１４と第２の領域２１６との間は、チャネル領域２１８である。ビット線ＢＬ端子２２０は、第２の領域２１６に接続され、典型的にはビット線（図示せず）に接続されている。ワード線ＷＬ端子２２２は、チャネル領域２１８の第１の部分の上に位置付けられ、そこから絶縁され、典型的にはワード線（図示せず）に接続されている。ワード線端子２２２は、第２の領域２１６とほとんど又は全く重ならない。浮遊ゲートＦＧ２２４は、チャネル領域２１８の別の部分の上方にある。浮遊ゲート２２４は、そこから絶縁され、ワード線端子２２２に隣接し、そこから絶縁されている。浮遊ゲート２２４はまた、第１の領域２１４にも隣接している。浮遊ゲート２２４は、第１の領域２１４に重なり、第１の領域２１４から浮遊ゲート２２４への結合を提供し得る。結合ゲートＣＧ端子（制御ゲート端子としても知られている）２２６は、浮遊ゲート２２４の上方にあり、そこから絶縁され、また、ワード線端子２２２から絶縁され、典型的には結合ゲート又は制御ゲート（図示せず）に接続されている。

先行技術の不揮発性メモリセル２１０の消去及びプログラムのための１つの例示的な動作は、次のとおりである。不揮発性メモリセル２１０は、ワード線端子２２２に高電圧を印加し、他の端子が０ボルトと等しくなることにより、ファウラーノルドハイムトンネリングメカニズムを通じて消去される。電子が浮遊ゲート２２４からワード線端子２２２にトンネリングして陽電荷を帯び、読み出し状態においてセル２１０をオンにする。その結果生じる不揮発性メモリセルの消去状態は、「１」状態として知られる。不揮発性メモリセル２１０は、結合ゲート端子２２６に高電圧を印加し、ソース線端子２１４に高電圧を印加し、ビット線端子２２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムを通じてプログラムされる。ワード線端子２２２と浮遊ゲート２２４との間の隙間を横切って流れる電子の一部分は、浮遊ゲート２２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート２２４に陰電荷を帯びさせ、読み出し状態において不揮発性メモリセル２１０をオフにする。その結果生じる不揮発性メモリセルのプログラムされた状態は、「０」状態として知られる。

メモリセル２１０内での読み出し、プログラム、消去、及びスタンバイ操作に使用可能な例示的な電圧を下の表２に示す。

不揮発性メモリセル２１０で読み出し、プログラム、及び消去操作に使用することができる例示的な電圧の別のセット（読み出し及びプログラム操作に負電圧を使用することができる場合）を下の表３に示す。

不揮発性メモリセル２１０で読み出し、プログラム、及び消去操作に使用することができる例示的な電圧の別のセット（読み出し、プログラム、及び消去操作に負電圧を使用することができる場合）を下の表４に示す。

第３の種類の不揮発性メモリセル３１０を図３に示す。不揮発性メモリセル３１０は、Ｐ型などの第１の導電型の半導体基板３１２を備える。基板３１２は、Ｎ型などの第２導電型の第１領域３１４（ソース線ＳＬ端子としても知られる）が形成され、それは典型的にはソース線（図示せず）に接続されている、表面を有する。同様にＮ型である第２の領域３１６（ドレイン線としても知られる）が、基板３１２の表面に形成されている。第１の領域３１４と第２の領域３１６との間は、チャネル領域３１８である。ビット線ＢＬ端子３２０は、第２の領域３１６に接続され、典型的にはビット線（図示せず）に接続されている。ワード線ＷＬ端子３２２は、チャネル領域３１８の第１の部分の上に位置付けられ、そこから絶縁され、典型的にはワード線（図示せず）に接続されている。ワード線端子３２２は、第２の領域３１６とほとんど又は全く重ならない。浮遊ゲートＦＧ３２４は、チャネル領域３１８の別の部分の上方にある。浮遊ゲート３２４は、そこから絶縁され、ワード線端子３２２に隣接し、そこから絶縁されている。浮遊ゲート３２４はまた、第１の領域３１４にも隣接している。浮遊ゲート３２４は、第１の領域３１４に重なり、第１の領域３１４から浮遊ゲート３２４への結合を提供し得る。結合ゲートＣＧ端子（制御ゲート端子としても知られる）３２６は、浮遊ゲート３２４の上方にあり、そこから絶縁され、典型的には結合ゲート線又は制御ゲート線（図示せず）に接続されている。消去ゲートＥＧ端子３２８は、第１の領域３１４の上方にあり、浮遊ゲート３２４及び結合ゲート端子３２６に隣接し、そこから絶縁され、典型的には消去ゲート線（図示せず）に接続されている。浮遊ゲート３２４の上角部は、消去効率を高めるために、Ｔ字形状の消去ゲート３２８の入隅部の方を向いていてもよい。消去ゲート３２８は、第１の領域３１４からも絶縁される。不揮発性メモリセル３１０は、米国特許第７，８６８，３７５号においてより具体的に説明されており、それは、参照によりその全体が本明細書に組み込まれる。

先行技術の不揮発性メモリセル３１０の消去及びプログラムのための１つの例示的な動作は、次のとおりである。不揮発性メモリセル３１０は、消去ゲート端子３２８に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラーノルドハイムトンネリングメカニズムを通じて消去される。電子が浮遊ゲート３２４から消去ゲート端子３２８にトンネリングすることにより、浮遊ゲート３２４に陽電荷を帯びさせ、読み出し状態において不揮発性メモリセル３１０をオンにする。その結果生じる不揮発性メモリセルの消去状態は、「１」状態として知られる。不揮発性メモリセル３１０は、結合ゲート端子３２６に高電圧を印加し、ソース線端子３１４に高電圧を印加し、消去ゲート端子３２８に中電圧を印加し、ビット線端子３２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムを通じてプログラムされる。ワード線端子３２２と浮遊ゲート３２４との間の隙間を横切って流れる電子の一部分は、浮遊ゲート３２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート３２４に陰電荷を帯びさせ、読み出し状態において不揮発性メモリセル３１０をオフにする。その結果生じる不揮発性メモリセルのプログラムされた状態は、「０」状態として知られる。

不揮発性メモリセル３１０での読み出し、プログラム、及び消去操作に使用可能な例示的な電圧を下の表５に示す。

プログラミング操作に関して、プログラミング操作を強化するために、ＥＧ電圧は、ＳＬ電圧、例えば５Ｖよりはるかに高い電圧、例えば８Ｖ、で印加することができる。この場合、選択された不揮発性メモリセルと同じＥＧゲート３２８を共有する隣接メモリセルの意図しない消去効果を低減するために、非選択のＣＧプログラム電圧は、より高い電圧（ＣＧ禁止電圧）、例えば６Ｖ、で印加される。

不揮発性メモリセル３１０で読み出し、プログラム、及び消去操作に使用することができる例示的な電圧の別のセット（読み出し及びプログラム操作に負電圧を使用することができる場合）を下の表６に示す。

不揮発性メモリセル３１０で読み出し、プログラム、及び消去操作に使用することができる例示的な電圧の別のセット（読み出し、プログラム、及び消去操作に負電圧を使用することができる場合）を下の表７に示す。

プログラミング操作に関して、プログラミング操作を強化するために、ＥＧ電圧は、ＳＬ電圧、例えば５Ｖよりはるかに高い電圧、例えば８～９Ｖ、で印加される。この場合、選択された不揮発性メモリセル３１０と同じＥＧゲート３２８を共有する隣接メモリセルの意図しない消去効果を低減するために、非選択のＣＧプログラム電圧は、より高い電圧（ＣＧ禁止電圧）、例えば５Ｖ、で印加される。

図１～図３に示した種類の不揮発性メモリセルは、しばしばフラッシュメモリセルと呼ばれる。フラッシュメモリセルは、典型的には、行及び列に配置されてアレイを形成する。ワード線はメモリセルの行全体を制御し、（図３に示した種類の）消去ゲートは、これが存在する場合、メモリセルの行の対によって共有されるので、消去操作は、行全体又は行の対に対して同時に実行される。したがって、図１～図３に示した種類のメモリセルを使用する従来技術のメモリシステムでは、一度に１バイトのデータ又は１バイトのデータ対のみを消去することは不可能である。

また従来技術で知られているものに、ＥＥＰＲＯＭ装置がある。図１～図３のフラッシュメモリセルと同様に、ＥＥＰＲＯＭ装置は不揮発性メモリ装置である。しかし、図１～図３のメモリセルを利用するシテムの場合とは異なり、ＥＥＰＲＯＭ装置では、セルを１バイトずつ消去することができる。ＥＥＰＲＯＭセルサイズは、典型的にはフラッシュメモリセルサイズよりはるかに大きい。

出願人は、「Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ Ｗｉｔｈ ＥＥＰＲＯＭ Ｆｕｎｃｔｉｏｎａｌｉｔｙ」と題された、２０１４年８月８日に出願された米国特許出願第１４／４５５，６９８号においてＥＥＰＲＯＭ装置をエミュレートすることができ、バイトごとのベースで消去することができるフラッシュメモリ装置を以前に開示し、米国特許第９，２８６，９８２号として発行され、それは、参照により本明細書に組み込まれる。

図４～図６は、米国特許出願第１４／４５５，６９８号の開示と一致する、先行技術のＥＥＰＲＯＭエミュレータとして使用することができるフラッシュメモリシステムの一実施形態を示す。

図４は、バイト４０１及び４０２を含む例示的なワード４００を示す。バイト４０１は、不揮発性メモリセル４０３－０、４０３－１、．．．、及び４０３－７を含む。バイト４０２は、不揮発性メモリセル４０３－８、４０３－９、．．．、及び４０３－１５を含む。こうして、各不揮発性メモリセルは、典型的には、１ビット（すなわち、「０」又は「１」）を記憶する。８ビットはバイトを形成し、２バイトはワードを形成する。

図５は、ワード４００－０、４００－１、．．．、及び４００－１５を含む例示的なセクタ５００を示す。こうして、各セクタは、２つの隣接するワード行を含む。この例では、各行は、８個のワードを含む。２つの隣接するワードの行は、典型的には、別個のワード線を有するが、共有ソース線及び／又は消去ゲート線を有する。

図６は、セクタ５００－０、５００－１、．．．、及び５００－ｉを含む例示的なアレイ６１０を示し、アレイ６１０は、ｉ＋１のセクタを含む。デコーダ６００は、典型的には、不揮発性メモリシステムの外部のソースから論理アドレス６０１を受信する。デコーダ６００は、物理アドレス６０３の制御信号６０２を出力する。物理アドレス６０３は、通常、列番号及び行番号を含む、メモリアレイ内の物理的場所の一意のアドレスである。制御信号６０２は、物理アドレス６０３の行及び列をアサートする。デコーダ６００は、論理回路及び／又はソフトウェアを実行するコントローラ又はプロセッサを含むことができる。

ＥＥＰＲＯＭ装置をエミュレートするフラッシュメモリシステムは、不均一なウェアのリスクがある。具体的には、プログラミング及び消去操作は、物理デバイスにストレスを引き起こし、経時的に、デバイスは使用不可になる。これは、物理デバイスの同じ部分が何度も何度も使用される場合に特に当てはまる。加えて、そのようなデバイスは、「プログラムディスターブ」と呼ばれる現象の影響を受けやすい。プログラムディスターブは、不揮発性メモリセルが消去される前に数回プログラムされるときに発生する。そのような状況では、その不揮発性メモリセルに隣接する不揮発性メモリセルは、プログラミング操作中にセルに印加される電圧のために不注意にプログラムされることになり得る。これは、システムがそうすることを意図しなかったときに、隣接する不揮発性メモリセルをプログラミングするという望ましくない影響を有することになる。

これらの問題は、ウェアレベリング技術を実施することによって少なくとも部分的に軽減することができる。図７は、デコーダ６００によって、又はデコーダ６００の外部の論理によって実施され得る先行技術のウェアレベリング方法７００を示す。この例では、セクタ５００はＥＥＰＲＯＭワード７１０として使用され、これはＥＥＰＲＯＭエミュレータが単一ワードのデータ（典型的には２バイト）を記憶するユニットである。セクタ５００は１６個の物理ワード（４００－０、．．．４００－１５）を含むため、これは、単一のＥＥＰＲＯＭワード７１０が、それが記憶され得る１６個の物理的場所に対応すること、すなわち、ＥＥＰＲＯＭワード７１０は、１６個の物理的場所のいずれかに記憶され得ることを意味する。

先行技術のウェアレベリング方法７００では、ＥＥＰＲＯＭワード７１０が最初にプログラムされるとき、そのデータは、ワード４００－０に書き込まれる。ＥＥＰＲＯＭワード７１０が更新されるとき、ワードワード４００－０を消去し、更新されたデータでワード４００－０をプログラミングするのではなく、更新されたデータは、代わりにワード４００－１に書き込まれる。この時点で、ワード４００－０に記憶されたデータは古くなっている。ＥＥＰＲＯＭワード７１０の各後続のプログラミング操作は、１６番目のプログラミング操作のために、ワード４００－１５がプログラムされるまで、セクタ５００の次のワード４００を使用する。この時点で、セクション５００の各ワードは、最後の消去操作以降に１回プログラムされている。更に別のプログラミング操作がＥＥＰＲＯＭワード７１０に対して命令されるとき、システムはセクタ消去を実行し、セクタ５００を消去し、次いでデータをワード４００－０にプログラムし、こうしてプロセスを最初からやり直す。当業者は、先行技術のウェアレベリング方法７００が、特定の場所においてウェアを集中させる代わりに、セクタ５００の全ての部分の中に「ウェア」を広げることを理解するであろう。

先行技術のウェアレベリング方法７００は有益であるが、それはまた幾分制限的である。具体的には、フラッシュメモリ装置から構築されたＥＥＰＲＯＭエミュレータは、ビットレベルプログラミングが可能（バイトレベル又はワードレベルプログラミングだけでなく）であるため、ウェアレベリングに対する粗いアプローチである。

必要とされるのは、ビットレベルプログラミングを実行する能力を含む装置の機能を十分に利用し、プログラムディスターブ現象を相殺する様態でＥＥＰＲＯＭ装置をエミュレートするフラッシュメモリシステムにおいてウェアレベリングを実施するための改善されたシステム及び方法である。

本発明は、ＥＥＰＲＯＭをエミュレートするフラッシュメモリ装置においてウェアレベリングを実施するためのシステム及び方法に関する。実施形態は、エミュレートＥＥＰＲＯＭ内の各論理アドレスに対するインデックスワードを記憶するインデックスアレイを利用する。各インデックスワードの各ビットは、エミュレートＥＥＰＲＯＭ内の物理ワードの物理アドレスと関連付けられ、インデックスワードは、どの物理ワードが特定の論理アドレスの現在のワードであるかを記録する。インデックスワードの使用は、（ｉ）現在のワードに記憶されたデータが、記憶されようとするデータの「０」に対応する「１」を含まない場合、プログラミング操作をスキップする、（ｉｉ）特定の状況において現在のワードの１つ以上のビットを再プログラミングする、又は（ｉｉｉ）特定の状況において次の物理ワードにシフトしてプログラミングする、という結果をもたらすように論理アドレスへのプログラミングコマンドを可能にするウェアレベリングアルゴリズムを有効にする。

本発明の方法を適用することができる先行技術の不揮発性メモリセルの断面図である。 本発明の方法を適用することができる先行技術の不揮発性メモリセルの断面図である。 本発明の方法を適用することができる先行技術の不揮発性メモリセルの断面図である。 ワードを形成する不揮発性メモリセルを示す。 セクタを形成する不揮発性メモリセルのワードを示す。 デコーダとともにアレイを形成する不揮発性メモリセルのセクタを示す。 先行技術のウェアレベリング方法を示す。 ウェアレベリングシステムを示す。 図８のウェアレベリングシステムにおける、例示的なインデックスワードを示す。 図８のウェアレベリングシステムにおける、入力された例示的なインデックスワードを示す。 ウェアレベリング方法を示す。 図１１のウェアレベリング方法の追加の詳細を示す。 図１１のウェアレベリング方法の追加の詳細を示す。 図１１のウェアレベリング方法の追加の詳細を示す。

図８は、ウェアレベリング８００を有する改善されたＥＥＰＲＯＭエミュレートシステムを示す。システム８００は、インデックスアレイ８０２、ウェアレベリングモジュール８０４、及びＥＥＰＲＯＭエミュレートアレイ８０７を備える。インデックスアレイ８０２は、論理アドレス８０１を受信し、インデックスワード８０３を出力する。ウェアレベリングモジュール８０４は、インデックスワード８０３、論理アドレス８０１、コマンド８０８（例えば、プログラム、消去、又は読み出しコマンド）、及び書き込みデータ８０９（例えば、プログラム操作中に書き込まれるデータ）を受信し、物理アドレス８０６の制御信号８０５を出力する。物理アドレス８０６は、通常、列番号及び行番号を含む、ＥＥＰＲＯＭエミュレートアレイ８０７内の物理的場所の一意のアドレスである。制御信号８０５は、物理アドレス８０６の行及び列をアサートし、それによって、読み出し、消去、又はプログラミング操作が物理アドレス８０６で発生することを可能にする。インデックスアレイ８０２は、ＥＥＰＲＯＭエミュレートアレイ８０７内の各セクタの別個のインデックスワードを含む。ウェアレベリングモジュール８０４は、ソフトウェア命令、組合せ論理、又は他の既知の技術を実行するプロセッサ又はコントローラを使用して実施される。

一例を図９に示す。ここで、インデックスワード８０３は、ＥＥＰＲＯＭエミュレートアレイ８０７内のセクタ５００に対応する。インデックスワード８０３は、１６個のインデックスビット、８０４－０、８０４－１、．．．、８０４－１５を含む。インデックスビット８０４－０は物理ワード４００－０に対応し、インデックスビット８０４－１は物理ワード４００－１に対応し、インデックスビット８０４－２は物理ワード４００－２に対応し、インデックスビット８０４－３は物理ワード４００－３に対応し、インデックスビット８０４－４は物理ワード４００－４に対応し、インデックスビット８０４－５は物理ワード４００－５に対応し、インデックスビット８０４－６は物理ワード４００－６に対応し、インデックスビット８０４－７は物理ワード４００－７に対応し、インデックスビット８０４－８は物理ワード４００－８に対応し、インデックスビット８０４－９は物理ワード４００－９に対応し、インデックスビット８０４－１０は物理ワード４００－１０に対応し、インデックスビット８０４－１１は物理ワード４００－１１に対応し、インデックスビット８０４－１２は物理ワード４００－１２に対応し、インデックスビット８０４－１３は物理ワード４００－１３に対応し、インデックスビット８０４－１４は物理ワード４００－１４に対応し、インデックスビット８０４－１５は物理ワード４００－１５に対応する。物理ワード４００－０は、セクタ５００内の最初の物理ワードであり、物理ワード４００－１５は、セクタ５００内の最後の物理ワードである。

図１０を参照すると、インデックスワード８０３の各特定のインデックスビット８０４は、その対応する物理ワードが使用されていない場合、「１」に設定され、その対応する物理ワードが使用されている場合、又は使用された場合、「０」に設定される。ここで、ビット８０４－１及び８０４－０は、物理ワード４００－１及び４００－０が使用されているか、又は使用されたことを示す「０」に設定され、ビット８０４－０は、最下位ビットである。このシステムでは、「０」を含む最上位ビットは、現在のワード１０１０とラベル付けされた、ごく最近にプログラムされた現在のワードに対応し、これは、この例では物理ワード４００－１である。この例では、物理ワード４００－０は以前に使用されていたが（その時点では、物理ワード４００－０が現在のワード１０１０であった）、現在は「古くなった」データを保持している。

図１１は、インデックスアレイ８０２及びインデックスワード８０３などのインデックスワードを利用するウェアレベリング方法１１００を示す。インデックスアレイ８０２及びインデックスワードの使用は、プログラム操作が発生したときに、システムが次のワードに自動的に進む必要がもはやないため、先行技術のウェアレベリング方法７００より高い能力をシステムにもたらす。代わりに、図１２Ａ、図１２Ｂ、及び図１２Ｃを参照して以下でより詳細に論じられるように、場合によっては、システムは、現在のワード内の特定のビットをプログラムするか、必要に応じて現在のワード内の特定のビットをプログラミングすることをスキップすることになる。

図１２Ａ、図１２Ｂ、及び図１２Ｃは、システム８００（図８に以前に示されている）及びそれがウェアレベリング方法１１００（図１１に以前に示されている）をどのように実行するかに関する追加の詳細を示す。有利なことに、本実施形態のＥＥＰＲＯＭエミュレータは、個々のビットプログラミングを依然として可能にしながらウェアレベリングを実行する。

ステップ１２０１において、ウェアレベリングモジュール８０４は、コマンド８０８、論理アドレス８０１、インデックスワード８０３、及び書き込みデータ８０９（コマンド８０８がプログラムコマンドであるとき）を受信し、ステップ１２０２に進む。

ステップ１２０２において、ウェアレベリングモジュール８０４は、論理アドレス８０１及びインデックスワード８０３を使用して、ＥＥＰＲＯＭエミュレートアレイ８０７内の現在のワード１０１０を読み出し、ステップ１２０３に進む。

ステップ１２０３において、ウェアレベリングモジュール８０４は、コマンド８０８がプログラムコマンドであるかどうかを判定する。はいの場合、それはステップ１２０４に進む。いいえの場合、それはステップ１２１２に進む。

ステップ１２０４において、ウェアレベリングモジュール８０４は、現在のワード１０１０及び書き込みデータ８０９に基づいてマスク１２２０を生成し、ステップ１２０５に進む。マスク１２２０は、表８に従って生成される。

ステップ１２０５において、ウェアレベリングモジュール８０４は、マスク１２２０が少なくとも１つの「０」（マスクされていない）ビットを含むかどうかを判定する。はいの場合、それはステップ１２０７に進む。いいえの場合、それはステップ１２０６に進む。

ステップ１２０６において、ウェアレベリングモジュール８０４は、プログラム操作をスキップする。それは、データ８０９が現在のワード１０１０に記憶された「１」に対応する「０」を含まないため、プログラム操作によってデータ８０９を記憶することができないと結論付けたためである。プログラム操作は、「１」を「０」に変えるのみ（及び「０」を「１」ではない）であり得るため、プログラム操作を通じて達成されることは何もない。書き込みデータ８０９は、現在のワードに記憶された「０」に対応する「１」を含むこと、及び、記憶されることが意図されているデータ（書き込みデータ８０９）と実際に記憶されたデータ（現在のワード１０１０）との間のミスマッチが存在することが可能である。外部システムは、任意選択的に、ＥＥＰＲＯＭワード７１０が、記憶されることが意図されるデータ（書き込みデータ８０９）を正しく記憶することを確実にするために、読み出し検証操作を実行することができる。検証操作が失敗するとき、外部システムは、次いで、消去操作を実行し、次に、書き込みデータ８０９を再びプログラムすることができる。表８に示されるように、有利なことに、ビットは２回プログラムされず、それは、隣接するセルのプログラム障害を防止し、耐久性を増加させる。

ステップ１２０７において、ウェアレベリングモジュール８０４は、現在のワード１０１０がセクタ５００内の最後の物理ワードであるかどうかを判定する。はいの場合、それはステップ１２０８に進む。いいえの場合、それはステップ１２０９に進む。

ステップ１２０８において、ウェアレベリングモジュール８０４は、物理アドレス８０６（ここでは現在のワードに関連付けられた物理アドレスである）の制御信号８０５をアサートし、マスク１２２０に従ってマスクされていないビットのＥＥＰＲＯエミュレートアレイ８０７内の物理アドレス８０６にデータ８０９をプログラミングすることによって、現在のワード１０１０にデータ８０９をプログラムする。書き込みデータ８０９は、現在のワード１０１０に記憶された「０」に対応する「１」を含むことが可能であり、また、記憶されることが意図されるデータ（書き込みデータ８０９）と実際に記憶されているデータ（現在のワード１０１０）との間のミスマッチが存在することが可能である。外部システムは、任意選択的に、ＥＥＰＲＯＭワード７１０が、記憶されることが意図されるデータ（書き込みデータ８０９）を正しく記憶することを確実にするために、読み出し検証操作を実行することができる。検証操作が失敗するとき、外部システムは、次いで、消去操作を実行し、次に、書き込みデータ８０９を再びプログラムすることができる。とりわけ、最後の物理ワードが、最後の消去操作以降に以前にプログラムされている可能性があるため、プログラム障害の可能性が増加する。しかしながら、これは、以前のワードがすでに「古くなったデータ」を含み、そのデータが乱されても、システムの完全性に影響を及ぼさないため、許容可能な結果である。また、最後の物理ワードの隣に後続の物理ワードはないため、最後の物理ワードのその側で発生するプログラム障害の懸念はない。

ステップ１２０９において、ウェアレベリングモジュール８０４は、現在のワード１０１０が全て「１」を含むかどうかを判定する。はいである場合、ステップ１２１０に進む。いいえの場合、それはステップ１２１１に進む。

ステップ１２１０において、ウェアレベリングモジュール８０４は、現在のワード１０１０にデータ８０９をプログラムする。現在のワード１０１０は、プログラミング操作の前に消去状態（全て「１」）にあったため、ミスマッチは発生しない。更に、現在のワード１０１０は最後に消去されてからプログラムされていないため、プログラム障害が発生する懸念はない。ウェアレベリングモジュール８０４は、物理アドレス８０６（ここでは現在のワード１０１０に関連付けられた物理アドレスである）の制御信号８０５をアサートし、マスク１２２０に従ってマスクされていないビットについてＥＥＰＲＯＭエミュレートアレイ８０７内の物理アドレス８０６にデータ８０９をプログラミングすることによって、現在のワード１０１０にデータをプログラムする。

ステップ１２１１において、ウェアレベリングモジュール８０４は、次のワードにデータ８０９をプログラムし、インデックスワード８０３の次のワードにシフトする。ステップ１２０９において、現在のワード１０１０が消去状態（全て「１」）ではないと判定されたためこれを行ない、それは、現在のワード１０１０がすでにプログラムされていることを意味する。シフトは、プログラム障害が発生する可能性を回避するために実施される。ウェアレベリングモジュール８０４は、物理アドレス８０６（ここでは、次のワードと関連付けられた物理アドレスである）の制御信号８０５をアサートし、ＥＥＰＲＯＭエミュレートアレイ８０７内の物理アドレス８０６にデータ８０９をプログラミングすることによって、次のワードにデータをプログラムする。次のワードのインデックスビットを「１」から「０」に変えることによって、インデックスワード８０３の次のビットにシフトする（それ自体がインデックスワード８０３にプログラム操作を必要とする）。

ステップ１２１２において、ウェアレベリングモジュール８０４は、コマンド８０８が消去コマンドであるかどうかを判定する。はいの場合、それはステップ１２１３に進む。いいえの場合、それはステップ１２１６に進む。

ステップ１２１３において、ウェアレベリングモジュール８０４は、現在のワードがセクタ５００内の最後の物理ワード（現在のワードがワード４００－１５であることを意味し、インデックスビット８０４－１５が「０」であることによって示される）であるかどうかを判定する。はいの場合、それはステップ１２１４に進む。いいえの場合、それはステップ１２１５に進む。

ステップ１２１４において、ウェアレベリングモジュール８０４は、セクタ５００にセクタ消去を実行し、これは、ワード４００－０、４００－１、．．．、４００－１５の全てのビットを「１」に変えさせ、これはまた、インデックスワード８０３の全てのビットが「１」に変えられるように、インデックスワード８０３を消去する。

ステップ１２１５において、ウェアレベリングモジュール８０４は、消去操作をスキップし、代わりに、次の物理ワードのインデックスビットを「１」から「０」に変えることによって、インデックスワード８０３の次のビットにシフトする（それ自体がインデックスワード８０３にプログラム操作を必要とする）。これは、まだプログラムされておらず、全て「１」を含む次のワードに進むため、事実上消去と同じである。

ステップ１２１６において、ウェアレベリングモジュール８０４は、コマンド８０８が読み出しコマンドであることを推定することができるため、読み出し動作を実行する。それは、物理アドレス８０６（ここでは現在のワード１０１０に関連付けられた物理アドレスである）の制御信号８０５をアサートし、ＥＥＰＲＯＭエミュレートアレイ８０７内の物理アドレス８０６からデータを読み出すことによって、読み出しを実行する。

本明細書に記載の実施形態は、先行技術のウェアレベリング方法７００に対する以下の利点を有する。
・実施形態において、各特定のビットは、そのビットの消去操作の間に１回より多く「０」値にプログラムされず、これは、プログラムディスターブ現象を低減する。
・実施形態は、ビットプログラミングを可能にしながらウェアレベリングを実行するが、一方、先行技術のウェアレベリング方法７００では、ワードレベルプログラミングのみが可能である。
・実施形態がセクタ消去コマンドを受信するとき、現在のワードがセクタ内の最後のワードとなる時点まで消去を実行することなく次のワードにシフトする。

本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板の上に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。

Claims (17)

1. ウェアレベリングを備えたＥＥＰＲＯＭエミュレートシステムであって、
   不揮発性メモリセルのアレイを備えるＥＥＰＲＯＭエミュレートアレイと、
   前記不揮発性メモリセルのアレイに結合されたウェアレベリングモジュールと、を備え、前記ウェアレベリングモジュールは、
   プログラミング操作を行うプログラムコマンド、書き込みデータ、及び論理アドレスを受信することと、
   前記論理アドレス及びインデックスビットに基づいて、前記不揮発性メモリセルのアレイ内の不揮発性メモリセルの物理ワードのセクタ内の現在のワードを読み出すことであって、前記ワードのセクタは、前記論理アドレスに対応し、最初の物理ワード、最後の物理ワード、及び前記最初の物理ワードと前記最後の物理ワードとの間の１つ以上の物理ワードを含む、読み出すことと、
   前記書き込みデータが、前記現在のワード内の「１」であるビットに対して「０」を含まない場合、前記プログラミング操作をスキップすることと、
   前記書き込みデータが、前記現在のワード内の「１」であるビットに対して「０」を含み、前記現在のワードが、前記セクタ内の前記最後の物理ワードである場合、前記現在のワード内の前記書き込みデータをプログラミングすることにより前記プログラミング操作を行うことと、
   前記書き込みデータが、前記現在のワード内の「１」であるビットに対して「０」を含み、前記現在のワードが、前記セクタ内の前記最後の物理ワードではない場合、次のワードにおいて前記書き込みデータをプログラミングすることにより前記プログラミング操作を行うことと、を行うように構成されている、システム。
2. 前記インデックスビットは、インデックスワード内のビットである、請求項１に記載のシステム。
3. 前記インデックスワードは、ビットのセットを含み、前記インデックスワード内の各ビットは、前記アレイ内の物理ワードに対応する、請求項２に記載のシステム。
4. 前記インデックスワード内の各ビットは、前記アレイ内の対応する物理ワードが使用されているか否かを示す、請求項３に記載のシステム。
5. 前記セクタは、前記不揮発性メモリセルのアレイ内に２行の不揮発性メモリセルを備える、請求項１に記載のシステム。
6. 前記不揮発性メモリセルの各々は、ビット線端子、ソース線端子、ワード線端子、及び浮遊ゲートを備える、請求項１に記載のシステム。
7. 前記不揮発性メモリセルの各々は、制御ゲートを更に備える、請求項６に記載のシステム。
8. 前記不揮発性メモリセルの各々は、消去ゲートを更に備える、請求項７に記載のシステム。
9. ウェアレベリングを備えたＥＥＰＲＯＭエミュレートシステムであって、
   不揮発性メモリセルのアレイを備えるＥＥＰＲＯＭエミュレートアレイと、
   前記不揮発性メモリセルのアレイに結合されたウェアレベリングモジュールと、を備え、前記ウェアレベリングモジュールは、
   消去コマンド及び論理アドレスを受信することであって、前記論理アドレスは、前記不揮発性メモリセルのアレイ内の不揮発性メモリセルの物理ワードのセクタに対応し、前記セクタは、最初の物理ワード、最後の物理ワード、及び前記最初の物理ワードと前記最後の物理ワードとの間の１つ以上の物理ワードを含む、受信することと、
   インデックスビットによって識別された現在のワードが、前記セクタ内の前記最後の物理ワードである場合、前記セクタを消去することと、
   前記現在のワードが、前記セクタ内の前記最後の物理ワードではない場合、次のインデックスビットを変えることと、を行なうように構成されている、システム。
10. 前記インデックスビットは、インデックスワード内のビットである、請求項９に記載のシステム。
11. 前記インデックスワードは、ビットのセットを含み、前記インデックスワード内の各ビットは、前記アレイ内の物理ワードに対応する、請求項１０に記載のシステム。
12. 前記インデックスワードの各ビットは、前記アレイ内の対応する物理ワードが使用されているか否かを示す、請求項１１に記載のシステム。
13. 前記インデックスワード内の次のインデックスビットを変えることは、次のワードに対応するビット位置の前記インデックスワードに「０」をプログラミングすることを含む、請求項１２に記載のシステム。
14. 前記セクタは、前記不揮発性メモリセルのアレイ内に２行の不揮発性メモリセルを備える、請求項９に記載のシステム。
15. 前記不揮発性メモリセルの各々は、ビット線端子、ソース線端子、ワード線端子、及び浮遊ゲートを備える、請求項９に記載のシステム。
16. 前記不揮発性メモリセルの各々は、制御ゲートを更に備える、請求項１５に記載のシステム。
17. 前記不揮発性メモリセルの各々は、消去ゲートを更に備える、請求項１６に記載のシステム。

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