JP2017224366A - フラッシュメモリ - Google Patents

Abstract

【課題】書換え後のリテンション特性を改善させることを可能とする。【解決手段】複数のメモリセルからなるセクタを複数備え、書込み動作が実施されたメモリセルにおける閾値電圧の変動幅が、消去動作が実施されたメモリセルにおける閾値電圧の変動幅よりも大きい場合には、１のセクタが使用された後、他のセクタが使用される際に、１のセクタの全てのメモリセルに対し書込み動作が実施される。【選択図】図６

Description

本発明は、フラッシュメモリに関するものである。

近年、フラッシュメモリは、例えば、ＵＳＢメモリ、メモリカード等に利用され、パソコンやデジタルカメラ等で生成された電子データを容易に記憶することができる。また、フラッシュメモリは、例えば特許文献１に示すように、マイクロコンピュータ（以下では「マイコン」とも称する）に搭載され、マイコンで取り扱われる情報の記憶用としても利用されている。これら以外にも、フラッシュメモリは、さまざまな用途に利用されている。

特開平１１−１３４３１７号公報

ＭＯＮＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）型のメモリセルを有するフラッシュメモリでは、書込み動作で電子を、消去動作でホールを窒化膜（ｎｉｔｒｉｄｅ）にそれぞれ注入する。しかし、書換えを多数回繰り返していると、窒化膜には、書換えにおいて解消しきれない電荷がミスマッチ電荷として局所的に偏析しだすようになる。このようなミスマッチ電荷が存在する状態で、書換えにより情報がコーディングされた後、高温状態で、あるいは長時間放置されると、電子−ホール間の内部電界及び熱拡散により、これらの電荷が再結合して消滅する。そうすると、メモリセルの閾値電圧が大きく変動し、リテンション特性(データ保持特性)が劣化する。

そこで、本発明は、書換え後のリテンション特性を改善させることを目的とする。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

代表的な実施の形態によるフラッシュメモリは、複数のメモリセルからなるセクタを複数備え、書込み動作が実施されたメモリセルにおける閾値電圧の変動幅が、消去動作が実施されたメモリセルにおける閾値電圧の変動幅よりも大きい場合には、１のセクタが使用された後、他のセクタが使用される際に、１のセクタの全てのメモリセルに対し書込み動作が実施される。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、前記の代表的な実施の形態によれば、書換え後のリテンション特性を改善させることが可能となる。

本発明の実施の形態１に係るフラッシュメモリの構成の一例を示すブロック図である。 本発明の実施の形態１に係るメモリアレイの構成の一例を示す図である。 本発明の実施の形態１に係るメモリアレイの一例を示す図である。 本発明の実施の形態１に係るメモリセルの断面構造を模式的に示す図である。 本発明の実施の形態１におけるメモリセルに印加される電圧の一例を示す図である。 本発明の実施の形態１に係るフラッシュメモリの使用方法の一例を示すフローチャート図である。 本発明の実施の形態１に係るメモリアレイの使用状態を示す図である。 本発明の実施の形態１に係るメモリアレイの使用状態を示す図である。 本発明の実施の形態１におけるミスマッチ電荷が消滅する過程を模式的に示す図である。 本発明の実施の形態１に係るメモリセルにおける閾値電圧の変動を模式的に示す図である。 本発明の実施の形態２に係るフラッシュメモリの使用方法の一例を示すフローチャート図である。 本発明の実施の形態２に係るメモリアレイの使用状態を示す図である。 本発明の実施の形態２に係るメモリアレイの使用状態を示す図である。 本発明の実施の形態２に係るメモリセルにおける閾値電圧の変動を模式的に示す図である。 従来のフラッシュメモリにおけるリテンション特性を示す図である。 従来のフラッシュメモリの使用方法の一例を示すフローチャート図である。 従来のフラッシュメモリにおけるメモリアレイの使用状態を示す図である。 従来のフラッシュメモリにおけるメモリアレイの使用状態を示す図である。 従来のフラッシュメモリにおけるミスマッチ電荷を模式的に示す図である。 従来のフラッシュメモリにおけるリテンション特性を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全ての図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
［フラッシュメモリの構成］
本実施の形態では、ミスマッチ電荷がホールである場合について説明する。図１５は、従来のフラッシュメモリにおけるリテンション特性を示す図である。書換え時に書込み動作が実施されたメモリセル（書込セル）では、ミスマッチ電荷としてのホールと書込み動作により注入された電子とが再結合するため、図１５に示すように、メモリセルにおける閾値電圧が大きく変動（低下）する。よって、書込セルでは、リテンション特性が劣化する。これに対して、書換え時に書込み動作が実施されなかったメモリセル（消去セル）では、ミスマッチ電荷としてのホールと直近の消去動作により注入されたホールとが併存し、ホールと電子との再結合はほとんど起こらないため、メモリセルにおける閾値電圧はほとんど変動しない。よって、消去セルでは、リテンション特性の劣化が抑えられる。すなわち、ミスマッチ電荷がホールである場合には、書込み動作が実施されたメモリセルにおける閾値電圧の変動幅は、消去動作が実施されたメモリセルにおける閾値電圧の変動幅よりも大きい。

図１は、本発明の実施の形態１に係るフラッシュメモリの構成の一例を示すブロック図である。図２は、本発明の実施の形態１に係るメモリアレイの構成の一例を示す図である。図３は、本発明の実施の形態１に係るメモリアレイの一例を示す図である。図４は、本発明の実施の形態１に係るメモリセルの断面構造を模式的に示す図である。

フラッシュマクロ（フラッシュメモリ）１００は、図１に示すようにマイクロコンピュータ内のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２００と接続され、ＣＰＵ２００で取扱うデータを記憶する。フラッシュマクロ１００は、図１に示すように、メモリアレイ１０、制御部９０を備えている。メモリアレイ１０、制御部９０は互いに接続され、これらの間で情報の出入力に関する各種制御が行われる。例えば、制御部９０は、メモリアレイ１０へ情報を出力し、出力した情報をメモリアレイ１０に情報をコーディングさせる書換えを実施し、情報をメモリアレイ１０に記憶させる。また、制御部９０は、メモリアレイ１０に記憶された情報を読み出し、読み出した情報の入力を受け付ける読み出し動作を実施する。また、制御部９０は、メモリアレイ１０に記憶された情報を消去する消去動作を実施する。

フラッシュマクロ１００は、これら以外にも図示しない周辺回路等を備えている。制御部９０は、情報の書換え、読み出し、消去等の各動作を実施するために、図示しない周辺回路等への動作指示を行う。

メモリアレイ１０は、図２に示すように、複数のセクタ２０（例えばセクタ［０］〜［７］）を備えている。それぞれのセクタ２０は、図２に示すように、複数のブロック３０（例えばブロック［０］、［１］、［２］…）からなる。それぞれのブロック３０は、図３に示す複数のメモリセル４０からなる。よって、セクタ２０も、図３に示す複数のメモリセル４０からなる。消去動作は、セクタ２０を消去単位として実施される。すなわち、セクタ２０内の全てのメモリセル４０に対して同時に消去動作が実施される。

メモリセル４０は、例えば、図３に示すように、ビット線５１及びワード線５２に沿って配置されている。詳しくは、メモリセル４０は、ビット線５１とワード線５２とが交差する位置のそれぞれに対応して配置されている。このように、メモリセル４０は、ビット線５１及びワード線５２に沿ってマトリクス状に配置されている。

メモリセル４０は、図３、図４に示すように、選択トランジスタ４１、メモリトランジスタ４２を備えている。選択トランジスタ４１は、例えばＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）からなる。具体的には、選択トランジスタ４１は、図４に示すように、半導体基板（ｓｅｍｉｃｏｎｄｕｃｔｏｒ）４０ａにゲート酸化膜（ｏｘｉｄｅ）４１ｂ、コントロールゲート（ｍｅｔａｌ）４１ｃが積層された構成となっている。

メモリトランジスタ４２は、例えばＭＯＮＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）型のトランジスタからなる。具体的には、メモリトランジスタ４２は、図４に示すように、ソース４２ｆ付近の領域では、半導体基板（ｓｅｍｉｃｏｎｄｕｃｔｏｒ）４０ａに酸化膜（ｏｘｉｄｅ）４２ｂ、窒化膜（ｎｉｔｒｉｄｅ）４２ｃ、酸化膜（ｏｘｉｄｅ）４２ｄ、メモリゲート（ｍｅｔａｌ）４２ｅが積層されている。また、ソース４２ｆとドレイン４１ｄとの中間付近の領域では、酸化膜（ｏｘｉｄｅ）４２ｂ、窒化膜（ｎｉｔｒｉｄｅ）４２ｃ、酸化膜（ｏｘｉｄｅ）４２ｄは、コントロールゲート４１ｃとメモリゲート４２ｅとを分断するように鉛直上方に延在している。このように、本実施の形態のメモリセル４０は、コントロールゲート４１ｃ及びメモリゲート４２ｅを有するスプリットゲート型のＭＯＮＯＳ構造を有している。窒化膜４２ｃは、絶縁膜である酸化膜４２ｂ、４２ｄに挟持され、電気的に絶縁された電荷捕獲層となっている。すなわち、メモリセル４０は、電荷捕獲型メモリ方式で構成されている。

選択トランジスタ４１のドレイン４１ｄは、図３に示すように、ビット線５１と接続されている。選択トランジスタ４１のコントロールゲート４１ｃは、図３に示すように、ワード線５２と接続されている。メモリトランジスタ４２のソース４２ｆは、図３に示すように、ソース線５３と接続されている。メモリトランジスタ４２のメモリゲート４２ｅは、図３に示すように、メモリゲート線５４と接続されている。

図５は、本発明の実施の形態１におけるメモリセルに印加される電圧の一例を示す図である。図５には、書込み、消去、読み出しの各動作における、コントロールゲート４１ｃ、メモリゲート４２ｅ、ビット線５１（選択トランジスタ４１のドレイン４１ｄ）、ソース線５３（メモリトランジスタ４２のソース４２ｆ）に印加される各電圧が示されている。図５によれば、書込み動作時には、例えば、コントロールゲート４１ｃに１．５Ｖ、メモリゲート４２ｅに１２Ｖ、ビット線５１に０Ｖ、ソース線５３に６Ｖの各電圧が印加される。書込み動作時には、例えば、Ｓｏｕｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ（ＳＳＩ）と呼ばれる方式により、窒化膜４２ｃに高効率のホットエレクトロン（電子）が注入される。書込み動作が実施されたメモリセル４０は、情報「０」を保持している。

また、消去動作時には、例えば、コントロールゲート４１ｃに０Ｖ、メモリゲート４２ｅに−６Ｖ、ビット線５１に０Ｖ、ソース線５３に６Ｖの各電圧が印加される。消去動作は、セクタ２０内の全てのメモリセル４０に対して同時に実施される。消去動作時には、例えば、Ｂａｎｄ−ｔｏ−ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ Ｈｏｔ Ｈｏｌｅ（ＢＴＢＴＨＨ）と呼ばれる方式により、窒化膜４２ｃにホットホール（ホール）が注入される。消去動作が実施されたメモリセル４０は、情報「１」を保持している。

また、読み出し動作時には、例えば、コントロールゲート４１ｃに１．５Ｖ、メモリゲート４２ｅに１．５Ｖ、ビット線５１に１．５Ｖ、ソース線５３に０Ｖの各電圧が印加される。

フラッシュマクロ１００では、窒化膜４２ｃに電荷を注入させることによりメモリトランジスタ４２の閾値電圧を変化させる。例えば、窒化膜４２ｃに電子が注入された状態におけるメモリトランジスタ４２の閾値電圧は、例えば図１５に示すように、窒化膜４２ｃに電子もホールも存在しない中性な状態における閾値電圧よりも高くなる。これに対して、窒化膜４２ｃにホールが注入された状態におけるメモリトランジスタ４２の閾値電圧は、例えば図１５に示すように、窒化膜４２ｃに電子もホールも存在しない中性な状態における閾値電圧よりも低くなる。

［フラッシュメモリの使用方法］
次に、本実施の形態におけるフラッシュメモリの使用方法の一例について説明する。フラッシュマクロ１００の使用方法については、例えば、メモリアレイ１０のメモリセル４０に対し一斉に情報のコーディングを行い(任意の消去セルを書込セルに変える)、その後一斉に消去した後に、再度コーディングをし直すという使われ方もある。しかし、ここでは、いわゆるフラッシュメモリのＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ：電気的に消去、書き込みが可能な読出し専用メモリ）エミュレーションと呼ばれる方法を用いてフラッシュマクロ１００を使用する場合について説明する。ＥＥＰＲＯＭエミュレーションとは、小容量の情報を多数回書き換えるような場合、あるセクタ２０を一括消去した後に、小容量のブロック３０に対し書換えを行い、使用の度にブロック３０を順次切り替え、あるセクタ（１のセクタ）２０の全てのブロック３０が使用された場合には、次のセクタ（他のセクタ）２０に順次切り替えてメモリアレイ１０を使用することをいう。

図６は、本発明の実施の形態１に係るフラッシュメモリの使用方法の一例を示すフローチャート図である。なお、図６は、Ｎ−１番目のセクタ２０を使用した後、Ｎ番目のセクタ２０を使用する場合を例示している。図７及び図８は、本発明の実施の形態１に係るメモリアレイの使用状態を示す図である。

ステップＳ１００１では、Ｎ−１番目のセクタ２０（例えばセクタ［３］）を使用する際に、使用済みとなったＮ−２番目のセクタ２０（例えばセクタ［２］）内の全てのメモリセル４０に対し書込み動作が実施される。具体的には、制御部９０は、Ｎ−２番目のセクタ２０内の全てのメモリセル４０に対し、書込み動作を実施するための書込み信号を出力する。メモリアレイ１０では、入力された書込み信号に基づいて書込み動作が実施される。詳しくは、Ｎ−２番目のセクタ２０内の全てのメモリセル４０の各部には、図５の書込み動作に係る各電圧が印加される。書込み動作が実施されると、Ｎ−２番目のセクタ２０内の全てのメモリセル４０が保持する情報は「０」（ＡＬＬ０）となる。そして、ステップＳ１００２に移行する。

ステップＳ１００２では、これから使用するＮ−１番目のセクタ２０内の全てのメモリセル４０に対し消去動作が実施される。具体的には、制御部９０は、Ｎ−１番目のセクタ２０内の全てのメモリセル４０に対し、消去動作を実施する消去信号を出力する。メモリアレイ１０では、入力された消去信号に基づいて消去動作が実施される。詳しくは、Ｎ−１番目のセクタ２０内の全てのメモリセル４０には、図５の消去動作に係る各電圧が印加される。消去動作が実施されると、Ｎ−１番目のセクタ２０内の全てのメモリセル４０が保持する情報は「１」（ＡＬＬ１）となる。そして、ステップＳ１００３に移行する。

ステップＳ１００３では、Ｎ−１番目のセクタ２０のブロック３０を順次使用しながら、書換えを実施して情報をコーディングする。具体的には、例えば図７（ａ）、（ｂ）に示すように、ブロック３０に所望の情報をコーディングするごとに、使用するブロック３０を順次切り替えながら書換えを実施する。詳しくは、制御部９０は、まず、最初のブロック３０（例えばブロック［０］）に所望の情報をコーディングする書込み信号を出力する。メモリアレイ１０では、入力された書込み信号に基づいて、Ｎ−１番目のセクタ２０の最初のブロック３０に書換えが実施される。例えば、「０」の情報が書き込まれるメモリセル４０には、図５の書込み動作に係る各電圧が印加される。また、それ以外のメモリセル４０が保持する情報は「１」のままである。したがって、使用済みのブロック３０には、情報「０」を保持するメモリセル４０と、情報「１」を保持するメモリセル４０とが混在している。

Ｎ−１番目のセクタ２０の最初のブロック３０への書込み動作が実施されると、次のブロック３０への書込み動作が実施される。このような動作を順次繰り返すことにより、Ｎ−１番目のセクタ２０の全てのブロック３０に対して書き込み動作が実施される。Ｎ−１番目の全てのブロックが順次使用されると、ステップＳ１０１１に移行する。

ステップＳ１０１１では、Ｎ番目のセクタ２０（例えばセクタ［４］）を使用する際に、使用済みとなったＮ−１番目のセクタ２０内の全てのメモリセル４０に対し書込み動作が実施される（ＡＬＬ０）。具体的な動作は、前述したステップＳ１００１と同様であるため、詳細な説明を省略する。そして、ステップＳ１０１２に移行する。

ステップＳ１０１２では、Ｎ番目のセクタ２０内の全てのメモリセル４０に対し消去動作が実施される（ＡＬＬ１）。具体的な動作は、前述したステップＳ１００２と同様であるため、詳細な説明を省略する。そして、ステップＳ１０１３に移行する。

ステップＳ１０１３では、図８（ａ）に示すように、Ｎ番目のセクタ２０のブロック３０を順次使用しながら書換えを実施して、情報をコーディングする。具体的な動作は、前述したステップＳ１００３と同様であるため、詳細な説明を省略する。

これらの動作を順次実施し、最初のセクタ（例えばセクタ［０］）から最後のセクタ２０（例えばセクタ［７］）までの各セクタ２０が順次使用される。最初のセクタ２０が再度使用される際には、図８（ｂ）に示すように、使用済みとなった最後のセクタ２０内の全てのメモリセル４０に対し書込み動作が実施される。そして、図８（ｃ）、（ｄ）に示すように、最初のセクタ２０（例えばセクタ［０］）内の全てのメモリセル４０に対し消去動作が実施された後、最初のセクタ２０が再度使用される。

ここで、使用済みのセクタ２０における電荷の挙動について説明する。図９は、本発明の実施の形態１におけるミスマッチ電荷が消滅する過程を模式的に示す図である。図１０は、本発明の実施の形態１に係るメモリセル４０における閾値電圧の変動を模式的に示す図である。

１回の書込み動作により注入される電子の場所及び量が、１回の消去動作により注入されるホールの場所及び量と一致しないと、図９に示すように、メモリトランジスタ４２のソース４２ｆ側の近傍の窒化膜４２ｃに、ホールがミスマッチ電荷として徐々に蓄積される。このような状況は、メモリトランジスタ４２の中間閾値電圧、書込み閾値電圧、消去閾値電圧が、｜書込み閾値電圧−中性閾値電圧｜＜｜中性閾値電圧−消去閾値電圧｜の関係になっており、１回の消去動作に必要な注入電荷量（ホール）が、１回の書込み動作に必要な注入電荷量（電子）よりも多い場合に顕著である。

「０」の情報を保持するメモリセル４０の窒化膜４２ｃでは、図９に示すように、書込み動作により注入された電子と、ミスマッチ電荷であるホールとが併存している。この状態で、例えば、高温状態で、あるいは長時間放置されると、図９に示すように、電子−ホール間の内部電界及び熱拡散により、これらの電荷が徐々に再結合を起こし消滅する。そうすると、図１０（ａ）に示すように、メモリセル４０では、大きな閾値電圧の変動（低下）が生じる。しかし、再度の使用時までには、このようなミスマッチ電荷（ホール）は消滅しているため、再度の使用時には、図１０（ｂ）に示すように、書込み動作が実施されたメモリセル４０における閾値電圧の変動が抑えられ、リテンション特性が改善される。例えば、セクタ２０が再度使用されるまでの時間が短いと、リテンション特性の改善は小さく、セクタ２０が再度使用されるまでの時間が長いと、リテンション特性はより改善される。

本実施の形態によれば、あるセクタ２０が使用された後、他のセクタ２０が使用される際に、使用済みのセクタ２０の全てのメモリセル４０に対して書込み動作が実施される。

この構成によれば、使用済みのセクタ２０のメモリセル４０ではミスマッチ電荷であるホールと電子とが再結合を起こし、次回の使用時までにホールが消滅する。これにより、次回の使用時に書き込み動作が実施されても、ホールと電子との再結合が抑えられるので、閾値電圧の変動が抑えられ、書換え後のリテンション特性が改善される。

また、本実施の形態によれば、セクタ２０の全てのブロック３０が順次使用された後、他のセクタが使用される。

この構成によれば、セクタ２０内のそれぞれのブロック３０に掛かる負荷が分散されるので、フラッシュマクロ１００の装置寿命を延ばすことができる。また、これにより、見かけの書換耐性を向上させることができる。

また、本実施の形態によれば、最初のセクタ２０が使用された後、全てのセクタ２０が順次使用された後、最初のセクタ２０が再度使用される。

この構成によれば、メモリアレイ１０を構成する全てのセクタ２０が使用されることとなるので、使用済みのセクタ２０が再度使用されるまでの時間が確保される。これにより、ミスマッチ電荷であるホールと電子との再結合が促進され、書換え後のリテンション特性が改善される。

また、この構成によれば、メモリアレイ１０を構成するそれぞれのセクタ２０に掛かる負荷が分散されるので、フラッシュマクロ１００の製品寿命を延ばすことができる。また、これにより、見かけの書換耐性を向上させることができる。

また、本実施の形態によれば、あるセクタ２０内の全てのブロック３０が順次使用された後、他のセクタが使用され、全ての他のセクタ２０が順次使用された後、あるセクタ２０が再度使用される。

この構成によれば、メモリアレイ１０内の全てのブロックが順次使用されることとなるので、使用済みのセクタ２０が再度使用されるまでの時間が確保される。これにより、ミスマッチ電荷であるホールと電子との再結合が促進され、書換え後のリテンション特性が改善される。

また、本実施の形態によれば、メモリセル４０が、ＭＯＮＯＳ型のメモリトランジスタ４２を有する。

この構成によれば、メモリトランジスタ４２の窒化膜４２ｃでは、ソース４２ｆ側に偏析したミスマッチ電荷（ホール）と書込み動作により注入された電子とが再結合を起こし、ミスマッチ電荷が消滅する。これにより、再度の使用時に書き込み動作が実施されても、ホールと電子との再結合が抑えられるので、閾値電圧の変動が抑えられ、リテンション特性が改善される。

ここで、従来のフラッシュメモリを用いたＥＥＰＲＯＭエミュレーションについて説明する。図１６は、従来のフラッシュメモリの使用方法の一例を示すフローチャート図である。図１７及び図１８は、従来のフラッシュメモリにおけるメモリアレイの使用状態を示す図である。図１９は、従来のフラッシュメモリにおけるミスマッチ電荷を模式的に示す図である。

従来のフラッシュメモリでは、図１６に示すように、図６のステップＳ１００１、Ｓ１０１１に対応する動作が実施されない。すなわち、使用済みとなったセクタ２０に対する書込み動作は実施されず、再度の使用時まで情報がコーディングされた状態が維持される。したがって、図１７及び図１８に示す使用済みのセクタ２０では、書込み状態であるデータが「０」のメモリセル４０と、消去状態であるデータが「１」のメモリセル４０とが混在している。この状態で、再度使用されるまで待機することとなるが、その間高温下にさらされることで、窒化膜４２ｃのミスマッチ電荷（ホール）が減少する機会を得る。しかし、その効果はメモリセル４０によってばらついており、安定したリテンション特性の改善は期待できない。

例えば、情報「０」を保持しているメモリセル４０では、例えば図９に示すように、ステップＳ１００３、Ｓ１０１３において注入された電子とミスマッチ電荷であるホールとが再結合を起こす。このため、このようなメモリセル４０では、次回の使用時におけるリテンション特性が改善される。これに対して、例えば、情報「１」を保持しているメモリセル４０では、図１９に示すように、図１６のステップＳ１００２、Ｓ１０１２における消去動作により注入されたホールと、ミスマッチ電荷であるホールとが併存している。この場合、電子とミスマッチ電荷との再結合は発生しないので、消去状態のメモリセル４０におけるリテンション特性は改善されない。

（実施の形態２）
本実施の形態では、ミスマッチ電荷が電子である場合について説明する。図２０は、本発明者が検討したフラッシュメモリにおけるリテンション特性を示す図である。書換え時に書込み動作が実施されなかったメモリセル（消去セル）では、ミスマッチ電荷としての電子と消去動作により注入されたホールとが再結合するため、図２０に示すように、メモリセルにおける閾値電圧が大きく変動（上昇）する。よって、消去セルでは、リテンション特性が劣化する。これに対して、書換え時に書込み動作が実施されたメモリセル（書込セル）では、ミスマッチ電荷としての電子と書込み動作により注入された電子とが併存し、ホールと電子との再結合はほとんど起こらないため、メモリセルにおける閾値電圧はほとんど変動しない。よって、書込セルでは、リテンション特性の劣化が抑えられる。すなわち、ミスマッチ電荷が電子である場合には、消去動作が実施されたメモリセルにおける閾値電圧の変動幅は、書込み動作が実施されたメモリセルにおける閾値電圧の変動幅よりも大きい。

本実施の形態におけるフラッシュメモリの構成は、前述の実施の形態１と同様であるので、ここでは詳細な説明を省略する。

次に、本実施の形態におけるフラッシュメモリの使用方法の一例について説明する。ここでも、いわゆるフラッシュメモリのＥＥＰＲＯＭエミュレーションを用いてフラッシュマクロ１００を使用する場合について説明する。

図１１は、本発明の実施の形態２に係るフラッシュメモリの使用方法の一例を示すフローチャート図である。なお、図１１は、Ｎ−１番目のセクタ２０を使用した後、Ｎ番目のセクタ２０を使用する場合を例示している。図１２及び図１３は、本発明の実施の形態２に係るメモリアレイの使用状態を示す図である。

ステップＳ２００１では、Ｎ−１番目のセクタ２０（例えばセクタ［３］）を使用する際に、使用済みとなったＮ−２番目のセクタ２０（例えばセクタ［２］）内の全てのメモリセル４０に対し消去動作が実施される。具体的には、制御部９０は、Ｎ−２番目のセクタ２０内の全てのメモリセル４０に対し、消去動作を実施するための消去信号を出力する。メモリアレイ１０では、入力された消去信号に基づいて消去動作が実施される。詳しくは、Ｎ−２番目のセクタ２０内の全てのメモリセル４０の各部には、図５の消去動作に係る各電圧が印加される。消去動作が実施されると、Ｎ−２番目のセクタ２０内の全てのメモリセル４０のデータは「１」（ＡＬＬ１）となる。そして、ステップＳ１００２に移行する。

ステップＳ１００２では、これから使用するＮ−１番目のセクタ２０内の全てのメモリセル４０に対し消去動作が実施される。ステップＳ１００２については、実施の形態１においてすでに説明したので、ここでは、詳細な説明を省略する。

ステップＳ１００３では、Ｎ−１番目のセクタ２０のブロック３０を順次使用して情報をコーディングする。具体的には、例えば図１２（ａ）、（ｂ）に示すように、ブロック３０に所望の情報をコーディングするごとに、使用するブロック３０を順次切り替えながら書換えを実施する。ステップＳ１００３については、実施の形態１においてすでに説明したので、ここでは、詳細な説明を省略する。ステップＳ１００３における動作を終えると、ステップＳ２０１１に移行する。

ステップＳ２０１１では、Ｎ番目のセクタ２０を使用する際に、使用済みとなったＮ−１番目のセクタ２０内の全てのメモリセル４０に対し消去動作が実施される（ＡＬＬ１）。具体的な動作は、前述したステップＳ２００１と同様であるため、詳細な説明を省略する。そして、ステップＳ１０１２に移行する。

ステップＳ１０１２では、Ｎ番目のセクタ２０内の全てのメモリセル４０に対し消去動作が実施される（ＡＬＬ１）。具体的な動作は、前述したステップＳ１００２と同様であるため、詳細な説明を省略する。そして、ステップＳ１０１３に移行する。

ステップＳ１０１３では、図１３（ａ）に示すように、Ｎ番目のセクタ２０のブロック３０を順次使用してデータを書き込む。具体的な動作は、前述したステップＳ１００３と同様であるため、詳細な説明を省略する。

これらの動作を順次実施し、最初のセクタ（例えばセクタ［０］）から最後のセクタ２０（例えばセクタ［７］）までの各セクタ２０が順次使用される。最初のセクタ２０が再度使用される際には、図１３（ｂ）に示すように、使用済みとなった最後のセクタ２０内の全てのメモリセル４０に対し消去動作が実施される。そして、図１３（ｃ）、（ｄ）に示すように、最初のセクタ２０（例えばセクタ［０］）内の全てのメモリセル４０に対し消去動作が実施された後、最初のセクタ２０が再度使用される。

ここで、使用済みのセクタ２０における電荷の挙動について説明する。図１４は、本発明の実施の形態２におけるミスマッチ電荷が消滅する過程を模式的に示す図である。図１４は、本発明の実施の形態２に係るメモリセルにおける閾値電圧の変動を模式的に示す図である。

「１」の情報を保持するメモリセル４０の窒化膜４２ｃでは、消去動作により注入されたホールと、ミスマッチ電荷である電子とが併存している。この状態で、例えば、高温状態で、あるいは長時間放置されると、電子−ホール間の内部電界及び熱拡散により、これらの電荷が徐々に再結合を起こし消滅する。そうすると、図１４（ａ）に示すように、メモリセル４０では、大きな閾値電圧の変動（上昇）が生じる。しかし、再度の使用時までには、このようなミスマッチ電荷（電子）は消滅しているため、再度の使用時には、図１４（ｂ）に示すように、消去動作が実施されたメモリセル４０における閾値電圧の変動が抑えられ、リテンション特性が改善される。例えば、セクタ２０が再度使用されるまでの時間が短いと、リテンション特性の改善は小さく、セクタ２０が再度使用されるまでの時間が長いと、リテンション特性はより改善される。

本実施の形態によれば、あるセクタ２０が使用された後、他のセクタが使用される際に、使用済みのセクタ２０の全てのメモリセル４０に対して消去動作が実施される。

この構成によれば、使用済みのセクタ２０のメモリセル４０ではミスマッチ電荷である電子とホールとが再結合を起こし、再度の使用時までに電子が消滅する。これにより、再度の使用時に消去動作が実施されても、ホールと電子との再結合が抑えられるので、閾値電圧の変動が抑えられ、書換え後のリテンション特性が改善される。

また、本実施の形態によれば、セクタ２０の全てのブロック３０が順次使用された後、他のセクタ２０が使用される。

この構成によれば、セクタ２０内のそれぞれのブロック３０に掛かる負荷が分散されるので、フラッシュマクロ１００の装置寿命を延ばすことができる。また、これにより、見かけの書換耐性を向上させることができる。

また、本実施の形態によれば、最初のセクタ２０が使用された後、全てのセクタ２０が順次使用された後、最初のセクタ２０が再度使用される。

この構成によれば、メモリアレイ１０を構成する全てのセクタ２０が使用されることとなるので、使用済みのセクタ２０が再度使用されるまでの時間が確保される。これにより、ミスマッチ電荷である電子とホールとの再結合が促進され、書換え後のリテンション特性が改善される。

また、この構成によれば、メモリアレイ１０を構成するそれぞれのセクタ２０に掛かる負荷が分散されるので、フラッシュマクロ１００の製品寿命を延ばすことができる。また、これにより、見かけの書換耐性を向上させることができる。

また、本実施の形態によれば、あるセクタ２０内の全てのブロック３０が順次使用された後、他のセクタが使用され、全ての他のセクタ２０が順次使用された後、あるセクタ２０が再度使用される。

この構成によれば、メモリアレイ１０内の全てのブロックが順次使用されることとなるので、使用済みのセクタ２０が再度使用されるまでの時間が確保される。これにより、ミスマッチ電荷である電子とホールとの再結合が促進され、書換え後のリテンション特性が改善される。

また、本実施の形態によれば、メモリセル４０が、ＭＯＮＯＳ型のメモリトランジスタ４２を有する。

この構成によれば、メモリトランジスタ４２の窒化膜４２ｃでは、偏析したミスマッチ電荷（電子）と消去動作により注入されたホールとが再結合を起こし、ミスマッチ電荷が消滅する。これにより、再度の使用時に消去動作が実施されても、ホールと電子との再結合が抑えられるので、閾値電圧の変動が抑えられ、書換え後のリテンション特性が改善される。

（その他の実施の形態）
これまで説明した実施の形態では、メモリセル４０がＭＯＮＯＳ構造を有するＭＯＮＯＳメモリ方式で構成されているが、このような構成に限定されるものではない。例えば、メモリセルが、シリコン窒化膜ではない他の高誘電率絶縁膜（例えば、酸化ハフニウム膜など）や、シリコンドット(シリコン微粒子が絶縁膜中に分散されているもの)のようなチャージトラップ方式で構成されてもよい。この場合にも、チャージトラップ膜に偏析したミスマッチ電荷と、書込み動作や消去動作により注入された電荷との再結合が促進され、書換え後のリテンション特性が改善される。

上述の実施の形態では、セクタ２０内の全てのブロック３０を使用してから、他のセクタ２０を使用する場合について説明しているが、本発明は、このような実施の形態に限定されるものではない。例えば、複数のセクタ２０に跨る複数のブロック３０を使用するような場合には、現在使用しているセクタ２０の残りのブロック３０を使用せず、他のセクタ２０の最初のブロック３０から使用するようにしてもよい。

これによれば、複数のセクタ２０に跨って情報を記憶しなくてもよいので、使用済みのセクタ２０に対する消去動作が短時間で実施される。また、これにより、使用済みのセクタ２０が次回使用されるまでの時間が確保されるので、ミスマッチ電荷と注入された電荷との再結合が促進され、書換え後のリテンション特性が改善される。

また、例えば、セクタ２０の容量を超える情報を記憶するような場合にも、他のセクタ２０の最初のブロック３０から使用してもよい。これにより、直前まで使用されたセクタ２０に対する消去動作が短時間で実施される。これにより、使用済みのセクタ２０が次回使用されるまでの時間が確保されるので、ミスマッチ電荷と注入された電荷との再結合が促進され、書換え後のリテンション特性が改善される。

また、上述の実施の形態に係るフラッシュマクロ１００は、マイクロコンピュータに搭載されず、独立の半導体装置として他の半導体装置とともに制御システムを構成しても良い。この構成によれば、リテンション特性が改善されたフラッシュメモリが使用されるので、信頼性を向上させた制御システムが提供される。

また、前述のフラッシュメモリが搭載されたマイクロコンピュータが自動車に搭載されてもよい。この構成によれば、信頼性を向上させたマイクロコンピュータが使用されるので、信頼性を向上させた自動車が提供される。また、エンジンルーム付近等に搭載されたフラッシュメモリは高温状態となるので、ミスマッチ電荷と注入された電荷との再結合が促進されるので、リテンション特性が改善される。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１０…メモリアレイ、２０…セクタ、３０…ブロック、４０…メモリセル、４１…選択トランジスタ、４２…メモリトランジスタ、１００…フラッシュマクロ

Claims (7)

1. 複数のメモリセルからなるセクタを複数備え、
   書込み動作が実施された前記メモリセルにおける閾値電圧の変動幅が、消去動作が実施された前記メモリセルにおける閾値電圧の変動幅よりも大きい場合には、
   １の前記セクタが使用された後、他の前記セクタが使用される際に、前記１のセクタの全ての前記メモリセルに対し前記書込み動作が実施される、
   フラッシュメモリ。
2. 複数のメモリセルからなるセクタを複数備え、
   消去動作が実施された前記メモリセルにおける閾値電圧の変動幅が、書込み動作が実施された前記メモリセルにおける閾値電圧の変動幅よりも大きい場合には、
   １の前記セクタが使用された後、他の前記セクタが使用される際に、前記１のセクタの全ての前記メモリセルに対し前記消去動作が実施される、
   フラッシュメモリ。
3. 請求項１又は２に記載のフラッシュメモリにおいて、
   前記セクタは、複数のブロックからなり、
   前記１のセクタの全ての前記ブロックが順次使用された後、前記他のセクタが使用される、
   フラッシュメモリ。
4. 請求項１又は２に記載のフラッシュメモリにおいて、
   全ての前記他のセクタが順次使用された後、前記１のセクタが再度使用される、
   フラッシュメモリ。
5. 請求項１又は２に記載のフラッシュメモリにおいて、
   前記セクタは、複数のブロックからなり、
   前記１のセクタの全ての前記ブロックが順次使用された後、前記他のセクタが使用され、全ての前記他のセクタが順次使用された後、前記１のセクタが再度使用される、
   フラッシュメモリ。
6. 請求項１又は２に記載のフラッシュメモリにおいて、
   前記メモリセルが、ＭＯＮＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）型のトランジスタを有する、
   フラッシュメモリ。
7. 請求項５に記載のフラッシュメモリにおいて、
   前記メモリセルが、チャージトラップ方式で構成されている、
   フラッシュメモリ。

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