JP2023514308A - フラッシュメモリセルで形成されたeepromエミュレータにおけるウェアレベリング - Google Patents
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Abstract
Description
本出願は、2020年2月21日に出願され「Wear Leveling In EEPROM Emulator Formed Of Flash Memory Cells」と題する中国特許出願第202010106388.9号、及び、2020年8月28日に出願され「Wear Leveling In EEPROM Emulator Formed Of Flash Memory Cells」と題する米国特許出願第17/006,550号の優先権を主張する。
本発明は、フラッシュメモリセルで形成された電気的消去可能プログラマブル読み出し専用メモリ(EEPROM)エミュレータでウェアレベリングを実施するためのシステム及び方法に関する。
・実施形態において、各特定のビットは、そのビットの消去操作の間に1回より多く「0」値にプログラムされず、これは、プログラムディスターブ現象を低減する。
・実施形態は、ビットプログラミングを可能にしながらウェアレベリングを実行するが、一方、先行技術のウェアレベリング方法700では、ワードレベルプログラミングのみが可能である。
・実施形態がセクタ消去コマンドを受信するとき、現在のワードがセクタ内の最後のワードとなる時点まで消去を実行することなく次のワードにシフトする。
Claims (17)
- ウェアレベリングを備えたEEPROMエミュレートシステムであって、
不揮発性メモリセルのアレイを備えるEEPROMエミュレートアレイと、
前記不揮発性メモリセルのアレイに結合されたウェアレベリングモジュールと、を備え、前記ウェアレベリングモジュールは、
プログラムコマンド、書き込みデータ、及び論理アドレスを受信することと、
前記論理アドレス及びインデックスビットに基づいて、前記不揮発性メモリセルのアレイ内の不揮発性メモリセルの物理ワードのセクタ内の現在のワードを読み出すことであって、前記ワードのセクタは、前記論理アドレスに対応し、最初の物理ワード、最後の物理ワード、及び前記最初の物理ワードと前記最後の物理ワードとの間の1つ以上の物理ワードを含む、読み出すことと、
前記書き込みデータが、前記現在のワード内の「1」であるビットに対して「0」を含まない場合、前記プログラミング操作をスキップすることと、
前記書き込みデータが、前記現在のワード内の「1」であるビットに対して「0」を含み、前記現在のワードが、前記セクタ内の前記最後の物理ワードである場合、前記現在のワード内の前記書き込みデータをプログラミングすることと、
前記書き込みデータが、前記現在のワード内の「1」であるビットに対して「0」を含み、前記現在のワードが、前記セクタ内の前記最後の物理ワードではない場合、次のワードにおいて前記書き込みデータをプログラミングすることと、を行うように構成されている、システム。 - 前記インデックスビットは、インデックスワード内のビットである、請求項1に記載のシステム。
- 前記インデックスワードは、ビットのセットを含み、前記インデックスワード内の各ビットは、前記アレイ内の物理ワードに対応する、請求項2に記載のシステム。
- 前記インデックスワード内の各ビットは、前記アレイ内の対応する物理ワードが使用されているか否かを示す、請求項3に記載のシステム。
- 前記セクタは、前記不揮発性メモリセルのアレイ内に2行の不揮発性メモリセルを備える、請求項1に記載のシステム。
- 前記不揮発性メモリセルの各々は、ビット線端子、ソース線端子、ワード線端子、及び浮遊ゲートを備える、請求項1に記載のシステム。
- 前記不揮発性メモリセルの各々は、制御ゲートを更に備える、請求項6に記載のシステム。
- 前記不揮発性メモリセルの各々は、消去ゲートを更に備える、請求項7に記載のシステム。
- ウェアレベリングを備えたEEPROMエミュレートシステムであって、
不揮発性メモリセルのアレイを備えるEEPROMエミュレートアレイと、
前記不揮発性メモリセルのアレイに結合されたウェアレベリングモジュールと、を備え、前記ウェアレベリングモジュールは、
消去コマンド及び論理アドレスを受信することであって、前記論理アドレスは、前記不揮発性メモリセルのアレイ内の不揮発性メモリセルの物理ワードのセクタに対応し、前記セクタは、最初の物理ワード、最後の物理ワード、及び前記最初の物理ワードと前記最後の物理ワードとの間の1つ以上の物理ワードを含む、受信することと、
インデックスビットによって識別された現在のワードが、前記セクタ内の前記最後の物理ワードである場合、前記セクタを消去することと、
前記現在のワードが、前記セクタ内の前記最後の物理ワードではない場合、次のインデックスビットを変えることと、を行なうように構成されている、システム。 - 前記インデックスビットは、インデックスワード内のビットである、請求項9に記載のシステム。
- 前記インデックスワードは、ビットのセットを含み、前記インデックスワード内の各ビットは、前記アレイ内の物理ワードに対応する、請求項10に記載のシステム。
- 前記インデックスワードの各ビットは、前記アレイ内の対応する物理ワードが使用されているか否かを示す、請求項11に記載のシステム。
- 前記インデックスワード内の次のビットを変える前記ステップは、前記次のワードに対応するビット位置の前記インデックスワードに「0」をプログラミングすることを含む、請求項12に記載のシステム。
- 前記セクタは、前記不揮発性メモリセルのアレイ内に2行の不揮発性メモリセルを備える、請求項9に記載のシステム。
- 前記不揮発性メモリセルの各々は、ビット線端子、ソース線端子、ワード線端子、及び浮遊ゲートを備える、請求項9に記載のシステム。
- 前記不揮発性メモリセルの各々は、制御ゲートを更に備える、請求項15に記載のシステム。
- 前記不揮発性メモリセルの各々は、消去ゲートを更に備える、請求項16に記載のシステム。
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