CN112614533B - 用于半导体器件的编程方法及半导体器件 - Google Patents

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Abstract

本发明公开了一种用于半导体器件的编程方法及半导体器件。所述半导体器件包括存储串，所述存储串包括依次堆叠设置的多个第一存储单元和第一虚设单元，每个所述第一存储单元与一个字线对应连接，所述第一虚设单元的栅极与第一虚设字线连接；所述方法包括：在预充电阶段，向所述多个第一存储单元中的已编程存储单元对应的字线输入预充电电压，所述已编程存储单元为所述多个第一存储单元中的待编程存储单元与所述第一虚设单元之间的存储单元；在编程阶段，向所述待编程存储单元对应的字线输入编程电压。本发明实施例能够降低编程干扰，且提高升压电势。

Description

用于半导体器件的编程方法及半导体器件
技术领域
本发明涉及半导体技术领域，尤其涉及一种用于半导体器件的编程方法及半导体器件。
背景技术
半导体器件中的存储串一般包括存储单元和虚设单元，虚设单元的沟道中可能存在残余电子。在对存储串中的存储单元进行编程时，需向存储单元对应的字线输入编程电压，而编程电压较高，会吸引虚设单元沟道中的电子，导致存储单元处受到编程干扰。
发明内容
本发明提供一种用于半导体器件的编程方法及半导体器件，能够降低编程干扰，且提高升压电势。
本发明提供了一种用于半导体器件的编程方法，所述半导体器件包括存储串，所述存储串包括依次堆叠设置的多个第一存储单元和第一虚设单元，每个所述第一存储单元的栅极与一个字线对应连接，所述第一虚设单元的栅极与第一虚设字线连接；
所述方法包括：
在预充电阶段，向所述多个第一存储单元中的已编程存储单元对应的字线输入预充电电压，所述已编程存储单元为所述多个第一存储单元中的待编程存储单元与所述第一虚设单元之间的存储单元；
在编程阶段，向所述待编程存储单元对应的字线输入编程电压。
进一步优选地，所述方法还包括：
在编程阶段，在向所述待编程存储单元对应的字线输入编程电压之前，向第一未编程存储单元对应的字线输入第一导通电压，所述第一未编程存储单元为所述多个第一存储单元中与所述待编程存储单元间隔第一预设个数的未编程存储单元。
进一步优选地，所述方法还包括：
在向所述待编程存储单元对应的字线输入编程电压时，向所述已编程存储单元对应的字线输入第一导通电压，并向第二未编程存储单元对应的字线输入第二导通电压，所述第二导通电压为小于所述第一导通电压且用以阻止电子向所述待编程存储单元扩散的电压，所述第二未编程存储单元为所述多个第一存储单元中与所述待编程存储单元间隔第二预设个数的未编程存储单元。
进一步优选地，所述第一预设个数包括2个和3个中的至少一种。
进一步优选地，所述第二预设个数包括1个和2个中的至少一种。
进一步优选地，所述存储串还包括位于所述多个第一存储单元远离所述第一虚设单元一侧的第二虚设单元，所述第二虚设单元的栅极与第二虚设字线连接；
所述方法还包括：
在预充电阶段，向所述第二虚设单元对应的第二虚设字线输入所述预充电电压；
在向所述待编程存储单元对应的字线输入编程电压时，向所述第一虚设单元对应的第一虚设字线和所述第二虚设单元对应的第二虚设字线输入第一导通电压。
进一步优选地，所述存储串还包括堆叠设置在所述第一虚设单元上的多个第二存储单元，所述多个第二存储单元为已编程存储单元。
相应地，本发明还提供了一种半导体器件，包括：
存储串，所述存储串包括依次堆叠设置的多个第一存储单元和第一虚设单元；
多个字线，每个所述第一存储单元的栅极与一个字线对应连接；
与所述第一虚设单元的栅极连接的第一虚设字线；以及，
与所述多个字线和所述第一虚设字线连接的控制模块，所述控制模块包括预充电单元和编程单元；
所述预充电单元用于在预充电阶段，向所述多个第一存储单元中的已编程存储单元对应的字线输入预充电电压，所述已编程存储单元为所述多个第一存储单元中的待编程存储单元与所述第一虚设单元之间的存储单元；
所述编程单元用于在编程阶段，向所述待编程存储单元对应的字线输入编程电压。
进一步优选地，所述编程单元还用于在编程阶段，在向所述待编程存储单元对应的字线输入编程电压之前，向第一未编程存储单元对应的字线输入第一导通电压，所述第一未编程存储单元为所述多个第一存储单元中与所述待编程存储单元间隔第一预设个数的未编程存储单元。
进一步优选地，所述编程单元还用于在向所述待编程存储单元对应的字线输入编程电压时，向所述已编程存储单元对应的字线输入第一导通电压，并向第二未编程存储单元对应的字线输入第二导通电压，所述第二导通电压为小于所述第一导通电压且用以阻止电子向所述待编程存储单元扩散的电压，所述第二未编程存储单元为所述多个第一存储单元中与所述待编程存储单元间隔第二预设个数的未编程存储单元。
进一步优选地，所述第一预设个数包括2个和3个中的至少一种。
进一步优选地，所述第二预设个数包括1个和2个中的至少一种。
进一步优选地，所述存储串还包括位于所述多个第一存储单元远离所述第一虚设单元一侧的第二虚设单元，所述第二虚设单元的栅极与第二虚设字线连接；
所述预充电单元还用于在预充电阶段，向所述第二虚设单元对应的第二虚设字线输入所述预充电电压；
所述编程单元还用于在向所述待编程存储单元对应的字线输入编程电压时，向所述第一虚设单元对应的第一虚设字线和所述第二虚设单元对应的第二虚设字线输入第一导通电压。
进一步优选地，所述存储串还包括堆叠设置在所述第一虚设单元上的多个第二存储单元，所述多个第二存储单元为已编程存储单元。
本发明的有益效果为：在预充电阶段，向待编程存储单元与第一虚设单元之间的已编程存储单元输入预充电电压，使第一虚设单元的沟道中的电子从存储串底部漂移扩散出去，改善待编程存储单元编程时的编程干扰问题；在编程阶段，先向与待编程存储单元间隔第一预设个数的第一未编程存储单元输入第一导通电压，使第一未编程存储单元周围的沟道电子向第一未编程存储单元处迁移，降低待编程存储单元附近沟道的电子浓度，进一步改善待编程存储单元编程时的编程干扰问题；在编程阶段，向与待编程存储单元间隔第二预设个数的第二未编程存储单元输入第二导通电压，第二导通电压低于第一导通电压，以阻止存储串底部的沟道电子扩散至待编程存储单元处，有利于待编程存储单元周围形成耗尽区，提高待编程存储单元的升压电势。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的半导体器件的结构示意图。
图2为本发明实施例提供的半导体器件中存储串的结构示意图。
图3为本发明实施例提供的半导体器件在编程过程中的时序图。
图4为现有技术与本发明编程时的沟道电势曲线图。
图5为本发明实施例提供的用于半导体器件的编程方法的流程示意图。
具体实施方式
这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
在本发明的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
本发明实施例提供一种用于半导体器件的编程方法及半导体器件。
参见图1，图1是本发明实施例提供的半导体器件的结构示意图。所述半导体器件包括存储器阵列1和与该存储器阵列1电性连接的控制模块2。存储器阵列1可以为非易失性存储器阵列，在断电时保持其状态，例如存储器阵列1可以为NAND闪存、NOR闪存等。
存储器阵列1包括多个纵向延伸的存储串11。存储器阵列1可以为单堆栈结构，也可以为双堆栈结构。在存储器阵列1为单堆栈结构时，存储串11可以包括依次堆叠设置在衬底上的源极选择晶体管、第二虚设单元、多个第一存储单元、第一虚设单元和漏极选择晶体管。其中，第二虚设单元的个数可以为0个或至少1个，第一虚设单元的个数可以为1个或多个。
下面以存储器阵列1为双堆栈结构为例，对本发明所提供的半导体器件进行详细说明。
如图2所示，在存储器阵列1为双堆栈结构时，存储串11可以包括依次堆叠设置在衬底3上的源极选择晶体管13、第二虚设单元15、多个第一存储单元12、第一虚设单元16、多个第二存储单元17、第三虚设单元18和漏极选择晶体管14。其中，第二虚设单元15和第三虚设单元18的个数可以为0个或至少1个，第一虚设单元16的个数可以为1个或多个，此处不做具体限定。衬底3的一侧设有P型阱区HVPW，第一存储单元12、第二存储单元17可以是包括浮栅晶体管的“浮栅”类型的存储单元，也可以是包括电荷捕获晶体管的“电荷捕获”类型的存储单元。
源极选择晶体管13和漏极选择晶体管14可以通过输入适当的电压来激活选择存储串11。在一些实施例中，如图1所示，同一存储块中的存储串11的源极选择晶体管13通过同一个源极线(例如，公共源极线)连接至地。每个存储串11的漏极选择晶体管14连接至相应的位线BL。
虚设单元和存储单元的栅极分别与对应的字线连接。其中，第二虚设单元15连接的字线为第二虚设字线DWL1，第一虚设单元16连接的字线为第一虚设字线DWL2，第三虚设单元18连接的字线为第三虚设字线DWL3，多个第二存储单元17连接的字线分别为字线WL1、WL2、…、WLp，多个第一存储单元12连接的字线分别为字线WLp+1、WLp+2、…、WLn。
控制模块2为存储器阵列1的外围电路，控制模块2用于对存储器阵列1执行读取、写入、擦除和验证操作等。虚设单元和存储单元分别通过对应的字线与控制模块2电性连接。如图1所示，第二虚设单元15的栅极通过对应的虚设字线DWL1与控制模块2连接，第一虚设单元16的栅极通过对应的虚设字线DWL2与控制模块2连接，第三虚设单元18的栅极通过对应的虚设字线DWL3与控制模块2连接，多个第二存储单元17的栅极分别通过对应的字线WL1、WL2、…、WLp与控制模块2连接，多个第一存储单元12的栅极分别通过对应的字线WLp+1、WLp+2、…、WLn与控制模块2连接。
本实施例中，控制模块2包括预充电单元21和编程单元22，预充电单元21用于在编程操作之前，对存储串11中的存储单元进行预充电，编程单元22用于对存储串11中的存储单元进行编程操作。存储串11中的每个第一存储单元12、每个第二存储单元17、第一虚设单元16、第二虚设单元15、第三虚设单元18分别与预充电单元21电性连接，且存储串11中的每个第一存储单元12、每个第二存储单元17、第一虚设单元16、第二虚设单元15、第三虚设单元18分别与编程单元22电性连接。
另外，控制模块2还可以包括用于促进半导体器件的操作的任何适当数字、模拟和/或混合信号电路。例如，控制模块2还可以包括以下一种或多种：数据缓冲器(如位线页缓冲器)、解码器(如行解码器或列解码器)、感测放大器、电荷泵、电流或电压基准、或者电路的任何有源或无源部件(如晶体管、二极管、电阻器或电容器)。
现有的存储器阵列1中堆叠的存储单元越来越多，存储容量越来越大，存储密度越来越高，容易导致严重的耦合(coupling)问题，因此本实施例采用从上往下的编程方式对存储单元进行编程，以抑制耦合问题。但是，存储单元在编程后沟道关闭，采用从上往下的编程方式容易导致位于已编程存储单元上方的虚设单元的沟道电子无法扩散出去，进而导致在对已编程存储单元下方的存储单元进行编程时会吸引虚设单元的沟道电子，从而造成编程干扰。
基于此，本发明提出在对存储串11中的待编程存储单元进行编程前，向待编程存储单元与虚设单元之间的已编程存储单元输入预充电电压，以将虚设单元的沟道中的电子漂移扩散出去。
具体地，预充电单元21在预充电阶段，向多个第一存储单元12中的已编程存储单元对应的字线输入预充电电压，已编程存储单元为多个第一存储单元12中的待编程存储单元与第一虚设单元15之间的存储单元。
例如，结合图2，采用从上往下的编程方式对多个第一存储单元12中的第m个存储单元(第m个存储单元连接字线WLm，p+1＜m≤n)进行编程时，多个第二存储单元17已编程，第m个存储单元为待编程存储单元，第m个存储单元与第一虚设单元16之间的存储单元均已完成编程，即第p+1个存储单元至第m-1个存储单元为已编程存储单元，沟道已关闭，第m个存储单元下方的存储单元为未编程存储单元。在预充电阶段，如图3所示，T1时刻至T2时刻，采用预充电单元21向第p+1个存储单元至第m-1个存储单元(已编程存储单元)对应的字线WLp+1、…、WLm-1输入预充电电压Vc，已编程存储单元导通，打开已编程存储单元的沟道，第一虚设单元16沟道中的电子通过已编程存储单元的沟道、待编程存储单元的沟道、未编程存储单元的沟道、P型阱区HVPW漂移扩散出去。
在存储串11还包括第二虚设单元15时，预充电单元21向字线WLp+1、…、WLm-1输入预充电电压Vc的同时，向第二虚设单元15对应的虚设字线DWL1输入预充电电压Vc，以导通第二虚设单元15，第一虚设单元16沟道中的电子通过已编程存储单元的沟道、待编程存储单元的沟道、未编程存储单元的沟道、第二虚设单元15的沟道、P型阱区HVPW漂移扩散出去。
然后，编程单元22在编程阶段，向待编程存储单元对应的字线输入编程电压。例如，第m个存储单元为待编程存储单元时，在编程阶段向第m个存储单元对应的字线WLm输入编程电压Vp，以对第m个存储单元进行编程操作。由于此时第一虚设单元16沟道中的电子已漂移扩散出去，因此在对待编程存储单元进行编程操作时，第一虚设单元16沟道中不具有电子吸引至待编程单元处，从而降低编程干扰。
为了进一步降低编程干扰，在编程阶段，且在向待编程存储单元对应的字线输入编程电压之前，编程单元22向第一未编程存储单元对应的字线输入第一导通电压，所述第一未编程存储单元为所述多个第一存储单元12中与所述待编程存储单元间隔第一预设个数的未编程存储单元。优选地，第一预设个数包括2个和3个中的至少一种，第一导通电压可以为9V。
例如，结合图2，第m个存储单元为待编程存储单元时，第m+3和/或m+4个存储单元为第一未编程存储单元，第m+3个存储单元连接字线WLm+3，第m+4个存储单元连接字线WLm+4。在编程阶段，如图3所示，在T3时刻，向第m+3和/或m+4个存储单元对应的字线WLm+3和/或WLm+4输入第一导通电压Vpass1，以导通第m+3和/或m+4个存储单元，此时其他第一存储单元12还未导通，因此第m+3和/或m+4个存储单元周围的沟道电子向第m+3和/或m+4个存储单元处迁移，从而降低待编程存储单元(第m个存储单元)附近沟道的电子浓度。
然后，在T4时刻，向第m个存储单元对应的字线WLm输入编程电压Vp，以对第m个存储单元进行编程操作。由于此时待编程存储单元(第m个存储单元)附近沟道的电子浓度降低，因此在对待编程存储单元进行编程操作时，吸引至待编程存储单元处的电子较少，从而降低编程干扰。另外，待编程存储单元与第一未编程单元之间至少间隔两个存储单元，以避免第一未编程单元导通时吸引待编程存储单元沟道中的电子，从而导致待编程存储单元电势的降低。
另外，在向待编程存储单元对应的字线输入编程电压时，编程单元22还向所述已编程存储单元对应的字线输入第一导通电压，向第二未编程存储单元对应的字线输入第二导通电压，所述第二未编程存储单元为所述多个第一存储单元中与所述待编程存储单元间隔第二预设个数的未编程存储单元。所述第二导通电压为阻止电子扩散的电压，所述第二导通电压小于所述第一导通电压，优选地，第二预设个数包括1个和2个中的至少一种。
例如，结合图2，第m个存储单元为待编程存储单元时，第m+2和/或m+3个存储单元为第二未编程存储单元，第m+2个存储单元连接字线WLm+2，第m+3个存储单元连接字线WLm+3，第p+1个存储单元至第m-1个存储单元为已编程存储单元，分别对应连接字线WLp+1、…、WLm-1。在编程阶段，如图3所示，在T4时刻，向第p+1至m-1个存储单元(已编程存储单元)对应的字线WLp+1、…、WLm-1输入第一导通电压Vpass1，以导通第p+1至m-1个存储单元，并向第m+2和/或m+3个存储单元(第二未编程存储单元)对应的字线WLm+2和/或WLm+3输入第二导通电压Vpass2，以导通第m+2和/或m+3个存储单元。第二导通电压Vpass2小于第一导通电压Vpass1，例如，第一导通电压Vpass1为9V，第二导通电压Vpass2大于或等于3V，且小于9V。
由于第m+2和/或m+3个存储单元输入的导通电压小于其他存储单元输入的导通电压，使得第m+2和/或m+3个存储单元沟道的势障(band gap)较大，有效阻止第m+2和/或m+3个存储单元下方沟道的电子扩散到第m个存储单元处，有利于在第m个存储单元周围形成耗尽区，提高待编程存储单元的升压电势(boosting potential)。
需要说明的是，第m+3个存储单元不能同时为第一未编程存储单元和第二未编程存储单元，即在第m+3个存储单元为第一未编程存储单元时，第m+3个存储单元不为第二未编程存储单元；在第m+3个存储单元为第二未编程存储单元时，第m+3个存储单元不为第一未编程存储单元。
如图4所示的曲线图，横轴表示到衬底3的距离，纵轴表示沟道电势，D1表示待编程存储单元的沟道位置。由图4可以看出，采用现有技术的编程方法，待编程存储单元的沟道电势为11V，采用本发明提供的第一实施方式(在预充电阶段，对第一存储单元12中的已编程存储单元进行预充电)，待编程存储单元的沟道电势为11.3V，采用本发明提供的第二实施方式(在预充电阶段，对第一存储单元12中的已编程存储单元进行预充电，在编程阶段，先对第一未编程存储单元输入第一导通电压，然后对第二未编程存储单元输入第二导通电压)，待编程存储单元的沟道电势为11.7V，因此本发明提供的编程方法有效提高待编程存储单元的升压电势。
由上述可知，本发明实施例在预充电阶段，向待编程存储单元与第一虚设单元之间的已编程存储单元输入预充电电压，使第一虚设单元的沟道中的电子从存储串底部漂移扩散出去，改善待编程存储单元编程时的编程干扰问题；在编程阶段，先向与待编程存储单元间隔第一预设个数的第一未编程存储单元输入第一导通电压，使第一未编程存储单元周围的沟道电子向第一未编程存储单元处迁移，降低待编程存储单元附近沟道的电子浓度，进一步改善待编程存储单元编程时的编程干扰问题；在编程阶段，向与待编程存储单元间隔第二预设个数的第二未编程存储单元输入第二导通电压，第二导通电压低于第一导通电压，以阻止存储串底部的沟道电子扩散至待编程存储单元处，有利于待编程存储单元周围形成耗尽区，提高待编程存储单元的升压电势。
如图5所示，本发明实施例还提供一种用于半导体器件的编程方法，所述半导体器件包括存储串，所述存储串包括依次堆叠设置的多个第一存储单元和第一虚设单元，每个所述第一存储单元的栅极与一个字线对应连接，所述第一虚设单元的栅极与第一虚设字线连接。所述用于半导体器件的编程方法可以包括步骤501至步骤502，具体如下：
步骤501、在预充电阶段，向所述多个第一存储单元中的已编程存储单元对应的字线输入预充电电压，所述已编程存储单元为所述多个第一存储单元中的待编程存储单元与所述第一虚设单元之间的存储单元。
步骤502、在编程阶段，向所述待编程存储单元对应的字线输入编程电压。
可选地，所述方法还包括：
在编程阶段，在向所述待编程存储单元对应的字线输入编程电压之前，向第一未编程存储单元对应的字线输入第一导通电压，所述第一未编程存储单元为所述多个第一存储单元中与所述待编程存储单元间隔第一预设个数的未编程存储单元。
可选地，所述方法还包括：
在向所述待编程存储单元对应的字线输入编程电压时，向所述已编程存储单元对应的字线输入第一导通电压，并向第二未编程存储单元对应的字线输入第二导通电压，所述第二导通电压为小于所述第一导通电压且用以阻止电子向所述待编程存储单元扩散的电压，所述第二未编程存储单元为所述多个第一存储单元中与所述待编程存储单元间隔第二预设个数的未编程存储单元。
可选地，所述第一预设个数包括2个和3个中的至少一种。
可选地，所述第二预设个数包括1个和2个中的至少一种。
可选地，所述存储串还包括位于所述多个第一存储单元远离所述第一虚设单元一侧的第二虚设单元，所述第二虚设单元的栅极与第二虚设字线连接；
所述方法还包括：
在预充电阶段，向所述第二虚设单元对应的第二虚设字线输入所述预充电电压；
在向所述待编程存储单元对应的字线输入编程电压时，向所述第一虚设单元对应的第一虚设字线和所述第二虚设单元对应的第二虚设字线输入第一导通电压。
可选地，所述存储串还包括堆叠设置在所述第一虚设单元上的多个第二存储单元，所述多个第二存储单元为已编程存储单元。
由上述可知，本发明实施例在预充电阶段，向待编程存储单元与第一虚设单元之间的已编程存储单元输入预充电电压，使第一虚设单元的沟道中的电子从存储串底部漂移扩散出去，改善待编程存储单元编程时的编程干扰问题；在编程阶段，先向与待编程存储单元间隔第一预设个数的第一未编程存储单元输入第一导通电压，使第一未编程存储单元周围的沟道电子向第一未编程存储单元处迁移，降低待编程存储单元附近沟道的电子浓度，进一步改善待编程存储单元编程时的编程干扰问题；在编程阶段，向与待编程存储单元间隔第二预设个数的第二未编程存储单元输入第二导通电压，第二导通电压低于第一导通电压，以阻止存储串底部的沟道电子扩散至待编程存储单元处，有利于待编程存储单元周围形成耗尽区，提高待编程存储单元的升压电势。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (14)

1.一种用于半导体器件的编程方法，其特征在于，所述半导体器件包括存储串，所述存储串包括依次堆叠设置的多个第一存储单元和第一虚设单元，每个所述第一存储单元的栅极与一个字线对应连接，所述第一虚设单元的栅极与第一虚设字线连接；
所述方法包括：
在预充电阶段，向所述多个第一存储单元中的已编程存储单元对应的字线输入预充电电压，以将所述第一虚设单元的沟道中的电子从所述存储串底部扩散出去，所述已编程存储单元为所述多个第一存储单元中的待编程存储单元与所述第一虚设单元之间的存储单元；
在编程阶段，向所述待编程存储单元对应的字线输入编程电压。
2.根据权利要求1所述的用于半导体器件的编程方法，其特征在于，所述方法还包括：
在编程阶段，在向所述待编程存储单元对应的字线输入编程电压之前，向第一未编程存储单元对应的字线输入第一导通电压，所述第一未编程存储单元为所述多个第一存储单元中与所述待编程存储单元间隔第一预设个数的未编程存储单元。
3.根据权利要求1所述的用于半导体器件的编程方法，其特征在于，所述方法还包括：
在向所述待编程存储单元对应的字线输入编程电压时，向所述已编程存储单元对应的字线输入第一导通电压，并向第二未编程存储单元对应的字线输入第二导通电压，所述第二导通电压为小于所述第一导通电压且用以阻止电子向所述待编程存储单元扩散的电压，所述第二未编程存储单元为所述多个第一存储单元中与所述待编程存储单元间隔第二预设个数的未编程存储单元。
4.根据权利要求2所述的用于半导体器件的编程方法，其特征在于，所述第一预设个数包括2个和3个中的至少一种。
5.根据权利要求3所述的用于半导体器件的编程方法，其特征在于，所述第二预设个数包括1个和2个中的至少一种。
6.根据权利要求1所述的用于半导体器件的编程方法，其特征在于，所述存储串还包括位于所述多个第一存储单元远离所述第一虚设单元一侧的第二虚设单元，所述第二虚设单元的栅极与第二虚设字线连接；
所述方法还包括：
在预充电阶段，向所述第二虚设单元对应的第二虚设字线输入所述预充电电压；
在向所述待编程存储单元对应的字线输入编程电压时，向所述第一虚设单元对应的第一虚设字线和所述第二虚设单元对应的第二虚设字线输入第一导通电压。
7.根据权利要求1所述的用于半导体器件的编程方法，其特征在于，所述存储串还包括堆叠设置在所述第一虚设单元上的多个第二存储单元，所述多个第二存储单元为已编程的存储单元。
8.一种半导体器件，其特征在于，包括：
存储串，所述存储串包括依次堆叠设置的多个第一存储单元和第一虚设单元；
多个字线，每个所述第一存储单元的栅极与一个字线对应连接；
与所述第一虚设单元的栅极连接的第一虚设字线；以及，
与所述多个字线和所述第一虚设字线连接的控制模块，所述控制模块包括预充电单元和编程单元；
所述预充电单元用于在预充电阶段，向所述多个第一存储单元中的已编程存储单元对应的字线输入预充电电压，以将所述第一虚设单元的沟道中的电子从所述存储串底部扩散出去，所述已编程存储单元为所述多个第一存储单元中的待编程存储单元与所述第一虚设单元之间的存储单元；
所述编程单元用于在编程阶段，向所述待编程存储单元对应的字线输入编程电压。
9.根据权利要求8所述的半导体器件，其特征在于，所述编程单元还用于在编程阶段，在向所述待编程存储单元对应的字线输入编程电压之前，向第一未编程存储单元对应的字线输入第一导通电压，所述第一未编程存储单元为所述多个第一存储单元中与所述待编程存储单元间隔第一预设个数的未编程存储单元。
10.根据权利要求8所述的半导体器件，其特征在于，所述编程单元还用于在向所述待编程存储单元对应的字线输入编程电压时，向所述已编程存储单元对应的字线输入第一导通电压，并向第二未编程存储单元对应的字线输入第二导通电压，所述第二导通电压为小于所述第一导通电压且用以阻止电子向所述待编程存储单元扩散的电压，所述第二未编程存储单元为所述多个第一存储单元中与所述待编程存储单元间隔第二预设个数的未编程存储单元。
11.根据权利要求9所述的半导体器件，其特征在于，所述第一预设个数包括2个和3个中的至少一种。
12.根据权利要求10所述的半导体器件，其特征在于，所述第二预设个数包括1个和2个中的至少一种。
13.根据权利要求8所述的半导体器件，其特征在于，所述存储串还包括位于所述多个第一存储单元远离所述第一虚设单元一侧的第二虚设单元，所述第二虚设单元的栅极与第二虚设字线连接；
所述预充电单元还用于在预充电阶段，向所述第二虚设单元对应的第二虚设字线输入所述预充电电压；
所述编程单元还用于在向所述待编程存储单元对应的字线输入编程电压时，向所述第一虚设单元对应的第一虚设字线和所述第二虚设单元对应的第二虚设字线输入第一导通电压。
14.根据权利要求8所述的半导体器件，其特征在于，所述存储串还包括堆叠设置在所述第一虚设单元上的多个第二存储单元，所述多个第二存储单元为已编程的存储单元。
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