CN101627439A - 通过移除对字线数据的预充电相依性而以减少的编程干扰对非易失性存储器进行编程 - Google Patents

通过移除对字线数据的预充电相依性而以减少的编程干扰对非易失性存储器进行编程 Download PDF

Info

Publication number
CN101627439A
CN101627439A CN200780050917A CN200780050917A CN101627439A CN 101627439 A CN101627439 A CN 101627439A CN 200780050917 A CN200780050917 A CN 200780050917A CN 200780050917 A CN200780050917 A CN 200780050917A CN 101627439 A CN101627439 A CN 101627439A
Authority
CN
China
Prior art keywords
volatile memory
group
memory device
programming
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200780050917A
Other languages
English (en)
Other versions
CN101627439B (zh
Inventor
东英达
杰弗里·W·卢策
达娜·李
格里特·简·赫民克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delphi International Operations Luxembourg SARL
Original Assignee
SanDisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/618,580 external-priority patent/US7433241B2/en
Application filed by SanDisk Corp filed Critical SanDisk Corp
Priority claimed from PCT/US2007/088931 external-priority patent/WO2008083214A1/en
Publication of CN101627439A publication Critical patent/CN101627439A/zh
Application granted granted Critical
Publication of CN101627439B publication Critical patent/CN101627439B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising

Abstract

在编程期间使未选定群组非易失性存储元件升压以减少或消除对连接到选定字线的作为目标但未选定的存储器单元的编程干扰。在将编程电压施加到所述选定字线且使所述未选定群组升压之前，对所述未选定群组进行预充电，以通过为所述未选定群组提供较大升压电位来进一步减少或消除编程干扰。在预充电期间，在较高电压下为可能已经受部分编程的某些存储器单元提供一个或一个以上预充电启用信号。

Description

通过移除对字线数据的预充电相依性而以减少的编程干扰对非易失性存储器进行编程
技术领域
本发明的实施例针对于非易失性存储器技术。
背景技术
半导体存储器装置已变得更普及以供各种电子装置中使用。举例来说，非易失性半导体存储器用于蜂窝式电话、数字相机、个人数字助理、移动计算装置、非移动计算装置及其它装置中。电可擦除可编程只读存储器(EEPROM)(包括快闪EEPROM及电子可编程只读存储器(EPROM))是在最普及的非易失性半导体存储器之列。
快闪存储器系统的一个实例使用NAND结构，其包括在两个选择栅极之间串联布置多个晶体管。串联的晶体管及所述选择栅极被称作NAND串。图1为展示一个NAND串30的俯视图。图2为其等效电路。图1及图2中所描绘的NAND串包括在第一选择栅极12与第二选择栅极22之间串联的四个晶体管10、12、14及16。漏极选择栅极12将NAND串连接到位线26。源极栅极22将NAND串连接到源极线28。选择栅极12是通过经由选择线SGD将适当电压施加到控制栅极20CG而控制。选择栅极22是通过经由选择线SGS将适当电压施加到控制栅极22CG而控制。晶体管10、12、14及16中的每一者包括形成存储器单元的栅极元件的控制栅极及浮动栅极。举例来说，晶体管10包括控制栅极10CG及浮动栅极10FG。晶体管12包括控制栅极12CG及浮动栅极12FG。晶体管14包括控制栅极14CG及浮动栅极14FG。晶体管16包括控制栅极16CG及浮动栅极16FG。控制栅极10CG连接到字线WL3，控制栅极12CG连接到字线WL2，控制栅极14CG连接到字线WL1，且控制栅极16CG连接到字线WL0。用于快闪EEPROM系统中的另一类型的存储器单元利用非传导介电材料来替代传导浮动栅极而以非易失性方式存储电荷。
注意，尽管图1及图2展示NAND串中的四个存储器单元，但四个晶体管的使用仅被提供作为实例。NAND串可具有四个以下存储器单元或四个以上存储器单元。举例来说，一些NAND串将包括八个存储器单元、16个存储器单元、32个存储器单元等。本文中的论述并不限于NAND串中的任何特定数目的存储器单元。NAND型快闪存储器的相关实例及其操作提供于以下美国专利/专利申请案中：美国专利第5,570,315号；美国专利第5,774,397号；美国专利第6,046,935号；美国专利第5,386,422号；美国专利第6,456,528号；及美国专利申请案序号09/893,277(公开号US2003/0002348)，所述专利/专利申请案中的全部的全文以引用的方式并入本文中。根据实施例还可使用除NAND快闪存储器之外的其它类型的非易失性存储器。
使用NAND结构的快闪存储器系统的典型架构将包括若干NAND串。举例来说，图3展示存储器阵列的三个NAND串40、42及44，所述存储器阵列具有更多NAND串。图3的NAND串中的每一者包括两个选择晶体管或栅极及四个存储器单元。NAND串40包括选择晶体管50及60，及存储器单元52、54、56及58。NAND串42包括选择晶体管70及80，及存储器单元72、74、76及78。每一串通过源极选择栅极60、80等而连接到源极线。选择线SGS用以控制源极侧选择栅极。各种NAND串通过由选择线SGD控制的漏极选择栅极50、70等而连接到相应位线。在其它实施例中，选择线未必为共用的。字线WL3连接到存储器单元52及存储器单元72的控制栅极。字线WL2连接到存储器单元54及存储器单元74的控制栅极。字线WL1连接到存储器单元56及存储器单元76的控制栅极。字线WL0连接到存储器单元58及存储器单元78的控制栅极。位线及相应NAND串构成存储器单元阵列的一列。字线构成阵列的行。每一字线连接行中每一存储器单元的控制栅极。举例来说，字线WL2连接到存储器单元54、74及94的控制栅极。在许多实施方案中，字线形成行中每一存储器单元的控制栅极。
当对EEPROM或快闪存储器装置进行编程时，通常将编程电压施加到控制栅极且将位线接地。将来自沟道的电子注入到浮动栅极中。当电子在浮动栅极中积聚时，浮动栅极变得带负电且存储器单元的阈值电压得以提升以使得存储器单元处于已编程状态中。浮动栅极电荷及单元的阈值电压可指示对应于所存储的数据(模拟或数字)的特定状态。关于编程的更多信息可见于2003年7月29日申请的题为“对经编程存储器进行检测(Detecting Over Programmed Memory)”的美国专利申请案10/629,068中，所述案的全文以引用的方式并入本文中。
为将编程电压施加到所编程的单元的控制栅极，对适当字线施加所述编程电压。如以上所论述，所述字线还连接到利用同一字线的其它NAND串中的每一者中的一个单元。举例来说，当编程图3的单元54时，还会将编程电压施加到单元74的控制栅极，因为两个单元共享同一字线WL2。当希望编程字线上的一个单元而不编程连接到同一字线的其它单元时，出现一问题。由于将编程电压施加到连接到字线的所有单元，所以连接到接收编程电压的选定字线的未选定单元(尤其是邻近于经选择以供编程的单元的单元)可能会无意中被编程。选定字线上的未选定单元的无意编程被称作“编程干扰”。
可使用若干技术来防止编程干扰。在一种称作“自升压”的方法中，在编程期间，使未选定NAND串的沟道区电隔离且将通过电压(例如，10V)施加到未选定字线。未选定字线耦合到未选定NAND串的沟道区，从而使电压(例如，8V)待外加于未选定NAND串的沟道及源极/漏极区域中，借此减少编程干扰。自升压使电压升压存在于沟道中，此使越过隧道氧化物的电压下降且因此减少编程干扰。
图4及图5描绘正使用自升压方法而分别编程及禁止的NAND串。图4描绘正被编程的NAND串。图4的NAND串包括在漏极选择栅极120与源极选择栅极122之间串联连接的八个存储器单元102、104、106、108、110、112、114、116。漏极选择栅极120经由接点124将串连接到特定位线BLP且源极选择栅极122经由接点126将串连接到共用源极线SL。源极/漏极区域130在浮动栅极堆叠中的每一者之间。图5描绘正被禁止编程的NAND串。所述NAND串包括在漏极选择栅极170与源极选择栅极172之间串联连接的八个存储器单元152、154、156、158、160、162、164、166。漏极选择栅极170经由接点174将串连接到一不同位线BLI且源极选择栅极172经由接点176将串连接到共用源极线SL。源极/漏极区域180在浮动栅极堆叠中的每一者之间。
图4及图5的每一存储器单元包括浮动栅极(FG)及控制栅极(CG)。存储器单元可形成于p-阱中，所述p-阱自身可形成于p型衬底(例如，硅)上的n-阱内。所述p-阱可含有所谓的沟道植入，通常为确定或帮助确定存储器单元的阈值电压及其它特性的p型植入。在一个实施例中，源极/漏极区域130及180为形成于p-阱中的n+掺杂区域。
两个NAND串的存储器单元连接到一组共用字线WL0、WL1、WL2、WL3、WL4、WL5、WL6及WL7。选定字线WL4(例如)接收编程电压Vpgm。所述编程电压通常包含在每一脉冲之间量值增加的一系列电压脉冲(例如，12V到24V)。将升压电压Vpass施加到每一其它字线。源极选择栅极122、172处于隔离模式且将低电压施加到源极线SL。所述低电压可为约0V或略微较高的电压以在源极选择栅极处提供更好隔离特性。通过施加可为约1.5V到3.5V的Vsgd来接通漏极选择栅极。
图4中的经启用以供编程的NAND串在其位线BLP处接收0V。在接通漏极选择栅极120的情况下，0V被传送到串的沟道区域。选定存储器单元110下方的沟道区域140连同串的每一其它单元的沟道一起处于或接近0V。由于沟道与存储器单元110的浮动栅极之间的电压差异，电子通过福勒-诺德汉隧穿(Fowler-Nordheim tunneling)而穿过栅极氧化物(还通常被称作隧道氧化物)隧穿到浮动栅极中。
图5的NAND串经由其对应位线BLI接收电源电压Vdd以便禁止存储器单元160的编程，存储器单元160在WL4上接收Vpgm。当施加Vdd时，漏极选择晶体管170将最初处于传导状态。因此，NAND串之下的沟道区将部分充电到较高电位(高于0V或通常等于或几乎等于Vdd)。此充电通常被称作预充电。通常，在预充电期间，将较大电压Vsg(例如，4.0V到4.5V)施加到漏极选择晶体管。当沟道电位已达到Vdd或由Vsg-VT(其中VT等于漏极选择栅极170的阈值电压)给出的较低电位时，预充电将自动停止。大体来说，在预充电期间，以Vsg-VT＞Vdd的方式选择Vsg以使得NAND串之下的沟道区可预充电到Vdd。在沟道已达到所述电位之后，选择栅极晶体管通过视Vdd及选择栅极阈值电压的电平来使Vsg下降到为约Vsgd(例如，1.5V3.5V)的值而为非传导或使得为非传导的。随后，电压Vpass及Vpgm从0V斜线上升到其相应最终值(未必同时)，且由于漏极侧选择栅极晶体管170处于非传导状态，所以沟道电位将由于字线与沟道区之间的电容耦合(通常大约50％)而开始上升。此现象被称为自升压。图5的NAND串之下的沟道区或多或少均匀地升压到已升压的电压电平。区域190描绘NAND串的已升压的沟道区域。由于存储器单元160的浮动栅极与下伏沟道区域192之间的电压差异已减小，所以编程得以禁止。注意，图5展示区域190，所述区域190包括在衬底的表面处的沟道区及在已升压的沟道区之下的耗尽层(归因于升压到高电压的沟道而具有增加的电场的区)。沟道区存在于浮动栅极/控制栅极堆叠中的每一者之下且在源极/漏极区域180之间。关于编程NAND快闪存储器的更多信息(包括自升压技术)可见于卢茨(Lutze)等人的美国专利第6,859,397号“用于非易失性存储器的源极侧自升压技术(Source SideSelf Boosting Technique for Non-Volatile Memory)”中，所述案的全文以引用的方式并入本文中。
参看图3，通常(但并非总是)从源极侧到漏极侧(例如，从存储器单元58到存储器单元52)顺次编程NAND串。当编程过程准备编程NAND串的最后(或接近最后)存储器单元时，如果编程所禁止的串(例如，串42)上的先前已编程的单元中的全部或大部分，则在先前已编程的单元的浮动栅极中存在负电荷。由于浮动栅极上的此负电荷，升压电位可能不会变得足够高且在最后少数字线上仍可能存在编程干扰。举例来说，当编程单元52时，如果单元74、76及78被编程，则每一者在其浮动栅极处具有负电荷，此将限制自升压过程的升压电平且可能允许对单元72的编程干扰。
另一自升压技术为区域自升压(“LSB”)，其试图使所禁止的单元的沟道隔离。相邻于选定字线的字线通常处于0V且剩余非选定字线处于Vpass。被称为EASB的又一升压方法试图使先前已编程的单元的沟道与所禁止的存储器单元的沟道隔离。在所述EASB方法中，将选定NAND串的沟道区分成两个区：在选定字线的源极侧处的区，其可含有若干个已编程的(或已擦除单元)存储器单元；及在选定字线的漏极侧处的区，其中单元仍处于已擦除状态或至少尚未处于最终已编程状态。所述两个区通过经偏压到低隔离电压(通常0V)的字线而分离。由于此分离，两个区可升压到不同电位。在几乎所有状况下，选定字线的漏极侧处的区将比源极侧处的区升压到更高的电位。称作修正已擦除区自升压(REASB)的另一升压方案类似于EASB，除了接收中间电压(介于Vpass与隔离电压之间)的字线在接收隔离电压的字线与选定字线之间之外。
尽管LSB及EASB提供优于自升压的改进，但其还呈现视编程还是擦除邻近源极侧存储器单元而定的问题。如果编程邻近源极侧单元，则在其浮动栅极上存在负电荷。在将0V施加到其控制栅极的情况下，在带负电的栅极之下存在高反向偏压的接面，此可能引起栅极诱发的漏极泄漏(GIDL)(还被称作带到带隧穿)。
GIDL还可发生于选择栅极处，尤其发生于源极侧选择栅极处。当NAND串之下的沟道被禁止编程(升压到高电压)时，GIDL引起源极选择栅极处电子的产生。随后，所产生的电子在强横向电场中朝向靠近源极选择栅极的存储器单元的浮动栅极而加速。电子中的一些可获得足以注入到浮动栅极下或浮动栅极自身中的隧道氧化物中的能量，且因此修改对应存储器单元的阈值电压。图6展示图5的NAND串的一部分、对源极选择栅极的漏极的放大及存储器单元152的沟道的一部分。归因于NAND串在编程禁止操作期间(例如，当正编程其它NAND串时)的升压，高电压存在于已升压的NAND串的沟道区中。此高电压还存在于源极选择栅极172(其通常偏压于0V)与靠近源极选择栅极172的存储器单元152之间的接面区处。此偏压条件可能引起电子-空穴对(还称作GIDL)的形成。空穴将到达p-阱区150。电子将移动到已升压的沟道区。大体来说，存在源极选择栅极与靠近源极侧选择栅极的存储器单元之间的接面区中所存在的横向电场，因为所述接面(漏极/源极)的部分归因于存储器单元之下的沟道区与选择栅极之下的沟道区之间的大电压差而耗尽。电子可在所述电场中经加速且可获得足以注入于靠近源极侧选择栅极的存储器单元的隧道氧化物中的能量或可甚至到达所述存储器单元的浮动栅极。在两种状况下，对应存储器单元的阈值电压将归因于所注入的电子的存在而改变，借此存在在读取靠近源极选择栅极的存储器单元时出现误差的风险。为减小GIDL的效应，可使升压电压Vpass下降以减小在禁止操作期间升压的沟道量。然而，此可能归因于不足升压而导致编程干扰。
发明内容
在编程期间使未选定群组非易失性存储元件升压以减少或消除对连接到选定字线的作为目标但未选定的存储器单元的编程干扰。在将编程电压施加到所述选定字线且使所述未选定群组升压之前，对未选定群组进行预充电以通过为未选定群组提供较大升压电位来进一步减少或消除编程干扰。在预充电期间，在较高电压下为可能已经受部分编程的某些存储器单元提供一个或一个以上预充电启用信号。
在一个实施例中，提供一种方法作为用于非易失性存储装置的编程过程的部分，所述方法包括在将编程信号施加到一群组未选定非易失性存储元件的特定非易失性存储元件之前对所述群组进行预充电。所述群组包括相对于所述特定非易失性存储元件位于群组的漏极侧上的第一组一个或一个以上非易失性存储元件及第二组两个或两个以上非易失性存储元件。预充电包括将一个或一个以上第一预充电启用信号施加到所述第一组一个或一个以上非易失性存储元件及将一个或一个以上第二预充电启用信号施加到所述第二组两个或两个以上非易失性存储元件。所述一个或一个以上第一预充电启用信号处于比所述一个或一个以上第二预充电启用信号高的电压。在对所述群组未选定非易失性存储元件进行预充电之后，所述方法包括将所述编程信号施加到特定非易失性存储元件。
在另一实施例中，提供一种非易失性存储器系统，其包括一组非易失性存储元件，所述组非易失性存储元件包括耦合到第一字线的第一子组非易失性存储元件及耦合到第二字线的第二子组非易失性存储元件。所述组包括多个群组非易失性存储元件，其中每一群组耦合到个别位线。所述系统包括管理电路，所述管理电路通过使所述第一子组经受部分编程，在使第一子组经受部分编程之后使所述第二子组经受部分编程及在使第二子组经受部分编程之后完成第一子组的编程来编程所述组非易失性存储元件。所述管理电路对所述组的未选定群组非易失性存储元件进行预充电作为完成第一子组的编程的部分。预充电包括将第一电压施加到第二子组及在施加所述第一电压的同时将第二电压施加到所述组非易失性存储元件的第三子组。所述第二电压小于第一电压。
各种实施例可包括非易失性存储元件及与所述存储元件通信以执行各种所述过程的管理电路。举例来说，所述管理电路可包括例如控制电路(例如，包括状态机)、行解码器及列解码器、读取/写入电路及/或控制器的元件。
附图说明
图1为NAND串的俯视图。
图2为图1的NAND串的等效电路图。
图3为描绘三个NAND串的电路图。
图4为NAND串的横截面图，其展示用于编程所述NAND串的选定存储器单元的示范性偏压条件。
图5为NAND串的横截面图，其展示用于使所述NAND串升压以禁止NAND串的作为目标但未选定的存储器单元的编程的示范性偏压条件。
图6描绘在升压期间的图5的NAND串的一部分。
图7为可根据一个实施例而使用的非易失性存储器系统的框图。
图8为可根据一个实施例而使用的非易失性存储器系统的感测块的框图。
图9为描绘根据一个实施例的编程非易失性存储器的方法的流程图。
图10为描绘存储器单元阵列的阈值电压的示范性分布及用于全序列编程的技术的图表。
图11为描绘存储器单元阵列的阈值电压的示范性分布及用于在每一存储器单元存储两个页的数据时进行两遍(two-pass)编程的技术的图表。
图12A到图12C为描绘用于两遍编程的另一技术的图表。
图13为描绘用于图12A到图12C中所描绘的技术的编程次序的表。
图14为用于根据一个实施例而编程非易失性存储器的时序图。
图15为NAND串的横截面图，其展示用于根据一个实施例而将所述NAND串预充电的偏压条件。
图16为NAND串的横截面图，其展示用于根据一个实施例而使所述NAND串升压的偏压条件。
图17为描述根据一个实施例的将未选定NAND串预充电及升压的方法的流程图。
图18为NAND串的横截面图，其展示用于根据一个实施例而将所述NAND串预充电的偏压条件。
图19为NAND串的横截面图，其展示用于根据一个实施例而使所述NAND串升压的偏压条件。
图20为NAND串的横截面图，其展示用于根据一个实施例而将所述NAND串预充电的偏压条件。
图21为NAND串的横截面图，其展示用于根据一个实施例而使所述NAND串升压的偏压条件。
图22为NAND串的横截面图，其展示用于根据一个实施例而使所述NAND串升压的偏压条件。
具体实施方式
图7说明具有用于并行读取及编程一页存储器单元的读取/写入电路的存储器装置210。存储器装置210可包括一个或一个以上存储器裸片或芯片212。存储器裸片212包括二维存储器单元阵列200、控制电路220，及读取/写入电路230A及230B。在一个实施例中，通过各种外围电路对存储器阵列200的存取是以对称方式在阵列的相对侧上实施，以使得每一侧上的存取线及电路的密度减小一半。读取/写入电路230A及230B包括允许并行读取或编程一页存储器单元的多个感测块300。存储器阵列200可由字线经由行解码器240A及240B而寻址且可由位线经由列解码器242A及242B而寻址。在典型实施例中，在与所述一个或一个以上存储器裸片212相同的存储器装置210(例如，可装卸存储卡或封装)中包括控制器244。命令及数据经由线232在主机与控制器244之间传送且经由线234在控制器与所述一个或一个以上存储器裸片212之间传送。
控制电路220与读取/写入电路230A及230B合作以对存储器阵列200执行存储器操作。控制电路220包括状态机222、芯片上地址解码器224，及功率控制模块226。状态机222提供对存储器操作的芯片级控制。芯片上地址解码器224提供主机或存储器控制器使用的地址与解码器240A、240B、242A，及242B使用的硬件地址之间的地址界面。功率控制模块226控制存储器操作期间供应到字线及位线的功率及电压。
图8为分割成核心部分(被称作感测模块380)及共用部分390的个别感测块300的框图。在一个实施例中，将存在用于每一位线的独立感测模块380及用于一组多个感测模块380的共用部分390。在一个实例中，感测块将包括一个共用部分390及八个感测模块380。一群组中的感测模块中的每一者将经由数据总线372而与相关联的共用部分通信。关于其它细节，请参看2004年12月29日中请的美国专利申请案11/026,536“具有用于感测放大器集合的共享处理的非易失性存储器与方法(Non-Volatile Memory&Method with Shared Processing for an Aggregate of Sense Amplifiers)”，所述案的全文以引用的方式并入本文中。
感测模块380包含确定所连接的位线中的传导电流是高于还是低于预定阈值电平的感测电路370。感测模块380还包括用以设定所连接的位线上的电压条件的位线锁存器382。举例来说，位线锁存器382中所锁存的预定状态将导致所连接的位线被拉到指定编程禁止的状态(例如，Vdd)。
共用部分390包含处理器392、一组数据锁存器394及耦合于所述组数据锁存器394与数据总线320之间的I/O接口396。处理器392执行计算。举例来说，其功能中的一个功能为确定感测的存储器单元中所存储的数据，并且在所述组数据锁存器中存储所确定的数据。所述组数据锁存器394用以存储由处理器392在读取操作期间确定的数据位。其还用以存储在编程操作期间从数据总线320输入的数据位。所输入的数据位表示意味着将编程到存储器中的写入数据。
在读取或感测期间，系统的操作受控制不同控制栅极电压到经寻址的单元的供应的状态机222控制。随着其单步调适(step through)对应于存储器所支持的各种存储器状态的各种预定义控制栅极电压，感测模块380可在这些电压中的一者下跳脱且将从感测模块380经由总线372向处理器392提供输出。在所述点处，处理器392通过考虑感测模块的跳脱事件及关于从状态机经由输入线393施加的控制栅极电压的信息来确定生成存储器状态。其接着计算存储器状态的二进制编码且将生成数据位存储到数据锁存器394中。在核心部分的另一实施例中，位线锁存器382服务于双重职责，既充当用于锁存感测模块380的输出的锁存器又充当如以上所述的位线锁存器。
在编程或验证期间，将待编程的数据从数据总线320存储于所述组数据锁存器394中。受状态机的控制，编程操作包含施加到经寻址的存储器单元的控制栅极的一系列编程电压脉冲。每一编程脉冲继之以回读(验证)以确定单元是否已编程到所要存储器状态。处理器392相对于所要存储器状态监视回读存储器状态。当两者一致时，处理器392设定位线锁存器382以便使位线被拉到指定编程禁止的状态。即使编程脉冲出现在耦合到位线的单元的控制栅极上，此仍禁止进一步编程所述单元。在其它实施例中，在验证过程期间，处理器最初加载位线锁存器382且感测电路将其设定到禁止值。
在一个实施例中，每感测模块380存在三个数据锁存器394。在一些实施方案(但并非所需的)中，数据锁存器经实施为移位寄存器以使得其中所存储的并行数据转换到用于数据总线320的串行数据，且反之亦然。在优选实施例中，对应于m个存储器单元的读取/写入块的所有数据锁存器可链接在一起以形成块移位寄存器，使得可通过串行传送来输入或输出数据块。具体来说，r个读取/写入模块的库经调适以使得其数据锁存器组中的每一者将顺次将数据移入数据总线或移出数据总线，如同其为用于整个读取/写入块的移位寄存器的部分。
关于非易失性存储装置的各种实施例的结构及/或操作的额外信息可见于以下案中：(1)2004年3月25日公开的美国专利申请公开案第2004/0057287号“具有减少的源极线偏压错误的非易失性存储器及方法(Non-Volatile Memory And Method With ReducedSource Line Bias Errors)”；(2)2004年6月10日公开的美国专利申请公开案第2004/0109357号“具有改进的感测的非易失性存储器及方法(Non-Volatile Memory AndMethod with Improved Sensing)”；(3)2004年12月16日申请的题为“用于低电压操作的改进的存储器感测电路及方法(Improved Memory Sensing Circuit And Method ForLow Voltage Operation)”的美国专利申请案第11/015,199号(发明者劳尔-艾德里安·塞尔内亚(Raul-Adrian Cernea))；(4)2005年4月5日申请的题为“在非易失性存储器的读取操作期间补偿耦合(Compensating for Coupling During Read Operations ofNon-Volatile Memory)”的美国专利申请案11/099,133(发明者陈建(Jian Chen))；及(5)2005年12月28日申请的题为“用于非易失性存储器的参考感测放大器(Reference SenseAmplifier For Non-Volatile Memory)”的美国专利申请案第11/321,953号(发明者陈小龙(Siu Lung Chan)及劳尔-艾德里安·塞尔内亚(Raul-Adrian Cernea))。紧接以上列出的专利文献中的所有五者的全文以引用的方式并入本文中。
如对于快闪EEPROM系统常见，块为擦除的单位且可被称作擦除块或物理块。尽管可同时擦除多个块，但每一块可含有被一起擦除的最小数目的存储器单元。在一些实施方案中，可一起擦除较小单位的单元。在一个实施例中，块包括共享一组共用字线的每一NAND串。
在一个实施例中，存储器单元阵列的示范性结构包括分割成1,024个块的NAND快闪EEPROM。每一存储器单元块包括形成列的一组位线及形成行的一组字线。每一块分成若干页。尽管在单一操作中可编程或读取一个以上页，但一页通常为编程或读取的最小单位。在另一实施例中，个别页可分成区段且所述区段可含有作为基本编程操作一次写入的最少数目的单元。一页或一页以上数据通常存储于一行存储器单元中。一页可存储一个或一个以上数据扇区，所述一个或一个以上数据扇区的大小大体由主机系统界定。一扇区包括用户数据及开销数据。开销数据通常包括已从扇区的用户数据计算的错误校正码(ECC)。控制器(下文描述)的一部分在数据被编程到阵列中时计算所述ECC，且还在从阵列读取数据时检查ECC。或者，ECC及/或其它开销数据存储于与其所关于的用户数据不同的页或甚至不同的块中。对应于通常用于磁盘驱动器中的扇区的大小，用户数据扇区通常为512个字节。开销数据通常为额外16到20个字节。大量页(大约从8页(例如)到32、64或更多页)形成一块。在一些实施例中，一行NAND串包含一块。
可同时擦除每一块中所存储的数据。在一个实例中，存在分成偶数列及奇数列的8,512个列。位线分成偶数位线(BLe)及位线字线(BLo)。在奇数/偶数位线架构中，在一个时间编程沿共用字线且连接到奇数位线的存储器单元，而在另一时间编程沿共用字线且连接到偶数位线的存储器单元。因此，在此实施例中，可同时读取或编程532个字节的数据。同时读取或编程的此532个字节的数据形成一逻辑页。在此实例中，一个块可存储至少八个页。当每一存储器单元存储两个数据位时(例如，多级单元)，一个块存储16个页。还可使用具有其它大小的块及页。
在其它实施例中，位线未分成奇数位线及偶数位线。所述架构通常被称作全位线架构。在全位线架构中，在读取及编程操作期间同时选择一块的所有位线。同时编程沿共用字线且连接到任何位线的存储器单元。在其它实施例中，位线或块可分裂成其它分组(例如，左侧及右侧，两个以上分组等)。
图9为描述用于编程非易失性存储器的方法的一个实施例的流程图。在步骤400处擦除待编程的存储器单元。步骤400可包括擦除比待编程的存储器单元多的存储器单元(例如，以块或其它单位)。在步骤402处，执行软编程以缩窄已擦除存储器单元的已擦除阈值电压分布。由于擦除过程，一些存储器单元可处于比必要深的擦除状态。软编程可施加小编程脉冲以使已擦除存储器单元的阈值电压移动到较接近擦除验证电平。在步骤404处，由控制器244发布“数据加载”命令且将所述命令输入到控制电路220，从而允许将数据输入到数据输入/输出缓冲器。输入数据被认为是命令且由状态机222经由输入到控制电路220的命令锁存信号(未说明)锁存。在步骤406处，将指定页地址的地址数据从控制器或主机输入到行控制器或解码器240A及240B。输入数据被认为是页地址且经由状态机222锁存(受输入到控制电路的地址锁存信号影响)。在步骤408处，将用于经寻址的页的一页编程数据输入到数据输入/输出缓冲器中以供编程。举例来说，在一个实施例中可输入532个字节的数据。将所述数据锁存于用于选定位线的适当寄存器中。在一些实施例中，还将数据锁存于用于选定位线的第二寄存器中以用于验证操作。在步骤410处，由控制器发布“编程”命令且将所述命令输入到数据输入/输出缓冲器。所述命令由状态机222经由输入到控制电路的命令锁存信号锁存。
在由“编程”命令触发时，步骤408中所锁存的数据将由状态机222控制而编程到选定存储器单元中。在步骤412处，将施加到选定字线的编程脉冲电压电平zpgm初始化为起始脉冲(例如，12V)且将状态机222所维持的编程计数器PC初始化为0。在步骤414处，将待在下一编程脉冲期间被禁止编程的那些NAND串预充电。可提升沟道区域电位以帮助减少对未选定但作为目标的单元的编程干扰。如果在特定数据锁存器中存储逻辑“0”以指示应编程对应存储器单元，则对应位线接地。另一方面，如果在所述特定锁存器中存储逻辑“1”以指示对应存储器单元应保持处于其当前数据状态，则对应位线连接到Vdd以禁止编程。在施加编程电压脉冲的同时在步骤416处施加一个或一个以上升压电压。在方法的第一重复期间，将第一Vpgm脉冲施加到选定字线。
在步骤418处，验证选定存储器单元的状态。如果检测到选定单元的目标阈值电压已达到适当电平，则对应数据锁存器中所存储的数据改变到逻辑“1”。如果检测到阈值电压尚未达到适当电平，则对应数据锁存器中所存储的数据并不改变。以此方式，并不需要编程使逻辑“1”存储于其对应数据锁存器中的位线。当所有数据锁存器正存储逻辑“1”时，状态机已知所有选定单元已得以编程。在步骤420处，检查是否所有数据锁存器正存储逻辑“1”。如果是，则编程过程完成且是成功的，因为所有选定存储器单元得以编程且验证到其目标状态。在步骤422处报告“通过(PASS)”状态。在一些实施例中，当小于所有锁存器的若干个锁存器为串逻辑“1”时，报告通过。
如果在步骤420处确定并非所有(或预定数目的)数据锁存器正存储逻辑“1”，则编程过程继续。在步骤424处，对照编程极限值来检查编程计数器PC。编程极限值的一个实例为20，然而，可使用其它值。如果编程计数器PC并不小于20，则在步骤428处确定尚未成功编程的单元的数目是否等于或小于预定数目。如果未成功编程的位的数目等于或小于预定数目，则编程过程标记为已通过且在步骤430处报告通过状态。在读取过程期间可使用错误校正来校正未成功编程的位。然而，如果未成功编程的位的数目大于预定数目，则编程过程标记为失效且在步骤432处报告失效状态。如果编程计数器PC小于20，则在步骤426处使Vpgm电平增加达步长的量且使编程计数器PC递增。在步骤426之后，过程环回到步骤414以施加下一Vpgm脉冲。
图9的流程图描绘如可应用于二进制存储装置及全序列多级存储装置的单遍编程方法。在如可应用于多级存储装置的两遍编程方法中，例如，在流程图的单一重复中可使用多个编程或验证步骤。可针对编程操作的每一遍执行步骤412到426。在第一遍中，可施加一个或一个以上编程脉冲且验证其结果以确定单元是否处于适当的中间状态。在第二遍中，可施加一个或一个以上编程脉冲且验证其结果以确定所述单元是否处于适当的最终状态。
在成功编程操作结束时，在适当时，存储器单元的阈值电压应在对应于已编程状态或已擦除状态的阈值电压的一个或一个以上分布内。图10说明在每一存储器单元存储两个数据位时存储器单元阵列的阈值电压分布。针对已擦除存储器单元展示第一阈值电压分布E且针对已编程的存储器单元展示三个阈值电压分布A、B及C。在一个实施例中，E分布中的阈值电压为负且A、B及C分布中的阈值电压为正。图10的每一相异阈值电压范围对应于所述组数据的预定值。编程到存储器单元中的数据与单元的阈值电压电平之间的特定关系视对单元采用的数据编码方案而定。在一个实施例中，使用格雷码(gray code)指派来将数据值指派到阈值电压范围，以使得如果浮动栅极的阈值电压错误地移位到其相邻物理状态，则将仅影响一位。然而，在其它实施例中，并不使用格雷编码。一个实例将“11”指派到阈值电压范围E(状态E)，将“10”指派到阈值电压范围A(状态A)，将“00”指派到阈值电压范围B(状态B)且将“01”指派到阈值电压范围C(状态C)。尽管图10展示四个状态，但根据本发明的实施例还可与其它二进制或多状态结构(包括那些包括四个以上或四个以下状态的结构)一起使用。
图10还描绘全序列编程技术。在全序列编程中，存储器单元从已擦除状态E直接编程到经编程状态A、B或C中的任一者。可首先擦除待编程的存储器单元群体以使得所有存储器单元处于已擦除状态E。接着将一系列编程电压脉冲施加到选定存储器单元的控制栅极以将存储器单元直接编程到状态A、B或C。在正将一些存储器单元从状态E编程到状态A时，将其它存储器单元从状态E编程到状态B及/或从状态E编程到状态C。
图11说明对存储两个不同页(下部页及上部页)的数据的多状态存储器单元进行编程的两遍技术的实例。描绘四个状态。对于状态E来说，两个页均存储“1”。对于状态A来说，下部页存储“0”且上部页存储“1”。对于状态B来说，两个页均存储″0″。对于状态C来说，下部页存储1且上部页存储“0”。尽管已将特定位模式指派给状态中的每一者，但可指派不同位模式。
在第一遍编程中，根据待编程到下部逻辑页中的位而设定单元的阈值电压电平。如果所述位为逻辑“1”，则阈值电压不改变，因为其由于已较早得以擦除而处于适当状态。然而，如果待编程的位为逻辑“0”，则如箭头450所示，单元的阈值电平增加到为状态A。此结束第一遍编程。
在第二遍编程中，根据正编程到上部逻辑页中的位而设定单元的阈值电压电平。如果上部逻辑页位将存储逻辑1，则不发生编程，因为单元视下部页位的编程而处于状态E或A(其两者载送为1的上部页位)中的一者中。如果上部页位将为逻辑0，则阈值电压移位。如果第一遍导致单元保持处于已擦除状态E，则在第二遍中，编程单元以使得阈值电压如箭头454所描绘般增加以在状态C内。如果由于第一遍编程已将单元编程为状态A，则在第二遍中进一步编程存储器单元，以使得阈值电压如箭头452所描绘般增加以在状态B内。第二遍的结果为在不改变下部页的数据的情况下将单元编程到经指定以针对上部页存储逻辑“0”的状态。
图12A到图12C揭示用于编程非易失性存储器的过程，其通过对于任何特定存储器单元来说在针对先前页写入到邻近存储器单元之后相对于特定页写入到彼特定存储器单元来减少浮动栅极间耦合。在图12A到图12C的实例中，每一单元使用四个数据状态来每存储器单元存储两个数据位。已擦除状态E存储数据11，状态A存储数据01，状态B存储数据10，且状态C存储数据00。还可使用数据到物理数据状态的其它编码。每一存储器单元存储两个逻辑页的数据的一部分。出于参考目的，将这些页称为上部页及下部页，但也可给予其它标签。状态A经编码以针对上部页存储位0且针对下部页存储位1，状态B经编码以针对上部页存储位1且针对下部页存储位0，且状态C经编码以针对两个页存储位0。用于字线WLn处的存储器单元的下部页数据在图12A中所描绘的第一步骤中得以编程且用于单元的上部页数据在图12C中所描绘的第二步骤中得以编程。如果下部页数据将针对单元保留数据1，则所述单元的阈值电压在第一步骤期间保持于状态E。如果将把下部页数据编程到0，则存储器单元的阈值电压提升到状态B′。状态B′为具有低于VvB的验证电平VvB′的中间状态B。
在一个实施例中，在编程用于存储器单元的下部页数据之后，将相对于邻近字线WLn+1处的相邻存储器单元的下部页编程所述存储器单元。举例来说，可在用于WL1处的存储器单元的下部页之后编程用于图3中WL2处的存储器单元的下部页。如果在编程存储器单元54之后，存储器单元56的阈值电压从状态E提升到状态B′，则浮动栅极耦合可提升存储器单元56的表观阈值电压。如图12B中所描绘，WLn处的存储器单元上的累积耦合效应将加宽单元的阈值电压的表观阈值电压分布。如图12C中所示，在编程所关注的字线的上部页时，可补救阈值电压分布的表观加宽。
如果存储器单元处于已擦除状态E且其上部页位将保持于1，则如图12C中所示，所述存储器单元保持于状态E。如果存储器单元处于状态E且待将其上部页数据位编程到0，则提升存储器单元的阈值电压以处于状态A的范围内。如果存储器单元处于中间阈值电压分布B′且其上部页数据将保持1，则将存储器单元编程到最终状态B。如果存储器单元处于中间阈值电压分布B′且其上部页数据将变为数据0，则提升存储器单元的阈值电压以处于状态C的范围内。图12A到图12C所描绘的过程减少浮动栅极耦合效应，因为仅相邻存储器单元的上部页编程将实现给定存储器单元的表观阈值电压。此技术的替代状态编码的实例为在上部页数据为1时从中间状态B′移动到状态C，且在上部页数据为0时移动到状态B。尽管图12A到图12C提供关于四个数据状态及两个数据页的实例，但可将概念应用于具有四个以上或四个以下状态及不同数目的页的其它实施方案。
图13为描述利用图12A到图12C的编程方法来编程存储器单元的次序的一个实施例的表。对于连接到字线WL0的存储器单元来说，下部页形成页0且上部页形成页2。对于连接到字线WL1的存储器单元来说，下部页形成页1且上部页形成页4。对于连接到字线WL2的存储器单元来说，下部页形成页3且上部页形成页6。对于连接到字线WL3的存储器单元来说，下部页形成页5且上部页形成页7。根据页号而从页0到页7编程存储器单元。在其它实施例中，还可使用其它编程次序。
在一些实施例中，沿共用字线将数据编程到存储器单元。因此，在施加编程脉冲之前，字线中的一者经选择以供编程。此字线可被称作选定字线。块的剩余字线可被称作未选定字线。选定字线可具有一个或两个相邻字线。如果选定字线具有两个相邻字线，则漏极或位线侧上的相邻字线可被称作漏极或位线侧相邻字线且源极侧上的相邻字线可被称作源极侧相邻字线。举例来说，如果WL2为选定字线，则WL1为源极侧相邻字线且WL3为漏极侧相邻字线。在一些实施例中，从源极到漏极侧编程存储器单元块。举例来说，首先编程连接到WL0的存储器单元，接着编程WL1上的存储器单元，接着编程WL2上的存储器单元等。图12A到图12C描述此次序的轻微变化，其仍大体从源极侧编程到漏极侧。
选定字线上对未选定但作为目标的存储器单元的编程干扰的裕度可视相邻存储器单元的状态而定。考虑用以禁止选定字线上的未选定但作为目标的存储器单元中的编程的升压过程。如果相邻存储器单元处于已擦除状态，则所述相邻存储器单元之下的沟道区在将Vpass施加到其的升压过程期间应处于传导状态。如果相邻存储器单元不处于已擦除状态，则所述相邻单元的沟道区域可变得处于断开状态或比在擦除单元的情况下传导得少。在针对此后种状况的升压期间，连接到选定字线的受禁止的存储器单元之下的沟道区可不同于所希望地升压且可能不会达到足以避免编程干扰的升压电平。
在编程期间所使用的预充电阶段期间可能发生类似情形。在使编程电压升压且将其施加到选定字线之前，将预充电启用电压Vpce施加到串的存储器单元。可施加(例如)Vsg的电压以接通漏极选择栅极。将预充电或编程禁止电压(例如，Vdd)施加到受禁止的串的位线。预充电启用电压希望接通每一存储器单元，以使得位线电压将经由漏极选择栅极而传送到NAND串中以将沟道区域预充电。在此预充电阶段期间电子存在于沟道区域中，且沟道电位上升到约Vsg-VT，其中VT为漏极选择栅极的阈值电压。当沟道电位达到Vsg-VT时，预充电将自动停止。举例来说，当沟道区域上升到Vsg-VT时或当漏极选择栅极线SGD下降到Vsgd时，将切断选择栅极晶体管。Vsg通常经选择以使得会将沟道区域充电到约Vdd。
如果NAND串的存储器单元在预充电期间不传导，则可能不会将NAND串的沟道区域预充电且可能发生后续编程干扰。此尤其是选定字线的漏极侧上的状况。如果所禁止的未选定存储器单元与位线之间的存储器单元为不传导的，则可能不会将位线电压外加到沟道中或外加到足以预充电的程度。预充电可能在处于断开状态的存储器单元处停止且可能不会将环绕未选定但作为目标的存储器单元的区域适当地预充电。
当使用例如图12A到图12C中所说明的编程技术时，可能在预充电及升压期间发生与不处于已擦除状态的单元相关联的前述问题。参看图3，当在图12A到图12C中所描绘的过程的第二阶段期间编程例如WL1的选定字线时，所述选定字线的漏极侧上的邻近字线WL2已经受用于第一阶段的部分编程。有可能的是邻近字线WL2上的存储器单元部分经编程且处于中间状态B′。假定在字线WL1的编程的第二阶段期间，存储器单元74由于对字线WL2的部分编程而处于中间状态B′，且将不编程存储器单元76。在预充电期间施加到字线WL2的预充电启用电压可能不会接通存储器单元74。因此，将断开存储器单元74之下的沟道区域且可能不会将存储器单元76周围的区域及串的其余者预充电。同样地，在升压阶段施加的升压电压Vpass可能由于缺乏对于此单元的传导而不足以使沟道升压且避免编程干扰。
建议将较高预充电启用电压施加到某些字线以移除对先前经编程或部分已编程的字线的数据的预充电及升压相依性。当将编程选定字线WLn时，未选定字线可接收不同预充电启用电压以确保接通受禁止的NAND串的存储器单元来启用预充电。举例来说，当使用图12A到图12C的技术时，选定字线WLn的漏极侧上的相邻字线WLn+1可接收较高预充电启用电压。由于此字线已经受部分编程，所以所述较高预充电启用电压可保证WLn+1的存储器单元为接通的以启用受禁止的NAND串的预充电。在一个实施例中，仅在有可能部分编程WLn+1上的单元的第二阶段期间使用较高预充电电压及/或升压电压。本发明者特定地预期可根据一个或一个以上实施例而使用其它编程技术。举例来说，如果在完成选定字线的编程之前使两个或两个以上字线经受部分编程或完全编程，则其各自可接收较高预充电启用电压。
图14为描绘可根据一个实施例在编程过程期间施加的各种电压信号的时序图。在一种状况下，可在图9的步骤414及416期间使用所描绘的技术。所述时序图是分开的以说明编程过程的预充电阶段及升压阶段。针对从时间t1到t5的预充电阶段说明的电压信号可在步骤414处使用且针对从时间t5到t9的升压阶段说明的电压信号可在步骤416处使用。
在时间t1处将共用源极线SL提升到为约1.0V到1.5V的低电压，其中对于编程过程的持续时间其保持于所述低电压。在一些实施例中，源极线SL保持于0V。源极选择栅极线SGS保持于0V，以将源极选择栅极放置于隔离模式中。在时间t1，将漏极选择栅极线SGD提升到Vsg，其为约3.5V到4.5V的数量级。在时间t2处，将预充电启用电压施加到字线。选定字线WLn接收第一预充电电压Vpce。同样地，源极侧上相邻于选定字线的每一字线(即，字线WL0到WLn-1)在时间t2处接收Vpce。同样，漏极侧上距选定字线的第二位及超出第二位的那些字线(即，字线WLn+2到WLi)接收第一预充电电压Vpce。在一个实施例中，Vpce等于0V，然而，还可使用其它电压。字线WLi是相邻于漏极侧选择栅极的最后字线。漏极侧上邻近选定字线WLn的字线(字线WLn+1)接收较高的预充电电压VpceH。由于字线WLn+1已经受部分编程，所以使用较高的预充电电压VpceH以确保接通连接到其的存储器单元。在一个实施例中，VpceH等于3V或使其等于Vpce的电平以上3V。不同的VpceH值在不同实施方案中将是适当的。针对特定实施方案适当的Vpce及VpceH值，可通过测试个别装置以确定适当电平、特性化装置群组及/或通过模拟所述实施方案而确定。如果使用编程方案，借此使例如WLn+2或WLn+3的其它字线在字线WLn之前经受部分或充分编程，则针对这些字线也可使用较高预充电启用电压。请注意，视待存储的数据而定，当经受部分编程时，将编程字线的一些存储器单元且将不编程其它存储器单元。
在时间t3处，将数据施加到位线。对于待禁止的NAND串中的每一者，可将第一值设定到位线锁存器中，且对于待编程的NAND串中的每一者，可将第二值设定到位线锁存器中。线462展示用于具有WLn处的单元的待编程的NAND串在0V处的位线电压。线460展示用于具有WLn处的单元的待禁止编程的NAND串在Vdd处的位线电压。Vdd指定编程禁止且经常被称作编程禁止电压。还可将其看作预充电电压，因为此电压实质上在对SGD施加高电压时传送到受禁止的NAND串的沟道区域。在其它实施例中，不同于Vdd的电压也可用于预充电电压。预充电电压的电平及Vsg的对应电平应经选择以实现沟道区域内的适当预充电。
线470描绘被禁止编程的NAND串的所得沟道电压。根据位线电压及施加到漏极选择栅极线的电压而将沟道电压VCH预充电到一电平。在此状况下，将Vsg施加到SGD使得全位线电压被传送到沟道区域，从而引起VCH到Vdd的上升。线472描绘被启用以供编程的NAND串的所得沟道电压VCH。将0V施加到此串的位线，从而导致为0V的沟道电压。因此，在所启用的NAND串中不存在预充电。
在时间t4处，漏极选择栅极线SGD下降到Vsgd。电压Vsgd低于Vsg以便切断待禁止编程的那些NAND串中的漏极选择栅极。因此，待禁止编程的那些NAND串的沟道区域从位线断开，从而启用如下文中所述的那些沟道区域的升压。当漏极侧选择栅极电压下降到Vsgd时，待编程的在其位线处具有0V的NAND串将保持接通。沟道区域保持在0V且提供一路径以在施加编程电压时将电子牵引到存储器单元的浮动栅极。在一个实施例中，在时间t1处，可将漏极选择栅极线提升到Vsgd。在所述实施例中，全位线电压Vdd可能不会被传送到沟道中，从而导致较低预充电电平。
在时间t5处，预充电阶段结束且升压阶段开始。在时间t5处，将升压电压施加到各种字线。除了漏极侧相邻字线之外，每一未选定字线接收升压电压Vpass。在时间t5处，选定字线还接收升压电压Vpass。漏极侧相邻字线接收较高升压电压VpassH。施加较高升压电压VpassH以确保适当升压，因为WLn+1处的存储器单元可处于图13B中所示的中间经编程状态。所述单元在Vpass下可能不会保持充分接通，此可能导致不足升压。在一个实施例中，VpassH比Vpass高约1V到4V。Vpass与VpassH之间的其它差异可用于其它实施例中。注意，VpassH的电平不应如此高以致引起WLn+1上的编程干扰。为了解对使用较高通过电压VpassH用于例如WLn+1的字线的更完整论述，参见2006年9月27日申请的海明科(Hemink)等人的题为“减少非易失性存储装置中的编程干扰(ReducingProgram Disturb in Non-Volatile Storage)”的美国专利申请案序号第11/535,628号，且所述案的全文以引用的方式并入本文中。
受禁止的NAND串的沟道电压VCH根据施加到字线的升压电压而上升(如470处所示)。在一些实施方案中，可预期沟道与字线之间的约50％的耦合比。如果针对Vpce使用为1V的值且针对Vpass使用为10V的值，则字线电压增加约9V。因此，可预期受禁止的NAND串的沟道电压上升约4.5V。由于将沟道区域预充电到约Vdd，所以可预期沟道电压VCH上升到至少5.5V。对于经启用以供编程的NAND串来说，如472处所示，沟道区域保持于0V，因为漏极选择栅极接通且将0V施加到位线。
在时间t6处，将编程电压Vpgm施加到选定字线WLn。由于在施加编程电压时，受禁止的NAND串沟道升压，所以将不会对用于受禁止的NAND串的WLn处的未选定存储器单元进行编程。已升压的沟道区域电压减小越过那些存储器单元的隧道氧化物区域的电位，因而防止任何无意编程。在一个实施例中，可同时(例如，时间t5)将编程电压Vpgm以及通过电压Vpass及VpassH施加到相应字线而非延迟编程电压的施加。在时间t7处，字线下降到0V。在时间t8处，源极及位线接着下降到0V。在时间t9处，漏极选择栅极线SGD下降到0V。如将描述，可根据实施例而进行对图14中所描绘的信号的许多变化。
图15为待禁止编程的NAND串的横截面图。图15描绘根据一个实施例在预充电阶段期间施加到NAND串的偏压条件。举例来说，在图9的一个重复期间可通过包括施加偏压条件以用于步骤414处的预充电的过程来禁止NAND串被编程。图15描绘可在图14中的时间t3与t4之间施加的偏压条件。由于图15的偏压条件，在漏极方向上邻近于选定字线的字线的存储器单元即使处于中间经编程状态仍应为传导的，以启用位线电压到沟道区域中的传送。
受禁止的NAND串包括八个存储器单元502、504、506、508、510、512、514及516。源极/漏极区域530在所述存储器单元中的每一者之间。在一些实施方案中，存在p型衬底(例如，硅)、在所述衬底内的n-阱及在所述n-阱内的p-阱(其全部未加以描绘以使得图式更可读)。注意，所述p-阱可含有所谓的沟道植入，所述沟道植入通常为确定或帮助确定存储器单元的阈值电压及其它特性的p型植入。在一个实施例中，源极/漏极区域530为形成于p-阱中的n+掺杂区域。
源极选择栅极522经由源极线接点526将NAND串连接到共用源极线。漏极选择栅极520经由位线接点524将NAND串连接到用于所述串的特定位线。在编程期间，连接到选定字线的存储器单元经由选定字线而在其控制栅极处接收编程电压Vpgm。在所说明的实例中，字线WL4为选定字线，使得存储器单元510将在预充电阶段之后接收编程电压Vpgm。存储器单元510并未被选择供编程。将禁止其编程且其因此为未选定但作为目标的存储器单元。
将预充电启用电压Vpce施加到除了漏极侧上相邻于选定字线的字线之外的每一未选定字线。因此，字线WL0到WL3及WL6到WL7接收预充电启用电压Vpce。选定字线还接收预充电启用电压Vpce。字线WL5在漏极侧上相邻于选定字线。有可能此存储器单元已部分经编程，因为在完成字线WL4处的编程之前，将使字线WL5经受部分编程。因此，将较高预充电启用电压VpceH施加到字线WL5以确保在预充电期间接通此存储器单元。源极线SL处于1.0V到1.5V。源极选择栅极线处于0V以切断源极选择栅极522。将位线提升到Vdd以用于待禁止的NAND串且将Vsg施加到漏极选择栅极线。
通过NAND串沟道的在选定字线的漏极侧处的部分提供传导路径。漏极选择栅极线接通漏极选择栅极，因而将位线电压Vdd传送到NAND串的沟道的所述部分中。图15图解地描绘在所说明的偏压条件下通过NAND串形成的传导路径528。结果，将位线电压Vdd外加于NAND串的沟道区域的所述部分中。将此与可将相同预充电启用电压施加到串的每一字线的现有技术的技术对比。在所述状况下，如果字线WL5处的存储器单元已部分经编程，则其可能不会接通。因此，传导路径将会在沟道区域542处断开，使得NAND串的沟道的在选定字线下方的部分将不会上升到Vdd。
图15展示从漏极选择栅极通过选定字线WL4下方的沟道区域的路径及预充电区域528。选定字线的源极侧处的存储器单元中的一者或一者以上可经编程，且因此在Vpce的施加下可能不接通，因而防止区域528包括那些存储器单元下方的沟道。
进一步有可能的是，选定字线处的存储器单元510在编程电压的先前施加期间得以编程，且因此可能防止传导路径到达选定字线下方的沟道区域。因此，在各种实施例中在选定字线处施加较高预充电启用电压以保证将选定字线下方的沟道区域540预充电。在一个实施例中，选定字线处的预充电启用电压为VpceH。在一个实施例中，使用不同于VpceH或Vpce的不同预充电启用电压。
图16描绘在一个实施例的示范性升压阶段期间的图15的NAND串。所述升压阶段确保在图9的步骤416的重复期间禁止WL4处的作为目标但未选定的存储器单元编程。可从图14中的时间t6到t7施加图16的偏压条件。由于图16中所描绘的电压的缘故，使NAND串的至少一部分(如果并非全部)升压以使得编程被禁止。在图16中，说明已擦除区自升压技术，借此使沟道区域的源极侧与漏极侧沟道区域隔离。此升压方案即使在源极侧存储器单元可能处于充分已编程状态时仍可提供充足编程禁止。
将大致为8V到9V的升压电压Vpass施加到未被选择供编程的存储器单元502、504、506、514及516的控制栅极。经由字线WL5将较高升压电压VpassH提供到邻近存储器单元512的控制栅极。视待存储的数据而定，可部分编程或可不部分编程邻近存储器单元512。在(例如)一个编码方案中，如果待存储的数据为“1”，则存储器单元将仍处于已擦除状态E。如果待存储的数据为“0”，则存储器单元可能已移动到中间状态B′(图12A到图12C的阈值电压454)。VpassH为高于Vpass的电压。在一个实施例中，VpassH比Vpass高1V到4V。对于特定实施例，在适当时可使用其它差异。在一个实施方案中，VpassH比Vpass高一等于状态E与状态B′之间的差异(参见图12B)的量。注意，使VpassH过高可能引起对接收VpassH的存储器单元的编程干扰。为了解关于较高通过电压VpassH的更多细节，参见先前以引用方式并入的美国专利申请案序号第11/535,628号。
源极选择栅极522处于隔离状态，从而在其栅极处接收0V。将通常在1.0V到1.5V范围内的低电压施加到共用源极线526。此低电压可为0V。然而，源极电压还可略微高于0V以提供源极侧选择栅极的更好隔离特性。将Vsgd施加到漏极侧选择栅极520。经由对应位线将零伏施加到位线接点524以启用选定NAND串处的选定存储器单元的编程。
将隔离电压Viso(例如，0V)施加到WL3处的存储器单元508以使源极侧沟道区域与漏极侧沟道区域隔离。由于施加所述升压电压，形成高升压沟道区及较低升压沟道区。举例来说，图16描绘区域532，区域532包括存储器单元510到516的位于衬底的表面处的高升压沟道区540、542、544及在较高升压沟道区之下的耗尽层(归因于升压到高电压的沟道而具有增加的电场的区)。
图16还展示区域534，区域534包括单元502到506的位于衬底的表面处的较低升压沟道区546及在所述较低升压沟道区之下的耗尽层。高升压沟道区使存储器单元510适当地被禁止编程。图16中所描绘的信号的时序类似于图14的时序。图14将经修改以在时间t5处使WLn-1下降到Viso。图16仅展示一个实例，且在其它字线经选择以供编程时可使用VpassH到相邻者的施加。注意，如果WL0经选择以供编程，则在源极侧上不存在充当隔离区域的字线。因此，可使用标准自升压，在适当时将VpassH及Vpass施加到每一未选定字线。
图17为根据一个实施例的用于在编程期间预充电及升压以禁止特定NAND串中的编程的方法的流程图。步骤602到612对应于预充电阶段且步骤614到622对应于升压阶段。在一个实施例中，针对图9的步骤414执行步骤602到612且针对图9的步骤416执行步骤614到622。
在步骤602处，将1.0V到1.5V左右的低电压施加到源极线。在步骤604处，(例如)通过施加为约Vsgd的正偏压来接通漏极选择栅极。在步骤606处，将第一预充电启用电压Vpce施加到NAND串的每一未选定字线，除了在其漏极侧(位线侧)上相邻于选定字线WLn的字线WLn+1之外。在步骤608处，将第二预充电启用电压VpceH施加到相邻字线WLn+1。针对WLn+1使用较大预充电启用电压以保证为对所述受禁止的NAND串进行预充电提供传导路径。
在步骤610处，将数据施加到每一NAND串的位线，从而形成编程过程的部分。举例来说，不待编程(禁止)的那些NAND串将使Vdd施加到其位线，而待编程的那些NAND串将使0V施加到其位线。在步骤612处，使漏极选择栅极线电压下降以切断受禁止的NAND串的漏极选择栅极，同时使所启用的NAND串与其位线通信。步骤612结束预充电阶段。将根据位线电压而对受禁止的NAND串的沟道区域进行预充电以在稍后施加编程电压时进一步有助于编程禁止。
在步骤614处，将隔离电压Viso施加到选定字线的源极侧上的邻近字线WLn-1。在步骤616处，将第一升压电压(例如，Vpass)施加到未选定字线WL0到WLn-2及WLn+2到WLi。在步骤618处，将第二升压电压(例如，VpassH)施加到相邻字线WLn+1。在步骤620处，接着将编程电压Vpgm施加到选定字线。在施加升压电压且将受禁止的NAND串预充电的情况下，禁止选定字线上的作为目标的存储器单元的编程。在步骤622处，使字线、位线、源极线及漏极选择栅极线下降到0V，从而标志一个编程重复的完成。应注意，图17的步骤将应用于(例如)在每一编程电压脉冲之前且作为其部分的编程电压的每一次施加。当编程邻近于漏极选择栅极的字线(例如，WL7)时，针对WLn+1并不使用较高预充电及升压电压。在此状况下，不存在已经受部分编程的漏极侧相邻字线WLn+1。图17描述已擦除区自升压技术。其它实施例可并入有其它升压技术，在下文中进一步描述所述技术中的一些。举例来说，一些实施例可利用标准自升压技术而不使用隔离电压Viso。
在一些实施例中，除WLn+1之外的其它字线可受益于较高预充电启用电压。举例来说，系统可在完成当前选定存储器单元的编程之前部分编程NAND串的一个以上存储器单元。图12A到图12C的编程过程可经修改以在返回完成第一字线上的编程之前针对三个字线执行第一遍/步骤。在于存储器单元中存储三页数据的一个实例中，可以以下次序写入数据：(1)在WLn中写入下部页数据，(2)在WLn+1中写入下部页数据，(3)在WLn中写入中间页数据，(4)在WLn+2中写入下部页数据，(5)在WLn+1中写入中间页数据，及(6)在WLn中写入上部页数据以完成在WLn中写入所有3页。还可使用其它方法/方案。在这些实例中，在第一字线的编程期间存在可能已(视待存储的数据而定)经受部分编程且可接收VpceH及/或VpassH的两个字线。
图18及图19描绘其中两个字线接收较高预充电启用电压VpceH的实施例。字线WL4再次为用于编程的选定字线。连接到其的存储器单元510将接收编程电压Vpgm但仅作为目标，且并未被选择供编程。字线WL0到WL4及WL7接收预充电启用电压Vpce。然而，字线WL5及WL6接收较高预充电启用电压VpceH。在完成字线WL4的编程之前，使字线WL5及WL6经受至少部分编程。因此，有可能存储器单元512及514部分经编程。较大预充电启用电压将确保这些单元提供传导路径，使得可将NAND串沟道(或至少其漏极侧部分)预充电到位线电压Vdd。
图19描绘在升压阶段期间的图18的NAND串。再次，以实例描绘已擦除区自升压技术。其它方案也可并入图18中所描绘的预充电实施例内。经由字线WL0到WL2及WL7将第一升压电压Vpass施加到存储器单元502、504、506及516。经由字线WL5及WL6将较高升压电压VpassH施加到存储器单元512及514。将隔离电压Viso施加到字线WL3。再次通过施加各种升压电压来形成已升压区域532及534。已升压区域534提供存储器单元510下方的沟道区域的充足升压以禁止编程。在其它变化形式中，两个以上存储器单元可接收较高预充电启用电压VpceH及/或较高升压电压VpassH。
图20描绘预充电的变化形式，其中使用至少三个预充电启用电压。较早描述了可编程一个或一个以上源极侧存储器单元，因而防止通过NAND串的全传导路径且将预充电区域限于选定NAND串的漏极侧。在图20中，漏极侧相邻字线接收VpceH。其它漏极侧字线接收如较早所述的可等于Vpce的Vpce1。源极侧字线接收第三预充电启用电压Vpce2。Vpce2可处于确保在预充电时期期间源极侧上的任何充分已编程的存储器单元接通的电平。在VpceH可从Vpce1变化足以接通部分已编程的单元的量时，Vpce2可更进一步增加以确保充分已编程的单元充分接通。通过施加所述三个预充电启用电压，图20中的传导路径528从漏极选择栅极520延伸到源极选择栅极522。因此，可将整个NAND串预充电到Vdd。
在图20中，使用三个预充电启用电压来计及在完成字线WL4处的编程之前字线WL5的部分编程。还可在不存在用于部分已编程的字线的预充电电压VpceH的情况下使用在选定字线的源极侧及漏极侧处的不同预充电启用电压的使用。举例来说，在选定字线WLn处的第一遍编程期间(当WLn+1尚未经受任何编程时)或在不使用部分编程的实施方案中，可在源极侧处使用较大预充电启用电压Vpce2以计及NAND串的所述侧处的潜在已编程的单元。
图21描绘在后续升压阶段期间的图20的NAND串。在图21中，自升压技术用以使整个NAND串沟道区域充分升压以防止编程干扰。选定字线WL4接收编程电压Vpgm。漏极侧相邻字线接收较早所述的较大通过电压VpassH。每一剩余漏极侧相邻字线接收Vpass1。在一个实施例中，Vpass1等于较早所述的Vpass。将第三升压电压Vpass2施加到源极侧相邻字线。Vpass2处于计及源极侧上的存储器单元的潜在经充分编程的状态的电平。通过将高源极侧升压电压及中间升压电压施加到WLn+1，实现NAND串的充足升压以禁止未选定但作为目标的存储器单元的编程。还可在第一遍编程期间(当WLn+1尚未经受部分编程时)无较高通过电压VpassH的情况下或在不使用部分编程的实施例中使用Vpass1及Vpass2。
沟道区域中的升压电平视施加于字线处的预充电启用电压与升压电压之间的差而定。如果Vpass2-Vpce2等于Vpass1-Vpce1，则在NAND串的漏极侧及源极侧上可实现大体上相等的升压电平。在所述情形下通常不需如图16中所示在源极区域与漏极区域之间提供隔离电压。相等升压电平将提供NAND串内的包括通过隔离存储器单元的沟道区域的大体上连续的传导路径。然而，不必要的是，在所有实施例中，Vpass2-Vpce2等于Vpass1-Vpce1。举例来说，一个实施例可用已擦除区自升压技术来使用升压电压Vpass2及预充电电压Vpce2，其中Vpass2及Vpce2经选择以便在漏极侧及源极侧处不提供相等升压。
举例来说，在一个变化形式中，如图20中所示，可使用大预充电启用电压Vpce2。在升压阶段期间，可在漏极侧字线及源极侧字线上使用相同升压电压Vpass。Vpass-Vpce2(源极侧)将不等于Vpass-Vpce1(漏极侧)。由于升压与施加到字线的升压电压与预充电启用电压之间的差的相依性，源极侧及漏极侧上的升压电平将是不同的。在所述状况下，可将隔离电压施加到字线WLn-1以使两个区域隔离。在另一变化形式中，可在漏极侧字线及源极侧字线上使用不同升压电压。然而，不需使得Vpass2-Vpce2(源极侧)与Vpass1-Vpce1(漏极侧)的差相等。再次，可将隔离电压Viso施加到源极侧邻近字线WLn-1以使两个已升压区域隔离。
进一步有可能在选定字线的源极侧上使用小于漏极侧上所使用的Vpce1的值的Vpce2的值。考虑使用等于1V的Vpce1的实施方案。所述1V值将通常不足以保证在预充电期间接通源极侧存储器单元。由于沟道区域的最终升压电平视施加到字线的预充电启用电压与升压电压的电平的差而定，所以Vpce2的较低值可导致较大最终升压电平。举例来说，Vpce2的0V值可能引起在稍后将Vpass施加到源极侧字线以帮助提升NAND串的升压电位时的较大摆动。
图22描绘升压阶段的另一变化形式，其包括修正已擦除区自升压方案(REASB)。作为目标但未选定的存储器单元510接收Vpgm。相邻存储器单元512接收VpassH。存储器单元502、504、514及516接收Vpass。存储器单元506接收隔离电压(例如，0V)。存储器单元508经由其连接的字线而接收中间电压Vgp(例如，2V到5V)。由于施加所述升压电压，形成高升压沟道区及较低升压沟道区。举例来说，图22描绘区域710，区域710包括位于衬底的表面处的高升压沟道区714及在所述较高升压沟道区之下的耗尽层。图22还展示区域712，区域712包括位于衬底的表面处的较低升压沟道区716及在所述较低升压沟道区之下的耗尽层。高升压沟道区使存储器单元510适当地被禁止编程。图22中所描绘的信号的时序类似于图14的时序，其中Vgp具有类似于Vpass的时序。图22仅展示一个实例，且在其它字线经选择以供编程时可使用VpassH到相邻者的施加。
图23描绘在使用所建议的技术来修改另一升压方案时的NAND串。如以上所论述，本文中所述的技术可与长于八个存储器单元的NAND串一起使用。图23展示具有八个以上存储器单元的NAND串的一部分。作为目标但未选定的存储器单元510接收Vpgm。相邻存储器单元512接收VpassH。存储器单元502、504、514及516接收Vpass。存储器单元506及730经由其连接的字线而接收隔离电压。存储器单元508经由其连接的字线而接收中间电压Vgp。由于施加所述升压电压，形成高升压沟道区、中等升压沟道区及较低升压沟道区。举例来说，图23描绘：区域720，其包括位于衬底的表面处的高升压沟道区750及在所述较高升压沟道区之下的耗尽层；区域726，其包括位于衬底的表面处的中等升压沟道区754及在较低升压沟道区之下的耗尽层；及区域724，其包括位于衬底的表面处的较低升压沟道区752及在所述较低升压沟道区之下的耗尽层。高升压沟道区使存储器单元510适当地被禁止编程。图23中所描绘的信号的时序类似于图14的时序，其中Vgp具有类似于Vpass的时序。图23仅展示一个实例，且在其它字线经选择以供编程时可使用VpassH到相邻者的施加。
已出于说明及描述的目的而呈现前述详细描述。不希望其为详尽的或将本发明限于所揭示的精确形式。鉴于以上教示，许多修改及变化是可能的。所述实施例经选择以便最好地解释本发明的原理及其实际应用，以因此使所属领域的技术人员能够在各种实施例中且以适于所预期的特定用途的各种修改最好地利用本发明。希望本发明的范围由附加到其的权利要求书界定。

Claims (22)

1.一种作为对非易失性存储装置进行编程的部分而执行的方法，其包含：
在将编程信号施加到一群组未选定非易失性存储元件中的特定非易失性存储元件之前对所述群组进行预充电，所述群组包括相对于所述特定非易失性存储元件位于所述群组的漏极侧上的第一组一个或一个以上非易失性存储元件及第二组两个或两个以上非易失性存储元件，所述第一组已经受部分编程，所述预充电包括将一个或一个以上第一预充电启用信号施加到所述第一组一个或一个以上非易失性存储元件及将一个或一个以上第二预充电启用信号施加到所述第二组两个或两个以上非易失性存储元件，所述一个或一个以上第一预充电启用信号处于比所述一个或一个以上第二预充电启用信号高的电压；以及
在对所述群组未选定非易失性存储元件进行预充电之后，将所述编程信号施加到所述特定非易失性存储元件。
2.根据权利要求1所述的方法，其中：
对所述群组进行预充电进一步包括将预充电电压施加到用于所述群组未选定非易失性存储元件的位线。
3.根据权利要求1所述的方法，其中：
所述第二组两个或两个以上非易失性存储元件在所述预充电之前尚未经受部分编程。
4.根据权利要求1所述的方法，其中：
所述第二组两个或两个以上非易失性存储元件包括尚未经受部分编程的第一子组一个或一个以上非易失性存储元件及已完成编程的第二子组一个或一个以上非易失性存储元件。
5.根据权利要求1所述的方法，其中：
所述群组未选定非易失性存储元件为具有位线侧及源极线侧的NAND串的部分，所述位线侧对应于所述漏极侧；
所述预充电及施加步骤为以邻近于所述源极线侧处的选择栅极的非易失性存储元件开始且以邻近于所述位线侧处的选择栅极的非易失性存储元件结束的次序施加所述编程信号的编程过程的部分；且
所述第一组一个或一个以上非易失性存储元件相对于所述特定非易失性存储元件位于所述位线侧上。
6.根据权利要求5所述的方法，其中：
所述第二组两个或两个以上非易失性存储元件相对于所述特定非易失性存储元件位于所述源极线侧上。
7.根据权利要求5所述的方法，其中：
所述第二组两个或两个以上非易失性存储元件包括相对于所述特定非易失性存储元件位于所述位线侧上的第一子组一个或一个以上非易失性存储元件及相对于所述特定非易失性存储元件位于所述源极线侧上的第二子组一个或一个以上非易失性存储元件。
8.根据权利要求1所述的方法，其进一步包含：
在所述预充电之后使所述群组未选定非易失性存储元件升压，所述升压包括将一个或一个以上第一升压信号施加到所述第一组一个或一个以上非易失性存储元件及将一个或一个以上第二升压信号施加到所述第二组两个或两个以上非易失性存储元件。
9.根据权利要求8所述的方法，其中：
所述一个或一个以上第一升压信号处于比所述一个或一个以上第二升压信号高的电压。
10.根据权利要求8所述的方法，其中：
所述一个或一个以上第一升压信号处于等于所述一个或一个以上第二升压信号的电压的电压。
11.根据权利要求1所述的方法，其中：
将所述一个或一个以上第一预充电启用信号施加到所述第一组一个或一个以上非易失性存储元件的控制栅极；且
将所述一个或一个以上第二预充电启用信号施加到所述第二组两个或两个以上非易失性存储元件的控制栅极。
12.一种非易失性存储器系统，其包含：
一组非易失性存储元件，所述组非易失性存储元件包括特定非易失性存储元件、位于所述特定非易失性存储元件的漏极侧上的第一子组一个或一个以上非易失性存储元件，及第二子组两个或两个以上非易失性存储元件，在完成对所述特定非易失性存储元件的编程之前所述第一子组经受部分编程；
管理电路，其与所述组非易失性存储元件通信以将信号提供到所述组非易失性存储元件，所述管理电路在将编程信号施加到所述群组的所述特定非易失性存储元件之前对所述组进行预充电，所述管理电路将一个或一个以上第一预充电启用信号施加到所述第一组一个或一个以上非易失性存储元件且将一个或一个以上第二预充电启用信号施加到所述第二组两个或两个以上非易失性存储元件，所述一个或一个以上第一预充电启用信号处于比所述一个或一个以上第二预充电启用信号高的电压，所述管理电路在所述组被预充电时将所述编程信号施加到所述特定非易失性存储元件。
13.根据权利要求12所述的非易失性存储器系统，其进一步包含：
位线，其与所述组非易失性存储元件通信；
其中所述管理电路将预充电电压施加到所述位线以对所述组进行预充电。
14.根据权利要求12所述的非易失性存储器系统，其中：
所述管理电路在将所述编程信号施加到所述特定非易失性存储元件之前使所述第一组一个或一个以上非易失性存储元件经受部分编程。
15.根据权利要求14所述的非易失性存储器系统，其中：
所述管理电路在将所述编程信号施加到所述特定非易失性存储元件之前不使所述第二组一个或一个以上非易失性存储元件经受部分编程。
16.根据权利要求14所述的非易失性存储器系统，其中：
所述第二子组一个或一个以上非易失性存储元件包括第一群组一个或一个以上非易失性存储元件及第二群组一个或一个以上非易失性存储元件；
所述管理电路在将所述编程信号施加到所述特定非易失性存储元件之前不使所述第一群组经受部分编程；
所述管理电路在将所述编程信号施加到所述特定非易失性存储元件之前完成对所述第二群组的编程。
17.根据权利要求12所述的非易失性存储器系统，其进一步包含：
NAND串，所述NAND串包括所述群组非易失性存储元件、位于所述NAND串的源极侧处的源极选择栅极，及位于所述NAND串的所述漏极侧处的漏极选择栅极；
所述管理电路执行以邻近于所述源极选择栅极的非易失性存储元件开始且以邻近于所述漏极选择栅极的非易失性存储元件结束的次序施加所述编程信号的编程过程；
其中所述第一组一个或一个以上非易失性存储元件相对于所述特定非易失性存储元件位于所述漏极侧上。
18.根据权利要求17所述的非易失性存储器系统，其中：
所述第二组一个或一个以上非易失性存储元件相对于所述特定非易失性存储元件位于所述源极侧上。
19.根据权利要求17所述的非易失性存储器系统，其中：
所述第二子组一个或一个以上非易失性存储元件包括相对于所述特定非易失性存储元件位于所述漏极侧上的第一群组非易失性存储元件及相对于所述特定非易失性存储元件位于所述源极侧上的第二群组非易失性存储元件。
20.根据权利要求12所述的非易失性存储器系统，其中：
所述管理电路在对所述组非易失性存储元件进行预充电之后使所述组升压，所述管理电路将一个或一个以上第一升压信号施加到所述第一子组一个或一个以上非易失性存储元件且将一个或一个以上第二升压信号施加到所述第二子组两个或两个以上非易失性存储元件。
21.根据权利要求20所述的非易失性存储器系统，其中：
所述一个或一个以上第一升压信号处于比所述一个或一个以上第二升压信号高的电压。
22.根据权利要求20所述的非易失性存储器系统，其中：
所述一个或一个以上第一升压信号处于与所述一个或一个以上第二升压信号的电压相等的电压。
CN2007800509170A 2006-12-29 2007-12-27 通过移除对字线数据的预充电相依性而以减少的编程干扰对非易失性存储器进行编程 Active CN101627439B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US11/618,594 2006-12-29
US11/618,594 US7468918B2 (en) 2006-12-29 2006-12-29 Systems for programming non-volatile memory with reduced program disturb by removing pre-charge dependency on word line data
US11/618,580 US7433241B2 (en) 2006-12-29 2006-12-29 Programming non-volatile memory with reduced program disturb by removing pre-charge dependency on word line data
US11/618,580 2006-12-29
PCT/US2007/088931 WO2008083214A1 (en) 2006-12-29 2007-12-27 Programming non-volatile memory with reduced program disturb by removing pre-charg dependency on word line data

Publications (2)

Publication Number Publication Date
CN101627439A true CN101627439A (zh) 2010-01-13
CN101627439B CN101627439B (zh) 2013-11-13

Family

ID=39583720

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800509170A Active CN101627439B (zh) 2006-12-29 2007-12-27 通过移除对字线数据的预充电相依性而以减少的编程干扰对非易失性存储器进行编程

Country Status (2)

Country Link
US (1) US7468918B2 (zh)
CN (1) CN101627439B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109119115A (zh) * 2017-06-26 2019-01-01 三星电子株式会社 存储器件
CN111128283A (zh) * 2015-08-25 2020-05-08 三星电子株式会社 存储器设备、存储器系统及其操作方法
CN112614533A (zh) * 2021-01-06 2021-04-06 长江存储科技有限责任公司 用于半导体器件的编程方法及半导体器件

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8291295B2 (en) 2005-09-26 2012-10-16 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
US20080046630A1 (en) * 2006-08-21 2008-02-21 Sandisk Il Ltd. NAND flash memory controller exporting a logical sector-based interface
US20080046641A1 (en) * 2006-08-21 2008-02-21 Sandisk Il Ltd. NAND flash memory controller exporting a logical sector-based interface
US7619930B2 (en) * 2007-02-20 2009-11-17 Sandisk Corporation Dynamic verify based on threshold voltage distribution
KR100885785B1 (ko) * 2007-09-10 2009-02-26 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
US7751245B2 (en) * 2007-10-10 2010-07-06 Micron Technology, Inc. Programming sequence in NAND memory
JP4640658B2 (ja) * 2008-02-15 2011-03-02 マイクロン テクノロジー， インク． マルチレベル抑制スキーム
US7719902B2 (en) * 2008-05-23 2010-05-18 Sandisk Corporation Enhanced bit-line pre-charge scheme for increasing channel boosting in non-volatile storage
US8316201B2 (en) 2008-12-18 2012-11-20 Sandisk Il Ltd. Methods for executing a command to write data from a source location to a destination location in a memory device
US7848146B2 (en) * 2009-03-19 2010-12-07 Spansion Llc Partial local self-boosting of a memory cell channel
US8169822B2 (en) 2009-11-11 2012-05-01 Sandisk Technologies Inc. Data state-dependent channel boosting to reduce channel-to-floating gate coupling in memory
US8443263B2 (en) 2009-12-30 2013-05-14 Sandisk Technologies Inc. Method and controller for performing a copy-back operation
US8595411B2 (en) 2009-12-30 2013-11-26 Sandisk Technologies Inc. Method and controller for performing a sequence of commands
JP2012027966A (ja) * 2010-07-20 2012-02-09 Toshiba Corp 不揮発性半導体記憶装置
US8478494B2 (en) 2010-09-14 2013-07-02 GM Global Technology Operations LLC Manual transmission and engine speed match using a transmission input shaft speed sensor
US20140198576A1 (en) * 2013-01-16 2014-07-17 Macronix International Co, Ltd. Programming technique for reducing program disturb in stacked memory structures
JP6179206B2 (ja) * 2013-06-11 2017-08-16 株式会社リコー メモリ制御装置
JP6240044B2 (ja) * 2014-08-12 2017-11-29 東芝メモリ株式会社 不揮発性半導体記憶装置及びその動作方法
KR102272238B1 (ko) 2014-09-02 2021-07-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9536614B2 (en) 2015-04-24 2017-01-03 Nxp Usa, Inc. Common source architecture for split gate memory
US10381094B2 (en) 2016-10-11 2019-08-13 Macronix International Co., Ltd. 3D memory with staged-level multibit programming
KR20210083480A (ko) 2019-12-26 2021-07-07 삼성전자주식회사 메모리 장치 및 그 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040080980A1 (en) * 2002-10-23 2004-04-29 Chang-Hyun Lee Methods of programming non-volatile semiconductor memory devices including coupling voltages and related devices
WO2005104135A1 (en) * 2004-04-13 2005-11-03 Sandisk Corporation Programming inhibit for non-volatile memory based on trapped boosted channel potential

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043940A (en) 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5555204A (en) 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US5887145A (en) 1993-09-01 1999-03-23 Sandisk Corporation Removable mother/daughter peripheral card
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
JP3406077B2 (ja) 1994-08-26 2003-05-12 三菱電機株式会社 不揮発性半導体記憶装置
KR0145475B1 (ko) 1995-03-31 1998-08-17 김광호 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법
KR0172441B1 (ko) 1995-09-19 1999-03-30 김광호 불휘발성 반도체 메모리의 프로그램 방법
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US5818757A (en) 1996-07-22 1998-10-06 Invox Technology Analog and multi-level memory with reduced program disturb
US5715194A (en) 1996-07-24 1998-02-03 Advanced Micro Devices, Inc. Bias scheme of program inhibit for random programming in a nand flash memory
JPH10223866A (ja) 1997-02-03 1998-08-21 Toshiba Corp 半導体記憶装置
KR100272037B1 (ko) 1997-02-27 2000-12-01 니시무로 타이죠 불휘발성 반도체 기억 장치
JP3481817B2 (ja) 1997-04-07 2003-12-22 株式会社東芝 半導体記憶装置
KR100496797B1 (ko) 1997-12-29 2005-09-05 삼성전자주식회사 반도체메모리장치의프로그램방법
KR100297602B1 (ko) 1997-12-31 2001-08-07 윤종용 비휘발성메모리장치의프로그램방법
US5991202A (en) 1998-09-24 1999-11-23 Advanced Micro Devices, Inc. Method for reducing program disturb during self-boosting in a NAND flash memory
US6314026B1 (en) 1999-02-08 2001-11-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor device using local self boost technique
US6181599B1 (en) 1999-04-13 2001-01-30 Sandisk Corporation Method for applying variable row BIAS to reduce program disturb in a flash memory storage array
KR100385230B1 (ko) 2000-12-28 2003-05-27 삼성전자주식회사 불휘발성 반도체 메모리 장치의 프로그램 방법
JP3631463B2 (ja) 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
JP3957985B2 (ja) 2001-03-06 2007-08-15 株式会社東芝 不揮発性半導体記憶装置
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
JP3863485B2 (ja) 2002-11-29 2006-12-27 株式会社東芝 不揮発性半導体記憶装置
US6859397B2 (en) * 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
JP3884448B2 (ja) 2004-05-17 2007-02-21 株式会社東芝 半導体記憶装置
US7161833B2 (en) 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
JP4405405B2 (ja) 2004-04-15 2010-01-27 株式会社東芝 不揮発性半導体記憶装置
JP4113166B2 (ja) 2004-07-20 2008-07-09 株式会社東芝 半導体記憶装置
US7212447B2 (en) * 2005-08-04 2007-05-01 Micron Technology, Inc. NAND flash memory cell programming
US7355889B2 (en) 2005-12-19 2008-04-08 Sandisk Corporation Method for programming non-volatile memory with reduced program disturb using modified pass voltages
US7355888B2 (en) 2005-12-19 2008-04-08 Sandisk Corporation Apparatus for programming non-volatile memory with reduced program disturb using modified pass voltages

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040080980A1 (en) * 2002-10-23 2004-04-29 Chang-Hyun Lee Methods of programming non-volatile semiconductor memory devices including coupling voltages and related devices
WO2005104135A1 (en) * 2004-04-13 2005-11-03 Sandisk Corporation Programming inhibit for non-volatile memory based on trapped boosted channel potential

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128283A (zh) * 2015-08-25 2020-05-08 三星电子株式会社 存储器设备、存储器系统及其操作方法
CN111128283B (zh) * 2015-08-25 2021-04-20 三星电子株式会社 存储器设备、存储器系统及其操作方法
CN109119115A (zh) * 2017-06-26 2019-01-01 三星电子株式会社 存储器件
CN109119115B (zh) * 2017-06-26 2023-08-15 三星电子株式会社 存储器件
CN112614533A (zh) * 2021-01-06 2021-04-06 长江存储科技有限责任公司 用于半导体器件的编程方法及半导体器件
CN112614533B (zh) * 2021-01-06 2021-11-02 长江存储科技有限责任公司 用于半导体器件的编程方法及半导体器件
WO2022148102A1 (zh) * 2021-01-06 2022-07-14 长江存储科技有限责任公司 用于半导体器件的编程方法及半导体器件

Also Published As

Publication number Publication date
US20080159003A1 (en) 2008-07-03
CN101627439B (zh) 2013-11-13
US7468918B2 (en) 2008-12-23

Similar Documents

Publication Publication Date Title
CN101627440B (zh) 通过使用不同的预充电启用电压而以减少的编程干扰对非易失性存储器进行编程
CN101627439B (zh) 通过移除对字线数据的预充电相依性而以减少的编程干扰对非易失性存储器进行编程
US7463531B2 (en) Systems for programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages
US7433241B2 (en) Programming non-volatile memory with reduced program disturb by removing pre-charge dependency on word line data
JP5426666B2 (ja) 不揮発性記憶装置のチャネルブーストを増加させるためのビットラインプレチャージを強化する方式
CN101006519B (zh) 非易失性存储器系统及其编程的方法
CN101057299B (zh) 对非易失性存储器的并行编程
CN101584004B (zh) 使用早期源极侧升压减少非易失性存储装置中的编程干扰
CN101589436B (zh) 在非易失性存储器中使用多个升压模式减少程序干扰
CN101512662B (zh) 基于使用耦合感测邻近者来对非易失性存储器中的相邻存储元件之间的耦合进行补偿
CN101512667B (zh) 具有在编程期间的耦合补偿的浮动栅极存储器
CN101627443B (zh) 通过考虑相邻存储器单元的所存储状态来读取非易失性存储器单元
CN105190763A (zh) 在编程期间降低非易失性存储装置的nand串选择栅极电压
JPH1196777A (ja) 不揮発性半導体記憶装置
CN101802925B (zh) 控制门线架构
US7706189B2 (en) Non-volatile storage system with transitional voltage during programming
US7656703B2 (en) Method for using transitional voltage during programming of non-volatile storage
CN101421794B (zh) 减少读取期间的编程干扰的影响
TWI812031B (zh) 半導體記憶裝置
KR101047577B1 (ko) 서로 다른 사전충전 인에이블 전압들을 사용함으로써 프로그램 디스터브가 감소된 비휘발성 메모리 프로그래밍
KR101141258B1 (ko) 워드 라인 데이터에 대한 사전충전 의존성을 제거함으로써 프로그램 디스터브가 감소된 비휘발성 메모리 프로그래밍
JP2000228097A (ja) 不揮発性半導体記憶装置およびそのデータ書き込み方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SANDISK TECHNOLOGY CORPORATION

Free format text: FORMER OWNER: SANDISK CO., LTD.

Effective date: 20121030

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20121030

Address after: American Texas

Applicant after: Sandisk Corp.

Address before: American California

Applicant before: Sandisk Corp.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: American Texas

Patentee after: DELPHI INT OPERATIONS LUX SRL

Address before: American Texas

Patentee before: Sandisk Corp.