CN101584004B - 使用早期源极侧升压减少非易失性存储装置中的编程干扰 - Google Patents

使用早期源极侧升压减少非易失性存储装置中的编程干扰 Download PDF

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Abstract

在非易失性存储装置中通过使阵列中的未选定NAND串升压而减少编程干扰，使得在所述选定字线的漏极侧上的漏极侧沟道之前使选定字线的源极侧上的源极侧沟道升压。在一种方法中，当所述选定字线为较低或中间字线时使用第一升压模式。在所述第一升压模式中，同时起始所述源极侧和漏极侧沟道的升压。当所述选定字线为较高字线时使用第二升压模式。在所述第二升压模式中，所述源极侧沟道的升压相对于所述漏极侧沟道的所述升压较早地发生。任一升压模式包含隔离电压，所述隔离电压往往使所述源极侧和漏极侧沟道彼此隔离。

Description

使用早期源极侧升压减少非易失性存储装置中的编程干扰
技术领域
本发明涉及非易失性存储器。
背景技术
半导体存储器已变为日益普遍用于各种电子装置中。举例来说，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。电可擦除可编程只读存储器(EEPROM)和快闪存储器是最普遍的非易失性半导体存储器。与传统的全特征EEPROM相反，通过同样是EEPROM类型的快闪存储器，整个存储器阵列的内容或存储器的一部分的内容可在一个步骤中擦除。
传统EEPROM和快闪存储器两者均利用半导体衬底中定位在沟道区上方且与沟道区绝缘的浮动栅极。所述浮动栅极定位在源极区与漏极区之间。控制栅极提供在浮动栅极上方且与浮动栅极绝缘。如此形成的晶体管的阈值电压(VTH)受控于浮动栅极上保留的电荷量。也就是说，在晶体管接通之前必须施加至控制栅极以允许在其源极与漏极之间传导的最小电压量受控于浮动栅极上的电荷电平。
一些EEPROM和快闪存储器装置具有用于存储两种范围电荷的浮动栅极，并且因此可在两种状态(例如，经擦除状态与经编程状态)之间编程/擦除存储器元件。此快闪存储器装置有时称为二进制快闪存储器装置，因为每一存储器元件可存储一位数据。
通过识别多个相异的允许/有效经编程阈值电压范围来实施多状态(也称为多电平)快闪存储器装置。每一相异阈值电压范围对应于在存储器装置中编码的数据位组的预定值。举例来说，当元件可置于对应于四个相异阈值电压范围的四个离散电荷带中的一者中时，每一存储器元件可存储两位数据。
通常，将在编程操作期间施加于控制栅极的编程电压VPGM作为量值随着时间增加的一系列脉冲而施加。在一种可能的方法中，脉冲的量值随每一连续脉冲增加预定步长，例如0.2到0.4V。可将VPGM施加于快闪存储器元件的控制栅极。在编程脉冲之间的周期中，实行验证操作。也就是说，在连续的编程脉冲之间读取正在并行编程的一组元件中每一元件的编程电平，以确定其是否等于或大于所述元件正在编程到的验证电平。对于多状态快闪存储器元件的阵列，可针对元件的每一状态执行验证步骤以确定所述元件是否已达到其数据相关联的验证电平。举例来说，能够以四个状态存储数据的多状态存储器元件可能需要对三个比较点执行验证操作。
此外，当对EEPROM或快闪存储器装置(例如，NAND串中的NAND快闪存储器装置)进行编程时，通常将VPGM施加于控制栅极且将位线接地，从而致使将来自单元或存储器元件(例如，存储元件)的沟道的电子注入浮动栅极中。当电子在浮动栅极中累积时，浮动栅极变为带负电且存储器元件的阈值电压升高，使得存储器元件被视为处于经编程状态。关于此编程的更多信息可参见题目为“用于非易失性存储器的源极侧自升压技术(Source Side Self Boosting Technique For Non-Volatile Memory)”的第6,859,397号美国专利和2005年2月3日公开的题目为“检测过编程存储器(DetectingOver Programmed Memory)”的第2005/0024939号美国专利申请公开案，所述两者的全文均以引用的方式并入本文中。
然而，编程干扰可在其它NAND串的编程期间在被禁止的NAND串处发生，且有时在经编程NAND串本身处发生。当未选定非易失性存储元件的阈值电压由于其它非易失性存储元件的编程而移位时发生编程干扰。编程干扰可在先前经编程的存储元件以及尚未编程的经擦除存储元件上发生。
发明内容
本发明通过提供一种用于减少非易失性存储装置中的编程干扰的方法来解决以上和其它问题。
在一个实施例中，一种用于操作非易失性存储装置的方法包含升压衬底的第一区。一组非易失性存储元件至少部分形成于所述衬底上。所述组非易失性存储元件与一组字线相关联且包含至少一个与所述组字线中的选定字线相关联的非易失性存储元件。所述第一区在所述选定字线的源极侧。所述方法进一步包含升压所述衬底的在所述选定字线的漏极侧上的第二区，其中所述第一区的所述升压相对于所述第二区的所述升压较早地发生。此方法可例如结合其中隔离字线往往使第一区与第二区彼此隔离的升压模式来使用。
所述第一区的所述升压包含将通过电压施加于在所述选定字线的所述源极侧上的至少一个字线，且所述第二区的所述升压包含将通过电压施加于在所述选定字线的所述漏极侧上的至少一个其它字线。
所述组非易失性存储元件可提供于至少一个NAND串中，所述NAND串在源极侧选择栅极与漏极侧选择栅极之间延伸，在此情况下所述方法进一步包含在所述第一区和第二区的所述升压期间将所述源极侧选择栅极和所述漏极侧选择栅极维持关闭。
此外，可在所述第一区和第二区的所述升压期间经由所述选定字线将编程电压施加于所述至少一个非易失性存储元件。在一种方法中，初始以第一电平且随后以较高的第二电平施加所述编程电压。
在另一实施例中，一种用于操作非易失性存储装置的方法包含将通过电压施加于一组非易失性存储元件中的第一和第二群组非易失性存储元件。所述第一群组包含经编程非易失性存储元件且所述第二群组包含未经编程非易失性存储元件，且所述通过电压在施加于所述第二群组之前施加于所述第一群组。所述方法进一步包含在涉及所述通过电压的所述施加的时间周期的至少一部分期间，将编程电压施加于所述组非易失性存储元件中的不在所述第一或第二群组中的至少一个非易失性存储元件。所述组非易失性存储元件可提供于至少一个NAND串中，所述NAND串在源极侧选择栅极与漏极侧选择栅极之间延伸，在此情况下第一群组可邻近于源极侧选择栅极且第二群组可邻近于漏极侧选择栅极。
在另一实施例中，一种用于操作非易失性存储装置的方法包含对至少部分形成于衬底上的一组非易失性存储元件进行编程，其中所述组非易失性存储元件与一组字线相关联，且所述编程包含在所述组字线中的选定字线上施加编程电压。所述方法进一步包含在施加所述编程电压之前，起始所述衬底的在所述选定字线的源极侧上的第一区的升压以及起始所述衬底的在所述选定字线的漏极侧上的第二区的升压。起始第一区的升压相对于起始第二区的升压的时序是基于所述组字线中的所述选定字线的位置。
举例来说，当所述选定字线的位置在所述组字线的邻近于所述组非易失性存储元件的漏极侧的一字线群组中时，起始第一区的升压可相对于起始第二区的升压较早地发生。此外，当所述选定字线的位置不在所述字线群组中时，起始第一区的升压可与起始第二区的升压同时发生。所述字线群组由所述组字线中少于全部的字线组成。
附图说明
图1是NAND串的俯视图。
图2是图1的NAND串的等效电路图。
图3是NAND快闪存储元件阵列的框图。
图4描绘未选定NAND串的横截面图，其展示经编程和经擦除区域。
图5描绘经由多个字线实施的经擦除区域自升压模式。
图6描绘经由多个字线实施的第一经修正的经擦除区域自升压模式。
图7a描绘经由多个字线实施的第二经修正的经擦除区域自升压模式。
图7b描绘经由多个字线实施的第三经修正的经擦除区域自升压模式。
图8描绘源极侧升压开始与漏极侧升压开始之间的延迟，其随选定字线位置而变。
图9描绘展示当在漏极侧升压之前起始源极侧升压时的字线电压的时间线。
图10描绘基于选定字线位置在编程期间切换升压模式的过程。
图11是NAND快闪存储元件阵列的框图。
图12是使用单个行/列解码器和读/写电路的非易失性存储器系统的框图。
图13是使用双重行/列解码器和读/写电路的非易失性存储器系统的框图。
图14是描绘感测块的一个实施例的框图。
图15说明存储器阵列组织为用于全位线存储器结构或用于奇-偶存储器结构的块的实例。
图16描绘一组实例性阈值电压分布。
图17描绘一组实例性阈值电压分布。
图18a到18c展示各种阈值电压分布且描述用于对非易失性存储器进行编程的过程。
图19是描述用于对非易失性存储器进行编程的过程的一个实施例的流程图。
图20描绘在编程期间施加于非易失性存储元件的控制栅极的实例性脉冲串。
具体实施方式
本发明提供一种用于减少非易失性存储装置中的编程干扰的方法。
适合实施本发明的存储器系统的一个实例使用NAND快闪存储器结构，其包含在两个选择栅极之间串联布置多个晶体管。所述串联的晶体管与所述选择栅极被称为NAND串。图1为展示一个NAND串的俯视图。图2为其等效电路。图1和图2所描绘的NAND串包含串联并夹在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120门控与位线126的NAND串连接。选择栅极122门控与源极线128的NAND串连接。通过将适当电压施加至控制栅极120CG来控制选择栅极120。通过将适当电压施加至控制栅极122CG来控制选择栅极122。晶体管100、102、104和106中的每一者具有控制栅极和浮动栅极。晶体管100具有控制栅极100CG和浮动栅极100FG。晶体管102包含控制栅极102CG和浮动栅极102FG。晶体管104包含控制栅极104CG和浮动栅极104FG。晶体管106包含控制栅极106CG和浮动栅极106FG。控制栅极100CG连接至(或为)字线WL3，控制栅极102CG连接至字线WL2，控制栅极104CG连接至字线WL1，且控制栅极106CG连接至字线WL0。在一个实施例中，晶体管100、102、104和106每一者皆为存储元件，也称为存储器单元。在其它实施例中，存储元件可包含多个晶体管，或可不同于图1和图2所描绘的存储元件。选择栅极120连接至选择线SGD。选择栅极122连接至选择线SGS。
图3是描绘三个NAND串的电路图。使用NAND结构的快闪存储器系统的典型结构将包含若干NAND串。举例来说，在具有很多NAND串的存储器阵列中展示三个NAND串320、340和360。所述NAND串中的每一者包含两个选择栅极和四个存储元件。尽管为了简单起见而说明四个存储元件，但现代NAND串可具有多达例如32或64个存储元件。
举例来说，NAND串320包含选择栅极322和327以及存储元件323到326，NAND串340包含选择栅极342和347以及存储元件343到346，NAND串360包含选择栅极362和367以及存储元件363到366。每一NAND串通过其选择栅极(例如，选择栅极327、347或367)连接到源极线。选择线SGS用于控制源极侧选择栅极。各个NAND串320、340和360通过选择栅极322、342、362等中的选择晶体管连接到相应的位线321、341和361。这些选择晶体管由漏极选择线SGD控制。在其它实施例中，选择线不一定需要在NAND串之间为共同的；也就是说，可为不同的NAND串提供不同的选择线。字线WL3连接到用于存储元件323、343和363的控制栅极。字线WL2连接到用于存储元件324、344和364的控制栅极。字线WL1连接到用于存储元件325、345和365的控制栅极。字线WL0连接到用于存储元件326、346和366的控制栅极。如可见，每一位线和相应的NAND串组成存储元件的阵列或组的列。字线(WL3、WL2、WL1和WL0)组成所述阵列或组的行。每一字线连接行中的每一存储元件的控制栅极。或者，控制栅极可由字线本身提供。举例来说，字线WL2提供用于存储元件342、344和364的控制栅极。在实际中，在一字线上可存在数千个存储元件。
每一存储元件可存储数据。举例来说，当存储一位数字数据时，存储元件的可能阈值电压(VTH)的范围被划分为两个范围，其被指派逻辑数据“1”和“0”。在NAND型快闪存储器的一个实例中，VTH在存储元件经擦除之后为负，且定义为逻辑“1”。在编程操作之后的VTH为正且定义为逻辑“0”。当VTH为负且尝试读取时，存储元件将接通以指示正存储逻辑“1”。当VTH为正且尝试读取操作时，存储元件将不接通，其指示存储逻辑“0”。存储元件也可存储多个电平的信息，例如多位数字数据。在此情况下，VTH值的范围被划分为数据电平的数目。举例来说，如果存储四个电平的信息，那么将存在指派给数据值“11”、“10”、“01”和“00”的四个VTH范围。在NAND型存储器的一个实例中，在擦除操作之后的VTH为负且定义为“11”。正VTH值用于“10”、“01”和“00”的状态。编程到存储元件中的数据与元件的阈值电压范围之间的特定关系取决于对存储元件采用的数据编码方案。举例来说，第6,222,762号美国专利和第2004/0255090号美国专利申请公开案描述了用于多状态快闪存储元件的各种数据编码方案，所述两个专利文献的全文均以引用的方式并入本文中。
第5,386,422号、第5,522,580号、第5,570,315号、第5,774,397号、第6,046,935号、第6,456,528号和第6,522,580号美国专利中提供NAND型快闪存储器及其操作的相关实例，所述专利中的每一者以引用的方式并入本文中。
当对快闪存储元件进行编程时，将编程电压施加于存储元件的控制栅极且将与存储元件相关联的位线接地。来自沟道的电子被注入浮动栅极中。当电子在浮动栅极中累积时，浮动栅极变为带负电且存储元件的VTH升高。为了将编程电压施加于正被编程的存储元件的控制栅极，在适当的字线上施加所述编程电压。如上文论述，所述NAND串的每一者中的一个存储元件共享相同的字线。举例来说，当对图3的存储元件324进行编程时，编程电压也将施加于存储元件344和364的控制栅极。
然而，编程干扰可在其它NAND串的编程期间在被禁止的NAND串处发生，且有时在经编程NAND串本身处发生。当未选定非易失性存储元件的阈值电压由于其它非易失性存储元件的编程而移位时发生编程干扰。编程干扰可在先前经编程的存储元件以及尚未编程的经擦除存储元件上发生。各种编程干扰机制可限制例如NAND快闪存储器的非易失性存储装置的可用操作窗。
举例来说，如果NAND串320被禁止(例如，其为不含有当前正被编程的存储元件的未选定NAND串)且NAND串340正被编程(例如，其为含有当前正被编程的存储元件的选定NAND串)，那么编程干扰可在NAND串320处发生。举例来说，如果通过电压VPASS为低，那么被禁止的NAND串的沟道未得以良好升压，且未选定NAND串的选定字线可被无意中编程。在另一可能情形中，升压电压可由于栅极引发漏极泄漏(GIDL)或其它泄漏机制而降低，从而导致相同的问题。例如由于存储元件之间的电容性耦合而引起的经编程存储元件中所存储的电荷的移位等其它效应也可成问题。
图4描绘未选定NAND串的横截面图，其展示具有例如图7b描绘的经修正的经擦除区域自升压(REASB)的经编程和经擦除区域。所述视图经简化且未按比例。NAND串400包含形成于衬底490上的源极侧选择栅极406、漏极侧选择栅极424以及八个存储元件408、410、412、414、416、418、420和422。所述组件可形成于n阱区上，所述n阱区在衬底的p阱区上。p阱又可形成于p衬底区上。提供具有电位VSOURCE的源极电源线404以及具有电位Vdd(位线)的位线426。在编程期间，在选定字线(在此情况下为WL5)上提供VPGM，所述选定字线与选定存储元件418相关联。此外，回顾可提供存储元件的控制栅极作为字线的一部分。举例来说，WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7可分别延伸经由存储元件408、410、412、414、416、418、420和422的控制栅极。
在一个实例性升压方案中，当存储元件418为选定存储元件时，将相对低的电压VLOW(例如，4V)施加于相邻的源极侧字线(WL3)，同时将隔离电压VISO(例如，0到2.5V)施加于称为隔离字线的另一源极侧字线(WL2)，且将VPASS施加于与NAND串400相关联的其余字线(即，WL0、WL1、WL4、WL6和WL7)。将VSGS施加于选择栅极406且将VSGD施加于选择栅极424。
假定对沿着NAND串400的存储元件的编程从存储元件408进行到存储元件422，那么当其它NAND串中的与WL5相关联的存储元件正被编程时，存储元件408到416将已经被编程，且存储元件420和422将尚未编程。请注意，在此实例中尽管在WL5上施加编程电压，但当NAND串400被禁止时存储元件418未经编程。因此，存储元件408到416中的所有或一些将使电子编程到并存储于其相应浮动栅极中，且存储元件420和422可依据编程模式而经擦除或部分编程。举例来说，存储元件420和422可在其已先前在两步骤编程技术的第一步骤中被编程时经部分编程。
通过EASB或REASB升压模式，将VISO施加于选定字线的一个或一个以上源极侧相邻者，且其足够低以在升压被禁止之后的某点处隔离衬底中的经编程和经擦除的沟道区域。也就是说，衬底的在未选定NAND串400的源极侧上的沟道区域450与未选定NAND串400的漏极侧上的沟道区域460隔离。源极侧也可视为经编程侧，因为大多数或所有相关联的存储元件均已被编程，同时漏极侧也可视为未经编程侧，因为相关联的存储元件尚未编程。此外，沟道区域450是衬底490的第一升压区，其通过在WL0和WL1上施加VPASS而升压，同时沟道区域460为衬底490的第二升压区，其主要通过在WL5上施加VPGM且在WL4、WL6和WL7上施加VPASS而升压。由于VPGM为支配性的，因此经擦除区域460将经历比经编程区域450相对较高的升压。此外，可在施加VPGM之前的时期内提供沟道升压，在所述时间处沟道区域450和460被类似地升压。
然而，当VPASS相对低(例如，8V或8V以下)时，编程干扰往往在高字线上(例如，32字线NAND存储器装置上的WL24与WL31之间)发生。请注意，最高字线WL31也容易经受此种编程干扰故障，但其通常情况好于其它受影响的字线(例如，WL24到WL30)，因为当选定WL31进行编程时，漏极侧沟道电容较小。因此，VPGM对沟道升压贡献更多。大体来说，编程干扰故障对于大约最高25％的字线成问题。举例来说，对于64字线NAND存储器装置，WL48到WL63将具有类似的编程干扰故障问题。这是真实的，因为当源极侧沟道电容变为比漏极侧沟道电容显著大某一比例时，此种编程干扰故障发生。
举例来说，当REASB模式用于沟道升压时，被禁止的NAND串被分为两个区(源极侧和漏极侧)，且漏极侧沟道中的不充分升压引起干扰。明确地说，证据表明在隔离存储元件完全断开之前，在升压的初始阶段期间从漏极侧到源极侧的电荷泄漏引起沟道的漏极侧上的低升压电位。举例来说，在存储元件418作为当前选定存储元件的情况下，当通过向其它字线施加VPASS而起始升压时，作为隔离存储元件的存储元件412可能不会完全断开。此泄漏降低了漏极侧沟道升压电位。而且，由于待编程的存储元件(例如，存储元件418)位于NAND串的漏极侧上，因此低漏极侧沟道电位可直接引起不充分升压类型的编程干扰故障。此外，实验数据展示，当WL2和WL3上(例如，当WLn表示选定字线时，WLn-3和WLn-2上)的两个存储元件均处于经擦除状态时，这些编程干扰故障是尤其普遍的。
为了解决此问题，提出在升压漏极侧沟道电位之前升压源极侧沟道电位。此方法具有增加漏极侧升压效率的三个益处。第一，在源极侧升压被禁止之后，当漏极侧随后开始升压时隔离存储元件更有可能被切断。这可显著减少或甚至移除在沟道升压的初始阶段期间从源极侧流向漏极侧的电子。第二，在源极侧升压期间，在隔离存储元件切断之前，一些电子将在从漏极侧沟道到源极侧沟道的泄漏电流中流动。这有效地增加了漏极侧沟道中的正电荷(空穴)，因此漏极侧升压变得更容易。第三，所提出的升压方法反转了漏极侧沟道升压的初始阶段期间的横向场方向，使得即使当起始漏极侧升压时隔离存储元件仍未完全断开，电子仍将从漏极侧泄漏到源极侧。这仅可增加漏极侧沟道电位而不是使其降低。
通过观察而确认此方法的有效性，所述观察指示当使用比升压漏极侧沟道高的VPASS来升压源极侧沟道时，漏极侧沟道电位变得较高且干扰故障减少。测量也指示在升压变稳定之后，隔离存储元件被充分切断。选定字线的源极侧上的较高VPASS很可能改善漏极侧升压电位的事实可如下解释。当升压恰好开始时，源极侧和漏极侧上的沟道电位均增加，但因为源极侧沟道未经预充电，且源极侧存储元件已经被较强编程，所以漏极侧沟道电位将高于源极侧中的沟道电位。具体地说，源极侧上的许多存储元件已经被编程，且因此具有大于0V的VTH。在一种类型的预充电期间，在所有字线上施加0V，因此源极侧上的经编程存储元件无法接通，且位线上的Vdd无法传递到源极侧沟道中。此外，所有漏极侧存储元件经擦除(VTH＜0)，且因此其在预充电期间接通且可将Vdd传递到漏极侧沟道中。因此，源极侧沟道未获得预充电，而漏极侧沟道获得预充电。
因此，当升压恰好开始时，源极侧沟道电位仍不够高而无法切断隔离存储元件。在短时期期间，电子将从源极侧流动到漏极侧，直到隔离存储元件断开为止。
另外，当选定字线为较高字线(例如，靠近一组存储元件的漏极侧的字线)时，漏极侧沟道电容相对较小，且电荷泄漏可显著降低最终漏极侧沟道升压电位。因此，当选定字线为较高字线时，此种干扰故障往往更普遍。如果在源极侧字线上使用较高VPASS，那么源极侧与漏极侧之间的初始沟道电位差变得较小，使得跨越隔离存储元件的横向场较弱。因此，从漏极侧到源极侧的初始升压泄漏电流将较小，且在漏极侧沟道中将存在较少的升压电位损失。然而，高VPASS可能在源极侧上的经擦除存储元件上造成VPASS干扰，且可能加剧涉及正被编程的沟道中的漏极侧热电子注入干扰的另一故障模式。由于这两个原因，增加源极侧沟道上的VPASS并不好。另一方面，如果VPASS过低，那么沟道中的升压将不足以防止编程干扰。本文描述的升压方法减少了编程干扰而不需要调节VPASS。
图5描绘经由多个字线实施的经擦除区域自升压模式。一般来说，已开发出各种类型的升压模式来克服编程干扰。在对选定字线上的存储元件的编程期间，通过向与当前不被编程的存储元件连通的未选定字线施加一组电压来实施升压模式。正被编程的存储元件与选定NAND串相关联，同时其它存储元件与未选定NAND串相关联。编程干扰大体上涉及未选定NAND串中的存储元件。
在此实例中，存在八个字线(例如，标记为WL0到WL7的控制线)、标记为SGS的源极侧选择栅极控制线以及标记为SGD的漏极侧选择栅极控制线。还描绘施加到控制线的一组电压。WL5被指定为选定字线以作为说明。编程通常从NAND串的源极侧向漏极侧每次前进一个字线。所施加的电压包含：VSGS，其施加到源极侧选择栅极控制线SGS；通过电压VPASS，其施加到未选定字线WL0到WL3、WL6和WL7中的每一者；编程电压VPGM，其施加到选定字线WL5；隔离电压VISO，其施加到WL4(邻近于源极侧上的选定字线的字线)；以及VSGD，其经由漏极侧选择栅极控制线SGD而施加。通常，VSGS为0V，使得当源极电源电压VSOURCE为约2.5V时，源极侧选择栅极断开。VSGD为约2.5V，使得由于对应的低位线电压VBL(例如0到1V)的施加，漏极侧选择栅极对于选定NAND串为接通的。由于对应的较高VBL(例如1.5到3V)的施加，漏极侧选择栅极对于未选定/被禁止NAND串为断开的。
另外，VPASS可为约7到10V且VPGM可在约12到20V内变化。在一个编程方案中，将编程电压的脉冲串施加到选定字线。参看图20。所述脉冲串中的每一连续编程脉冲的幅值以阶梯方式增加，通常每脉冲增加约0.3到0.5V。此外，可在编程脉冲之间施加验证脉冲以验证选定存储元件是否已达到目标编程条件。还请注意，每一个别编程脉冲可具有固定幅值，或可具有变化的幅值。举例来说，一些编程方案应用具有类似于斜坡或阶梯而变化的幅值的脉冲。可使用任何类型的编程脉冲。
在WL5作为经编程字线且编程从每一NAND串的源极侧进行到漏极侧的情况下，当WL5上的存储元件正被编程时，与WL0到WL4相关联的存储元件将已经被编程且与WL6和WL7相关联的存储元件将被擦除。未选定字线上的通过电压耦合到与未选定NAND串相关联的沟道，从而引起电压存在于未选定NAND串的沟道中，其往往通过降低存储元件的隧道氧化物上的电压来减少编程干扰。
图6描绘经由多个字线实施的第一经修正的经擦除区域自升压模式。在一种方法中，第一REASB模式由实例性字线WL0到WL7描绘，所述字线与布置在NAND串中的一组存储元件连通。REASB类似于EASB，但施加较小隔离电压VISO(例如2.5V)而不是0V到源极侧上邻近于选定字线的字线。在此实例中，WL5为选定字线且WL4为邻近字线。其余未选定字线接收VPASS。
图7a描绘经由多个字线实施的第二经修正的经擦除区域自升压模式。在一种方法中，第二REASB模式由实例性字线描绘，所述字线与布置在NAND串中的一组存储元件连通。在此情况下，将隔离电压VISO施加于WL3，且将介于VISO与VPASS之间的低电压VLOW施加于WL4，其中WL5为选定字线。VLOW也可视为隔离电压。在此方法中，VLOW充当中间电压，使得在选定字线(WL5)与邻近的源极侧字线(WL4)之间的沟道中不存在突然的电压改变。举例来说，VLOW可为例如4V，且VISO可为例如0V或2.5V。其余未选定字线接收VPASS。同样可使用各种其它方法。举例来说，在三个邻近源极侧字线(例如，WL2到WL4)上可存在隔离电压。
图7b描绘经由多个字线实施的第三经修正的经擦除区域自升压模式。在一种方法中，第三REASB模式由实例性字线描绘，所述字线与布置在NAND串中的一组存储元件连通。在此情况下，邻近于选定字线(WL5)的源极侧字线(WL4)接收VPASS，下一字线(WL3)接收VLOW，且其后的下一字线(WL2)接收VISO。其余未选定字线接收VPASS。还结合图4论述此升压模式。将VPASS施加于与WL0和WL1相关联的第一群组存储元件，其中所述第一群组邻近于源极侧选择栅极。而且，将VPASS施加于与WL6和WL7相关联的第二群组存储元件，其中所述第二群组邻近于漏极侧选择栅极。
图8描绘源极侧升压开始与漏极侧升压开始之间的延迟，其随选定字线位置而变。在一种方法中提出，在升压起始时，将源极侧字线电压斜升到VPASS，同时漏极侧字线电压保持在0V，且在延迟之后，漏极侧字线电压也斜升到VPASS。换句话说，上面形成存储元件的衬底的源极侧沟道电位相对于漏极侧沟道电位较早地升压。编程次序大体上以逐个字线方式从一组存储元件的源极侧进行到所述组存储元件的漏极侧。此外，编程可为单遍或多遍。水平轴描绘选定字线位置，且垂直轴描绘源极侧升压(选定字线的源极侧上)的开始与漏极侧升压(选定字线的漏极侧上)的开始之间的延迟。如曲线800指示，当选定字线靠近源极侧或大体上处于中间范围时可使用0微秒的延迟，而当选定字线靠近漏极侧时可使用非零延迟。在一个实例性实施方案中，当选定字线为32字线NAND存储器装置上的WL24到WL31时或另外大约在最高25％的字线中时使用例如3到4微秒的几微秒的延迟。所述延迟是相对较短的时期，其足以确保隔离存储元件断开。
图9描绘展示当在漏极侧升压之前起始源极侧升压时的字线电压的时间线。所展示的时间周期描绘使用编程脉冲的升压和编程的单个循环。此循环通常随后是验证脉冲序列，用以确定存储元件是否已达到所需的编程状态。随后使用另一编程脉冲(通常处于逐步升高的幅值)重复升压和编程的循环。参看图20。还请注意，所展示的时间周期之前可存在预充电周期，其中通过位线电压Vdd而升压漏极侧沟道，所述位线电压Vdd通过打开漏极选择栅极而传递到沟道。通常，在预充电期间将0V施加于字线。然而，从早期源极侧升压实现益处并不需要预充电。
沿着时间线的底部是时间点t0到t7。时间点t0表示升压和编程循环的开始。时间点t1表示选定字线的源极侧上的升压的起始。时间点t2表示选定字线的漏极侧上的升压的起始。时间点t3表示编程电压(例如，两步编程电压的第一步)的起始。时间点t4表示编程电压的第二步的起始。时间点t5表示编程电压的终止。时间点t6表示升压电压的终止。时间点t7表示升压和编程循环的终止。
明确地说，在t0处，如波形910指示，用于被禁止(未选定)NAND串的位线电压VBL和漏极选择栅极电压VSGD从0V增加到Vdd(例如，2.5V)。这确保用于被禁止NAND串的漏极选择栅极保持关闭。而且，源极电压VSOURCE从0V增加到Vdd。通过处于0V(波形915)的源极选择栅极电压VSGS，这确保了用于所有NAND串的源极选择栅极保持关闭。对于选定NAND串，VBL＝0，使得在VSGD＝Vdd的情况下，漏极选择栅极打开以允许编程发生。所提供的实例对应于图7b的经修正的经擦除区域升压方案。然而，本质上可使用任何类型的使用一个或一个以上源极侧隔离字线的升压方案。
波形920描绘施加于选定字线的漏极侧上的字线的电压(VPASS)。WLi表示第i或最高字线，且WLn+1表示漏极侧上邻近于选定字线(WLn)的字线。波形930描绘施加于选定字线(WLn)的编程电压(VPGM1和VPGM2)。波形940描绘施加于字线(WLn-2)的电压(VLOW)，所述字线(WLn-2)在源极侧上离开选定字线达两个字线。波形950描绘施加于字线(WLn-3)的隔离电压(VISO)，所述字线(WLn-3)在源极侧上离开选定字线达三个字线。波形960描绘施加于其余未选定字线的电压(VPASS)，所述未选定字线包含在源极侧上邻近于选定字线的字线(WLn-1)以及从第一字线(WL0)延伸到在源极侧上离开选定字线达四个字线的字线(WLn-4)的字线(WL0到WLn-4)。波形970和975分别描绘衬底的在被禁止和选定的NAND串的选定字线的源极侧上的沟道中存在的沟道电位(VCH-SOURCE)。波形980和985分别描绘衬底的在被禁止和选定的NAND串的选定字线的漏极侧上的沟道中存在的沟道电位(VCH-DRAIN)。请注意VCH-DRAIN(波形980)如何跟踪编程电压(波形930)。
在t0处，漏极和源极选择栅极对于被禁止的NAND串保持关闭。在t1处，通过施加VLOW(波形940)、VISO(波形950)和VPASS(波形960)而起始源极侧沟道的升压。请注意VCH-SOURCE(波形970)中的对应增加。在t1与t2之间，源极侧沟道的升压继续。在延迟之后，在t2处，通过施加VPASS(波形920)而起始漏极侧沟道的升压。请注意VCH-DRAIN(波形980)中的对应增加。源极和漏极侧沟道的升压继续到t6为止。在t3处，施加编程电压VPGM1，且在t4处，施加编程电压VPGM2。因此，可初始以第一电平且随后以较高的第二电平施加编程电压。此方法避免了可能由VPGM的突然改变引起的VCH-DRAIN的突然改变。然而，或者可使用单步VPGM脉冲。在t6处，移除升压电压，且在t7处，升压和编程循环结束。恰好在t6处的升压电压的移除之前，在t5处移除编程电压VPGM2。
图10描绘基于选定字线位置在编程期间切换升压模式的过程。在一个实例性方法中，升压模式从大体上同时起始源极侧和漏极侧沟道的升压的模式切换到源极侧升压相对于漏极侧升压较早起始的模式。换句话说，不同的升压模式涉及源极侧升压和漏极侧升压的起始之间的时序改变。
在步骤1000处，编程开始。在步骤1005处，将存储器中的跟踪选定字线位置的变量初始化到WL0。在步骤1010处，设定存储器中的识别当前升压模式的变量以指示源极侧和漏极侧将同时升压。在步骤1015处，基于当前升压模式而起始源极侧和漏极侧的升压。在步骤1020处，将编程电压施加于当前选定字线(例如，WL0)。在步骤1025处，升压和编程电压结束。在步骤1030处，执行验证过程以确定正被编程的存储元件是否已达到所需的编程状态。在决策步骤1035处，确定验证过程是否指示编程对于当前字线已完成。如果对当前字线的编程未完成，那么控制流程在步骤1015处以另一升压和编程循环继续，直到对当前字线的编程完成为止。当对当前字线的编程完成时，在决策步骤1040处确定编程是否对所有字线已完成。如果编程对所有字线已完成，那么编程在步骤1045处结束。如果编程没有对所有字线已完成，那么在步骤1050处选择下一字线进行编程。
在决策步骤1055处确定当前字线位置是否处于或高于指定字线位置(WLx)。举例来说，WLx可为32字线NAND存储器装置的WL24。如果当前字线位置不处于或高于指定字线位置，那么控制流程在步骤1015处以另一升压和编程循环继续。如果当前字线位置处于或高于指定字线位置，那么在步骤1060处设定升压模式以指示源极侧将相对于漏极侧较早地升压，且控制流程在步骤1015处以另一升压和编程循环继续。
图11说明例如图1和2所示的NAND存储元件的阵列1100的实例。沿着每一列，位线1106耦合到NAND串1150的漏极选择栅极的漏极端子1126。沿着每一行NAND串，源极线1104可连接NAND串的源极选择栅极的所有源极端子1128。NAND结构阵列及其作为存储器系统的一部分的操作的实例参见第5,570,315号、第5,774,397号和第6,046,935号美国专利。
将存储元件阵列划分为大量存储元件块。如快闪EEPROM系统一样，块是擦除单位。也就是说，每一块含有一起擦除的最小数目的存储元件。每一块通常划分为若干页。页是编程单位。在一个实施例中，个别页可划分为若干区段，且所述区段可含有作为基本编程操作而一次写入的最少数目的存储元件。一个或一个以上数据页通常存储在一行存储元件中。一页可存储一个或一个以上扇区。扇区包含用户数据和额外开销数据。额外开销数据通常包含已从扇区的用户数据计算出的错误校正码(ECC)。控制器(下文描述)的一部分在正将数据编程到阵列中时计算ECC，且还在正从阵列读取数据时检查ECC。或者，ECC和/或其它额外开销数据存储在与其相关的用户数据不同的页中或甚至不同的块中。
用户数据扇区通常为512字节，对应于磁盘驱动器中的扇区的大小。额外开销数据通常为额外的16到20字节。大量页形成一块，大约从例如8页直到32、64、128或更多页。在一些实施例中，一行NAND串组成一块。
在一个实施例中通过将p阱升高到擦除电压(例如，20V)历时足够的时期且将选定块的字线接地，同时源极线和位线浮动，来擦除存储器存储元件。由于电容性耦合，未选定字线、位线、选择线和c源极也升高到擦除电压的较大分数。因此将强电场施加于选定存储元件的隧道氧化物层，且随着将浮动栅极的电子发射到衬底侧(通常通过福勒-诺德海姆(Fowler-Nordheim)穿隧机制)而擦除选定存储元件的数据。随着电子从浮动栅极传递到p阱区，选定存储元件的阈值电压降低。可对整个存储器阵列、单独的块或另一单位的存储元件执行擦除。
图12是使用单个行/列解码器和读/写电路的非易失性存储器系统的框图。所述图说明根据本发明的一个实施例的具有用于并行读取和编程一页存储元件的读/写电路的存储器装置1296。存储器装置1296可包含一个或一个以上存储器裸片1298。存储器裸片1298包含二维存储器元件阵列1100、控制电路1210以及读/写电路1265。在一些实施例中，存储元件阵列可为三维的。存储器阵列1100可经由行解码器1230通过字线寻址，且可经由列解码器1260通过位线寻址。读/写电路1265包含多个感测块1200且允许并行读取或编程一页存储元件。通常，控制器1250与所述一个或一个以上存储器裸片1298包含于同一存储器装置1296(例如，可移除式存储卡)中。命令和数据在主机与控制器1250之间经由线1220传递，且在控制器与所述一个或一个以上存储器裸片1298之间经由线1218传递。
控制电路1210与读/写电路1265协作以对存储器阵列1100执行存储器操作。控制电路1210包含状态机1212、芯片上地址解码器1214、升压控制1215以及功率控制模块1216。状态机1212提供存储器操作的芯片级控制。芯片上地址解码器1214提供主机或存储器控制器使用的地址与解码器1230和1260使用的硬件地址之间的地址接口。升压控制1215可用于设定升压模式，包含确定起始源极侧和漏极侧升压的时序，如本文论述。功率控制模块1216控制在存储器操作期间施加于字线和位线的功率和电压。
在一些实施方案中，可组合图12的组件中的某些组件。在各种设计中，所述组件中除了存储元件阵列1100以外的一个或一个以上组件(单独或组合地)可视为管理电路。举例来说，一个或一个以上管理电路可包含控制电路1210、状态机1212、解码器1214/1260、功率控制1216、感测块1200、读/写电路1265、控制器1250等中的任一者或组合。
图13是使用双重行/列解码器和读/写电路的非易失性存储器系统的框图。这里，提供图12所示的存储器装置1296的另一布置。各种外围电路对存储器阵列1100的存取是以对称方式在阵列的相对侧上实施，使得每一侧上的存取线和电路的密度减少一半。因此，行解码器分裂为行解码器1230A和1230B，且列解码器分裂为列解码器1260A和1260B。类似地，读/写电路分裂为从阵列1100的底部连接到位线的读/写电路1265A和从阵列1100的顶部连接到位线的读/写电路1265B。以此方式，读/写模块的密度本质上减少一半。图13的装置也可包含如上文针对图12的装置所述的控制器。
图14是描绘感测块的一个实施例的框图。个别感测块1200经分割为称为感测模块1280的核心部分以及共同部分1290。在一个实施例中，对每一位线将存在单独的感测模块1280，且对一组多个感测模块1280将存在一个共同部分1290。在一个实例中，一感测块将包含一个共同部分1290和八个感测模块1280。一群组中的每一感测模块将经由数据总线1272与相关联的共同部分通信。为获得更多细节，请参看2006年6月29日公开且全文以引用的方式并入本文中的题目为“具有对读出放大器的集合的共享处理的非易失性存储器和方法(Non-Volatile Memory and Method with Shared Processing foran Aggregate of Sense Amplifiers)”的第2006/0140007号美国专利申请公开案。
感测模块1280包括感测电路1270，其确定所连接的位线中的传导电流是高于还是低于预定阈值电平。感测模块1280还包含位线锁存器1282，其用于设定所连接位线上的电压条件。举例来说，锁存于位线锁存器1282中的预定状态将导致所连接的位线被拉到指定编程禁止的状态(例如，Vdd)。
共同部分1290包括处理器1292、一组数据锁存器1294以及耦合在所述组数据锁存器1294与数据总线1220之间的I/O接口1296。处理器1292执行计算。举例来说，其功能之一是确定存储在所感测的存储元件中的数据且将所确定的数据存储在所述组数据锁存器中。所述组数据锁存器1294用于在读取操作期间存储由处理器1292确定的数据位。其还用于在编程操作期间存储从数据总线1220导入的数据位。所导入的数据位表示意图编程到存储器中的写入数据。I/O接口1296提供数据锁存器1294与数据总线1220之间的接口。
在读取或感测期间，系统的操作在状态机1212的控制下，状态机1212控制向所寻址的存储元件供应不同的控制栅极电压。随着其步进通过对应于存储器所支持的各种存储器状态的各种预定义控制栅极电压，感测模块1280可在这些电压中的一者处跳脱，且一输出将从感测模块1280经由总线1272提供到处理器1292。在该点处，处理器1292通过考虑感测模块的跳脱事件以及关于经由输入线1293从状态机施加的控制栅极电压的信息来确定所得的存储器状态。其随后计算存储器状态的二进制编码且将所得数据位存储到数据锁存器1294中。在核心部分的另一实施例中，位线锁存器1282用于双重任务，充当用于锁存感测模块1280的输出的锁存器且还充当如上文所述的位线锁存器。
预期某些实施方案将包含多个处理器1292。在一个实施例中，每一处理器1292将包含一输出线(未描绘)，使得所述输出线中的每一者线或(wired-OR)在一起。在一些实施例中，输出线在连接到线或线之前被反转。此配置使得能够在编程验证过程期间快速确定编程过程何时已完成，因为接收线或的状态机可确定正被编程的所有位何时已达到所需电平。举例来说，当每一位已达到其所需电平时，用于所述位的逻辑零将被发送到线或线(或数据1被反转)。当所有位输出数据0(或被反转的数据1)时，那么状态机知道要终止编程过程。因为每一处理器与八个感测模块通信，所以状态机需要读取线或线八次，或将逻辑添加到处理器1292以累积相关联位线的结果，使得状态机仅需要读取线或线一次。类似地，通过正确选择逻辑电平，全局状态机可检测第一位何时改变其状态且相应地改变算法。
在编程或验证期间，待编程的数据从数据总线1220存储在所述组数据锁存器1294中。在状态机控制下的编程操作包括施加于所寻址的存储元件的控制栅极的一系列编程电压脉冲。每一编程脉冲之后是读回(验证)以确定存储元件是否已被编程到所需的存储器状态。处理器1292相对于所需的存储器状态监视读回存储器状态。当两者一致时，处理器1292设定位线锁存器1282以便引起位线被拉到指定编程禁止的状态。这禁止耦合到所述位线的存储元件进一步编程，即使编程脉冲出现在其控制栅极上也是如此。在其它实施例中，处理器初始加载位线锁存器1282且感测电路在验证过程期间将其设定为禁止值。
数据锁存器堆叠1294含有对应于感测模块的数据锁存器堆叠。在一个实施例中，每感测模块1280存在三个数据锁存器。在一些实施方案中(但并非必需)，数据锁存器经实施为移位寄存器，使得其中存储的并行数据转换为用于数据总线1220的串行数据，且反之亦然。在优选实施例中，对应于m个存储元件的读/写块的所有数据锁存器可链接在一起以形成块移位寄存器，使得可通过串行传递来输入或输出数据块。明确地说，具有r个读/写模块的堆经调适以使得其数据锁存器组中的每一数据锁存器将把数据依序移入或移出数据总线，如同其是用于整个读/写块的移位寄存器的一部分一样。
关于非易失性存储装置的各种实施例的结构和/或操作的额外信息可参见：(1)2004年3月25日公开的题目为“具有减少的源极线偏压误差的非易失性存储器和方法(Non-Volatile Memory And Method With Reduced Source Line Bias Errors)”的第2004/0057287号美国专利申请公开案；(2)2004年6月10日公开的题目为“具有改进的感测的非易失性存储器和方法(Non-Volatile Memory And Method with ImprovedSensing)”的第2004/0109357号美国专利申请公开案；(3)2004年12月16日申请的题目为“用于低电压操作的改进的存储器感测电路和方法(Improved Memory SensingCircuit And Method For Low Voltage Operation)”的第11/015,199号美国专利申请案；(4)2005年4月5日申请的题目为“非易失性存储器的读取操作期间的耦合补偿(Compensating for Coupling During Read Operations of Non-Volatile Memory)”的第11/099,133号美国专利申请案；以及(5)2005年12月28日申请的题目为“用于非易失性存储器的参考读出放大器(Reference Sense Amplifier For Non-Volatile Memory，filedon December 28，2005)”的第11/321,953号美国专利申请案。上文列出的所有五个专利文献的全文以引用的方式并入本文中。
图15说明存储器阵列组织为用于全位线存储器结构或用于奇-偶存储器结构的块的实例。描述存储器阵列1100的示范性结构。作为一个实例，描述经分割为1,024个块的NAND快闪EEPROM。可同时擦除存储在每一块中的数据。在一个实施例中，块是同时擦除的存储元件的最小单位。在此实例中，在每一块中，存在8,512个列，其对应于位线BL0、BL1、...、BL8511。在称为全位线(ABL)结构(结构1510)的一个实施例中，可在读取和编程操作期间同时选择一块的所有位线。沿着共同字线且连接到任一位线的存储元件可同时编程。
在所提供的实例中，四个存储元件串联连接以形成NAND串。尽管展示每一NAND串中包含四个存储元件，但可使用四个以上或以下(例如，16、32、64或另一数目)。NAND串的一个端子经由漏极选择栅极(连接到选择栅极漏极线SGD)连接到对应位线，且另一端子经由源极选择栅极(连接到选择栅极源极线SGS)连接到c源极。
在称为奇-偶结构(结构1500)的另一实施例中，位线经划分为偶数位线(BLe)和奇数位线(BLo)。在奇数/偶数位线结构中，沿着共同字线且连接到奇数位线的存储元件在一个时间处编程，而沿着共同字线且连接到偶数位线的存储元件在另一时间处编程。可同时将数据编程到不同的块且从不同的块读取数据。在此实例中，在每一块中，存在经划分为偶数列和奇数列的8,512个列。在此实例中，展示串联连接以形成NAND串的四个存储元件。尽管展示每一NAND串中包含四个存储元件，但可使用多于或少于四个存储元件。
在读取和编程操作的一个配置期间，同时选择4,256个存储元件。选定的存储元件具有相同字线和相同种类的位线(例如，偶数或奇数)。因此，可同时读取或编程形成一逻辑页的532字节的数据，且存储器的一个块可存储至少八个逻辑页(四个字线，每一者具有奇数和偶数页)。对于多状态存储元件，当每一存储元件存储两位数据，其中这两位中的每一者存储在不同页中时，一个块存储16个逻辑页。也可使用其它大小的块和页。
对于ABL或奇-偶结构，可通过将p阱升高到擦除电压(例如，20伏)且将选定块的字线接地来擦除存储元件。源极线和位线浮动。可对整个存储器阵列、单独块或存储元件的作为存储器装置的一部分的另一单位执行擦除。电子从存储元件的浮动栅极传递到p阱区，使得存储元件的VTH变为负。
在读取和验证操作中，将选择栅极(SGD和SGS)连接到在2.5到4.5V范围内的电压，且将未选定字线(例如，当WL2为选定字线时，WL0、WL1和WL3)升高到读取通过电压VREAD(通常为在4.5到6V范围内的电压)以使晶体管作为通过栅极操作。选定字线WL2连接到一电压，所述电压的电平是针对每一读取和验证操作而指定，以便确定所关注存储元件的VTH是高于还是低于此电平。举例来说，在两电平存储元件的读取操作中，选定字线WL2可接地，使得检测VTH是否高于0V。在两电平存储元件的验证操作中，选定字线WL2连接到(例如)0.8V，使得验证VTH是否已达到至少0.8V。源极和p阱处于0V。选定位线(假定为偶数位线(BLe))预充电到(例如)0.7V的电平。如果VTH高于字线上的读取或验证电平，那么与所关注存储元件相关联的位线(BLe)的电位电平由于不导电存储元件而维持高电平。另一方面，如果VTH低于读取或验证电平，那么所关注位线(BLe)的电位电平因为导电的存储元件将位线放电而减小到(例如)小于0.5V的低电平。进而可通过连接到所述位线的电压比较器读出放大器来检测存储元件的状态。
上文所述的擦除、读取和验证操作是根据此项技术中已知的技术执行的。因此，所属领域的技术人员可改变所解释的细节中的许多细节。也可使用此项技术中已知的其它擦除、读取和验证技术。
图16描绘一组实例性阈值电压分布。针对每一存储元件存储两位数据的情况提供用于存储元件的实例性VTH分布。针对经擦除存储元件提供第一阈值电压分布E。还描绘经编程存储元件的三个阈值电压分布A、B和C。在一个实施例中，E分布中的阈值电压为负，且A、B和C分布中的阈值电压为正。
每一相异阈值电压范围对应于数据位集合的预定值。编程到存储元件中的数据与存储元件的阈值电压电平之间的特定关系取决于针对存储元件采用的数据编码方案。举例来说，第6,222,762号美国专利和2004年12月16日公开的第2004/0255090号美国专利申请公开案(两者的全文以引用的方式并入本文中)描述了用于多状态快闪存储元件的各种数据编码方案。在一个实施例中，使用格雷码指派向阈值电压范围指派数据值，使得如果浮动栅极的阈值电压错误地移位到其相邻的物理状态，那么仅一位将受影响。一个实例将“11”指派给阈值电压范围E(状态E)，将“10”指派给阈值电压范围A(状态A)，将“00”指派给阈值电压范围B(状态B)，且将“01”指派给阈值电压范围C(状态C)。然而，在其它实施例中，不使用格雷码。尽管展示四个状态，但本发明也可用于其它多状态结构，包含那些包括四个以上或以下状态的结构。
还提供用于从存储元件读取数据的三个读取参考电压Vra、Vrb和Vrc。通过测试给定存储元件的阈值电压是高于还是低于Vra、Vrb和Vrc，系统可确定存储元件所处的状态(例如，编程条件)。
此外，提供三个验证参考电压Vva、Vvb和Vvc。当将存储元件编程到状态A时，系统将测试所述存储元件是否具有大于或等于Vva的阈值电压。当将存储元件编程到状态B时，系统将测试所述存储元件是否具有大于或等于Vvb的阈值电压。当将存储元件编程到状态C时，系统将确定存储元件是否具有大于或等于Vvc的阈值电压。
在称为全序列编程的一个实施例中，可将存储元件从擦除状态E直接编程到经编程状态A、B或C中的任一者。举例来说，可首先擦除待编程的存储元件群集，使得所述群集中的所有存储元件均处于经擦除状态E。例如通过图20的控制栅极电压序列描绘的一系列编程脉冲随后将用于将存储元件直接编程到状态A、B或C中。在某些存储元件正从状态E编程到状态A的同时，其它存储元件正从状态E编程到状态B和/或从状态E编程到状态C。当在WLn上从状态E编程到状态C时，与WLn-1下方的邻近浮动栅极的寄生耦合量最大化，因为WLn下方的浮动栅极上的电荷量的改变与当从状态E编程到状态A或从状态E编程到状态B时的电压改变相比是最大的。当从状态E编程到状态B时，与邻近浮动栅极的耦合量减少，但仍是显著的。当从状态E编程到状态A时，耦合量减少更多。因此，后续读取WLn-1的每一状态所需要的校正量将依据WLn上的邻近存储元件的状态而变化。
图17说明对存储用于两个不同页(下部页和上部页)的数据的多状态存储元件进行编程的两遍技术的实例。描绘四个状态：状态E(11)、状态A(10)、状态B(00)和状态C(01)。对于状态E，两个页均存储“1”。对于状态A，下部页存储“0”且上部页存储“1”。对于状态B，两个页均存储“0”。对于状态C，下部页存储“1”且上部页存储“0”。请注意，尽管已将特定位模式指派给每一状态，但也可指派不同的位模式。
在第一遍编程中，根据待编程到下部逻辑页中的位设定存储元件的阈值电压电平。如果所述位是逻辑“1”，那么阈值电压未改变，因为其由于已早先经擦除而处于适当状态。然而，如果待编程的位是逻辑“0”，那么存储元件的阈值电平增加到状态A，如箭头1100所示。其结束第一遍编程。
在第二遍编程中，根据正被编程到上部逻辑页中的位来设定存储元件的阈值电压电平。如果上部逻辑页位将存储逻辑“1”，那么没有编程发生，因为存储元件依据下部页位的编程而处于状态E或A中的一者，所述状态E或A两者均承载上部页位“1”。如果上部页位将为逻辑“0”，那么阈值电压移位。如果第一遍导致存储元件保留在经擦除状态E中，那么在第二阶段中存储元件经编程以使得阈值电压增加到状态C内，如箭头1720描绘。如果存储元件已由于第一遍编程而编程到状态A中，那么存储元件在第二遍中进一步经编程以使得阈值电压增加到状态B内，如箭头1710描绘。第二遍的结果是将存储元件编程到经指定以存储用于上部页的逻辑“0”的状态而不会改变下部页的数据。在图16和图17两者中，与邻近字线上的浮动栅极的耦合量取决于最终状态。
在一个实施例中，如果写入足够的数据以填满一整页，那么可设置系统以执行全序列写入。如果没有针对一完整页写入足够的数据，那么编程过程可用接收的数据来编程下部页编程。当接收到后续数据时，系统将随后对上部页进行编程。在又一实施例中，系统可在对下部页进行编程的模式中开始写入，且在后续接收到足够数据以填满整个(或大部分)字线的存储元件的情况下转换到全序列编程模式。此实施例的更多细节揭示于2006年6月15日公开的题目为“使用早期数据对非易失性存储器的管线式编程(Pipelined Programming of Non-Volatile Memories Using Early Data)”的第2006/0126390号美国专利申请公开案，其全文以引用的方式并入本文中。
图18a到18c揭示用于对非易失性存储器进行编程的另一过程，其通过针对任何特定存储元件，在对用于先前页的邻近存储元件进行写入之后相对于特定页对所述特定存储元件进行写入来减少浮动栅极与浮动栅极耦合的效应。在一个实例性实施方案中，非易失性存储元件使用四个数据状态来每存储元件存储两位数据。举例来说，假设状态E为经擦除状态，且状态A、B和C为经编程状态。状态E存储数据11。状态A存储数据01。状态B存储数据10。状态C存储数据00。这是非格雷编码的实例，因为两个位均在邻近状态A与B之间改变。也可使用数据到物理数据状态的其它编码。每一存储元件存储两页数据。出于参考目的，这些数据页将称为上部页和下部页；然而，其可被给予其它标记。参看状态A，上部页存储位0且下部页存储位1。参看状态B，上部页存储位1且下部页存储位0。参看状态C，两个页均存储位数据0。
编程过程是两步骤过程。在第一步骤中，对下部页进行编程。如果下部页将保留数据1，那么存储元件状态保留在状态E。如果数据将编程到0，那么升高存储元件的电压阈值以使得将存储元件编程到状态B′。图18a因此展示存储元件从状态E到状态B′的编程。状态B′是中间状态B；因此，将验证点描绘为Vvb′，其低于Vvb。
在一个实施例中，在存储元件从状态E编程到状态B′之后，其在NAND串中的相邻存储元件(WLn+1)将随后相对于其下部页来编程。举例来说，返回参看图2，在存储元件106的下部页经编程之后，存储元件104的下部页将被编程。在对存储元件104进行编程之后，如果存储元件104具有从状态E升高到状态B′的阈值电压，那么浮动栅极与浮动栅极耦合效应将升高存储元件106的表观阈值电压。这将具有将状态B′的阈值电压分布加宽到如图18b的阈值电压分布1850所描绘的部分的效应。阈值电压分布的此表观加宽将在对上部页进行编程时被补救。
图18c描绘对上部页进行编程的过程。如果存储元件处于经擦除状态E且上部页将保留在1，那么存储元件将保留在状态E。如果存储元件处于状态E且其上部页数据将编程到0，那么存储元件的阈值电压将升高，使得存储元件处于状态A。如果存储元件处于中间阈值电压分布1850且上部页数据将保留在1，那么存储元件将编程到最终状态B。如果存储元件处于中间阈值电压分布1850且上部页数据将变为数据0，那么存储元件的阈值电压将升高，使得存储元件处于状态C。图18a到18c描绘的过程减少浮动栅极与浮动栅极耦合的效应，因为仅对相邻存储元件的上部页编程将对给定存储元件的表观阈值电压具有影响。交替状态编码的实例是在上部页数据为1时从分布1850移动到状态C，且在上部页数据为0时移动到状态B。
尽管图18a到18c提供相对于四个数据状态和两页数据的实例，但所教示的概念可应用于具有多于或少于四个状态和不同于两页的其它实施方案。
图19是描述用于对非易失性存储器进行编程的方法的一个实施例的流程图。在一个实施方案中，在编程之前(以块或其它单位)擦除存储元件。在步骤1900中，控制器发出“数据加载”命令且由控制电路1210接收输入。在步骤1905中，将指定页地址的地址数据从控制器或主机输入到解码器1214。在步骤1910中，将用于所寻址页的编程数据页输入到数据缓冲器中用于编程。所述数据锁存于适当组的锁存器中。在步骤1915中，控制器向状态机1212发出“编程”命令。
当由“编程”命令触发时，将使用图20的施加于适当选定字线的脉冲串2000的步进编程脉冲把步骤1910中锁存的数据编程到由状态机1212控制的选定存储元件中。在步骤1920中，将编程电压VPGM初始化为开始脉冲(例如，12V或其它值)，且将状态机1212维持的编程计数器(PC)初始化为零。在步骤1925中，基于当前设定的升压模式(例如，同时使源极侧和漏极侧升压或较早地使源极侧升压)而应用升压。当前升压模式可随例如当前选定字线位置而变，如所论述。在另一方法中，升压模式是固定的或以其他方式独立于字线位置。举例来说，可针对所有选定字线位置较早地使源极侧升压。
在步骤1930中，将第一VPGM脉冲施加于选定字线以开始对与选定字线相关联的存储元件进行编程。如果逻辑“0”存储在特定数据锁存器中，指示对应存储元件应被编程，那么将对应的位线接地。另一方面，如果逻辑“1”存储在特定锁存器中，指示对应存储元件应保留在其当前数据状态中，那么将对应位线连接到Vdd以禁止编程。
在步骤1935中，验证选定存储元件的状态。如果检测到选定存储元件的目标阈值电压已达到适当电平，那么将存储在对应数据锁存器中的数据改变为逻辑“1”。如果检测到阈值电压尚未达到适当电平，那么不改变存储在对应数据锁存器中的数据。以此方式，在其对应数据锁存器中存储有逻辑“1”的位线无需编程。当所有数据锁存器都正存储逻辑“1”时，状态机(经由上文描述的线或型机制)知道所有选定存储元件均已被编程。在步骤1940中，检查是否所有数据锁存器正存储逻辑“1”。如果所有数据锁存器正存储逻辑“1”，那么编程过程完成且成功，因为所有选定存储元件都已被编程且验证。在步骤1945中报告“通过”状态。
如果在步骤1940中，确定并非所有数据锁存器都正存储逻辑“1”，那么编程过程继续。在步骤1950中，对照编程限制值PCmax检查编程计数器PC。编程限制值的一个实例是20；然而，也可使用其它数目。如果编程计数器PC不小于PCmax，那么编程过程已失败，且在步骤1955中报告“失败”状态。如果编程计数器PC小于PCmax，那么在步骤1960中将VPGM增加所述步长且递增编程计数器PC。过程随后循环回到步骤1930以施加下一VPGM脉冲。
图20描绘在编程期间施加于非易失性存储元件的控制栅极的实例性脉冲串2000以及在脉冲串期间发生的切换到升压模式。脉冲串2000包含一系列编程脉冲2005、2010、2015、2020、2025、2030、2035、2040、2045、2050、...，其施加于选定进行编程的字线。在一个实施例中，编程脉冲具有电压VPGM，其以12V开始且针对每一连续编程脉冲以例如0.5V的增量增加，直到达到20V的最大值为止。在编程脉冲之间的是验证脉冲。举例来说，验证脉冲组2006包含三个验证脉冲。在一些实施例中，对数据正被编程到的每一状态(例如，状态A、B和C)可存在验证脉冲。在其它实施例中，可存在更多或更少验证脉冲。每一组中的验证脉冲可具有例如Vva、Vvb和Vvc(图17)或Vvb′(图18a)的幅值。
如所提到，当编程发生时(例如，在编程脉冲之前和期间)施加电压，所述电压施加到字线以实施升压模式。在实践中，可稍微在每一编程脉冲之前起始升压模式的升压电压，且在每一编程脉冲之后移除。另一方面，在例如在编程脉冲之间发生的验证过程期间，不施加升压电压。而是，将通常小于升压电压的读取电压施加于未选定字线。读取电压具有一幅值，所述幅值当正将当前经编程存储元件的阈值电压与验证电平比较时足以将NAND串中的先前经编程存储元件维持于接通。
已出于说明和描述的目的而呈现了对本发明的上述详细描述。不希望其为详尽的或将本发明限于所揭示的精确形式。鉴于以上教示，许多修改和变化是可能的。选择所描述的实施例以便最佳地解释本发明的原理及其实践应用，进而使所属领域的技术人员能够在各种实施例中且以适于所预期的特定用途的各种修改来最好地利用本发明。期望本发明的范围由所附权利要求书界定。

Claims (18)

1.一种用于对NAND型非易失性存储装置进行编程的方法，其包括：
使衬底的第一区升压，一组非易失性存储元件至少部分地形成于所述衬底上，所述一组非易失性存储元件与一组字线相关联且包含至少一个与所述一组字线中的选定字线相关联的非易失性存储元件，所述第一区在所述选定字线的源极侧上；以及
使所述衬底的在所述选定字线的漏极侧上的第二区升压，
其中结合经由所述选定字线对所述至少一个非易失性存储元件的编程而执行所述第一区和第二区的所述升压，且
其中所述第一区的升压开始与所述第二区的升压开始之间的延迟随选定字线位置而变化，从而当所述选定字线在所述一组字线的邻近于所述一组非易失性存储元件的漏极侧的第一字线群组中时，所述第一区的所述升压相对于所述第二区的所述升压较早地起始；且当所述选定字线不在所述一组字线的邻近于所述一组非易失性存储元件的所述漏极侧的所述第一字线群组中时，同时起始所述第一区和第二区的所述升压。
2.根据权利要求1所述的方法，其进一步包括：
在所述第一区和第二区的所述升压期间，将隔离电压施加于所述一组字线中的在所述选定字线的所述源极侧上的至少一个字线。
3.根据权利要求1所述的方法，其中：
所述第一区的所述升压包括将通过电压施加于所述一组字线中的在所述选定字线的所述源极侧上的至少一个字线，且所述第二区的所述升压包括将通过电压施加于所述一组字线中的在所述选定字线的所述漏极侧上的至少一个其它字线。
4.根据权利要求1所述的方法，其中：
所述一组非易失性存储元件提供于至少一个NAND串中，所述NAND串在源极侧选择栅极与漏极侧选择栅极之间延伸。
5.根据权利要求4所述的方法，其进一步包括：
在所述第一区和第二区的所述升压期间将所述源极侧选择栅极和所述漏极侧选择栅极维持关闭。
6.根据权利要求1所述的方法，其进一步包括：
在涉及所述第一区和第二区的所述升压的时间周期的至少一部分期间经由所述选定字线将编程电压施加于所述至少一个非易失性存储元件。
7.根据权利要求6所述的方法，其中：
所述衬底的所述第二区的所述升压在所述将所述编程电压施加于所述选定字线上期间继续。
8.根据权利要求1所述的方法，其进一步包括：
在所述第一区和第二区的所述升压期间，将隔离电压施加于所述一组字线中的在所述源极侧上的至少一个字线。
9.根据权利要求1所述的方法，其中：
所述第一字线群组包括所述一组字线中大约25％的所述字线。
10.一种NAND型非易失性存储系统，其包括：
一组非易失性存储元件，其至少部分地形成于衬底上；
一组字线，其与所述一组非易失性存储元件相关联，包含与所述一组非易失性存储元件中的至少一个非易失性存储元件相关联的选定字线；以及
一个或多个控制电路，其与所述一组非易失性存储元件通信，所述一个或多个控制电路使所述衬底的在所述选定字线的源极侧上的第一区升压，且使所述衬底的在所述选定字线的漏极侧上的第二区升压，
其中结合经由所述选定字线对所述至少一个非易失性存储元件的编程而执行所述第一区和第二区的所述升压，且
其中所述第一区的升压开始与所述第二区的升压开始之间的延迟随选定字线位置而变化，从而当所述选定字线在所述一组字线的邻近于所述一组非易失性存储元件的漏极侧的第一字线群组中时，所述一个或多个控制电路相对于所述第二区的所述升压较早地起始所述第一区的升压；且当所述选定字线不在所述一组字线的邻近于所述一组非易失性存储元件的所述漏极侧的所述第一字线群组中时，同时起始所述第一区和第二区的所述升压。
11.根据权利要求10所述的NAND型非易失性存储系统，其中：
所述一个或多个控制电路在所述第一区和第二区的所述升压期间将隔离电压施加于所述一组字线中的在所述选定字线的所述源极侧上的至少一个字线。
12.根据权利要求10所述的NAND型非易失性存储系统，其中：
所述一个或多个控制电路通过将通过电压施加于所述一组字线中的在所述选定字线的所述源极侧上的至少一个字线而使所述第一区升压，且所述一个或多个控制电路通过将通过电压施加于所述一组字线中的在所述选定字线的所述漏极侧上的至少一个其它字线而使所述第二区升压。
13.根据权利要求10所述的NAND型非易失性存储系统，其中：
所述一组非易失性存储元件被提供于至少一个NAND串中，所述NAND串在源极侧选择栅极与漏极侧选择栅极之间延伸。
14.根据权利要求13所述的NAND型非易失性存储系统，其中：
所述一个或多个控制电路在所述第一区和第二区的所述升压期间将所述源极侧选择栅极和所述漏极侧选择栅极维持关闭。
15.根据权利要求10所述的NAND型非易失性存储系统，其中：
所述一个或多个控制电路在涉及所述第一区和第二区的所述升压的时间周期的至少一部分期间经由所述选定字线将编程电压施加于所述至少一个非易失性存储元件。
16.根据权利要求15所述的NAND型非易失性存储系统，其中：
所述衬底的所述第二区的所述升压在所述选定字线上所述编程电压的所述施加期间继续。
17.根据权利要求10所述的NAND型非易失性存储系统，其中：
在所述第一区和第二区的所述升压期间，所述一个或多个控制电路将隔离电压施加于所述一组字线中的在所述源极侧上的至少一个字线。
18.根据权利要求10所述的NAND型非易失性存储系统，其中：
所述第一字线群组包括所述一组字线中大约25％的所述字线。
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