CN102037516B - 用于增加非易失性存储器中的沟道升压的增强的位线预充电方案 - Google Patents

用于增加非易失性存储器中的沟道升压的增强的位线预充电方案 Download PDF

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Abstract

在非易失性存储器中改善沟道升压以减少编程干扰。预充电模块电压源被用于在编程操作期间对位线预充电。预充电模块电压源经由位线耦接到衬底沟道以对沟道升压。通过将来自导电元件的电压电磁耦合到位线和沟道来提供另外的升压源。为了实现此，允许通过将位线与电压源断开使位线和沟道一起浮置。导电元件可以是例如源极线、电源线或者衬底主体，其在预充电期间接收增加的电压，并且靠近位线。

Description

用于增加非易失性存储器中的沟道升压的增强的位线预充电方案
技术领域
本发明涉及非易失性存储器。
背景技术
半导体存储器已经变得日益流行用于各种电子设备中。例如，非易失性半导体存储器用在蜂窝电话、数码相机、个人数字助理、飘移计算设备、非飘移计算设备和其他设备中。电可擦除可编程只读存储器(EEPROM)和闪存位列最流行的非易失性半导体存储器之中。相比于传统的全特征的EEPROM，利用也是一种EEPROM的闪存，可以在一步(one step)中擦除整个存储器阵列或者存储器的一部分的内容。
传统的EEPROM和闪存两者利用位于半导体衬底的沟道区上方并与之隔离的浮置栅极。该浮置栅极位于源极和漏极区之间。在浮置栅极上并与之隔离地提供控制栅极。由此形成的晶体管的阈值电压(VTH)由保持在浮置栅极上的电荷量控制。即在晶体管导通前必须施加到控制栅极以允许其源极和漏极之间的导电的最小的电压量由浮置栅极上的电荷水平控制。
一些EEPROM和闪存器件具有用于存储两个范围的电荷的浮置栅极，因此，该存储器元件可以在两个状态、例如已擦除状态和已编程状态之间编程/擦除。这样的闪存器件有时称为二进制闪存器件，因为每个存储器元件可以存储一位数据。
通过标识多个不同的允许的/有效的被编程阈值电压范围来实现多状态(也称为多电平)闪存器件。每个不同的阈值电压范围对应于在存储器器件中编码的数据位的集合的预定值。例如，当可以将存储器元件置于与四个不同的阈值电压范围对应的四个离散电荷带之一中时，每个存储器元件可以存储两位数据。
通常，在编程操作期间施加到控制栅极的编程电压VPGM被施加为在幅值上随时间增加的一系列脉冲。在一种可能的方法中，脉冲的幅值随每个连续脉冲而增加预定步长大小，例如0.2-0.4V。可以将VPGM施加到闪存元件的控制栅极。在编程脉冲之间的时间段中，实行验证操作。即，在连续的编程脉冲之间读取被并行编程的一组元件的每个元件的编程电平，以确定其是否等于或大于该元件正被编程到的验证电平。对于多状态闪存元件的阵列，可以对元件的每个状态进行验证步骤，以确定该元件是否已达到其与数据相关的验证电平。例如，能够以四个状态存储数据的多状态存储器元件可能需要对于三个比较点进行验证操作。
此外，当对诸如以NAND串形式的NAND闪存器件的EEPROM或闪存器件编程时，通常VPGM被施加到控制栅极，并且位线接地，致使来自单元或者存储器元件、例如存储元件的沟道的电子被注入到浮置栅极中。当电子在浮置栅极中累积时，浮置栅极变为充负电，并且存储器元件的阈值电压升高，使得存储器元件被认为处于已编程状态。可以在题为“Source Side SelfBoosting Technique For Non-Volatile Memory(非易失性存储器的源极侧自升压技术)”的美国专利6859397以及在2005年7月12日公告的题为“DetectingOver Programmed Memory(对已编程的存储器的检测)”的美国专利6917542中找到关于这样的编程的更多信息，两者通过全部参考被并于此。
但是，继续存在问题的一个难题是编程干扰。编程干扰可能在其他NAND串的编程期间在被禁止的NAND串处发生，有时在已编程的NAND串本身处。当未选择的非易失性存储元件的阈值电压由于其他非易失性存储元件的编程而飘移时，发生编程干扰。编程干扰可能在先前被编程的存储元件上以及还未被编程的已擦除存储元件上发生。一种方法涉及对未选择的NAND串的沟道区升压(boost)。但是，需要大电压源来提供沟道升压与需要更小的器件尺寸相矛盾。
发明内容
本发明通过提供用于改进沟道升压以减少非易失性存储系统中的编程干扰的方法来克服以上和其他问题。
在一个实施例中，提供了进行编程操作的方法，该编程操作涉及非易失性存储元件的集合和相关位线的集合，所述相关位线的集合包括至少一条已选位线和至少一条未选位线。所述方法包括：在第一时间段期间，允许所述至少一条已选位线和所述至少一条未选位线浮置，同时将电压从至少一个导电元件电磁耦合到所述至少一条已选位线和所述至少一条未选位线，并同时允许在所述至少一条未选位线和所述非易失性存储元件的集合的相关沟道区之间的通信。该方法还包括：在所述第一时间段之后的第二时间段期间，驱动所述至少一条已选位线和所述至少一条未选位线，同时阻止在所述至少一条未选位线和所述相关沟道区之间的通信，并将编程电压施加到与所述至少一条已选位线相关的至少一个非易失性存储元件。
在另一实施例中，提供了进行编程操作的方法，该编程操作涉及非易失性存储元件的集合和相关位线的集合。该方法包括，在第一时间段中，将位线电连接到各自的电压源。所述方法还包括，在所述第一时间段之后的第二时间段中，通过将所述位线与所述各自的电压源电断开来浮置所述位线。所述方法还包括，在所述第二时间段之后的第三时间段中，将所述位线重新电连接到各自的电压源，并将编程电压施加到所述至少一个非易失性存储元件。所述第一、第二和第三时间段出现在所述至少一个非易失性存储元件的编程操作期间，并且重复所述编程操作以便将所述非易失性存储元件编程到目标数据状态。
在另一实施例中，提供了用于进行编程操作的方法，该编程操作涉及NAND串的集合。该方法包括：(a)经由电连接到至少一个未选NAND串的第一导电元件用预充电电压驱动所述至少一个未选NAND串，由此对在其上形成所述至少一个未选NAND串的衬底的沟道区的电压升压。所述方法还包括：(b)通过升高靠近所述第一导电元件的第二导电元件上的电压、同时浮置所述第一导电元件和所述至少一个未选NAND串，进一步对所述沟道区的电压升压，使得升高的电压的一部分被电磁耦合到第一导电元件和所述至少一个未选NAND串。所述方法还包括：(c)在步骤(b)后，停止所述第一导电元件的浮置，并将编程电压施加到与所述至少一个未选NAND串通信的所选字线。
在另一实施例中，一种非易失性存储系统包括：非易失性存储元件的集合；相关位线的集合，包括至少一条已选位线和至少一条未选位线；至少一个导电元件；以及至少一个控制装置。所述至少一个控制装置：(a)在第一时间段期间，允许所述至少一条已选位线和所述至少一条未选位线浮置，同时将电压从所述至少一个导电元件电磁耦合到所述至少一条已选位线和所述至少一条未选位线，并允许在所述至少一条未选位线和所述非易失性存储元件的集合的相关沟道区之间的通信。此外，所述至少一个控制装置：(b)在所述第一时间段之后的第二时间段期间，驱动所述至少一条已选位线和所述至少一条未选位线，阻止在所述至少一条未选位线和所述相关沟道区之间的通信，并将编程电压施加到与所述至少一条已选位线相关的至少一个非易失性存储元件。
可以提供用于进行在此提供的方法的相应的方法、系统和计算机或处理器可读的存储器件。
附图说明
图1是NAND串的顶视图。
图2是图1的NAND串的等效电路图。
图3是NAND闪存元件的阵列的方框图。
图4绘出了在衬底上形成的NAND串的截面图。
图5绘出其中提供从源极线到位线的电磁耦合的存储器器件。
图6绘出其中提供从电源线到位线的电磁耦合的存储器器件。
图7绘出其中提供从主体偏压供电线到位线的电磁耦合的存储器器件。
图8绘出NAND串和用于预充电的组件的配置。
图9绘出其中使用电磁耦合来增强在编程期间的沟道升压的电压的时间线。
图10绘出其中增强沟道升压的编程处理。
图11是NAND闪存元件的阵列的方框图。
图12是使用单行/列解码器和读/写电路的非易失性存储器系统的方框图。
图13是使用双行/列解码器和读/写电路的非易失性存储器系统的方框图。
图14是绘出感测块的一个实施例的方框图。
图15图示将存储器阵列组织成用于全位线存储器架构或用于奇偶存储器架构的块的例子。
图16绘出阈值电压分布的示例集合和一遍(pass)编程。
图17绘出阈值电压分布的示例集合和两遍编程。
图18a-c示出多种阈值电压分布并描述用于对非易失性存储器编程的处理。
图19是描述用于对非易失性存储器编程的处理的一个实施例的流程图。
图20绘出在编程期间施加到非易失性存储元件的控制栅极的示例脉冲串。
具体实施方式
本发明提供了用于改善沟道升压以减少非易失性存储系统中的编程干扰的方法。
适合于实现本发明的存储器系统的一个例子使用NAND闪存结构，其包括在两个选择栅极之间串联排列多个晶体管。串联的晶体管和选择栅极被称为NAND串。图1是示出一个NAND串的顶视图。图2是其等效电路。图1和图2中所示的NAND串包括串联并夹在第一选择栅极120和第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120选通(gate)NAND串与位线126的连接。选择栅极122选通NAND串与源极线128的连接。通过向控制栅极120CG施加适当的电压来控制选择栅极120。通过向控制栅极122CG施加适当的电压来控制选择栅极122。每个晶体管100、102、104和106具有控制栅极和浮置栅极。晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接到(或者是)字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，并且控制栅极106CG连接到字线WL0。在一个实施例中，晶体管100、102、104和106每个是存储元件，也被称为存储器单元。在其他实施例中，存储元件可以包括多个晶体管或者可以不同于图1和图2所示。选择栅极120连接到选择线SGD。选择栅极122连接到选择线SGS。
图3是绘出三个NAND串的电路图。使用NAND结构的闪存系统的典型构造将包括几个NAND串。例如，在具有多得多的NAND串的存储器阵列中示出三个NAND串320、340和360。每个NAND串包括两个选择栅极和四个存储元件。虽然为了简化示出了四个存储元件，但是，现在的NAND串可以具有高达例如三十二或六十四个存储元件。
例如，NAND串320包括选择栅极322和327以及存储元件323-326，NAND串340包括选择栅极342和347以及存储元件343-346，NAND串360包括选择栅极362和367以及存储元件363-366。每个NAND串通过其选择栅极(例如选择栅极327、347或367)连接到源极线。选择线SGS用于控制源极侧选择栅极。各个NAND串320、340和360通过选择栅极322、342、362等中的选择晶体管连接到各个位线321、341和361。这些选择晶体管由漏极选择线SGD控制。在其他实施例中，选择线不一定是NAND串中共用的；就是说，可以为不同的NAND串提供不同的选择线。字线WL3连接到存储元件323、343和363的控制栅极。字线WL2连接到存储元件324、344和364的控制栅极。字线WL1连接到存储元件325、345和365的控制栅极。字线WL0连接到存储元件326、346和366的控制栅极。如可见，每个位线和各自的NAND串包括存储元件的阵列或集合(set)的列。字线(WL3、WL2、WL1和WL0)包括阵列或集合的行。每个字线连接该行中的每个存储元件的控制栅极。或者，可以通过字线本身提供控制栅极。例如，字线WL2提供对于存储元件324、344和364的控制栅极。实际上，字线上可以存在数千个存储元件。
每个存储元件能够存储数据。例如，当存储一位数字数据时，存储元件的可能阈值电压(VTH)的范围被划分成两个范围，它们被分配了逻辑数据“1”和“0”。在NAND型闪存的一个例子中，在存储元件被擦除后VTH是负的，并被定义为逻辑“1”。在编程操作后VTH是正的并被定义为逻辑“0”。当VTH是负的，并试图读取时，存储元件将导通以指示逻辑“1”正被存储。当VTH是正的并且试图读取时，存储元件将不导通，这指示逻辑“0”被存储。存储元件还可以存储多电平的信息，例如多位数字数据。在此情况下，VTH值的范围被划分为数据电平的数量。例如，如果存储了四个电平的信息，则将存在被分配给数据值“11”、“10”、“01”和“00”的四个VTH范围。在NAND型存储器的一个例子中，在擦除操作后的VTH是负的并被定义为“11”。正VTH值用于状态“10”、“01”和“00”。被编程到存储元件中的数据和元件的阈值电压范围之间的具体关系取决于对存储元件采用的数据编码方案。例如，两者通过全部参考被并于此的美国专利6222762和美国专利7237074描述了用于多状态闪存元件的各种数据编码方案。
在美国专利No.5386422、5570315、5774397、6046935、6456528和6522580中提供了NAND型闪存及其操作的相关例子，其每个通过参考被并于此。
当编程闪存元件时，编程电压被施加到存储元件的控制栅极，并且与存储元件相关的位线接地。来自沟道的电子被注入浮置栅极中。当电子在浮置栅极中累积时，浮置栅极变为充负电，并且存储元件的VTH升高。为了向正被编程的存储元件的控制栅极施加编程电压，将该编程电压施加在适当的字线上。如上所述，每个NAND串中的一个存储元件共享同一字线。例如，当编程图3的存储元件324时，编程电压还将被施加到存储元件344和364的控制栅极。
但是，在其他NAND串的编程期间在被禁止的NAND串处可能发生编程干扰，并且有时发生在被编程的NAND串本身处。当未选择的非易失性存储元件的阈值电压由于其他非易失性存储元件的编程而飘移(shift)时，发生编程干扰。编程干扰可能在先前已编程的存储元件上以及尚未被编程的已擦除存储元件上发生。各种编程干扰机制可能限制诸如NAND闪存的非易失性存储器件的可用工作窗口。
例如，如果NAND串320被禁止(例如其是不包含当前正被编程的存储元件的未选择的NAND串)，并且NAND串340正在被编程(例如其是包含当前正被编程的存储元件的所选NAND串)，则可能在NAND串320处发生编程干扰。例如，如果通过电压(pass voltage)VPASS低，则被禁止的NAND串的沟道(channel)未被很好地升压，并且未选择的NAND串的所选字线可能被无意地编程。在另一可能的情景下，被升压的电压可能被栅极导致的漏极漏电(GIDL)或其他漏电机制降低，导致同样的问题。诸如由于与稍后被编程的其他相邻存储元件的电容耦合而引起的电荷存储元件的VTH的飘移的其他影响也可能助长编程干扰。
图4绘出了在衬底上形成的NAND串的截面图。该图被简化并不是按比例的。NAND串400包括在衬底490上形成的源极侧选择栅极406、漏极侧选择栅极424以及八个存储元件408、410、412、414、416、418、420和422。在每个存储元件以及选择栅极406和424的任一侧提供大量源极/漏极区，其一个例子是源极/漏极区430。在一种方法中，衬底490采用三阱(triple-well)技术，其包括在n阱区494内的p阱区492，n阱区494又在p型衬底区496内。NAND串及其非易失性存储元件可以至少部分地形成在p阱区上。除了带有VBL的电势的位线426之外，提供带有VSOURCE的电势的源极供电线404。诸如主体偏置电压(body bias voltages)的电压还可以经由端子402施加到p阱区492和/或经由端子403施加到n阱区494。
在编程操作期间，控制栅极电压VPGM被提供在选择字线上，在此例子中是WL3，其与存储元件414相关。此外，回想起存储元件的控制栅极可以被提供为字线的一部分。例如，WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7可以分别经由存储元件408、410、412、414、416、418、420和422的控制栅极延伸。在一个可能的升压方案中，通过电压VPASS被施加到与NAND串400相关的剩余字线。一些升压方案将不同的通过电压施加到不同的字线。VSGS和VSGD分别被施加到选择栅极406和424。
图5绘出了提供了从源极线到位线的电磁耦合的存储器器件。该存储器器件包括：示例的NAND串500，其在位线部分504和源极线部分502之间延伸；以及示例的NAND串506，其在位线部分510和源极线部分508之间延伸。可以在所绘出的字线方向上提供附加的NAND串和位线。每个源极线部分连接到可以作为镀金属层的公共分路(shunt)部分512。分路部分512经由接合部(junction)514连接到源极线镀金属层520。位线部分504和510分别连接到可能在位线镀金属层中的附加的位线部分516和518。在一种可能的方法中，另外的位线部分516和518以及源极线镀金属层520两者彼此基本平行地在如所绘的位线方向上延伸，并且彼此靠近。位线部分504和510以及源极线部分502和508可以向下延伸以接触硅衬底。
在此配置中，当正改变的电压或电流被施加到源极线镀金属层520时，将发生从源极线镀金属层520到另外的位线部分516和518的电磁耦合。通常，在一个导电元件中的正改变的电压或电流导致电磁场，该电磁场可能引起另一靠近的导电元件中的电压或电流。这种也称作电容耦合或者RF耦合的电磁耦合的强度可以由0-1的耦合率定义，其中0表示0％耦合并且1表示100％耦合。电磁耦合的强度将基于包括电压的改变的幅值、改变速率、导体元件之间的距离、导电元件的大小、方向和材料以及任何中间阻隔元件的存在在内的因素。例如，两个导电元件彼此平行地延伸时比它们彼此垂直地延伸时可能经历更大的耦合。
在图5的几何形状中，耦合的电压从位线部分516和518分别传送到位线部分504和510。利用对存储器器件的适当控制，在编程期间，电磁耦合可以被提供给NAND串500和506以及NAND串的升压沟道区。尽管不同的存储器器件具有不同的布局，但是通常存在一些电磁耦合并且可以为此目的而利用(harness)它。
图6绘出其中提供了从电源线到位线的电磁耦合的存储器器件。在此，位线的集合610与存储元件的集合600相关。此外，电源线620跨过各位线610并在其之上延伸。电源线620不与位线610接触，但是可以充分接近以提供与位线610的电磁耦合。此外，可以为每条位线提供等量的耦合。电源线620可以向存储器器件中的任何组件提供电力。
图7绘出其中提供了从主体偏压供电线到位线的电磁耦合的存储器器件。在此，主体偏压供电线720跨过各位线610并在其之上延伸。例如，如结合图4所述，主体偏置电压可以被供应到存储器器件的p阱和/或n阱。这些阱位于衬底的主体内，其中在该衬底上形成非易失性存储元件的集合。再次，示出主体偏置供电线720为垂直于位线延伸，但是可以使用其他配置。通常，提供电磁耦合的导电元件可以与位线部分平行、垂直或以任何其他方向延伸以提供与位线的耦合。
仅作为例子示出了源极线、电源线或主体偏置供电线的使用，因为取决于存储器器件的配置，也可以使用其他携带电压的导电元件。此外，能够提供来自多于一个源极的电磁耦合。例如，源极线和电源线两者可以提供与位线的耦合。此外，注意，与位线的耦合可以包括与电连接到位线的任何导电元件的耦合。还希望具有与不同位线的通常相等的耦合以排除位线与位线耦合，尽管不需要这样，因为不相等的耦合也可以提供益处。
图8绘出NAND串和用于预充电的组件的配置。为了理解与位线的电磁耦合如何影响性能，现在讨论预充电过程。通常对于未选位线、例如不与正被编程的存储元件相关的位线发生预充电。在简化的例子中，NAND串812包括分别与字线WL0、WL1、WL2和WL3通信的四个存储元件。这些存储元件耦合到衬底的p阱区。除了在感测例如验证或读取操作两者期间以及在编程操作的预充电阶段期间使用的感测组件800之外，还绘出了具有电压VBL的位线810。感测组件800包括感测/预充电模块802、BLC(位线控制)晶体管804和BLS(位线感测)晶体管806。BLC晶体管804是响应于控制808而导电以允许在感测/预充电模块802中对电容器进行预充电的低电压晶体管。因此感测/预充电模块802可以被认为提供电压源。一旦对感测/预充电模块802预充电，就使得BLS晶体管806导电以与位线共享电荷。还使得漏极选择栅极(SGD)晶体管814导电以便与NAND串的沟道共享电荷，由此对沟道的电压升压。如所述，这样的沟道升压减少了未选NAND串的编程干扰。
但是，通常可以在预充电中使用的最高电压是供电电压VDD。使用更高的电压需要感测组件800中的更高电压的晶体管。这是不希望的，因为这样的晶体管由于需要更厚的氧化物层和其他差别而要求附加的昂贵的空间。接下来描述的用于增强预充电的技术克服了这些问题。
图9绘出其中电磁耦合被用于增强编程期间的沟道升压的电压的时间线。
随着诸如NAND闪存的非易失性存储器件继续缩小规模，当两个相邻沟道间的耦合变得更强时，沟道升压趋于变得更难。此外，当升压效率更低时，需要对未选字线使用更高的VPASS以防止由不足的沟道升压而引起的编程干扰。但是，高的VPASS可能导致所选沟道中的VPASS干扰，因此是不希望的。因此，希望增加升压效率而不使用更高的VPASS电压。
较新的存储器器件经历了很大的浮置栅极与浮置栅极的耦合以及浮置栅极与沟道的耦合，它们会削弱性能。为了在相邻存储元件完成编程后将已擦除存储元件的阈值电压(VTH)保持在0V以下，存储元件VTH在擦除后应该非常低，例如在-3V以下。深度擦除的存储元件通常可能增加升压效率。但是，在某些沟道升压预充电方案下，其中0V被施加到字线并且VDD被施加到禁止的位线，当已擦除存储元件的VTH降低到某个电平时，其对沟道升压的益处将饱和，因为位线上的电压(VDD)不够高。因此，希望使用增强的位线预充电方法来充分利用深度擦除的存储元件的低VTH来帮助增加沟道升压效率。
提出了两步的预充电方案。该方法可以用在奇偶配置或者全位线(all bitline，ABL)配置中，在该奇偶配置中，与奇数位线相关的存储元件同与偶数位线相关的存储元件分离地编程，在全位线配置中，与块中的所有位线相关的存储元件可以同时被编程。还参见图15。在任一方法中，如果一条或多条位线与被选择来编程的存储元件相关，则认为它们是已选位线。否则，位线被认为是未选的。
图9的时间线包括关于沿着图底部的时间轴对准的几个波形。首先，在时间t0之前，感测/预充电模块802(图8)被充电到电平VDD(例如2.5V)。在时间段t1-t4中，禁止的位线被驱动并向上充电到VDD。具体地，对于未选位线，在SGD晶体管上的电压升高，例如从0V到VSG，(波形900)，并且在BLS晶体管上电压升高例如从0V到称为VREADH的正电平，(波形920)，以使得这些晶体管导电，并允许与未选位线(波形925)和相关沟道区(波形930)共享电荷。以此方式，未选位线的电压也升高到VDD。注意，VSG也应该足够高以在未选位线电压增加到VDD+ΔV时保持SGD晶体管导电，如下所述。能够从t1-t20提供相同电平的VSG或在未选位线电压由于耦合而增加时，在t4-t8之间临时增加VSG。已选位线(波形935)和相关沟道(波形940)在t1-t4期间不充电。此外，VSOURCE(波形915)仍保持在0V，在未选和已选字线上的电压也一样(分别是波形905和910)。注意，VSOURCE被绘出作为此例子，因为假设源极线电压用于耦合。但是，在使用另一导电元件用于与位线的电磁耦合的其他情况下，波形915将表示相应的电压。
在时间t4-t8之间，允许位线浮置，例如不用专用的0或非0电压驱动它们。即，允许位线上的电压浮置而不被维持在设定点。在一种实现方式中，这包括允许所有位线浮置，无论使用了奇偶还是全位线方法。注意，如果某些位线浮置，并且其他的不浮置，则可能发生位线与位线的耦合。此外，这样的耦合很可能强于(dominant)源极线与位线耦合。另外，在t4，VSOURCE从0V升高到诸如1.5V的电平，导致与浮置位线的电磁耦合。因为位线是浮置的，其电压基于VSOURCE的改变以及源极线与位线的耦合率CR而增加。位线电压的增加和沟道电压的相应增加可以由以下表示：ΔV＝f(ΔVSOURCE)×CR，其中f是VSOURCE的改变的函数(即ΔVSOURCE)。在一个示例情况下，当ΔVSOURCE＝1.5V时，ΔV＝1，表示2/3或0.67的耦合率。因此，有利地，可以实现很大量的附加的升压。
取决于电压驱动电路的能力，VSOURCE可以在t4时从0V升高到诸如2.0V的更高的电平，然后在t8后降低到诸如1.5V的另一电平。这提供了更高电平的耦合而无需在编程过程中将VSOURCE维持在不必要的高电平。
从波形915延伸到波形925的箭头表示VSOURCE的升高如何耦合到未选位线。从波形925延伸到波形930的箭头表示未选位线的升高如何传递到与未选位线相关的沟道。类似地，从波形915延伸到波形935的箭头表示VSOURCE的升高如何耦合到已选位线，以及从波形935延伸到波形940的箭头表示已选位线的升高如何传递到与已选位线相关的沟道。
注意，未选位线和已选位线两者的沟道升高了ΔV，尽管它们开始于不同的电平(未选位线开始于VDD，并且已选位线开始于0V)。类似地，位线电压将被耦合到一起，尽管它们开始于不同的电平。因此，在t4和t8之间，不再驱动位线，而是允许其浮置，并且我们使用从源极耦合到位线的电压(VSOURCE)或者诸如电源线或主体偏压供电线的在存储器器件中的其他导电元件来升高位线电压。随后在t8后可以通过以0V驱动已选位线来去除与已选位线相关的沟道电压的增加，以便不损害编程。
随后，在t8和t23之间，再次驱动位线并因此不再允许其浮置。而且，VPASS和然后的编程电压VPGM被施加到所选字线，通过电压被施加到未选字线。在一种方法中，以与在其浮置之前相同的电平来驱动位线，例如以0V驱动已选位线(波形935)，并以VDD驱动未选位线(波形925)。注意，还可以正值驱动已选位线以减慢编程，比如在粗略/精细编程处理的精细模式期间。为了驱动已选位线和未选位线，使BLS晶体管在t8时导电(波形920)以将位线与感测组件中的电压电连接。在t8-t10之间，VPASS被施加到字线(波形905和910)，引起对于未选位线的沟道的附加的沟道升压(波形930)。在t10-t15之间，VPGM被施加到所选字线(波形910)，引起对于未选位线的沟道的进一步沟道升压(波形930)。
在升压方案的上述实施方式下，在VPASS向上斜升前，VSOURCE被充电到1.5V。如果所有位线都是浮置的，则大约1V可以从VSOURCE耦合到位线。结果，代替使用VDD(例如2.5V)来对禁止的位线预充电，现在可以使用VDD+1V(例如3.5V)。这可以增强对于深度擦除的存储元件的位线预充电并增加升压强度。
此外，注意，VSOURCE在编程期间正常升高到接近NAND串的源极侧选择栅极，因此无需成本基本实现了从电磁耦合获益的附加的沟道升压。仅需要配置控制以例如通过将位线与正驱动位线的电压源电断开来临时允许位线浮置。在一个实现方式中，这通过在t4和t8之间降低BLS晶体管电压以使BLS晶体管不导电来实现，由此将位线与电压源电断开。
图10绘出其中增强了沟道升压的编程处理。步骤1000包括开始编程处理。注意，不是必需分离地执行各步骤。步骤1005包括使漏极侧选择栅极导电。在一个示例方法中，步骤1010包括将位线连接到感测/预充电模块电压以VDD驱动未选位线并以0V驱动已选位线。在步骤1015，未选位线的沟道被升压到VDD。步骤1020包括将位线与感测/预充电模块电压断开以浮置位线。步骤1025包括例如升高源极电压或者在另一导电元件上的电压，以向位线提供ΔV的量的电磁耦合。在步骤1030，已选位线的沟道被升压到ΔV，并且未选位线的沟道被进一步升压到VDD+ΔV。步骤1035包括将位线重新连接到感测/预充电模块电压来以VDD再次驱动未选位线并以0V驱动已选位线。
步骤1040包括将通过电压施加到未选字线。步骤1045包括将编程电压施加到所选字线。步骤1050包括例如通过以VDD或0V驱动未选字线来移除通过电压，并且步骤1055包括例如通过以0V驱动所选字线来移除编程电压。步骤1060包括以0V驱动位线。步骤1065包括使得漏极选择栅极不导电。随后，在步骤1070执行验证操作以确定所选的存储元件是否已经达到想要的编程电平/数据状态。如果在决定步骤1075编程完成，例如所有的所选存储元件已经达到想要的编程电平/数据状态，则编程在步骤1080结束。如果编程在决定步骤1075未完成，则于步骤1005开始执行另一编程处理。
图11图示了诸如图1和图2所示的NAND存储元件的阵列1100的例子。沿着每列，位线1106耦接到NAND串1150的漏极侧选择栅极的漏极端1126。沿着NAND串的每行，源极线1104可以连接NAND串的源极选择栅极的所有源极端1128。在美国专利No.5570315、5774397以及6046935中找到作为存储器系统的一部分的NAND构造阵列及其操作的例子。
存储元件的阵列被划分成许多块存储元件。如对于快闪EEPROM系统共同的，块是擦除的单位。即，每块包含一起被擦除的最小数量的存储元件。每块通常被划分成多页。页是编程的单位。在一个实施例中，各个页可以被划分成段(segment)，并且段可以包含在基本编程操作时一次被写入的最少数量的存储元件。一页或多页数据通常被存储在一行存储元件中。一页可以存储哟个或多个扇区。扇区包括用户数据和开销数据。开销数据通常包括已经从扇区的用户数据计算的纠错码(EEC)。控制器的部分(以下描述)在数据正被编程到阵列中时计算ECC，并且还在正从阵列读出数据时对其进行检查。或者，ECC和/或其他开销数据被存储在与它们所属于的用户数据不同的页中或者甚至不同的块中。
一个扇区的用户数据通常是512字节，对应于磁盘中的扇区的大小。开销数据通常是附加的16-20字节。大量页形成块，从例如8页达32、64、128或更多页任意。在一些实施例中，一行NAND串组成一块。
在一个实施例中通过将p阱升高到擦除电压(例如14-22V)达足够的时间段并将所选块的字线接地同时源极线和位线浮置来擦除存储器存储元件。由于电容性耦合，未选的字线、位线、选择线和c源极也被升高到擦除电压的大分数。因此强电场被施加到所选存储元件的隧道(tunnel)氧化物层并且随着通常通过Fowler-Nordheim隧穿(tunneling)机制将浮置栅极的电子发射到衬底侧，所选存储元件的数据被擦除。随着电子从浮置栅极转移到p阱区，所选存储元件的阈值电压降低。可以对整个存储器阵列、分离的块或者另一单位的存储元件进行擦除。
图12是使用单行/列解码器和读/写电路的非易失性存储器系统的方框图。该图图示了根据本发明的一个实施例的具有用于并行读取和编程一页存储元件的读/写电路的存储器器件1296。存储器器件1296可以包括一个或多个存储器晶片(die)1298。存储器晶片1298包括存储元件的二维阵列1100、控制电路1210以及读/写电路1265。在某些实施例中，存储元件的阵列可以是三维的。存储器阵列1100可由字线经由行解码器1230以及由位线经由列解码器1260寻址。读/写电路1265包括多个感测模块1200，并允许并行读取或编程一页存储元件。通常，控制器1250被包括在与一个或多个存储器晶片1298相同的存储器器件1296中(例如可移除存储卡)。命令和数据经由线路1220在主机和控制器1250之间以及经由线路1218在控制器和一个或多个存储器晶片1298之间传送。
控制电路1210与读/写电路1265协作以对存储器阵列1100进行存储器操作。控制电路1210包括状态机1212、芯片上地址解码器1214和功率控制模块1216。状态机1212提供对存储器操作的芯片级控制，包括控制预充电。芯片上地址解码器1214提供由主机或存储器控制器使用的地址与由解码器1230和1260使用的硬件地址之间的地址接口。功率控制模块1216控制在存储器操作期间供应给字线和位线的功率和电压。
在某些实施方式中，图12的组件的一些可以被组合。在各种设计中，可以考虑不同于存储元件阵列1100的一个或多个组件(单独或组合地)作为管理电路。例如，一个或多个管理电路可以包括控制电路1210、状态机1212、解码器1214/1260、功率控制1216、感测模块1200、读/写电路1265、控制器1250等中的任意一个或其组合。
图13是使用双行/列解码器和读/写电路的非易失性存储器系统的方框图。在此，提供了图12所示的存储器器件1296的另一布置。在阵列的相对两侧以对称的方式实现各种外围电路对存储器阵列1100的存取，使得每侧的存取线和电路的密度减少一半。因此，行解码器被分裂成行解码器1230A和1230B，并且列解码器被分裂成列解码器1260A和1260B。类似地，读/写电路被分裂成从阵列1100的底部连接到位线的读/写电路1265A和从顶部连接到位线的度/写电路1265B。以此方式，读/写模块的密度基本减少一半。图13的器件还可以包括控制器，如对于图12的器件描述的。
图14是绘出感测模块的一个实施例的方框图。单个感测模块1200被分区为称为感测模块1280的核心部分以及公共部分1290。在一个实施例中，将存在对于每个位线的单独的感测模块1280和对于多个感测模块1280的集合的一个公共部分1290。在一个例子中，感测模块将包括一个公共部分1290和八个感测模块1280。一组中的每个感测模块将经由数据总线1272与相关的公共部分通信。进一步的细节参见2006年6月29日公开的题为“Non-Volatile Memory and Method with Shared Processing for an Aggregate ofSense Amplifiers”的美国专利申请公开No.2006/0140007，在此通过全部参考将其并入。
感测模块1280包括确定所连接的位线中的导电电流是在预定阈值水平以上还是以下的感测电路1270。感测模块1280还包括用于设置关于所连接的位线的电压状况的位线锁存器1282。例如，在位线锁存器1282中锁存的预定状态将导致所连接的位线被拉到指定编程禁止的状态(例如1.5-3V)。
公共部分1290包括处理器1292、数据锁存器的集合1294和耦接在数据锁存器的集合1294与数据总线1220之间的I/O接口1296。处理器1292执行计算。例如，其功能之一是确定在被感测的存储元件中存储的数据并将确定的数据存储在数据锁存器的集合中。数据锁存器的集合1294用于存储由处理器1292在读取操作期间确定的数据位。其还用于存储在编程操作期间从数据总线1220输入的数据位。输入的数据为表示要被编程到存储器中的写数据。I/O接口1296提供在数据锁存器1294和数据总线1220之间的接口。
在读取或感测期间，系统的操作在状态机1212的控制下，该状态机1212控制对被寻址的存储元件供应不同控制栅极电压。随着其逐步经过与存储器所支持的各种存储器状态对应的各种预定控制栅极电压，感测模块1280可以行进到(trip at)这些电压之一，并且将从感测模块1280经由总线1272供应输出给处理器1292。在该点，处理器1292通过考虑感测模块的(一个或多个)行进事件以及经由输入线1293来自状态机的关于所施加的控制栅极电压的信息来确定得到的存储器状态。然后其计算对于该存储器状态的二进制编码并将得到的数据为存储到数据锁存器1294中。在核心部分的另一实施例中，位线锁存器1282起着双重作用(double duty)，用作锁存感测模块1280的输出的锁存器以及还用作如上所述的位线锁存器两者。
可以预期一些实施方式将包括多个处理器1292。在一个实施例中，每个处理器1292将包括输出线(未示出)使得每个输出线在一起布线为或(wired-OR)。在一些实施例中，输出线在被连接到布线为或的线之前被反相。该配置使得能够在编程验证处理期间迅速确定何时完成编程处理，因为接收布线为或的状态机可以确定被编程的所有位何时达到期望的电平。例如，当每个位达到其期望的电平时，对于该位的逻辑0将被发送到布线为或的线(或者数据1被反相)。当所有位输出数据0(或者数据1被反相)时，则状态机知道要终止编程处理。因为每个处理器与八个感测模块通信，因此状态机需要读取布线为或的线八次，或者逻辑被添加到处理器1292以累积相关位线的结果，使得状态机仅需读取布线为或线一次。类似地，通过正确地选择逻辑电平，全局状态机可以检测第一位何时改变其状态，并据此改变算法。
在编程或验证期间，要被编程的数据从数据总线1220被存储在数据锁存器集1294中。在状态机的控制下，编程操作包括施加到被寻址的存储元件的控制栅极的一系列编程电压脉冲。每个编程脉冲后跟随着读回(read back)(验证)以确定存储元件是否已被编程到期望的存储器状态。处理器1292相对于期望的存储器状态来监视读回的存储器状态。当两者一致时，处理器1292设置位线锁存器1282以便致使位线被拉到指定编程禁止的状态。这禁止了耦接到位线的存储元件被进一步编程，即使编程脉冲出现在其控制栅极上。在其他实施例中，在验证处理期间，处理器首先加载位线锁存器1282，并且感测电路将其设置到禁止值。
数据锁存器堆叠1294包含与感测模块对应的数据锁存器的堆叠。在一个实施例中，每个感测模块1280存在三个数据锁存器。在一些实施方式中(但不是必须的)，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换成用于数据总线1220的串行数据，并反之亦然。在优选实施例中，与m个存储元件的读/写块对应的所有数据锁存器可以被链接在一起以形成块移位寄存器以便通过串行转移来输入或输出数据块。具体地，读/写模块堆(bank)被适配为使得其数据锁存器的集合的每个将把数据依次移入或移出数据总线，就像它们是对于整个读/写块的移位寄存器的一部分一样。
可以在以下文档中找到关于非易失性存储器件的各种实施例的结构和/或操作的附加的信息：(1)美国专利7196931，题为“Non-Volatile MemeoryAnd Method With Reduced Source Line Bias Errors”，公告于2007年3月27日；(2)美国专利7023736，题为“Non-Volatile Memory And Method with ImprovedSensing”，公告于2006年4月4日；(3)美国专利7046568，题为“ImprovedMemory Sensing Circuit And Method For Low Voltage Operation”，公告于2006年5月16日；(4)美国专利No.7196928，题为“Compensating for CouplingDuring Read Operation of Non-Volatile Memory”，公告于2007年3月27日；以及(5)美国专利No.7327619，题为“Reference Sense Amplifier ForNon-Volatile Memory”，公告于2008年2月5日。所有这五个以上列出的专利文件通过全部参考而被合并于此。
图15图示了被组织成对于全位线存储器构造或者用于奇偶存储器构造的块的存储器阵列的例子。描述存储器阵列1100的示例结构。作为一个例子，描述被分区成1024个块的NAND快闪EEPROM。在每个块中存储的数据可以同时被擦除。在一个实施例中，块是同时被擦出的存储元件的最小单位。在此例子中，在每个块中，存在与位线BL0、BL1、……、BL8511对应的8512个列。在称为全位线(ABL)构造(构造1510)的一个实施例中，在读取和编程操作期间，一块的所有位线可以同时被选择。沿着公共字线并连接到任意位线的存储元件可以同时被编程。
在所提供的例子中，四个存储元件被串联连接以形成NAND串。尽管示出了四个存储元件被包括在每个NAND串中，但是可以使用多于或少于四个(例如16、32、64或另一数量)。NAND串的一端经由(连接到选择栅极漏极线SGD的)漏极选择栅极连接到相应位线，另一端经由(连接到选择栅极源极线SGS的)源极选择栅极连接到c源极。
在称为奇偶构造(构造1500)的另一实施例中，位线被划分成偶数位线(BLe)和奇数位线(BLo)。在奇/偶位线构造中，沿着公共字线并连接到奇数位线的存储元件在一个时间被编程，而沿着公共字线并连接到偶数位线的存储元件在另一时间被编程。在此例子中，在每个块中，存在被划分成奇数列和偶数列的8512个列。在此例子中，示出四个存储元件串联连接以形成NAND串。尽管示出了四个存储元件被包括在每个NAND串中，但是可以使用多于或少于四个存储元件。
在读取和编程操作的一个配置期间，同时选择4256个存储元件。所选的存储元件具有相同的字线和同种类的位线(例如偶数或奇数)。因此，形成一个逻辑页的532字节的数据可以同时被读取或编程，并且存储器的一块可以存储至少八个逻辑页(四个字线，每个字线具有奇数和偶数页)。对于多状态存储元件，当每个存储元件存储两位数据时，其中这两位的每位被存储在不同的页中，一个块存储十六个逻辑页。也可以使用其他大小的块和页。
对于ABL或奇偶构造，可以通过将p阱升高到擦除电压(例如20V)并将所选块的字线接地来擦除存储元件。源极和位线是浮置的。可以对整个存储器阵列、分离的块或者作为存储器器件的一部分的另一单位的存储元件进行擦除。电子从存储元件的浮置栅极转移到p阱区使得存储元件的VTH变为负。
在读取和验证操作中，选择栅极(SGD和SGS)连接到在2.5-4.5V的范围内的电压，并且未选字线(例如WL0、WL1和WL3，这时WL2是所选字线)被升高到读取通过电压VREAD(通常是在4.5到6V范围内的电压)，以使各晶体管作为通过门(pass gate)而工作。所选字线WL2连接到如下电压，对于每个读取和验证操作规定了该电压的电平，以便确定所关注的存储元件的VTH是在这样的电平以上还是以下。例如，在对于两级存储元件的读取操作中，所选字线WL2可以接地，使得检测VTH是否高于0V。在对于两级存储元件的验证操作中，所选字线WL2连接到例如0.8V，使得验证VTH是否已经达到至少0.8V。源极和p阱处于0V。被假设为偶数位线(BLe)的已选位线被预充电到例如0.7V的电平。如果VTH高于字线上的读取或验证电平，则与感兴趣的存储元件相关的位线(BLe)的电势电平由于不导电的存储元件而维持在高电平。另一方面，如果VTH低于读取或验证电平，则所关注的位线(BLe)的电势电平降低到例如小于0.5V的低电平，因为导电的存储元件对位线放电。由此可以通过连接到位线的电压比较器感测放大器来检测存储元件的状态。
根据本领域中已知的技术执行上述擦除、读取和验证操作。因此，本领域技术人员可以改变所述的许多细节。也可以使用本领域中已知的其他擦除、读取和验证技术。
图16绘出了阈值电压分布的示例集合以及一遍(one pass)编程。针对每个存储元件存储两位数据的情况提供了对于存储元件阵列的示例VTH分布。对于已擦除的存储元件提供第一阈值电压分布E。还描绘了对于已编程的存储器元件的三个阈值电压分布A、B和C。在一个实施例中，在E分布中的阈值电压是负的，且在A、B和C分布中的阈值电压是正的。
每个不同的阈值电压范围对应于数据位的集合的预定值。在被编程到存储器元件中的数据和该存储元件的阈值电压电平之间的具体关系取决于对这些存储元件采用的数据编码方案。例如，公告于2007年6月26日的美国专利No.6222762和美国专利No.7237074描述了对于多状态闪存元件的各种数据编码方案，两者通过全部参考被合并于此。在一个实施例中，使用格雷码(Gray code)分配将数据值分配到各阈值电压范围，以便如果浮置栅极的阈值电压错误地偏移到其相邻的物理状态，则将仅影响一位。一个例子将“11”分配给阈值电压范围E(状态E)，将“10”分配给阈值电压范围A(状态A)，将“00”分配给阈值电压范围B(状态B)，且将“01”分配给阈值电压范围C(状态C)。但是，在其他实施例中，不使用格雷码。虽然示出了四个状态，但是本发明也可以与包括包含了多于或少于四个状态的结构的其他多状态结构一起使用。
还提供了三个读取参考电压Vra、Vrb和Vrc用于从存储元件读取数据。通过测试给定的存储元件的阈值电压是在Vra、Vrb和Vrc以上还是以下，该系统可以确定该存储元件所处的状态，例如编程状况。
此外，还提供了三个验证参考电压Vva、Vvb和Vvc。当将存储元件编程到状态A时，系统将测试那些存储元件是否具有大于或等于Vva的阈值电压。当将存储元件编程到状态B时，系统将测试存储元件是否具有大于或等于Vvb的阈值电压。当将存储元件编程到状态C时，系统将确定存储元件是否具有大于或等于Vvc的其阈值电压。
在已知为全序列(full sequence)编程的一个实施例中，可以将存储元件从擦除状态E直接编程到已编程状态A、B或C中的任意一个。例如，要被编程的全体(population)存储元件可以首先被擦除，以便在该全体中的所有存储元件都处于擦除状态E。然后将使用诸如由图20的控制栅极电压序列描绘的一系列编程脉冲来将存储元件直接编程到状态A、B或C。在一些存储元件正从状态E被编程到状态A时，其他存储元件正从状态E被编程到状态B和/或从状态E被编程到状态C。当在WLn上从状态E编程到状态C时，与在正从状态E编程到状态A或从状态E编程到状态B时电荷的改变相比，与在WLn-1下的相邻浮置栅极的寄生耦合(parasitic coupling)的量达到最大，因为在WLn下的浮置栅极上的电荷量的改变最大。当从状态E编程到状态B时，与相邻浮置栅极的耦合量较小。当从状态E编程到状态A时，耦合量甚至进一步降低。
图17图示了对存储两个不同页：较低页和较高页的数据的多状态存储元件编程的两遍技术的例子。描绘了四个状态：状态E(11)、状态A(10)、状态B(00)和状态C(01)。对于状态E，两页都存储“1”。对于状态A，较低页存储“0”，且较高页存储“1”。对于状态B，两页都存储“0”。对于状态C，较低页存储“1”，且较高页存储“0”。注意，虽然已经向每个状态分配了具体位图案，但是还可以分配不同的位图案。
在第一遍编程中，根据要被编程到较低逻辑页中的位来设置存储元件的阈值电压电平。如果该位是逻辑“1”，则不改变阈值电压，这是因为其由于早前被擦除而处于适当的状态。但是，如果要被编程的位是逻辑“0”，则该存储元件的阈值电平被增加到状态A，如箭头1700所示。这结束了第一遍编程。
在第二遍编程中，根据被编程到较高逻辑页中的位来设置存储元件的阈值电压电平。如果较高逻辑页位要存储逻辑“1”，则不发生编程，这是由于取决于较低页位的编程，存储元件处于状态E或A之一，两状态都携带较高页位“1”。如果该较高页位将是逻辑“0”，则阈值电压偏移。如果第一遍导致存储元件维持在擦除状态E中，则在第二阶段中，存储元件被编程以便将阈值电压增加为在状态C内，如箭头1720所示。如果由于第一遍编程，存储元件已经被编程到状态A中，则在第二遍中对该存储元件进一步编程，以便阈值电压增加为在状态B内，如箭头1710所示。第二遍的结果是将该存储元件编程到被指定为对于较高页存储逻辑“0”而不改变较低页的数据的状态中。在图16和图17两者中，与相邻字线上的浮置栅极的耦合量取决于最终状态。
在一个实施例中，如果足够的数据被写入以填满(full up)整个页，系统可以被设置为执行全序列写。如果没有写入整个页的足够数据，则编程处理可以用接收到的数据来编程较低页编程。当接收到随后的数据时，则系统将编程较高页。在另一实施例中，系统可以在编程较低页的模式中开始写入，并且如果随后接收到足够填满整个(或大多数)字线的存储元件的数据，则转换为全序列编程模式。在公告于2006年10月10日、题为“PipelinedProgramming of Non-Volatile Memories Using Early Data”的美国专利No.7120051中公开了这样的实施例的更多细节，通过全部参考将其合并于此。
图18a-c公开了通过对于任何特定存储元件、在针对先前各页向相邻存储元件写入后、针对特定页向该特定存储元件写入来减少浮置栅极与浮置栅极耦合的影响的对非易失性存储器编程的另一处理。在一个示例实现方式中，非易失性存储元件使用四个数据状态、每个存储元件存储两位数据。例如，假设状态E是已擦除状态，状态A、B和C是已编程状态。状态E存储数据11。状态A存储数据01。状态B存储数据10。状态C存储数据00。这是非格雷编码的例子，因为两个位在相邻存储状态A和B之间改变。也可以使用将数据编码到物理数据状态的其他编码。每个存储元件存储两页数据。为了引用的目的，数据的这些页将被称为较高页和较低页；但是，也可对其给出其他标签。参考状态A，较高页存储位0，且较低页存储位1。参考状态B，较高页存储位1，且较低页存储位0。参考状态C，两页存储位数据0。
该编程处理是两步处理。在第一步，编程较低页。如果较低页要保持数据1，则该存储元件状态保持在状态E。如果数据要被编程到0，则存储元件的电压的阈值升高，使得存储元件被编程到状态B’。因此图18a示出了将存储元件从状态E编程到状态B’。状态B’是中间的状态B；因此，该验证点被描绘为Vvb’，其低于Vvb。
在一个实施例中，在将存储元件从状态E编程到状态B’之后，则将关于NAND串中的该存储元件的相邻存储元件(WLn+1)的较低页来编程该相邻的存储元件(WLn+1)。例如，返回看图2，在编程了存储元件106的较低页之后，将编程存储元件104的较低页。在编程了存储元件104之后，如果存储元件104曾具有从状态E升高到状态B’的阈值电压，则浮置栅极到浮置栅极耦合效应将升高存储元件106的表征阈值电压(apparent threshold voltage)。这将具有将状态B’的阈值电压分布加宽为如图18b的阈值电压分布1850所示的效果。当编程较高页时，将纠正该阈值电压分布的这种明显加宽。
图18c描绘了编程较高页的处理。如果存储元件处于已擦除状态E，且较高页要保持在1，则存储元件将保持在状态E。如果该存储元件处于状态E且其较高页数据要被编程为0，则将升高该存储元件的阈值电压，使得该存储元件处于状态A。如果该存储元件处于中间阈值电压分布1850，且较高页要保持在1，则该存储元件将被编程到最终状态B。如果该存储元件处于中间阈值电压分布1850，且该较高页数据要变为数据0，则将升高该存储元件的阈值电压，使得该存储元件处于状态C。由图18a-c描绘的处理减少了浮置栅极到浮置栅极耦合的影响，因为仅相邻存储元件的较高页编程将对给定的存储元件的明显阈值电压具有影响。替换的状态编码的例子是当较高页数据是1时从分布1850飘移到状态C，并在较高页数据是0时飘移到状态B。
虽然图18a-c提供了关于四个数据状态和两页数据的例子，但是所教导的概念可以应用于具有多于或少于四个状态和多于或少于两页的其他实施方式。
图19是描述编程非易失性存储器的方法的一个实施例的流程图。在一个实施方式中，存储元件在编程之前(按块或其他单位)被擦除。在步骤1900，由控制器发出“数据加载”命令，并且控制电路1210接收输入。在步骤1905，指定该页地址的地址数据从控制器或主机输入到解码器1214。在步骤1910，对于被寻址的页的一页编程数据被输入到数据缓冲器用于编程。该数据被锁存在锁存器的适当集合中。在步骤1915，由控制器向状态机1212发出“编程”命令。
被“编程”命令触发，使用施加到适当的所选字线的图20的脉冲串2000的步进编程脉冲将在步骤1910中锁存的数据编程到由状态机1212控制的所选存储元件中。在步骤1920，编程电压VPGM被初始化为起始脉冲(例如12V或者其他值)，并且由状态机1212维持的编程计数器(PC)被初始化在0。在步骤1925，未选位线的沟道被预充电，如前所述。在步骤1930，第一VPGM脉冲被施加到所选字线以开始编程与所选字线相关的存储元件。如果逻辑“0”被存储在特定数据锁存器中，指示相应的存储元件应该被编程，则相应位线接地。另一方面，如果逻辑“1”被存储在特定数据锁存器中，指示相应存储元件应该保持在其当前数据状态，则相应位线连接到1.5-3V以禁止编程。
在步骤1935中，验证所选存储元件的状态。如果检测到所选存储元件的目标阈值电压已经达到适当的电平，则在相应数据锁存器中存储的数据被改变为逻辑“1”。如果检测到阈值电压还没有达到适当的电平，则不改变存储在相应数据锁存器中的数据。以此方式，具有存储在其相应数据锁存器中的逻辑“1”的位线不需要被编程。当所有的数据锁存器都存储逻辑“1”时，状态机(经由上述的布线为或型机制)知道所有的所选存储元件都已被编程。在步骤1940中，检查是否所有的数据锁存器都正存储逻辑“1”。如果所有的数据锁存器都正存储逻辑“1”，则编程处理完成且成功，因为所有的所选存储元件都被编程并验证过。在步骤1945中报告状态“通过(PASS)”。在一些实施例中，即使不是所有的所选存储元件都被验证为已编程，也认为编程处理完成且成功。在这样的情况下，由于不足够的已编程存储元件，可能发生在随后的读取操作期间的错误。但是，可以通过ECC来校正这些错误。
如果在步骤1940中确定不是所有的数据锁存器都正存储逻辑“1”，则编程处理继续。在一些实施例中，即使不是所有的数据锁存器都正存储逻辑“1”，编程处理也停止。在步骤1950中，针对编程限制值PCmax检查编程计数器PC。编程限制值的一个例子是20，但是，也可以使用其他数。如果编程计数器PC不小于PCmax，则编程处理已经失败，并在步骤1955中报告状态“失败(FAIL)”。如果编程计数器PC小于PCmax，则在步骤1960中，VPGM增加步长大小并且编程计数器PC递增。然后处理循环回到步骤1930以施加下一VPGM脉冲。
图20绘出了在编程期间施加到非易失性存储元件的控制栅极的示例脉冲串。脉冲串2000包括施加到被选择用于编程的字线的一系列编程脉冲2005、2010、2015、2020、2025、2030、2035、2040、2045、2050、……。在一个实施例中，编程脉冲具有电压VPGM，其开始于12V并对于每个连续的编程脉冲增加增量例如0.5V，直到达到例如20-25V的最大值。在编程脉冲之间是验证脉冲，例如三个验证脉冲。在一些实施例中，可能存在用于数据正被编程到例如状态A、B和C的每个状态的验证脉冲。在其他实施例中，可能存在更多或更少的验证脉冲。每个集合中的验证脉冲可以具有例如Vva、Vvb和Vvc(图17)或Vvb’(图18a)的幅度。
已经为了图示和描述的目的给出了本发明的以上详细描述。不是意要排他或将本发明限制到公开的精确形式。根据以上教导，许多修改和改变是可能的。选择所述的实施例以便最佳地说明本发明的原理及其实际应用，由此使本领域技术人员能够在各种实施例中以及通过适合于意图的具体使用的各种修改最佳地利用本发明。旨在本发明的范围由附于此的权利要求定义。

Claims (15)

1.一种进行编程操作的方法，该编程操作涉及非易失性存储元件(600)的集合和相关位线(610)的集合，所述相关位线的集合包括至少一条已选位线和至少一条未选位线，所述方法包括：
在第一时间段(t4-t8)期间，允许所述至少一条已选位线(504)和所述至少一条未选位线(510)浮置，同时将电压(VSOURCE)从至少一个导电元件(520，620，720)电磁耦合到所述至少一条已选位线和所述至少一条未选位线，并同时允许在所述至少一条未选位线和所述非易失性存储元件的集合的相关沟道区之间的通信；以及
在所述第一时间段之后的第二时间段(t10-t15)期间，驱动所述至少一条已选位线(504)和所述至少一条未选位线(510)，同时阻止在所述至少一条未选位线和所述相关沟道区之间的通信，并将编程电压(VPGM)施加到与所述至少一条已选位线相关的至少一个非易失性存储元件。
2.如权利要求1所述的方法，还包括：
在所述第一时间段之前的时间段(t1-t4)中，驱动所述至少一条未选位线，同时允许在所述至少一条未选位线和所述相关沟道区之间的通信。
3.如权利要求2所述的方法，其中：
在所述第一时间段之前的时间段中以及在所述第二时间段中，以相同的各个电平(VDD)驱动所述至少一条未选位线和所述至少一条已选位线。
4.如权利要求1所述的方法，其中：
允许通信导致所述相关沟道区的升压，并且允许通信包括提供在导电状态下、电连接在所述至少一条未选位线和所述相关沟道区之间的晶体管(814)。
5.如权利要求1所述的方法，其中：
所述第一时间段以及在所述第一时间段之前的时间段是所述编程操作的位线预充电阶段的一部分。
6.如权利要求1所述的方法，其中在所述第一时间段中的电磁耦合将所述相关沟道区升压到第一电平，所述方法还包括在所述第二时间段的至少一部分期间，将通过电压施加到其他非易失性存储元件以进一步升压所述相关沟道区。
7.如权利要求1所述的方法，其中：
所述至少一条未选位线和所述至少一条已选位线与具有各自的电压源的各个预充电模块(802)相关，允许所述至少一条已选位线和所述至少一条未选位线浮置包括将所述至少一条已选位线和所述至少一条未选位线与各自的电压源电断开，并且驱动所述至少一条已选位线和所述至少一条未选位线包括将所述至少一条已选位线和所述至少一条未选位线电连接到各自的电压源。
8.如权利要求1所述的方法，其中：
所述非易失性存储元件的集合可作为一个单位而擦除，并且允许与所述非易失性存储元件的集合相关的所有位线在所述第一时间段期间浮置。
9.一种非易失性存储系统，包括：
非易失性存储元件(500，506)的集合；
相关位线的集合，包括至少一条已选位线(504)和至少一条未选位线(510)；
至少一个导电元件(520，620，720)；以及
至少一个控制装置(1210)，所述至少一个控制装置：(a)在第一时间段(t4-t8)期间，允许所述至少一条已选位线(504)和所述至少一条未选位线(510)浮置，同时将电压(VSOURCE)从所述至少一个导电元件电磁耦合到所述至少一条已选位线和所述至少一条未选位线，并允许在所述至少一条未选位线和所述非易失性存储元件的集合的相关沟道区之间的通信，以及(b)在所述第一时间段之后的第二时间段(t10-t15)期间，驱动所述至少一条已选位线(504)和所述至少一条未选位线(510)，阻止在所述至少一条未选位线和所述相关沟道区之间的通信，并将编程电压(VPGM)施加到与所述至少一条已选位线相关的至少一个非易失性存储元件。
10.如权利要求9所述的非易失性存储系统，其中：
在所述第一时间段中的电磁耦合将所述相关沟道区升压到第一电平，且所述至少一个控制装置在所述第二时间段的至少一部分期间，将通过电压施加到其他非易失性存储元件以进一步升压所述相关沟道区。
11.如权利要求9所述的非易失性存储系统，其中：
所述导电元件包括与所述非易失性存储元件的集合相关的源极线，所述至少一个控制装置在所述第一时间段期间改变所述源极线上的电压。
12.如权利要求9所述的非易失性存储系统，其中：
所述导电元件包括对衬底的主体的供电线，其中所述非易失性存储元件的集合形成在所述衬底上，所述至少一个控制装置在所述第一时间段期间改变所述供电线上的电压。
13.如权利要求9所述的非易失性存储系统，其中：
所述导电元件包括与所述非易失性存储元件的集合相关的电源线，所述至少一个控制装置在所述第一时间段期间改变所述电源线上的电压。
14.如权利要求9所述的非易失性存储系统，其中：
所述非易失性存储元件被布置在与所述相关位线的集合通信的不同NAND串中。
15.如权利要求9所述的非易失性存储系统，其中：
所述非易失性存储元件的集合可作为一个单位而擦除，并且允许与所述非易失性存储元件的集合相关的所有位线在所述第一时间段期间浮置。
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