CN102906820A - 用同步耦合编程非易失性存储器 - Google Patents

Abstract

用于编程非易失性存储器的处理通过相邻字线的同步耦合能够实现更快速的变成速度和/或更准确的编程。编程的处理包括升高连接到一组连接的非易失性存储元件的字线集的电压。该字线集包括所选字线（WLn）、与所选字线相邻的未选字线（WLn+1/WLn-1）以及其他未选字线（WLunsel）。在升高该字线集的电压之后，该处理包括将所选字线进一步升高到编程电压（Vpgm）以及与将所选字线升高到编程电压同时，将与所选字线相邻的未选字线进一步升高到一个或多个电压电平（Vint1，Vint2，Vint3）。该编程电压致使所述非易失性存储元件中的至少一个经历编程。

Description

用同步耦合编程非易失性存储器

技术领域

本发明涉及编程非易失性存储器。

背景技术

半导体存储器器件已经变得更普遍用在各种电子设备中。例如，非易失性半导体存储器用在蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备和其他设备中。电可擦除可编程只读存储器（EEPROM）和闪存是最普遍的非易失性半导体存储器之中的。

EEPROM和闪存两者利用位于半导体基板中的沟道区域之上并与该沟道区域隔离的浮置栅极。该浮置栅极位于源极和漏极区域之间。在浮置栅极之上并与该浮置栅极隔离地提供控制栅极。晶体管的阈值电压由浮置栅极上保留的电荷量控制。即，在晶体管道通之前必须施加到控制栅极以允许在其源极和漏极之间导电的最小电压量由浮置栅极上的电荷水平控制。

当编程EEPROM或者闪存器件时，通常编程电压被施加到控制栅极，并且位线接地。来自沟道的电子被注入浮置栅极中。当电子在浮置栅极中累积时，浮置栅极变得负充电（negatively charged），并且存储器单元的阈值电压升高，使得存储器单元处于被编程状态。可以在题为“Source Side Self BoostingTechnique for Non-Volatile Memory”的美国专利6,859,397和题为“DetectingOver Programmed Memory”的美国专利6,917,542中找到关于编程的更多信息，这两个专利通过全部引用被合并于此。

一些EEPROM和闪存器件具有用于存储两个范围的电荷的浮置栅极，因此，可以在两个状态之间编程/擦除存储器单元：对应于数据“1”和数据“0”的被擦除状态和被编程状态。这样的器件被称为二进制器件。

通过识别多个不同的允许阈值电压范围来实现多状态存储器单元。每个不同的阈值电压范围对应于针对该数据位集的预定值。被编程到存储器单元中的数据和存储器单元的阈值电压范围之间的具体关系依赖于对存储器单元采用的数据编码方案。例如，美国专利号6,222,762和美国专利申请公开号2004/0255090描述了对于多状态闪存单元的各种数据编码方案，两者通过全部引用被合并于此。

为了将编程电压施加到被编程的单元的控制栅极，将该编程电压施加在适当的字线上。在NAND闪存中，该字线还连接到利用同一字线的每个NAND串中的一个单元。当希望编程字线上的一个存储器单元（或者存储器单元的子集）而不编程连接到同一字线的其他存储器单元时，出现问题。因为编程电压被施加到连接到字线的所有存储器单元，所以该字线上的未被选择的单元（不将被编程的存储器单元）可能变得无意地被编程。所选字线上的未选存储器单元的非意图的编程被称为“编程干扰”。

可以采用几种技术来防止编程干扰。在已知为“自升压”的一种方法中，在编程期间，未选位线被电隔离，并且通过电压（例如7-10伏）被施加到未选字线。未选字线耦接到未选位线，致使电压存在于未选位线的沟道中，这趋向于降低编程干扰。自升压致使电压升压存在于沟道中，这趋向于降低在隧道氧化物两端的电压，并因此降低编程干扰。

避免编程干扰的其他技术包括局部自升压（“LSB”）和擦除区域自升压（“EASB”）。LSB和EASB两者试图将先前编程的存储器单元的沟道与被禁止的存储器单元的沟道隔离。利用LSB技术，被编程的存储器单元的位线接地，并且具有被禁止的存储器单元的串的位线处于Vdd。在所选字线上驱动编程电压。与所选字线相邻的字线处于零伏，并且其余未选字线处于Vpass。EASB类似于LSB，只是仅源极侧相邻字线处于零伏。修正擦除区域自升压（“REASB”）是关于EASB的变型。

利用升压和编程技术的每个，需要在字线上驱动信号。通常，字线具有不可忽略的电阻和电容，由此导致相当大的RC时间常数。从而，整体NAND快闪写速度被系统必须等待字线达到目标编程电压的时间量而降低。如果系统不减慢写处理以完全适应字线的RC延迟，则被编程在给定编程电压的存储器单元的阈值电压分布（“自然Vt分布”）将经历展宽。在连接到驱动器的字线的末尾附近的存储器单元通常具有更高的阈值电压，而在该字线的另一端的存储器单元将具有更低的阈值电压。更宽的自然Vt分布可能具有多种有害影响，比如更慢的数据编程、更差的编程干扰或者更宽的最终编程的分布。

附图说明

图1是NAND串的顶视图。

图2是NAND串的等效电路图。

图3是非易失性存储器系统的框图。

图4是绘出存储器阵列的一个实施例的框图。

图5是绘出感测块的一个实施例的框图。

图6绘出阈值电压分布的示例集并绘出示例的编程处理。

图7绘出阈值电压分布的示例集并绘出示例的编程处理。

图8A-8C绘出阈值电压分布的例子以及示例的编程处理。

图9是示出阈值电压分布和存储器单元中存储的数据之间的关系的一个例子的表。

图10是描述用于操作非易失性存储器的处理的一个实施例的流程图。

图11是描述用于编程非易失性存储器的处理的一个实施例的流程图。

图12是描述用于进行对于非易失性存储器的编程操作的处理的一个实施例的流程图。

图13-17是描述对于各个实施例当应用编程脉冲时各个信号的行为的时序图。

图18是描述用于进行对于非易失性存储器的编程操作的处理的一个实施例的流程图。

具体实施方式

公开了用于编程非易失性存储器的处理，该处理能够通过相邻字线的同步耦合而实现更快的编程速度和/或更准确的编程。例如，优化的波形可以用于所选字线（例如连接到被选择用于编程的一个或多个存储器单元的字线）和相邻字线，该波形首先将这些字线升高到一个或多个中间电平，然后将所选字线和相邻字线同时升高到各自的目标电平。

可以用于实现在此所述的技术非易失性存储系统的一个例子是使用NAND结构的闪存系统，这包括夹在两个选择栅极之间串联布置多个晶体管。串联的晶体管和选择栅极被称为NAND串。图1是示出一个NAND串的顶视图。图2是其等效电路图。图1和2中绘出的NAND串包括串联并夹在第一（漏极侧）选择栅极120和第二（源极侧）选择栅极122之间的四个晶体管100、102、104和106。选择栅极120将NAND串经由位线接触126连接到位线。选择栅极122将NAND连接到源极线128。通过向选择线SGD施加适当的电压来控制选择栅极120。通过向选择线SGS施加适当的电压来控制选择栅极122。每个晶体管100、102、104和106具有控制栅极和浮置栅极。例如，晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，控制栅极106CG连接到字线WL0。

注意，尽管图1和2示出NAND串中的四个存储器单元，但是提供四个晶体管的使用仅作为例子。NAND串可以具有少于四个存储器单元或者多于四个存储器单元。例如，一些NAND串将包括八个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元，等等。在此的讨论不限于NAND串中的存储器单元的任何具体数量。一个实施例使用具有66个存储器单元的NAND串，其中64个存储器单元用于存储数据，并且两个存储器单元被称为哑存储器单元因为它们不存储数据。

使用NAND结构的闪存系统的通常架构将包括几个NAND串。每个NAND串通过由选择线SGS控制的其源极选择栅极连接到源极线，并通过由选择线SGD控制的其漏极选择栅极连接到其相关位线。每条位线和经由位线接触连接到该位线的各个NAND串包括存储器单元的阵列的列。多个NAND串共享位线。通常，位线在与字线垂直的方向上的NAND串的顶部走线，并且连接到感测放大器。

在以下美国专利/专利申请中提供了NAND型闪存及其操作的相关例子，其所有通过引用合并于此：美国专利号5,570,315；美国专利号5,774,397；美国专利号6,046,935；美国专利号6,456,528；以及美国专利公开号US2003/0002348。

除了NAND闪存之外，也可以使用其他类型的非易失性存储器件。例如，也可以由使用电介质层来存储电荷的存储器单元制造。代替之前所述的导电的浮置栅极元件，使用电介质层。在Eitan等人的“NROM:A Novel LocalizedTrapping,2-Bit Nonvolatile Memory Cell”，IEEE Electron Device Letters，Vol.21，no.11,2000年11月，543-545页中描述了利用电介质存储元件的这种存储器器件。ONO电介质层跨越源极和漏极扩散之间的沟道而延伸。一个数据位的电荷位于与漏极相邻的电介质层中，另一数据位的电荷位于与源极相邻的电介质层中。美国专利号5,768,192和6,011,725公开了具有夹在两个硅氧化物层之间的俘获电介质的非易失性存储器单元。通过分别读取电解质内的空间分离的电荷存储区域的二进制状态而实现多状态数据存储。也可以使用基于MONOS或者TANOS型结构或者纳米晶体的非易失性存储器。也可以使用其他类型的非易失性存储器。

图3例示具有用于并行读取和编程一页（或其它单位的）存储器单元的读/写电路的存储器器件210（例如NAND多状态闪存）。存储器器件210可以包括一个或多个存储器晶片或芯片212。存储器晶片（或者集成电路）212包括存储器单元的阵列200、控制电路220和读/写电路230A和230B。在一个实施例中，在阵列的相对两侧以对称的方式实现各种外围电路对存储器阵列200的访问，以便每侧的访问线和电路的密度减半。读/写电路230A和230B包括多个感测块300，它们允许一页存储器单元被并行读取或编程。存储器阵列200可由字线经由行解码器240A和240B以及由位线经由列解码器242A和242B而寻址。字线和位线是控制线的例子。在一个通常的实施例中，控制器244被包括在与一个或多个存储器晶片210相同的存储器器件210（例如可移除存储卡或者包装）中。经由线232在主机和控制器244之间以及经由线234在控制器以及一个或多个存储器晶片212之间传输命令和数据。

控制电路220与读/写电路230A和230B协作以对存储器阵列200进行存储器操作。控制电路220包括状态机222、芯片上地址解码器224和电力控制模块226。状态机222提供存储器操作的芯片级控制。芯片上地址解码器224提供在由主机或存储器控制器使用的地址与由解码器240A、240B、242A和242B使用的硬件地址之间的地址接口。电力控制模块226控制在存储器操作期间提供给字线和位线的电力和电压。在一个实施例中，电力控制模块226包括一个或多个电荷泵，其可以建立大于供应电压的电压。控制电路220提供到行解码器240A和240B以及到列解码器242A和242B的地址线ADDR。列解码器242A和242B经由标记为数据I/O的信号线向控制器244提供数据。温度传感器228可以是本领域中已知的模拟或者数字温度传感器。

在一个实施例中，控制器244实现在与存储器芯片212不同的晶片（或集成电路）上。在一些实施例中，控制器244与主机以及与控制电路220以及解码器相接口。在一些实施例中，控制器244与读/写电路相接口。

在一个实施例中，控制电路220、电力控制模块226、解码器电路224、状态机电路222、解码器电路242A、解码器电路242B、解码器电路240A、解码器电路240B、读/写电路230A、读/写电路230B和/或控制器244中的一个或任意组合可以称为一个或多个管理电路。所述一个或多个管理电路进行在此所述的处理。

图4绘出存储器单元阵列200的示例结构。在一个实施例中，存储器单元的阵列被划分为大量块（例如块0-1023，或者另一量的块）的存储器单元。如对于快闪EEPROM系统共同的，块是擦除的单位。即，每块包含一起被擦除的最少数量的存储器单元。也可以使用其他擦除的单位。

块包含经由位线（例如位线BL0-BL69,623）和字线（WL0、WL1、WL2、WL3）访问的NAND串集。图4示出串联连接以形成NAND串的四个存储器单元。尽管四个单元被示出为包括在每个NAND串中，但是可以使用多于或少于四个（例如16、32、64、128或者另一数量的存储器单元可以在NAND串上）。NAND串的一端经由漏极选择栅极（连接到选择栅极漏极线SGD）连接到相应的位线，另一端经由源极选择栅极（连接到选择栅极源极线SGS）连接到源极线。

每块通常被划分为多页。在一个实施例中，页是编程的单位。也可以使用其他编程单位。一页或多页数据通常存储在一行存储器单元中。例如，一页或多页数据可以存储在连接到公共字线的存储器单元中。一页可以存储一个或多个扇区。扇区包括用户数据和系统开销数据（也称为系统数据）。一个扇区的用户数据通常是512字节，对应于磁盘驱动器中的扇区的大小。大量页形成块，从8页到例如达32、64、128或更多页任意。也可以使用不同大小的块、页和扇区。另外，块可以具有多于或者少于69,624条位线。

图5是划分为称为感测模块480的核心部分以及公共部分490的单个感测模块300的框图。在一个实施例中，将存在对于每条位线的单独的感测模块480以及对于多个感测模块480的集合的一个公共部分490。在一个例子中，感测块300将包括一个公共部分490和八个感测模块480。组中的每个感测模块将经由数据总线472与相关联的公共部分通信。可以在美国专利申请公开2006/0140007中找到一个例子，其通过全部引用合并于此。

感测模块480包括确定在连接的位线中的导电电流是在预定水平以上还是以下的感测电路470。在一些实施例中，感测模块480包括通常被称为感测放大器的电路。感测模块480还包括用于设置连接的位线上的电压条件的位线锁存器482。例如，锁存在位线锁存器482中的预定状态将导致连接的位线被拉到指定编程禁止的状态（例如Vdd）以便锁定存储器单元不编程。

公共部分490包括处理器492、数据锁存器集494以及耦接在该数据锁存器集494和数据总线420之间的I/O接口496。处理器492进行计算。例如，其功能之一是确定在感测的存储器单元中存储的数据并将确定的数据存储在该数据锁存器集中。该数据锁存器集494用于存储在读取操作期间由处理器492确定的数据位。其还用于存储在编程操作期间从数据总线420输入的数据位。输入的数据位表示打算要被编程到存储器中的写数据。I/O接口496提供在数据锁存器494和数据总线420之间的接口。

在读取或感测期间，系统的操作在状态机222的控制下，该状态机222控制（使用电力控制226）向被寻址单元的不同控制栅极电压的供应。随着步经与存储器单元支持的各个存储器状态对应的各个预定控制栅极电压，感测模块480可以以这些电压之一行进（trip），并且输出将从感测模块480经由总线472提供给处理器492。这时，处理器492通过考虑感测模块的行进事件以及关于经由输入线493从状态机施加的控制栅极电压的信息而确定得到的存储器状态。然后其计算该存储器状态的二进制编码并将得到的数据位存储到数据锁存器494中。在核心部分的另一实施例中，位线锁存器482起着双重作用，作为用于锁存感测模块480的输出的锁存器以及还作为如上所述的位线锁存器。

预期一些实现方式将包括多个处理器492。在一个实施例中，每个处理器492将包括输出线（未在图5中绘出）以便每条输出线线或（wire-OR）在一起。在一些实施例中，输出线在连接到线或线之前被反转。此配置使能够在编程验证处理期间迅速确定编程处理何时已经完成，因为接收线或线的状态机可以确定被编程的所有位何时达到期望的电平。例如，当每位已经达到其期望的电平时，对于该位的逻辑零将被发送到线或线（或者数据1被反转）。当所有位输出数据0（或数据1被反转）时，则状态机知道终止编程处理。在其中每个处理器与八个感测模块通信的实施例中，状态机可能（在一些实施例中）需要读取线或线八次，或者逻辑被添加到处理器492以累积相关位线的结果以便状态机仅需要读取线或线一次。

数据锁存器堆叠494包含与感测模块对应的数据锁存器的堆叠。在一个实施例中，每个感测模块480存在三个（或四个或另一数量的）数据锁存器。在一个实施例中，锁存器每个是一位的。

在编程或验证期间，要被编程的数据从数据总线420存储在该数据锁存器集494中。在验证处理期间，处理器492相对于期望的存储器状态监视验证的存储器状态。当两者一致时，处理器492设置位线锁存器482以便致使位线被拉到指定编程禁止的状态。这禁止耦合到该位线的单元进一步编程，即使其经受了在其控制栅极上的编程脉冲。在其他实施例中，处理器初始地加载位线锁存器482并且在验证处理期间感测电路将其设置到禁止值。

在一些实现方式中（但不是要求的），数据锁存器被实现为移位寄存器以便其中存储的并行数据被转换为用于数据总线420的串行数据，并反之亦然。在一个优选实施例中，对应于存储器单元的读/写块的所有数据锁存器可以链接在一起以形成块移位寄存器以便可以通过串行传输来输入或输出数据块。具体地，读/写模块的堆（bank）适配为以便其数据锁存器集的每个数据锁存器将按顺序将数据移入或移出数据总线，就像它们是用于整个读/写块的移位寄存器的部分一样。

可以在以下中找到关于感测操作和感测放大器的另外的信息：（1）美国专利申请公开号2004/0057287，“Non-Volatile Memory And Method WithReduced Source Line Bias Errors”，公开于2004年3月25日；（2）美国专利申请公开号2004/0109357，“Non-Volatile Memory And Method With ImprovedSensing”，公开于2004年6月10日；（3）美国专利申请公开号20050169082；（4）美国专利公开2006/0221692，题为“Compensating for Coupling DuringRead Operations of Non-Volatile Memory”，发明人Jian Chen，提交于2005年4月5日；以及（5）美国专利申请公开号2006/0158947，题为“Reference SenseAmplifier For Non-Volatile Memory”，发明人Siu Lung Chan和Raul-AdrainCernea，提交于2005年12月28日。就在以上列出的所有五个专利文献通过全部引用合并于此。

在成功编程处理（具有验证）的结尾时，适当地，存储器单元的阈值电压应该在对于被编程的存储器单元的阈值电压的一个或多个分布内或者在对于被擦除的存储器单元的阈值电压的分布内。图6例示当每个存储器单元存储两位数据时存储器单元阵列的示例阈值电压分布（对应于数据状态）。但是，其他实施例可以使用每个存储器单元多于或者少于两位数据（例如，比如每个存储器单元三位、四位或者更多位数据）。在此所述的技术不限于每个存储器单元的任何具体数量的位。

图6示出对于被擦除存储器单元的第一阈值电压分布E。还绘出了对于被编程存储器单元的三个阈值电压分布A、B和C。在一个实施例中，E分布中的阈值电压是负的，并且A、B和C分布中的阈值电压是正的。图6的每个不同的阈值电压分布对应于该数据位集的预定值。被编程到存储器单元中的数据和存储器单元的阈值电压电平之间的具体关系依赖于对存储器单元采用的数据编码方案。例如，美国专利号6,222,762和美国专利申请公开号2004/0255090描述了对于多状态闪存单元的各种数据编码方案，两者通过全部引用合并于此。在一个实施例中，使用格雷码分配向阈值电压范围分配数据值以便如果浮置栅极的阈值电压错误地偏移到其相邻的物理状态，则将仅影响一位。一个例子将“11”分配给阈值电压范围E（状态E），将“10”分配给阈值电压范围A（状态A），将“00”分配给阈值电压范围B（状态B），并将“01”分配给阈值电压范围C（状态C）。但是，在其他实施例中，不使用格雷码。尽管图6示出了四个状态，但是本发明还可以与其他多状态结构一起使用，包括包含多于或者少于四个状态的那些结构。

图6还示出三个度参考电压Vra、Vrb和Vrc（也称为读比较电平/值），用于从存储器单元读取数据。通过测试给定存储器单元的阈值电压在Vra、Vrb和Vrc以上还是以下，系统可以确定存储器单元处于何状态。例如，如果存储器单元具有小于Vra的阈值电压，则认为其处于状态E。如果存储器单元具有小于Vrb并大于Vra的阈值电压，则认为其处于状态A。如果存储器单元具有小于Vrc并大于Vrb的阈值电压，则认为其处于状态B。如果存储器单元具有大于Vrc的阈值电压，则认为其处于状态C。

图6还示出三个验证参考电压Vva、Vvb和Vvc（也称为验证比较值/电平）。当将存储器单元编程到状态A时，系统将测试那些存储器单元是否具有大于或等于Vva的阈值电压。当将存储器单元编程到状态B时，系统将测试存储器单元是否具有大于或等于Vvb的阈值电压。当将存储器单元编程到状态C时，系统将其带存储器单元是否具有大于或等于Vvc的阈值电压。

在已知为全序列编程的一个实施例中，可以将存储器单元从擦除状态E直接编程到被编程状态A、B或C的任意一个。例如，要被编程的全体存储器单元可以首先被擦除，以便全体中的所有存储器单元处于被擦除状态E。然后，编程处理用于将存储器单元直接编程到状态A、B或C。在一些存储器单元从状态E编程到状态A时，其他存储器单元从状态E变编程到状态B和/或从状态E编程到状态C。

图7例示编程多状态存储器单元的两阶段技术，该存储器单元存储对于两个不同页的数据：较低页和较高页。绘出了四个状态：状态E（11）、状态A（10）、状态B（00）和状态C（01）。对于状态E，两页存储“1”。对于状态A（10），较低页存储“0”，较高页存储“1”。对于状态B，两页存储“0”。对于状态C，较低页存储“1”，较高页存储“0”。注意，尽管已经向每个状态分配了具体位样式，但是也可以分配不同的位样式。在第一编程阶段，根据要被编程到较低逻辑页中的位来设置存储器单元的阈值电压电平。如果该位是逻辑“1”，则阈值电压不改变，因为由于较早前已被擦除，各个存储器单元处于适当的状态。但是，如果要被编程的位是逻辑“0”，则该单元的阈值电平增加到作为状态A，如箭头504所示。这结束第一编程阶段。

在第二编程阶段，根据要被编程到较高逻辑页的位来设置存储器单元的阈值电压电平。如果较高逻辑页位要存储逻辑“1”，则不发生编程，因为取决于较低页的编程，存储器单元处于状态E或A之一，这两者都携带“1”的较高位。如果较高页位要作为逻辑“0”，则阈值电压偏移。如果第一阶段得到存储器单元保留在被擦除状态E中，则在第二阶段，存储器单元被编程以便阈值电压增加到在状态C内，如箭头502所绘出。如果由于第一编程阶段，存储器单元已经被编程到状态A中，则在第二阶段中存储器单元将进一步被编程以便阈值电压增加到在状态B内，如箭头506所示。第二阶段的结果是将存储器单元编程到被指定对于较高页存储逻辑“0”的状态，而不改变较低页的数据。

在一个实施例中，如果足够的数据被写入以填满整个页，则系统可以被设置以进行全序列编程。如果没有对于一满页的足够的数据被写入，则编程处理可以用接收的数据编程较低页编程。在另一实施例中，系统可以按编程较低页的模式开始写入，并且如果随后接收到填满整个（或大部分）字线的存储器单元的足够的数据，则转换到全序列编程。在通过全部引用合并于此的美国专利申请2006/0126390中公开了这样的实施例的更多细节。

图8A-C描述了用于编程非易失性存储器的另一多状态编程处理。图8A-C的处理通过对于任何具体存储器单元，在对于先前页向相邻存储器单元写入之后关于具体页向该具体存储器单元写入来降低浮置栅极到浮置栅极耦合。在图8A-C所教导的处理的实现方式的一个例子中，非易失性存储器单元使用四个数据状态每个存储器单元存储两位数据。例如，假设状态E是被擦除状态，并且状态A、B和C是被编程状态。图9示出各状态和存储的数据之间的关系的一个例子。状态E存储数据11。状态A存储数据01。状态B存储数据00。状态C存储数据10。指示格雷编码的例子。也可以使用向物理数据状态的其他数据编码。每个存储器单元存储两页数据。为了指代目的，这些数据页将被称为较高页和较低页；但是，可以为它们给出其他标记。参考图8A-C的处理的状态A，较高页存储数据0，较低页存储数据1。参考状态B，两页存储数据0。参考状态C，较低页存储数据0，较高页存储数据1。

图8A-C的编程处理是两阶段编程处理；但是，图8A-C的处理可以用于实现三阶段处理、四阶段处理，等等。在第一阶段，编程较低页。如果较低页要保留数据1，则存储器单元状态仍然在状态E。如果较低页要被编程到0，则存储器单元的电压的阈值升高，使得该存储器单元被编程到状态B’。图8A示出存储器单元从状态E到状态B’的补充。图8A所示的状态B’时中间状态B；因此，验证点示出为Vvb’，这低于Vvb。

在一个实施例中，在存储器单元从状态E编程到状态B’之后，在该NAND串中的其相邻存储器单元（字线WLn+1上的）然后将关于其较低页被编程。在编程相邻存储器单元之后，浮置栅极到浮置栅极耦合影响将升高较早时被编程的存储器单元的视在阈值电压。这将具有将对于状态B’的阈值电压分布加宽到绘出为图8B的阈值电压分布520的效果。当编程较高页时，阈值电压分布的这种明显加宽将被修正。

图8C绘出编程较高页的处理。如果存储器单元处于被擦除状态E并且较高页要保留在1，则该存储器单元将保留在状态E。如果存储器单元处于状态E，并且其较高页数据要被编程到0，则该存储器单元的阈值电压将升高，使得该存储器单元处于状态A。如果该存储器单元处于中间阈值电压分布520并且较高页数据要保留在1，则该存储器单元将被编程到最终状态C。如果该存储器单元处于中间阈值电压分布520并且较高页数据要变为数据0，则该存储器单元将到状态B。图8A-C绘出的处理降低了浮置栅极到浮置栅极耦合的影响，因为仅相邻存储器单元的较高页编程将具有对给定存储器单元的视在阈值电压的影响。

尽管图8A-C提供了关于四个数据状态和两页数据的例子，但是图8A-C教导的概念可以应用于具有多于或少于四个状态以及不同于两页的其他实现方式。可以在通过引用合并于此的美国专利号7,196,928中找到关于图8A-C的编程处理的更多细节。

图10是描述用于操作诸如图3的系统（或者其他系统）的非易失性存储器的处理的一个实施例的流程图。在步骤600，接收编程数据的请求。该请求可以来自主机、另一设备或者控制器。可以在控制器、控制电路、状态机或者其他设备处接收该请求。在步骤6,02，响应于该请求，控制器、控制电路、状态机或者其他组件将确定哪块闪存单元将用于存储数据。在步骤604，将使用以上所述的编程处理中的任意一种（或者其他编程处理）将数据编程到确定的块中。在步骤606中，编程的数据将被读取一次或多次。在步骤604和606之间存在虚线，因为在步骤之间可能经过不可预期的时间量，并且不是响应于步骤604而进行步骤606。而是，响应于读取数据的请求或者其他事件而进行步骤606。

图11是描述用于编程块中的存储器单元的编程处理的流程图。图11的处理是图10的步骤604的一个实施例。在步骤632，在编程之前，存储器单元（按块或者其他单位）被擦除。在一个实施例中通过将p-井升高到擦除电压（例如20伏）大足够的时间段并将所选块的字线接地同时源极和位线浮置来擦除存储器单元。因此，强电场被施加到所选存储器单元的隧道氧化物层，并且随着浮置栅极的电子通常通过Fowler-Nordheim隧穿机制被发射到衬底侧，所选存储器单元被擦除。随着电子从浮置栅极被传送到p井区域，所选存储器单元的阈值电压降低。可以对整个存储器阵列、对各个块或者另一单位的单元进行擦除。

在步骤634，进行软编程以缩窄被擦除存储器单元的阈值电压分布。由于擦除处理，一些存储器单元可能处于比所需更深的被擦除状态。软编程可以施加编程脉冲以将更深的被擦除存储器单元的阈值电压移动到仍处于被擦除状态的有效范围内的更高的阈值电压。在步骤636，如在此所述编程块的存储器单元。可以使用以上所述的各种电路在状态机、控制器或者状态机和控制器的组合的指导下进行图11的处理。例如，控制器可以向状态机发出命令和数据以编程该数据。作为响应，状态机可以操作上述电路以实行编程操作。

图12是描述用于对连接到公共字线的一个或多个存储器单元进行编程的处理的一个实施例的流程图。因此，当编程一块存储器单元时，对于该块的每条字线进行图12的处理一次或多次。在图11的步骤636期间，图12的处理可以进行一次或多次。例如，图12的处理可以用于将存储器单元（例如全序列编程）从状态E直接编程到状态A、B或C的任意一个。或者，图12的处理可以用于进行图7、图8A-C或其他编程方案的处理的阶段中的一个或每个。例如，当进行图8A-C的处理时，图12的处理用于实现包括将存储器单元中的一些从状态E编程到状态B’的第一阶段。然后可以再次使用图12的处理来实现包括将存储器单元中的一些从状态E编程到状态A并从状态B’编程到状态B和C的第二阶段。

通常，在编程操作期间施加到控制栅极的编程电压施加为一系列编程脉冲。在编程脉冲之间是用于进行验证的一个或多个验证脉冲的集合。在许多实现方式中，编程脉冲的幅度随着每个相继的脉冲而增加预定步长。在图12的步骤770中，编程电压（Vpgm）被初始化为开始幅度（例如~12~16V或者另一适当的电平）并且由状态机222维护的编程计数器PC被初始化在1。

在步骤722，编程信号Vpgm的编程脉冲被施加到所选字线（被选择用于编程的字线）。在一个实施例中，被编程的该组存储器单元全部连接到相同的字线（所选字线）。未选字线接收一个或多个升压电压（例如~9伏）已进行本领域中已知的升压方案以便避免编程干扰。存在可以与在此所述的技术一起使用的许多不同的升压方案。为了在未选字线上提供升压电压，步骤722包括步进相邻的未选字线的电压。即，靠近所选字线的未选字线将首先被升高到一个或多个中间电压，然后随后升高到其一个或多个目标升压电压。编程电压也将与相邻的未选字线同时首先被升高到中间电压，然后升高到目标编程电压。关于图13-17提供更多细节。

在一个实施例中，如果存储器单元应该被编程，则相应的位线接地。另一方面，如果存储器单元应该保持在其当前的阈值电压，则相应的位线连接到Vdd以禁止编程。在步骤772，编程脉冲同时被施加到与所选字线连接的所有存储器单元以便连应该被编程的接到所选字线的所有存储器单元同时被编程。即，它们在相同时间（或者在重叠的时间期间）被编程。按此方式，连接到所选字线的所有存储器单元将同时使其阈值电压改变，除非它们被锁定不编程。在步骤774，使用用于进行一个或多个验证操作的适当的目标电平集来验证适当的存储器单元。如果存储器单元被验证为已经达到其目标，则其被锁定不进一步编程。用于锁定存储器单元不进一步编程的一个实施例将相应的位线电压升高到例如Vdd。

在步骤776，确定是否所有存储器单元都已经达到其目标阈值电压。如果是，则编程处理完成并且成功，因为所有所选存储器单元都被编程并验证到其目标状态。在步骤778中报告“通过”的状态。如果在步骤776中确定不是所有存储器单元都已经达到其目标阈值电压，则编程处理继续到步骤780。

在步骤780，系统对还未达到其各自的目标阈值电压分布的存储器单元的数量计数。即，系统对验证处理已经失败的存储器单元的数量计数。该计数可以由相同的状态机、控制或其他逻辑来进行，在一个实现方式中，每个感测块300（见图3）将存储其各自的存储器单元的状态（通过/失败）。可以使用数字计数器对这些值计数。如上所述，许多感测块具有线或在一起的输出信号。因此，检查一条线可以指示一大组单元中没有单元验证失败。通过适当地组织被线或在一起的线（类似二叉树结构），可以使用二进制搜索方法来确定已经失败的单元的数量。以此方式，如果少量的单元失败，则迅速完成计数。如果大量单元失败，则计数花费更长的时间。可以在通过全部引用合并于此的美国专利公开2008/0126676中找到更多信息。在另一替换中，如果每个感测放大器的相应的存储器单元已经失败，则每个感测放大器可以输出模拟电压或电流，并且模拟电压或电流求和电路可以用于对已经失败的存储器单元的数量计数。在一个实施例中，存在一个总计数，这反映上一验证步骤已经失败的当前正被编程的存储器单元的总数。在另一实施例中，对每个数据状态保持单独的计数。

在步骤782，确定来自步骤780的计数是否小于或等于预定限制。在一个实施例中，该预定限制是在对于该页存储器单元的读处理期间可以通过ECC校正的位的数量。如果失败的单元的数量小于或等于该预定限制，则编程处理可以停止，并且在步骤778中报告“通过”的状态。在此情况下，足够的存储器单元被正确编程，使得在读处理期间可以使用ECC校正还未完全被编程的少量剩余的存储器单元。在一些实施例中，步骤780将计数对于每个扇区、每个目标数据或者其他单位的失败的单元的数量，并且在步骤782那些计数将各自或者共同与阈值相比较。在另一实施例中，该预定限制可以小于在读处理期间可以通过ECC校正的位的数量以允许进一步的错误。当编程少于一页的所有存储器单元时，或者当比较对于仅一个数据状态（或少于所有状态）的计数时，则该预定限制可以是在对于该页存储器单元的读处理期间可以通过ECC校正的位的数量的部分（按比例或者不按比例）。在一些实施例中，该限制不是预定的。而是，其基于对于该页已经计数的错误的数量、进行的编程-擦除周期的数量、温度或其它标准而改变。

如果失败的单元的数量不小于预定限制，则在步骤784编程处理继续，并且针对编程限制值（PL）检查编程计数器PC。编程限制值的一个例子是20；但是，可以使用其他值。如果编程计数器PC不小于编程限制值PL，则编程处理被认为已经失败，并且在步骤788报告失败的状态。如果编程计数器PC小于编程限制值PL，则处理在步骤786继续，在此时间期间，编程计数器PC递增1并且编程电压Vpgm向上步进到下一幅度。例如，下一脉冲将具有比先前脉冲大了步长（例如0.1-0.4伏的步长）的幅度。在步骤786之后，处理周期回到步骤772，并且另一编程脉冲被施加到所选字线。

在验证操作（例如步骤774）和读操作期间，所选字线连接到电压，对每个读操作（例如Vra、Vrb和Vrc）或者验证操作（例如Vva、Vvb和Vvc）规定了该电压的电平以便确定所关注的存储器单元的阈值电压是否已经达到这样的电平。在施加了字线电压之后，测量存储器单元的导电电流以确定该存储器单元是否响应于施加到字线的电压而导通。如果测量该导电电流为大于某个值，则认为存储器单元导通，并且施加到字线的电压大于该存储器单元的阈值电压。如果测量导电电流为不大于该某个值，则认为存储器单元不导通，并且施加到字线得的电压不大于该存储器单元的阈值电压。

存在许多方式来在读或验证操作期间测量存储器单元的导电电流。在一个例子中，通过存储器单元对在感测放大器中的专用电容器放电或充电的速率来测量存储器单元的导电电流。在另一例子中，所选存储器单元的导电电流允许（或未能允许）包括该存储器单元的NAND串放电相应的位线。在一个时间段之后测量该位线上的电压以查看其是否已经被放电。注意，在此所述的技术可以与本领域中已知的用于验证/读取的不同方法一起使用。可以在通过全部引用合并于此的以下专利文献中找到关于验证/读取的更多信息：（1）美国专利申请公开号2004/0057287；（2）美国专利申请公开号2004/0109357；（3）美国专利申请公开号2005/0169082；以及（4）美国专利申请公开号2006/0221692。以上所述的擦除、读取和验证操作根据本领域中已知的技术而进行。因此，本领域技术人员可以改变所述的许多细节。也可以使用本领域中已知的其他擦除、读取和验证技术。

图13是绘出在图12中所示的处理的步骤772期间各种信号的行为的时序图。即，该时序图示出编程脉冲施加再所选字线上以及升压电压施加在未选字线上。图13示出八个信号：BL_sel，BL_unsel，SGD，WLn，WLn+1/WLn-1，WL_unsel，SGS和源极。如上所述，图12的编程处理被用于编程沿着一条具体字线的存储器单元。意图在任意编程处理中，连接到所选字线的存储器单元中的一些将被选择用于编程并且连接到所选字线的存储器单元中的一些不将被选择用于编程。信号BL_sel是被选择用于编程的那些存储器单元的位线上的电压。信号BL_unsel是未被选择用于编程的那些存储器单元的位线上的电压。SGD是漏极侧选择栅极信号。SGS是源极侧选择栅极信号。WLn是被选择用于编程的字线上的电压。WLn+1/WLn-1是与WLn相邻的两条字线。即，WLn+1在WLn的一侧靠近WLn，WLn-1在WLn的另一侧靠近WLn。例如，如果被选择用于编程的字线是字线WL2，则相邻字线是WL1和WL3。信号WL_unsel是未被选择用于编程的除了相邻字线之外的那些字线。源极是公共源极线（见图4）。

图13的处理以所有显示的信号处于0伏而开始。在时间t1，BL_sel升高到VDD（例如3-5伏），BL_unsel保持在Vss（零伏），SGD升高到VDD，SGS保持在Vss，源极线升高到VDD。同样在t1，对于所有字线的电压升高到一个或多个不同的电平。在图13的实施例中，WLn升高到Vpass（例如近似9伏；但是，可以使用其他值），相邻字线WLn+1/WLn-1升高到Vint（通常低于Vpass的中间电压），并且其他未选字线WL_unsel升高到Vpass。在一个实施例中，Vint比Vpass低了恒定值（在此称为Δ）。在一个例子中，Δ=2伏。在t1各个字线电压升高之后，那些电压被保持在以上所述的各自的电平达有限的时间段。

如上所述，在图12的编程处理的每个周期时，Vpgm的幅度增加。在一些实施例中，在编程处理自始至终，Vpass将保持恒定。在其他实施例中，Vpass将随着Vpgm的每次递增而增加。在一些实施例中，Δ将保持恒定以便在构成编程处理的每个周期中，Vint将随着Vpass增加而增加。在其他实施例中，在构成编程处理的每个周期中，随着Vpass增加，Vint将保持恒定。

在时间t2，所选字线WLn将从Vpass升高到Vpgm。而且在t2，相邻字线WLn+1/WLn-1将使其电压从Vint升高到Vpass。在一个实施例中，WLn+1/WLn-1与升高WLn上的电压同时升高。措辞同时的使用意味着升高相邻字线上的电压与所选字线上的电压的升高在时间上重叠；但是，相邻字线上的电压的升高可以在与所选字线的电压的升高不同的时间开始或结束。在t2和t3之间是编程脉冲的施加。在时间t3，信号BL_sel、SGD、WLn、WLn+1/WLn-1、WL_unsel以及源极降低到0伏。

由于在t2时相邻字线WLn+1/WLn-1上的上升沿转变，这些相邻字线将提供与WLn的电容耦合，这导致对WLn的电容升压。该电容升压允许WLn更迅速地达到其目标电压。因此，字线的在与字线驱动器相对侧的存储器单元更迅速升高。因为相邻字线升高到可接受的通过电压（例如Vpass），所以编程干扰的影响被最小化。另外，在时间t1随着所选字线升高到Vpass而不是Vint，所选字线将更迅速达到目标Vpgm。

在一个实施例中，用于相邻字线的字线驱动器将被放置在块的交替侧。例如，所有偶数号字线将具有位于左侧的字线驱动器，而所有奇数号字线将具有位于右侧的字线驱动器。这将改进上述的电容耦合的益处。

使用相邻字线的电容耦合的上述实现方式可以允许更快速的编程。例如，编程脉冲的宽度可以缩短而不增加自然的Vt分布。在一些实施例中，所有字线驱动器仍将在存储器阵列的相同侧。

注意，这是可能的：相邻字线WLn+1和WLn-1可以被驱动到不同的中间电压而不是相同的中间电压；在时间t2它们也可以被驱动到不同的Vpass电压。类似地，其他未选字线（WL_unsel）不需要全部升高到相同的Vpass。这些字线中的每条也可以升高到Vpass的变型。

在以上讨论中，相邻字线集包括在所选字线的每侧的一条相邻字线。在另一实施例中，相邻字线集可以包括在所选字线的每侧的两条或更多条字线，以便信号WLn+1/WLn-1将应用于WLn+1、WLn+2、WLn-1和WLn-2。在其他实施例中，相邻字线集可以是在所选字线的每侧的多于两条字线。

编程电压施加在所选字线WLn上使得一个或多个所选存储器单元经历编程。类似地，使用各个升压信号（例如Vpass）工作以降低编程干扰，因此支持编程。

图14是绘出在图12所示的处理的步骤772的另一实施例期间各个信号的行为的时序图。即，图14的时序图是在所选字线上施加编程脉冲并在未选字线上施加升压电压的另一实施例。信号BL_sel、BL_unsel、SGD、SGS和源极以与图13中相同的方式运作。在图14的实施例中，所选字线WLn、相邻字线WLn+1/WLn-1和其他未选字线WL_unsel在时间t1全部升高到VpassL。其他未选字线WL_unsel将保持在VpassL直到t3。在时间t2，所选字线WLn升高到对于该具体周期的Vpgm，并且相邻字线WLn+1/WLn-1升高到Vpass H。Vpass H类似于图13的Vpass，并且Vpass L类似于图13的Vint。图14的处理和图13的处理之间的差别在于，在图13中其他未选字线WL_unsel在时间t1升高到更高的通过电压。在图14的实施例中，其他未选字线升高到较低的通过电压（Vpass L），并且在编程脉冲期间保持在那里。图14的环境的一个优点是其他未选字线将使用更少的电力。

图15是绘出在图12所示的处理的步骤772的另一实施例期间各个信号的行为的时序图。即，图15的时序图示出在另一实施例期间在所选字线上施加编程脉冲并在未选字线上施加升压电压。信号BL_sel、BL_unsel、SGD、SGS、源极、WLn和WL_unsel以与图13中相同的方式运作。图15和图13之间的差别在于相邻字线WLn+1/WLn-1的行为。在图15中，相邻字线按步从Vint升高到Vpass，在每一步电压被保持达有限的时间段。例如，在时间t1，相邻字线WLn+1/WLn-1从0伏升高到Vint 1（第一中间电压）。在时间t2，将通过首先将相邻字线上的电压升高到Vint 2（第二中间电压），将电压保持在Vint2达有限的时间段，然后将该电压升高到Vint3（第三中间电压），保持电压在Vint3达有限的时间段，最终将该电压升高到Vpass而将相邻字线从Vint 1升高到Vpass。尽管图15示出了对于相邻字线WLn+1/WLn-1的三个中间电压，但是可以使用多于或少于三个中间电压。在一个实施例中，Vint1和Vpass之间的差近似是2伏，Vint2和Vint3在Vint1和Vpass之间等间隔。

图16是绘出在图12所示的处理的步骤772的另一实施例期间各个信号的行为的时序图。即，图16的时序图示出对于另一实施例在所选字线上施加编程脉冲并在未选字线上施加升压电压。信号BL_sel、BL_unsel、SGD、WL_unsel、SGS和源极以与图13中相同的方式运作。图16和图13之间的差别在于，在时间t2，所选字线WLn和相邻字线WLn+1/WLn-1比在图13中更加缓和地升高到其目标电压（分别是Vpgm和Vpgm）。

图17是绘出在图12所示的处理的步骤772的另一实施例期间各个信号的行为的时序图。即，该时序图示出对于另一实施例在所选字线上施加编程脉冲并在未选字线上施加升压电压。信号BL_sel、BL_unsel、SGD、WLn、WL_unsel、SGS和源极以与图13中相同的方式运作。图17和图13之间的差别在于，相邻字线WLn+1/WLn-1在时间t2升高到比Vpass更高的电压。例如，图17示出WLn+1/WLn-1在时间t2之后稍后被升高到Vpass_Peak。在达到Vpass_Peak之后，则相邻字线被降低到Vpass。在时间t3，所有信号被降低到0伏。

图18是描述用于对连接到公共字线的存储器单元进行编程的处理的一个实施例的流程图。在图11的步骤636期间，图18的处理可以进行一次或多次。图18的处理类似于图12的处理。在图12的处理和图18的处理之间共同的步骤具有相同的参考标号。两个处理之间的差别在于图18的处理包括步骤800和802。

图18的实施例构思两组特征。一组特征包括基于哪条字线正被编程而改变编程参数。例如，步骤800（其在步骤770之前）包括基于哪条字线正被编程而设置各种编程参数。如上所述，图18的编程处理用于编程连接到公共字线的存储器单元。对于一块，图18的编程处理可以进行多次，包括对于每条字线的一次或多次。取决于哪条字线正被编程，可以改变各个编程参数。可以改变的编程参数的一个例子是Vint和Vpass之间的Δ。在一些实施例中，在NAND串的末端附近，在字线之间存在更大的间隔，而在NAND串的中间，字线将更紧密地在一起。在其中字线之间的距离更大的情况下，耦合将更弱；因此，Δ可能需要更大。在一些实施例中，在NAND串的末端附近，字线更粗，而在其他实施例中，在NAND串的中间的字线更粗。在字线粗度更大的情况下，耦合可能更强；因此，可以使Δ更小。当选择基于字线数改变Δ时，也可以使用其他因素。除了改变Δ之外，可以基于字线数改变何时升高各个字线电压的时刻。因此，在对于具体字线的图18中的处理的开始，在步骤800设置各个参数。

如上所述，图12和18的编程处理包括进行一组周期，每个周期将编程电压Vpgm升高步长（例如.1-.5伏）。在一些实施例中，也可以将Vpass增加步长。在其他实施例中，Vpass将不增加步长。在一些实施例中，每次增加Vpgm时可以增加Δ。例如，在步骤802（在步骤786之后并在步骤772之前进行）中，可以基于Vpgm的幅度改变用于编程的参数中的一个或多个。可以改变的参数的例子是在Vint和Vpass之间的Δ。在一些实施例中，每次Vpgm改变时，Δ将改变。在其他实施例中，在Vpgm的多个改变之后，Δ将改变。在其他实施例中，在Vpgm已经命中某些阈值幅度时，，Δ将改变。在其他实施例中，Δ可以被设置为Vpgm的数学函数，或者Vpgm和字线数的数学函数。在另一实施例中，在用于设置Δ的数学函数中可以考虑其他数据。在图18的处理的一些实施例中，进行步骤800，不进行步骤802。在其他实施例中，进行步骤802，不进行步骤800。在其他实施例中，进行步骤800和802两者。除了步骤800和802之外的图18的步骤与图12中的相同并且按类似的方式进行。图13-17的任意一个可以用于实现图18的步骤772。

一个实施例包括升高对于连接到一组连接的非易失性存储元件的字线集的电压。该字线集包括所选字线、与所选字线相邻的未选字线以及其他未选字线。在升高该字线集的电压之后，处理包括将所选字线进一步升高到编程电压并与将所选字线升高到编程电压同时将与所选字线相邻的未选字线进一步升高到一个或多个电压电平。该编程电压致使非易失性存储元件中的至少一个经历编程。

一个实施例包括多个非易失性存储元件、连接到该多个非易失性存储元件的字线、连接到该多个非易失性存储元件的位线以及经由字线和位线与该多个非易失性存储元件通信的一个或多个管理电路。对于编程处理，字线包括所选字线、与所选字线相邻的未选字线以及其他未选字线。所述一个或多个管理电路升高字线的电压。在升高字线电压之后，所述一个或多个管理电路将所选字线升高到编程电压，并与将所选字线升高到编程电压同时将与所选字线相邻的未选字线升高到一个或多个电压电平。

一个实施例包括：（a）将所选字线升高到对于该所选字线的中间电平，（b）将与所选字线相邻的字线升高到对于这些与所选字线相邻的未选字线的一个或多个中间电平，（c）将其他未选字线升高到将降低编程干扰的一个或多个编程支持电平，（d）在步骤（a）-（c）之后，将所选字线升高到当前的编程电平，以及（e）与步骤（d）同时，将与所选字线相邻的字线升高步长量。

为了例示和描述的目的已经给出了本发明的以上详细描述。不意图穷尽或者将本发明限制到所公开的精确形式。考虑到以上教导，许多修改和变化是可能的。选择所述实施例以便最佳地说明本发明的原理及其实际应用，由此使本领域技术人员能够在各种实施例中并以适合于意欲的具体使用的各种修改最佳地利用本发明。意图本发明的范围由附于此的权利要求书限定。

Claims (18)

1.一种编程非易失性存储器的方法，包括：

升高连接到一组连接的非易失性存储元件的字线集的电压，该字线集包括所选字线、与所选字线相邻的未选字线以及其他未选字线；

在升高该字线集的电压之后，将所选字线进一步升高到编程电压；以及

在升高该字线集的电压之后，与将所选字线升高到编程电压同时，将与所选字线相邻的未选字线进一步升高到一个或多个电压电平，该编程电压致使所述非易失性存储元件中的至少一个经历编程。

2.如权利要求1所述的方法，其中：

升高连接到该组连接的非易失性存储元件的该字线集的电压包括将与所选字线相邻的未选字线的电压升高到第一电压，并将所述其他未选字线的电压升高到该第一电压；以及

升高与所选字线相邻的未选字线包括将与所选字线相邻的未选字线升高到大于该第一电压的第二电压。

3.如权利要求1所述的方法，其中：

升高与所选字线相邻的未选字线包括将与所选字线相邻的未选字线升高到第二电压，然后将与所选字线相邻的未选字线降低到通过电压以防止在编程期间的编程干扰。

4.如权利要求1所述的方法，其中升高连接到该组连接的非易失性存储元件的字线集的电压包括：

将与所选字线相邻的未选字线升高到在编程电压以下的中间电压；

与将与所选字线相邻的未选字线升高到中间电压同时，将所述其他未选字线升高到通过电压，该通过电压在该编程电压以下；以及

与将与所选字线相邻的未选字线升高到中间电压同时，将所选字线升高到在该编程电压以下的电平。

5.如权利要求1所述的方法，其中：

升高连接到该组连接的非易失性存储元件的字线集的电压包括将与所选字线相邻的未选字线的电压增加到第一电压，并将所述其他未选字线的电压增加到比该第一电压大的第二电压；

升高与所选字线相邻的未选字线包括将与所选字线相邻的未选字线升高到大于该第二电压的第三电压；以及

该方法还包括将与所选字线相邻的未选字线降低到第二电压，并在编程期间将与所选字线相邻的未选字线保持在该第二电压。

6.如权利要求1所述的方法，其中升高与所选字线相邻的未选字线包括：

将与所选字线相邻的未选字线升高到并保持在第一电平；

将与所选字线相邻的未选字线从所述第一电平升高到第二电平并保持在该第二电平；以及

将与所选字线相邻的未选字线从该第二电平升高到第三电平并保持在第三电平。

7.如权利要求1-6的任意一项所述的方法，其中：

将与所选字线相邻的未选字线升高到一个或多个电平包括将与所选字线相邻的未选字线的电压增加作为字线位置的函数的量。

8.如权利要求1-7的任意一项所述的方法，其中：

在一系列周期中重复升高所述字线集的电压、升高所选字线以及升高与所选字线相邻的未选字线；

将与所选字线相邻的未选字线升高到一个或多个电平包括将与所选字线相邻的未选字线升高在相继的周期中增加的量；以及

该编程电压在相继的周期中增加。

9.如权利要求1-8的任意一项所述的方法，还包括：

在升高该字线集的电压之后，与将所选字线升高到该编程电压同时，将紧接于与所选字线相邻的字线之后的未选字线升高到一个或多个电压电平。

10.一种非易失性存储装置，包括：

多个非易失性存储元件；

连接到该多个非易失性存储元件的字线，用于编程处理，所述字线包括所选字线、与所选字线相邻的未选字线以及其他未选字线；

连接到该多个非易失性存储元件的位线；以及

经由所述字线和所述位线与该多个非易失性存储元件通信的一个或多个管理电路，所述一个或多个管理电路升高字线的电压，在升高字线的电压之后，所述一个或多个管理电路将所选字线升高到编程电压，在升高字线的电压之后，在与将所选字线升高到编程电压同时，所述一个或多个管理电路将与所选字线相邻的未选字线升高到一个或多个电压电平。

11.如权利要求10所述的装置，其中：

所述一个或多个管理电路通过将与所选字线相邻的未选字线的电压升高到第一电压并将所述其他未选字线升高到大于该第一电压的第二电压来升高字线的电压；以及

所述一个或多个管理电路通过将与所选字线相邻的未选字线升高到该第二电压来将与所选字线相邻的未选字线升高到一个或多个电压电平。

12.如权利要求10所述的装置，其中：

所述一个或多个管理电路通过将与所选字线相邻的未选字线的电压升高到第一电压并将所述其他未选字线升高到该第一电压来升高字线的电压；以及

所述一个或多个管理电路通过将与所选字线相邻的未选字线升高到大于该第一电压的第二电压来将与所选字线相邻的未选字线升高到一个或多个电压电平。

13.如权利要求10所述的装置，其中：

通过将与所选字线相邻的未选字线的电压升高到并保持在第一电压、将与所选字线相邻的未选字线的电压从该第一电平升高到第二电平并保持在第二电平、以及将与所选字线相邻的未选字线的电压从该第二电平升高到第三电平，所述一个或多个管理电路将与所选字线相邻的未选字线升高到一个或多个电压电平。

14.如权利要求10所述的装置，其中：

所述一个或多个管理电路通过将与所选字线相邻的未选字线的电压升高到第一电压并将所述其他未选字线升高到大于该第一电压的第二电压来升高字线的电压；

所述一个或多个管理电路通过将与所选字线相邻的未选字线的电压升高到大于该第二电压的第三电压来将与所选字线相邻的未选字线升高到一个或多个电压电平；以及

所述一个或多个管理电路将与所选字线相邻的未选字线降低到第二电压，并在编程期间将与所选字线相邻的未选字线保持在该第二电压。

15.如权利要求10所述的装置，其中：

所述一个或多个管理电路通过将与所选字线相邻的未选字线升高作为字线位置的函数的量来将与所选字线相邻的未选字线升高到一个或多个电压电平。

16.如权利要求10所述的装置，其中：

通过将与所选字线相邻的未选字线升高到在该编程电压以下的中间电压、与将与所选字线相邻的未选字线升高到中间电压同时将所述其他未选字线升高到通过电压。以及与将与所选字线相邻的未选字线升高到中间电压同时将所选字线升高到在该编程电压以下的电平，所述一个或多个管理电路升高字线的电压，该通过电压在该编程电压以下。

17.如权利要求10-16的任意一项所述的装置，其中：

所述一个或多个管理电路在一系列的周期中重复升高字线的电压、将所选字线升高到编程电压、以及将与所选字线相邻的未选字线升高到一个或多个电压电平；

所述一个或多个管理电路通过将与所选字线相邻的未选字线升高在相继的周期中增加的量来将与所选字线相邻的未选字线升高到一个或多个电平；以及

该编程电压在相继的周期中增加。

18.如权利要求10-17的任意一项所述的装置，其中：

该多个非易失性存储元件是NAND闪存器件；

该NAND闪存器件包括所选的NAND闪存器件；

所选字线连接到该所选的NAND闪存器件；以及

该所选的NAND闪存器件响应于将所选字线升高到编程电压而使其阈值电压改变。

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