201209832 六、發明說明： 【發明所屬之技術領域】 本發明係關於程式化非揮發性儲存器。 【先前技術】 半導體記憶體裝置愈來愈普遍地用於各種電子裝置中。 舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位 相機、個人數位助理'行動計算裝置、非行動計算裝置= 其他裝置中。電可抹除可程式化唯讀記憶體(eepr〇m)及 快閃記憶體即在最受歡迎之非揮發性半導體記憶體之中。 EEPROM及快閃記憶體兩者皆利用一浮動閉極該浮動 閘極定位於-半導體基板中之—通道區上面且與該通道區 絕緣《該浮動閘極定位於源極區與汲極區之間。—控制閘 極提供於該浮動閘極上方，且與該浮動閘極絕緣。電晶體 之臨限電壓受浮動閘極上所保留之電荷量控制。亦即，在 導通電晶體以准許其源極與汲極之間的傳導之前必須施加 至控制閘極之最小電壓量係由浮動閘極上之電荷位準控 制。 二 當程式化一 EEPROM或快閃記憶體裝置時，通常將一程 式化電壓施加至控制閘極且將位元線接地。將來自通道之 電子注入至該浮動閘極中。當電子累積於浮動閘極中時， 該浮動閘極變得帶負電荷，且記憶體單元之臨限電壓升高 以使δ玄a己憶體單元處於經程式化狀態中。可在標題為 「Source Side Self Boosting Technique For Non-Volatile
Memory」之美國專利6,859 397及標題為「Detecting 〇ver 156198.doc 201209832
Programmed Mem〇ry」之美國專利6 917 542中找到關於程 式化之更多資訊，該兩個美國專利皆以全文引用之方式併 入本文中。 某些EEPR〇M及快閃記憶體裝置具有用以儲存兩個電荷 範圍之一洋動閘極，且因此，記憶體單元可在兩種狀態 (對應於資料「L及資料「〇」之一經抹除狀態及一經程 式化狀J )之間進行程式化/抹除。此一裝置稱為二進制裝 置。 一多狀態快閃記憶體單元係藉由識別多個不同的所允許 臨限電壓範圍來貫施。每—不同臨限電壓範圍皆對應於資 料位70組之一預定值。經程式化至記憶體單元中之資料與 該記憶體單元之臨限電壓範圍之間的特定關係相依於針對 该等纪憶體單元所採用之資料編碼方案。舉例而言，美國 專利第6,222,762號及美國專利申請公開案第細撕55_ 號（此一者白以全文引用之方式併入本文中）闡述了用於多 狀態快閃記憶體單元之各種資料編碼方案。 為將该程式化電壓施加至正經程式化之單元之控制閘 極，將彼程式化電壓施加於該適當字線上。在nand快閃 »己隐體中，彼予線亦連接至利用相同字線之串中之 母一者中之一個單元。當期望程式化一字線上之一個記憶 體單疋（或記憶體單元子組）而不程式化連接至該相同字線 之’、他。己隐體單元時，出現一問題。由於該程式化電壓係 施加至連接至—字線之所有記憶體單it，因此該字線上之 一未選定單元（非欲經程式化之一記憶體單元）可無意中經 156198.doc 201209832 程式化。該選定字線上之未選定記憶體單元之無意程式化 稱為「程式化干擾」。 可採用數種技術來防止程式化干擾。在稱為「自升壓」 之一種方法中，將該等未選定位元線電隔離且在程式化期 間對該等未選定字線施加一通過電壓（例如7伏至1 〇伏）。該 等未選定字線耦合至該等未選定位元線，從而致使在該等 未選定位元線之通道中存在一電壓，此往往減小程式化干 擾。自升壓致使在該通道中存在一電壓升壓，此往往使跨 越該穿隧氧化層之電壓降低且因此減小程式化干擾。 用以避免程式化干擾之其他技術包含局部自升壓 (LSB」）及抹除區域自升壓（「EASB」）。LSB與EASB兩 者皆嘗試將先前經程式化之記憶體單元之通道與正受抑制 之s己憶體單元之通道隔離。藉助LSB技術，正經程式化之 記憶體單元之位元線係處於接地且其中記憶體單元正受抑 制之串之位元線係處於Vdd »在該選定字線上驅動該程式 化電壓。鄰近該選定字線之該等字線係處於零伏且剩餘未 選定字線係處於Vpass。EASB類似於LSB，除了僅該源極 側鄰近字線係處於零伏以外。經修訂抹除區域自升墨 (「REASB」）係EASB之一變化形式。 藉助升壓及程式化技術之每一者’需要在該等字線上 動一信號。一般而言，字線具有一不可忽略之電阻及 容’從而導致一顯著RC時間常數。因此，總财_快閃 入速度因线必須等待字線相目標程式化電壓之時間 而降級。若該系統不減慢該寫入過程來完全適應字線 156198.doc 201209832 RC延遲’則正以一既定程式化電壓經程式化之記憶體單 元之臨限電壓分佈（「自然Vt分佈」）將經歷一加寬。接近 連接至驅動器之字線之端部之記憶體單元通常具有較高臨 限電壓，而位於該字線之另一端之記憶體單元將具有較低 臨限電壓》較寬之自然Vt分佈可具有若干個不利效應，諸 如’更慢之資料程式化、更糟之程式化干擾或更寬之最後 經程式化分佈。 【發明内容】 本發明揭示一種用於程式化非揮發性儲存器之過程，其 能夠透過同步耦合鄰近字線來達成較快程式化速度及/或 較準確程式化。舉例而言，—最佳化波形可用於該選定字 線（例如，連接至經選定進行程式化之一或多個記憶體單 兀之字線）及該鄰近字線，該最佳化波形首先使彼等字線 升高至一或多個中間位準且然後同時使該選定字線及鄰近 字線升高至各別目標位準。 一項實施例包含使連接一經連接非揮發性儲存元件群組 之一組字線之電壓升高。該組字線包含一選定字線、毗鄰 於該選定芊線之若干未選定字線及其他未選定字線。在使 該組字線之電壓升高之後，該過程包含進一步使該選定字 線升高至一程式化電壓且進一步與使該選定字線升高至該 程式化電壓同時使毗鄰於該選定字線之該等未選定字線升 间至一或多個電壓位準。該程式化電壓致使該等非揮發性 儲存元件中之至少一者經歷程式化。 一項實施例包含複數個非揮發性儲存元件，連接至該複 156198.doc 201209832 數個非揮發性儲存元件之字線、連接至該複數個非揮發性 存元件之位元線及經由該等字線與該等位元線與該複數 個非揮發性儲存元件通信之一或多個管理電路。針對一程 式化過程，該等字線包含一選定字線、毗鄰於該選定字線 之右干未選定字線及其他未選定字線。該一或多個管理電 路使該等字線之電壓升高。在使該等字線之電壓升高之 後，該一或多個管理電路使該選定字線升高至一程式化電 壓且與該使該選定字線升高至該程式化電壓同時使毗鄰於 該選疋子線之該等未選定字線升高至一或多個電壓位準。 一項實施例包含（a)使一選定字線升高至用於該選定字線 之一中間位準，（b)使毗鄰於該選定字線之字線升高至用於 毗鄰於該選定字線之該等字線之一或多個中間位準，（勹使 其他未選定字線升高至將減小程式化干擾之一或多個程式 化支援位準，（d)在步驟（a)至（c)之後，使該選定字線升高 至一當前程式化位準，及（e)與步驟（d)同時，使毗鄰於該 選定字線之該等字線升高一步長量。 【實施方式】 可用以實施本文中所闡述之技術之一非揮發性健存系統 之一項實例係使用NAND結構之一快閃記憶體系統，該 NAND結構包含配置夾在兩個選擇閘極之間的多個串聯電 晶體。該等串聯電晶體及該等選擇閘極稱為 — nand串。 圖1係展示一個NAND串之一俯視圖β圖2係其一等效電 路。圖1及圖2中所繪示之NAND串包含串聯且夹在一第一 (汲極側）選擇閘極120與一第二（源極側）選擇閘極122之間 156198.doc 201209832 的四個電晶體100、102、104及106。選擇閘極120經由位 元線觸點126將該NAND串連接至一位元線。選擇閘極122 將該NAND串連接至源極線128。藉由將適當電壓施加至選 擇線SGD來控制選擇閘極120。藉由將適當電壓施加至選 擇線SGS來控制選擇閘極122。電晶體100、102、104及 1 0 6中之每一者具有一控制閘極及一浮動閘極。舉例而 言，電晶體100具有控制閘極100CG及浮動閘極100FG。電 晶體102包含控制閘極102CG及一浮動閘極102FG。電晶體 104包含控制閘極104CG及浮動閘極104FG。電晶體106包 含一控制閘極106CG及一浮動閘極106FG。控制閘極 100CG連接至字線WL3，控制閘極102CG連接至字線 WL2，控制閘極104CG連接至字線WL1，且控制閘極 106CG連接至字線WL0。 應注意，雖然圖1及圖2展示NAND串中之四個記憶體單 元，但四個記憶體單元之使用僅係作為一實例而提供。一 NAND串可具有小於四個之記憶體單元或多於四個之記憶 體單元。舉例而言，某些NAND争將包含8個記憶體單元、 16個記憶體單元、32個記憶體單元、64個記憶體單元、 128個記憶體單元等等。本文中之論述並不將一NAND串中 之記憶體單元限於任一特定數目。一項實施例使用具有66 個記憶體單元之NAND串，其中64個記憶體單元係用以儲 存資料且該等記憶體早元中之兩者因其不儲存貢料而稱為 虛擬記憶體單元。 用於使用一 NAND結構之一快閃記憶體系統之一典型架 156198.doc 201209832 構將包含數個NAND串。每一 NAND串係藉由其由選擇線 SGS控制之源極選擇閘極連接至共同源極線，且藉由其由 選擇線SGD控制之汲極選擇閘極連接至其相關聯之位元 線。每一位元線及經由一位元線觸點連接至彼位元線之各 別NAND串構成記憶體單元陣列之行。與多個NAND串分 享位元線。通常，位元線在該等NAND串之頂部上沿垂直 於該等字線之一方向延伸且連接至一感測放大器。 在下列美國專利/專利申請案中提供NAND型快閃記憶體 及其操作之相關實例，所有該等美國專利/專利申請案皆 以引用之方式併入本文中：美國專利第5,570,3 15號；美國 專利第5,774,397號；美國專利第6,046,935號；美國專利第 6,456,528號；及美國專利公開案第US2003/0002348號。 除了 NAND快閃記憶體之外，亦可使用其他類型之非揮 發性儲存裝置。舉例而言，非揮發性記憶體裝置亦由使用 一電介質層來儲存電荷之記憶體單元製造。代替早先所闡 述之導電浮動閘極元件，使用一電介質層。利用電介質儲 存元件之此等記憶體裝置已由Eitan等人闡述，「NROM : A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell j > IEEE Electron Device Letters，第 21卷，第 11 期，2000年 11 月，第543-545頁。一 ΟΝΟ電介質層跨越源極擴散與汲極 擴散之間的通道而延伸。一個資料位元之電荷定位於毗鄰 於汲極之電介質層中，而另一資料位元之電荷定位於毗鄰 於源極之電介質層中。美國專利第5,768,192號及第 6,011,725號揭示一種具有夾在兩個二氧化矽層之間的一陷 156198.doc -10- 201209832 獲電介質之非揮發性記憶體單元。多狀態資料儲存器係藉 由單獨讀取該電介質内之空間分離之電荷儲存區之二進制 狀態來實施。亦可使用基於MONOS或TANOS類型之結構 或奈米晶體之非揮發性儲存器。亦可使用其他類型之非揮 發性儲存器。 圖3圖解說明具有用於並行地讀取及程式化一記憶體單 兀（例如，NAND多狀態快閃記憶體）頁（或其他單位）之讀取/ 寫入電路之一記憶體裝置210。記憶體裝置210可包含一或 多個記憶體晶粒或晶片21 2。記憶體晶粒（或積體電路）2 j 2 包3 ( 一維或二維）記憶體單元陣列2 0 0、控制電路2 2 〇及 讀取/寫入電路230A及230B。在一項實施例中，各種週邊 電路對記憶陣列200之存取係以一對稱方式在該陣列之相 對侧上實施，以使得使每一側上之存取線及電路之密度減 半。讀取/寫入電路230A及230B包含多個感測區塊3〇〇，該 等感測區塊允許並行讀取或程式化一記憶體單元頁。記憶 體陣列200可經由列解碼器24〇八及24〇3由字線來定址且可 經由行解碼器242A及242B由位元線來定址。字線及位元 線係控制線之實例。在一典型實施例中，一控制器244與 • 一或多個記憶體晶粒212 —樣包含於相同記憶體裝置 • 21 〇(例如，一可抽換儲存卡或封裝）中。命令及資料經由線 232在主機與控制器244之間傳送且經由線234在該控制器 與一或多個記憶體晶粒212之間傳送。 控制電路220與讀取/寫入電路23〇八及23〇8協作來對記憶 體陣列200執行記憶體操作.控制電路22〇包含一狀態機 156198.doc •11- 201209832 222、一晶載位址解碼器224及一電力控制模組226。狀態 機222提供對記憶體操作之晶片級控制。晶載位址解碼器 224在由主機或一記憶體控制器所用之硬體位址與由解碼 器240八、2408、242八及2428所用之硬體位址之間提供一 位址介面。電力控制模組226控制在記憶體操作期間供應 至字線及位線之電力及電壓。在一項實施例中，電力控制 模組226包含可形成大於電源電壓之電壓之一或多個電荷 幫浦。控制電路220向列解碼器240A及204B以及行解碼器 242八及2428提供位址線八00尺。行解碼器242八及2426經 由標記資料I/O之信號線向控制器244提供資料。溫度感測 器228可係在此項技術中習知之一類比或數位溫度感測 器。 在一項實施例中，在與記憶體晶片212不同之一晶粒（或 積體電路）上實施控制器244。在某些實施例中，控制器 244與主機及控制電路220以及該等解碼器介接。在某些實 施例中，控制器244與讀取/寫入電路介接。 在一項實施例中，控制電路220、電力控制電路226、解 碼器電路224、狀態機電路222、解碼器電路242A、解碼器 電路242B、解碼器電路240A、解碼器電路240B、讀取/寫 入電路230A、讀取/寫入電路230B及/或控制器244之一者 或任一組合可稱為一或多個管理電路。該一或多個管理電 路執行本文中所闡述之過程。 圖4繪示記憶體單元陣列200之一實例性結構。在一項實 施例中，該記憶體單元陣列劃分成大量記憶體單元區塊 156198.doc • 12- 201209832 (例如’區塊〇至區塊1023，或另一數量之區塊）。作為快閃 記憶體系統之常見情形，區塊係抹除單位。亦即，每—區 塊含有一起抹除之最小數目之記憶體單元。亦可使用其他 抹除單位。 —區塊含有經由位元線（例如，位元線Bl〇至bl69,623) 及予線（WL0、WL1、WL2、WL3)存取之一組NAND串。圖 4展不串聯連接以形成一 NAND串之四個記憶體單元。雖然 展示每一 NAND串中包含四個單元，但亦可使用多於或小 於四個（例如，一NAND串上可存在16個、32個、64個、 128個或另一數目之記憶體單元）。NAND串之一個端子經 由一汲極選擇閘極（連接至選擇閘極汲極線s G D)連接至一 對應位το線，而另一端子經由一源極選擇閘極（連接至選 擇閘極源極線SGS)連接至源極線。 每一區塊通常被劃分成若干個頁。在一項實施例中，一 頁係-程式化單位。亦可使用其他程式化單位。一或多個 資料頁通常儲存於—個記憶體單元列卜舉例而言，一或 夕個^料頁可儲存於連接至—共同字線之記憶體單元中。 頁可儲存$多個區段。一區段包含使用者資料及附加 項資料（亦稱為系統資料）。一使用者資料區段通常係512個 組’對應於磁碟驅動器中—區段之大小。大量頁形成 區鬼舉例而έ，自8個頁至多達32個、64個、128個或 更多個頁不等。亦可使用不同大小之區塊、頁及區段。另 外’-區塊可具有多於或小於队似個位元線。 系丄刀。j為一核心部分（稱為一感測模組48〇)及一共 156198.doc -13· 201209832 同部分490之一個別感測區塊300之一方塊圖。在一項實施 例中，將存在用於每一位元線之一單獨感測模組48〇及用 於一組多個感測模組480之一個共同部分490 »在一項實例 中’一感測區塊將包含一個共同部分490及八個感測模組 480。一群組中之感測模組中之每一者將經由一資料匯流 排472與相關聯之共同部分通信。可在美國專利申請公開 案2006/0140007中找到一項實例，該美國專利申請公開案 以全文引用之方式併入本文中。 感測模組480包括判定一所連接之位元線中之傳導電流 是高於還是低於一預定位準之感測電路47〇。在某些實施 例中，感測模組480包含通常稱為一感測放大器之一電 路。感測模組48G亦包含用以設定所連接位元線上之一電 壓狀況之-位元線鎖存器482。舉例而言，鎖存於位元線 =:器482中之一預定狀態將導致該所連接位元線被拉至 弋匕抑制之一狀態（例如，vdd)以便鎖定記憶體單 元以免程式化。 八同部分柳包括—處理器492 —組資料鎖存器494及 搞。於4組資料鎖存器494與資料匯流排42 介面496。處理器492拙，〜丄仿 益492執饤計算。舉例而言，其功能中之一 ==存於所感測記憶體單元中之資料並將所判定之 ==組資料鎖存器中。在-讀取操作期間，該組 貢枓鎖存益494用以锉六丄点 一 —存由處理器492判定之資料位元。在 一程式化刼作期間， 之資料位元。經匯丄以儲存自資料匯流排420匯入 之資料位元表示欲程式化至記憶體中 156198.doc 201209832 之寫入資料。I/O介面496在資料鎖存器494與資料匯流排 420之間提供一介面。 在續取或感測期間，該系統之操作係處於狀態機222之 控制之下，該狀態機控制（使用電力控制件226)向（若干個） 經疋址s己憶體單元供應不同控制閘極電壓。當感測模組 480步進穿過對應於記憶體所支援之各種記憶體狀態之各 種預界定控制閘極電壓時，其可在此等電壓中之一者處跳 脫且 '纟玉由匯流排472將一輸出自感測模組提供至處理器 492彼時，處理器492藉由考量感測模組之（若干個）跳脫 事件及關於經由輸入線493自狀態機所施加之控制閘極電 壓之-寅Λ來判疋所得之記憶體狀態。然後該處理器計算用 於該δ己憶體狀態之二進制編碼且將所得的資料位元儲存至 資料鎖存器494中。在核心部分之另一實施例中，位元線 鎖存器482起到兩個職責：既作為用於鎖存感測模組48〇之 輸出之-鎖存H，且亦作為如上文所閣述之—位元線鎖存 器。 預料某些實施方案將包含多個處理器492。在一項實施 例中，每-處理器492將包含一輸出線（在圖5中未繪示）以 使得輸出線中之每-者係線或連接在—起。在某些實施例 s、等輸出線在連接至線或線之前被反轉。此組態達成 在程式化驗證過程期間快速判定程式化過程何時已完成， 此乃因接收線或線之狀態機可判定正被程式化之所有位元 何時已達料期望之位準。舉例心，當每已達到 其期望之位準時’將向線或線發送彼位元之-邏輯〇(或反 156198.doc 15 201209832 轉一資料1) *當所有位元輸出一資料0(或經反轉之一資料 1)時’則狀態機知曉將終止該程式化過程。在其十每一處 理Is皆與八個感測模組通信之實施例中，狀態機可（在某 些實施例中）需要讀取線或線八次，或者將邏輯添加至處 理器492以累積相關聯位元線之結果以使得該狀態機僅需 讀取該線或線一次。 資料鎖存器堆疊494含有對應於感測模組之一資料鎖存 益堆疊。在一項實施例中，每感測模組48〇存在3個（或4個 或另數目個）資料鎖存器。在一項實施例中，該等鎖存 器各自一個位元。 在程式化或驗證期間，欲程式化之資料自資料匯流排 420儲存於該組資料鎖存器494中。在驗證過程期間，處理 器492相對於所期望之記憶體狀態來監控經驗證之記憶體 狀態。t兩者-致時，4¾器492設定位元線鎖存器482以 致使該位元線被拉至指定程式化抑制之—狀態。此抑制耗 合至該位元線之記憶體單元進一步程式化，即使在其經受 在其控制閘極上之程式化脈衝時亦如此。在其他實施例 中，處理器首先載入位元線鎖存器482且感測電路在驗證 過程期間將該位元線鎖存器設定為一抑制值。 在某些實施方案中(但不要求)’將該等資料鎖存器實施 為一移位暫存器以使得錯存於其中之並行資料轉換成用於 資料匯流排420之串列資料，且反之亦然。在一項較佳實 施例中，可將對應於讀取/寫入記憶體單元區塊之所有資 料鎖存器键接在-起以形成一區塊移位暫存器，以使得可 156198.doc 201209832 藉由串列傳送來輸入或輸出一資料區塊。特定而言，讀取/ 寫入模組之記憶庫經調適以使得其資料鎖存器組中之每一 者將依序將資料移入至或移出資料匯流排，彷彿其係用於 整個讀取/寫入區塊之一移位暫存器之一部分一般。 可在以下專利中找到關於感測操作及感測放大器之額外 資訊：（1)在2004年3月25曰公佈之美國專利申請公開案第 2004/0057287號 r Non-Volatile Memory And Method With Reduced Source Line Bias Errors」；（2)在 2004年 6月 10 日公 佈之美國專利申請公開案第2004/0109357號「Non-Volatile Memory And Method with Improved Sensing」；（3)美國專 利申請公開案第20050169082號；（4)在20〇5年4月5日申請 之由 Jian Chen發明之標題為「Compensating for Coupling During Read Operations of Non-Volatile Memory」之美國 專利公開案2006/0221692 ;及（5)在2005年12月28日申請之 由 Siu Lung Chan 及 Raul-Adrian Cernea 發明之標題為 「Reference Sense Amplifier For Non-Volatile Memory」之 美國專利申請公開案第2006/0158947號。緊在上文所列出 之所有五個專利文件皆以全文引用之方式併入本文中。 當一成功程式化過程（具有驗證）結束時，視情況，記憶 體單元之臨限電壓應在經程式化記憶體單元之一或多個臨 限電壓分佈内或在經抹除記憶體單元之一臨限電壓分佈 内。圖6圖解說明當每一記憶體單元儲存兩個資料位元時 記憶體單元陣列之實例性臨限電壓分佈（對應於資料狀 態）。然而，其他實施例可使用每記憶體單元多於或小於 156198.doc 17 201209832 兩個資料位元（例如 t 堵如每記憶體單元三個或四個或更 ^ -. 甲所闡迷之技術並不限於每記憶體 皁几任一特定數目個位元。 ιΊ丁、’生抹除5己憶體單元之一第一臨限電虔分佈ε。亦 二一！％式化5己憶體單元之三個臨限電壓分佈A、Β及。。
八饮項實施例中，砂佈中之臨限電虔為負，而A、BAC 刀佈中之臨限雷懕立 為。圖6之每一不同臨限電壓分佈皆 咨應於該資料位元組之預定值。經程式化至記憶單元令之 資料與該記憶體單元之臨限電壓位準之間的特定關係相依 於針對記憶單元所採用之資料編碼方案。舉例而言，美國 專利第6,222,762號及美國專利申請公開案第2謝贿$剛 號（此二者皆以全文引用之方式併人本文中）闡述了用於多 狀態快閃記憶體單元之各種資料編碼方案。在一項實施例 中’/吏用一格雷（Gray)碼指派將資料值指派給該等臨限電 壓範圍，以使得若-浮動閘極之臨限電壓錯誤地移位至其 鄰近實體狀態’則將僅影響—個位元…項實例將「u」 指派至臨限電壓範圍E(狀態E)，冑「1()」指派至臨限電壓 $已圍A(狀態A)，將「GG」指派至臨限電壓範圍B(狀態b)， 將「〇1」指派至臨限電壓範圍c(狀態c)。然而，在:他實 施例中’不使用格雷碼。雖然圖6展示四個狀態，但本發 明亦可使用包含包含多於或小於四個狀態之彼等多狀態結 構之其他多狀態結構。 圖6亦展示用於自記憶體單元讀取資料之三個讀取參考 電壓Vra、Vrb及Vix(亦稱為讀取比較位準/值）。藉由測試 156l98.doc •18- 201209832 一既定記憶體單元之臨限電壓是高於還是低於Vra、Vrb 及Vrc，該系統可判定該記憶體單元處於何種狀態。舉例 而言，若一記憶體單元具有小於Vra之一臨限電壓，則假 定其處於狀態E。若一記憶體單元具有小於Vrb且大於Vra 之一臨限電壓，則假定其處於狀態A。若一記憶體單元具 有小於Vrc且大於Vrb之一臨限電壓，則假定其處於狀態 B。若一記憶體單元具有大於Vrc之一臨限電壓，則假定其 處於狀態C。 圖6亦展示三個驗證參考電壓vva、Vvb及Vvc(亦稱為驗 證比較電壓/位準）。當將記憶體單元程式化至狀態A時， δ亥系統將測試彼等記憶體單元是否具有大於或等於Vva之 一臨限電麼。當將記憶體單元程式化至狀態B時，該系統 將測試該等記憶體單元是否具有大於或等於Vvb之臨限電 壓。當將記憶體單元程式化至狀態c時，該系統將判定記 憶體單元是否具有其大於或等於Vvc之臨限電壓。 在稱為全序列程式化之一項實施例中，可將記憶體單元 自抹除狀態E直接程式化至經程式化狀態A、B或c中之任 一者。舉例而言，可首先抹除欲程式化之一記憶體單元群 以使得4群中之所有記憶體單元皆處於經抹除狀態E中。 然後，使用-程式化過程將記憶體單元直接程式化至狀態 A、B或（：中。在將某些記憶體單元自狀態e程式化至狀態a 之同時將其他δ己憶體單元自狀態e程式化至狀態B及/或 自狀態E程式化至狀態匸。 圖7圖解說明程式化儲在 、亿储孖兩個不同頁（一下部頁及一上部 156I98.doc -19- 201209832 頁)之資料之一多狀態記憶體單元之兩階段技術之—項實 例。繪示四個狀態：狀態Ε(11)、狀態A(1〇)、狀態B(〇〇)及 狀態C(〇l)。針對狀態E，兩個頁皆儲存一 Γι」。針對狀態 Α’下部頁儲存一「0」，而上部頁儲存一 Γι」。對於狀態 Β’兩個頁皆健存「0」。對於狀態c，下部頁儲存Γι」而 上部頁儲存「0」。注意’雖然已為該等狀態中之每一者指 派特定位元型樣，但亦可指派不同的位元型樣。在一第1 程式化階段中，根據欲程式化至下部邏輯頁中之位元來設 定記憶體單元之臨限電壓位準。若彼位元係一邏輯「i」， 則該臨限電壓不改變，此乃因各別記憶體單元處於由於」早 先已抹除所致之適當狀態中。然而，若欲程式化之位元係 邏輯「〇」’則該單元之臨限位準增加至狀態A，如箭頭 504所展示。彼結束該第一程式化階段。 在一第二程式化階段中，根據欲程式化至上部邏輯頁中 之位元來設定記憶體單元之臨限電壓位準。若上部邏輯頁 位元欲儲存一邏輯「1」，則不發生程式化，此乃因該記憶 體單元相依於下部頁位元之程式化而處於狀態E或A(兩者 皆載攜具有「1」之一上部頁位元）中之一者中。若上部頁 位元欲係一邏輯「0」，則移位該臨限電壓。若該第一階段 導致記憶體單元保持處於經抹除狀態E中，則在第二階段 中該記憶體單元經程式化以使得臨限電壓增加至狀態c 内’如箭頭502所繪示《若該記憶體單元由於該第一程式 化階段而已經程式化至狀態A中，則在第二階段中該記憶 體單元進一步經程式化以使得臨限電壓增加至狀態B内， 156198.doc •20- 201209832 如箭頭506所繪示。該第二階段之結果係將該記憶體單元 程式化至經指定以針對上部頁储存—邏輯「〇」而不改變 下部頁之資料之狀態中。 在一項實施例中，若寫入足夠資料以填滿一整頁，則可 设立一系統以執行全序列寫入。若針對一全頁未寫入足夠 資料，則該程式化過程可藉助所接收之資料程式化下部頁 程式化。當接收到後續資料時’系統將然後程式化上部 頁。在又另一實施例中，該系統可以程式化下部頁之模式 開始寫入且若隨後接收到足以填滿一整個字線（或一字線 之大部分）之記憶體單元之資料，.則轉換成全序列程式化 模式。美國專利申請案2006/012639〇中揭示此一實施例之 更多細節，該專利申請案以全文引用之方式併入本文中。 圖8A至圖8C闡述用於程式化非揮發性記憶體之另一多 階段程式化過程。圖8A至圖8C之過程藉由針對任一特定 記憶體單元在針對先前頁寫人至眺鄰記憶體單元之後相對 於-特定頁寫入至彼特定記憶體單元來減小浮動閘極至浮 動閘極的耦合。在圖8A至圖8C所教示之過程之一實施方 項實例中’非揮發性記憶體單元使用四個資料狀態 儲存每記憶體單元兩個資料位元。舉例而t，假定狀態E 係經抹除狀態，且狀態a、b&c係經程式化狀態。圖9展 :狀〜與所儲存貧料之間的關係之—項實例。狀態e儲存 貝料1卜狀態A儲存資料〇1 Q狀態B儲存資料〇〇。狀態c健 存資料1〇。此係格雷編碼之一實例。亦可使用資料至實體 資料狀匕、之其他編碼。每一記憶體單元儲存兩個資料頁。 156198.doc •21· 201209832 出於參考目的，此笤眘 寺貧科頁將稱為上部頁及下部 亦可賦予該等頁其他☆ μ頁’然而 ' ^參考圖8Α至圖8C之過程之狀 態A，該上部頁儲存資 狀 科0且该下部頁儲存資料1。參考狀 iL B ’兩個頁皆儲存眘組Λ 考狀態C，下部頁儲存資料 〇且上部頁儲存資料1。 圖 8Α 至圖 80之敍-ν' yi* ^ 程式化過程係兩階段程式化過程；麸 '’圖8A至圖8C之該過程可用以實施三階段過程、四： •k過程等等。在第—階段中，將下部頁程式化。若該下部 頁欲保持資料1，則該記憶體單元狀態保持處於狀態E下。 若欲將該下部頁資料程式化以，則使該記憶體單元之電 壓之臨限值升高以使得將該記憶體單元程式化至狀態B，。 圖8A展示記憶體單元自狀態£至狀態B，之程式化。圖8八中 所繪示之狀態B，係一臨時狀態B ;因此，驗證點繪示為 Vvb·，其低於Vvb。 在一項實施例中，在將一記憶體單元自狀態E程式化至 狀態B·之後’然後將相對於其下部頁來程式化其在nand 串中之鄰近記憶體單元（在字線WLn+1上）。在程式化鄰近 記憶體單元之後’浮動閘極至浮動閘極耦合效應可使早先 經程式化之記憶體單元之表觀臨限電壓升高。此將具有使 狀態B'之臨限電壓分佈加寬至如圖8B之臨限電壓分佈520 所繪示之臨限電壓分佈之效應。當程式化該上部頁時，將 修正該臨限電壓分佈之此表觀加寬。 圖8C繪示程式化該上部頁之過程。若記憶體單元處於經 抹除狀態E中且上部頁欲保持在1，則該記憶體單元將保持 156198.doc • 22- 201209832 處於狀態E中。若該記憶體單元處於狀態E中且其上部頁資 料欲程式化至〇，則將使該記憶體單元之臨限電壓升高以 使得該記憶體單元處於狀態A中。若該記憶體單元曾處於 中間臨限電壓分佈520中且上部頁資料欲保持在1，則將該 記憶體單元程式化至最終狀態C。若該記憶體單元處於中 間臨限電壓分佈520中且上部頁資料欲變成資料〇，則該記 憶體單元將處於狀態B中。圖8A至圖8C所繪示之過程減小 浮動閘極至浮動閘極耦合之影響，此乃因僅鄰近記憶體單 元之上部頁程式化將對一既定記憶體單元之表觀臨限電壓 有影響。 雖然圖8A至圖8C提供相對於四個資料狀態及兩個資料 頁一實例，但圖8A至圖8C所教示之概念亦可應用於具有 多於或小於四個狀態及不同於兩個頁之其他實施方案。可 在美國專利第7，196,928號中找到關於圖8A至圖8C之程式 化過程之更多細節’該美國專利以引用之方式併入本文 中。 圖1 〇係闡述用於操作非揮發性記憶體（諸如圖3之系統 (或其他系統））之一過程之一項實施例之一流程圖。在步驟 600中’接收對程式化資料之一請求。該請求可係來自一 主機、另一裝置或控制器。該請求可係接收於控制器、控 制電路、狀態機或其他裝置處。回應於該請求，在步驟 602中，該控制器、控制電路、狀態機或其他裝置將判定 將使用快閃記憶體單元之哪一區塊來儲存資料。在步驟 604中’將使用上文所闡述之程式化過程中之任—者（戈其 156198.doc •23- 201209832 他程式化過程）將資料 式化至所判定之區塊中。在步驟 606中，將讀取經程式 飞化之資枓一次或諸多次。在步驟604 與步驟6之間存在—虛線，此乃因在料步驟之間可經 過一不可預知的時間量，且回應於㈣6叫執行步驟 _。而是’回應於讀取資料或其他事件之—請求來 步驟606。 糸闞述用於程式化—區塊中之記憶體單元之一程式 化過程之一流程圖。圖u之過程係圖1〇之步驟祕之一項 實把例纟步驟632中，在程式化之前抹除記憶體單元（以 區塊為單位或以其他單位卜在—項實施例中，藉由在源 極線及位元線浮動之同時使p井升高至—抹除電壓（例如， 20伏）達-充足時間週期並將一選定區塊之字線接地來抹 除5己憶體單7L «*因此將—強電場施加至選定記憶體單元之 穿隨氧化層’且隨著浮動閘極之電子發射至基板側而抹除 選疋》己隐體單元，通常藉由F〇wler_N〇rdheim隧穿機制。 隨著電子自浮動閘極傳送至p井區，選定記憶體單元之臨 限電壓降低。可對整個記憶體陣列、個別區塊或另一單元 單位執行抹除。亦可使用其他抹除技術。 在步驟634中，執行軟程式化以使經抹除記憶體單元之 臨限電壓分佈變窄。某些記憶體單元可處於比由於抹除過 程而所需更深之一經抹除狀態中。軟程式化可施加程式化 脈衝以將該等較深之經抹除記憶體單元之臨限電壓移至仍 在經抹除狀態之一有效範圍中之一較高臨限電壓。在步驟 636中，如本文所闡述來程式化該區塊之記憶體單元。可 156198.doc -24· 201209832 使用上文所闡述之各種電路在狀態機、控制器或狀態機與 控制器之組合之引導下來執行圖11之過程。舉例而言，控 制器可將命令及資料發至狀態機以程式化該資料。作為回 應，狀態機可操作上文所闡述之電路以實施程式化操作。 圖12係闡述用於對連接至一共同字線之一或多個記憶體 單元執行程式化之一過程之一項實施例之一流程圖。因 此，當程式化一記憶體單元區塊時，對該區塊之每一字線 執行圖12中之過程一或多次。在圖η之步驟636期間可執 行圖12之過程一次或多次。舉例而言，圖12之過程可用以 將§己憶體單元自狀態Ε直接程式化（例如’全序列程式化） 至狀態A、Β或C中之任一者。另一選擇係，圖12之過程可 用以執行圖7、圖8Α至圖8C或其他程式化方案之過程之階 段中之一者或每一者。舉例而言，當執行圖8Α至圖扣之 過程時，圖12之過程用以實施包含將該等記憶體單元中之 某些記憶體單元自狀態Ε程式化至狀態Β，之第一階段。然 後可再次使用圖12之過程以實施包含將該等記憶體單元中 之某些記憶體單元自狀態Ε程式化至狀態Α以及自狀態Β,程 式化至狀態B及C之第二階段。 通常，在一程式化操作期間施加至控制閘極之程式化電 壓係作為一系列程式化脈衝而施加。程式化脈衝之間係一 組一或多個驗證脈衝以執行驗證。在諸多實施方案甲，程 式化脈衝之量值隨著每一連續脈衝增加一預定步長大小。 在圖12之步驟770中，將程式化電壓（Vpgm)初始化至開始 Η值（例如，〜12 v至16 v或另一適合位準）且將由狀態機 I56198.doc -25- 201209832 222所維持之一程式計數器PC初始化為1。 在步驟772中，將程式化信號之一程式化脈衝Vpgm施加 至選疋子線（經選定用於程式化之字線）。在一項實施例 中’正經程式化之記憶體單元群組全部連接至相同字線 (選疋字線）。未選定字線接收一或多個升壓電壓（例如，〜9 伏）以執行此項技術中所習知之升壓方案以便避免程式化 干擾。存在諸多不同的可與本文中所闡述之技術一起使用 之升壓方案。為在該等未選定字線上提供升壓電壓，步驟 72匕3步進鄰近未選定字線之電壓。亦即，將使接近該 選疋子線之未選定字線首先升高至一或多個中間電壓且然 後升问至其一或多個目標升壓電壓。亦將使該程式化電壓 首先升南至一中間電壓且然後與該等鄰近未選定字線同時 升问至目標程式化電壓。相對於圖13至圖】7提供更多細 節0 在項f施例巾，若應將一記憶體單元程式&，則將對 應位線接地。另—方面，若該記，隨單元保持處於其當 前臨限電壓’則對應位元線連接至Vdd以抑制程式化。在 步驟772 +冑程式化脈衝同時施加至連接至該選定字線 之所有記㈣單元以使得連接至料定字線之I經程式化 之所有記憶體單元同時經程式化。亦即，該等記憶體單元 在相同時間（或在重疊時間期間）經程式化。以此方式，連 接至選定字線之所有記憶體單元將同時使其臨限電壓改 變’除非已將其鎖定以免程式化。在步驟774中，使用適 當的目標位準組來驗證適當的記憶體單元以執行—或多個 156198.doc •26· 201209832 驗證操作。若—記憶體單元經驗證已達到其目標，則將其 鎖疋以免進—步程式化。用於鎖定一記憶體單元以免進一 步程式化之一項貫施例係使對應位元線電壓升高至（舉例 而言）Vdd。 在步驟776中，判定所有記憶體單元是否已達到其目標 臨限電壓。若如此，則程式化過程完成且係、成功的，此乃 因所有選定記憶體單元已經程式化且經驗證至其目標狀 態。在步驟778中報告一狀態「通過」。若在776中判定並 非所有記憶體單元已達到其目標臨限電壓，則該程式化過 程繼續至步驟780。 在步驟780中’該系統對尚未到達其各別目標臨限電壓 分佈之記憶體單元之數目進行計數。亦即，該系統對使驗 證過程失敗之記龍單元之數目進行計數。此計數可由狀 態機、控制H或其他邏輯完成。在—項實施方案中，感測 區塊300中之每—者（參見圖3)將儲存其各別記憶體單元之 狀態（通過/失敗）。可使用一數位計數器來對此等值進行計 數。如上文所闞述，該等感測區塊中之諸多感測區塊具有 線或連接在一起之一輸出信號。因此，檢查一個線可指示 一大的單元群組中沒有任何單元使驗證失敗。藉由適當組 織線或連接在一起之線（例如，二進制樹狀結構），可I用 二進制搜尋方法來判定已失敗之單元之數目。以此一方 式’若-小數目個單元失敗了，則迅速完成計數。若—大 數目個單元失敗了 ’則該計數花f—較長時間。可在美國 專利公開案2008/0126676中找到更多資訊，該美國專利公 156198.doc -27- 201209832 開案以全文引用之方式併入本文中。在另一替代性方案 中，感測放大器中之每一者可在其對應記憶體單元已失敗 之情形下輸出一類比電壓或電流，且一類比電壓或電流求 和電路可用以對已失敗之記憶體單元之數目進行計數。在 一項實施例中，存在經計數之一個總數，其反映使上一驗 證步驟失敗之當前正經程式化之記憶體單元之總數目。在 另一實施例中，針對每一資料狀態保持單獨計數。 在步驟782中，判定來自步驟78〇之計數小於還是等於一 預疋極限《在一項實施例中，該預定極限係在針對記憶體 單元頁之一讀取過程期間可由ECC校正之位元之數目。若 失敗之單元之數目小於或等於該預定極限，則該程式化過 程可停止且在步驟778中報告「通過」之一狀態。在此情 況中，正確地程式化了足夠記憶體單元以使得可在讀取過 程期間使用ECC校正尚未完全經程式化之少數剩餘記憶體 單元。在某些實施例中’步驟78〇將針對每一區段、每一 目標資料狀態或其他單位對失敗單元之數目進行計數，且 在步驟782中會將彼等計數個別地或共同地與一臨限值相 比較。在另一實施例中，預定極限可小於一讀取過程期間 可由ECC校正之位元之數目以允許未來錯誤。當針對一頁 程式化小於全部之記憶體單元時，或比較僅針對一個資料 狀態（或小於全部狀態）之一計數時，則預定極限可係在針 對δ己憶體單元頁之一讀取過程期間可由ECc校正之位元之 數目之一部分（按比例或不按比例）^在某些實施例中，該 極限不係預定的。而是，該極限基於已針對頁、所執行之 156198.doc •28· 201209832 程式化-抹除循環之數目、溫度或其他準則所計數之錯誤 之數目而改變。 若失敗之單元之數目不小於該預定極限，則該程式化過 程在步驟784處繼續且相對於程式化極限值（pL)檢查程式 計數器pc。一程式化極限值之一項實例係2〇;然而，可使 用其他值。若程式計數器PC不小於程式化極限值PL，則 認為該程式化過程已失敗且在步驟788中報告失敗之一狀 態。若程式計數器PC小於程式化極限值p]L，則在步驟786 處繼續該過程，在其時間期間程式計數器pc遞增丨且程式 化電壓VPgm步進至下一量值。舉例而言，下一脈衝將具 有比先刖脈衝大一步長大小（例如，〇丨伏至〇 4伏之一步長 大小）之一量值。在步驟786之後，該過程迴圈回至步驟 772且將另一程式化脈衝施加至選定字線。 在驗證操作（例如步驟774)及讀取操作期間，選定字線 連接至一電壓（針對每一讀取操作（例如，Vra、vrb及We) 或驗》立操作（例如，Vva、Vvb及Vvc)規定該電壓之一位準） 以便判定所關 >主記憶體單元之—臨限電壓是否已達到此位 準。在施加字線電壓之&，量測該記憶體單元之傳導電流 以判疋該5己憶ϋ單元是否回應力施加至該字線之電壓而導 通右該傳導電流經量測大於某一值，則假定該記憶體單 70導通了且施加至該字線之電壓大於該記憶體單元之臨限 電壓右該傳導電流經量測不大於該某—值，則假定該記 隐體單7L不導通且施加至該字線之電壓不大於該記憶體單 元之臨限電壓。 156198.doc -29· 201209832 在一讀取或驗證操作期間存在量測一記憶體單元之傳導 電流之諸多方法。在一項實例中，藉由一記憶體單元向感 測放大器中之一專用電容器放電或充電之速率來量測該記 憶體單元之傳導電流。在另一實例中，該選定記憶體單元 之傳導電流允許（或未能允許）包含該記憶體單元之NAND 串向一對應位元線放電。在一時間週期之後量測該位元線 上之電壓以查看其是否已被放電。注意，可將本文中所闡 述之技術與此項技術中習知之不同方法一起使用以用於驗 證/讀取。可在以下專利文件中找到關於驗證/讀取之更多 資訊：（1)美國專利申請公開案第2004/0057287號；（2)美 國專利申咕公開案第2004/0109357號；（3)美國專利申請公 開案第2005/0169082號；及⑷美國專利申請公開案第 2006/0221692號，該等專利文件以全文引用之方式併入本 文中。根據此項技術中習知之技術來執行上文所闡述之抹 除、讀取及驗證操作。因此，熟習此項技術者可變化所闡 釋之諸多細節。亦可使用此項技術中習知之其他抹除、讀 取及驗證技術。 圖13係繪示在圖12中所繪示之過程之步驟772期間各種 k號之行為之一時序圖。亦即，該時序圖展示選定字線上 之一程式化脈衝及未選定字線上之升壓電壓之一施加。圖 13 展示八個 k 號.BL_sel、BL_unsel、SGD、WLn、 WLn+l/WLn-1、WL—unsel、SGS 及 Source。如上文所闡 述，使用圖12之程式化過程來沿一個特定字線程式化記憶 體單元。本發明涵蓋，在任一程式化過程中，連接至該選 156198.doc -30· 201209832 定字線之記憶體單元中之某些記憶體單元將經選擇用於程 式化且連接至該選定字線之記憶體單元中之某些記憶體單 元將未經選擇用於程式化。信號BL一sel係用於經選擇用於 程式化之彼等記憶體單元之該等位元線上之電壓。信號 BL_imSel係用於未經選擇用於程式化之彼等記憶體單元之 位元線電壓。SGD係汲極側選擇閘極信號。SGS係源極側 選擇閘極信號。WLn係經選擇用於程式化之字線上之電 壓。WLn+1/WLn-l係鄰近於WLn之兩個字線。亦即， WLn+Ι係在WLn之一個侧上接近WLn且WLn-Ι係在WLn之 另一側上接近WLn。舉例而言，若經選擇用於程式化之字 線係字線WL2，則該等鄰近字線係字線WL1及WL3。信號 WL_UnSel係除該等鄰近字線以外的未經選擇用於程式化之 彼等字線。Source係共同源極線（參見圖4)。 圖13之過程自所有所顯示之信號處於零伏開始。在時間 tl處，使BL—sel升高至VDD(例如，3_5伏特），BL_unsel保 持處於Vss(零伏），使SGD升高至VDD，SGS保持處於 Vss，且使Source線升高至VDDe同樣在〖丨處，使用於所有 字線之電壓升高至一或多個不同位準。在圖13之實施例 中，使WLn升高至Vpass(例如，大約9伏；然而，可使用 其他值），使鄰近字線WLn+1/WLn-l升高至Vint(通常低於 Vpass之一中間電壓），且使其他未選定字線WL_unsel升高 至Vpass。在一項實施例中，Vint低於Vpass 一常數值（本文 中稱為△)。在一項實例中Δ=2伏。在使各種字線電壓在u 處升高之後，彼等電壓保持處於上文所論述之各別位準達 156198.doc •31- 201209832 一有限時間週期。 如上文所，述，在圖12之程式化過程之每一循環處，
Vpgm之量值增加。在某些實施例中，外抓將在整個程式 化過程中保持恆定。在其他實施例中，Vpass將隨著外呂爪 之每-增量而增加。在某些實施例中，△將保持怪定以使 得Vint將在構成該程式化過程之循環中之每一者中隨著 外咖增加而增加。在其他實施例中，Vint將在構成該程式 化過程之該等循環之每一者中隨著Vpass增加而保持恆 定。 在時間t2處，將使選定字線WLn自Vpass升高至Vpgm。 同樣在t2處，鄰近字線WLn+1/WLnl將使其電壓自％价升 南至Vpass。在一項實施例中’使wLn+i/wLn-l與使WLn 上之電壓升高同時升高。術語同時之使用意指鄰近字線上 電壓之升高與選定字線上之電壓之升高在時間上重疊；然 而’鄰近字線上之電壓之升高可在不同於選定字線之電壓 之升高的時間開始或結束。在t2與t3之間施加程式化脈 衝。在時間t3處，使信號BL_sel、SGD、WLn、 WLn+l/WLn-1、WL_unsel及 Source降低至零伏。 由於在t2處鄰近字線WLn+1/WLn-l上之上升沿躍遷，此 等鄰近字線將提供至WLn之一電容性耦合，該電容性耦合 導致至WLn之一電容性升壓。此電容性升壓允許WLn更快 速達到其目標電壓。因此，位於一字線之與字線驅動器相 對之側上之記憶體單元上升更迅速。由於使鄰近字線升高 至一可接受通過電壓（例如，Vpass)，因此使程式化干擾之 156198.doc -32- 201209832 影響最小化。另外，由於使選定字線在時間tl處升言至 Vpass，而非Vint，因此選定字線將更快速達到目標 Vpgm 〇 在一項實施例中’用於鄰近字線之字線驅動器將置於區 塊之交替側上。舉例而言，所有偶數編號字線將使字線驅 動器定位於左側上而所有奇數編號字線使字線驅動器定位 於右側上。此將改良上文所論述之電容性耦合之益處。 上文所闡述之實施方案使用鄰近字線之電容性耦合可允 許較快之程式化。舉例而言，可在不增加自然Vt分佈之情 況下縮短程式化脈衝之寬度。在某些實施例中，所有字線 驅動器將還位於記憶體陣列之相同側上。 注意，鄰近字線WLn+1及WLn-1可能可被驅動至不同中 間電壓而非相同中間電壓；其等在時間t2處亦可被驅動至 不同Vpass電壓。類似地，其他未選定字線（WL—unsel)並 非全部需要升高至相同Vpass。亦可使此等字線之每一者 升南至Vpass之變化形式。 在以上論述中，鄰近字線組包含該選定字線之每一側上 之一個鄰近字線。在另一實施例中，鄰近字線組可包含在 該選定字線之每一側上之兩個或更多個字線以使得信號 WLn+1/WLn-l 將適用於 WLn+1、WLn+2、WLn-Ι 及 WLn-2。 在其他實施例中，一鄰近字線組可係在該選定字線之每一 側上之多於兩條之字線。 選定字線WLn上之程式化電壓之施加致使一或多個選定 記憶體單元經歷程式化。類似地，各種升壓信號（例如’ 156198.doc -33- 201209832
Vpass)之使用起作用以減小程式化干擾且因此支援程式 化。 圖14係繪示在圖12中所繪示之過程之步驟772之另一實 施例期間各種信號之行為之一時序圖。亦即，圖14之時序 圖係在選定字線上施加一程式化脈衝及在未選定字線上施 加升壓電壓之另一實施例。信號BL_sel、BL_unsel、 SGD、SGS及Source之行為表現方式與圖13中相同。在圖 14之實施例中，在時間tl處使選定字線WLn、鄰近字線 WLn+1/WLn-l及其他未選定字線WL_unsel全部升高至 VpassL。其他未選定字線WL_unsel將保持處於Vpass]L直至 t3為止。在時間t2處，使選定字線WLn針對彼特定循環升 高至Vpgm且使鄰近字線WLn+wwLnq升高至Vpass H。 Vpass Η類似於圖13之VpassaVpass L類似於圖13之％加。 圖14之過程與圖13之過程之間的一差異係在圖13中其他未 選疋子線WL_unsel在時間tl處係升高至較高之通過電壓。 在圖14之實施例中，使其他未選定字線升高至較低通過電 壓（Vpass L)且在程式化脈衝期間保持於彼處。圖14之環境 之個優點係其他未選定字線將使用較少電力。 圖15係繪示在圖12中所繪示之過程之步驟772之另一實 施例期間各種信號之行為之一時序圖。亦即，圖15之時序 圖展示在另一實施例期間選定字線上之一程式化脈衝及未 選定字線上之升壓電壓之施加。信號BL_sd、BL_unsel、 SGD、SGS、Source、WLn及WL一imsel之行為表現方式與 圖13中相同。圖15與圖13之間的差異係鄰近字線 156198.doc • 34 - 201209832 WLn+1/WLN-l之行為。在圖15中，將使鄰近字線自…【逐 步升尚至Vpass，且在每一步保持該電壓達一有限時間週 期。舉例而言，在時間tl4，使鄰近字線WLn+1/WLn-i| 零伏升高至Vint 1(第一中間電壓）。在時間^處，將藉由以 下步驟使鄰近字線自Vint 1升高達至Vpass :首先使鄰近字 線上之電壓升高至Vint 2(第二中間電壓），保持該電壓處 於Vint 2達一有限時間週期，然後使該電壓升高至vint 3(第—中間電壓），保持該電壓處於vint 3達一有限時間週 期’且最後使該電壓升高至Vpass。雖然圖丨5針對鄰近字 線WLn+1/WLn-l展示三個中間電壓，但可使用多於或少於 二個中間電壓。在一項實施例中，Vim 1與Vpass之間的差 大約係兩伏，其中Vint 2及Vint 3相等地間隔於Vint i與 Vpass之間。 圖16係繪示在圖12中所繪示之過程之步驟772之另一實 施例期間各種信號之行為之一時序圖。亦即，圖丨6之時序 圖展示針對另一實施例選定字線上之一程式化脈衝及未選 定字線上之升壓電壓之施加《信號BL_sel、BL_unse卜 SGD、WL_unse卜SGS及Source之行為表現方式與圖13相 同。圖16與圖13之間的差異係在時間t2處，使選定字線 WLn及鄰近字線WLn+1/WLn-l比在圖13中更為逐漸地升高 至其目標電壓（分別為Vpgm與Vpass)。 圖17係繪示在圖12中所繪示之過程之步驟772之另一實 施例期間各種信號之行為之·一時序圖。亦即，該時序圖展 示針對另一實施例選定字線上之一程式化脈衝及未選定字 156198.doc •35- 201209832 線上之升壓電壓之施加。信號BL_sel、BL_unsel、SGD、 WLn、WL_unsel、SGS及Source之所有行為表現與圖13中 相同。圖1 7與圖13之間的差異係在時間t2處使鄰近字線 WLn+1/WLn-l升高至高於Vpass之一電壓。舉例而言，圖 17展示在時間t2後不久使WLn+1/WLn-l升高至 Vpass_Peak。在達到Vpass_Peak之後，然後使鄰近字線降 低至Vpass。在時間t3處使所有信號降低至零伏。 圖1 8係闡述用於對連接至一共同字線之記憶體單元執行 程式化之一過程之一項實施例之一流程圖。可在圖丨丨之步 驟636期間執行圖18之過程一次或多次。圖丨8之過程類似 於圖12之過程。圖12與圖18之過程之間的共同步驟具有相 同參考編號》該兩個過程之間的差異包含圖18之過程（包 含步驟800及802)。 圖18之實施例涵蓋兩組特徵。一組特徵包含基於正程式 化何種字線而變化程式化參數。舉例而言，步驟8〇〇(其在 步驟770之前)包含基於正程式化哪一字線而設定各種程式 化參數。如上文所論述，圖18之程式化過程用以程式化連 接至-共同字線之記憶體單元。可對—區塊執行圖18之程 式化過程多次’其中包含對每—字線執行—❹次。相依 於正程式化哪一字線’可改變各種程式化參數。可改變之 一程式化參數之一項實例係Vint與Vpass之間的△。在某些 實施例中’靠近-NAND串之端部在字線之間存在較大办 間’而在NAND串之中間，字線更靠近在一起。在字線之 間的距離較大之情形下，輕合可係較弱；因此，△可需要 156198.doc •36· 201209832 係較大。在某些實施例中，字線較密集靠近該NAND串之 端部’而在其他實施例中，字線較密集位於該NAND串之 中間。在字線密度較寬之情況下，耦合可係較大；因此， 可使△較小。當選擇基於字線數目改變△時亦可使用其他因 素。除了改變△外，何時使各種字線電壓升高之時序可基 於字線數目而改變。因此，在針對一特定字線之圖18中之 過程之開始處，在步驟800中設定各種參數。 如以上所論述’圖12及圖18之程式化過程包含執行一組 循環，其中每一循環使程式化電壓Vpgm升高步長大小（例 如，1伏至5伏）。在某些實施例中，Vpass亦可增加該步長 大小。在其他實施例中，Vpass將不增加該步長大小。在 某些實施例中，每當Vpgm增加時△可增加。舉例而言，在 步驟802(在步驟786之後及在步驟772之前執行）中，可基於 Vpgm之量值而改變用於程式化之參數中之一或多者。可 改變之一參數之一實例係vint與Vpass之間的Δ。在某些實 施例中，每當Vpgm改變時△將改變。在其他實例中，△將 在對Vpgm之若干個改變之後改變。在其他實施例中，△將 在VPgm已達到某些臨限量值之後改變。在其他實施例 中，△可設定為Vpgm之一數學函數，或Vpgm及字線數目 之一數學函數。另一實施例，在用於設定△之一數學函數 中可考量其他資料。在圖18之過程之某些實施例中，執行 步驟800且不執行步驟8〇2。在其他實施例中，執行步驟 802且不執行步驟800。在其他實施例中，執行步驟及 802兩者。除步驟_及8〇2以外，圖18之步驟係與圖^中 I56198.doc •37- 201209832 相同並以相同之方式執行。可使用圖13至圖17之任—者來 實施圖18之步驟772 » 出於圖解說明及闡述之目的，上文已對本發明進行了詳 細說明。本說明並非意欲窮舉或將本發明限制於所揭示的 精破形式。鑒於上文之教示内容亦可作出諸多種修改及變 化。選擇所闡述之實施例旨在最好地闡釋本發明之原理及 其實際應用，以從而使得熟習此項技術者能夠在各種實施 例中並藉助適合於所涵蓋之特定使用之各種修改更好地利 用本發明。本發明之範疇意欲由隨附申請專利範圍界定。 【圖式簡單說明】 圖1係一 NAND串之一俯視圖； 圖2係該NAND串之一等效電路圖； 圖3係一非揮發性記憶體系統之一方塊圖； 圖4係繪示一記憶體陣列之一項實施例之一方塊圖； 圖5係繪示一感測區塊之一項實施例之一方塊圖； 圖6繪示一組實例性臨限電壓分佈且繪示一實例性程式 化過程； 圖7繪示一組實例性臨限電壓分佈且繪示一實例性程式 化過程； 圖8A至圖8C繪示臨限電壓分佈之實例及一實例性程式 化過程； 圖9係展示臨限電壓分佈與儲存於記憶體單元中之資料 之間的一關係之一項實例之一表； 圖1 〇係闡述用於操作非揮發性儲存器之一過程之一項實 156198.doc •38- 201209832 施例之一流程圖； 之一過程之一項 圖11係闡述用於程式化非揮發性儲存器 實施例之一流程圖； 圖！2係闡述用於對非揮發性儲存器執行程式化操作之一 過程之一項實施例一流程圖； 圖B至圖丨7_述當針對各種㈣㈣加—料化脈衝 時各種信號之行為之時序圖；及 圖18係闡述用於對非揮發性儲存器執行程式化操作之一 過程之一項實施例一流程圖。 【主要元件符號說明】 100 電晶體 100CG 控制閘極 100FG 浮動閘極 102 電晶體 102CG 控制閘極 102FG 浮動閘極 104 電晶體 104CG 控制閘極 104FG 浮動閘極 106 電晶體 106CG 控制閘極 106FG 浮動閘極 120 第—（汲相 122 第二（源右 閘極 156198.doc -39- 201209832 126 位元線觸點 128 源極線 200 記憶體單元陣列 210 記憶體裝置 212 記憶體晶粒或晶片 220 控制電路 222 狀態機 224 晶載位址解碼器 226 電力控制模組 230A 讀取/寫入電路 230B 讀取/寫入電路 232 線 234 線 240A 列解碼器 240B 列解碼器 242A 行解碼器 242B 行解碼器 244 控制器 300 感測區塊 420 資料匯流排 470 感測電路 472 資料匯流排 480 感測模組 482 位元線鎖存器 156198.doc -40- 201209832 490 共同部分 492 處理器 493 輸入線 494 資料鎖存器 496 I/O介面 SGD 選擇線（選擇閘極汲極線） SGS 選擇線（選擇閘極源極線） WL0 字線 WL1 字線 WL2 字線 WL3 字線 156198.doc -41 -