CN101802925B

CN101802925B - 控制门线架构

Info

Publication number: CN101802925B
Application number: CN2008801067938A
Authority: CN
Inventors: 美轮取
Original assignee: SanDisk Corp
Current assignee: Delphi International Operations Luxembourg SARL
Priority date: 2007-09-14
Filing date: 2008-08-28
Publication date: 2013-11-13
Anticipated expiration: 2028-08-28
Also published as: US20090073767A1; EP2186096B1; KR101554940B1; WO2009035862A1; US7672163B2; TW200931423A; EP2186096A4; TWI396200B; CN101802925A; EP2186096A1; KR20100085037A; JP5178838B2; JP2010539629A

Abstract

一种非易失性存储系统，通过具有用于凭借字线控制而需要字线的未被选字线的子集的单独可控驱动器的有限集合，该非易失性存储系统包括比字线更少的字线驱动器，并且使其余字线连接到公共源。

Description

控制门线架构

技术领域

本发明涉及用于非易失性存储的技术。

背景技术

对于在各种电子设备中的使用而言，半导体存储器已经变得更流行。例如，非易失性半导体存储器被用于蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备和其它设备中。电可擦除只读存储器(EEPROM)和闪速存储器是其中最流行的非易失性半导体存储器。

EEPROM和闪速存储器二者皆利用了位于半导体衬底中沟道区域之上并且与之隔离的浮置门。浮置门位于源极区域与漏极区域之间。控制门设在浮置门之上，并且与之隔离。晶体管的阈值电压受浮置门上保留的电荷量的控制。也就是说，在晶体管导通以允许其源极与漏极之间的传导之前必须施加到控制门的电压的最小量受浮置门上的电荷级别控制。因此，可以通过改变浮置门上的电荷级别从而改变阈值电压来对存储器单元(其可以包括一个或多个晶体管)进行编程和/或擦除。

当对EEPROM或闪速存储器设备(例如NAND闪速存储器设备)进行编程时，通常将编程电压施加到控制门，并且比特线接地。来自沟道的电子得以被注入浮置门。当电子在浮置门中累积时，浮置门变为负向充电，并且存储器单元的阈值电压升高，从而存储器单元处于被编程状态。关于编程的更多信息可以见诸题为“Source Side Self Boosting Technique For Non-Volatile Memory”的美国专利6,859,397，以及题为“Detecting Over Programmed Memory”的美国专利申请公布2005/0024939，二者通过其完整引用而并入本文。在很多设备中，在编程操作期间施加到控制门的编程电压被施加作为一系列脉冲，其中，对于每一后续脉冲，脉冲幅度按预定步长大小而增加。

每一存储器单元可以存储数据(模拟或数字)。当存储一比特数字数据(称为二进制存储器单元)时，存储器单元的可能阈值电压划分为两个范围，这两个范围被分配给逻辑数据“1”和“0”。在一个示例中，阈值电压在存储器单元被擦除之后是负值，并且定义为逻辑“1”。在编程之后，阈值电压是正值，并且定义为逻辑“0”。当阈值电压是负值并且通过将0伏特施加到控制门来尝试读取时，存储器单元将打开(turn on)，以指示逻辑1被存储。当阈值电压是正值并且通过将0伏特施加到控制门尝试读取操作时，存储器单元不会打开，这指示逻辑零被存储。

存储器单元也可以存储多个级别的信息(称为多状态存储器单元)。在存储多级别数据的情况下，可能阈值电压的范围被划分为数据级别的数量。例如，如果存储四个级别的信息，则会存在分配给数据值“11”、“10”、“01”和“00”的四个阈值电压。在一个示例中，阈值电压在擦除操作之后是负值，并且定义为“11”。正值阈值电压用于状态“10”、“01”和“00”。如果每一存储器单元中存储八个级别的信息(或状态)(例如对于三比特数据)，则会存在分配给数据值“000”、“001”、“010”、“011”、“100”、“101”、“110”、和“111”的八个阈值电压。被编程到存储器单元中的数据与存储器单元的阈值电压级别之间的具体关系取决于存储器单元采用的数据编码方案。美国专利No.6,222,762和美国专利申请公布No.2004/0255090描述了用于多状态闪速存储器单元的各种数据编码方案，二者皆通过完整引用并入本文。在一个实施例中，使用格雷码分配方式来将数据值分配给阈值电压范围，从而如果浮置门的阈值电压错误地改变为其邻近的物理状态，则仅一个比特会受影响。在某些实施例中，针对不同的字线可以改变数据编码方案，数据编码方案可以随时间而改变，或者随机字线的数据比特可以反转，以降低数据模式敏感性甚至使存储器单元不变。可以使用不同编码方案。

在很多非易失性存储器系统中，字线和比特线用于存取单独的存储器单元。典型地，在字线与电压驱动器之间存在一对一的对应。例如，在一个块中具有三十二条字线的系统将具有三十二个电压驱动器，每一个电压驱动器用于一个字线。为了满足对更高容量存储设备的需求，系统被设计有更多的存储器单元，因此每个块有更多字线。增加字线需要增加电压驱动器的数量。然而，空间是有限的。

发明内容

对于编程和读取操作，需要对于所选字线以及相邻字线集合进行逐个字线的控制。其余字线将处于未被选字线的级别，并且无需逐个字线的控制。通过具有用于多个未被选字线的公共源、以及需要逐字线控制的用于字线的有限数量的单独可控源，在此描述的技术提供数量减少了的驱动器。

一个实施例包括：第一多个非易失性存储元件；第一控制线集合，其与所述第一组非易失性存储元件通信；第一信号源；单独受控信号源集合；第一桥电路，其与所述第一控制线集合、所述单独受控信号源集合以及所述第一信号源通信；以及控制电路，其与所述第一桥电路通信。所述第一桥电路单独且有选择地将所述第一控制线集合中的每一控制线连接到所述第一信号源或者所述单独受控信号源集合中的信号源之一，

一个实施例包括：第一多个非易失性存储元件；第一控制线集合，其与所述第一多个非易失性存储元件通信；公共信号源；单独受控信号源集合；以及管理电路，其与所述控制线集合通信。所述管理电路基于与用于数据存取操作的所选控制线的接近性而将所述第一控制线集合的每一控制线连接到公共信号源或者所述单独受控信号源之一。在基于与用于所述数据存取操作的所述所选控制线的接近性而将所述集合中的每一控制线连接到所述公共信号源或所述分离的信号源的同时，所述管理电路执行数据存取操作。

一个实施例包括：基于与用于数据存取操作的所选控制线的接近性而将第一控制线集合的每一控制线连接到第一公共信号源或者多个分离的信号源的分离的信号源；以及在基于与用于所述数据存取操作的所选控制线的接近性而将所述第一控制线集合的每一控制线连接到所述第一公共信号源或所述分离的信号源的同时，执行所述数据存取操作。所述第一控制线集合，其与所述非易失性存储进行通信。

在一个示例实现方式中，所述第一控制线集合是字线集合，并且所述字线经由解码器、信号线和桥电路连接到所述第一公共信号源或者所述多个分离的信号源的分离的信号源。在其它实现方式中，所述控制线可以是除了字线之外的各类型的控制线。

一个实施例包括：接收数据存取操作请求；确定所选字线；确定待对于所述数据存取操作而单独受控的第一字线集合，确定将对于所述数据存取操作不单独受控的字线的第二集合；以及执行所述数据存取操作，包括：单独控制所述第一字线集合，并且将公共信号提供给字线的第二集合。

一个实施例包括：接收数据存取操作请求；确定所选字线；确定待对于所述数据存取操作单独受控的第一字线集合，确定将对于所述数据存取操作不单独受控的字线的第二集合；将每一所述第一字线集合连接到分离的可控电压信号；将字线的第二集合中的每一个连接到单个电压源；以及在第一字线集合连接到分离可控电压信号并且字线的第二集合连接到所述单个电压源的同时，执行所述数据存取操作。

附图说明

图1是NAND串的俯视图。

图2是NAND串的等效电路图。

图3是非易失性存储器系统的框图。

图4是描述存储器阵列的一个实施例的框图。

图5是描述感测块的一个实施例的框图。

图6描述阈值电压分布的示例集合，并且描述用于对非易失性存储器进行编程的过程。

图7A-I示出各个阈值电压分布，并且描述用于对非易失性存储器进行编程的过程。

图8是描述对非易失性存储器进行编程的顺序的一个示例的表。

图9A-C示出各个阀值电压分布，并且描述用于对非易失性存储器进行编程的过程。

图10示出说明用于对非易失性存储器进行编程的过程的一个实施例的流程图。

图11示出说明用于对非易失性存储器元件进行编程的过程的一个实施例的流程图。

图12A-C描述NAND串。

图13描述字线可以被如何分组并且有选择地连接到单独可控信号源。

图14是非易失性存储系统的一部分的框图。

图15是桥电路的框图。

图16是桥电路的真值表。

图17是桥电路的示意图。

图18是描述用于操作非易失性存储系统的处理的一个实施例的流程图。

图19是非易失性存储系统的一部分的框图。

图20描述字线可以被如何分组并且有选择地连接到单独可控信号源。

图21描述字线可以被如何分组并且有选择地连接到单独可控信号源。

图22描述字线可以被如何分组并且有选择地连接到单独可控信号源。

图23描述字线可以被如何分组并且有选择地连接到单独可控信号源。

具体实施方式

闪速存储器系统的一个示例使用NAND结构，该结构包括串联布置多个晶体管，夹在两个选择门之间。串联的晶体管以及选择门被称为NAND串。图1是示出一个NAND串的俯视图。图2是其等效电路。图1和图2中描述的NAND串包括四个串联的晶体管100、102、104和106，夹在第一(或漏极侧)选择门120与第二(或源极侧)选择门122之间。选择门120将NAND串经由比特线接触126连接到比特线。选择门122将NAND串连接到源极线128。选择门120是通过将适当电压施加到选择线SGD而受控的。选择门122是通过将适当电压施加到选择线SGS而受控的。每一晶体管100、102、104和106具有控制门和浮置门。例如，晶体管100具有控制门100CG和浮置门100FG。晶体管102包括控制门102CG和浮置门102FG。晶体管104包括控制门104CG和浮置门104FG。晶体管106包括控制门106CG和浮置门106FG。控制门100CG连接到字线WL3，控制门102CG连接到字线WL2，控制门104CG连接到字线WL1，控制门106CG连接到字线WL0。

注意，虽然图1和图2示出NAND串中的四个存储器单元，但使用四个存储器单元仅提供作为示例。NAND串可以具有少于四个的存储器单元或多于四个的存储器单元。例如，某些NAND串将包括八个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元等。本文的讨论并不限于NAND串中任何特定数量的存储器单元。

使用NAND结构的闪速存储器系统的典型架构将包括若干NAND串。每一NAND串通过其受选择线SGS控制的源极选择门而连接到源极线，并且通过其受选择线SGD控制的漏极选择门而连接到其关联比特线。每一比特线以及经由比特线接触而连接到该比特线的相应NAND串包括多列存储器单元阵列。比特线为多个NAND串所共享。典型地，比特线在垂直于字线的方向上在NAND串的顶部走线，并且连接到一个或多个感测放大器。

NAND类型闪速存储器及其操作的有关示例在以下美国专利/专利申请中提供，这些专利/专利申请为：美国专利No.5,570,315；美国专利No.5,774,397；美国专利No.6,046,935；美国专利No.6,456,528；以及美国专利公布No.US2003/002348，全部这些专利/专利申请通过引用并入本文。

除了NAND闪速存储器之外，也可以使用其它类型的非易失性存储设备。例如，也可以由使用电介质层来存储电荷的存储器单元来制造非易失性存储器设备。不使用上述导电浮置门元件，而是使用电介质层。利用电介质存储元件的这种存储器设备已由Eitan等人在“NROM：A Novel Localized Trapping，2-BitNonvolatile Memory Cell”(IEEE Electron Device Letters，vol.21，no.11，2000年11月，第543-545页)中予以描述。ONO电介质层延伸穿过源极和漏极扩散区之间的沟道。用于一个数据比特的电荷局限在邻近漏极的电介质层中，而用于另一数据比特的电荷局限在邻近源极的电介质层中。例如，美国专利No.5,768,192和No.6,011,725公开了将捕获电介质夹在两个二氧化硅层之间的非易失性存储器单元。多状态数据存储是通过单独读取电介质内的空间分离的电荷存储区域的二进制状态而得以实现的。也可以使用其它类型的非易失性存储。

图3示出存储器设备210，其具有读取/写入电路，用于并行读取存储器单元(例如NAND多状态闪速存储器)的页面(或另一单位)以及对其进行编程。存储器设备210可以包括一个或多个存储器内芯(die)或芯片212。存储器内芯212包括存储器单元阵列(二维或三维)200、控制电路220以及读取/写入电路230A和230B。在一个实施例中，各种外围电路对存储器阵列200的存取是在阵列的相对两侧以对称方式实现的，从而每一侧上的存取线和电路的密度降低一半。读取/写入电路230A和230B包括多个感测块300，其允许并行读取存储器单元的页面或者对其进行编程。存储器阵列200可通过行解码器240A和240B由字线寻址以及通过列解码器242A和242B由比特线来寻址。字线和比特线是控制线的示例。在典型实施例中，控制器244包括在同一存储器设备210(例如可拆卸存储卡或封装)中，作为一个或多个存储器内芯212。命令和数据经由线232在主机与控制器244之间以及经由线234在控制器与一个或多个存储器内芯212之间传递。

控制电路220与读取/写入电路230A和230B协作，以对存储器阵列200执行存储器操作。控制电路220包括状态机222、片上地址解码器224和功率控制模块226。状态机222提供存储器操作的芯片级控制。片上地址解码器224提供主机或存储器控制器所使用的地址与解码器240A、240B、242A和242B所使用的硬件地址之间的地址接口。功率控制模块226在存储器操作期间控制供应给字线和比特线的功率和电压。在一个实施例中，功率控制模块226包括一个或多个电荷泵，其能够生成大于电源电压的电压。

在一个实施例中，以下之一或任何组合可以称为一个或多个管理或控制电路：控制电路220、功率控制电路226、解码器电路224、状态机电路222、解码器电路242A、解码器电路242B、解码器电路240A、解码器电路240B、读取/写入电路230A、读取/写入电路230B、和/或控制器244。一个或多个管理或控制电路执行本文所述的各处理。

图4描述存储器单元阵列200的示例性结构。在一个实施例中，存储器单元阵列划分为大量的存储器单元块(例如块0-1023，或者为其它数量)。对于闪速EEPROM系统共同的是，块是擦除的单位。也就是说，每一块包含被一起擦除的最小数量的存储器单元。也可以使用其它单位的擦除。

块包含经由比特线(例如比特线BL0-BL69，623)和字线(WL0、WL1、WL2、WL3)存取的NAND串集合。图4示出串联连接以形成NAND串的四个存储器单元。虽然示出在每个NAND串中包括四个单元，但可以使用多于或少于四个单元(例如在NAND串上可以有16、32、64、128个或另一数量的存储器单元)。NAND串的一个端子经由漏极选择门(其连接到选择门漏极线SGD)连接到对应的比特线，另一端子经由源极选择门(其连接到选择门源极线SGS)连接到源极线。

每个块典型地划分为数个页面。在一个实施例中，页面是编程的单位。也可以使用其它的编程单位。一个或多个页面的数据典型地存储于一行存储器单元中。例如，一个或多个页面的数据可以存储于连接到公共字线的存储器单元中。页面可以存储一个或多个扇区。扇区包括用户数据和开销数据(也称为系统数据)。开销数据典型地包括头部信息和已根据扇区的用户数据计算出的纠错码(ECC)。当将数据编程到阵列中时控制器(或其它组件)计算ECC，并且当从阵列读取数据时对其进行检查。或者，ECC和/或其它开销数据而非它们所属的用户数据被存储于不同页面中，或甚至存储于不同的块中。用户数据的扇区典型地是512字节，对应于磁盘驱动器中扇区的大小。大量页面形成块，例如从8个页面直至32、64、128或更多个页面不等。也可以使用不同大小的块、页面和扇区。

图5是分为核心部分(称为感测模块480)和公共部分490的单独感测块300的框图。在一个实施例中，对于每一比特线将存在分离感测模块480，而对于多个感测模块集合480将存在一个公共部分490。在一个示例中，感测块将包括一个公共部分490和八个感测模块480。一组中的每一感测模块将经由数据总线472与关联的公共部分进行通信。在美国专利申请公布2006/0140007中具有一个示例，该专利申请公布通过完整引用而并入本文。

感测模块480包括感测电路470，其确定所连接的比特线上的传导电流是大于还是小于预定级别。在某些实施例中，感测模块480包括通常称为感测放大器的电路。感测模块480还包括比特线锁存器482，其用于设置所连接的比特线上的电压条件。例如，比特线锁存器482中锁存的预定状态将导致所连接的比特线被拉到指定编程禁用的状态(例如Vdd)。

公共部分490包括处理器492、数据锁存器集合494以及耦合在数据锁存器集合494与数据总线420之间的I/O接口496。处理器492执行计算。例如，其功能之一是确定所感测的存储器单元中存储的数据并且将所确定的数据存储在数据锁存器集合中。数据锁存器集合494用于在读取操作期间存储由处理器492确定的数据比特。其还用于在编程操作期间存储从数据总线420导出的数据比特。导出的数据比特代表要被编程到存储器中的写入数据。I/O接口496在数据锁存器494与数据总线420之间提供接口。

在读取或感测期间，系统的操作受状态机222控制，状态机222(通过使用功率控制226)控制向寻址到的存储器单元提供不同的控制门电压。随着逐步经过与存储器所支持的各种存储器状态对应的各种预定控制门电压，感测模块480可以在这些电压之一之处跳变，并且将经由总线472从感测模块480向处理器492提供输出。此时，处理器492通过考虑感测模块的跳变事件以及关于经由输入线493从状态机所施加的控制门电压的信息来确定所得存储器状态。然后计算关于存储器状态的二进制编码，并且将所得数据比特存储在数据锁存器494中。在核心部分的另一实施例中，比特线锁存器482服务于双重用途，既作为用于对感测模块480的输出进行锁存的锁存器，又作为如上所述的比特线锁存器。

可以想到，某些实现方式将包括多个处理器492。在一个实施例中，每一处理器492将包括输出线(图5中未示出)，从而每一输出线是引线OR在一起的。在某些实施例中，输出线在被连接到引线OR线之前被反转。这种配置使得能够在编程处理何时已完成的编程验证处理期间进行快速确定操作，因为接收引线OR线的状态机能够确定所有被编程的比特何时已达到所期望的级别。例如，当每一比特已经到达其期望的级别时，将把用于该比特的逻辑零发送到引线OR线(或数据1反转)。当所有比特输出数据0(或数据1反转)时，于是状态机知道终止编程处理。在每一处理器与八个感测模块进行通信的实施例中，状态机可能(在某些实施例中)需要读取引线OR线八次，或者向处理器492添加逻辑以累计关联比特线的结果，从而状态机仅需读取引线OR线一次。

数据锁存器栈494包含与感测模块对应的数据锁存器的栈。在一个实施例中，每感测模块480存在三个(或四个、或另一数量)的数据锁存器。在一个实施例中，锁存器为每比特一个。

在编程或验证期间，待编程的数据从数据总线420存储于数据锁存器集合494中。在验证处理期间，处理器492检测与期望的存储器状态有关的验证过的存储器状态。当二者吻合时，处理器492设置比特线锁存器482，从而使得比特线被拉到指定编程禁止的状态。这样，即使耦合到比特线的存储器单元在其控制门上受到编程脉冲作用，也禁止耦合到比特线的存储器单元被进一步进行编程。在其它实施例中，处理器初始时加载比特线锁存器482，并且感测电路在验证处理期间将其设置为禁用值。

在某些实现方式中(但不要求)，数据锁存器被实现为移位寄存器，从而其中存储的并行数据得以转换为用于数据总线420的串行数据，反之亦然。在一个优选实施例中，与m个存储器单元的读取/写入块对应的所有数据锁存器可以链接在一起以形成块移位寄存器，从而数据块可以通过串行传送而输入或者输出。具体地说，采用读取/写入模块组，从而其数据锁存器集合中的每一个将把数据依次移入或者移出数据总线，如同它们是用于整个读取/写入块的移位寄存器的一部分。

关于感测操作和感测放大器的其它信息可见之于：(1)美国专利申请公布No.2004/0057287，“Non-Volatile Memory And Method With Reduced Source LineBias Errors”，于2004年3月25日公布；(2)美国专利申请公布No.2004/0109357，“Non-Volatile Memory And Method with Improved Sensing”，于2004年6月10日公布；(3)美国专利申请公布No.20050169082；(4)美国专利公布2006/0221692，题为“Compensating for Coupling During Read Operations of Non-VolatileMemory”，发明人Jian Chen，于2005年4月5日提交；以及(5)美国专利申请No.11/321,953，题为“Reference Sense Amplifier For Non-Volatile Memory”，发明人Siu Lung Chan和Raul-Adrian Cernea，于2005年12月28日提交。所有五个以上刚列出的专利文献通过其完整引用而并入本文。

在适当情况下，在成功编程处理(带验证)结束时，存储器单元的阈值电压应在编程后存储器单元的阈值电压的一个或多个分布内，或在擦除后存储器单元的阈值电压的分布内。图6示出当每一存储器单元存储三比特数据时关于存储器单元阵列的示例阈值电压分布(或数据状态)。然而，在另一实施例中，可以使用每存储器单元多于或少于三比特数据(例如，比如每存储器单元为四个或更多比特数据)。

在图6的示例中，每一存储器单元存储三比特数据；因此，存在八个有效数据状态S0-S7。在一个实施例中，数据状态S0小于0伏特，而数据状态S1-S7大于0伏特。在其它实施例中，所有八个数据状态大于0伏特，或者可以实施其它方案。在一个实施例中，阈值电压分布S0宽于分布S1-S7。

每一数据状态与关于存储器单元中存储的三个比特的唯一值对应。在一个实施例中，S0＝111，S1＝110，S2＝101，S3＝100，S4＝011，S5＝010，S6＝001，S7＝000。也可以使用数据到状态S0-S7的其它映射。在一个实施例中，存储器单元中所存储的所有比特数据存储于同一逻辑页面中。在其它实施例中，存储器单元中所存储的每一比特数据对应于不同逻辑页面。因此，存储三比特数据的存储器单元将包括第一页面、第二页面以及第三页面中的数据。在某些实施例中，连接到同一字线的所有存储器单元将数据存储在相同的三个数据页面中。在某些实施例中，连接到字线的存储器单元可以分组为不同的页面集合(例如，按奇数和偶数比特线，或者按其它方案)。

在某些现有技术设备中，存储器单元将被擦除为状态S0。从状态S0开始，存储器单元可以被编程为状态S1-S7中的任一个状态。在一个实施例(称为全序列编程)中，存储器单元可以从擦除状态S0被直接编程为编程状态S1-S7中的任一状态。例如，待编程的存储器单元的群体可以首先被擦除，从而该群体中所有存储器单元处于擦除状态S0。尽管某些存储器单元从状态S0被编程为状态S1，但其它存储器单元被编程为：从状态S0到状态S2，从状态S0到状态S3，从状态S0到状态S4，从状态S0到状态S5，从状态S0到状态S6，以及从状态S0到状态S7。图6的七个曲线箭头图示了全序列编程。

图7A-7I公开了用于对非易失性存储器进行编程的三个步骤处理。在第一步骤之前，存储器单元将被擦除，从而它们处于擦除阈值分布，即状态S0。图7A-7I的处理假设每一存储器单元存储三比特的数据，其中，每一比特在不同页面中。第一比特数据(最左侧的比特)与第一页面关联。中间比特与第二页面关联。最右侧的比特与第三页面关联。数据状态与数据的相关性如下：S0＝111，S1＝110，S2＝101，S3＝100，S4＝011，S5＝010，S6＝001和S7＝000。然而，其它实施例可以使用其它数据编码方案。

当对第一页面进行编程(如图7A所示)时，如果比特将为数据“1”，则存储器单元会保留在状态S0(阈值电压分布502)。如果该比特将为数据“0”，则存储器单元被编程为状态S4(阈值电压分布504)。在对邻近存储器单元进行编程之后，各邻近浮置门之间的容性耦合可以使得状态S4变宽，如图7B所描述的那样。状态S0也可以变宽，但在S0与S1之间有足够的裕量，以忽略该效果。更多关于各邻近浮置门之间的容性耦合的信息可见于美国专利5,867,429和美国专利6,657,891，这二者通过其完整引用而并入本文。

当对第二页面进行编程时(见图7C)，如果存储器单元处于状态S0并且第二页面比特是数据“1”，则存储器单元停留在状态S0。在某些实施例中，用于第二页面的编程处理将把阈值电压分布501收紧到新的S0。如果存储器单元处于状态S0，并且待写入到第二页面的数据是“0”，则存储器单元变为状态S2(阈值电压分布506)。状态S2具有验证点(最低电压)C*。如果存储器单元处于状态S4并且待写入存储器单元的数据是“1”，则存储器单元保持在S4。然而，通过将存储器单元从关于状态S4的阈值电压分布504移动到阈值电压分布508，状态S4被收紧，如图1C所示。阈值电压分布508具有验证点E*(与阈值电压分布504的E**相比)。如果存储器单元处于状态S4并且待写入到第二页面的数据是“0”，则存储器单元使其阈值电压变为状态S6(阈值电压分布510)，具有验证点G*。

在对邻近存储器单元进行编程之后，状态S2、S4和S6因浮置门到浮置门的耦合而被加宽，如图7D的阈值电压分布506、508和510所描述的那样。在某些情况下，状态S0也可以加宽。

图7E、7F、7G和7H描述了第三页面的编程。由于清晰原因，尽管一条图线可以用于示出编程，但该处理是通过四个图线来描述的。在已经对第二页面进行编程之后，存储器单元处于状态S0、S2、S4或S6。图7E示出关于第三页面对处于状态S0的存储器单元进行的编程。图7F示出关于第三页面对处于状态S2的存储器单元进行的编程。图7G示出关于第三页面对处于状态S4的存储器单元进行的编程。图7H示出关于第三页面对处于状态S6的存储器单元进行的编程。图7I示出在已经对存储器单元的群体(同时或者串行)执行了图7E、7F、7G和7H的处理之后的阈值电压分布。

如果存储器单元处于状态S0并且第三页面数据是“1”，则存储器单元停留在状态S0。如果用于第三页面的数据是“0”，则存储器单元的阈值电压被提升到状态S1，具有验证点B(见图7E)。

如果存储器单元处于状态S2并且待写入第三页面的数据是“1”，则存储器单元将停留在状态S2(见图7F)。然而，将执行某种编程，以将阈值分布506收紧到具有C伏特的验证点的新状态S2。如果待写入第三页面的数据是“0”，则存储器单元将被编程为状态S3，具有D伏特的验证点。

如果存储器单元处于状态S4并且待写入第三页面的数据是“1”，则存储器单元将停留在状态S4(图7G)。然而，将执行某种编程，从而阈值电压分布508将收紧到新状态S4，具有验证点E。如果存储器单元处于状态S4并且待写入第三页面的数据是“0”，则存储器单元将使其阈值电压提升为处于状态S5，具有验证点F。

如果存储器单元处于状态S6并且待写入第三页面的数据是“1”，则存储器单元将停留在状态S6(图7H)。然而，将进行某种编程，从而阈值电压分布510被收紧为处于新状态S6，具有在G处的验证点。如果第三页面数据是“0”，则存储器单元将使其阈值电压被编程为状态S7，具有在H处的验证点。在第三页面的编程结束时，存储器单元将处于图7I所述的八个状态之一。

图8描述了用于对存储器单元集合的页面进行编程的顺序的一个示例。该表提供了用于关于四条字线(WL0、WL1、WL2和WL3)进行编程的顺序；然而，该表可以适用于容纳多于或少于四条的字线。对连接到WL0的存储器单元的第一页面进行编程，随后对连接到WL1的存储器单元的第一页面进行编程，随后对连接到WL0的存储器单元的第二页面进行编程，随后对连接到WL2的存储器单元的第一页面进行编程，随后对连接到WL1的存储器单元的第二页面进行编程，以此类推。

图9A-C公开了用于使用四个数据状态对每存储器单元存储两比特数据的非易失性存储器单元的非易失性存储器进行编程的另一处理。例如，假设状态E是擦除状态，并且状态A、B和C是编程状态。状态E存储数据11。状态A存储数据01。状态B存储数据10。状态C存储数据00。这是非格雷码编码的示例，因为在相邻状态A与B之间两个比特都改变。也可以使用物理数据的其它数据编码方案。每一存储器单元存储两个数据页面。为了参考目的，这些数据页面将称为上页面和下页面；然而，可以对它们给出其它标记。关于图9A-C的处理，参照状态A，上页面存储比特0，下页面存储比特1。参照状态B，上页面存储比特1，下页面存储比特0。参照状态C，两个页面皆存储比特数据0。

图9A-C的编程处理是两步处理。在第一步骤中，对下页面进行编程。如果下页面是保留数据1，则存储器单元状态停留在状态E。如果该数据被编程为0，则存储器单元的阈值电压提升，从而存储器单元被编程为状态B′。因而图9A示出将存储器单元从状态E编程为状态B′。图9A所描述的状态B′是中间状态B；因此，验证点被示为Vvb′，其低于Vvb。

在一个实施例中，在将存储器单元从状态E编程为状态B′之后，NAND串中其邻近存储器单元(WLn+1)于是将关于其下页面而被编程。这样将具有的效果是：将用于状态B′的阈值电压分布加宽到图9B的阈值电压分布560所描述的阈值电压分布。当对上页面进行编程时，阈值电压分布的这种明显加宽将得到补偿。

图9C描述对上页面进行编程的处理。如果存储器单元处于擦除状态E并且上页面停留在1，则存储器单元将停留在状态E。如果存储器单元处于状态E并且其上页面数据将要被编程为0，则存储器单元的阈值电压将升高，从而存储器单元处于状态A。如果存储器单元处于中间阈值电压分布550，并且上页面数据将要停留在1，则存储器单元将被编程为最终状态B。如果存储器单元处于中间阈值电压分布560，并且其上页面数据将要变为数据0，则存储器单元的阈值电压将升高，从而存储器单元处于状态C。虽然图9A-C提供了关于四个数据状态和两个数据页面的示例，但图9A-C所教导的各种构思可以应用于具有多于或少于四个状态以及不同于两个页面的其它实现方式。

图10是描述用于对连接到所选字线的存储器单元进行编程的编程处理的流程图。在一个实施例中，图10的处理用于对存储器单元的块进行编程。在图10的处理的一种实现方式中，存储器单元被预编程以保持存储器单元，甚至使存储器单元不变(步骤550)。在一个实施例中，将存储器单元编程为状态S7、随机模式或任何其它模式。在某些实现方式中，无需执行编程。

在步骤552中，在进行编程之前先擦除存储器单元(按块或其它单位)。在一个实施例中，通过将p阱提升到擦除电压(例如20伏特)达到足够的时间段并且在源极和比特线浮置的同时将所选块的字线接地，擦除存储器单元。由于电容耦合的原因，未被选字线、比特线、选择线和公共源极线也提升到擦除电压的明显的一部分。强电场因此被施加到所选存储器单元的沟道氧化物层，并且所选存储器单元随着浮置门的电子发射到衬底侧而被擦除，典型方式是Fowler-Nordheim隧穿机制。随着电子从浮置门传送到p阱区域，所选单元的阈值电压降低。可以对整个存储器阵列、单独的块或另一单位的单元来执行擦除。在一个实施例中，在擦除存储器单元之后，所有被擦除的存储器单元将处于状态S0(见图6)。

在步骤554，执行软编程，以使被擦除的存储器单元的擦除后阈值电压的分布变窄。作为擦除处理的结果，某些存储器单元可以处于比所需更深的擦除状态。软编程可以施加编程脉冲，以将校深擦除的存储器单元的阈值电压变为更接近于擦除验证级别。例如，见图6，步骤554可以包括：收紧与状态S0关联的阈值电压分布。在步骤556中，如本文所述对块的存储器单元进行编程。可以使用上述各种电路在状态机的指导下执行图10的处理。在其它实施例中，可以使用上述各种电路在控制器的指导下执行图10的处理。在执行图10的处理之后，可以读取块的存储器单元。

图11是描述用于对连接到公共字线的存储器单元执行编程的处理的一个实施例的流程图。图10的处理可以在图10的步骤556期间执行一次或多次。例如，图11的处理可以用于执行图6的全序列编程，在此情况下，对于每一字线执行一次图11的处理。在一个实施例中，按从最接近源极线的字线开始朝向比特线的顺序来执行编程处理。图11的处理也可以用于关于图7A-I的编程处理而执行对字线的数据页面的编程，在此情况下，将针对每一字线执行三次图11的处理。图11的处理也可以用于关于图9A-C的编程处理而执行对字线的数据页面的编程，在此情况下，将针对每一字线执行两次图11的处理。也可以使用其它方案。在状态机222的指导下执行图11的处理。

典型地，在编程操作期间施加到控制门的编程电压被施加作为编程脉冲串。在各编程脉冲之间是验证脉冲集合，用于启用验证。在很多实现方式中，编程脉冲的量值增加，其中，每一后续脉冲增加预定步长大小。在图11的步骤608中，编程电压(Vpgm)被初始化为开始量值(例如～12-16V或另一合适的级别)，状态机222所保持的编程计数器PC被初始化为1。在步骤610中，编程信号Vpgm的编程脉冲被施加到所选字线(被选择用于编程的字线)。未被选字线接收一个或多个引导电压(例如～9伏特)，以执行本领域已知的引导方案。如果应对存储器单元进行编程，则将相应比特线接地。另一方面，如果存储器单元应保持在其当前阈值电压，则相应比特线连接到VDD，以禁止编程。更多关于引导方案的信息可见于美国专利6,859,397和美国专利申请11/555,850，二者通过引用而并入本文。

在步骤610中，编程脉冲被并发施加到连接到所选字线的所有存储器单元，从而连接到所选字线的所有存储器单元被一起编程。也就是说，它们被同时(或在重叠的时间期间)编程。通过这种方式，连接到所选字线的所有存储器单元将并发地改变它们的阈值电压，除非它们已经被锁定而无法编程。

在步骤612中，使用适当的目标级别集合来验证所选存储器单元。图10的步骤612包括：执行一个或多个验证操作。通常，在验证操作和读取操作期间，所选字线连接到电压，针对每一读取和验证操作而指定该电压的级别(例如，见图7I的验证级别B、C、D、E、F、G和H)，以确定所关注的存储器单元的阈值电压是否已经到达所述级别。在施加字线电压之后，测量存储器单元的传导电流，以确定是否响应于施加到字线的电压而打开存储器单元。如果测量到传导电流大于特定值，则假设存储器单元打开，并且施加到字线的电压大于存储器单元的阈值电压。如果未测量到传递电流大于特定值，则假设存储器单元不打开，并且施加到字线的电压不大于存储器单元的阈值电压。

存在很多用于在读取或验证操作期间测量存储器单元的传导电流的方式。在一个示例中，以存储器单元对感测放大器中的专用电容器进行放电或者充电的速率测量存储器单元的传导电流。在另一示例中，所选存储器单元的传导电流允许(或者无法允许)包括存储器单元的NAND串来对相应比特线进行放电。在一段时间之后测量比特线上的电压，以获知其是否已放电。注意，在此描述的技术可以与本领域已知的不同方法使用，以进行验证/读取。更多关于验证/读取的信息可见于以下专利文献：(1)美国专利申请公布No.2004/0057287，“Non-Volatile Memory And Method With Reduced Source Line Bias Errors”，于2004年3月25日公布；(2)美国专利申请公布No.2004/0109357，“Non-VolatileMemory And Method with Improved Sensing”，于2004年6月10日公布；(3)美国专利申请公布No.20050169082；以及(4)美国专利公布2006/0221692，题为“Compensating for Coupling During Read Operations of Non-Volatile Memory”，发明人为Jian Chen，于2005年4月5日提交，所有这些文献通过完整引用而并入本文。

如果检测到所选存储器单元的阈值电压已经达到适当的目标级别，则通过例如在后续编程脉冲期间将存储器单元的比特线电压提升到Vdd来使得存储器单元锁定而无法进一步被编程。

回顾图10，在步骤614中，检查所有存储器单元是否已经到达它们的目标阈值电压。如果已到达，则编程处理完成并且成功，因为所有所选存储器单元被编程和验证为它们的目标状态。在步骤616中报告“PASS”(“通过”)的状态。注意，在某些实现方式中，在步骤614中，检查至少预定数量的存储器单元是否已经被正确地编程。所述预定数量可以小于全部存储器单元的数量，由此允许编程处理在所有存储器单元已经到达其适当的验证级别之前停止。可以在读取处理期间使用纠错操作来纠正未被成功编程的存储器单元。

在步骤614中，如果确定并非所有存储器单元都已经到达它们的目标阈值电压，则编程处理继续进行。在步骤618中，针对编程限制值(PL)来检查编程计数器PC。编程限制值的一个示例是20；然而，可以使用其它值。如果编程计数器PC不大于编程限制值，则在步骤630中确定尚未成功编程的存储器单元的数量是否等于或小于预定数量。如果未成功编程的存储器单元的数量等于或小于预定数量，则将编程处理标记为通过，并且在步骤632中报告PASS状态。在很多情况下，可以在读取处理期间使用纠错操作来纠正未被成功编程的存储器单元。然而，如果未成功编程的存储器单元的数量大于预定数量，则将编程处理标记为失败，并且在步骤634中报告FAIL状态。

在步骤618中，如果确定编程计数器PC小于编程限制值PL，则处理在步骤620继续进行，在此期间，编程计数器PC增加1，编程电压Vpgm步进到下一量值。例如，下一脉冲将具有大于前一脉冲一个步长大小(例如0.1-0.4伏特的步长大小)的量值。在步骤620之后，处理环回到步骤610，并且另一编程脉冲被施加到所选字线。

当对闪速存储器单元进行编程时(例如在图11的步骤610期间)，编程电压被施加到控制门，并且比特线接地。来自P阱的电子被注入浮置门。当电子在浮置门中累积时，浮置门变为负向充电，并且存储器单元的阈值电压提升。为了将编程电压施加到被编程的存储器单元的控制门，该编程电压被施加在适当的字线上。如上所述，该字线还连接到使用同一字线的其它NAND串中的每一个中的一个存储器单元。当期望对字线上某些存储器单元进行编程而不对连接到同一字线的所有存储器单元进行编程时，会出现问题。因为编程电压被施加到连接到该字线的所有存储器单元，所以字线上未被选存储器单元(不被编程的单元)可能无意间被编程。所选字线上的未被选存储器单元的这种无意的编程称为编程干扰。

可以采用若干技术来防止编程干扰。在一种称为自引导(self boosting)的技术中，未被选比特线是电隔离的，并且通过电压Vpass(例如八-十伏特)在编程期间施加到未被选字线。未被选字线耦合到未被选比特线，使得电压存在于未被选比特线的沟道中，这易于减少编程干扰。

用于减少编程干扰的另一技术称为本地自引导(Local Self Boosting，LSB)。LSB技术往往将先前编程的存储器单元的沟道与被禁止的存储器单元的沟道隔离。用于正被编程的存储器单元的比特线被设置在零伏特，用于被禁止的存储器单元的比特线被设置在Vdd(电源电压)。编程电压在所选字线上受驱动。邻近于所选字线的字线处于零伏特AN隔离电压)，其余未被选字线处于Vpass。图12A提供受LSB作用的NAND串的示例。该NAND串包括存储器单元804、806、808、810、812、814、816和818。每一存储器单元具有控制门(CG)、浮置门(FG)、以及源极/漏极区域830。在NAND串的一端是源极侧选择门822，在NAND串的另一端是漏极侧选择门824。NAND串经由比特线接触834连接到比特线，并且经由源极线接触832连接到源极线。可见，所选存储器单元812接收编程电压Vpgm，两个邻居(810和814)接收零伏特，并且其它未被选字线接收Vpass。

用于减少编程干扰的另一处理称为擦除区域自引导(“EASB”)，其中，仅邻近于所选字线的源极侧处于零伏特，并且所有其它未被选字线接收Vpass。美国专利No.6,859,397描述了编程干扰、LSB、EASB和在编程期间使用以减少干扰的其它技术。

用于减少编程干扰的另一处理被称为修正的擦除区域自引导(“REASB”)。REASB与EASB相似，例外之处是：接收零伏特(或另一隔离电压)的字线与所选字线之间是接收中间电压(在Vpass与零伏特之间)的字线。例如，图12B描述了受REASB作用的NAND串。注意，存储器单元812被选择用于编程，并且接收编程电压Vpgm。所选存储器单元之后的存储器单元接收中间电压Vint。存储器单元808接收隔离电压(例如0伏特)。所有其它未被选存储器单元接收Vpass。于2006年9月27日提交的、Gerrit Jan Hemink和Shih-Chung Lee的题为“Apparatus with Reduced Program Disturb in Nonvolatile Storage”的美国专利申请11,535,634还描述了为了被执行用于减少编程干扰的各种技术。注意，上述各技术用于减少在图11的步骤610期间执行的编程干扰。

在传统读取处理期间，所选字线(即，连接到正被读取的存储器单元的字线)将接收比较电压，该比较电压称为Vcgr(在验证处理期间为Vcgv)。其余字线将接收Vread，Vread是一足够高的电压，足以确保未被选存储器单元全部打开并且传递电流。然而，存在将其它电压施加到未被选字线的各种其它读取技术。例如，于2007年9月6日公布的美国专利公布2007/0206426描述了一种用于读取将补偿电压施加到邻近所选字线的字线的数据的系统。图12C以图线方式描述了施加到NAND串的这种处理。从图12C可见，所选存储器单元812正接收Vcgr，相邻存储器单元814接收Vreadx，并且所有其它未被选字线接收Vread。电压Vreadx取决于对浮置门到浮置门的耦合进行补偿需要多少补偿量。其它技术利用了用于其它不相关的字线的其它电压。

如上所述，在编程期间，多数字线将接收Vpass。然而，将需要单独控制字线子集，以施加零伏特、除了零伏特之外的其它隔离电压以及一个或多个中间电压等。相似地，在读取处理期间，多数字线将接收Vread；然而，某些字线需要单独受控。因此，对于编程和读取操作，系统需要单独(逐个字线的方式)控制所选字线和少数其它字线。然而，其余未被选字线可以处于多数未被选字线共同的级别，并且无需单独的(逐个字线的)控制。

一个实施例包括：将所有字线划分为邻近字线组。假设其中的NAND串包括64个存储器单元的示例。这种系统将需要64条字线。在一个示例中，字线分为八个相邻八条字线的组。组0包括字线WL0-WL7，组1包括字线WL8-WL15，组2包括字线WL16-WL23，组3包括字线WL24-WL31，组4包括字线WL32-WL39，组5包括字线WL40-WL47，组6包括字线WL48-WL55，组7包括字线WL56-WL63。

在一个实施例中，在接收到数据存取操作请求时，系统将确定哪条字线是所选字线以及哪个组包括该所选字线。包括所选字线的组与邻近所述包含所选字线的组的各组将单独可控。因此，选取哪些字线来单独控制是基于与所选字线的接近程度。其它组字线将全部接收公共信号(例如Vread或Vpass)。

在此所描述的技术的一个优点在于减少了可能用于驱动字线的驱动器的数量。非易失性存储器系统可以被设计成具有数量减少的驱动器和电压发生器(或其它类型的源)，而非具有64个字线驱动器。在一个示例中，可以是25个字线驱动器。所述字线驱动器中的24个将用于单独控制上述三个八条字线的组，而第25个字线驱动器可以用于将Vread或Vpass驱动到这三组之外的字线。在单独可控的24个字线驱动器中，这些字线驱动器被分组为三个集合。第一集合包括八个驱动器，称为CGA0-CGA7。第二集合包括八个字线驱动器CGB0-CGB7。第三组包括驱动器CGC0-CGC7。

图13是描述字线如何连接到各个驱动器(和电压发生器)的图线。竖轴列出每一字线，并且用于指示字线如何连接。横轴列出所有字线，并且表示被选择用于进行编程或读取的字线。在确定哪一字线被选择用于进行编程/读取之后，在横轴上找到该字线。然后在垂直方向上往上横穿图线，可以发现关于如何连接每一字线的分配。在图13的实施例中，组0、3和6将连接到CGU和CGA之一；组1、4和7将连接到CGB和CGU之一，组2和5将连接到CGC和CGU之一。例如，如果字线WL0-WL15中任一字线被选择用于进行编程/读取，则WL0-WL7连接到CGA0-CGA7，WL8-WL15连接到CGB0-CGB7，WL16-WL23连接到CGC0-CGC7，WL24-WL63连接到CGU。注意，CGU是提供给未被选字线的公共电压，并且可以是Vread、Vpass或类似电压。如果被选择用于进行编程的字线包括WL32-WL39中的任一字线，则字线WL0-WL23连接到CGU，WL24-WL31连接到CGA0-CGA7，字线WL32-WL39连接到CGB0-CGB7，字线WL40-WL47连接到CGC0-CGC7，且字线WL48-WL63连接到CGU。

图14描述了可以实现图13所示图线中的所述切换的系统/芯片212的部件的一个实施例。图14示出电压发生器702、驱动器704和桥电路706，它们全部在功率控制电路内；然而，这些部件可以是系统中其它电路的一部分。电压发生器702从状态机222接收指示改变何种电压的信号，因此，它们单独可控。电压发生器702将至少包括25个电压发生器，用于至少创建25个电压。在其它实施例中，可以使用多于或少于25个的电压发生器。每一电压发生器被提供给驱动器704。因此，在一个实施例中，存在提供可控电压的25个驱动器。然而，在其它实施例中，可以使用多于或少于25个的驱动器。驱动器用于连接并且驱动由电压发生器702创建的各个电压。在一个实施例中，结合电压发生器的驱动器被看作电压源。在其它实施例上，驱动器被看作电压源，或者电压发生器被看作电压源。信号源不限于首先生成信号的设备。

电压从这25个驱动器被提供给桥电路706。桥电路706经由CGI线和解码器连接到所有字线。在以上示例中，存在64条字线和25个驱动器。因此，进入桥电路706的输入将包括25个信号，24个用于每一单独可控字线，一个用于公共字线信号。桥电路706的输出将包括64个信号线，其被称为CGI线。桥电路706将适当的驱动器连接到CGI信号线。CGI线经由解码器连接到字线。如上所述，字线连接到存储器单元。在一个实施例中，32条CGI线经由解码器240A连接到在阵列200一侧的字线，32条CGI线经由解码器240B连接到在阵列200另一侧的字线。

在一个实施例中，桥电路706包括多个开关。图15描述桥电路706的部件的一个示例。开关706包括开关控制电路708，该开关控制电路从状态机222接收区域地址。回顾图13的图线，横轴分为六个区域或字线(区域0、区域1、区域2、区域3、区域4和区域5)。区域0对应于WL0-WL15，区域1对应于WL16-WL23，区域2对应于WL24-WL31，区域3对应于WL32-WL39，区域4对应于40-WL47，区域5对应于WL48-WL63。适当区域的指示将从状态机发送到控制电路708。在另一实施例中，状态机会把存储器地址或字线地址发送到开关控制电路708。开关控制电路708从状态机接收到的信息用于确定是将字线连接到公共电压还是单独可控电压。

图16是描述开关控制电路708的操作的真值表。第一列(WL0-15)对应于区域0，第二列(WL16-23)对应于区域1，第三列(WL24-31)对应于区域2，第四列(WL32-39)对应区域3，第五列(WL40-47)对应于区域4，第六列(WL48-63)对应于区域5。开关控制电路708的输出包括八个输出信号(“连接0到7”、“连接8到15”、“连接16到23”，“连接24到31”，“连接32到39”，“连接40到47”，“连接48到55”，“连接56到63”)。图16的表指示关于状态机222进行区域选择所基于的输出信号中的每一个输出信号的值。这八个输出信号用于控制开关集合。例如，如图15所描述的那样，输出信号“连接0到7”连接到用于信号线CGI0、CGI1……CGI7的开关。这些信号线连接到字线。例如，CGI0连接到字线WL0，CGI1连接到字线WL1，……CGI7连接到字线WL7。CGI0的开关在输入CGA0与CGU之间进行选取，用于CGI1的开关在输入CGA1与CGU之间进行开关，……，用于CGI7的开关在CGA7与CGU之间进行开关。从图13可见，每一字线在CGU与CGA、CGB或CGC中的预选的一个之间进行开关。

图17是描述用于实现图15的开关的一个实施例的示意图。例如，图17描述图15的框716内的部件的一种实现。图17的部件也可以用于实现其它输出信号的其它开关集合。图17示出输出“连接0到7”被发送到晶体管722的基极，并且输入到反相器720。反相器720的输出被提供给晶体管724的基极。晶体管722还连接到地、晶体管726和晶体管728。晶体管726和728连接到电源。晶体管730的基极从晶体管726、728和724接收其输入。晶体管730连接到信号CGI0和CGA0，并且用于有选择地将CGI0连接到CGA0。晶体管734……738按与晶体管730相同方式受控。晶体管732基极的输入是从晶体管722和726接收的。晶体管736……740按与晶体管732相同方式受控。晶体管732用于有选择地将CGI0连接到CGU，晶体管734用于有选择地将CGI1连接到CGA1，晶体管736用于有选择地将CGI1连接到CGU，……晶体管738用于有选择地将CGI7连接到CGA7，晶体管740用于将CGI7连接到CGU。

图18是描述用于操作图14所示系统的处理的一个实施例的流程图。在步骤760中，控制电路220接收数据存取操作请求。数据存取操作可以包括编程操作或读取操作。在其它实施例中，也可以利用其它类型的数据存取操作。在某些实现方式中，控制器244可以接收数据存取操作请求。在步骤762中，确定被选择的字线，用于数据存取操作。被选字线可以由控制器244或状态机222确定。确定哪条字线是被选字线取决于哪些存储器单元被寻址用于编程或读取操作。该处理是现有技术中公知的。在步骤764中，控制器244或状态机222将确定哪个字线集合需要被单独受控以用于数据存取操作，因而应连接到分离的单独可控电压(或其它类型)源。在某些实施例中，步骤764的处理基于编程方案(包括引导方案)或读取方案(包括提供补偿)。在步骤766中，控制器244或状态机222将确定哪个字线将不需要单独受控以用于数据存取操作，因而可以连接到公共电压(或其它类型)源。例如，步骤766可以包括：确定哪些字线可以连接到Vread和/或哪些字线可以连接到Vpass。在一个实施例中，基于与关于数据存取操作的所选字线的接近性，确定将每一字线连接到第一公共信号源还是连接到单独可控的分离的信号源。

在步骤768中，根据图13的图线，需要单独受控的这些字线将由桥电路(经由CGI线和解码器)(直接或间接)连接到关于分离的单独可控电压发生器(例如对应于CGA、CGB、CGC)的驱动器。在步骤770中，可以连接到公共电压(例如CGU)的字线将在步骤770中由桥电路(经由CGI线和解码器)(直接或间接)连接到适当的驱动器。在一个实施例中，所有要连接到CGU的字线连接到单个驱动器。在另一实施例中，可以基于功率、光阻抗等使用多于一个的驱动器来驱动CGU。在步骤772中，在继续保持上述连接的同时，执行数据存取操作。如果执行读取操作，则在适当时候，被读取的数据可以被报告给主机232的控制器244。注意，在可替换实施例中，可以执行步骤762-772的处理，而不从外部实体接收数据存取操作请求。例如，系统可能正进行垃圾收集、清理或者其它维护操作。

图19是单个芯片上具有两个存储器阵列902和904的可替换实施例。每一存储器阵列具有其自身的解码器集合(例如解码器906和908)、其自身的CGI线集合以及其自身的字线集合(例如用于阵列902的字线、以及用于阵列904的字线)。虽然图19示出在每一存储器阵列的一侧的解码器，但在其它实施例中，解码器可以存在于两个存储器阵列的两侧。图19还示出电压发生器916、驱动器914、桥电路910以及桥电路912。电压发生器916从状态机222接收区域地址，并且将一个或多个适当电压发送到驱动器914。驱动器914将单独可控电压和公共的一个或多个电压发送到桥电路910和桥电路912。桥电路910包括开关集合，如上所述，用于提供从驱动器914到存储器阵列902的适当字线的连接。桥电路912包括开关，如上所述，用于提供从驱动器914到存储器阵列904的适当字线的连接。

图20是用于基于关于存储器存取操作的所选字线将字线分配给适当驱动器的图线的另一示例。图20与图13相似，然而，每一区域的边界是不同的。例如，在图20中，区域0针对WL0-WL23，区域1针对WL24-WL31，区域2针对WL32-WL39，区域3针对WL40-WL47，区域4针对WL48-WL55，区域5针对WL56-WL63。

图21描述用于将字线连接到另一实施例的驱动器的图线。于2007年3月21日提交的美国专利申请No.11/688,874“Adjusting Resistance of NonvolatileMemory Using Dummy Memory Cells”提供了具有存储器单元和连接到哑元(dummy)存储器单元的哑元字线的非易失性存储器系统的示例。图21的图线提供用于存储器系统的连接信息，所述存储器系统包括哑元字线(WL D0和WLD1)。可见，WL D0和WL D1分别被指定为与提供电压CGDD和CGDS的两个或更多驱动器永久连接，基于特定应用，电压CGDD和CGDS是用于哑元字线的适当电压。注意，在某些实施例中，可以有多于或少于两个哑元字线。对于其它字线的其它分配方式与图13相似。

图22提供了提供多于一个公共信号的另一实施例的图线。在一种示例实现方式中，源极侧的这些未被选存储器单元被提供一个公共信号CGUS，而漏极侧的这些存储器单元被提供另一公共信号CGUD。CGA、CGB和CGC的分配与图13相同。不接收CGA、CGB或CGC的字线WL0-WL31将被分配给CGUS。未被分配给CGA、CGB或CGC的字线WL32-WL63将被分配给CGUD。这种布置允许每一开关仍为2转1开关。注意，在其它实施例中，可以使用多于两个公共信号。

图23提供另一实施例的图线，其仅提供两组单独可控信号。所述组中的一组将包括被选字线。在图23的实施例中，组0、2、4和6将在CGA与CGU之间选择，而组1、3、5和7将从CGB与CGU选择。组0包括WL0-WL7。组1包括WL9-WL15。组2包括WL16-WL23。组3包括WL24-WL31。组4包括WL32-WL39。组5包括WL40-WL47。组6包括WL48-WL55。组7包括WL56-WL63。区域0对应于WL0-WL11。区域1对应于WL12-WL19。区域2对应于WL20-WL27。区域3对应于WL28-WL35。区域4对应于WL36-WL43。区域5对应于WL44-WL51。区域6对应于WL52-WL63。例如，如果所选字线在区域3中，则CGB连接到WL24-WL31，CGA连接到WL32-39，并且CGU连接到其它字线。

为了进行说明和描述，已经提出了对本发明优选实施例的前面详细描述。并非旨在将本发明囊括或者限制为所公开的特定形式。根据以上教导，可进行很多修改和变化。选取所描述的实施例，以最佳地解释本发明的原理及其实际应用，由此使得本领域技术人员能够以各个实施例以及适用于特定使用的各个修改来最佳地利用本发明。本发明的范围意图由所附权利要求所限定。

Claims

1.一种非易失性存储装置，包括：

第一多个非易失性存储元件；

第一控制线集合，其与所述第一多个非易失性存储元件通信；

第一公共信号源；

单独受控信号源集合；

第一桥电路，其与所述第一控制线集合和所述单独受控信号源集合通信，所述第一桥电路与所述第一公共信号源通信，所述第一桥电路单独且有选择地将所述第一控制线集合中的每一控制线连接到所述第一公共信号源或者所述单独受控信号源集合中的一个信号源，所述第一控制线集合划分为一个或多个相邻控制线组，所述第一桥电路将所述一个或多个相邻控制线组的第一组连接到所述单独受控信号源集合的第一子集，所述第一桥电路将所述一个或多个相邻控制线组的第二组连接到所述单独受控信号源集合的、不同于所述第一子集的第二子集；以及

控制电路，其与所述第一桥电路通信。

2.根据权利要求1所述的非易失性存储装置，其中：

所述第一控制线集合是字线，所述一个或多个相邻控制线组的第一组邻近所述一个或多个相邻控制线组的第二组；

所述单独受控信号源集合包括与电压发生器通信的驱动器集合；以及

所述控制电路控制所述单独受控信号源集合来提供用于读取或编程操作的适当电压。

3.根据权利要求2所述的非易失性存储装置，其中：

所述第一桥电路包括多个开关，其将每一字线有选择地连接到所述第一公共信号源或者所述驱动器集合中适合的一个驱动器。

4.根据权利要求1所述的非易失性存储装置，其中：

所述第一控制线集合是字线；

所述字线划分为相邻字线组；以及

所述第一桥电路将第一相邻字线组连接到所述单独受控信号源的第一子集，所述第一相邻字线组包括用于数据存取操作的被选字线，所述第一桥电路将邻近所述第一相邻字线组的附加相邻字线组连接到所述单独受控信号源的其它子集。

5.根据权利要求1所述的非易失性存储装置，其中：

所述第一桥电路基于与用于数据存取操作的被选控制线的接近性来将所述第一控制线集合的每一控制线连接到所述第一公共信号源或者所述单独受控信号源之一；以及

在所述第一控制线集合的每一控制线基于与用于所述数据存取操作的所述被选控制线的接近性而连接到所述第一公共信号源或所述单独受控信号源之一时，所述控制电路执行所述数据存取操作。

6.根据权利要求1所述的非易失性存储装置，其中：

所述第一控制线集合是字线；

所述字线划分为相邻字线组；以及

所述第一桥电路将第一相邻字线组连接到所述单独受控信号源的第一子集，所述第一相邻字线组包括用于数据存取操作的被选字线，所述第一桥电路将邻近于所述第一相邻字线组的附加相邻字线组连接到所述单独受控信号源的第二子集。

7.根据权利要求1所述的非易失性存储装置，其中：

所述第一控制线集合包括数据字线和哑元字线；

所述单独受控信号源集合包括与电压发生器通信的驱动器集合；

所述电压发生器包括用于所述哑元字线的一个或多个电压发生器；以及

所述第一桥电路将所述哑元字线连接到用于所述哑元字线的一个或多个电压发生器。

8.根据权利要求1所述的非易失性存储装置，还包括：

第二多个非易失性存储元件；

第二控制线集合，其与所述第二多个非易失性存储元件通信；以及

第二桥电路，其与所述第二控制线集合、所述单独受控信号源集合以及所述第一公共信号源通信，所述第二桥电路单独且有选择地将所述第二控制线集合中的每一控制线连接到所述第一公共信号源或者所述单独受控信号源集合中的一个信号源。

9.根据权利要求1所述的非易失性存储装置，还包括：

第二多个非易失性存储元件；

第二信号源，所述第一桥电路单独且有选择地将所述第二控制线集合中的控制线连接到第二信号源或者所述单独受控信号源集合中的一个信号源。

10.根据权利要求1所述的非易失性存储装置，其中：

所述控制电路将信息提供给所述第一桥电路，指示所述第一控制线集合中的哪一个应连接到所述第一公共信号源，以及所述第一控制线集合中的哪一个应连接到所述单独受控信号源集合。

11.根据权利要求10所述的非易失性存储装置，其中：

所述第一控制线集合是字线；以及

所述第一桥电路单独且有选择地经由信号线和所述字线与所述第一桥电路之间的解码器将每一所述字线连接到所述第一公共信号源或者所述单独受控信号源集合之一。

12.根据权利要求1所述的非易失性存储装置，其中：

所述第一多个非易失性存储元件是闪速存储器设备。

13.根据权利要求1所述的非易失性存储装置，其中：

所述第一多个非易失性存储元件是NAND闪速存储器设备。

14.一种操作非易失性存储的方法，包括：

基于与用于数据存取操作的被选控制线的接近性而将第一控制线集合的每一控制线连接到第一公共信号源或者多个分离的信号源中的一个分离的信号源，所述第一控制线集合与所述非易失性存储通信，其中包括被选控制线的组与邻近包含所述被选控制线的组的各组单独可控，其它组控制线全部接收公共信号；以及

在基于与用于所述数据存取操作的所述被选控制线的接近性而连接到所述第一公共信号源或所述分离的信号源时，执行所述数据存取操作。

15.根据权利要求14的方法，其中：

所述第一控制线集合是字线集合；

所述字线集合划分为相邻字线组；

所述方法包括：标识包括所述被选控制线的第一相邻字线组中的字线，并且标识邻近于所述第一相邻字线组的第二相邻字线组中的字线；以及

所述连接每一控制线包括：将所述第一相邻字线组和所述第二相邻字线组中的字线连接到分离的信号源。

16.根据权利要求14所述的方法，还包括：

确定用于所述数据存取操作的被选字线，所述第一控制线集合是字线集合；

基于与所述被选字线的接近性来确定用于所述数据存取操作的待单独受控的所述字线的第一子集；以及

基于与所述被选字线的接近性来确定对于所述数据存取操作并不单独受控的字线的第二子集，所述连接包括：将字线的所述第一子集连接到分离的信号源，并且将字线的所述第二子集连接到所述公共信号源。

17.根据权利要求16的方法，其中：

所述字线集合划分为相邻字线组；以及

所述确定所述字线的第一子集包括：标识包括所述被选字线的第一相邻字线组中的字线，并且标识邻近所述第一相邻字线组的附加相邻字线组中的字线。

18.根据权利要求16所述的方法，其中：

所述字线集合划分为相邻字线组；以及

所述确定所述字线的第一子集包括：标识包括所述被选字线的第一相邻字线组中的字线，并且标识邻近所述第一相邻字线组的第二相邻字线组中的字线。

19.根据权利要求16所述的方法，其中：

所述数据存取操作是读取操作；

所述公共信号源提供电压，以打开未被选非易失性存储元件；以及

所述分离的信号源提供读取比较电压、一个或多个补偿电压。

20.根据权利要求16所述的方法，其中：

所述数据存取操作是编程操作；

所述公共信号源提供通过电压；以及

所述分离的信号源提供编程电压、隔离电压、中间电压。

21.根据权利要求14所述的方法，还包括：

将不同电压提供给哑元字线，所述公共信号源和所述分离的信号源是电压源。

22.根据权利要求14所述的方法，还包括：

基于与用于所述数据存取操作的所述被选控制线的接近性而将第二控制线集合的每一控制线连接到第二公共信号源或者所述多个分离的信号源之一，其中包括被选控制线的组与邻近包含所述被选控制线的组的各组单独可控，其它组控制线全部接收公共信号；

在基于与用于所述数据存取操作的所述被选控制线的接近性而将所述第二集合的每一控制线连接到所述第二公共信号源或所述多个分离的信号源之一时，执行所述数据存取操作。

23.根据权利要求14所述的方法，其中：

所述控制线集合是字线。

24.根据权利要求14所述的方法，其中：

所述非易失性存储是闪速存储器。

25.根据权利要求14所述的方法，其中：

所述第一控制线集合是字线集合；

所述连接第一控制线集合的每一控制线包括：经由解码器、信号线和桥电路将所述字线连接到所述第一公共信号源或者连接到所述多个分离的信号源中的一个分离的信号源，其中包括被选字线的组与邻近包含所述被选字线的组的各组单独可控，其它组字线全部接收公共信号。