JP5178838B2 - コントロールゲートライン構造 - Google Patents

Description

本発明は、不揮発性記憶装置のための技術に関する。

半導体メモリは、様々な電子デバイスで使われることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及び他の装置に使用されている。電気的消去・再プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリは、最も普及している不揮発性半導体メモリである。

ＥＥＰＲＯＭとフラッシュメモリは、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されているフローティングゲートを採用している。フローティングゲートとチャネル領域は、ソース領域とドレイン領域の間に配置されている。フローティングゲートの上に、そのフローティングゲートから絶縁されている制御ゲートが設けられている。トランジスタの閾値電圧は、フローティングゲート上に保持されている電荷量によって制御される。 即ち、そのソースとドレインの間の導通を可能にすべくトランジスタをオンするために制御ゲートに印加すべき電圧の最小量は、そのフローティングゲート上の電荷量レベルにより制御される。従って、フローティングゲートに保持されている電荷量を変化させることにより閾値電圧を変化させることで、メモリセル（メモリセルは一つ以上のトランジスタを備えていてもよい）にプログラム／消去を行うことができる。

ＥＥＰＲＯＭやＮＡＮＤ型フラッシュメモリデバイスなどのフラッシュメモリデバイスにプログラムを行う場合、典型的には、ビットラインが接地されるとともに、制御ゲートにプログラム電圧が加えられる。チャネルからの電子がフローティングゲートへ注入される。フローティングゲートに電子が蓄積されると、フローティングゲートが負値に帯電し、メモリセルの閾値電圧が上昇し、メモリセルがプログラムされた状態となる。プログラムに関するさらなる情報は、「Source Side Self Boosting Technique for Non-Volatile Memory」と題した米国特許第６，８５９，３９７号、および、「Detecting Over Programmed Memory」と題した米国特許出願公開公報２００５／００２４９３９号に開示されている。これらの両方の文献の内容は、その全体を参照することにより本明細書に組み込まれる。多くのデバイスでは、プログラム電圧は、連続するパルスの各々で所定ステップサイズずつパルスの大きさが増加する一連のパルスとして、プログラム処理の間にコントロールゲートに印加される。

各メモリセルは（アナログ又はデジタルの）データを記憶することができる。１ビットのデジタルデータを記憶する場合（バイナリメモリセルと呼ばれる）、メモリセルの可能な閾値電圧の範囲は、２つの範囲に分割され、それぞれの範囲が論理データの「１」と「０」に割り当てられる。一例では、メモリセルが消去された後では閾値電圧が負値となり、それは論理「１」と定義される。プログラム後の閾値電圧は正値となり、それは論理「０」と定義される。閾値電圧が負値であり、制御ゲートに０ボルトが印加される読み出しが試みられた場合、メモリセルがオンとなり、これは論理１が記憶されていることを示す。閾値電圧が正値であり、制御ゲートに０ボルトが印加される読み出しが試みられた場合、メモリセルはオンせず、これは論理０が記憶されていることを示す。

一つのメモリセルで、複数レベルの情報を記憶することができる（マルチステートメモリセルと呼ばれる）。複数レベルのデータを記憶する場合には、可能な閾値の範囲は、データのレベルの数に分割される。例えば、４つのレベルの情報を記憶する場合、４つの閾値電圧範囲が存在し、それぞれがデータ値「１１」、「１０」、「０１」、及び「００」に割り当てられる。一例では、消去動作の後の閾値電圧は負の値となり、論理「１１」と定義される。正値の閾値電圧群が「１０」、「０１」、「００」というデータ状態に対して用いられる。８つのレベルの情報（又は状態）が記憶される場合（即ち、３ビットのデータ）、データ値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、及び「１１１」に割り当てられる８つの閾値電圧範囲がある。メモリセルにプログラムされるデータとセルの閾値電圧レベルの間の具体的な関係は、セルに採用されるデータ符号化方式によって決まる。例えば、両方ともその全体を参照することにより本明細書に組み込まれる米国特許第６，２２２，７６２号及び米国特許出願公開公報第２００４／０２５５０９０号は、マルチステートフラッシュメモリセルのための様々なデータ符号化方式を説明している。一実施形態においては、フローティングゲートの閾値電圧が誤ってその近傍の物理状態にシフトした場合に１つのビットだけが影響を受けるように、グレイコード割当を用いてデータ値が閾値電圧範囲に割り当てられる。いくつかの実施形態では、異なるワードラインに対してデータ符号化技法が変更され得ることがある。データ符号化技法は、時間に依存して変更され得ることがある。また、ランダムなワードラインのデータビットは、データパターン感度を低減し、メモリセルのウェアを均一にするために、反転されることがある。また、様々な符号化技法が使用され得ることがある。

多くの不揮発性メモリシステムでは、ワードラインおよびビットラインは、個々のメモリセルにアクセスするために用いられる。典型的には、ワードラインと電圧ドライバは、１対１の関係とされる。例えば、１つのブロックに３２本のワードラインを有するシステムは、各々のワードラインに対する電圧ドライバを、３２個有している。記憶装置の大容量化の要望を満たすため、メモリセルをより多くするように、それゆえにブロック当りのワードライン数をより多くするように、システムが設計されている。ワードラインの増加は、電圧ドライバ数の増加を必要とする。しかしながら、スペースは限られている。

プログラムおよび読み出し処理において、選択ワードラインおよび複数の隣接ワードラインに対して、ワードラインごとの制御を行う必要がある。残りのワードラインは、非選択ワードラインの値とされ、ワードラインごとの制御が要求されない。本明細書で記述される技術は、ワードラインごとの制御が要求される複数のワードラインのための、限られた数の独立制御可能なソース、および、複数の非選択ワードラインのための共通ソースを有することで、ドライバの数を減少させることができる。

一実施形態では、複数の第１の不揮発性記憶素子と、複数の第１の不揮発性記憶素子と通信するコントロールラインの第１の組と、第１の信号源と、複数の個別に制御される信号源と、コントロールラインの第１の組、複数の個別に制御される信号源、および第１の信号源と通信する第１のブリッジ回路と、第１のブリッジ回路と通信する制御回路と、が備えられる。第１のブリッジ回路は、コントロールラインの第１の組の各々を、第１の信号源または複数の個別に制御される信号源の一つの何れか一方に、個別的および選択的に接続する。

一実施形態では、複数の第１の不揮発性記憶素子と、複数の第１の不揮発性記憶素子と通信するコントロールラインの第１の組と、共通信号源と、複数の個別に制御される信号源と、前述のコントロールラインの組と通信する管理回路と、が備えられる。管理回路は、データアクセス処理のための選択コントールラインとの近さに基づいて、コントロールラインの第１の組に含まれる各々のコントロールラインを、共通信号源または複数の個別に制御される信号源の一つの何れか一方に接続する。管理回路は、データアクセス処理のための選択コントールラインとの近さに基づいて、コントロールラインの組に含まれる各々のコントロールラインが、共通信号源または独立信号源に接続されている間に、データアクセス処理を行う。

一実施形態は、データアクセス処理のための選択コントールラインとの近さに基づいて、コントロールラインの第１の組に含まれる各々のコントロールラインを、第１の共通信号源または複数の独立信号源に含まれる独立信号源の何れか一方へ接続するステップを備える。また、データアクセス処理のための選択コントールラインとの近さに基づいてコントロールラインの第１の組の各々のコントロールラインが第１の共通信号源または独立信号源に接続されている間に、データアクセス処理を行うステップを備える。コントロールラインの第１の組は、不揮発性記憶装置と通信する。

一実施例では、前述の第１の組は複数のワードラインである。そして、複数のデコーダ、複数のシグナルラインおよび１のブリッジ回路を経由して、複数のワードラインが、第１の共通信号源または複数の独立信号源の一つの何れか一方に接続される。他の実施形態では、コントロールラインは、ワードライン以外の他の種類のラインとすることもできる。

一実施形態は、データアクセス処理の要求を受信するステップと、選択ワードラインを決定するステップと、データアクセス処理において個別にコントロールされる、ワードラインの第１の組を決定するステップと、データアクセス処理において個別にコントロールされない、ワードラインの第２の組を決定するステップと、ワードラインの第１の組を個別に制御するステップおよびワードラインの第２の組に共通信号を供給するステップを備え、データアクセス処理を実行するステップと、を備える。

一実施形態は、データアクセス処理の要求を受信するステップと、選択ワードラインを決定するステップと、データアクセス処理において個別にコントロールされる、ワードラインの第１の組を決定するステップと、データアクセス処理において個別にコントロールされない、ワードラインの第２の組を決定するステップと、ワードラインの第１の組に含まれる各々を、独立して制御可能な電圧信号に接続するステップと、ワードラインの第２の組に含まれる各々を、１つの電圧源に接続するステップと、ワードラインの第１の組が独立して制御可能な電圧信号に接続され、ワードラインの第２の組が１つの電圧源に接続されている間に、データアクセス処理を実行するステップと、を備える。

ＮＡＮＤストリングの平面図である。 ＮＡＮＤストリングの等価回路図である。 不揮発性メモリシステムのブロック図である。 メモリアレイの一実施例を示すブロック図である。 センスブロックの一実施例を示すブロック図である。 閾値電圧区分のセットの一例および不揮発性メモリの書き込み処理を説明する図である。 様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。 様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。 様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。 様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。 様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。 様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。 様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。 様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。 様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。 不揮発性メモリの書き込み順序の一例を説明するテーブルである。 様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。 様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。 様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。 不揮発性メモリの書き込み処理の一例を説明するフローチャートである。 不揮発性素子の書き込み処理の一例を説明するフローチャートである。 ＮＡＮＤストリングの図である。 ＮＡＮＤストリングの図である。 ＮＡＮＤストリングの図である。 ワードラインがどのようにグループ化されるか、および、どのようにして独立して制御可能な信号源に接続されるかを示す図である。 不揮発性記憶システムの一部のブロック図である。 ブリッジ回路のブロック図である。 ブリッジ回路の真理値表である。 ブリッジ回路の回路図である。 不揮発性メモリの動作処理の一例を説明するフローチャートである。 不揮発性記憶システムの一部のブロック図である。 ワードラインがどのようにグループ化されるか、および、どのようにして独立して制御可能な信号源に接続されるかを示す図である。 ワードラインがどのようにグループ化されるか、および、どのようにして独立して制御可能な信号源に接続されるかを示す図である。 ワードラインがどのようにグループ化されるか、および、どのようにして独立して制御可能な信号源に接続されるかを示す図である。 ワードラインがどのようにグループ化されるか、および、どのようにして独立して制御可能な信号源に接続されるかを示す図である。

フラッシュメモリシステムの一例は、ＮＡＮＤ構造を用いており、２つの選択ゲートの間に複数のトランジスタの直列接続を含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、第１（又はドレイン側）選択ゲート１２０と第２（又はソース側）選択ゲート１２２の間に挟まれている、直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ビットコンタクト１２６を介してＮＡＮＤストリングをビットラインに接続している。選択ゲート１２２は、ＮＡＮＤストリングをソースライン１２８に接続している。選択ゲート１２０は、選択ラインＳＧＤに適切な電圧を加えることによって制御される。選択ゲート１２２は、選択ラインＳＧＳに適切な電圧を加えることによって制御される。トランジスタ１００、１０２、１０４、及び１０６の夫々は、制御ゲートとフローティングゲートを有している。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。

図１と図２は、ＮＡＮＤストリング内の４個のメモリセルを示しているが、４個のトランジスタの使用は単に一例として提示されている点に留意されたい。ＮＡＮＤストリングは、４個よりも少ない、或いは、４個よりも多いメモリセルを有していてよい。例えば、ＮＡＮＤストリングによっては８個、１６個、３２個、６４個、１２８個などの数のメモリセルを有していてよい。本明細書の説明は、いかなる特定個数のメモリセルを有するＮＡＮＤストリングにも限定されない。

ＮＡＮＤ構造を用いたフラッシュメモリシステムの一般的なアーキテクチャは、いくつかのＮＡＮＤストリングを含んでいる。各ＮＡＮＤストリングは、選択ラインＳＧＳによって制御されるソース選択ゲートによってソースラインに接続されているとともに、選択ラインＳＧＤによって制御されるドレイン選択ゲートによって関連するビットラインに接続されている。各ビットラインとそのビットラインにビットラインコンタクトを介して接続されている夫々のＮＡＮＤストリングは、メモリセルアレイの列を構成する。ビットラインは、複数のＮＡＮＤストリングによって共有されている。典型的には、ビットラインは、ワードラインと直交する方向でＮＡＮＤストリング上を通っており、１以上のセンスアンプと接続されている。

ＮＡＮＤタイプのフラッシュメモリおよびそれらの動作に関連する例は、以下の米国特許／特許出願に記載されており、それらの引用文献は、その全体が参照により本明細書に組み込まれる。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号、及び、米国公開公報第ＵＳ２００３／０００２３４８号。

ＮＡＮＤフラッシュメモリに加えて、不揮発性記憶装置の他のタイプもまた用いることができる。例えば、不揮発性装置は、強誘電体層を用いたメモリセルによって製造されてもよい。前述した導電性のフローティングゲート素子の代わりに、誘電体層が用いられる。誘電体記憶素子を用いたメモリ装置が、「NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell」、IEEE Electron Device Letters、２１巻、１１号、２０００年１１月、５４３から５４５ページに、Eitanらによって開示されている。ＯＮＯ誘電層は、ソース拡散領域とドレイン拡散領域の間のチャンネルを横切って伸びている。あるデータビットの電荷がドレインに近接した誘電層内に局在し、他のデータビットの電荷がドレインに近接した誘電層内に局在する。例えば、米国特許第５，７６８，１９２号および６，０１１，７２５号では、２つの酸化シリコン層に挟まれたトラップ用の誘電層を有する不揮発性メモリセルが開示されている。マルチステートのデータ記憶は、誘電層内の空間的に離れた電荷蓄積領域の２値の状態を、別々に読み出すことで行われる。
他のタイプのメモリ素子も使用できる。

図３は、複数のメモリセル（例えば、ＮＡＮＤマルチステートフラッシュメモリなど）のページ（または他のユニット）に平行して読み出しおよびプログラムを行うリード／ライト回路を有する記憶デバイス２１０を示している。記憶デバイス２１０は１以上のメモリダイまたはチップ２１２を備えていてもよい。メモリダイ２１２は、メモリセルの（２次元又は３次元の）アレイ２００、制御回路２２０、及び、リード／ライト回路２３０Ａと２３０Ｂを有する。一実施形態では、様々な周辺回路によるメモリアレイ２００へのアクセスはアレイの両側で対称的に実装されており、これにより、各側のアクセスライン及び回路の密度が半分に低減される。リード／ライト回路２３０Ａ及び２３０Ｂは、複数のセンスブロック３００を有しており、それらのセンスブロック３００によって１ページのメモリセルを並列に読み出し又はプログラムすることができる。メモリアレイ２００は、行デコーダ２４０Ａと２４０Ｂを介したワードラインと、列デコーダ２４２Ａと２４２Ｂを介したビットラインによってアドレス指定される。ワードラインおよびビットラインは、コントロールラインの一例である。典型的な実施形態では、コントローラ２４４は、１つ以上のメモリダイ２１２のような同じメモリデバイス２１０（例えば、取り外し可能なストレージカード又はパッケージ）内に含まれる。命令、及びデータは、ライン２３２を介してホストとコントローラ２４４の間で転送され、また、ライン２３４を介してコントローラと１つ以上のメモリダイ２１２の間で転送される。

制御回路２２０は、リード／ライト回路２３０Ａと２３０Ｂと協調して、メモリアレイ２００に対してメモリ動作を実行する。制御回路２２０は、ステートマシン２２２、オンチップアドレスデコーダ２２４、及び電力制御モジュール２２６を有している。ステートマシン２２２は、メモリ動作のチップレベルの制御を提供する。オンチップアドレスデコーダ２２４は、ホスト又はメモリコントローラによって用いられるアドレスと、デコーダ２４０Ａ、２４０Ｂ、２４２Ａ及び２４２Ｂによって用いられるハードウェアアドレスの間のアドレスインタフェースを提供する。電力制御モジュール２２６は、メモリ動作中のワードライン及びビットラインに供給される電力及び電圧を制御する。一実施形態では、電力制御モジュール２２６は、供給電力より大きな電圧を作り出すことができる一つ以上のチャージポンプを有する。

一実施形態では、制御回路２２０、電力制御回路２２６、デコーダ回路２２４、ステートマシン回路２２２、デコーダ回路２４２Ａ、デコーダ回路２４２Ｂ、デコーダ回路２４０Ａ、デコーダ回路２４０Ｂ、リード／ライト回路２３０Ａ、リード／ライト回路２３０Ｂ、及び／又はコントローラ２４４の一つ又は幾つかの組合せは、１つの管理回路または制御回路、或いは複数の管理回路群または制御回路群と称されることがある。１以上の管理回路または制御回路は、本明細書で記述する処理を実行する。

図４は、メモリセルアレイ２００の例示的な構造を示す。一実施形態においては、メモリセルのアレイは、数多くのブロックに分割される（例えば、ブロック０−１０２３や、その他の量など）。フラッシュＥＥＰＲＯＭシステムに一般的であるように、ブロックは消去の単位である。すなわち、各ブロックは共に消去される最小数のメモリセルを含む。その他の消去の単位を用いた装置も使用可能である。

１のブロックは、ビットライン（例えばビットラインＢＬ０−ＢＬ６９６２３）およびワードライン（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３）を介してアクセスされるＮＡＮＤストリングのセットを備えている。図４は、直列接続されることでＮＡＮＤストリングを形成している、４つのメモリセルを示している。各々のＮＡＮＤストリングに４つのセルが含まれているが、４個よりも少ない、或いは、４個よりも多いメモリセルを有していてよい（例えば、ＮＡＮＤストリングによっては、１６個、３２個、６４個、１２８個やその他の数のメモリセルを有していてもよい。）各ＮＡＮＤストリングの一端は、（選択ラインＳＧＤに接続されている）ドレイン選択ゲートを介して対応するビットラインに接続されており、他端は、（選択ラインＳＧＳに接続されている）ソース選択ゲートを介してソースラインに接続されている。

各ブロックは、通常、複数のページに分割される。一実施形態においては、ページはプログラムの単位である。プログラムの他の装置も使用可能である。通常、１つ又は複数ページのデータが１列のメモリセルに記憶される。例えば、データの１以上のページが、共通ワードラインに接続されたメモリセルに記憶されてもよい。１つのページは、１つ又は複数のセクタを記憶できる。１つのセクタは、ユーザデータとオーバヘッドデータ（システムデータとも呼ばれる）を含む。オーバヘッドデータは、通常、セクタのユーザデータから算出される誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ：ＥＣＣ）とヘッダ情報を含む。コントローラ（または他の構成要素）の一部が、データがアレイにプログラムされているときにＥＣＣを計算し、データがアレイから読み出されているときにＥＣＣのチェックも行う。代わりに、ＥＣＣ及び／又は他のオーバヘッドデータはそれらが関係するユーザデータとは異なるページに記憶され、または異なるブロックに記憶されることがある。ユーザデータのセクタは通常、磁気ディスクドライブ内のセクタサイズに相当する５１２バイトである。例えば８ページから３２、６４、１２８、或いはそれ以上のページまでの多数のページが１ブロックを形成する。異なるサイズのブロックと配置も採用することができる。

図５は、センスモジュール４８０と呼ばれるコア部と共通部４９０に分割された個々のセンスブロック３００のブロック図である。一実施形態では、各ビットラインに対して個別のセンスモジュール４８０を用意し、一組の複数センスモジュール４８０に対して一つの共通部４９０を用意してもよい。一例として、１個のセンスブロックは、１個の共通部４９０と８個のセンスモジュール４８０を有している。グループ内の各センスモジュールは、データバス４７２を介して協働する共通部と通信する。一例としては、その全体を参照することにより本明細書に組み込まれる米国特許出願公開公報２００６／０１４０００７号を参照されたい。

センスモジュール４８０は、接続されたビットライン内の伝導電流が予め決められたレベルより高いか低いかを判定するセンス回路４７０を備えている。幾つかの実施形態では、センスモジュール４８０は、センスアンプと一般に呼ばれる回路を有する。センスモジュール４８０は、さらに、接続されたビットラインに電圧状態を設定するために用いられるビットラインラッチ４８２を有している。例えば、ビットラインラッチ４８２内で予め決められた状態がラッチされることによって、接続されたビットラインを、プログラム禁止を指定する状態（例えば、Ｖｄｄ）に引き上げる（プル）する。

共通部４９０は、プロセッサ４９２、１組のデータラッチ４９４、及び、１組のデータラッチ４９４とデータバス４２０の間を接続するＩ／Ｏインタフェース４９６を備えている。プロセッサ４９２は計算を実行する。例えば、その機能の１つは、センスされたメモリセル内に記憶されているデータを特定し、特定されたデータを一組のデータラッチ内に記憶することである。１組のデータラッチ４９４は、読み出し動作において、プロセッサ４９２によって特定されたデータビット群を記憶するために用いられる。 一組のデータラッチ４９４は、プログラム動作において、データバス４２０から取り込んだデータビット群を記憶するためにも用いられる。取り込まれるデータビット群は、メモリ内にプログラムする予定のライトデータ（プログラムデータ）を表す。 Ｉ／Ｏインタフェース４９６は、データラッチ４９４とデータバス４２０の間のインタフェースを提供する。

読み出し又はセンス中には、システムの動作はステートマシン２２２の制御下にあり、ステートマシン２２２は（電力制御モジュール２２６を用いて）アドレス指定されたセルへの種々の制御ゲート電圧の供給を制御する。
メモリに用意された様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む毎に、センスモジュール４８０はこれらの電圧の１つに遷移し、バス４７２を介してセンスモジュール４８０からプロセッサ４９２に出力が提供される。その時点で、プロセッサ４９２は、センスモジュールの遷移イベントと、ステートマシンから入力ライン４９３を介して加えられた制御ゲート電圧についての情報によって、結果としてのメモリ状態を特定する。それから、プロセッサは、メモリ状態に対するバイナリ符号化を計算し、得られたデータビット群をデータラッチ４９４に格納する。コア部の別の実施形態では、ビットラインラッチ４８２は、センスモジュール４８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの二つの役割を持つ。

当然のことながら、いくつかの実装形態では複数のプロセッサ４９２を有することができる。一実施形態では、各プロセッサ４９２は出力ライン（図５には示されていない）を有し、各出力ラインは共にワイヤードＯＲ（配線論理和）接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続される前段階で反転される。この構成は、ワイヤードＯＲの結果を受け取るステートマシンが、プログラムされる全てのビットがいつ所望のレベルに到達したかを判断できるので、プログラム処理の完了時点を判定するプログラム検証処理における素早い判定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理「０」がワイヤードＯＲラインに送られる（又はデータ「１」が反転される）。全てのビットがデータ「０」を出力すると（又はデータ「１」が反転されると）、ステートマシンはプログラム処理の完了を知る。各プロセッサが８個のセンスモジュールと通信する実施形態では、（いくつかの実施形態において）ステートマシンはワイヤードＯＲラインを８回読み出す必要があってもよいし、あるいは、協働するビットラインの結果を蓄積するための論理をプロセッサ４９２に追加し、ステートマシンがワイヤードＯＲラインを一度だけ読み出せば良いようにしてもよい。

データラッチスタック４９４は、センスモジュールに対応するデータラッチのスタックを有する。一実施形態では、センスモジュール４８０毎に３個（或いは４個或いはその他の数の）データラッチが存在する。一実施形態では、ラッチは夫々１ビットである。

プログラム又は検証処理の間、プログラムされるべきデータはデータバス４２０から１組のデータラッチ４９４内に記憶される。検証処理の間、プロセッサ４９２は、所望のメモリ状態に対する検証メモリ状態を監視する。その２つが一致したとき、プロセッサ４９２は、プログラム禁止を指定する状態にビットラインを引き上げる（プルする）ようにビットラインラッチ４８２を設定する。これにより、たとえプログラムパルスがその制御ゲートに影響しても、ビットラインに接続したメモリセルがさらにプログラムされないようにすることができる。他の実施形態では、プロセッサが最初にビットラインラッチ４８２をロードし、センス回路が検証処理中にそれに禁止値を設定する。

いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス４２０用にシリアルデータに変換したり、その逆を行ったりする。好適な一実施形態では、ｍ個のメモリセルのリード／ライトブロックに対応する全てのデータラッチを相互にリンクしてブロックシフトレジスタを構成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、リード／ライトモジュールの一群のデータラッチのそれぞれが、データバスへ或いはデータバスからデータを順に転送するようにリード／ライトモジュールのバンクを構成し、一群のデータラッチがあたかもリード／ライトブロック全体のシフトレジスタの一部であるかのようにしてもよい。

読み出し動作やセンスアンプについてのさらなる情報は次の文献に記載されている。（１）米国特許出願公開２００４／００５７２８７号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、２００４年３月２５日公開、（２）米国特許出願公開２００４／０１０９３５７号、「Non-Volatile Memory And Method with Improved Sensing」、２００４年６月１０日公開、（３）米国特許出願公開２００５０１６９０８２号、（４）米国特許出願公開２００６／０２２１６９２号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、発明者Ｊｉａｎ Ｃｈｅｎ、２００５年４月５日出願、及び、（５）米国特許出願第１１／３２１，９５３号、「Reference Sense Amplifier For Non-Volatile Memory」、発明者Ｓｉｕ Ｌｕｎｇ Ｃｈａｎ及びＲａｕｌ−Ａｄｒｉａｎ Ｃｅｒｎｅａ、２００５年１２月２８日出願。これら５個の特許文献の全ては、その全体を参照することにより本明細書に組み込まれる。

成功した（検証を含む）プログラム処理の最後において、メモリセルの閾値電圧は、必要に応じて、プログラムされたメモリセルの１つ又は複数の閾値電圧の区分内、或いは、消去されたメモリセルの閾値電圧の区分内となる。各メモリセルが３ビットデータを記憶する場合における、メモリセルアレイについての閾値電圧区分（或いはデータ状態）の例を図６に示す。この一方で、他の実施形態では、１メモリセルあたり３ビットよりも多い、或いは３ビットよりも少ないデータを記憶するとしてもよい（例えば、１メモリセルあたり４ビット以上のデータを記憶するなど）。

図６の例では、各々のメモリセルは３ビットのデータを保持する。よって、８つの有効なデータ状態Ｓ０−Ｓ７が存在する。一実施形態では、データ状態Ｓ０は０ボルトより低く、データ状態Ｓ１−Ｓ７は０ボルトより高い。他の実施形態として、８つのデータ状態の全てが０ボルトより高い場合や、その他のアレンジが実行可能である。一実施形態では、Ｓ０の閾値電圧区分がＳ１−Ｓ７の区分よりも広い。

各々のデータ状態は、メモリセルに記憶された３ビットデータの固有の値に対応する。一実施形態では、Ｓ０=１１１，Ｓ１=１１０，Ｓ２=１０１，Ｓ３=１００，Ｓ４=０１１，Ｓ５=０１０，Ｓ６=００１，Ｓ７=０００，である。データ状態Ｓ０−Ｓ７の他のマッピングも使用することができる。一実施形態では、１つのメモリセルに記憶されている全てのビットのデータは、同一の論理ページに記憶される。他の実施形態では、１つのメモリセルに記憶されているビットのデータの各々は、異なる論理ページに対応する。従って、３ビットのデータを記憶している１つのメモリセルは、第１ページ、第２ページ、第３ページのデータを含んでいる。いくつかの実施形態では、同一のワードラインに接続された全てのメモリセルが、同一の３ページのデータを記憶するとされる。いくつかの実施形態では、１つのワードラインに接続されたメモリセルが異なるセットのページに分類される（例えば、偶数および奇数ビットラインや、他の配列によって）。

いくつかの先行技術の装置では、メモリセルが消去されて状態Ｓ０となる。メモリセルは、状態Ｓ０から状態Ｓ１−Ｓ７の何れかへプログラムされてもよい。一実施形態では、フルシーケンスプログラミングとして知られている、消去された状態Ｓ０からプログラムされた状態Ｓ１−Ｓ７の何れかに直接にプログラムする方法を行うことができる。例えば、メモリセル群内の大多数のメモリセルが消去状態Ｓ０になるように、プログラム対象のメモリセル群が最初に消去されてもよい。あるメモリセルが状態Ｓ０から状態Ｓ１へプログラムされる間に、他のメモリセルが状態Ｓ０から状態Ｓ２へ、状態Ｓ０から状態Ｓ３へ、状態Ｓ０から状態Ｓ４へ、状態Ｓ０から状態Ｓ５へ、状態Ｓ０から状態Ｓ６へ、状態Ｓ０から状態Ｓ７へ、プログラムされる。フルシーケンスプログラミングは、図６の７つの曲線状の矢印を用いて図示されている。

図７Ａ−７Ｉは、不揮発性メモリにプログラムするための３つのステップの処理を示している。第１ステップの前に、状態Ｓ０の消去閾値区分となるように、メモリセルが消去される。図７Ａ−７Ｉの処理では、各々のメモリセルが３ビットのデータを記憶しており、各々のビットは異なるページに属すると仮定する。データの第１ビット（一番左のビット）は、第１ページと関連する。真ん中のビットは、第２ページと関連する。一番右のビットは、第３ページと関連する。データとデータ状態との相関は、以下の通りである：Ｓ０=１１１，Ｓ１=１１０，Ｓ２=１０１，Ｓ３=１００，Ｓ４=０１１，Ｓ５=０１０，Ｓ６=００１，Ｓ７=０００。しかしながら他の実施形態では、他のデータコード化配列も使用可能である。

（図７Ａに示すように）第１ページにプログラムする際において、ビットをデータ“１”にする場合には、メモリセルは状態Ｓ０が維持される（閾値電圧区分５０２）。ビットをデータ“０”にする場合には、メモリセルにプログラムが行われ、状態Ｓ４となる（閾値電圧区分５０４）。隣接するメモリセルがプログラムされた後、隣接するフローティングゲート間の容量結合により、図７Ｂに示すように、状態Ｓ４が広くなることがある。状態Ｓ０も広くなることがあるが、Ｓ０とＳ１の間には十分な余裕があるため、その影響を無視できる。フローティングゲート間の結合現象についての詳細は、米国特許第５，８６７，４２９号および米国特許第６，６５７，８９１号に開示されており、両公報は全体を参照することにより本明細書に組み込まれる。

第２ページをプログラムする際において（図７Ｃを参照）、メモリセルが状態Ｓ０であり第２ページのビットをデータ“１”にする場合には、メモリセルは状態Ｓ０が維持される。いくつかの実施形態では、第２ページのプログラム処理は閾値電圧区分５０１を狭めて新たなＳ０とすることができる。メモリセルが状態Ｓ０であり第２ページにプログラムするデータが“０”である場合には、メモリセルは状態Ｓ０へ移される（閾値電圧区分５０６）。状態Ｓ２は、Ｃ＊の検証ポイント（最低電圧）を有する。メモリセルが状態Ｓ４でありメモリセルにプログラムするデータが “１”である場合には、メモリセルは状態Ｓ４が維持される。しかしながら図７Ｃに示すように、状態Ｓ４についてメモリセルを閾値電圧区分５０４から閾値電圧区分５０８へ移動することによって、状態Ｓ４は狭められる。閾値電圧区分５０８は、（閾値電圧区分５０４のＥ＊＊と比較して）Ｅ＊の検証ポイントを有する。メモリセルが状態Ｓ４であり第２ページにプログラムするデータが“０”である場合には、メモリセルの閾値電圧は、Ｇ＊の検証ポイントを有する状態Ｓ６（閾値電圧区分５１０）へ移動される。

隣接するメモリセルがプログラムされた後、隣接するフローティングゲート間の結合により、図７Ｄの閾値電圧区分５０６，２０８，５１０に示すように、状態Ｓ２，Ｓ４，Ｓ６が広くされる。時には、状態Ｓ０も広くなる場合がある。

図７Ｅ，７Ｆ，７Ｇおよび７Ｈは、第３ページのプログラムを示している。プログラムを表すために１つの図を用いてもよいが、見やすくするために、処理を４つの図に示す。第２ページがプログラムされた後では、夫々のメモリセルは状態Ｓ０、Ｓ２，Ｓ４、Ｓ６の何れかとなる。図７Ｅは、第３ページにプログラムが行われる、状態Ｓ０のメモリセルを表している。図７Ｆは、第３ページにプログラムが行われる、状態Ｓ２のメモリセルを表している。図７Ｇは、第３ページにプログラムが行われる、状態Ｓ４のメモリセルを表している。図７Ｈは、第３ページにプログラムが行われる、状態Ｓ６のメモリセルを表している。図７Ｉは、メモリセル群に図７Ｅ、７Ｆ、７Ｇ、７Ｈの処理が（一斉に、または連続的に）実行された後における、閾値電圧区分を示している。

メモリセルが状態Ｓ０であり、第３ページのデータが“１”である場合には、メモリセルは状態Ｓ０が維持される。第３ページのデータが“０”である場合には、メモリセルの閾値電圧がＢの検証ポイントを有する状態Ｓ１へ上昇される（図７Ｅ参照）。

メモリセルが状態Ｓ２であり、第３ページにプログラムされるデータが“１”である場合には、メモリセルは状態Ｓ２が維持される（図７Ｆ参照）。しかしながら幾つかのプログラムでは、閾値区分５０６を狭めて、Ｃボルトの検証ポイントを有する新たな状態Ｓ２とすることができる。第３ページにプログラムされるデータが“０”である場合には、メモリセルはＤボルトの検証ポイントを有する状態Ｓ３にプログラムされる。

メモリセルが状態Ｓ４であり、第３ページにプログラムされるデータが“１”である場合には、メモリセルは状態Ｓ４が維持される（図７Ｇ参照）。しかしながら幾つかのプログラムでは、閾値区分５０８を狭めて、Ｅの検証ポイントを有する新たな状態Ｓ４とすることができる。メモリセルが状態Ｓ４であり、第３ページにプログラムされるデータが“０”である場合には、メモリセルの閾値電圧がＦの検証ポイントを有する状態Ｓ５へ上昇される。

メモリセルが状態Ｓ６であり、第３ページにプログラムされるデータが“１”である場合には、メモリセルは状態Ｓ６が維持される（図７Ｈ参照）。しかしながら幾つかのプログラムでは、閾値区分５１０を狭めて、Ｇの検証ポイントを有する新たな状態Ｓ６とすることができる。第３ページのデータが“０”である場合には、メモリセルの閾値電圧がＨの検証ポイントを有する状態Ｓ７へプログラムされる。第３ページのプログラムが終了すると、メモリセルは図７Ｉに示す８つの状態のうち、何れか１つの状態となる。

図８は、セットまたは複数のメモリセルの(複数の)ページへのプログラム順序の一例を示す図である。このテーブルは、４本のワードライン（ＷＬ０、ＷＬ１、ＷＬ２およびＷＬ３）についてのプログラム順序を表している。しかしながら、このテーブルは、４本より多いまたは少ないワードラインについても適用可能である。ＷＬ０に接続されたメモリセルの第１ページがプログラムされ、続いてＷＬ１に接続されたメモリセルの第１ページがプログラムされ、続いてＷＬ０に接続されたメモリセルの第２ページがプログラムされ、続いてＷＬ２に接続されたメモリセルの第１ページがプログラムされ、続いてＷＬ１に接続されたメモリセルの第２ページがプログラムされ、などとなる。

図９Ａ〜Ｃに、４つのデータ状態を用いてメモリセル当り２ビットのデータを記憶する不揮発性メモリセルの、他のプログラム方法を示す。例えば、状態Ｅが消去された状態で、状態Ａ、ＢおよびＣがプログラムされた状態と仮定する。状態Ｅはデータ１１を記憶している。状態Ａはデータ０１を記憶している。状態Ｂはデータ１０を記憶している。状態Ｃはデータ００を記憶している。隣り合った状態Ａと状態Ｂの間で双方のビットが変化するので、これはノングレイコーディングの例である。データをデータの物理的状態に符号化する他の方法も用いることが可能である。それぞれのメモリセルが２ページ分のデータを記憶している。参照目的で、これらのページのデータを下位ページと上位ページと呼ぶが、別のラベルを付けることも可能である。図９Ａ〜Ｃのプロセスに対する状態Ａを参照して、上位ページデータは０、下位ページデータは１とする。状態Ｂを参照して、上位ページデータは１、下位ページデータは０とする。状態Ｃを参照して、双方のページはデータ０を記憶する。

図９Ａ〜Ｃのプログラミングプロセスは、２つのステップのプロセスである。第１のステップでは、下位ページをプログラムする。この下位ページがデータ１の状態にとどまることになっている場合、メモリセルの状態は状態Ｅのままである。このデータが０にプログラムされることになっている場合、メモリセルが状態Ｂ’にプログラムされるように、メモリセルの閾値電圧を引き上げる。そこで図９Ａに、状態Ｅから状態Ｂ’にメモリセルをプログラミングする様子を示す。図９Ａに示す状態Ｂ’は中間状態Ｂである。したがって、検証目標レベルを、Ｖｖｂより低いＶｖｂ’として示す。

１つの実施形態では、あるメモリセルが状態Ｅから状態Ｂ’にプログラムされた後では、ＮＡＮＤストリング中のその隣のメモリセル（ＷＬｎ+１）はその下位ページに対してプログラムされる。これによって、状態Ｂ’の閾値電圧分布を、図９Ｂの閾値電圧分布５６０として示す分布にまで広げる作用がある。この閾値電圧分布の見かけ上の拡大は、上位ページをプログラミングするときに修正される。

図９Ｃは、上位ページをプログラミングするプロセスを示している。メモリセルが消去された状態Ｅにあって上位ページが１のままとどまるのであれば、このメモリセルは状態Ｅのままである。メモリセルが状態Ｅにあってその上位ページデータを０にプログラミングすることになっているのであれば、このメモリセルの閾値電圧を引き上げて、メモリセルが状態Ａとなるようにする。メモリセルが中間閾値電圧分布５６０中にあって、上位ページデータが１にとどまることになっている場合、このメモリセルは最終状態Ｂにプログラムされる。メモリセルが中間閾値電圧分布５６０中にあって、上位ページデータがデータ０になることになっている場合、このメモリセルの閾値電圧を引き上げて、メモリセルが状態Ｃとなるようにする。図９Ａ〜Ｃは４つのデータ状態と２つのページに対する一例を示しているが、図９Ａ〜Ｃによって示される概念は、４つ以上又は４つ未満の状態や、２ページ以上又は２ページ未満である他の実施形態にも適用することができる。

図１０は、選択されたワードラインに接続されているメモリセルのプログラム処理を説明するフローチャートである。図１０の処理の一の実装形態では、メモリセルの劣化を均一に維持するために、メモリセルには事前プログラムが行われる（ステップ５５０）。一実施形態では、メモリセルは、状態７や、ランダムパターンや、その他のパターンに事前プログラムされる。いくつかの実装形態では、事前プログラムを行う必要がない。

ステップ５５２では、プログラムに先立って、メモリセルが（ブロック単位又は他の単位で）消去される。一実施形態では、ソースとビットラインをフローティング状態にしておきながら、選択されたブロックのワードラインを接地し、十分な時間の間ｐウェルを消去電圧（例えば２０ボルト）にまで上昇させることによってメモリセルが消去される。容量結合のため、非選択ワードライン、ビットライン、選択ライン、及び、ソースもまた、消去電圧のかなりの割合の電圧まで上昇する。そのため、選択されたメモリセルのトンネル酸化物層に強力な電場が加わり、主としてファウラ−ノルドハイムトンネル効果によってフローティングゲートの電子が基板側に放出されて、選択されたメモリセルのデータが消去される。電子がフローティングゲートからｐ−ウェル領域に移動するにつれて、選択されたセルの閾値電圧が低下する。消去は、メモリアレイ全体、別々のブロック、又はセルの他の単位で行うことができる。一実施形態では、メモリセルが消去された後、全ての消去済みのメモリセルが状態Ｓ０となる（図６参照）。

ステップ５５４では、消去されたメモリセルの消去閾値電圧の区分を狭めるために、ソフトプログラムが実行される。いくつかのメモリセルは、消去処理の結果として必要以上に低い消去状態にあってよい。ソフトプログラムにより、より深く消去されたメモリセルの閾値電圧ほど、消去検証レベルに近づくように移動させることができる。例えば図６に示すように、ステップ５５４は、状態Ｓ０と関連する閾値電圧区分を狭めるステップを含むことがあり得る。ステップ５５６では、本明細書で述べたとおり、ブロックのメモリセルにプログラムが行われる。図１０の処理は、上述した多様な回路を用いたステートマシンの指示によって実行されうる。他の実施形態では、上述した多様な回路を用いたコントローラの指示によって実行されうる。図１０の処理の実行後に、ブロックのメモリセルは読み出し可能となる。

図１１は共通ワードラインに接続されているメモリセルにプログラムを実行する際のプロセスの一実施形態を表すフローチャートである。図１０のプロセスは、図１０のステップ５５６において１回または複数回実施されうる。例えば、図１１の処理は、図６のフルシーケンスプログラミングを実行するために使用することができ、その場合には図１１の処理は各々のワードラインについて１回実行されうる。一実施形態では、プログラムプロセスは、ソースラインの最も近くに位置するワードラインから開始して、ビットライン側へ向かって順番に実施される。図１１のプロセスは、図７Ａ−Ｉのプログラム処理に対して、ワードラインのデータのページにプログラムを行うためにも使用しうる。この場合には、各々のワードラインについて図１１の処理を３回行うことができる。図１１の処理は、図９Ａ−Ｃのプログラム処理に関して、ワードラインのデータのページにプログラムを行うためにも使用しうる。その場合、図１１の処理は、各々のワードラインについて２回行われる。他の変更形態もまた使用可能である。図１１の処理はステートマシン２２２の指示によって実行される。

通常、プログラム処理において制御ゲートに印加されるプログラム電圧は、連続するパルスとして印加される。プログラムパルスの合間には、検証処理を可能とするための複数の検証パルスが存在する。多くの実装形態では、連続するパルスの各々の大きさが、所定のステップサイズで増加する。図１１のステップ６０８では、プログラム電圧（Ｖｐｇｍ）が初期値（例えば、１２ボルトまでの電圧など、その他の適切な値）に初期化されると共に、ステートマシン２２２によって維持されるプログラムカウンタＰＣが１に初期化される。ステップ６０８において、プログラム信号Ｖｐｇｍのプログラムパルスが、選択ワードライン（プログラム用に選択されたワードライン）に印加される。非選択ワードラインは、従来知られる昇圧方法を実行することで、１以上の昇圧電圧（例えば、８ボルトまでの電圧）を受ける。メモリセルがプログラムされる場合には、対応するビットラインが接地される。一方、メモリセルが現在の閾値電圧を維持する場合には、プログラムを禁止するために、対応するビットラインがＶ_ＤＤに接続される。昇圧方式に関するさらなる情報は、米国特許第６，８５９，３９７号、および、米国特許出願第１１／５５５，８５０号に記載されている。これらの両方の文献の内容は、その全体を参照することにより本明細書に組み込まれる。

ステップ６１０では、選択ワードラインに接続されている全てのメモリセルが一緒にプログラムされるように、選択ワードラインに接続されている全てのメモリセルにプログラムパルスが一斉に印加される。すなわち、全てのメモリセルは、同一時間（または重複した時間）にプログラムされる。このようにして、選択ワードラインに接続されている全てのメモリセルは、プログラム対象から除外されない限り、一斉に閾値電圧を変更することができる。

ステップ６１２では、適切な一組の目標レベルを使用して、選択されたメモリセルのデータ状態が検証される。図１１のステップ６１２は、１つ以上の検証処理を有している。一般的に、検証処理および読み出し処理の期間では、関連するメモリセルの閾値電圧がそれらのレベルに到達しているか否かを判断するために、選択されたワードラインが電圧に接続され、その電圧レベルが各々の読み出しおよび検証処理において特定される（例えば、図７Ｉの検証レベルＢ，Ｃ，Ｄ，Ｅ，Ｆ，ＧおよびＨを参照）。ワードライン電圧を印加した後に、ワードラインに印加された電圧に応じてメモリセルがターンオンしたか否かを判定するために、メモリセルの伝導電流が測定される。所定値よりも大きい伝導電流が測定される場合には、メモリセルがターンオンしており、ワードラインに印加された電圧がメモリセルの閾値電圧よりも大きいと推定される。所定値よりも大きい伝導電流が測定されない場合には、メモリセルがターンオンしておらず、ワードラインに印加された電圧がメモリセルの閾値電圧よりも大きくないと推定される。

読み出しまたは検証処理において、メモリセルの伝導電流を測定するためには多くの方法がある。一例としては、センスアンプの専用キャパシタへの伝導電流の放電速度または充電速度によって、メモリセルの伝導電流を測定してもよい。別の例としては、選択したメモリセルの伝導電流が、メモリセルを備えるＮＡＮＤストリングの対応するビットラインを放電させる（または放電させない）よう構成してもよい。ビットラインが放電されたか否かを調べるために、一定期間後に、ビットラインの電圧が測定される。ここで述べる技術は、検証および読み出しについての他の周知技術ついても適用しうることに留意されたい。検証／読み出しについてのさらなる情報は、その全体を参照することにより本明細書に組み込まれる下記の特許文献に記載されている。（１）米国特許出願公開２００４／００５７２８７号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、２００４年３月２５日公開、（２）米国特許出願公開２００４／０１０９３５７号、「Non-Volatile Memory And Method with Improved Sensing」、２００４年６月１０日公開、（３）米国特許出願公開２００５０１６９０８２号、及び、（４）米国特許出願公開２００６／０２２１６９２号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、発明者Ｊｉａｎ Ｃｈｅｎ、２００５年４月５日出願。

選択されたメモリセルの閾値電圧が適切な目標レベルに達していることが検知された場合には、例えばそのメモリセルのビットライン電圧がその後のプログラムパルスの間Ｖｄｄまで高められることにより、そのメモリセルは以後のプログラムから除外される。

図１１へ戻り、ステップ６１４において、全てのメモリセルが目標閾値電圧に到達したか否かが確認される。到達している場合には、全ての選択されたメモリセルがプログラムされていると共に目標状態が検証されているため、プログラム処理が完了し成功している。ステップ６１６において「合格」ステータスが通知される。ステップ６１４の幾つかの実装形態では、少なくとも予め決められた数のメモリセルが適切にプログラムされたことが検証されたか否かがチェックされることに留意されたい。この予め決められた数は、全メモリセル数よりも少なくてもよく、従って、全メモリセルが適切な検証レベルに到達する前にプログラム処理が終了し得る。プログラムに成功しなかったメモリセルは、読み出し処理におけるエラー訂正によって訂正され得る。

ステップ６１４において、全てのメモリセルが目標閾値電圧に到達しているのではないと判断された場合、プログラム処理は継続する。ステップ６１８では、プログラムカウンタＰＣがプログラム限度値（ＰＬ）に対してチェックされる。プログラム限度値の一例は２０である。しかしながら、これ以外の値の使用も可能である。プログラムカウンタＰＣがプログラム限度値未満でない場合には、ステップ６３０にて、プログラムに成功していないメモリセルの数が既定数以下かどうかが判定される。プログラムに失敗したメモリセルの数が既定数以下の場合には、ステップ６３２にて、プログラム処理に合格のフラグが立てられ、合格のステータスが通知される。多くの場合、プログラムに失敗したメモリセルは、読み出し処理においてエラー訂正を使って訂正され得る。しかし、プログラムに失敗したメモリセルの数が既定数よりも多い場合には、ステップ６３４にて、プログラム処理に失敗したことを示すフラグが立てられ、失敗ステータスが通知される。

ステップ６１８において、プログラムカウンタＰＣがプログラム制限値ＰＬ未満であると判断された場合には、ステップ６２０に進む。ステップ６２０では、プログラムカウンタＰＣが１増加され、プログラム電圧Ｖｐｇｍが次の大きさに段階的に増加される。例えば、次のパルスが前のパルスに対して１ステップサイズ分（例えば、０．１〜０．４ボルトのステップサイズ）大きくされる構成としてもよい。ステップ６２０の後、処理はステップ６１０へ戻り、別のプログラムパルスが選択ワードラインに印加される。

フラッシュメモリセルにプログラムする場合（例えば、図１１のステップ６１０の間）には、プログラム電圧が制御ゲートに印加され、ビットラインが接地される。Ｐ−ウェルから発生した電子が、フローティングゲートに注入される。フローティングゲートに電子が蓄積されると、フローティングゲートは負に帯電し、メモリセルの閾値電圧が上昇する。プログラムされるメモリセルの制御ゲートにプログラム電圧を印加するために、プログラム電圧が適切なワードラインに印加される。上述したように、ワードラインは、同一ワードラインを使用する他のＮＡＮＤストリングの各々での、１つのメモリセルに接続される。同一ワードラインに接続されている全てのメモリセルにプログラムすることなく、ワードライン上のあるメモリセルをプログラムすることが要求される場合に、問題が発生する。そのワードラインに接続されている全てのメモリセルにプログラム電圧が印加されるため、ワードライン上の非選択メモリセル（プログラムされないセル）が何らかの事情によりプログラムされてしまうことがある。選択ワードライン上の非選択メモリセルに対する意図しないプログラムは、プログラム外乱と呼ばれる。

プログラム外乱を防止するために、幾つかの技術を採用することができる。
自己昇圧法として知られている１つの方法では、非選択ビットラインが電気的に隔離され、プログラムの期間中において非選択ワードラインにＶｐａｓｓ（例えば８〜１０ボルト）が印加される。非選択ワードラインが非選択ビットラインと対になり、非選択ワードラインのチャネル領域に電圧を発生させ、これによってプログラム外乱を軽減させる。

プログラム外乱を減少させる他の技術として、局所自己昇圧法（ＬＳＢ）と呼ばれる技術がある。ＬＳＢの技術は、禁止されているメモリセルのチャンネル領域から、これまでにプログラムされたメモリセルのチャンネル領域を隔離する特性がある。プログラムされるメモリセルのビットラインは０ボルトに設定され、プログラム禁止されるメモリセルのビットラインはＶｄｄ（供給電圧）に設定される。プログラム電圧によって選択ワードラインが駆動される。選択ワードラインに隣接するワードラインは０ボルト（分離電圧）とされ、残りの非選択ワードラインはＶｐａｓｓとされる。図１２Ａは、ＬＳＢが適用されたＮＡＮＤストリングの一例である。ＮＡＮＤストリングは、メモリセル８０４, ８０６, ８０８, ８１０, ８１２, ８１４, ８１６ および ８１８を含んでいる。それぞれのメモリセルは、制御ゲート（ＣＧ）、フローティングゲート（ＦＧ）、ソース／ドレイン領域８３０を有している。ＮＡＮＤストリングの一端にはソース側選択ゲート８２２が存在し、ＮＡＮＤストリングの他端にはドレイン側選択ゲート８２４が存在する。ＮＡＮＤストリングは、ビットラインコンタクト８３４を介してビットラインに接続され、ソースラインコンタクト８３２を介してソースラインに接続される。以上のように、選択メモリセル８１２にはプログラム電圧Ｖｐｇｍが印加され、２つの隣接メモリセル（８１０および８１４）には０ボルトが印加され、他の非選択ワードラインにはＶｐａｓｓが印加される。

プログラム外乱を減少させる他の手法として、選択ワードラインのソース側の隣接セルのみを０ボルトにし、他の全ての非選択ワードラインにＶｐａｓｓが印加される、消去領域自己昇圧法（ＥＡＳＢ）がある。米国特許第６，８５９，３９７号には、プログラム外乱、ＬＳＢ、ＥＡＳＢ、およびプログラム中の外乱を減少させるための他の手法が記載されている。

プログラム外乱を減少させる他の手法として、修正消去領域自己昇圧法（ＲＥＡＳＢ）と呼ばれる手法がある。０ボルト（または他の分離電圧）が印加されているワードラインと選択ワードラインの間に、（Ｖｐａｓｓと０ボルトの間の）中間電圧が印加されているワードラインが存在する点を除いて、ＲＥＡＳＢはＥＡＳＢと類似している。例えば、図１２Ｂは、ＲＥＡＳＢが適用されたＮＡＮＤストリングの図である。メモリセル８１２がプログラム対象に選択され、メモリセル８１２にプログラム電圧Ｖｐｇｍが印加されていることに留意されたい。選択メモリセルの次のメモリセルには、中間電圧Ｖｉｎｔが印加されている。メモリセル８０８には、分離電圧（例えば０ボルト）が印加される。他の全ての非選択メモリセルには、Ｖｐａｓｓが印加される。プログラム外乱を減少させるための様々な技術が、Gerrit Jan HeminkおよびShih-Chung Leeによって２００６年９月２７日に出願された米国特許出願第１１，５３５，６３４号「Apparatus with Reduced Program Disturb in Nonvolatile Storage」にもまた記載されている。上述した技術は、図１１のステップ６１０の間に行われるプログラム外乱を減少させるための技術であることに留意されたい。

従来の読み出し処理では、選択ワードライン（読み出されるメモリセルに接続されたワードライン）には、Ｖｃｇｒ（検証処理の間のＶｃｇｖ）と呼ばれる比較電圧が印加される。残りのワードラインには、Ｖｒｅａｄが印加される。Ｖｒｅａｄは、非選択メモリセルが全てターンオンして電流が流れることを保証するために十分に高い電圧である。しかしながら、非選択ワードラインに他の電圧を印加する、様々な他の読み出し技術が存在する。例えば、米国特許出願公開２００７／０２０６４２６号、２００７年９月６日公開には、選択ワードラインに隣接するワードラインへ補償電圧を印加する、データ読み出し用システムが記載されている。図１２Ｃは、当該処理をＮＡＮＤストリングスに適用した図である。図１２Ｃに示すように、選択メモリセル８１２にはＶｃｇｒが印加され、隣接メモリセル８１４にはＶｒｅａｄｘが印加され、他の全ての非選択ワードラインにはＶｒｅａｄが印加されている。電圧Ｖｒｅａｄｘの値は、フローティングゲート間のカップリングを補償するためにどれほどの補償が必要かによって定まる。他の非関連のワードラインに他の電圧を利用するという、別の技術もある。

上述のように、プログラムの期間中では、大部分のワードラインにＶｐａｓｓが印加される。しかしながら一部のワードラインは、０ボルトや、０ボルト以外の他の分離電圧や、１以上の中間電圧が印加されるように、個別に制御される必要がある。同様に、読み出し処理の期間中では、大部分のワードラインにＶｒｅａｄが印加される。しかしながら、幾つかのワードラインは個別に制御される必要がある。従って、プログラムおよび読み出し工程では、システムは、選択ワードラインおよび幾つかの他のワードラインを個別に（ワードラインごとに）制御する必要がある。しかしながら、残りの非選択ワードラインは、大部分の非選択ワードラインと共通する電圧レベルとすることができ、（ワードラインごとの）個別の制御が要求されない。

一実施形態は、全てのワードラインを、隣接するワードラインのグループに分割するステップを備える。１本のＮＡＮＤストリングが６４個のメモリセルを備える例を考える。そのようなシステムでは、６４本のワードラインが必要とされる。一例では、複数のワードラインが、隣り合う８本のワードラインによる８つのグループに分割される。グループ０はワードラインＷＬ０−ＷＬ７を備え、グループ１はワードラインＷＬ８−ＷＬ１５を備え、グループ２はワードラインＷＬ１６−ＷＬ２３を備え、グループ３はワードラインＷＬ２４−ＷＬ３１を備え、グループ４はワードラインＷＬ３２−ＷＬ３９を備え、グループ５はワードラインＷＬ４０−ＷＬ４７を備え、グループ６はワードラインＷＬ４８−ＷＬ５５を備え、グループ７はワードラインＷＬ５６−ＷＬ６３を備える。

一実施形態では、データアクセス処理の要求を受信すると、システムは、どのワードラインが選択ワードラインであるか、および、どのグループがその選択ワードラインを含むかを判断する。選択ワードラインを含むグループ、および、選択ワードラインを包含するグループに隣接するグループは、個別に制御される。従って、どのワードラインが個別に制御されるかの選択は、選択ワードラインとの近さに基づいて行われる。ワードラインの他のグループは全て、ＶｒｅａｄやＶｐａｓｓなどの共通する信号を受信する。

ここで述べた技術の１つの利点は、ワードラインを駆動するために使われるドライバの数を減少させることができる点である。不揮発性メモリシステムにおいて、ドライバおよび電圧発生器（または他のタイプの発生源）の数を、６４個のワードラインドライバを有する場合よりも減少させることができる。一例では、２５個のワードラインドライバを備えることができる。２４個のワードラインドライバは、上述した８本のワードラインの３つのグループを個別にコントロールするために用いられる。また、２５番目のワードラインドライバは、これらの３つのグループ外のワードラインを、ＶｒｅａｄまたはＶｐａｓｓのどちらかで駆動するために用いることが可能である。個別に制御される２４個のワードラインドライバは、３つのセットにグループ分けされる。第１のセットは、ＣＧＡ０−ＣＧＡ７と呼ばれる８個のドライバを備えている。第２のセットは、ＣＧＢ０−ＣＧＢ７の８個のドライバを備えている。第３のセットは、ＣＧＣ０−ＣＧＣ７のドライバを備えている。

図１３は、ワードラインがどのような方法で様々なドライバ（および電圧発生器）に接続されるかを示すグラフである。縦軸は、各々のワードラインを表すと共に、どのようにワードラインが接続されるかを表すために用いられる。横軸は、全てのワードラインを表すと共に、プログラムまたは読み出し対象として選択されたワードラインを示す。どのワードラインがプログラム／読み出し対象に選択されたかが確認された後に、そのワードラインが横軸上で見つけ出される。グラフを垂直上向にたどると、各ワードラインの接続状態の割り当てを見つけることができる。図１３の実施例では、グループ０，３，６がＣＧＵとＣＧＡのどちらか一方に接続され、グループ１，４，７がＣＧＢとＣＧＵのどちらか一方に接続され、グループ２，５がＣＧＣとＣＧＵのどちらか一方に接続される。例えば、ワードラインＷＬ０−ＷＬ１５の何れかがプログラム／読み出しの対象に選択された場合には、ＷＬ０−ＷＬ７がＣＧＡ０−ＣＧＡ７に接続され、ＷＬ８−ＷＬ１５がＣＧＢ０−ＣＧＢ７に接続され、ＷＬ１６−ＷＬ２３がＣＧＣ０−ＣＧＣ７に接続され、ＷＬ２４−ＷＬ６３がＣＧＵに接続される。ＣＧＵは、非選択ワードラインに供給される共通電圧であり、ＶｒｅａｄやＶｐａｓｓやそれらに類似する電圧を使用しうることに留意されたい。プログラム対象に選択されたワードラインがＷＬ３２−ＷＬ３９の何れかを含む場合には、ワードラインＷＬ０−ＷＬ２３がＣＧＵに接続され、ＷＬ２４−ＷＬ３１がＣＧＡ０−ＣＧＡ７へ、ワードラインＷＬ３２−ＷＬ３９がＣＧＢ０−ＣＧＢ７に接続され、ワードラインＷＬ４０−ＷＬ４７がＣＧＣ０−ＣＧＣ７に接続され、ワードラインＷＬ４８−ＷＬ６３がＣＧＵに接続される。

図１４は、図１３のグラフに記載されたスイッチングを実行可能なシステム／チップ２１２の構成の、一実施形態を示す図である。図１４は、電力制御モジュール２２６に内蔵されている電圧発生器群７０２、ドライバ群７０４およびブリッジ回路７０６を示している。しかしながら、これらの要素は、システム内の他の回路の一部となることが可能である。電圧発生器群７０２は、何れの電圧を生成するかを指示する信号をステートマシン２２２から受信する。よって、電圧は個別にコントロール可能とされる。電圧発生器群７０２は少なくとも２５個の電圧を発生するために、少なくとも２５個の電圧発生器を備える。他の実施形態では、２５より多いまたは少ない電圧発生器を用いることもできる。電圧発生器の各々は、ドライバ群７０４に備えられる。従って、一実施形態では、制御可能な電圧を供給する２５個のドライバが存在する。しかしながら、他の実施形態では、２５個より多いまたは少ないドライバを用いることもできる。ドライバは、電圧発生器群７０２で生成された様々な電圧に接続してそれらを駆動するために用いられる。一実施形態では、電圧発生器と組み合わされたドライバは、電圧源とみなされる。他の実施形態では、ドライバが電圧源とみなされるか、または電圧発生器が電圧源とみなされる。信号源は、最初に信号を生成したデバイスに限定されるものではない。

２５個のドライバからブリッジ回路７０６へ、電圧が供給される。ブリッジ回路７０６は、ＣＧＩラインとデコーダを介して、全てのワードラインに接続されている。上記の例では、６４本のワードラインおよび２５個のドライバが存在する。よって、ブリッジ回路７０６への入力は、個々に制御可能なワードラインのための２４個の信号と、共通ワードライン信号の１つの信号とを含む２５個の信号を含んでいる。ブリッジ回路７０６の出力は、ＣＧＩラインと呼ばれる６４本のシグナルラインを含んでいる。ブリッジ回路７０６は、適切なドライバをＣＧＩシグナルラインに接続する。ＣＧＩラインはデコーダを介してワードラインに接続される。上述したように、ワードラインはメモリセルに接続される。一実施形態では、３２本のＣＧＩラインが、デコーダ２４０Ａを介してアレイ２００の一方の側のワードラインに接続される。また、３２本のＣＧＩラインが、デコーダ２４０Ｂを介してアレイ２００の他方の側のワードラインに接続される。

一実施形態では、ブリッジ回路７０６は多数のスイッチを備える。図１５は、ブリッジ回路７０６の構成要素の一例を示す図である。ブリッジ回路７０６は、ステートマシン２２２からゾーンアドレスを受信するスイッチ制御回路７０８を備える。図１３のグラフへ戻ると、横軸は６つのゾーンまたはワードライン（ゾーン０、ゾーン１、ゾーン２、ゾーン３、ゾーン４、およびゾーン５）に分かれている。ゾーン０はＷＬ０−ＷＬ１５に対応し、ゾーン１はＷＬ１６−ＷＬ２３に対応し、ゾーン２はＷＬ２４−ＷＬ３１に対応し、ゾーン３はＷＬ３２−ＷＬ３９に対応し、ゾーン４はＷＬ４０−ＷＬ４７に対応し、ゾーン５はＷＬ４８−ＷＬ６３に対応する。適切なゾーンの指示が、ステートマシンからスイッチ制御回路７０８へ送信される。他の実施形態では、ステートマシンが、メモリアドレスまたはワードラインアドレスをスイッチ制御回路７０８へ送信する。スイッチ制御回路７０８がステートマシンから受信した情報は、ワードラインを、共通電圧または個別に制御される電圧のどちらに接続するかを決定するために用いられる。

図１６は、７０８の動作を表す真理値表である。第１列（ＷＬ０−１５）はゾーン０に対応し、第２列（ＷＬ１６−２３）はゾーン１に対応し、第３列（ＷＬ２４−３１）はゾーン２に対応し、第４列（ＷＬ３２−３９）はゾーン３に対応し、第５列（ＷＬ４０−４７）はゾーン４に対応し、第６列（ＷＬ４８−６３）はゾーン５に対応する。スイッチ制御回路７０８の出力は、８つの出力信号（ｃｏｎｎｅｃｔ０ｔｏ７， ｃｏｎｎｅｃｔ８ｔｏ１５， ｃｏｎｎｅｃｔ１６ｔｏ２３， ｃｏｎｎｅｃｔ２４ｔｏ３１， ｃｏｎｎｅｃｔ３２ｔｏ２９， ｃｏｎｎｅｃｔ４０ｔｏ４７， ｃｏｎｎｅｃｔ４８ｔｏ５５，および ｃｏｎｎｅｃｔ５６ｔｏ６３）を含んでいる。図１６のテーブルは、ステートマシン２２２によってどのゾーンが選択されたかに基づいて、これらの出力信号の各々の値を指示する。これらの８つの出力信号は、多数のスイッチを制御するために用いられる。例えば、図１５に示すように、出力信号ｃｏｎｎｅｃｔ０ｔｏ７は、シグナルラインＣＧＩ０、ＣＧＩ１、．．．ＣＧＩ７のためのスイッチに接続される。これらのシグナルラインは、ワードラインに接続されている。例えば、ＣＧＩ０はワードラインＷＬ０に接続され、ＣＧＩ１はワードラインＷＬ１に接続され、．．．ＣＧＩ７はワードラインＷＬ７に接続されている。ＣＧＩ０用のスイッチは入力をＣＧＡ０とＣＧＵの間で選択し、ＣＧＩ１用のスイッチは入力をＣＧＡ１とＣＧＵの間で選択し、．．．、ＣＧＩ７用のスイッチは入力をＣＧＡ７とＣＧＵの間で選択する。図１３から分かるように、各々のワードラインは、ＣＧＡ、ＣＧＢ、ＣＧＣのうちから事前に選択された何れか１つとＣＧＵとの間で切り替えられる。

図１７は、図１５のスイッチ動作を実行するための一実施例を示す回路図である。例えば、図１７は、図１５の囲み７１６内の構成要素の一実装例を表している。図１７の構成要素は、他の出力信号のために他の多数のスイッチを動作させるために用いることも可能である。図１７では、ｃｏｎｎｅｃｔ０ｔｏ７の出力が、トランジスタ７２２のベース端子およびインバータ７２０の入力端子に送出される。インバータ７２０の出力は、トランジスタ７２４のベース端子に供給される。トランジスタ７２２はまた、グランド、トランジスタ７２６およびトランジスタ７２８に接続されている。トランジスタ７２６および７２８は、電源に接続されている。トランジスタ７３０のベース端子は、トランジスタ７２６，７２８および７２４から入力を受ける。トランジスタ７３０は信号ＣＧＩ０およびＣＧＡ０に接続され、選択的にＣＧＩ０をＣＧＡ０に接続するために用いられる。トランジスタ７３４．．．７３８は、トランジスタ７３０と同様に制御される。トランジスタ７３２のベース端子は、トランジスタ７２２および７２６から入力を受ける。トランジスタ７３６．．．７４０は、トランジスタ７３２と同様に制御される。トランジスタ７３２は選択的にＣＧＩ０をＣＧＵに関連付けるために用いられ、トランジスタ７３４は選択的にＣＧＩ１をＣＧＡ１に関連付けるために用いられ、トランジスタ７３６は選択的にＣＧＩ１をＣＧＵに関連付けるために用いられ、．．．、トランジスタ７３８は選択的にＣＧＩ７をＣＧＡ７に関連付けるために用いられ、トランジスタ７４０はＣＧＩ７をＣＧＵに関連付けるために用いられる。

図１８は、図１４のシステムを動作させるための処理の一実施形態を示すフローチャートである。ステップ７６０において、データアクセス処理の要求が制御回路２２０で受信される。データアクセス処理は、プログラム処理または読み出し処理を含むことができる。一実施形態では、他のタイプのデータアクセス処理もまた使用可能である。ある実施形態では、データアクセス処理の要求はコントローラ２４４で受信されるとしてもよい。ステップ７６２では、データアクセス処理のための選択ワードラインが決定される。選択ワードラインは、コントローラ２４４またはステートマシン２２２によって決定されうる。何れのワードラインを選択ワードラインに決定するかは、何れのメモリセルがプログラムまたは読み出し対象としてアドレス指定されるかによって決まる。この処理は、先行技術において周知である。ステップ７６４では、データアクセス処理においてどのワードラインのセットが個別に制御される必要があるか、および、よってどのワードラインのセットが独立した個別に制御可能な電圧源（または他のタイプの電圧源）に接続されるべきかを、コントローラ２４４またはステートマシン２２２が決定する。幾つかの実施形態では、ステップ７６４の処理は、プログラム方式（昇圧方式を含む）や、読み出し方式（補償を含む）に基づく。ステップ７６６では、データアクセス処理において何れのワードラインが個別に制御される必要がないか、および、よって何れのワードラインが共通電圧源（または他のタイプの電圧源）に接続可能であるかを、コントローラ２４４またはステートマシン２２２が決定する。例えば、ステップ７６６は、どのワードラインがＶｒｅａｄに接続可能か、および／または、どのワードラインがＶｐａｓｓに接続可能かを決定するステップを含むことができる。一実施形態では、第１の共通信号源または個別に制御可能な独立した信号源のどちらに各々のワードラインを接続するかの決定は、データアクセス処理のための選択ワードラインとの近さに基づいて行われる。

ステップ７６８では、個別に制御が必要なワードラインが、ブリッジ回路によって（ＣＧＩラインとデコーダを経由して）、図１３のグラフにおける独立して個別に制御可能な電圧発生器（例えば、ＣＧＡ，ＣＧＢ，ＣＧＣに対応）のためのドライバに、（直接にまたは間接的に）接続される。ステップ７７０では、共通電圧（例：ＣＧＵ）に接続可能なワードラインが、ブリッジ回路によって（ＣＧＩラインとデコーダを経由して）、適切なドライバに接続される。一実施形態では、ＣＧＵに接続される全てのワードラインは、単一ドライバに接続される。他の実施形態では、電源やライトインピーダンスなどに基づいてＣＧＵを駆動するために、１以上のドライバが用いられる構成とすることもできる。ステップ７７２では、上記の接続が持続する間、データアクセス処理が行われる。読み出し処理が行われる場合には、読み出されるデータがホスト２３２のコントローラ２４４に報告されるとすることもできる。他の実施形態では、外部の構成要素からのデータアクセス処理の要求を受信することなく、ステップ７６２−７７２が実行されるとすることも可能である。例えば、システムがガーベジコレクション、クリーンアップや他の保守管理を行うこともできる。

図１９は、単一チップの２つのメモリアレイ９０２および９０４についての、他の実施形態である。各々のメモリアレイは、自己の複数のデコーダ（例えば、デコーダ９０６および９０８）、自己の複数のＣＧＩライン、および自己の複数のワードライン（例えば、アレイ９０２用のワードライン、アレイ９０４用のワードライン）を有している。図１９では各々のメモリアレイの片側にデコーダが位置するが、他の実施形態では、両メモリセルアレイの両側にデコーダが位置することも可能である。図１９にはまた、電圧発生器９１６、ドライバ９１４、ブリッジ回路９１０、ブリッジ回路９１２が示されている。電圧発生器９１６は、ステートマシン２２２からゾーンアドレスを受信し、１以上の適切な電圧をドライバ９１４へ送信する。ドライバ９１４は、個別に制御可能な電圧および１以上の共通電圧を、ブリッジ回路９１０および９１２へ送信する。ブリッジ回路９１０は、上述したように、ドライバ９１４からメモリアレイ９０２の適切なワードラインへの接続を行う、複数のスイッチを備えている。ブリッジ回路９１２は、上述したように、ドライバ９１４からメモリアレイ９０４の適切なワードラインへの接続を行う、複数のスイッチを備えている。

図２０は、メモリアクセス処理のための選択ワードラインに基づいて、ワードラインを適切なドライバに割り当てるためのグラフの、他の例である。図２０は図１３と類似するが、各々のゾーンの境界線が異なる。例えば図２０では、ゾーン０はＷＬ０−ＷＬ２３に対応し、ゾーン１はＷＬ２４−ＷＬ３１に対応し、ゾーン２はＷＬ３２−ＷＬ３９に対応し、ゾーン３はＷＬ４０−ＷＬ４７に対応し、ゾーン４はＷＬ４８−ＷＬ５５に対応し、ゾーン５はＷＬ５６−ＷＬ６３に対応する。

図２１は、ワードラインをドライバに接続する、他の実施形態のグラフである。ダミーメモリセルおよび、ダミーメモリセルに接続されたワードラインを備える不揮発性メモリシステムの例が、２００７年３月２１日に出願された米国特許出願第１１／６８８，８７４号「Adjusting Resistance of Nonvolatile Memory Using Dummy Memory Cells,」に記載されている。図２１のグラフは、ダミーワードライン（ＷＬＤ０およびＷＬＤ１）を含むメモリシステムについての接続情報を表している。図に示すように、ＷＬＤ０およびＷＬＤ１は、ＣＧＤＤおよびＣＧＤＳを供給する２以上のドライバの各々に、常に接続されるように割り当てられている。ＣＧＤＤおよびＣＧＤＳは、特定の用途に基づくダミーワードラインのための適切な電圧である。幾つかの実施形態では、２本より多いまたは少ないダミーワードラインがあってもよいことに留意されたい。他のワードラインに対する他の割り当て態様は、図１３に類似する。

図２２は、１以上の共通信号を供給するための他の実施形態のグラフである。一実施例では、ソース側の非選択メモリセルには１の共通信号ＣＧＵＳが供給され、ドレイン側の非選択メモリセルには１の共通信号ＣＧＵＤが供給される。ＣＧＡ，ＣＧＢ，およびＣＧＣの割り当ては、図１３と同様である。ＣＧＡ，ＣＧＢ，またはＣＧＣを受信しないワードラインＷＬ０−ＷＬ３１には、ＣＧＵＳが割り当てられる。ＣＧＡ，ＣＧＢ，またはＣＧＣが割り当てられないワードラインＷＬ３２−ＷＬ６３には、ＣＧＵＤが割り当てられる。この配置によって、スイッチの各々に、２入力１出力スイッチを依然として使用することが可能となる。他の実施形態では、２以上の共通信号を使用しうることに留意されたい。

図２３は、個別に制御可能な信号の２グループのみを供給する、他の実施形態のグラフである。１つのグループが、選択ワードラインを含む。図２３の実施形態では、グループ０，２，４，６がＧＣＡとＧＣＵの間で選択され、グループ１，３，５，７がＣＧＢとＣＧＵから選択される。グループ０はＷＬ０−ＷＬ７を含む。グループ１はＷＬ９−ＷＬ１５を含む。グループ２はＷＬ１６−ＷＬ２３を含む。グループ３はＷＬ２４−ＷＬ３１を含む。グループ４はＷＬ３２−ＷＬ３９を含む。グループ５はＷＬ４０−ＷＬ４７を含む。グループ６はＷＬ４８−ＷＬ５５を含む。グループ７はＷＬ５６−ＷＬ６３を含む。ゾーン０はＷＬ０−ＷＬ１１に対応する。ゾーン１はＷＬ１２−ＷＬ１９に対応する。ゾーン２はＷＬ２０−ＷＬ２７に対応する。ゾーン３はＷＬ２８−ＷＬ３５に対応する。ゾーン４はＷＬ３６−ＷＬ４３に対応する。ゾーン５はＷＬ４４−ＷＬ５１に対応する。ゾーン６はＷＬ５２−ＷＬ６３に対応する。例えば、選択ワードラインがゾーン３にある場合には、ＣＧＢがＷＬ２４−ＷＬ３１に接続され、ＣＧＡがＷＬ３２−３９に接続され、ＣＧＵが他のワードラインに接続される。

上記本発明の詳細な説明は、説明のための例示にすぎない。上記本発明の詳細な説明は、詳細に開示した範囲に限定するものではない。本明細書が開示する技術は、様々に変形、変更し得る。上記説明した実施形態は、本発明の原理とその具体的な適用例をよく説明するために選ばれたものであり、当業者は、具体的な事例に則して本発明を様々に変更し得る。本発明の技術的範囲は、添付された特許請求の範囲によって定まるものである。

Claims (15)

1. 複数の第１の不揮発性記憶素子と、
   前記複数の第１の不揮発性記憶素子と通信するコントロールラインの第１の組と、
   第１の信号源と、
   複数の個別に制御される信号源と、
   前記コントロールラインの第１の組、前記複数の個別に制御される信号源、および前記第１の信号源と通信する第１のブリッジ回路であって、前記コントロールラインの第１の組の各々を、前記第１の信号源または前記複数の個別に制御される信号源の一つの何れか一方に、個別的および選択的に接続する第１のブリッジ回路と、
   前記第１のブリッジ回路と通信する制御回路と、
   を備えることを特徴とする不揮発性記憶装置。
2. 前記コントロールラインの第１の組は、複数のワードラインであり、
   前記複数の個別に制御される信号源は、複数の電圧発生器と通信する複数のドライバを備えており、
   前記制御回路は、読み出しおよびプログラム処理に適切な電圧を供給するために、前記（複数の）個別に制御される信号源を制御することを特徴とする請求項１の不揮発性記憶装置。
3. 前記第１のブリッジ回路は、データアクセス処理のための選択コントールラインとの近さに基づいて、前記コントロールラインの第１の組の各々のコントロールラインを、前記第１の信号源または前記複数の個別に制御される信号源の一つの何れか一方に接続し、
   前記制御回路は、前記データアクセス処理のための前記選択コントールラインとの近さに基づいて、前記コントロールラインの第１の組の各々のコントロールラインが前記第１の信号源または前記複数の個別に制御される信号源の一つに接続されている間に、前記データアクセス処理を行うことを特徴とする請求項１または２の不揮発性記憶装置。
4. 前記コントロールラインの第１の組は複数のワードラインであり、
   前記複数のワードラインは隣接ワードラインのグループに分割され、
   前記第１のブリッジ回路は、隣接ワードラインの第１のグループを前記複数の個別に制御される信号源に含まれる第１の組に接続し、
   前記隣接ワードラインの第１のグループは、データアクセス処理のための選択ワードラインを含んでおり、
   前記第１のブリッジ回路は、前記第１のグループに隣接する１つの他の隣接ワードラインのグループを、前記複数の個別に制御される信号源に含まれる第２の組に接続することを特徴とする請求項１ないし３の何れか１項の不揮発性記憶装置。
5. 前記コントロールラインの第１の組は、複数のデータワードラインと複数のダミーワードラインを備え、
   前記複数の個別に制御される信号源は、複数の電圧発生器と通信する複数のドライバを備え、
   前記複数の電圧発生器は、ダミーワードライン用の１以上の電圧発生器を含んでおり、
   前記ブリッジ回路は、前記ダミーワードライン用の１以上の電圧発生器に前記複数のダミーワードラインを接続することを特徴とする請求項１ないし４の何れか１項の不揮発性記憶装置。
6. 複数の第２の不揮発性記憶素子と、
   前記複数の第２の不揮発性記憶素子と通信するコントロールラインの第２の組と、
   前記コントロールラインの第２の組、前記複数の個別に制御される信号源、および前記第１の信号源と通信する第２のブリッジ回路であって、前記コントロールラインの第２の組の各々を、前記第１の信号源または前記複数の個別に制御される信号源の一つの何れか一方に、個別的および選択的に接続する第２のブリッジ回路と、
   をさらに備えることを特徴とする請求項１ないし５の何れか１項の不揮発性記憶装置。
7. 複数の第２の不揮発性記憶素子と、
   前記複数の第２の不揮発性記憶素子と通信するコントロールラインの第２の組と、
   第２の信号源と、をさらに備え、
   前記第１のブリッジ回路は、前記コントロールラインの第２の組の各々を、前記第２の信号源または前記複数の個別に制御される信号源の一つの何れか一方に、個別的および選択的に接続することを特徴とする請求項１ないし５の何れか１項の不揮発性記憶装置。
8. 前記第１のブリッジ回路は、各々のワードラインを、前記第１の信号源または前記複数のドライバの適切な一つの何れか一方に選択的に接続する複数のスイッチを備えることを特徴とする請求項１ないし７の何れか１項の不揮発性記憶装置。
9. 前記コントロールラインの第１の組は複数のワードラインであり、
   前記複数のワードラインは隣接ワードラインのグループに分割され、
   前記第１のブリッジ回路は、隣接ワードラインの第１のグループを前記複数の個別に制御される信号源に含まれる第１の組に接続し、
   前記隣接ワードラインの第１のグループは、データアクセス処理のための選択ワードラインを含んでおり、
   前記第１のブリッジ回路は、前記第１のグループに隣接する複数の他の隣接ワードラインのグループを、前記複数の個別に制御される信号源に含まれる複数の他の組に接続することを特徴とする請求項１の不揮発性記憶装置。
10. 前記複数の第１の不揮発性記憶素子は、フラッシュメモリデバイスであることを特徴とする請求項１ないし９の何れか１項の不揮発性記憶装置。
11. データアクセス処理のための選択コントールラインとの近さに基づいて、コントロールラインの第１の組に含まれる各々のコントロールラインを、第１の共通信号源または複数の独立信号源に含まれる独立信号源の何れか一方へ接続するステップであって、前記コントロールラインの第１の組が不揮発性記憶装置と通信するステップと、
    前記データアクセス処理のための前記選択コントールラインとの近さに基づいて前記コントロールラインの第１の組の各々のコントロールラインが前記第１の共通信号源または前記独立信号源に接続されている間に、前記データアクセス処理を行うステップと、
    を備えることを特徴とする不揮発性記憶装置の動作方法。
12. 前記コントロールラインの第１の組は、ワードラインの組であり、
    前記ワードラインの組は、隣接ワードラインのグループに分割され、
    不揮発性記憶装置の動作方法は、
    選択コントロールラインを含んだ隣接ワードラインの第１のグループ内の複数のワードラインを特定するステップと、
    前記第１のグループに隣接する、隣接ワードラインの第２のグループ内の複数のワードラインを特定するステップと、を備え、
    前記コントロールラインの各々に接続するステップは、前記第１のグループおよび前記第２のグループ内の複数のワードラインを複数の独立信号源に接続するステップを備えることを特徴とする請求項１１の不揮発性記憶装置の動作方法。
13. 前記コントロールラインの第１の組はワードラインの組であり、前記データアクセス処理のための選択ワードラインを決定するステップと、
    前記ワードラインの組に含まれる組であって、前記データアクセス処理において独立して制御されるワードラインの第１の組を、選択ワードラインとの近さに基づいて決定するステップと、
    前記ワードラインの組に含まれる組であって、前記データアクセス処理において独立して制御されないワードラインの第２の組を、選択ワードラインとの近さに基づいて決定するステップと、を備え、
    前記接続するステップは、前記ワードラインの第１の組を複数の独立信号源へ接続するステップと、前記ワードラインの第２の組を前記共通信号源へ接続するステップを備えることを特徴とする請求項１１または１２の不揮発性記憶装置の動作方法。
14. 前記データアクセス処理は読み出し処理であり、
    前記共通信号源は、非選択の不揮発性記憶素子をターンオンする電圧を供給し、
    前記複数の独立信号源は、読み出し比較電圧、１以上の補償電圧、および、非選択の不揮発性記憶素子をターンオンする電圧を供給することを特徴とする請求項１１ないし１３の何れか１項の不揮発性記憶装置の動作方法。
15. 前記データアクセス処理は書き込み処理であり、
    前記共通信号源はパス電圧を供給し、
    前記複数の独立信号源は、プログラム電圧、分離電圧、中間電圧、およびパス電圧を供給することを特徴とする請求項１１ないし１３の何れか１項の不揮発性記憶装置の動作方法。

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