JP3770717B2 - 強誘電体記憶装置および強誘電体記憶素子のくせ付け矯正方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、強誘電体記憶装置等に関し、特に、強誘電体記憶素子のくせ付けの緩和に関する。
【0002】
【従来の技術】
不揮発性の半導体メモリとして、強誘電体コンデンサを用いた強誘電体メモリが知られている。強誘電体メモリを含め半導体メモリは、一般に、1つの記憶単位(1ビット)を構成するメモリ素子を複数個行列配置した構成を有している。
【0003】
図9に、従来の強誘電体メモリを構成するメモリ素子2近傍の回路構成の一例を示す。このメモリ素子2は、いわゆる「2トランジスタ2キャパシタ型」のメモリ素子である。メモリ素子2は、一対のセル4、セル6を備えている。セル4は、強誘電体コンデンサ8を備えている。セル6も、セル4と同様の構成であり、強誘電体コンデンサ10を備えている。
【0004】
図8に、強誘電体コンデンサに関する電圧と分極状態(電荷)との関係を表わす一般的な履歴曲線を示す。図8を用いて、図9の例における強誘電体コンデンサ8または強誘電体コンデンサ10に関する電圧(図9に示すプレートラインPLを基準電位とした場合のビットラインBLまたはビットライン/BLの電位)と分極状態(図においては、”分極状態”と等価な”電荷”で表わしている)との関係を表わすことができる。
【0005】
図8において、残留分極Z1を生じている状態を第1の分極状態P1とし、残留分極Z2を生じている状態を第2の分極状態P2とする。上述の強誘電体コンデンサ8および強誘電体コンデンサ10は、両端の電位差が0の場合には、相互に異なる分極状態P1または分極状態P2をとるよう構成されている。
【0006】
たとえば、強誘電体コンデンサ8が分極状態P1であれば、強誘電体コンデンサ10は分極状態P2となる(この状態が、記憶データ”H”に対応するものとする)。一方、強誘電体コンデンサ8が分極状態P2であれば、強誘電体コンデンサ10は分極状態P1となる(この状態が、記憶データ”L”に対応するものとする)。
【0007】
強誘電体コンデンサ8および強誘電体コンデンサ10の分極状態を知ることにより、メモリ素子2の記憶データを知る(読み出す)ことができる。
【0008】
強誘電体コンデンサ8および強誘電体コンデンサ10の分極状態を知るには、図9に示す負荷用コンデンサ(ビットラインBL、/BLそれぞれの寄生容量)12を放電させた後、ビットラインBL、/BLをフローティング状態とし、その後、プレートラインPLに読出用電圧Vpを与え、このとき強誘電体コンデンサ8、強誘電体コンデンサ10の両端に生ずる電圧Vf1、電圧Vf2を測定すればよい。
【0009】
図8に示す図式解法によれば、負荷用コンデンサ12の静電容量を直線L1の傾きで表わした場合、強誘電体コンデンサ8が第1の分極状態P1であれば、強誘電体コンデンサ8の両端に生ずる電圧Vf1はV1となる。一方、強誘電体コンデンサ10が第2の分極状態P2であれば、電圧Vf2はV2となる。センスアンプ14は、読出時におけるこれらの電圧Vf1、電圧Vf2のいずれが大きいかを測定することにより、強誘電体コンデンサ8、強誘電体コンデンサ10がいずれの分極状態にあるかを知る。
【0010】
このようにして強誘電体コンデンサ8、強誘電体コンデンサ10の分極状態を調べることにより、分極状態に対応する記憶データ(”H”または”L”)を読み出すことができる。
【0011】
【発明が解決しようとする課題】
しかしながら、上記のような従来の強誘電体メモリには、次のような問題点があった。強誘電体には、同一の分極状態が長時間保持されると履歴曲線(電圧・電荷特性)に歪を生ずるという性質(「くせ付け」、または「インプリント効果」という)がある。
【0012】
このため、同一の記憶データを記憶させたまま長時間経過すると、メモリ素子2を構成する強誘電体コンデンサ8、強誘電体コンデンサ10に、くせ付けが生ずる。くせ付けが生ずると、上述の強誘電体コンデンサ8、強誘電体コンデンサ10の両端に生ずる電圧Vf1、電圧Vf2の値が変る。とくに、くせ付けが生じたときの記憶データと反対の記憶データを書込んだ場合に、該反対の記憶データを正確に読み出すことが困難となる。すなわち、時間の経過とともに、記憶装置としての機能が低下し、使用できなくなるおそれがある。
【0013】
この発明はこのような問題を解決し、くせ付けの生じにくい強誘電体記憶装置を提供することを目的とする。また、効果の高い強誘電体記憶素子のくせ付け矯正方法を提供することを目的とする。
【0015】
【課題を解決するための手段】
この発明の強誘電体記憶装置は、前記強誘電体記憶素子の保持すべき分極状態に対応した補助情報を記憶する補助記憶素子を備え、補助記憶素子に記憶された補助情報の内容にしたがって、前記くせ付け緩和動作を行なうこと、を特徴とする。
【0016】
この発明の強誘電体記憶装置は、前記強電体記憶素子は、互いに異なる分極状態を保持する第1の強誘電体記憶要素と第2の強誘電体記憶要素とを備え、前記補助記憶素子は、第1の強誘電体記憶要素の保持すべき分極状態に対応した補助情報を記憶する第1の補助記憶要素と、第2の強誘電体記憶要素の保持すべき分極状態に対応した補助情報を記憶する第2の補助記憶要素とを備え、第2の補助記憶要素に記憶された補助情報にしたがって第1の強誘電体記憶要素の分極状態を変更するとともに、第1の補助記憶要素に記憶された補助情報にしたがって第2の強誘電体記憶要素の分極状態を変更し、その後、第1の補助記憶要素に記憶された補助情報にしたがって第1の強誘電体記憶要素の分極状態を元に戻すとともに、第2の補助記憶要素に記憶された補助情報にしたがって第2の強誘電体記憶要素の分極状態を元に戻すよう構成したこと、を特徴とする。
【0017】
この発明の強誘電体記憶装置は、前記第1の強誘電体記憶要素および第2の強誘電体記憶要素は、ともに強誘電体コンデンサを備え、前記第1の補助記憶要素および第2の補助記憶要素は、ともにコンデンサを備え、第2の補助記憶要素と第1の強誘電体記憶要素とを電気通信路を介して接続することにより第2の補助記憶要素に記憶された補助情報にしたがって第1の強誘電体記憶要素の分極状態を変更するとともに、第1の補助記憶要素と第2の強誘電体記憶要素とを電気通信路を介して接続することにより第1の補助記憶要素に記憶された補助情報にしたがって第2の強誘電体記憶要素の分極状態を変更し、その後、第1の補助記憶要素と第1の強誘電体記憶要素とを電気通信路を介して接続することにより第1の補助記憶要素に記憶された補助情報にしたがって第1の強誘電体記憶要素の分極状態を元に戻すとともに、第2の補助記憶要素と第2の強誘電体記憶要素とを電気通信路を介して接続することにより第2の補助記憶要素に記憶された補助情報にしたがって第2の強誘電体記憶要素の分極状態を元に戻すよう構成したこと、を特徴とする。
【0018】
この発明の強誘電体記憶装置は、前記強誘電体記憶素子を複数個行列配置するとともに、行列配置された強誘電体記憶素子のうち所望の強誘電体記憶素子を選択し得るよう構成し、選択された強誘電体記憶素子に対する書込データを入力しまたは読出データを出力するデータ通信線を設けるとともに、前記くせ付け緩和動作を行なうための手段を、当該データ通信線に対応させて設け、情報の書き込みまたは読み出しを行なう際に、行列配置された強誘電体記憶素子のうち選択された強誘電体記憶素子に対する前記くせ付け緩和動作を、所定回数行なうよう構成したこと、を特徴とする。
【0019】
この発明の強誘電体記憶装置は、前記強誘電体記憶素子を複数個行列配置するとともに、行列配置された強誘電体記憶素子のうち所望の強誘電体記憶素子を選択するよう構成し、前記くせ付け緩和動作を行なうための手段を、前記行列配置の各列に対応させて設け、情報の書き込みまたは読み出しを行なう際に、行列配置された強誘電体記憶素子のうち選択された強誘電体記憶素子の属する行に含まれる強誘電体記憶素子に対する前記くせ付け緩和動作を、所定回数行なうよう構成したこと、を特徴とする。
【0020】
この発明の強誘電体記憶素子のくせ付け矯正方法は、記憶すべき情報に対応した分極状態を保持することで当該情報を記憶する強誘電体記憶素子の、くせ付けを矯正する方法であって、当該情報の書き込みまたは読み出しを行なう際に、強誘電体記憶素子の分極状態を、保持すべき分極状態と異なる分極状態にしたあと再びもとの分極状態に戻す動作を所定回数行なうこと、を特徴とする。
【0023】
【発明の作用および効果】
この発明の強誘電体記憶装置は、強誘電体記憶素子の保持すべき分極状態に対応した補助情報を記憶する補助記憶素子を備え、補助記憶素子に記憶された補助情報の内容にしたがってくせ付け緩和動作を行なうことを特徴とする。
【0024】
したがって、補助情報の内容にしたがって確実にくせ付け緩和動作を行なうことができるとともに、補助情報の内容にしたがって強誘電体記憶素子の記憶すべき情報を確実にもとの情報に戻すことができる。
【0025】
この発明の強誘電体記憶装置においては、第2の補助記憶要素に記憶された補助情報にしたがって第1の強誘電体記憶要素の分極状態を変更するとともに、第1の補助記憶要素に記憶された補助情報にしたがって第2の強誘電体記憶要素の分極状態を変更し、その後、第1の補助記憶要素に記憶された補助情報にしたがって第1の強誘電体記憶要素の分極状態を元に戻すとともに、第2の補助記憶要素に記憶された補助情報にしたがって第2の強誘電体記憶要素の分極状態を元に戻すよう構成したことを特徴とする。
【0026】
したがって、強誘電体記憶素子とこれに対応する補助記憶素子との間で双方の素子を構成する記憶要素の対応関係を一時的に変更することにより、強誘電体記憶素子のくせ付けを緩和することができる。このため、容易にくせ付け緩和動作を行なうことができる。
【0027】
この発明の強誘電体記憶装置においては、第1の強誘電体記憶要素および第2の強誘電体記憶要素はともに強誘電体コンデンサを備え、第1の補助記憶要素および第2の補助記憶要素はともにコンデンサを備え、強誘電体記憶素子とこれに対応する補助記憶素子との間で双方の素子を構成するコンデンサの接続関係を電気通信路を介して一時的に変更することにより、強誘電体記憶素子のくせ付けを緩和することができる。このため、さらに容易にくせ付け緩和動作を行なうことができる。
【0028】
この発明の強誘電体記憶装置は、くせ付け緩和動作を行なうための手段をデータ通信線に対応させて設け、情報の書き込みまたは読み出しを行なう際に、行列配置された強誘電体記憶素子のうち選択された強誘電体記憶素子に対するくせ付け緩和動作を、所定回数行なうよう構成したことを特徴とする。
【0029】
したがって、情報の書き込みまたは読み出しを行なう際に、選択された強誘電体記憶素子に対するくせ付け緩和動作を自動的に行なうことができる。
【0030】
この発明の強誘電体記憶装置は、くせ付け緩和動作を行なうための手段を行列配置の各列に対応させて設け、情報の書き込みまたは読み出しを行なう際に、行列配置された強誘電体記憶素子のうち選択された強誘電体記憶素子の属する行に含まれる強誘電体記憶素子に対するくせ付け緩和動作を、所定回数行なうよう構成したことを特徴とする。
【0031】
したがって、情報の書き込みまたは読み出しを行なう際に、選択された強誘電体記憶素子のみならず、選択された強誘電体記憶素子の属する行に含まれる強誘電体記憶素子すべてに対するくせ付け緩和動作を自動的に行なうことが可能となる。このため、一度の書き込みまたは読み出し動作時にさらに多くの強誘電体記憶素子に対するくせ付け緩和動作を行なうことができる。
【0032】
【発明の実施の形態】
[第1の実施形態]
図1に、この発明の一実施形態による強誘電体記憶装置である強誘電体メモリ20の構成の一部を示す。強誘電体メモリ20は、強誘電体記憶素子であるメモリ素子M0,M1,・・・を、複数個、行列配置した構成を有している。各メモリ素子M0,M1,・・・は、いわゆる「2トランジスタ2キャパシタ型」のメモリ素子である。
【0033】
各メモリ素子は、一本のワードラインと一対のビットラインとの交点に配置されている。たとえば、メモリ素子M0は、ワードラインWL0と、一対のビットラインBL0および/BL0との交点に配置されている。
【0034】
また、この実施形態においては、一度にm個のメモリ素子にアクセスできるよう構成されている。すなわち、一度にアクセス可能なm個のメモリ素子は、一本のワードラインと一本の列選択ラインとにより選択される。たとえば、ワードラインWL0と、列選択ラインCOL0とを選択することにより、メモリ素子M0,M1,・・・,Mm−1(図示せず)を選択することができ、これらm個のメモリ素子について、同時に、データの書込みまたは読出しを行なうことができる。
【0035】
m個のメモリ素子(たとえば、M0,M1,・・・,Mm−1)と外部とのデータの受渡しは、m対のデータ通信線である入出力ラインIO0,/IO0,IO1,/IO1,・・・,IOm−1,/IOm−1(図示せず)と、選択されたm対のビットライン(たとえば、BL0,/BLO,BL1,/BL1,・・・,BLm−1,/BLm−1(図示せず))を介して行なわれる。
【0036】
図2に、一対のビットラインBL0,/BL0近傍の詳細な回路図を示す。メモリ素子M0は、一対のセルMC1,MC2を備えている。セルMC1は、第1の強誘電体記憶要素である強誘電体コンデンサFC1とトランジスタQ1とを備えている。セルMC2も、同様に、第2の強誘電体記憶要素である強誘電体コンデンサFC2とトランジスタQ2とを備えている。プレートラインPL0により、強誘電体コンデンサFC1,FC2に読出し用電圧Vp(図8参照)を与える。
【0037】
一対の強誘電体コンデンサFC1,FC2は、逆の分極状態となるよう設定されている。すなわち、これらのコンデンサ両端の電位差が、それぞれ「0」の場合には、一対の強誘電体コンデンサFC1,FC2は、相互に異なる分極状態P1または分極状態P2(図8参照)をとるよう構成されている。
【0038】
たとえば、強誘電体コンデンサFC1が分極状態P1であれば、強誘電体コンデンサFC2は分極状態P2となる(この状態が、記憶データ”H”に対応するものとする)。一方、強誘電体コンデンサFC1が分極状態P2であれば、強誘電体コンデンサFC2は分極状態P1となる(この状態が、記憶データ”L”に対応するものとする)。
【0039】
一対のビットラインBL0,/BL0間に、センスアンプSAが配置されている。センスアンプSAは、一対のビットラインBL0,/BL0のうちいずれの電位が高いかを判断し、電位の高い方のビットラインの電位を”H(論理1)”にするとともに、電位の低い方のビットラインの電位を”L(論理0)”にする。センスアンプSAのON/OFFは、ラインSAEN,/SAENにより制御する。なお、ライン/SAENはラインSAENの反転信号線である。
【0040】
一対のビットラインBL0,/BL0には、ビットラインプリチャージ回路22が接続されている。ラインPCに信号を与えることにより、一対のビットラインBL0,/BL0を、ともにグランド電位にプリチャージする。
【0041】
また、一対のビットラインBL0,/BL0には、くせ付け緩和動作を行なうための手段(補助記憶素子)であるデータ反転用ラッチ回路24が配置されている。データ反転用ラッチ回路24は、4つの辺にそれぞれトランジスタを配置したブリッジ回路を構成している。
【0042】
ブリッジの対向する一対の頂点には、第1の補助記憶要素であるコンデンサC1、第2の補助記憶要素であるコンデンサC2の一端が、それぞれ接続されている。コンデンサC1、コンデンサC2の他端は、接地されている。また、ブリッジの対向する他の一対の頂点は、それぞれ、ビットラインBL0,/BL0に接続されている。
【0043】
ブリッジ回路の対向する一対のトランジスタのゲートは、ラインPHI0に接続され、対向する他の一対のトランジスタのゲートは、ラインPHI1に接続されている。
【0044】
したがって、ラインPHI0を”H”にすることによりコンデンサC1とビットラインBL0とが接続され、コンデンサC2とビットライン/BL0とが接続される。一方、ラインPHI1を”H”にすることによりコンデンサC1とビットライン/BL0とが接続され、コンデンサC2とビットラインBL0とが接続される。
【0045】
ラインPHI0、ラインPHI1を適当に制御することにより、一対のビットラインBL0,/BL0の電位を、電荷の形でコンデンサC1、コンデンサC2に記憶させたり、コンデンサC1、コンデンサC2の蓄積電荷にしたがって、ビットラインBL0,/BL0の電位の高低関係を逆転させたり元に戻したりすることができる。
【0046】
他のビットラインBL1,/BL1,・・・近傍の回路も、図2に示す回路と同様である。すなわち、この実施形態においては、一対のビットラインごとに、複数のメモリ素子、センスアンプSA、ビットラインプリチャージ回路22、データ反転用ラッチ回路24が、それぞれ設けられている。
【0047】
つぎに、データ読出し時のくせ付け緩和動作を説明する。たとえば、図1に示すワードラインWL0と、列選択ラインCOL0とを選択することにより、メモリ素子M0,M1,・・・,Mm−1に対して読出し動作を行なうことができる。
【0048】
上述のように、この実施形態においては、一対のビットラインごとにデータ反転用ラッチ回路が、それぞれ設けられている。このため、メモリ素子M0,M1,・・・,Mm−1を選択して読出しを行なう場合、メモリ素子M0,M1,・・・,Mm−1はもとより、これらのメモリ素子M0,M1,・・・,Mm−1の属する行に含まれるすべての他のメモリ素子Mx,Mx+1,・・・についても、くせ付け緩和動作が行なわれることになる。
【0049】
以下、図3に示すフローチャートおよび図2に基づいて、メモリ素子M0を例に、読出し時のくせ付け緩和動作を説明する。なお、メモリ素子M0には記憶データ(記憶すべき情報)”H”が書込まれているものとする。つまり、メモリ素子M0を構成する強誘電体コンデンサFC1は、電圧が印加されていない状態で図8に示す分極状態P1を呈しており、強誘電体コンデンサFC2は、分極状態P2を呈しているとする。
【0050】
まず、ラインPCを”H”にすることにより(図3(a)参照)、ビットラインBL0,/BL0を”L”とし、これにより、負荷用コンデンサ(ビットラインBL0,/BL0それぞれの寄生容量として与えられる。図示せず)を放電させる。その後、ラインPCを”L”にすることにより、ビットラインBL0,/BL0を、ともにフローティング状態にする。
【0051】
同時に、ラインPHI0およびラインPHI1を”H”にすることにより(図3(b)参照)、コンデンサC1およびコンデンサC2を放電させる。その後、ラインPHI0およびラインPHI1を”L”にすることにより、コンデンサC1およびコンデンサC2を、ともにビットラインBL0,/BL0から切り離した状態にする。
【0052】
つぎに、ワードラインWL0を”H”とすることにより(図3(c)参照)、トランジスタQ1,Q2をON状態する。これと同時にまたは直後に、プレートラインPL0を”H”にした(図3(d)参照)後、プレートラインPL0を、”L”に戻す(図3(e)参照)。これにより、ビットラインBL0,/BL0には、メモリ素子M0に書込まれている記憶データ”H”に対応した電圧が表われる(図3(f)参照)。
【0053】
ここで、ラインSAENを”H”にする(ライン/SAENを”L”にする)ことにより(図3(g)参照)、センスアンプSAを動作させる。
【0054】
センスアンプSAは、ビットラインBL0,/BL0の電位のうちいずれの電位が高いかを判断し、電位の高い方のビットラインの電位を”H”にするとともに、電位の低い方のビットラインの電位を”L”にする。ここでは、ビットラインBL0の電位がビットライン/BL0の電位よりも高いと判断して、ビットラインBL0の電位を”H”にするとともに、ビットライン/BL0の電位を”L”にする(図3(h)参照)。ビットラインBL0の電位”H”およびビットライン/BL0の電位”L”は、入出力ラインIO0および/IO0を介して外部に出力される。
【0055】
図3に示す▲1▼のステップが、データ読出しステップである。
【0056】
つぎに、再び、プレートラインPL0を”H”にした後、プレートラインPL0を、”L”に戻す(図3(i)参照)。これにより、一対の強誘電体コンデンサFC1,FC2の分極状態が、読出し動作前の分極状態に復元される。
【0057】
この後、ラインSAENを”L”にするとともにライン/SAENを”H”にすることにより(図3(j)参照)、センスアンプSAの動作を終了させる。
【0058】
図3に示す▲2▼のステップが、データ再書込みステップである。
【0059】
この実施形態においては、上述の▲2▼のステップにおいて、プレートラインPL0を”L”に戻した後、ラインPHI0をいったん”H”にし、その後、センスアンプSAの動作を終了させる際にラインPHI0を”L”に戻している(図3(k)参照)。これにより、ビットラインBL0の電位によりコンデンサC1を充電した後フローティング状態にするとともに、ビットライン/BL0の電位によりコンデンサC2を充電した後フローティング状態にすることができる。
【0060】
この例の場合、ビットラインBL0の電位は”H”であり、ビットライン/BL0の電位は”L”であるから、コンデンサC1は充電状態となり、コンデンサC2放電状態となる。すなわち、コンデンサC1は強誘電体コンデンサFC1の分極状態P1に対応した状態(充電状態)となり、コンデンサC2は強誘電体コンデンサFC2の分極状態P2に対応した状態(放電状態)となる。コンデンサC1およびコンデンサC2の「充電状態」または「放電状態」が、補助情報に対応する。
【0061】
なお、この実施形態においては、ラインPHI0を”H”にするタイミングが、プレートラインPL0を”L”に戻した後になるよう設定したが、ラインPHI0を”H”にするタイミングはこれに限定されるものではない。たとえば、センスアンプSAの動作が確定した直後に、ラインPHI0を”H”にするよう構成することもできる(図3(l)参照。図中、破線で示す。)。
【0062】
つぎに、ラインPCをいったん”H”にした後、”L”に戻す(図3(m)参照)。これにより、負荷用コンデンサ(ビットラインBL0,/BL0それぞれの寄生容量として与えられる。上述)を放電させた後、ビットラインBL0,/BL0を、ともにフローティング状態にする。
【0063】
この後、ラインPHI1を”H”にする(図3(n)参照)。これにより、ビットラインBL0はコンデンサC2に接続され、ビットライン/BL0はコンデンサC1に接続されることになる。このため、上述の▲2▼のステップにおいて放電状態となっていたコンデンサC2に接続されたビットラインBL0の電位はグランド電位となるが、上述の▲2▼のステップにおいて充電状態となっていたコンデンサC1に接続されたビットライン/BL0の電位はグランド電位よりも高い電位となる(図3(o)参照)。
【0064】
ここで、ラインSAENを”H”にするとともにライン/SAENを”L”にすることにより(図3(p)参照)、センスアンプSAを動作させる。
【0065】
センスアンプSAは、ビットライン/BL0の電位がビットラインBL0の電位よりも高いと判断して、ビットライン/BL0の電位を”H”にするとともに、ビットラインBL0の電位を”L”にする(図3(q)参照)。つまり、一対のビットラインBL0,/BL0の電位が、▲1▼のステップ(データ読出しステップ)におけるそれと、逆転する。
【0066】
図3に示す▲3▼のステップが、データ反転ステップである。
【0067】
その後、プレートラインPL0をいったん”H”にした後、プレートラインPL0を、”L”に戻す(図3(r)参照)。これにより、一対の強誘電体コンデンサFC1,FC2の分極状態が、それぞれ、読出し動作前の分極状態と逆の状態になる。すなわち、メモリ素子M0の記憶内容が”H”から”L”に書換えられたことになる。
【0068】
なお、このとき、コンデンサC1はビットライン/BL0の電位に応じて充電され、コンデンサC2はビットラインBL0の電位に応じて充電される。ビットライン/BL0の電位は”H”になっており、ビットラインBL0の電位は”L”になっているので、▲2▼のデータ再書込みステップの場合と同様に、コンデンサC1は充電状態となり、コンデンサC2は放電状態となる。
【0069】
この後、ラインSAENを”L”にするとともにライン/SAENを”H”にすることによりセンスアンプSAの動作を終了させるとともに、ラインPHI1を”L”に戻すことによりコンデンサC1およびコンデンサC2をフローティング状態にする(図3(s)参照)。
【0070】
図3に示す▲4▼のステップが、反転データ書込みステップである。
【0071】
つぎに、ラインPCをいったん”H”にした後、”L”に戻す(図3(t)参照)。これにより、ビットラインBL0,/BL0それぞれの寄生容量として与えられる負荷用コンデンサを放電させた後、ビットラインBL0,/BL0を、ともにフローティング状態にする。
【0072】
この後、ラインPHI0を”H”にする(図3(u)参照)。これにより、ビットラインBL0は、再びコンデンサC1に接続され、ビットライン/BL0はコンデンサC2に接続される。このため、上述の▲4▼のステップにおいて放電状態となっていたコンデンサC2に接続されたビットライン/BL0の電位はグランド電位となるが、上述の▲4▼のステップにおいて充電状態となっていたコンデンサC1に接続されたビットラインBL0の電位はグランド電位よりも高い電位となる(図3(v)参照)。
【0073】
ここで、ラインSAENを”H”にするとともにライン/SAENを”L”にすることにより(図3(w)参照)、センスアンプSAを動作させる。
【0074】
センスアンプSAは、ビットラインBL0の電位がビットライン/BL0の電位よりも高いと判断して、ビットラインBL0の電位を”H”にするとともに、ビットライン/BL0の電位を”L”にする(図3(x)参照)。つまり、一対のビットラインBL0,/BL0の電位が、▲3▼のステップ(データ反転ステップ)におけるそれと逆転し、▲1▼のステップ(データ読出しステップ)におけるそれと同じになっている。
【0075】
図3に示す▲5▼のステップが、データ正転ステップである。
【0076】
その後、プレートラインPL0をいったん”H”にした後、プレートラインPL0を、”L”に戻す(図3(y)参照)。これにより、一対の強誘電体コンデンサFC1,FC2の分極状態が、それぞれ、読出し動作前の分極状態と同じ状態に戻る。すなわち、メモリ素子M0の記憶内容が”L”から”H”に書き戻されたことになる。
【0077】
図3に示す▲6▼のステップが、正転データ書込みステップである。
【0078】
この後、ワードラインWL0およびラインSAENを”L”に戻すとともにライン/SAENを”H”に戻し、さらにラインPHI1およびラインPCを”H”に戻すことにより(図3(z)参照)、読出し時のくせ付け緩和動作を終了する。
【0079】
図3に示す▲7▼のステップが、終了ステップである。
【0080】
このように、メモリ素子M0に書込まれたデータを読出す際に、メモリ素子M0の記憶データを本来の”H”から、いったん”L”に書換え、その後”H”に戻している。したがって、データを読出すごとに、強誘電体コンデンサFC1,FC2のくせ付けが緩和されることになる。
【0081】
なお、上述の実施形態においては、1回の読出し動作において、くせ付け緩和動作(ステップ▲3▼〜ステップ▲6▼)を1回だけ実行するよう構成したが、1回の読出し動作において、上述のくせ付け緩和動作を2回以上繰り返すよう構成することもできる。
【0082】
また、上述の実施形態では、メモリ素子M0に記憶データ”H”が書込まれている場合を例に説明したが、メモリ素子M0に記憶データ”L”が書込まれている場合も、同様である。
【0083】
また、メモリ素子M0を例に説明したが、選択された他のメモリ素子M1〜Mm−1も、メモリ素子M0の場合と同様に、読出し時のくせ付け緩和動作が行なわれる。
【0084】
さらに、上述のように、この実施形態においては、一対のビットラインごとにデータ反転用ラッチ回路が、それぞれ設けられているので、メモリ素子M0,M1,・・・,Mm−1を選択して読出しを行なう場合、メモリ素子M0,M1,・・・,Mm−1はもとより、これらのメモリ素子M0,M1,・・・,Mm−1の属する行に含まれるすべての他のメモリ素子Mx,Mx+1,・・・についても、同様にして、くせ付け緩和動作が行なわれる。したがって、1回の読出し動作に際し、より多くのメモリ素子に対してくせ付け緩和動作を行なうことができる。
【0085】
また、上述の実施形態においては、データの読出し時に自動的にくせ付け緩和動作を行なうようにしたが、データの書込時に自動的にくせ付け緩和動作を行なうようにすることもできる。また、データの読出し時およびデータの書込時ともに自動的にくせ付け緩和動作を行なうようにすることもできる。
【0086】
[第2の実施形態]
つぎに、図4に、この発明の他の実施形態による強誘電体記憶装置である強誘電体メモリ30の構成の一部を示す。強誘電体メモリ30は、強誘電体記憶素子であるメモリ素子M0,M1,・・・を、複数個、行列配置した構成を有しており、各メモリ素子M0,M1,・・・は、いわゆる「2トランジスタ2キャパシタ型」のメモリ素子である点で、上述の強誘電体メモリ20(図1参照)と共通する。
【0087】
また、各メモリ素子は、一本のワードラインと一対のビットラインとの交点に配置されており、一度にm個のメモリ素子にアクセスできるよう構成されている点も、上述の強誘電体メモリ20と共通する。すなわち、一度にアクセス可能なm個のメモリ素子は、一本のワードラインと一本の列選択ラインとにより選択される。
【0088】
また、m個のメモリ素子(たとえば、M0,M1,・・・,Mm−1(図示せず))と外部とのデータの受渡しは、m対のデータ通信線である入出力ラインIO0,/IO0,IO1,/IO1,・・・,IOm−1,/IOm−1(図示せず)と、選択されたm対のビットライン(たとえば、BL0,/BLO,BL1,/BL1,・・・,BLm−1,/BLm−1(図示せず))を介して行なわれるのも、上述の強誘電体メモリ20と共通する。
【0089】
また、一対のビットラインごとに、複数のメモリ素子、センスアンプSA、ビットラインプリチャージ回路22が、それぞれ設けられている点も、上述の強誘電体メモリ20と共通する。
【0090】
ただし、図4に示す強誘電体メモリ30においては、データ反転用ラッチ回路24が一対の入出力ライン(たとえば、入出力ラインIO0,/IO0)ごとに設けられている点で、データ反転用ラッチ回路24が一対のビットライン(たとえば、ビットラインBL0,/BL0)ごとに設けられている強誘電体メモリ20(図1参照)と異なる。
【0091】
図5に、強誘電体メモリ30の一対のビットラインBL0,/BL0近傍の詳細な回路図を示す。上述のように、ビットラインBL0,/BL0には、複数のメモリ素子M0,・・・、センスアンプSA、ビットラインプリチャージ回路22が配置されているが、データ反転用ラッチ回路24は配置されていない。
【0092】
メモリ素子M0,・・・、センスアンプSA、ビットラインプリチャージ回路22の構造は、上述の強誘電体メモリ20の場合と同様である。
【0093】
図6に、強誘電体メモリ30の一対の入出力ラインIO0,/IO0近傍の詳細な回路図を示す。上述のように、一対の入出力ラインIO0,/IO0には、データ反転用ラッチ回路24が配置されている。データ反転用ラッチ回路24の構造は、上述の強誘電体メモリ20の場合と同様である。なお、データ反転用ラッチ回路24のブリッジの対向する他の一対の頂点は、それぞれ、入出力ラインIO0,/IO0に接続されている。
【0094】
また、一対の入出力ラインIO0,/IO0には、入出力ラインプリチャージ回路32、メインアンプMAおよびレジスタ34が、さらに接続されている。
【0095】
入出力ラインプリチャージ回路32の構造は、ビットラインプリチャージ回路22(図5参照)の構造と類似している。ただし、この実施形態においては、入出力ラインプリチャージ回路32は、ライン/IOPCに信号を与えることにより、一対の入出力ラインIO0,/IO0を、ともに電源電位にプリチャージするよう構成されている。
【0096】
メインアンプMAの構造は、センスアンプSA(図5参照)と同様である。
【0097】
レジスタ34は、外部からラインDATAinを介して入力された1ビット分の書込みデータをいったん保持し、所定のタイミングで入出力ラインIO0,/IO0に出力する。また、入出力ライン/IO0(またはIO0)に読み出された1ビット分のデータを所定のタイミングで取込んで保持し、ラインDATAoutを介して外部に出力する。なお、図6においては、レジスタ34の入出力許可信号線およびタイミング制御信号線等の記載を省略している。
【0098】
他の入出力ラインIO1,/IO1,・・・,IOm−1,/IOm−1近傍の回路も、図6に示す回路と同様である。すなわち、この実施形態においては、一対の入出力ラインごとに、データ反転用ラッチ回路24、入出力ラインプリチャージ回路32、メインアンプMAおよびレジスタ34が、それぞれ設けられている。
【0099】
つぎに、強誘電体メモリ30におけるデータ読出し時のくせ付け緩和動作を説明する。図4に示すワードラインWL0と、列選択ラインCOL0とを選択して、メモリ素子M0,M1,・・・,Mm−1に対して読出し動作を行なう場合を例に説明する。
【0100】
上述のように、この実施形態においては、一対の入出力ラインごとにデータ反転用ラッチ回路24が、それぞれ設けられている。このため、メモリ素子M0,M1,・・・,Mm−1を選択して読出しを行なう場合、選択されたメモリ素子M0,M1,・・・,Mm−1のみについて、くせ付け緩和動作が行なわれることになる。したがって、メモリ素子M0,M1,・・・,Mm−1と同一の行に含まれるメモリ素子であっても、選択されていないメモリ素子Mx,Mx+1,・・・については、くせ付け緩和動作が行なわれない点で、前述の強誘電体メモリ20(図1参照)の場合と異なる。
【0101】
以下、図7に示すフローチャート、図5および図6に基づいて、メモリ素子M0を例に、読出し時のくせ付け緩和動作を説明する。なお、前述の実施形態同様、メモリ素子M0には記憶データ(記憶すべき情報)”H”が書込まれているものとする。
【0102】
まず、ラインPCを”H”にすることにより(図7(a)参照)、ビットラインBL0,/BL0を”L”とし、これにより、負荷用コンデンサ(ビットラインBL0,/BL0それぞれの寄生容量として与えられる。図示せず)を放電させる。その後、ラインPCを”L”にすることにより、ビットラインBL0,/BL0を、ともにフローティング状態にする。
【0103】
一方、ライン/IOPCを”L”にすることにより(図7(a2)参照)、入出力ラインIO0,/IO0を”H”とするとともに、ラインPHI0およびラインPHI1を”H”にすることにより(図7(b)参照)、コンデンサC1およびコンデンサC2を電源電位にプリチャージする。なお、このとき列選択ラインCOL0は、まだ”L”であるため、ビットラインBL0,/BL0と、入出力ラインIO0,/IO0とは、接続されていない。
【0104】
つぎに、ワードラインWL0を”H”とすることにより(図7(c)参照)、トランジスタQ1,Q2をON状態する。これと同時にまたは直後に、プレートラインPL0を”H”にした(図7(d)参照)後、プレートラインPL0を、”L”に戻す(図7(e)参照)。これにより、ビットラインBL0,/BL0には、メモリ素子M0に書込まれている記憶データ”H”に対応した電圧が表われる(図7(f)参照)。
【0105】
ここで、ラインSAENを”H”にすることにより(図7(g)参照)、センスアンプSAを動作させる。なお、前述の実施形態の場合と同様に、ライン/SAENはラインSAENの反転信号線である。
【0106】
センスアンプSAは、ビットラインBL0,/BL0の電位のうちいずれの電位が高いかを判断し、電位の高い方のビットラインの電位を”H”にするとともに、電位の低い方のビットラインの電位を”L”にする。ここでは、ビットラインBL0の電位がビットライン/BL0の電位よりも高いと判断して、ビットラインBL0の電位を”H”にするとともに、ビットライン/BL0の電位を”L”にする(図7(h)参照)。
【0107】
一方、プレートラインPL0を、”L”に戻す(図7(e)参照)のとほぼ同時に、ライン/IOPCを”H”にするとともに、ラインPHI0およびラインPHI1を”L”にする(図7(e2)参照)。
【0108】
ライン/IOPCを”H”にすることにより、入出力ラインIO0,/IO0を、ともにフローティング状態にする。また、ラインPHI0およびラインPHI1を”L”にすることにより、電源電位にプリチャージされたコンデンサC1およびコンデンサC2を、ともにフローティング状態にする。
【0109】
また、ラインSAENを”H”にした(図7(g)参照)あとで、列選択ラインCOL0を”H”とすることにより(図7(g2)参照)、ビットラインBL0,/BL0と、入出力ラインIO0,/IO0とを接続するとともに、ラインMAENを”H”とすることにより(図7(g3)参照)、メインアンプMAを動作させる。なお、ライン/MAENはラインMAENの反転信号線である。
【0110】
これにより、”H”電位となっているビットラインBL0と接続された入出力ラインIO0の電位は”H”となり、”L”電位となっているビットライン/BL0と接続された入出力ライン/IO0の電位は”L”となる(図7(h2)参照)。
【0111】
入出力ラインIO0の電位”H”および入出力ライン/IO0の電位”L”は、レジスタ34およびラインDATAoutを介して外部に出力される。
【0112】
図7に示す▲1▼のステップが、データ読出しステップである。
【0113】
つぎに、再び、プレートラインPL0を”H”にした後、プレートラインPL0を、”L”に戻す(図7(i)参照)。これにより、一対の強誘電体コンデンサFC1,FC2の分極状態が、読出し動作前の分極状態に復元される。
【0114】
図7に示す▲2▼のステップが、データ再書込みステップである。
【0115】
この実施形態においては、上述の▲2▼のステップにおいて、プレートラインPL0を”L”に戻した後、ラインPHI0をいったん”H”にし、その後、”L”に戻している(図7(k)参照)。これにより、入出力ラインIO0の電位に応じてコンデンサC1を充電した後フローティング状態にするとともに、入出力ライン/IO0の電位に応じてコンデンサC2を充電した後フローティング状態にすることができる。
【0116】
この例の場合、入出力ラインIO0の電位は”H”であり、入出力ライン/IO0の電位は”L”であるから、コンデンサC1は充電状態となり、コンデンサC2放電状態となる。すなわち、コンデンサC1は強誘電体コンデンサFC1の分極状態P1に対応した状態(充電状態)となり、コンデンサC2は強誘電体コンデンサFC2の分極状態P2に対応した状態(放電状態)となる。コンデンサC1およびコンデンサC2の「充電状態」または「放電状態」が、補助情報に対応する。
【0117】
ラインPHI0を”L”に戻す際、同時に、ラインMAENを”L”とすることにより(図7(j)参照)メインアンプMAの動作を終了させるとともに、列選択ラインCOL0を”L”とすることにより(図7(j2)参照)ビットラインBL0,/BL0と、入出力ラインIO0,/IO0とを切り離す。これにより、入出力ラインIO0,/IO0は、フローティング状態となる。
【0118】
なお、この実施形態においては、ラインPHI0を”H”にするタイミングが、プレートラインPL0を”L”に戻した後になるよう設定したが、ラインPHI0を”H”にするタイミングはこれに限定されるものではない。たとえば、メインアンプMAの動作が確定した直後に、ラインPHI0を”H”にするよう構成することもできる(図7(l)参照。図中、破線で示す。)。
【0119】
つぎに、ライン/IOPCをいったん”L”にした後、”H”に戻す(図7(m)参照)。これにより、入出力ラインIO0,/IO0を、ともに”H”としたのち、フローティング状態にすることができる。
【0120】
この後、ラインPHI1を”H”にする(図7(n)参照)。これにより、入出力ラインIO0はコンデンサC2に接続され、入出力ライン/IO0はコンデンサC1に接続されることになる。このため、上述の▲2▼のステップにおいて放電状態となっていたコンデンサC2に接続された入出力ラインIO0の電位は電源電位よりも低い電位となるが、上述の▲2▼のステップにおいて充電状態となっていたコンデンサC1に接続された入出力ライン/IO0の電位は電源電位となる(図7(o)参照)。
【0121】
ここで、ラインMAENを”H”にすることにより(図7(p)参照)、メインアンプMAを動作させる。
【0122】
メインアンプMAは、入出力ライン/IO0の電位が入出力ラインIO0の電位よりも高いと判断して、入出力ライン/IO0の電位を”H”にするとともに、入出力ラインIO0の電位を”L”にする(図7(q)参照)。
【0123】
この後、ラインSAENを”L”にすることにより(図7(q2)参照)センスアンプSAの動作をいったん終了させた上で、列選択ラインCOL0を”H”とすることにより(図7(q3)参照)ビットラインBL0,/BL0と、入出力ラインIO0,/IO0とを接続する。その後、再び、ラインSAENを”H”とすることにより(図7(q4)参照)センスアンプSAを動作させる。
【0124】
これにより、”L”電位となっている入出力ラインIO0と接続されたビットラインBL0の電位は”L”となり、”H”電位となっている入出力ライン/IO0と接続されたビットライン/BL0の電位は”H”となる(図7(q5)参照)。つまり、一対のビットラインBL0,/BL0の電位が、▲1▼のステップ(データ読出しステップ)におけるそれと、逆転する。
【0125】
図7に示す▲3▼のステップが、データ反転ステップである。
【0126】
その後、プレートラインPL0をいったん”H”にした後、プレートラインPL0を、”L”に戻す(図7(r)参照)。これにより、一対の強誘電体コンデンサFC1,FC2の分極状態が、それぞれ、読出し動作前の分極状態と逆の状態になる。すなわち、メモリ素子M0の記憶内容が”H”から”L”に書換えられたことになる。
【0127】
なお、このとき、コンデンサC1は入出力ライン/IO0の電位に応じて充電され、コンデンサC2は入出力ラインIO0の電位に応じて放電される。入出力ライン/IO0の電位は”H”になっており、入出力ラインIO0の電位は”L”になっているので、▲2▼のデータ再書込みステップの場合と同様に、コンデンサC1は充電状態となり、コンデンサC2は放電状態となる。
【0128】
この後、ラインMAENを”L”にすることによりメインアンプMAの動作を終了させるとともに、ラインPHI1を”L”に戻すことによりコンデンサC1およびコンデンサC2をフローティング状態にする(図7(s)参照)。これと同時に、列選択ラインCOL0を”L”とすることにより(図7(s2)参照)ビットラインBL0,/BL0と、入出力ラインIO0,/IO0とを切り離す。これにより、入出力ラインIO0,/IO0は、フローティング状態となる。
【0129】
図7に示す▲4▼のステップが、反転データ書込みステップである。
【0130】
つぎに、ライン/IOPCをいったん”L”にした後、”H”に戻す(図7(t)参照)。これにより、入出力ラインIO0,/IO0を、ともに”H”としたのち、フローティング状態にする。
【0131】
この後、ラインPHI0を”H”にする(図7(u)参照)。これにより、入出力ラインIO0は、再びコンデンサC1に接続され、入出力ライン/IO0はコンデンサC2に接続される。このため、上述の▲4▼のステップにおいて放電状態となっていたコンデンサC2に接続された入出力ライン/IO0の電位は電源電位よりも低い電位となるが、上述の▲4▼のステップにおいて充電状態となっていたコンデンサC1に接続された入出力ラインIO0の電位は電源電位となる(図7(v)参照)。
【0132】
ここで、ラインMAENを”H”にすることにより(図7(w)参照)、メインアンプMAを動作させる。
【0133】
メインアンプMAは、入出力ラインIO0の電位が入出力ライン/IO0の電位よりも高いと判断して、入出力ラインIO0の電位を”H”にするとともに、入出力ライン/IO0の電位を”L”にする(図7(x)参照)。
【0134】
この後、ラインSAENを”L”にすることにより(図7(x2)参照)センスアンプSAの動作をいったん終了させた上で、列選択ラインCOL0を”H”とすることにより(図7(x3)参照)ビットラインBL0,/BL0と、入出力ラインIO0,/IO0とを接続する。その後、再び、ラインSAENを”H”とすることにより(図7(x4)参照)センスアンプSAを動作させる。
【0135】
これにより、”H”電位となっている入出力ラインIO0と接続されたビットラインBL0の電位は”H”となり、”L”電位となっている入出力ライン/IO0と接続されたビットライン/BL0の電位は”L”となる(図7(x5)参照)。つまり、一対のビットラインBL0,/BL0の電位が、▲3▼のステップ(データ反転ステップ)におけるそれと逆転し、▲1▼のステップ(データ読出しステップ)におけるそれと同じになっている。
【0136】
図7に示す▲5▼のステップが、データ正転ステップである。
【0137】
その後、プレートラインPL0をいったん”H”にした後、プレートラインPL0を、”L”に戻す(図7(y)参照)。これにより、一対の強誘電体コンデンサFC1,FC2の分極状態が、それぞれ、読出し動作前の分極状態と同じ状態に戻る。すなわち、メモリ素子M0の記憶内容が”L”から”H”に書き戻されたことになる。
【0138】
なお、このとき、コンデンサC1は入出力ラインIO0の電位に応じて充電され、コンデンサC2は入出力ライン/IO0の電位に応じて充電される。入出力ラインIO0の電位は”H”になっており、入出力ライン/IO0の電位は”L”になっているので、▲4▼の反転データ書込みステップの場合と同様に、コンデンサC1は充電状態となり、コンデンサC2は放電状態となる。
【0139】
図7に示す▲6▼のステップが、正転データ書込みステップである。
【0140】
この後、ワードラインWL0、列選択ラインCOL0、ライン/IOPC、ラインMAENおよびラインSAENを”L”に戻すとともに、ラインPHI1およびラインPCを”H”に戻すことにより(図7(z)参照)、読出し時のくせ付け緩和動作を終了する。
【0141】
図7に示す▲7▼のステップが、終了ステップである。
【0142】
なお、前述の実施形態(図1、図3参照)の場合と同様に、1回の読出し動作において、くせ付け緩和動作(ステップ▲3▼〜ステップ▲6▼)を2回以上繰り返すよう構成することもできる。
【0143】
また、前述の実施形態(図1、図3参照)の場合と同様に、データの書込時に自動的にくせ付け緩和動作を行なうようにすることもできる。また、データの読出し時およびデータの書込時ともに自動的にくせ付け緩和動作を行なうようにすることもできる。
【0144】
[その他の実施形態]
なお、上述の各実施形態においては、データの読出しや書込みに際し、一度に複数の強誘電体記憶素子にアクセスできるような構成を有する強誘電体記憶装置を例に説明したが、データの読出しや書込みに際し、一度に一つの強誘電体記憶素子にのみにアクセスするような構成を有する強誘電体記憶装置にも適用することができる。
【0145】
また、補助記憶素子を、行列配置された強誘電体素子の各列に対応させて設ける場合やデータ通信線に対応させて設ける場合について説明したが、補助記憶素子の配置は、これらに限定されるものではない。
【0146】
また、上述の各実施形態においては、強誘電体素子を複数個行列配置した強誘電体記憶装置を例に説明したが、この発明はこれに限定されるものではない。たとえば、強誘電体素子を1個または数個ないし数百個配置した強誘電体記憶装置にも、適用することができる。
【0147】
また、上述の各実施形態においては、補助記憶素子として、ブリッジ回路を用いたデータ反転用ラッチ回路24を例示したが、補助記憶素子は、これに限定されるものではない。
【0148】
また、上述の各実施形態においては、補助記憶素子を構成する第1の補助記憶要素および第2の補助記憶要素としてコンデンサを用いたが、第1の補助記憶要素または第2の補助記憶要素としてコンデンサ以外の要素を用いてもよい。また、補助記憶素子は、必ずしも第1の補助記憶要素および第2の補助記憶要素を備えるものでなくともよい。
【0149】
また、上述の各実施形態においては、くせ付け緩和動作を行なうための手段として、補助記憶素子を用いた場合を例に説明したが、くせ付け緩和動作を行なうための手段は、補助記憶素子に限定されるものではない。
【0150】
また、上述の実施形態においては、いわゆる「2トランジスタ・2キャパシタ型」の強誘電体記憶素子を備えた強誘電体記憶装置を例に説明したが、この発明は、これに限定されるものではない。たとえば、「1トランジスタ・1キャパシタ型」の強誘電体記憶素子を備えた強誘電体記憶装置や、MFMIS−FET(Metal-Ferroelectric-Metal-Isolater-Silicon-FET)などの「1トランジスタ型」の強誘電体記憶素子を備えた強誘電体記憶装置などにも適用することができる。
【0151】
また、上述の実施形態においては、”H”、”L”2種類の情報に対応した2種類の分極状態を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を例に説明したが、この発明は、これに限定されるものではない。たとえば、”H”、”M”、”L”3種類の情報に対応した3種類の分極状態を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置に適用することもできる。この場合には、強誘電体記憶素子に書込まれた情報が、仮に”H”であるとすると、情報の読出しに際し、この情報を、たとえば、”M”、”L”、”H”と書換えるよう構成すればよい。
【図面の簡単な説明】
【図1】この発明の一実施形態による強誘電体記憶装置である強誘電体メモリ20の構成の一部を示す図面である。
【図2】図1に示す強誘電体メモリ20を構成する一対のビットラインBL0,/BL0近傍の詳細な回路図である。
【図3】強誘電体メモリ20についての読出し時のくせ付け緩和動作を説明するためのタイミングチャートである。
【図4】この発明の他の実施形態による強誘電体記憶装置である強誘電体メモリ30の構成の一部を示す図面である。
【図5】図4に示す強誘電体メモリ30を構成する一対のビットラインBL0,/BL0近傍の詳細な回路図である。
【図6】図4に示す強誘電体メモリ30を構成する一対の入出力ラインIO0,/IO0近傍の詳細な回路図である。
【図7】強誘電体メモリ30についての読出し時のくせ付け緩和動作を説明するためのタイミングチャートである。
【図8】強誘電体コンデンサに関する電圧と分極状態(電荷)との関係を表わす一般的な履歴曲線を示す図面である。
【図9】従来の強誘電体メモリを構成するメモリ素子2近傍の回路構成の一例を示す図面である。
【符号の説明】
24・・・・・・・・データ反転用ラッチ回路
BL0・・・・・・・ビットライン
/BL0・・・・・・ビットライン
C1・・・・・・・・コンデンサ
C2・・・・・・・・コンデンサ
M0・・・・・・・・メモリ素子
PHI0・・・・・・ライン
PHI1・・・・・・ライン
Claims (4)
- 記憶すべき情報に対応した分極状態を保持することで当該情報を記憶する強誘電体記憶素子、前記強誘電体記憶素子の保持すべき分極状態に対応した補助情報を記憶する補助記憶素子、を備え、
当該情報の書き込みまたは読み出しを行なう際に、強誘電体記憶素子の分極状態を、保持すべき分極状態と異なる分極状態にしたあと再びもとの分極状態に戻すくせ付け緩和動作を所定回数行なうよう構成し、補助記憶素子に記憶された補助情報の内容にしたがって、前記くせ付け緩和動作を行なう強誘電体記憶装置であって、
前記強電体記憶素子は、互いに異なる分極状態を保持する第1の強誘電体記憶要素と第2の強誘電体記憶要素とを備え、
前記補助記憶素子は、第1の強誘電体記憶要素の保持すべき分極状態に対応した補助情報を記憶する第1の補助記憶要素と、第2の強誘電体記憶要素の保持すべき分極状態に対応した補助情報を記憶する第2の補助記憶要素とを備え、
第2の補助記憶要素と第1の強誘電体記憶要素とを電気通信路を介して接続することにより第2の補助記憶要素に記憶された補助情報にしたがって第1の強誘電体記憶要素の分極状態を変更するとともに、第1の補助記憶要素と第2の強誘電体記憶要素とを電気通信路を介して接続することにより第1の補助記憶要素に記憶された補助情報にしたがって第2の強誘電体記憶要素の分極状態を変更し、その後、第1の補助記憶要素と第1の強誘電体記憶要素とを電気通信路を介して接続することにより第1の補助記憶要素に記憶された補助情報にしたがって第1の強誘電体記憶要素の分極状態を元に戻すとともに、第2の補助記憶要素と第2の強誘電体記憶要素とを電気通信路を介して接続することにより第2の補助記憶要素に記憶された補助情報にしたがって第2の強誘電体記憶要素の分極状態を元に戻すよう構成したこと、
を特徴とする強誘電体記憶装置。 - 請求項1の強誘電体記憶装置において、
前記強誘電体記憶素子を複数個行列配置するとともに、行列配置された強誘電体記憶素子のうち所望の強誘電体記憶素子を選択し得るよう構成し、
選択された強誘電体記憶素子に対する書込データを入力しまたは読出データを出力するデータ通信線を設けるとともに、前記くせ付け緩和動作を行なうための手段を、当該データ通信線に対応させて設け、
情報の書き込みまたは読み出しを行なう際に、行列配置された強誘電体記憶素子のうち選択された強誘電体記憶素子に対する前記くせ付け緩和動作を、所定回数行なうよう構成したこと、
を特徴とするもの。 - 請求項1または請求項2の強誘電体記憶装置において、
前記強誘電体記憶素子を複数個行列配置するとともに、行列配置された強誘電体記憶素子のうち所望の強誘電体記憶素子を選択するよう構成し、
前記くせ付け緩和動作を行なうための手段を、前記行列配置の各列に対応させて設け、
情報の書き込みまたは読み出しを行なう際に、行列配置された強誘電体記憶素子のうち選択された強誘電体記憶素子の属する行に含まれる強誘電体記憶素子に対する前記くせ付け緩和動作を、所定回数行なうよう構成したこと、
を特徴とするもの。 - 記憶すべき情報に対応した分極状態を保持することで当該情報を記憶する強誘電体記憶素子、前記強誘電体記憶素子の保持すべき分極状態に対応した補助情報を記憶する補助記憶素子、を備えた強誘電体記憶装置のくせ付け矯正方法であって、
前記強電体記憶素子は、互いに異なる分極状態を保持する第1の強誘電体記憶要素と第 2の強誘電体記憶要素とを備え、
前記補助記憶素子は、第1の強誘電体記憶要素の保持すべき分極状態に対応した補助情報を記憶する第1の補助記憶要素と、第2の強誘電体記憶要素の保持すべき分極状態に対応した補助情報を記憶する第2の補助記憶要素とを備え、
第2の補助記憶要素と第1の強誘電体記憶要素とを電気通信路を介して接続することにより第2の補助記憶要素に記憶された補助情報にしたがって第1の強誘電体記憶要素の分極状態を変更するとともに、第1の補助記憶要素と第2の強誘電体記憶要素とを電気通信路を介して接続することにより第1の補助記憶要素に記憶された補助情報にしたがって第2の強誘電体記憶要素の分極状態を変更し、その後、第1の補助記憶要素と第1の強誘電体記憶要素とを電気通信路を介して接続することにより第1の補助記憶要素に記憶された補助情報にしたがって第1の強誘電体記憶要素の分極状態を元に戻すとともに、第2の補助記憶要素と第2の強誘電体記憶要素とを電気通信路を介して接続することにより第2の補助記憶要素に記憶された補助情報にしたがって第2の強誘電体記憶要素の分極状態を元に戻すよう構成したこと、
を特徴とする強誘電体記憶装置のくせ付け矯正方法。
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