KR100397386B1 - 메모리 셀 및 기준 셀을 포함한 집적 메모리 및 상기메모리용 작동 방법 - Google Patents

Abstract

본 발명에 따른 메모리는 동일하게 구성된 메모리 셀(MC) 및 기준 셀(RC)을 포함한다. 기준 셀(RC)이 제 1 스위칭 소자(S1)를 통해 판독 증폭기(SAi)로부터 분리되고, 기준 셀(RC)과 접속된 비트라인(BLi, bBLi)이 제 2 스위칭 소자(S2)를 통해 기준 정보를 유도하는 전위 라인(P1)과 도전 접속됨으로써, 기준 정보는 기준 셀(RC)로 입력된다.

Description

메모리 셀 및 기준 셀을 포함한 집적 메모리 및 상기 메모리용 작동 방법 {INTEGRATED MEMORY WITH MEMORY CELLS AND REFERENCE CELLS AND OPERATING METHOD FOR A MEMORY OF THIS TYPE}

US 5,844,832 A 호 및 US 5,572,459 A호에는, 1-트랜지스터/1-커패시터-타입의 메모리 셀을 포함하는 강유전성 메모리(FRAM 또는 FeRAM)가 공지되어 있다. 메모리 커패시터는 강유전성 유전체를 포함하고, 그의 분극은 상이한 로직 상태를 저장하기 위해 상이한 값으로 세팅된다. 상기 유전체의 분극의 세팅에 의해, 메모리 커패시터의 용량이 영향을 받는다. 상기 메모리 셀은 판독 액세스시 제한된 용량에 의해, 상기 메모리 셀과 접속된 비트라인에서 전위 변동이 적게 일어날 수 있기 때문에, 상기 메모리는 예컨대 DRAMs(Dynamic Random Access Memories)에서도 사용되는 차동 판독 증폭기를 포함한다. 각 판독 증폭기는 한 쌍의 비트라인과 접속된다. 하나의 메모리 셀에 대한 판독 액세스시, 상기 메모리 셀은 제 1 비트라인을 통해 관련 판독 증폭기와 도전 접속되는 반면, 상기 판독 증폭기와 접속된 비트라인 쌍의 제 2 비트라인은 기준 셀을 판독 증폭기의 제 2 입력부와 도전 접속시킨다.

상기 기준 셀은 실제로 FRAM의 표준 메모리 셀과 같이 구성되고, 상응하는 제 2 비트라인에서 기준 전위 발생을 위해 사용된다. 상기 판독 증폭기는 양 비트라인 사이의 세팅된 전위 차를 증폭시킨다. 제 2 비트라인 상에 원하는 기준 전위를 발생시키기 위해, 기준 셀 내에 우선 상응하는 기준 정보가 저장되는 것이 필요하다. 이를 위해 US 5,572,459 A 호와 US 5,844,832 A 호에서 기준 셀 추가 트랜지스터를 통해, 소정의 기준 정보를 제공하는 데 사용되는 전위 라인과 접속됨으로써, 보통 메모리 셀에 비해 변형된다. 상기 추가 트랜지스터는 메모리 셀 내부에 있으며, 각 선택 트랜지스터와 기준 셀의 메모리 커패시터 사이에 배치된 스위칭 노드와 접속된다.

상기 추가 트랜지스터에 의해 변형된 메모리 셀은, 기존의 추가 트랜지스터 때문에 보통 메모리 셀과 완전히 동일하게 구성되지 않는 단점을 가진다. 이로 인해 기준 셀이 보통 메모리 셀과 동일한 그리드에서 제조될 수 없게 된다. 그 결과 메모리의 복잡한 제조 과정이 발생된다.

본 발명은 메모리 셀 및 기준 셀을 포함한 집적 메모리 및 상기 메모리용 작동 방법에 관한 것이다.

도 1 집적 메모리의 제 1 실시예,

도 2 도 1의 집적 메모리의 변형예,

도 3 집적 메모리의 추가 실시예,

도 4 도 3의 실시예의 변형예, 및

도 5 상이한 실시예의 메모리 셀 및 기준 셀의 구조.

본 발명의 목적은 그 메모리 셀 및 기준 셀이 규칙적인 그리드 내에 배치될 수 있는 상기 방식의 집적 메모리를 제공하는 데 있다. 또한 상기 메모리용 작동 방법이 제공되어야 한다.

상기 목적은 청구항 제 1항에 따른 집적 메모리 및 청구항 제 9항에 따른 작동 방법에 의해 달성된다. 본 발명의 바람직한 실시예 및 개선예는 종속항의 대상이다.

집적 회로는 동일하게 구성된 메모리 셀 및 기준 셀을 포함한다. 제 2 스위칭 소자는 기준 정보를 기준 셀 내에 제공하는 데 사용된다. 상기 제 2 스위칭 소자가 기준 셀 내에 있는 스위칭 노드와 접속되지 않고, 관련 비트라인 상의 스위칭 노드와 접속되기 때문에, 기준 셀은 메모리 셀에 비해 변형될 필요가 없다. 이것은 한편으로는 메모리 셀 및 기준 셀을 포함하는 메모리 셀 필드가 규칙적인 그리드에서 제조되는 것을 가능하게 하고, 상기 그리드의 연장부는 메모리 셀의 최소 크기에 의해 미리 설정된다. 다른 한편으로는, 기준 정보가 기준 셀 내로 입력 및 판독되는 것이 데이터가 메모리 셀 내로 입력 또는 판독되는 것과 동일한 방식으로 이루어지도록 한다는 장점을 발생시킨다. 메모리 셀의 일정한 특성은 액세스시 제조 과정의 변동에 의해서도 좌우되기 때문에, 메모리 셀과 동일하게 구성된 기준 셀의 액세스 특징은 상기 방식의 영향에 의해 상기 메모리 셀의 액세스 특징과 동일한 방식으로 영향을 받게된다. 따라서, 기준 셀에 의해 사용된 기준 정보는 메모리의 상이한 제조 조건에 있어서도 보통 메모리 셀의 변경된 액세스 특성에 매칭된다는 것이 보장된다.

본 발명의 개선예에 따라, 기준 셀 및 제 1 스위칭 소자는 판독 증폭기에 마주 놓인 각 비트라인의 하나의 단부에 배치된다. 이로 인해 제 1 스위칭 소자를 트리거링하기 위해 상대적으로 작은 제어 신호를 필요로 하는, 회로 기술적으로 바람직한 장치가 형성된다. 셀 필드의 그리드를 유지하기 위해, 제 1 스위칭 소자는 경우에 따라 상기 그리드 내에 배치될 수 있다.

본 발명의 다른 개선예에 따라, 제 1 스위칭 소자는 판독 증폭기로 향한 각 비트라인의 단부에 배치된다. 이것은, 매우 작은 메모리 셀에 의해 메모리 셀 필드의 그리드가 매우 작아짐에도 불구하고, 판독 증폭시는 충분한 공간이 이용되므로, 스위칭 소자가 문제없이 배치될 수 있다는 장점을 가진다.

본 발명은 하기에서 실시예가 도시된 도면을 참조로 하여 더 자세히 설명된다.

하기에서 본 발명이 FRAM 타입의 강유전성 메모리에 관련된 실시예를 참조로 하여 설명되긴 하겠지만, 본 발명이 상기 메모리에 국한되지는 않는다. 본 발명은 차동 증폭기 및 그와 접속되면서 보통 메모리 셀과 함께 기준 셀이 접속된 비트라인 쌍을 포함하는 모든 집적 메모리에서 적용되는 데 적합하다. 본 발명은 예컨대 DRAM 에서 적용되는 데도 적합하다.

도 1은 FRAM 타입의 집적 메모리의 메모리 셀 필드의 단면을 도시한다. 각각 하나의 차동 판독 증폭기(SAi)와 접속된 2 개의 비트라인 쌍(BLi, bBli)이 도시된다. 판독 증폭기(SAi)는 각 비트라인 쌍에 대한 판독 액세스시, 기존의 전압을 증폭시켜서 이를 데이터 라인 쌍(LDQi, bLDQi)에 전송한다. 상기 판독 증폭기는 기록 액세스시 전압을 데이터 라인 쌍으로부터 각 비트라인 쌍으로 전송한다. 도 1에서는 단 2 개의 비트라인 쌍(BLi, bBLi)만 도시됨에도 불구하고, 메모리는 상응하는 판독 증폭기(SAi)를 가진 다수의 비트라인 쌍을 포함한다. 여기서 설명된 실시예에서는 각 비트라인 쌍의 양 비트라인이 서로 평행하게 진행하는 "폴디드(Folded) 비트라인 컨셉"이 도시됨에도 불구하고, 본 발명은 하나의 비트라인 쌍의 양 비트라인이 관련 판독 증폭기의 상이한 측면에 배치된 "오픈(Open) 비트라인 컨셉"에 따라 구성된 메모리에서와 동일하게 적용될 수 있다.

비트라인과 워드라인(WLi)의 교차 지점에 보통 메모리 셀(MC)이 배치된다. 또한 트랜지스터의 게이트와 접속된 예비 충전 라인(PRE)이 존재하고, 상기 예비 충전 라인을 통해 각 비트라인(BLi, bBli)이 예비 충전 전위와 접속된다. 또한 상기 메모리는 비트라인(BLi, bBLi)과 기준 워드라인(REFWL, bREFWL)의 교차 지점에 배치된 기준 셀(RC)을 포함한다. 상기 기준 셀(RC)은 스위칭 노드(A) 내의 비트라인과 접속된다.

메모리 셀(MC) 및 기준 셀(RC)은 동일하게 구성된다. 도 5는 그의 구조를 도시한다. 상기 메모리 셀은 각각 하나의 선택 트랜지스터(T)와 강유전성 유전체를 가진 하나의 메모리 커패시터(C)를 포함한다. 메모리 커패시터(C)의 제 1 전극은 플레이트 전위(PL)와 접속되고, 제 2 전극은 선택 트랜지스터(T)를 통해 상응하는 비트라인(BLi)과 접속된다. 선택 트랜지스터(T)의 게이트는 하나의워드라인(WLi) 또는 하나의 기준 워드라인(REFWL)과 접속된다. 도 5에서는 기준 셀(RC)용으로 스위칭 노드(A)가 도시되고, 상기 스위칭 노드에서 기준 셀은 관련 비트라인(BLi)과 접속된다.

도 1에서는, 상기 실시예의 비트라인(BLi, bBLi)이 2 개의 영역, 즉 상기 비트라인이 메모리 셀(MC)과 접속된 제 1 영역과 상기 비트라인이 기준 셀(RC)과 접속된 제 2 영역으로 분할되는 것이 도시될 수 있다. 상기 비트라인의 2 개의 영역은 제 1 스위칭 소자(S1)를 통해 서로 접속된다. 또한 제 1 전위 라인(P1)은 제 2 스위칭 소자(S2)를 통해 비트라인(BLi, bBLi)의 단부와 접속된다. 본 실시예에서 제 1(S1) 및 제 2 (S2) 스위칭 소자는 n-채널-트랜지스터이다. 4 개의 제 1 스위칭 소자(S1)의 게이트는 기준 판독 라인(REFRD)과 접속되고, 제 2 스위칭 소자(S2)의 게이트는 기준 라인(REFWB)과 접속된다.

하기에서는 도 1에 도시된 메모리에 대한 판독 액세스가 기술된다. 우선 예비 충전 라인을 통해, 모든 비트라인(BLi, bBLi)이 예비 충전 전위로 예비 충전된다. 이어서 예비 충전 전위와 접속된 트랜지스터가 다시 차단된다. 따라서 하나의 워드라인(WLi)이 높은 전위에 제공되는 반면, 나머지 워드라인은 낮은 전위에 머무른다. 이로 인해, 메모리 셀의 메모리 커패시터(C)가 그의 선택 트랜지스터(T)를 통해 관련 비트라인과 도전 접속됨으로써, 활성화된 워드라인(WLi)과 접속된 양 메모리 셀(MC)이 선택된다. 동시에 하나의 워드라인(WLi)을 활성화시키기 위해, 즉시 판독될 메모리 셀(MC)과 같이 동일한 비트라인과 접속되지 않는 기준 셀(RC)에 할당된 기준 워드라인(REFWL, bREFWL)이 높은 레벨에 제공된다. 예컨대 워드라인(WL0) 및 기준 워드라인(bREFWL)은 동시에 활성화된다. 또한 상기 시점에서 기준 판독 라인(REFRD)은 높은 레벨에 제공되고, 기준 기록 라인(REFWB)은 낮은 레벨에 제공된다. 따라서, 각각 판독될 메모리 셀(MC)은 관련 판독 증폭기(SAi)의 제 1 입력부와 접속되고, 상응하는 기준 셀(RC)은 상기 판독 증폭기의 제 2 입력부와 접속된다. 메모리 셀(MC) 내에 저장된 데이터 또는 기준 셀 내에 저장된 기준 정보에 따라, 상기 셀들과 접속된 비트라인(BLi 또는 bBLi)의 전위가 상이하게 영향을 받는다. 이어서 판독 증폭기(SAi)는 그에 따라 세팅되는 전위 차를 그의 입력부에서 증폭시킨다.

기록된 메모리 셀(MC) 및 기준 셀(RC)에 있어서, 그의 메모리 내용은 판독 액세스시 파괴되기 때문에, 판독 액세스의 종결시 미리 판독된 정보가 다시 셀로 재기록되는 것이 필요하다. 한편으로는 기준 셀(RC) 내로 항상 동일한 기준 정보가 기록되고, 다른 한편으로는(저장될 데이터에 따라) 메모리 셀(MC) 내로 한번은 로직 "1"이 한번은 로직 "0"이 입력되어야 하는 것이 요구되기 때문에, 상기 실시예에서 재기록을 위해 기준 판독 라인(REFRD)이 낮은 전위에 제공됨으로써, 제 1 스위칭 소자(S1)가 다시 차단된다. 따라서 기준 셀(RC)은 판독 증폭기(SAi)로부터 분리된다. 그러나 판독 증폭기(SAi)에 의해 증폭된 정보가 메모리 셀(MC) 내에 간단하게 저장됨으로써, 메모리 셀(MC)로부터 판독된 데이터의 재기록은 -FRAM 또는 DRAM 에서와 같이 통상적으로- 판독 증폭기(SAi)에 의해 이루어진다. 이와는 달리, 기준 셀(RC) 내로의 기준 정보의 재기록은 기준 기록 라인(REFWB) 상에 있는 제 2 스위칭 소자(S2)의 도전 스위칭에 의해 이루어진다. 제 1 전위 라인(P1) 상에 상응하는 기준 전위(VRef)가 인가되고, 상기 기준 전위는 각각 제 2 스위칭 소자(S2)를 통해, 항상 기준 워드라인(bREFWL) 상에 있는 선택된 기준 셀(RC) 내로 기록된다. 이제 판독 액세스가 종료된다.

상응하는 메모리 셀(MC)이 그의 워드라인(WLi)을 통해 선택되고, 소정의 데이터가 데이터 라인 쌍(LDQi, bLDQi)으로부터 판독 증폭기(SAi)를 통해 비트라인 쌍(BLi, bBLi)으로 전송됨으로써, 기록 액세스는 공지된 방법으로 이루어진다. 이 경우 제 1 스위칭 소자(S1)가 차단된 채로 유지될 수 있고, 하나의 기준 워드라인(REFWL, bREFWL)의 선택은 이루어지지 않는다.

상기 실시예에서, 제 1(S1) 및 제 2(S2) 스위칭 소자 및 기준 셀(RC)은 메모리 셀(MC)과 동일한 그리드 내에 배치된다. 이로 인해 간단하게 제조되는 콤팩트한 메모리 아키텍쳐가 형성된다.

도 2는 도 1에 도시된 실시예의 변형예를 도시한다, 하기에서 도 2 내지 4를 참조로 하여 설명될 실시예에서, 이미 도 1에서 설명된 소자 및 그의 기능은 상이한 경우에만 설명하겠다. 도 2에 도시된 메모리는 추가로 n-채널-트랜지스터형태의 제 3 스위칭 소자를 포함한다. 첫번 째 제 3 스위칭 소자(S3)는 비트라인(BL0 및 BL1)을 서로 접속시키고, 두번 째 제 3 스위칭 소자(S3)는 비트라인(bBL0 및 bBL1)을 접속시킨다. 제 3 스위칭 소자(S3)의 게이트는 각각 하나의 제어 라인(SHT,bSHT)과 접속된다. 제 3 스위칭 소자(S3)는 제 1 스위칭 소자(S1)와 제 2 스위칭 소자(S2) 사이에 위치한 비트라인(BLi, bBLi)의 제 2 영역에 배치된다. 도 1의 실시예에 비해 추가로 다른 점은, 제 2 스위칭 소자(S2)를 통해 제1 비트라인 쌍(BL0 및 bBL0)만 제 1 전위(P1)와 접속되는 반면, 제 2 비트라인 쌍(BL1 및 bBL1)은 제 2 스위칭 소자(S2)를 통해 제 2 전위(P2)와 접속된다는 것이다.

2 개의 전위 라인(P1,P2)이 각각 교체-플립-플롭(FF)의 하나의 출력부와 접속됨으로써, 상기 전위 라인은 반대 전위를 가진다. 제 3 스위칭 소자(S3) 및 2 개의 전위 라인(P1,P2)은 메모리 셀(MC)에 대한 판독 액세스시 필요한 기준 전위를 발생시키는 데 사용된다. 제 2 스위칭 소자(S2)를 통해 기준 정보를 기준 셀(RC)내로 기록할 경우, 제 1 비트라인 쌍(BL0 및 bBL0)의 기준 셀(RC)로 기준 정보가 기록되고, 상기 기준 정보는 제 2 비트라인 쌍(BL1 및 bBL1)의 기준 셀 내로 기록되는 기준 정보에 대해 반전된다. 플립-플롭(FF)은 전위 라인(P1,P2) 상의 2 개의 역 기준 정보를 발생시키는 데 사용된다. 플립-플롭(FF)의 클록 입력부(C)를 통해, 규칙적인 시간 간격으로 출력 신호의 극성의 교환이 야기된다. 이로 인해 기준 셀(RC)내로 항상 동일한 로직 상태가 기록되는 것이 방지되며, 이것은 상응하는 기준 셀(RC) 또는 메모리 커패시터(C)의 강유전성 유전체의 피로를 야기할 것이다. 플립-플롭(FF)에 의해 각각 상이한 로직 상태가 양 비트라인 쌍의 기준 셀(RC)내로 기록되는 것이 가능하고, 상기 로직 상태는 플립-플롭(FF)의 큰 시간 간격을 둔 클록킹에 의해 교체된다. 다른 실시예에서, 역 기준 정보는 상기 플립 플롭 대신 다른 방법으로도 제공될 수 있다. 특히 역 기준 정보는 극성을 변경하지 않고 정적으로 제공될 수 있다.

도 2에 따른 메모리에서 판독 액세스시 예컨대 워드라인(WL0) 및 기준 워드라인(bREFWL)이 다시 활성화되면, 활성화된 2 개의 기준 셀(RC)은 그의 반대되는 로직 레벨에 의해 상응하는 비트라인(bBLi) 상에서 각각 상이한 전위를 형성하고, 상기 기준 셀은 제 1 스위칭 소자(S1)를 통해 상기 비트라인에 도전 접속된다. 이어서 상기 2 개의 비트라인에 할당된 제어 라인(bSHT)을 통해 상응하는 제 2 스위칭 소자(S3)의 도전 스위칭이 이루어진다. 이와는 달리 다른 2 개의 비트라인(BLi)에 할당된 제 3 스위칭 소자(S3)는 차단된 채로 유지된다. 제 3 도전 스위칭 소자(S3)는 이와 접속된 2 개의 비트라인(bBLi)을 단락시킨다. 그 결과로 상기 2 개의 비트라인 사이의 전위 균등이 이루어지고, 이로 인해 소정의 기준 전위가 발생된다. 이제 2 개의 판독 증폭기(SAi)가 활성화되고, 상기 판독 증폭기는 각각 기준 전위와 활성화된 메모리 셀(MC)과 도전 접속된 비트라인(BLi) 상에서 세팅된 전위 사이의 전위 차를 증폭시킨다.

판독 액세스의 종결시 일어나는 재기록은 도 1의 메모리에서와 유사하게 도 2에 따른 메모리에서 이루어진다. 그러나 우선 제 3 스위칭 소자(S3)가 제어 라인(bSHT)을 통해 다시 차단된다. 기준 정보가 기준 셀(RC)내로 재기록되는 동안, 제 1 스위칭 소자(S1)가 다시 차단되고, 제 2 스위칭 소자(S2)는 도전된다.

도 3 및 4는 제 1 스위칭 소자(S1), 제 2 스위칭 소자(S2) 및 전위 라인(P1,P2)이 판독 증폭기(SAi)로 향한 비트라인(BLi,bBLi)의 단부에 배치되는 집적 메모리의 실시예를 도시한다. 도 3과 도 4에서도 마찬가지로 비트라인(BLi,bBLi)이 제 1 스위칭 소자(S1)를 통해 판독 증폭기(SAi)와 접속된다. 이러한 방식으로 메모리 셀(MC)의 메모리 셀 필드와 기준 셀(RC)과의 결합이 가능한데, 그 이유는 제 1 스위칭 소자(S1)가 더 이상 비트라인을 메모리 셀과 접속된 영역 또는 기준 셀과 접속된 영역으로 분할시키기 않기 때문이다. 매우 작은 구조물 크기를 가진 메모리가 형성되는 데도 불구하고, 일반적으로 판독 증폭기(SAi) 근처에 충분한 공간이 사용되기 때문에, 도 3 및 4에 따른 구현은 경우에 따라서는 도 1 및 2에 따른 구현보다 더 문제없이 이루어질 수 있다. 판독 증폭기(SAi) 근처에 있는 충분한 공간은 특히 상기 판독 증폭기가 상응하는 멀티플렉서(도시되지 않음)를 통해 각각 다수의 비트라인 쌍과 접속되는 경우에 사용된다.

비트라인(BL0 및 BL1)과 접속된 제 1 스위칭 소자(S1)는 제 1 선택 라인(MUX)과 접속되고, 2 개의 다른 제 1 스위칭 소자(S1)는 제 2 선택 라인(bMUX)과 접속됨으로써, 도 3에 따른 메모리는 도 1에 따른 메모리와 구분되고, 도 4의 메모리는 도 2의 메모리와 구분된다. 추가로 다른 점은, 비트라인(BL0 및 BL1)과 접속된 제 2 스위칭 소자(S2)의 게이트가 제 1 기준 기록 라인(REFWB)과 접속되고, 비트라인(bBL0 및 bBL1)과 접속된 제 2 스위칭 소자(S2)의 게이트는 제 2 기준 기록 라인(bREFWB)과 접속되는 것이다.

도 3에서 메모리에 대한 판독 액세스는 예컨대 다시 워드라인(WL0) 및 기준 워드라인(bREFWL)의 활성화에 의해 이루어진다. 또한 제 1 선택 라인(MUX) 및 제 2 선택 라인(bMUX)은 높은 레벨에 제공되는 반면, 2 개의 기준 기록 라인(REFWB, bREFWB)은 낮은 전위를 가진다. 그리고 나서 모든 제 1 스위칭 소자(S1)는 도전되고, 모든 제 2 스위칭 소자(S2)는 차단된다. 상응하는 제 1 스위칭 소자(S1)가 차단되어, 기준 셀(RC)이 상기 판독 증폭기로부터 분리됨으로써, 판독 증폭기(SAi)에 의해 세팅된 차동 신호가 증폭된 이후에, 메모리 셀(MC) 및 기준 셀(RC)로의 재기록이 이루어진다. 이것은 제 2 선택 라인(bMUX)이 낮은 레벨을 가지는 반면, 제 1 선택 라인(MUX)은 높은 레벨을 가짐으로써 이루어진다. 이어서 제 2 기준 기록 라인(bREFWB)이 높은 레벨을 가짐으로써, 이와 접속된 제 2 스위칭 소자(S2)가 도전된다. 이 경우 제 2 기준 기록 라인(REFWB)은 낮은 레벨에 머무른다. 워드라인(WL0) 및 기준 워드라인(bREFWL)이 계속 활성화될 경우, 비트라인(BLi)과 접속된 제 1 스위칭 소자(S1)를 통해 판독 증폭기(SAi)에 의해 증폭된 정보가 메모리 셀(MC)에 재기록되고, 동시에 소정의 기준 정보가 제 1 전위 라인(P1)으로부터 비트라인(bBLi)과 접속된 제 2 스위칭 소자(S2)를 통해 2 개의 선택된 기준 셀(RC)로 전송된다.

도 4에 도시된 메모리는 도 2와 관련하여 이미 기술된 방식으로 서로 반전되는 정보가 저장된 2 개의 기준 셀(RC)의 판독에 의해 판독 증폭기(SAi)에 필요한 기준 전위를 다시 발생시키고, 이어서 상응하는 제 3 스위칭 소자(S3)에서의 단락을 발생시킨다. 도 4의 제 3 스위칭 소자(S3)는 판독 증폭기(SAi)에 직접 배치되기 때문에, 기준 셀(RC)로부터 판독된 기준 정보의 단락을 위해, 우선 제 1 스위칭 소자(S1)가 도전 스위칭되는 것이 필요하다. 그러나 제 3 스위칭 소자(S3)는 판독 증폭기(SAi)로부터 반대쪽을 향한 제 1 스위칭 소자(S1)의 측면에 배치될 수 있음으로써, 상응하는 제 3 스위칭 소자(S3)에서의 단락이 이미 이루어진 경우, 우선 제 1 스위칭 소자(S1)가 도전 스위칭 되어야 한다. 도 4의 제 1 및 제 2 스위칭 소자(S1,S2)의 트리거링은 도 3에서와 대등하게 이루어진다.

도 2 및 4에 따른 실시예에서, 판독 증폭기(SAi)가 활성화되고, 고정된 전위 차가 증폭되기 이전에, 상응하는 제 3 스위칭 소자(S3)에 의해 2 개의 기준 정보를 가이드하는 비트라인이 단락된 이후에 상기 제 3 스위칭 소자가 다시 차단되는 것이 중요하다. 다른 경우에는, 동시에 판독될 2 개의 메모리 셀(MC)로부터 서로 반전된 정보를 판독할 경우, 역 레벨을 드라이브하는 2 개의 판독 증폭기(SAi) 사이의 단락이 이루어진다.

상기 실시예에서, 각각 메모리 셀(MC)로부터 판독된 데이터의 재기록은 판독 증폭기(SAi)를 통해 이루어지고, 기준 셀(RC)로부터 판독된 기준 정보의 재기록은 상응하는 전위 라인(P1,P2)을 통해 각각 동시에 이루어진다. 또한 모든 실시예에서 메모리 셀(MC)로부터 데이터의 판독 및 기준 셀(RC)로부터 기준 정보의 판독 및 제 3 스위칭 소자(S3) 에서의 기준 셀(RC)과 접속된 비트라인의 단락이 각각 동시에 이루어진다.

도 1 및 2에 따른 실시예에서의 장점은, 기준 정보가 기준 셀(RC)내로 재기록될 경우, 비트라인(BLi, bBLi)의 전체 커패시터가 각 전위 라인(P1,P2)과 접속되는 것이 아니라, 기준 셀(RC)과 접속된 매우 짧은 영역만 접속된다는 것이다. 이로 인해 기준 정보의 재기록이 제 2 스위칭 소자(S2)를 통해 손실이 적게 그리고 매우 짧은 시간 내에 이루어질 수 있다.

Claims (10)

1. 집적 메모리로서

   - 메모리 셀(MC)을 포함하고,

   -- 상기 메모리 셀은 각각 워드라인(WLi)과 제 1 비트라인 쌍의 각 하 나의 비트라인(BL0,BL1)의 교차 지점에 배치되고,

   -- 상기 메모리 셀은 각각 하나의 선택 스위칭 소자(T)를 포함하고, 상기 선택 스위칭 소자를 통해 상기 메모리 셀은 각각 비트라인과 접속되고, 상기 선택 스위칭 소자의 제어 단자는 각각 워드라인과 접속되고,

   - 제 1 비트라인 쌍과 접속된 차동 판독 증폭기(SA0)를 포함하고,

   - 2 개의 기준 셀(RC)을 포함하고,

   -- 상기 기준 셀은 하나의 비트라인(BL0, bBL0)과 각각 하나의 기준 워드라인(REFWL, bREFWL)의 교차 지점에 배치되고,

   -- 상기 기준 셀은 상기 메모리 셀(MC)과 동일한 구조를 가지고,

   -- 상기 기준 셀은 하나의 선택 스위칭 소자(T)를 포함하고, 상기 선 택 스위칭 소자를 통해 상기 기준 셀은 스위칭 노드(A)에서 각각 비트라인과 접속되고, 상기 선택 스위칭 소자의 제어 단자는 각각 기준 워드라인(REFWL, bREFWL)과 접속되고,

   - 제 1 스위칭 소자(S1)를 포함하고, 상기 제 1 스위칭 소자를 통해 상기 스위칭 노드(A)가 상기 판독 증폭기(SA0)와 접속되고,

   - 제 2 스위칭 소자(S2)를 포함하고, 상기 제 2 스위칭 소자를 통해 상기 스위칭 노드(A)는 기준 셀(RC)내에 저장될 제 1 전위를 공급하기 위해 사용되는 제 1 전위 라인(P1)과 접속되고,

   - 제 2 비트라인 쌍(BL1,bBL1)을 포함하고, 상기 제 2 비트라인 쌍은 추가 차동 판독 증폭기(SA1)와 접속되고, 제 1 비트라인 쌍(BL0, bBLO)과 같이 상응하는 메모리 셀(MC) 및 기준 셀(RL) 및 제 1(S1) 및 제 2(S2) 스위칭 소자를 포함하고,

   - 2 개의 제 3 스위칭 소자(S3)를 포함하고, 상기 제 3 스위칭 소자는 각각 제 1 쌍의 하나의 비트라인(BL0, bBLO)을 제 2 쌍의 하나의 비트라인(BL1,bBL1)과 접속시키고,

   - 제 2 전위 라인(P2)을 포함하고, 제 2 쌍의 비트라인(BL1,bBL1)의 스위칭 노드(A)가 상응하는 제 2 스위칭 소자(S2)를 통해 상기 제 2 전위 라인과 접속되고, 상기 제 2 전위 라인은 제 2 비트라인 쌍의 기준 셀(RC)에 저장될 제 2 전위를 공급하는 데 사용되는 집적 메모리.
2. 제 1항에 있어서,

   - 상기 집적 메모리의 기준 셀(RC)이 상기 판독 증폭기(SA0)에 대해 마주 놓인 각 비트라인(BL0,bBL0)의 단부에 배치되고,

   - 상기 집적 메모리의 제 1 스위칭 소자(S1)가 관련 메모리 셀(MC)의 선택 스위칭 소자(T)와 접속된 각 비트라인의 영역과 상기 스위칭 노드(A) 사이에 배치되는 집적 메모리.
3. 제 2항에 있어서,

   상기 집적 메모리의 제 2 스위칭 소자(S2) 및 상기 집적 메모리의 제 1 전위 라인(P1)이 마찬가지로 상기 판독 증폭기(SA0)로부터 반대편을 향한 각 비트라인(BL0,bBL0)의 단부에 배치되는 집적 메모리.
4. 제 1항에 있어서,

   상기 집적 메모리의 제 1 스위칭 소자(S1)가 상기 판독 증폭기(SA0)로 향한 각 비트라인(BL0,bBL0)의 단부를 상기 판독 증폭기와 접속시키는 집적 메모리.
5. 제 4항에 있어서,

   상기 집적 메모리의 제 2 스위칭 소자(S2) 및 상기 집적 메모리의 제 1 전위 라인(P1)이 상기 판독 증폭기(SA0)로 향한 각 비트라인(BL0,bBL0)의 단부에 배치되는 집적 메모리.
6. 제 4항에 있어서,

   - 제 1 비트라인(BL0)의 하나의 메모리 셀(MC)에 대한 판독 액세스시,

   -- 상기 메모리 셀(MC)의 선택 스위칭 소자(T) 및 제 2 비트라인(bBL0)의 기준 셀(RC)의 선택 스위칭 소자가 도전되고,

   -- 2 개의 제 1 스위칭 소자(S1)가 도전되고, 2 개의 제 2 스위칭 소자(S2)가 도전되지 않고,

   - 판독 액세스시 이루어지며, 우선 상응하는 메모리 셀(MC)로부터 판독된 정보의 상기 판독 증폭기(SA0)에 의한 재기록시,

   -- 상기 관련 메모리 셀(MC) 및 기준 셀(RC)의 선택 스위칭 소자(T)가 도전되고,

   -- 제 1 비트라인(BL0)과 접속된 제 1 스위칭 소자(S1) 및 제 2 비트라인(bBL0)과 접속된 제 2 스위칭 소자(S2)가 도전되는 집적 메모리.
7. 제 1항에 있어서,

   각각 교체되는 레벨을 가진 2 개의 전위를 발생시키기 위한, 상기 2 개의 전위 라인(P1,P2)과 접속된 제어 유닛(FF)을 포함하는 집적 메모리.
8. 집적 메모리용 작동 방법으로서,

   - 메모리 셀(MC)로부터 정보를 판독하여, 상기 정보를 제 1 비트라인(BL0, BL1)을 통해 차동 판독 증폭기(SA0, SA1)의 제 1 입력부로 전송하는 단계,

   - 기준 셀(RC)로부터 기준 정보를 판독하여, 상기 기준 정보를 제 2 비트라인(bBL0,bBL1)을 통해 상기 판독 증폭기(SA0, SA1)의 제 2 입력부로 전송하는 단계,

   - 상기 판독 증폭기(SA0, SA1)의 입력부에 인가된 전압이 상기 판독 증폭기에 의해 증폭되는 단계,

   - 상기 기준 셀(RC)이 상기 판독 증폭기로부터 분리되는 단계,

   - 상기 기준 셀(RC)이 전위 라인(P1, P2)과 접속되는 단계, 및

   - 전위가 상기 전위 라인(P1, P2)으로부터 상기 제 2 비트라인(bBL0, bBL1)을 통해 상기 기준 셀(RC)로 전송되는 단계를 포함하는 집적 메모리용 작동 방법.
9. 제 8항에 있어서,

   상기 전위 라인(P1,P2)의 전위가 상이하고,

   상기 제 2 비트라인(bBL0, bBL1)이 기준 전위를 세팅하기 위해 서로 접속되는 것을 특징으로 하는 작동 방법.
10. 제 8항 또는 제 9항에 있어서,

    전위가 제 2 비트라인(bBL0, bBL1)을 통해 상기 기준 셀(RC)로 전송됨과 동시에 상기 판독 증폭기(SA0, SA1)에 의해 증폭된 신호가 제 1 비트라인(BL0, BL1)을 통해 메모리 셀(MC)로 재기록되는 단계를 포함하는 작동 방법.