JP2002540543A - メモリセルと参照セルを備えた集積メモリならびに該集積メモリの作動方法 - Google Patents

Abstract

(57)【要約】 同じ構造をもつメモリセル（ＭＣ）と参照セル（ＲＣ）がメモリに設けられている。この場合、参照セル（ＲＣ）への参照情報の書き込みが次のようにして行われる。すなわち、参照セル（ＲＣ）が第１のスイッチ素子（Ｓ１）を介してセンスアンプ（ＳＡｉ）から切り離され、その参照セル（ＲＣ）と接続されたビット線（Ｂｌｉ，ｂＢＬｉ）の一部分が第２のスイッチ素子（Ｓ２）を介して、参照情報を導く電位線（Ｐ１）と電気的に接続される。

Description

【発明の詳細な説明】

【０００１】 本発明は、メモリセルと参照セルを備えた集積メモリならびに該メモリの作動
方法に関する。

【０００２】 US 5, 844, 832 A および US 5, 572, 459 A には、１トランジスタ１キャパ
シタ型のメモリセルをもつ強誘電体メモリ（ＦＲＡＭもしくはＦｅＲＡＭ）につ
いて記載されている。この場合、メモリキャパシタは強誘電体を有しており、そ
の分極状態がそれぞれ異なる論理状態の記憶のためそれぞれ異なる値に設定され
る。誘電体の分極状態の設定により、メモリキャパシタの容量が影響を受ける。
上述のメモリセルは容量が制約されているため読み出しアクセスにあたり、それ
らに接続されているビットラインに対しごく僅かな電位の変化しか引き起こすこ
とができないので、それらのメモリはたとえばＤＲＡＭ（Dynamic Random Acces
s Memories）などにおいて使われているように差動型センスアンプを有している
。各センスアンプは一対のビット線と接続されている。メモリセルの１つへの読
み出しアクセスにあたり、そのメモリセルはビット線の一方を介して割り当てら
れたセンスアンプと電気的に接続されるのに対し、そのセンスアンプと接続され
ているビット線ペアの他方のビット線により参照セルがセンスアンプの第２の入
力側と電気的に接続される。

【０００３】 参照セルは基本的にＦＲＡＭの通常のメモリセルのように構成されていて、対
応する第２のビット線に参照電位を発生させるために用いられる。この場合、セ
ンスアンプは、両方のビット線の間に生じる電位差を増幅する。第２のビット線
に所望の参照電位を発生させるために必要とされるのは、事前に参照セルに相応
の参照情報を格納しておくことである。この目的でUS 5, 572, 459 A において
も US 5, 844, 832 A においても参照セルが通常のメモリセルとは異なり変形さ
れていて、それによれば参照セルが付加的なトランジスタを介して望ましい参照
情報の供給に用いられる電位線と接続されている。この付加的なトランジスタは
、個々の選択トランジスタと参照セルのメモリキャパシタとの間に存在するメモ
リセル内の回路点と接続されている。

【０００４】 付加的なトランジスタにより変形された上述のメモリセルのもつ欠点は、その
ような付加的なトランジスタが設けられていることから通常のメモリセルとは完
全に同一には構成されていないことである。その結果として、参照セルを通常の
メモリセルと同じパターンでは製造できない。これによってメモリセルの製造プ
ロセスが煩雑になってしまう。

【０００５】 したがって本発明の課題は、既述の形式の集積メモリにおいて、そのメモリセ
ルと参照セルを規則的なパターンで配置できるようにすることにある。さらにそ
のようなメモリのための作動方法も提供するようにしたい。

【０００６】 この課題は、請求項１記載の集積メモリならびに請求項９記載の作動方法によ
り解決される。従属請求項には本発明の有利な実施形態が示されている。

【０００７】 同一の構造をもつメモリセルと参照セルが集積メモリに設けられている。この
場合、参照情報を参照セルへ導くために第２のスイッチ素子が用いられる。第２
のスイッチ素子は参照セル内の回路点と接続されているのではなく、所属のビッ
ト線上の回路点と接続されているので、メモリセルに対し参照セルを変形する必
要がない。これによって一方では、メモリセルと参照セルを有するメモリセルフ
ィールドの製造を規則的なパターンで行うことができ、この場合、そのようなパ
ターンのサイズはメモリセルの最小寸法によってまえもって定められている。他
方、これにより得られる利点とは、参照セルへの参照情報の書き込みと読み出し
が、メモリセルへのデータの書き込みもしくは読み出しと同じようにして行われ
ることである。アクセス時のメモリセルの厳密な動作は製造プロセスの変動よっ
ても左右されるので、メモリセルと同一の構造をもつ参照セルのアクセス動作は
、そのような影響に起因してメモリセルと同じように作用を受ける。このことに
よって保証されるのは、この参照セルによって得られる参照情報はメモリの製造
条件が様々であっても通常のメモリセルのアクセス動作の変化に整合されること
である。

【０００８】 本発明の別の実施形態によれば参照セルと第１のスイッチ素子は、個々のビッ
ト線においてセンスアンプとは反対側の端部に配置されている。これにより回路
技術的に有利な配置が得られ、それによれば第１のスイッチ素子の制御のために
かなり僅かな制御信号だけしか必要とされなくなる。セルフィールドのパターン
を維持する目的で、第１のスイッチ素子もそのパターン内に配置することができ
る。

【０００９】 本発明の別の実施形態によれば第１のスイッチ素子は、個々のビット線におい
てセンスアンプの側の端部に配置されている。このことにより得られる利点とは
、センスアンプのところでは十分にスペースを利用できることが多く、したがっ
てメモリセルが非常に小さいことからメモリセルのパターンがきわめて小さくな
るときでも、のスイッチ素子を問題なく配置させることができることである。

【００１０】 次に、実施例を描いた図面を参照しながら本発明について詳しく説明する。

【００１１】 図１は集積メモリの第１の実施例を示す図である。

【００１２】 図２は図１の集積メモリの変形実施形態を示す図である。

【００１３】 図３は集積メモリの別の実施例を示す図である。

【００１４】 図４は図３の実施例の変形実施形態を示す図である。

【００１５】 図５は種々の実施例におけるメモリセルと参照セルの構造を示す図である。

【００１６】 以下では本発明をＦＲＡＭタイプの強誘電体メモリに係わる実施例に基づき説
明するが、本発明はこのようなメモリに限定されるものではない。本発明は、差
動型センスアンプおよびそれと接続されたビット線ペアをもち、それらに通常の
メモリセルのほか参照セルも接続されている形式のあらゆる集積メモリでの利用
に適している。さらに本発明はＤＲＡＭでの利用にも適している。

【００１７】 図１には、ＦＲＡＭタイプの集積メモリセルにおける１つのメモリフィールド
の一部分が描かれている。この図にはビット線ペアＢＬｉ，ｂＢＬｉが示されて
おり、これらはそれぞれ１つの差動型センスアンプＳＡｉと接続されている。セ
ンスアンプＳＡｉは読み出しアクセスにあたり個々のビット線ペアにおいて所定
の電圧を増幅し、増幅されたそれらの電圧をデータ線ペアＬＤＱｉ，ｂＬＤＱｉ
へ転送する。書き込みアクセスにあたり、センスアンプはデータ線ペアから個々
のビット線ペアへ電圧を伝送する。図１にはただ２つのビット線ペアＢＬｉ，ｂ
ＢＬｉだけしか描かれていないけれども、メモリは多数のビット線ペアを相応の
センスアンプＳＡｉとともに有している。また、ここで説明する実施例では、各
ビット線ペアの２つのビット線が互いに平行に延びている「折り返し形ビットラ
インコンセプト」が描かれているけれども、１つのビット線ペアにおける２つの
ビット線が対応するセンスアンプのそれぞれ異なる側に配置された「開放形ビッ
トラインコンセプト」に従い構成されたメモリにも、本発明を同じように良好に
適用可能である。

【００１８】 ビット線とワード線ＷＬｉとの交点には通常のメモリセルＭＣが配置されてい
る。さらにプリチャージ線ＰＲＥが設けられており、これはトランジスタのゲー
トと接続されていて、このプリチャージ線を介してビット線ＢＬｉ，ｂＢＬｉの
各々はプリチャージ電位におかれている。メモリはさらに参照セルＲＣを有して
おり、これらの参照セルはビット線ＢＬｉ，ｂＢＬｉと参照ワード線ＲＥＦＷＬ
，ｂＲＥＦＷＬとの交点に配置されている。参照セルＲＣは回路点Ａにおいてビ
ット線と接続されている。

【００１９】 メモリセルＭＣと参照セルＲＣは同一の構成である。図５にはその構造が描か
れている。これらはそれぞれ１つの選択トランジスタＴおよび強誘電体をもつ１
つのメモリキャパシタＣを有している。メモリキャパシタＣの一方の電極はプレ
ート電位ＰＬにおかれており、他方の電極は選択トランジスタＴを介して対応す
るビット線ＢＬｉと接続されている。選択トランジスタＴのゲートは、ワード線
ＷＬｉの１つもしくは参照ワード線ＲＥＦＷＬの１つと接続されている。参照セ
ルＲＣについて図５には回路点Ａも書き込まれており、このノードにおいて参照
セルがそれに属するビット線ＢＬｉと接続されている。

【００２０】 図１に示されているようにこの実施例におけるビット線ＢＬｉ，ｂＢＬｉは２
つの領域に分けられており、つまりそれらのビット線がメモリセルＭＣと接続さ
れている第１の領域と、それらのビット線が参照セルＲＣと接続されている第２
の領域とに分けられている。これら両方のビット領域は第１のスイッチ素子Ｓ１
を介して互いに接続されている。さらに第１の電位線Ｐ１がビット線ＢＬｉ，ｂ
ＢＬｉの端部と第２のスイッチ素子Ｓ２を介して接続されている。第１のスイッ
チ素子Ｓ１および第２のスイッチ素子Ｓ２は、ここで考察している実施例の場合
にはｎチャネルトランジスタである。４つの第１のスイッチ素子Ｓ１のゲートは
参照読み出し線ＲＥＦＲＤと接続されており、第２のスイッチ素子Ｓ２のゲート
は参照書き込み線ＲＥＦＷＢと接続されている。

【００２１】 次に、図１に描かれているメモリに対する読み出しアクセスについて説明する
。まずはじめにプリチャージ線によって、すべてのビット線ＢＬｉ，ｂＢＬｉが
プリチャージ電位になるようプリチャージされることになる。次に、プリチャー
ジ電位におかれているトランジスタが再び阻止される。その後、ワード線ＷＬｉ
の１つが高電位にされる一方、残りのワード線は低電位のままにされている。こ
れにより活性化されたワード線ＷＬｉと接続されている両方のメモリセルＭＣが
選択され、その際にそれらのメモリキャパシタＣがそれらの選択トランジスタＴ
を介してそれに属するビット線と導電接続される。ワード線ＷＬｉの１つの活性
化と同時に参照セルＲＥＦＷＬ，ｂＲＥＦＷＬのうち、その時点で読み出すべき
メモリセルＭＣと同じビット線とは接続されていない基準セルＲＣに割り当てら
れている参照セルが高レベルにされる。たとえばワード線ＷＬ０と参照ワード線
ｂＲＥＦＷＬが同時に活性化される。さらにこの時点で参照読み出し線ＲＥＦＲ
Ｄが高レベルにされ、かつ参照書き込み線ＲＥＦＷＢが低レベルにされる。この
ようにして、それぞれ読み出すべきメモリセルＭＣがそれに属するセンスアンプ
ＳＡｉの一方の入力側と接続され、相応の参照セルＲＣがそのセンスアンプの他
方の入力側と接続されることになる。メモリセルＭＣに蓄えられているデータも
しくは参照セルに蓄えられている参照情報に依存して、それと接続されているビ
ット線ＢＬｉもしくはｂＢＬｉの電位に対しそれぞれ異なる作用が及ぼされる。
ついでセンスアンプＳＡｉは、それに基づき各入力側に生じた電位差を増幅する
。

【００２２】 既述のメモリセルＭＣおよび参照セルＲＣは読み出しアクセスにあたりメモリ
内容が破壊されるものであるため、読み出しアクセスの終了にあたり情報をセル
に再び書き戻す必要がある。参照セルＲＣには常に同じ参照情報を書き込むこと
が望まれるが、メモリセルＭＣには（格納すべきデータに応じて）あるときは論
理値「１」を、あるときは論理値「０」を書き込む必要があるので、この実施例
では再書き込みにあたり参照読み出し線ＲＥＦＲＤが低電位にされ、その結果、
第１のスイッチ素子Ｓ１が再び阻止されることになる。したがって参照セルＲＣ
はセンスアンプＳＡｉから切り離される。しかしメモリセルＭＣから読み出され
たデータの再書き込みは、ＦＲＡＭにおいてあるいはＤＲＡＭでも一般的である
ようにセンスアンプＳＡｉにより行われ、これは増幅されたその情報が単にメモ
リセルＭＣに格納されるようにして行われる。これに対し参照セルＲＣへの参照
情報の再書き込みは、参照書き込み線ＲＥＦＷＢを介した第２のスイッチ素子Ｓ
２の導通接続により行われる。第１の電位線Ｐ１には相応の参照電位ＶＲｅｆが
加わり、これは個々の第２のスイッチ素子Ｓ２により、依然として参照ワード線
ｂＲＥＦＷＬを介して選択されている参照セルＲＣに書き込まれる。これで読み
出しアクセスが終了する。

【００２３】 書き込みアクセスはそれ自体公知のようにして行われ、それによれば対応する
メモリセルＭＣがそれらのワード線ＷＬｉを介して選択され、所望のデータがデ
ータ線ペアＬＤＱｉ，ｂＬＤＱｉからセンスアンプＳＡｉを介してビット線ペア
ＢＬｉ，ｂＢＬｉへ伝送される。この場合、第１のスイッチ素子Ｓ１を阻止した
ままにすることができ、参照ワード線ＲＥＦＷＬ，ｂＲＥＦＷＬの１つの選択は
行われない。

【００２４】 ここで説明している実施例の場合、第１のスイッチ素子Ｓ１および第２のスイ
ッチ素子Ｓ２ならびに参照セルＲＣはメモリセルＭＣと同じパターンで配置され
ている。これにより簡単に製造することのできるコンパクトなメモリアーキテク
チャが得られる。

【００２５】 図２には、図１で示した実施例の変形実施形態が描かれている。以下で図２か
ら図４に基づき説明する実施例では、図１中ですでに説明したコンポーネントや
それらのそれらの機能については、相違点があるかぎりでしか説明しない。図２
に描かれているメモリは付加的に、第３のｎチャネルトランジスタとして第３の
スイッチ素子を有している。一方の第３のスイッチ素子Ｓ３によりビット線ＢＬ
０とＢＬ１が互いに接続され、他方のスイッチ素子ＳＳ３のゲートはそれぞれ制
御線ＳＨＴ、ｂＳＨＴと接続されている。第３のスイッチ素子Ｓ３は、第１のス
イッチ素子Ｓ１と第２のスイッチ素子Ｓ２との間に存在するビット線ＢＬｉ，ｂ
ＢＬｉの第２の領域内に配置されている。図１の実施例とさらに異なる点は、第
２のスイッチ素子Ｓ２を介して第１のビット線ペアＢＬ０，ｂＢＬ０だけが第１
のビット線Ｐ１と接続されている一方、第２のビット線ペアＢＬ１，ｂＢＬ１は
その第２のスイッチ素子を介して第２の電位線Ｐ２と接続されていることである
。

【００２６】 両方の電位線Ｐ１，Ｐ２はそれらが互いに逆の電位をもつよう、切換フリップ
フロップＦＦのそれぞれ１つの出力側と接続されている。第３のスイッチ素子Ｓ
３と両方の電位線Ｐ１，Ｐ２は、メモリセルＭＣの１つへの読み出しアクセスに
あたり必要とされる参照電位の発生に用いられる。第２のスイッチ素子Ｓ２を介
した参照セルＲＣへの参照情報の書き込みにあたり、第１のビット線ペアＢＬ０
，ｂＢＬ０の参照セルＲＣへ、第２のビット線ペアＢＬ１，ｂＢＬ１の参照セル
ＲＣへ書き込まれる情報とは逆の参照情報が書き込まれる。フリップフロップＦ
Ｆは、これら両方の逆の参照情報を電位線Ｐ１，Ｐ２に発生させるために用いら
れる。フリップフロップＦＦのクロック入力側Ｃを介して、その出力信号の極性
の切り替えが規則的なタイムインターバルで行われる。これにより参照セルＲＣ
に常に同じ論理状態が書き込まれるのが回避され、そのように常に同じ論理状態
が書き込まれてしまうと、対応する参照セルＲＣつまりそのメモリキャパシタの
強誘電体が疲労してしまうことになる。フリップフロップＦＦによって、両方の
ビット線ペアの参照セルＲＣにそのつど異なる論理状態を書き込めるようになり
、そのような論理状態はフリップフロップＦＦのタイミングにより比較的大きい
タイムインターバルで交互に変化する。別の実施例において逆極性の参照情報を
、フリップフロップを用いるのではなく他のやり方で供給することもできる。た
とえばそのような情報をその極性を変化させることなくスタティックに供給して
もよい。

【００２７】 図２によるメモリにおいて読み出しアクセスにあたりたとえば再びワード線Ｗ
Ｌ０と参照ワード線ｂＲＥＦＷＬを活性化させる場合、活性化される両方の参照
セルＲＣはそれぞれ逆の論理レベルをもつことからそれぞれ異なる電位が対応す
るビット線ｂＢＬｉ上に生成され、参照セルはそれらのビット線と第１のスイッ
チ素子Ｓ１を介して導電接続される。ついでそれら両方のビット線に割り当てら
れた制御線ｂＳＨＴを介して、対応する第３のスイッチ素子Ｓ３の導電接続が行
われる。これに対し、別の２つのビット線ＢＬｉに割り当てられた第３のスイッ
チ素子Ｓ３は阻止されたままである。導通した第３のスイッチ素子Ｓ３によって
、それと接続された両方のビット線ｂＢＬｉが短絡される。このことでそれら両
方のビット線間の電位補償が行われ、それによって望ましい参照電位が生成され
る。ついで両方のセンスアンプＳＡｉが活性化され、活性化された個々のメモリ
セルＭＣと導電接続されているビット線ＢＬｉ上に生じる電位と参照電位との間
の電位差が、それらのセンスアンプＳＡｉによって増幅される。

【００２８】 図２によるメモリの場合、読み出しアクセス終了時の再書き込みは図１による
再書き込みと同じようにして行われる。しかしながらこの場合、第３のスイッチ
素子Ｓ３は制御線ｂＳＨＴを介して再び阻止される。参照セルＲＣへの参照情報
の再書き込みの間、やはり第１のスイッチ素子Ｓ１は阻止状態にあり、第２のス
イッチ素子Ｓ２は導通状態にある。

【００２９】 図３および図４には集積メモリの実施例が示されており、この場合、第１のス
イッチ素子Ｓ１と第２のスイッチ素子Ｓ２と電位線Ｐ１，Ｐ２は、ビット線ＢＬ
ｉ，ｂＢＬｉにおいてセンスアンプＳＡｉ側の端部に配置されている。つまり図
３の場合も図４の場合も、ビット線ＢＬｉ，ｂＢＬｉは第１のスイッチ素子Ｓ１
を介してセンスアンプＳＡｉと接続されている。このようにしてメモリセルＭＣ
と参照セルＲＣとがまとめられたメモリセルフィールドが実現される。なぜなら
ばこの場合には第１のスイッチ素子Ｓ１によっても、メモリセルと接続されてい
るかまたは参照セルと接続されている領域にはもはやビット線を分割しないから
である。一般的にセンスアンプＳＡｉ付近では十分にスペースを利用できるので
、たとえ非常に小さい構造サイズのメモリを形成するのであれ、いずれにせよ図
３および図４による実現形態は図１や図２よりもさらに問題なく行うことができ
る。センスアンプＳＡｉがそれ相応のマルチプレクサ（図示せず）を介してそれ
ぞれ複数のビット線ペアと接続されている場合には殊に、それらのセンスアンプ
ＳＡｉ付近で十分にスペースを利用することができる。

【００３０】 図３によるメモリが図１によるメモリと異なる点ならびに図４によるメモリが
図２によるメモリと異なる点はさらに、ビット線ＢＬ０，ＢＬ１と接続されてい
る第１のスイッチ素子Ｓ１が第１の選択線ＭＵＸと接続されており、他の両方の
第１のスイッチＳ１が第２の選択線ｂＭＵＸと接続されていることである。ビッ
ト線ＢＬ０およびＢＬ１と接続された第２のスイッチ素子Ｓ２はそれらのゲート
において第１の参照書き込み線ＲＥＦＷＢと接続されており、ビット線ｂＢＬ０
およびｂＢＬ１と接続された第２のスイッチ素子Ｓ２はそれらのゲートにおいて
第２の参照書き込み線ｂＲＥＦＷＬと接続されている。

【００３１】 図３におけるメモリへの読み出しアクセスはたとえば、やはりワード線ＷＬ０
と参照ワード線ｂＲＥＦＷＬの活性化により行われる。さらにこの第１の選択線
ＭＵＸおよび第２の選択線ｂＭＵＸは高レベルにされるのに対し、両方の参照書
き込み線ＲＥＦＷＢ，ｂＲＥＦＷＢは低電位をもつ。この場合、第１のスイッチ
素子Ｓ１はすべて導通状態にされ、第２のスイッチ素子Ｓ２はすべて阻止状態に
される。発生した差信号がセンスアンプＳＡｉによって増幅された後、参照セル
ＲＣをセンスアンプから切り離すことにより、メモリセルＭＣおよび参照セルＲ
Ｃへの再書き込みが行われ、その際に対応する第１のスイッチ素子Ｓ１が阻止状
態にされる。そしてこのことは、第２の選択線ｂＭＵＸが低レベルをとるように
する一方、第１の選択線ＭＵＸは高レベルを維持するようにして行われる。

【００３２】 ついで第２の参照書き込み線ｂＲＥＦＷＢが高レベルをとるようにし、その結
果、それと接続されている第２のスイッチ素子Ｓ２が導通状態となる。この場合
、第１の参照書き込み線ＲＥＦＷＢは低レベルに維持される。このとき、ワード
線ＷＬ０および参照ワード線ｂＲＥＦＷＬは引き続き活性化されているので、ビ
ット線ＢＬｉと接続されている第１のスイッチ素子Ｓ１を介して、センスアンプ
ＳＡｉにより増幅された情報がメモリセルＭＣへ再書き込みされ、かつ望ましい
参照情報が第１の電位線Ｐ１からビット線ｂＢＬｉと接続された第２のスイッチ
素子Ｓ２を介して選択された両方の参照セルＲＣへ伝送される。

【００３３】 図４に示されているメモリはやはり、センスアンプＳＡｉのところで必要とさ
れる参照電位を図２を参照しながらすでに説明したかたちで、互いに逆の情報が
格納されている２つの参照セルＲＣの読み出しにより生成し、ついで対応する第
３のスイッチ素子Ｓ３を介して短絡が行われる。第３のスイッチ素子Ｓ３は図４
の場合にはセンスアンプＳＡｉのところにじかに配置されているので、参照セル
ＲＣから読み出された参照情報の短絡のために必要とされるのは、事前に第１の
スイッチ素子Ｓ１が導通状態に切り換えられていることである。しかし第３のス
イッチ素子Ｓ３を、スイッチ素子Ｓ１に関してセンスアンプＳＡｉとは反対側に
配置することも可能であり、この場合には対応する第３のスイッチ素子Ｓ３を介
した短絡がすでに行われてしまってからはじめて、第１のスイッチ素子Ｓ１を導
通状態に切り換える必要がある。図４における第１のスイッチ素子Ｓ１および第
２のスイッチ素子Ｓ２の制御は、図３と同じようにして行われる。

【００３４】 図２および図４による実施例において重要であるのは、参照情報を導く両方の
ビット線が対応する第３のスイッチ素子Ｓ３により短絡された後にこれが再び阻
止されてから、センスアンプＳＡｉが活性化され、検出された電位差が増幅され
るようにすることである。さもなければ、時間的に同時に読み出すべき２つのメ
モリセルＭＣから互いに逆の情報を読み出す際に、逆のレベルを駆動する２つの
センスアンプＳＡｉ間で短絡が生じることになる。

【００３５】 既述の実施例では、センスアンプＳＡｉを介したメモリセルＭＣから読み出さ
れるデータの再書き込みと、対応する電位線Ｐ１，Ｐ２を介した参照セルＲＣか
ら読み出される参照情報の再書き込みは、それぞれ同時に行われる。しかもすべ
ての実施例において、メモリセルＭＣからのデータの読み出しおよび参照セルＲ
Ｃからの参照情報の読み出しならびに第３のスイッチ素子Ｓ３を介した参照セル
ＲＣと接続されたビット線の短絡は、それぞれ同時に行われる。

【００３６】 図１および図２による実施例のもつ別の利点は、参照セルＲＣへの参照情報の
再書き込みにあたりビット線ＢＬｉ，ｂＢＬｉのキャパシタンスすべてが個々の
電位線Ｐ１，Ｐ２と接続されるのではなく、参照セルＲＣと接続されたビット線
のごく短い領域だけが接続されることである。これにより第２のスイッチ素子Ｓ
２を介した参照情報の再書き込みを僅かな損失でごく短期間に行うことができる
。

【図面の簡単な説明】

【図１】 集積メモリの第１の実施例を示す図である。

【図２】 図１の集積メモリの変形実施形態を示す図である。

【図３】 集積メモリの別の実施例を示す図である。

【図４】 図３の実施例の変形実施形態を示す図である。

【図５】 種々の実施例におけるメモリセルと参照セルの構造を示す図である。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１３年４月１８日（２００１．４．１８）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス レーア 神奈川県横浜市中区豆口台70 (72)発明者 ゲオルク ブラウン ドイツ連邦共和国 ミュンヘン テレジエ ンヘーエ 68 (72)発明者 ゾルタン マンヨーキ カナダ国 オンタリオ カナタ タングエ イ コート 308 Ｆターム(参考） 5M024 AA62 AA90 BB02 CC18 PP01 PP02 PP03

Claims (10)

【特許請求の範囲】
1. 【請求項１】 メモリセル（ＭＣ）が設けられており、該メモリセルは、第
   １のビット線ペアにおけるそれぞれ１つのビット線（ＢＬ０，ｂＢＬ０）とワー
   ド線（ＷＬｉ）との交点にそれぞれ配置されており、それぞれ１つの選択スイッ
   チ素子（Ｔ）を有しており、該選択スイッチ素子を介してメモリセルは個々のビ
   ット線と接続されており、該選択スイッチ素子の制御端子は個々のワード線と接
   続されており、 前記第１のビット線ペアと接続されている差動型センスアンプ（ＳＡ０）が設
   けられており、 ２つの参照セル（ＲＣ）が設けられており、該参照セルは、ビット線（ＢＬ０
   ，ｂＢＬ０）とそれぞれ１つの参照ワード線（ＲＥＦＷＬ，ｂＲＥＦＷＬ）との
   交点にそれぞれ配置されており、該参照セルは前記メモリセル（ＭＣ）と同じ構
   造をもっており、該参照セルは選択スイッチ素子（Ｔ）を有しており、該選択ス
   イッチ素子を介して、参照セルは回路点（Ａ）のところで個々のビット線と接続
   されており、該選択スイッチ素子の制御端子は個々の参照ワード線（ＲＥＦＷＬ
   ，ｂＲＥＦＷＬ）と接続されており、 第１のスイッチ素子（Ｓ１）が設けられており、該第１のスイッチ素子を介し
   て回路点（Ａ）がセンスアンプ（ＳＡ０）と接続されており、 第２のスイッチ素子（Ｓ２）が設けられており、該第２のスイッチ素子を介し
   て回路点（Ａ）が第１の電位線（Ｐ１）と接続されており、該第１の電位線（Ｐ
   １）は参照セル（ＲＣ）に格納すべき第１の電位を供給するために用いられるこ
   とを特徴とする、 集積メモリ。
2. 【請求項２】 前記参照セル（ＲＣ）は、個々のビット線（ＢＬ０，ｂＢＬ
   ０）においてセンスアンプ（ＳＡ０）とは反対側の端部に配置されており、 前記第１のスイッチ素子（Ｓ１）は、所属のメモリセル（ＭＣ）の選択スイッ
   チ素子（Ｔ）と接続されている個々のビット線の領域と回路点（Ａ）との間に配
   置されている、 請求項１記載の集積メモリ。
3. 【請求項３】 前記第２のスイッチ素子（Ｓ２）および前記第１の電位線（
   Ｐ１）も、個々のビット線（ＢＬ０，ｂＢＬ０）においてセンスアンプ（ＳＡ０
   ）とは反対側の端部に配置されている、請求項２記載の集積メモリ。
4. 【請求項４】 前記第１のスイッチ素子（Ｓ１）により、個々のビット線（
   ＢＬ０，ｂＢＬ０）においてセンスアンプ（ＳＡ０）の側の端部がセンスアンプ
   と接続されている、請求項１記載の集積メモリ。
5. 【請求項５】 前記第２のスイッチ素子（Ｓ２）および前記第１の電位線（
   Ｐ１）は、個々のビット線（ＢＬ０，ｂＢＬ０）においてセンスアンプ（ＳＡ０
   ）の側の端部に配置されている、請求項４記載の集積メモリ。
6. 【請求項６】 一方のビット線（ＢＬ０）におけるメモリセル（ＭＣ）の１
   つに対する読み出しアクセスの間、該メモリセル（ＭＣ）の選択スイッチ素子（
   Ｔ）および他方のビット線（ｂＢＬ０）の選択スイッチ素子が導通状態におかれ
   、２つの第１のスイッチ素子（Ｓ１）がともに導通状態におかれ、かつ２つの第
   ２のスイッチ素子（Ｓ２）がともに非導通状態におかれ、 センスアンプ（ＳＡ０）により対応するメモリセル（ＭＣ）から事前に読み出
   された情報を読み出しアクセス中に再書き込みしている間、該当するメモリセル
   （ＭＣ）と参照セル（ＲＣ）の選択スイッチ素子（Ｔ）が導通状態におかれ、一
   方のビット線（ＢＬ０）と接続された第１のスイッチ素子（Ｓ１）と他方のビッ
   ト線（ｂＢＬ０）と接続された第２のスイッチ素子（Ｓ２）だけが導通状態にお
   かれる、 請求項４記載の集積メモリ。
7. 【請求項７】 別の差動型センスアンプ（ＳＡ１）と接続されている第２の
   ビット線ペア（ＢＬ１，ｂＢＬ１）が設けられており、該第２のビット線ペアは
   第１のビット線ペア（ＢＬ０，ｂＢＬ０）と同様に相応のメモリセル（ＭＣ）お
   よび参照セル（ＲＬ）ならびに第１のスイッチ素子（Ｓ１）および第２のスイッ
   チ素子（Ｓ２）を有しており、 ２つの第３のスイッチ素子（Ｓ３）が設けられており、該２つの第３のスイッ
   チ素子により、第１のペアにおけるビット線（ＢＬ０，ｂＢＬ０）のそれぞれ一
   方が第２のペアにおけるビット線（ＢＬ１，ｂＢＬ１）のそれぞれ一方と接続さ
   れ、 第２の電位線（Ｐ２）が設けられており、第２のペアにおけるビット線（ＢＬ
   １，ｂＢＬ１）の回路点（Ａ）が対応する第２のスイッチ素子（Ｓ２）を介して
   該第２の電位線と接続されており、該第２の電位線は、第２のビット線ペアにお
   ける参照セル（ＲＣ）に格納すべき第２の電位を供給するために用いられる、 請求項１から６のいずれか１項記載の集積メモリ。
8. 【請求項８】 制御ユニット（ＦＦ）が設けられており、該制御ユニットは
   それぞれ交互に代わるレベルをもつ２つの電位を発生させるため２つの電位線（
   Ｐ１，Ｐ２）と接続されている、請求項７記載の集積メモリ。
9. 【請求項９】 集積メモリの作動方法において、 情報をメモリセル（ＭＣ）から読み出して、該情報を第１のビット線（ＢＬ０
   ）を介して差動型センスアンプ（ＳＡ０）の第１の入力側へ伝送するステップと
   、 参照情報を参照セル（ＲＣ）から読み出して、該参照情報を第２のビット線（
   ｂＢＬ０）を介して前記センスアンプ（ＳＡ０）の第２の入力側へ伝送するステ
   ップと、 該センスアンプ（ＳＡ０）の各入力側に加わる電圧を該センスアンプにより増
   幅するステップと、 前記参照セル（ＲＣ）をセンスアンプから切り離すステップと、 該参照セル（ＲＣ）を電位線（Ｐ１）と接続するステップと、 該電位線（Ｐ１）から第２のビット線（ｂＢＬ０）を介して前記参照セル（Ｒ
   Ｃ）へ電位を伝送するステップ を有することを特徴とする、 集積メモリの作動方法。
10. 【請求項１０】 前記第２のビット線（ｂＢＬ０）を介して参照セル（ＲＣ
    ）へ電位を伝送するのと同時に、前記センスアンプ（ＳＡ０）により増幅された
    信号を第１のビット線（ＢＬ０）を介してメモリセル（ＭＣ）へ再書き込みする
    ステップを有する、請求項９記載の作動方法。