JP2008059742A - メモリ回路 - Google Patents
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Abstract
【課題】全てのビット線が相加平均電位と反対の電位差を有する、異なる所定電位に接続された2つのビット線間に、常に配置されるメモリ回路を提供する。
【解決手段】メモリ回路は、複数のメモリセル12に接続されている互いに平行な複数のビット線21〜28と、該ビット線に接続されている複数のセンスアンプ341〜344と、上記複数のビット線からのそれぞれのビット線対に接続され、該それぞれのビット線対を切替可能にショートさせる複数のスイッチ351〜354とを含む。上記それぞれのビット線対のビット線は、2つの異なるセンスアンプに接続されており、上記それぞれのビット線対のビット線は、上記それぞれのビット線対のビット線間に配列されたさらなるビット線に隣接している。
【選択図】図3
【解決手段】メモリ回路は、複数のメモリセル12に接続されている互いに平行な複数のビット線21〜28と、該ビット線に接続されている複数のセンスアンプ341〜344と、上記複数のビット線からのそれぞれのビット線対に接続され、該それぞれのビット線対を切替可能にショートさせる複数のスイッチ351〜354とを含む。上記それぞれのビット線対のビット線は、2つの異なるセンスアンプに接続されており、上記それぞれのビット線対のビット線は、上記それぞれのビット線対のビット線間に配列されたさらなるビット線に隣接している。
【選択図】図3
Description
[発明の背景]
[技術分野]
本発明は、メモリ回路、メモリ装置、および、メモリ回路の操作方法に関する。
[技術分野]
本発明は、メモリ回路、メモリ装置、および、メモリ回路の操作方法に関する。
[関連技術の説明]
多数のメモリセルを含むメモリ回路は、様々なマイクロ電子デバイス、および、様々な専用メモリ装置の一部である。ほぼ全ての技術分野において、デジタル情報技術のアプリケーションの数が急増しており、これに伴い、高速メモリ回路および大容量メモリ回路に対する需要も増加している。
多数のメモリセルを含むメモリ回路は、様々なマイクロ電子デバイス、および、様々な専用メモリ装置の一部である。ほぼ全ての技術分野において、デジタル情報技術のアプリケーションの数が急増しており、これに伴い、高速メモリ回路および大容量メモリ回路に対する需要も増加している。
メモリセルに情報を記憶する技術は、多数存在する。抵抗記憶素子を有するメモリ回路、および、他の数種類のメモリ回路では、メモリセルからデータを読み出す手段は、静電電位と基準電位とを比較する手段や、ビット線上の電荷と基準電荷とを比較する手段を含む。例えば、CBRAM(Conductive Bridging RAM)技術では、上記基準電位は、通常、読み出し電圧Vreadと陽極電圧との相加平均、または、放電電圧VPLである。上記基準電位を生成する1つの方法は、2つの異なる明確な電位を、2つの異なるビット線に供給し、その後、それらのビット線をショートさせることである。
US2003/0169625A1
M.Kund、G.Beitel、C.Pinnow、T.Roehr、J.Schumann、R.Symanczyk、K.Ufert、および、G.Mueller、Conductive Bridging RAM(CBRAM)、An Emerging Non−Volatile Memory Technology Scalable to Sub 20nm)NAND Flash Memory using 63nm Process Technology、「IEDM Tech.Dig.、pp.773−776、2005」。
[発明の概要]
本発明は、改良されたメモリ回路、改良されたメモリ装置、および、改良されたメモリ回路の操作方法に、利点を提供するものである。
本発明は、改良されたメモリ回路、改良されたメモリ装置、および、改良されたメモリ回路の操作方法に、利点を提供するものである。
本発明の一実施形態は、複数のメモリセルに接続されている互いに平行な複数のビット線と、上記ビット線に接続されている複数のセンスアンプと、複数のスイッチとを含み、上記スイッチの各々は、上記複数のビット線のそれぞれのビット線対に接続され、上記それぞれのビット線対を切替可能にショートさせ、上記それぞれのビット線対のビット線は、2つの異なるセンスアンプに接続され、上記それぞれのビット線対のビット線は、上記それぞれのビット線対のビット線間に配列されたさらなる1つのビット線に隣接しているメモリ回路を提供する。
本発明の他の実施形態は、二次元アレイの状態に配置されている複数のメモリセルと、上記複数のメモリセルに接続されている互いに平行な複数のビット線と、上記複数のビット線に接続されている複数のセンスアンプと、複数のスイッチとを含み、上記スイッチの各々は、上記複数のビット線のそれぞれのビット線対に接続され、上記それぞれのビット線対を切替可能にショートさせ、上記複数のビット線の第1ビット線グループは、上記二次元アレイの第1の側に配置されたセンスアンプのみに接続され、上記複数のビット線の第2ビット線グループは、上記二次元アレイの第2の側に配置されたセンスアンプのみに接続され、上記複数のスイッチのいずれか1つのスイッチに接続されている上記ビット線対の各々は、上記第1ビット線グループからの1つのビット線と、上記第2ビット線グループからの1つのビット線とを含むメモリ回路を提供する。
本発明のさらに他の一実施形態では、メモリ回路の操作方法を提供する。上記操作方法は、メモリセルに接続され、メモリセルから読み出し、メモリセルに書き込み、または、メモリセルをリフレッシュさせる第1ビット線を選択する工程と、第1所定電位を第2ビット線に印加する工程と、第2所定電位を第3ビット線に印加する工程と、上記第2ビット線と上記第3ビット線とをショートさせる工程と、読み出され、または、書き込まれる上記メモリセルのメモリ状態を検知する工程と、上記メモリセルからデータを読み出す工程とを含み、上記第1ビット線は、第1センスアンプに接続されており、上記第2ビット線と上記第1ビット線とは互いに隣接しあい、上記第2ビット線は、第1センスアンプに接続されており、上記第3ビット線と上記第1ビット線とは互いに隣接しあい、上記第3ビット線は、第2センスアンプに接続されている。
本発明のさらに他の一実施形態では、メモリセルのアレイを含むメモリ回路の操作方法を提供する。上記操作方法は、メモリセルのアレイを含むメモリ回路の操作方法であって、メモリセルに接続され、メモリセルから読み出し、メモリセルに書き込み、または、メモリセルをリフレッシュさせる第1ビット線を選択する工程と、第1所定電位を第1センスアンプに接続されている第2ビット線に印加する工程と、第2所定電位を、上記アレイの第2の側に配置された第2センスアンプに接続されている第3ビット線に印加する工程と、上記第2ビット線と上記第3ビット線とをショートさせる工程と、上記メモリセルからデータを読み出す工程とを含み、上記第1ビット線は、上記アレイの第1の側に配置された第1センスアンプに接続されている。
[図面の簡単な説明]
本発明の上記した特徴は、添付の図面とあわせて、以下の詳細な説明によって明確であろう。しかしながら、添付の図面は、本発明の典型的な実施形態のみを説明しているのであり、従って、本発明の範囲を限定するものではないことに留意されたい。本発明は、他の同等に有効な実施形態を含む。
本発明の上記した特徴は、添付の図面とあわせて、以下の詳細な説明によって明確であろう。しかしながら、添付の図面は、本発明の典型的な実施形態のみを説明しているのであり、従って、本発明の範囲を限定するものではないことに留意されたい。本発明は、他の同等に有効な実施形態を含む。
図1は、従来のメモリ回路を概略的に示す回路図である。
図2は、図1に示した従来のメモリ回路の他の回路を概略的に示す回路図である。
図3は、本発明の第1実施形態に係るメモリ回路を概略的に示す回路図である。
図4は、本発明の第2実施形態に係るメモリ回路を概略的に示す回路図である。
図5は、本発明の第3実施形態に係るメモリ回路を概略的に示す回路図である。
図6は、本発明の他の実施形態に係る方法を概略的に示すフローチャートである。
[好ましい実施形態の詳細な説明]
図1は、従来のメモリ回路10を概略的に示す回路図である。メモリ回路10は、円によって概略的に示される複数のメモリセル12を含む。本発明を、他の記憶技術および他の種類のメモリセルにも用いてよいが、以下の、従来のメモリ回路10および本発明の実施形態の説明は、CBRAM技術に関するものである。
図1は、従来のメモリ回路10を概略的に示す回路図である。メモリ回路10は、円によって概略的に示される複数のメモリセル12を含む。本発明を、他の記憶技術および他の種類のメモリセルにも用いてよいが、以下の、従来のメモリ回路10および本発明の実施形態の説明は、CBRAM技術に関するものである。
CBRAMメモリ回路では、それぞれのメモリセル12は、選択トランジスタおよび抵抗記憶素子を含む。上記抵抗記憶素子の第1端子は、(通常陽極と呼ばれる)導電部材に接続され、陽極電圧VPL(所定の基準電位に関する全ての電圧)を印加している。上記抵抗記憶素子の他の端子は、上記選択トランジスタのソースドレイン領域に接続されている。上記抵抗記憶素子は、(少なくとも)2つの抵抗状態、つまり論理値0と論理値1とにそれぞれ示される、低抵抗状態と高抵抗状態とを提供している。
さらに、メモリ回路10は、互いに平行な複数のビット線21、22、23、24、25、26、27、28と、互いに平行な複数のワード線31、32、33、34とを含む。メモリセル12は、ビット線とワード線との交差点に配置されている。
さらに、メモリ回路10は、複数のセンスアンプ41、42、43、44を含み、これらの各センスアンプは、ビット線21、22、23、24、25、26、27、28の中の2つに接続されている。各センスアンプ41、42、43、44に関して、該センスアンプに接続されている一方のビット線を主ビット線と呼び、この同じセンスアンプに接続されている他方のビット線を副ビット線と呼ぶ。以下では、ビット線21、23、25、27を主ビット線と呼び、ビット線22、24、26、28を副ビット線と呼ぶ。しかしながら、これらの用語を、逆に用いてもよい。
さらに、メモリ回路10は、複数のスイッチ51、52、53、および、54を含み、これらの各スイッチは、それぞれのビット線対22、26;21、25;24、28;23、27に接続され、該それぞれのビット線対を、切替可能にショートさせている。複数の各スイッチ51、52、53、54は、主ビット線21、23、25、27のうちの2つに接続されているか、または、副ビット線22、24、26、28のうちの2つに接続されている。コントローラ61は、制御線63、64を介して、スイッチ51、52、53、54に動作可能なように接続されている。
主ビット線21、23、25、27に接続されているメモリセル12にアクセスする前、または、好ましくはアクセスしている間はいつでも、基準電位は、同一のセンスアンプに接続されている、対応する副ビット線22、24、26、28に印加される。副ビット線22、24、26、28に接続されているメモリセル12にアクセスする前、または、好ましくはアクセスしている間はいつでも、基準電位は、同一のセンスアンプに接続されている対応する主ビット線21、23、25、27に印加される。上記基準電圧は、通常、読み出し電圧Vreadと陽極電圧VPLとの相加平均、または、他の任意の第1所定電位と第2所定電位との相加平均である。
主ビット線21、23、25、27に接続されている1または数個のメモリセル12にアクセスするために、第1所定電位を副ビット線22、24に印加し、第2所定電位を副ビット線26、28に印加する。その後、コントローラ61は、スイッチ51、53を閉じ、これによって、副ビット線対22、26をショートさせ、副ビット線対24、28をショートさせる。結果として、副ビット線22、24、26、28は、第1所定電位と第2所定電位との間、つまり、陽極電位VPLと読み出し電圧Vreadとの間の、相加平均電位Vmeanに調整される。
上記基準電位を生成している間またはその後、複数のワード線31、32のそれぞれ1つのワード線は、それぞれのメモリセル12の抵抗記憶素子を、主ビット線21、23、25、27に接続させるためにアクティブにされ、主ビット線21、23、25、27には、読み出し電圧Vreadが印加される。
一実施形態では、読み出し電圧Vreadが、主ビット線21、23、25、27に短時間印加される。この短時間の後、それぞれの主ビット線21、23、25、27における電圧は、それぞれの上記抵抗記憶素子の抵抗状態を示すセンス電圧となる。それぞれの上記抵抗記憶素子が低抵抗状態にある場合、上記センス電圧は、急速に陽極電圧VPLに降下する。それぞれの上記抵抗記憶素子が高抵抗状態にある場合、上記センス電圧は、ゆっくりと陽極電圧VPLに降下する。
それぞれの上記抵抗記憶素子内に記憶されたデータは、それぞれの主ビット線21、23、25、27および対応する副ビット線22、24、26、28に接続されている、各センスアンプ41、42、43、44を用いて、それぞれの主ビット線21、23、25、27における上記センス電圧と、対応する副ビット線22、24、26、28の相加平均電位Vmeanとを比較することによって読み出される。
副ビット線22、24、26、28に接続されている1または数個のメモリセル12にアクセスするために、第1所定電位が主ビット線21、25に印加され、第2所定電位が主ビット線23、27に印加される。その後、コントローラ61は、スイッチ52、54を閉じ、これによって、主ビット線対21、25をショートさせ、主ビット線対23、27をショートさせる。その結果、主ビット線21、23、25、27は、第1所定電位と第2所定電位との間、つまり陽極電位VPLと読み出し電圧Vreadとの間の相加平均電位Vmeanに調整される。
上記基準電位を生成している間またはその後、複数のワード線33、34のそれぞれのワード線は、各メモリセル12の抵抗記憶素子を、副ビット線22、24、25、28に接続させるためにアクティブにされ、副ビット線22、24、26、28には、読み出し電圧Vreadが印加される。
一実施形態では、読み出し電圧Vreadが、副ビット線22、24、26、28に短時間印加される。この短時間の後、各副ビット線22、24、26、28における電圧は、それぞれの上記抵抗記憶素子の抵抗状態を示すセンス電圧となる。それぞれの上記抵抗記憶素子が低抵抗状態である場合に、上記センス電圧は、急速に陽極電圧VPLに降下する。上記それぞれの抵抗記憶素子が高抵抗状態である場合、上記センス電圧は、ゆっくりと陽極電圧VPLに降下する。
上記それぞれの抵抗記憶素子内に記憶されたデータは、それぞれの副ビット線22、24、26、28と、対応する主ビット線21、23、25、27とに接続されているそれぞれのセンスアンプ41、42、43、44を用いて、それぞれの副ビット線22、24、26、28におけるセンス電圧と、対応する主ビット線21、23、25、27における相加平均電位Vmeanとを比較することによって読み出される。
上記したように、読み出し電圧Vreadを、短い第1所定時間に、それぞれの上記ビット線に供給しても良い。後の短い第2所定時間、それぞれの上記抵抗記憶素子の記憶状態は、それぞれの上記ビット線と上記基準電位を印加している対応するビット線との間の電圧差または電位差を検知することによって検知される。CBRAM技術では、高抵抗状態と低抵抗状態とにおける抵抗記憶素子の抵抗値は、数桁異なる。従って、上記第2所定時間が設定され、通常、上記センスアンプによって検知されたときの上記センス電圧は、読み出し電圧Vreadとほぼ同値であるか(上記抵抗記憶素子が高抵抗状態である場合)、または、陽極電圧VPLとほぼ同値である(上記抵抗記憶素子が低抵抗状態である場合)値に設定される。
あるいは、それぞれのセンスアンプが、上記電位差を検知することによって、記憶されたデータを読み出している時、読み出し処理のために上記メモリセルに接続されているそれぞれのビット線は、読み出し電圧ソースにまだ接続された状態である。この場合、それぞれのアクティブワード線によってアクティブにされたメモリセルの抵抗記憶素子が、高抵抗状態である場合、読み出し電圧Vreadは、それぞれの上記ビット線に保持される。それぞれのアクティブワード線によってアクティブにされたメモリセルの抵抗記憶素子が、低抵抗状態である場合、上記それぞれのビット線の電位は、陽極電圧VPLに引き寄せられる。この選択的な読み出し処理を行うために、内部抵抗は、低抵抗状態における上記抵抗記憶素子の抵抗レベルと、高抵抗状態における上記抵抗記憶素子の抵抗レベルとの間の適切なレベルを有する必要がある。
一実施形態では、上記ビット線に所定電位を印加することは、コントローラ61によって、複数の制御線、複数のスイッチ、および、上記電位を印加している複数のソースを介して制御されている(これらの線、スイッチ、および、ソースは、図1に示していない)。選択的に、メモリ回路10の他のサブ回路またはサブ装置によって、上記ビット線への所定電位の印加を制御してもよい。
図2は、図1に関連して、上記したメモリ回路を示す図である。上記した、副ビット線22、24、26、28に接続されているメモリセル12へアクセスする場合の、上記ビット線間の容量結合を以下に説明する。読み出し電圧Vreadが、主ビット線21、23に印加され、陽極電圧VPLが主ビット線25、27に印加される。スイッチ52、54が閉じている場合には、ビット線21、23の電位は、VreadからVmeanに下がる(矢印66によって示した)一方、ビット線25、27の電位は、VPLから、Vmeanに上がる(矢印67によって示した)。
ビット線22は、2つのビット線21とビット線23との間に配置され、ビット線22の電位は、VreadからVmeanまで下がる。ビット線26は、2つのビット線25、27の間に配置され、ビット線26の電位は、VPLからVmeanまで上がっている。従って、ビット線22の電位とビット線26の電位とは、隣接するビット線21、23、25、27からの容量結合に影響を受ける。この影響は有害であって、将来のメモリ回路においても、マイクロ電子デバイスの小型化が進むために、問題となる。
図3は、本発明の第1実施形態に係るメモリ回路310を概略的に示す回路図である。複数のメモリセル12が、互いに平行な複数のビット線21、22、23、24、25、26、27、28と、複数のワード線31、32、33、34との交差点において二次元アレイの状態に配置されている。各メモリセル12は、円によって概略的に示されている。複数のセンスアンプ341、342、343、344が、ビット線21、22、23、24、25、26、27、28のうちの2つにそれぞれに接続され、各ビット線は、1つのセンスアンプに接続されている。
図1に関して上記したメモリ回路と同様に、図3に示したメモリ回路310は、複数のスイッチ351、352、353、および、354を含む。各スイッチ351、352、353、354は、それぞれのビット線対22、24;26、28;21、23;25、27に接続され、該それぞれのビット線対を切替可能にショートさせる。コントローラ361は、制御線363、364を介して、スイッチ351、352、353、354に動作可能なように接続されている。
各ビット線対22、24;26、28;21、23;25、27のビット線は、センスアンプ341、342、343、344のうちの2つの異なるセンスアンプに接続されている。例えば、スイッチ351に関しては、スイッチ351に接続されている第1ビット線22は、センスアンプ341に接続され、スイッチ351に接続されている第2ビット線24は、センスアンプ343に接続されている。図1に関連して上記したメモリ回路とは対照的に、図3に関連して上記したメモリ回路310では、スイッチ351に接続されているビット線対22、24に接続されているセンスアンプ341、343は、メモリセル12のアレイの、異なる側(より具体的には反対側)またはエッジに配置されている。他のスイッチ352、353、354、および、それぞれのビット線対26、28;21、23;25、27、および、それぞれのセンスアンプ341、342、343、344の場合も同様に当てはまる。
図3に示したメモリ回路310の機能は、図1に示したメモリ回路の上記した機能とほぼ同一である。
図3に関連して上記した実施形態は、特に、図1に関連して上記したメモリ回路と比較した場合に、多数の利点を提供する。全てのビット線が、相加平均電位Vmeanと反対の電位差を有する、異なる所定電位に接続された2つのビット線間に、常に配置されていることは、明らかであろう。
例えば、ワード線31に接続されている1または数個のメモリセル12にアクセスする前、または、アクセスしている間、第1所定電位がビット線22、26に印加され、第2所定電位が、ビット線24、28に印加される。これによって、ビット線23は、上記第1所定電位を有する1つのビット線(ビット線22)と、第2所定電位を有する1つのビット線(ビット線24)との間に配置される。ビット線25は、上記第1所定電位を有する1つのビット線(ビット線26)と、第2所定電位を有する1つのビット線(ビット線24)との間に配置される。ビット線27は、上記第1所定電位を有する1つのビット線(ビット線26)と、第2所定電位を有する1つのビット線(ビット線28)との間に配置される。
同様に、ワード線33、34のいずれか1つに接続されている1または数個のメモリセルへアクセスしようとする間に、上記第1所定電位が、ビット線21、25に印加され、第2所定電位が、ビット線23、27に印加される。従って、ビット線22は、上記第1所定電位を有する1つのビット線(ビット線21)と、上記第2所定電位を有する1つのビット線(ビット線23)との間に配置されている。ビット線24は、上記第1所定電位を有する1つのビット線(ビット線25)と、上記第2所定電位を有する1つのビット線(ビット線23)との間に配置されている。ビット線26は、上記第1所定電位を有する1つのビット線(ビット線25)と、上記第2所定電位を有する1つのビット線(ビット線27)との間に配置されている。
この左右対称の配置、つまり、最も外側のビット線21、28も、異なる所定電位に接続されている2つの近隣ビット線または隣接ビット線間の各ビット線に配置されるようにする場合、追加ダミービット線(図2には示していない)を、上記アレイのエッジに配置する必要がある。選択的に、上記最も外側のビット線21、28のメモリセルには、データが記憶されない場合もある。
この左右対称の配置によって、任意のビット線への隣接ビット線の容量の影響が、互いに打ち消されることは、明らかである。複数の上記ビット線間の容量結合の正味効率は、0である。
図3に関連して上記したメモリ回路310のさらなる利点は、制御線363または制御線364のいずれか一方のみを、上記アレイの各側に設ければよいという点である。これによって、必要とされるチップ領域を減少させ、制御線363、364の設計を、比較的より単純化することができる。
図3に関連して上記したメモリ回路310のさらなる利点は、スイッチ351、352、353、354は、容易に配置可能であり、上記ビット線に容易に接続可能であり、この場合、さらなるビット線と交差させる必要はないという点である(例えば、図1に関連して上記したメモリ回路の、スイッチ51およびビット線25、スイッチ52およびビット線22、スイッチ53およびビット線27、スイッチ54およびビット線24、スイッチ53およびビット線27を比較した場合)。
図4は、本発明の第2実施形態によるメモリ回路410を概略的に示す回路図である。メモリ回路410は、互いに平行な複数のビット線21、22、23、24、25、26、27、28と、互いに平行な複数のワード線31、32、33、34との交差点においてアレイの状態に配置されている複数のメモリセル12を含む。複数のセンスアンプ441、442、443、444は、それぞれビット線21、22、23、24、25、26、27、28のうちの2つに接続されている。各ビット線21、22、23、24、25、26、27、28は、センスアンプ441、442、443、444のうちの1つに接続されている。
複数のスイッチ451、452、453、454を、それぞれのビット線対21、22、23、24、25、26、27、28に切替可能に接続した状態に設けている。コントローラ461は、制御線463、464を介して、スイッチ451、452、453、454に制御可能に接続されている。図3に関連して上記したメモリ回路と同様に、複数のスイッチのうちの任意の1つのスイッチに接続されている2つのビット線は、上記アレイの反対側に配置されている2つのセンスアンプ441、442、443、444に接続されている。
図4に関連して上記したメモリ回路は、同一のセンスアンプ441、442、443、444に接続された複数のビット線は互いに直接隣接していないという点において、図3に関連して上記したメモリ装置と異なっている。むしろ、ビット線21、22、23、24、25、26、27、28は、選択的に、上記アレイの異なる側(より具体的には反対側)またはエッジに配置されているセンスアンプ441、442、443、444に接続されている。上記アレイの第1の側に配置されたセンスアンプ441、442に接続されている任意のビット線対21、23;25、27の間に、上記アレイの第2の側に配置されたセンスアンプ443、444に接続されたビット線22、26が配置されている。上記アレイの第2の側に配置されたセンスアンプ443、444に接続された任意のビット線対22、24;26、28の間に、上記アレイの第1の側に配置されたセンスアンプ441、442に接続されたビット線23、27が配置されている。
この特定の配列の結果として、および、図2に関連して上記したメモリ回路とのさらなる相違点として、各スイッチ451、452、453、454は、ビット線対(互いに直接隣接している23、24;27、28;21、22;25、26)に接続されている。
図4に示したメモリ回路410の機能は、図1および図3に関連して上記したメモリ回路の機能とほぼ同一である。特に、上記メモリセルの抵抗記憶状態を検出するための基準電位が、上記したような2つの所定電位の相加平均として生成される。
図4に関連して説明したメモリ回路410は、特に図1に関連して説明したメモリ回路と比較した場合に、多数の利点を提供する。特に、上記アレイの各側に、制御線463、464のいずれか一方のみを設ければよいという点である。これによって、必要とされるチップ領域を減少させ、制御線463、464の設計を単純化でき、このため、設計コストおよび製造コストを低減することができる。
さらなる利点として、スイッチ451、452、453、454と、ビット線21、22、23、24、25、26、27、28とを接続しているワイヤの交差点が存在しない点が挙げられる(図3に関連した説明参照)。
上記したように、図1〜図4は、回路を概略的に示す回路図である。特に、メモリセル12の数と、ビット線21、22、23、24、25、26、27、28の数と、ワード線31、32、33、34の数とは、図1〜図4に示したものよりも、かなり多くてもよい(通常はかなり多い)。
本発明は、CBRAM、および、抵抗記憶素子を有し、電位検知型センスアンプを有する他のメモリ回路にとって特に有効であるが、本発明は、他の種類のメモリ回路または他の記憶技術にも、それぞれ有効である。特に、本発明は、電荷検知型または電流検知型のセンスアンプを有するCBRAM、および、他の(CBRAMでない)メモリ回路の種類に有効である。上記他の(CBRAMでない)メモリ回路は、電位または電荷が、読み出し、書き込み、または、リフレッシュ処理の間に、差動アンプによって比較され、相加平均電位が基準電位として、および、相加平均電荷が基準電荷として、それぞれ用いられるメモリ回路である。
図5は、マイクロ電子デバイス70を概略的に示す回路図である。マイクロ電子デバイス70は、図3、図4、もしくは、同様に上記した代替方法または変更例のうちのいずれかに関連して上記したようなメモリ回路を含んでいる。さらに、マイクロ電子デバイス70は、参照符号72によって示した構造に概略的に要約して示した他の複数の回路を含んでいる。上記他の複数の回路は、ワード線31、32、33、34、センスアンプ541、542、543、544、およびコントローラ561に動作可能なように接続されている。さらに、マイクロ電子デバイス70は、複数の入力および/または出力線74を備えており、入力および/または出力線74は、他の回路72(および/またはメモリ回路510)に接続されている。
マイクロ電子デバイス70は、メモリ回路510、もしくは、1または数個のメモリ回路510を有する他の任意のマイクロ電子デバイスによって設けられた、キャッシュメモリまたは他の内部メモリを有するプロセッサまたはマイクロコントローラであってもよい。
一実施形態では、マイクロ電子デバイス70は、複数のメモリ回路510を有するメモリ装置である。各メモリ回路510は、メモリセルのアレイを含む。この場合、他の回路72は、入力および出力アンプ、レジスタ、アドレスデコーダ等を概略的に示している。
あるいは、マイクロ電子デバイス70は、モバイル通信システム(例えば、携帯電話)、または、モバイル情報技術システム(例えば手持ちサイズのコンピュータ、ノートブックコンピュータ、または、ラップトップコンピュータ)におけるアプリケーション、自動車のアプリケーション、または、他の任意のアプリケーションのために形成された内臓システムである。
図6は、本発明の他の実施形態による方法の概略的なフローチャートを示す図である。第1ステップ91では、読み出し、書き込み、または、リフレッシュのために、1つのメモリセルに接続されている第1ビット線を選択する。この場合、上記第1ビット線は、第1センスアンプに接続されている。第2ステップ92では、第1所定電位を、上記第1センスアンプに接続されている第2ビット線に印加する。一実施形態では、上記第2ビット線を、上記第1ビット線に隣接して配置する。つまり、上記第1ビット線および上記第2ビット線は、直接隣接しあっている。
第3ステップ93では、第2所定電位を、第2センスアンプに接続されている第3ビット線に印加する。図3に関連して上記したメモリ回路を参照する場合、上記第3ビット線も、上記第1ビット線に隣接している。つまり、上記第1ビット線は、上記第2ビット線と上記第3ビット線との間に配置され、上記第2ビット線および上記第3ビット線は、上記第1ビット線に直接隣接している。図4に関連して上記したメモリ回路を参照する場合、上記第2センスアンプは、上記第1センスアンプが配置されている側の反対側の、メモリセルのアレイの側に配置されている。
第4ステップ94では、上記第2ビット線と上記第3ビット線とをショートさせる。
第5ステップ95では、上記第1ビット線に接続されているメモリセルのメモリ状態を、それぞれのワード線をアクティブにすることによって検知し、これによって、上記メモリセルの記憶素子を上記第1ビット線に接続する。このステップを、第4ステップ94の後に行ってもよいが、第5ステップ95を、第4ステップ94と同時に、または、第2ステップ〜第4ステップ92、93、94を行っている間に、同時に行うことが好ましい。
第6ステップ96では、上記メモリセルに記憶されたデータは、上記第1ビット線と上記第2ビット線との電圧、または、上記第1ビット線と上記第2ビット線との電位を比較することによって読み出される。
上記した説明は、もっぱら、本発明の典型的な実施形態についての利点を記載したものである。従って、本明細書、請求項の範囲、および、図面に開示した特徴は、本発明の様々な実施形態を、個々に、および、組み合わせて、実施する場合に不可欠である。以上に説明した本明細書は、本発明の実施形態を示している。本発明の他のさらなる実施形態は、本発明の範囲から逸脱することなく行われ、本発明の範囲は、次の請求項の範囲によって定義されうる。
Claims (17)
- 複数のメモリセルに接続されている互いに平行な複数のビット線と、
上記ビット線に接続されている複数のセンスアンプと、
複数のスイッチとを含み、
上記スイッチの各々は、上記複数のビット線のそれぞれのビット線対に接続され、上記それぞれのビット線対を切替可能にショートさせ、
上記それぞれのビット線対のビット線は、2つの異なるセンスアンプに接続され、
上記それぞれのビット線対のビット線は、上記それぞれのビット線対のビット線間に配列されたさらなる1つのビット線に隣接していることを特徴とするメモリ回路。 - 上記複数のメモリセルは、二次元アレイの状態に配置され、
上記複数のビット線の第1ビット線グループは、上記二次元アレイの第1の側に配置されたセンスアンプのみに接続され、
上記複数のビット線からの第2ビット線グループは、上記二次元アレイの第2の側に配置されたセンスアンプのみに接続され、
上記複数のスイッチのいずれか1つのスイッチに接続されている上記ビット線対の各々は、上記第1ビット線グループからの1つのビット線と、上記第2ビット線グループからの1つのビット線とを含むことを特徴とする請求項1に記載のメモリ回路。 - 上記複数のスイッチに接続され、上記複数のスイッチを制御するコントローラをさらに含むことを特徴とする請求項1に記載のメモリ回路。
- 上記それぞれのビット線対のうちの両方のビット線が、読み出し、書き込み、または、リフレッシュのためにメモリに接続されていない場合に、上記コントローラは、それぞれのビット線対に接続されているスイッチを閉じるように構成されていることを特徴とする請求項3に記載のメモリ回路。
- 上記コントローラは、上記それぞれのビット線対をショートさせる前に、上記それぞれのビット線対を、2つの異なる電位に接続させるように構成されていることを特徴とする請求項4に記載のメモリ回路。
- 上記複数のメモリセルの各々は、抵抗記憶素子を含むことを特徴とする請求項1に記載のメモリ回路。
- 二次元アレイの状態に配置されている複数のメモリセルと、
上記複数のメモリセルに接続されている互いに平行な複数のビット線と、
上記複数のビット線に接続されている複数のセンスアンプと、
複数のスイッチとを含み、
上記スイッチの各々は、上記複数のビット線のそれぞれのビット線対に接続され、上記それぞれのビット線対を切替可能にショートさせ、
上記複数のビット線の第1ビット線グループは、上記二次元アレイの第1の側に配置されたセンスアンプのみに接続され、
上記複数のビット線の第2ビット線グループは、上記二次元アレイの第2の側に配置されたセンスアンプのみに接続され、
上記複数のスイッチのいずれか1つのスイッチに接続されている上記ビット線対の各々は、上記第1ビット線グループからの1つのビット線と、上記第2ビット線グループからの1つのビット線とを含むことを特徴とするメモリ回路。 - 上記複数のスイッチのいずれか1つのスイッチに接続されているそれぞれのビット線対のビット線は、互いに隣接していることを特徴とする請求項7に記載のメモリ回路。
- 各上記複数のメモリセルは、抵抗記憶素子を含むことを特徴とする請求項7に記載のメモリ回路。
- メモリ回路を含み、
上記メモリ回路は、
複数のメモリセルに接続されている互いに平行な複数のビット線と、
上記ビット線に接続されている複数のセンスアンプと、
複数のスイッチとを含み、
上記スイッチの各々は、上記複数のビット線のそれぞれのビット線対に接続されて、上記それぞれのビット線対を切替可能にショートさせ、
上記それぞれのビット線対のビット線は、2つの異なるセンスアンプに接続され、
上記それぞれのビット線対のビット線は、上記それぞれのビット線対のビット線間に配列されたさらなる1つのビット線に隣接していることを特徴とするマイクロ電子デバイス。 - 上記マイクロ電子デバイスはメモリ装置であることを特徴とする請求項10に記載のマイクロ電子デバイス。
- プロセッサおよび情報処理回路のうちのいずれかをさらに含むことを特徴とする請求項10に記載のマイクロ電子デバイス。
- 上記マイクロ電子デバイスは、モバイルアプリケーションおよび自動車アプリケーションのうちのいずれかのために構成された内臓システムであることを特徴とする請求項12に記載のマイクロ電子デバイス。
- メモリ回路を含み、
上記メモリ回路は、
二次元アレイの状態に配置されている複数のメモリセルと、
上記複数のメモリセルに接続されている互いに平行な複数のビット線と、
上記複数のビット線に接続されている複数のセンスアンプと、
複数のスイッチとを含み、
上記スイッチの各々は、上記複数のビット線のそれぞれのビット線対に接続され、上記それぞれのビット線対を切替可能にショートさせ、
上記複数のビット線の第1ビット線グループは、上記アレイの第1の側に配置されたセンスアンプのみに接続され、
上記複数のビット線の第2ビット線グループは、上記アレイの第2の側に配置されたセンスアンプのみに接続され、
上記複数のスイッチのいずれか1つのスイッチに接続されているそれぞれのビット線対は、上記第1ビット線グループのうちの1つのビット線と、上記第2ビット線グループのうちの1つのビット線とを含むことを特徴とするマイクロ電子デバイス。 - 上記マイクロ電子デバイスはメモリ装置であることを特徴とする請求項14に記載のマイクロ電子デバイス。
- メモリ回路の操作方法であって、
メモリセルに接続され、メモリセルから読み出し、メモリセルに書き込み、または、メモリセルをリフレッシュさせる第1ビット線を選択する工程と、
第1所定電位を第2ビット線に印加する工程と、
第2所定電位を第3ビット線に印加する工程と、
上記第2ビット線と上記第3ビット線とをショートさせる工程と、
読み出され、または、書き込まれる上記メモリセルのメモリ状態を検知する工程と、
上記メモリセルからデータを読み出す工程とを含み、
上記第1ビット線は、第1センスアンプに接続されており、
上記第2ビット線と上記第1ビット線とは互いに隣接しあい、上記第2ビット線は、第1センスアンプに接続されており、
上記第3ビット線と上記第1ビット線とは互いに隣接しあい、上記第3ビット線は、第2センスアンプに接続されていることを特徴とするメモリ回路の操作方法。 - メモリセルのアレイを含むメモリ回路の操作方法であって、
メモリセルに接続され、メモリセルから読み出し、メモリセルに書き込み、または、メモリセルをリフレッシュさせる第1ビット線を選択する工程と、
第1所定電位を第1センスアンプに接続されている第2ビット線に印加する工程と、
第2所定電位を、上記アレイの第2の側に配置された第2センスアンプに接続されている第3ビット線に印加する工程と、
上記第2ビット線と上記第3ビット線とをショートさせる工程と、
読み出され、または、書き込まれる上記メモリセルのメモリ状態を検知する工程と、
上記メモリセルからデータを読み出す工程とを含み、
上記第1ビット線は、上記アレイの第1の側に配置された第1センスアンプに接続されていることを特徴とするメモリ回路の操作方法。
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