KR20080020958A - 메모리 회로 - Google Patents

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KR20080020958A
KR20080020958A KR1020070088090A KR20070088090A KR20080020958A KR 20080020958 A KR20080020958 A KR 20080020958A KR 1020070088090 A KR1020070088090 A KR 1020070088090A KR 20070088090 A KR20070088090 A KR 20070088090A KR 20080020958 A KR20080020958 A KR 20080020958A
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코르빈 리아브
미카엘 마르케르트
슈테판 디트리히
밀레나 이바노프
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키몬다 아게
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Abstract

메모리 회로는 복수의 메모리 셀들에 연결된 복수의 병렬 비트 라인들, 상기 비트 라인들에 연결된 복수의 감지 증폭기들 및 복수의 스위치들을 포함하고, 각각의 스위치는 상기 복수의 비트 라인들 중 상기 각각의 비트 라인 쌍에 연결되어 상기 각각의 비트 라인 쌍을 스위칭가능하게 단락시킨다. 상기 각각의 비트 라인 쌍의 상기 비트 라인들은 2 개의 상이한 감지 증폭기들에 연결되고, 상기 각각의 비트 라인 쌍의 상기 비트 라인들은 상기 각각의 비트 라인 쌍의 비트 라인들 사이에 배치된 또 다른 비트 라인에 인접한다.

Description

메모리 회로{MEMORY CIRCUIT}
본 발명은 메모리 회로, 메모리 디바이스 및 메모리 회로를 동작시키는 방법에 관한 것이다.
다수의 메모리 셀들을 포함하는 메모리 회로들은 매우 다양한 마이크로전자 디바이스들 및 전용(dedicated) 메모리 디바이스들의 일부분이다. 사실상 모든 기술 분야에서 빠르게 성장하는 디지털 정보 기술의 어플리케이션들의 수는 이와 유사하게 성장하는 고속 및 고용량 메모리 회로들에 대한 요구와 함께 나타난다.
메모리 셀들에 정보를 저장하는 다양한 많은 기술들이 존재한다. 저항성 저장 소자들을 갖는 메모리 회로들과 몇몇 다른 종류의 메모리 회로들에서, 메모리 셀들로부터 데이터를 판독하는 절차는 기준 전위 또는 기준 전하와 정전기 전위 또는 비트 라인 상의 전하를 비교하는 단계를 포함한다. 예를 들어, CBRAM(Conductive Bridging RAM) 기술에서 기준 전위는 통상적으로 판독 전압(Vread) 및 플레이트 전압(plate voltage), 또는 방전 전압(VPL)의 산술 평균이다. 기준 전위를 생성하는 한가지 방법은 2 개의 상이한 비트 라인들에 잘-정의된(well- defined) 2 개의 상이한 전위들을 제공한 다음, 이들 비트 라인들을 단락(short-circuit)시키는 것이다.
본 발명은 개선된 메모리 회로, 개선된 메모리 디바이스 및 메모리 회로를 동작시키는 개선된 방법에 대한 장점들을 제공한다.
본 발명의 일 실시예는 복수의 메모리 셀들에 연결된 복수의 병렬 비트 라인들, 상기 비트 라인들에 연결된 복수의 감지 증폭기들 및 복수의 스위치들을 포함하는 메모리 회로를 제공하고, 각각의 스위치는 상기 복수의 비트 라인들 중 상기 각각의 비트 라인 쌍에 연결되어 상기 각각의 비트 라인 쌍을 스위칭가능하게(switchably) 단락시키며, 상기 각각의 비트 라인 쌍의 상기 비트 라인들은 2 개의 상이한 감지 증폭기들에 연결되고, 상기 각각의 비트 라인 쌍의 상기 비트 라인들은 상기 각각의 비트 라인 쌍의 비트 라인들 사이의 또 다른 비트 라인에 인접한다.
본 발명의 또 다른 실시예는 2-차원 어레이로 배치된 복수의 메모리 셀들, 상기 복수의 메모리 셀들에 연결된 복수의 병렬 비트 라인들, 상기 복수의 비트 라인들에 연결된 복수의 감지 증폭기들 및 복수의 스위치들을 포함하는 메모리 회로를 제공하고, 각각의 스위치는 상기 복수의 비트 라인들 중 각각의 비트 라인 쌍에 연결되어 각각의 비트 라인 쌍을 스위칭가능하게 단락시키며, 상기 복수의 비트 라인들 중 제 1 그룹 비트 라인들은 상기 어레이의 제 1 측면에 배치된 감지 증폭기에만 연결되고, 상기 복수의 비트 라인들 중 제 2 그룹 비트 라인들은 상기 어레이의 제 2 측면에 배치된 감지 증폭기들에만 연결되며, 상기 복수의 스위치들 중 하나의 스위치에 연결된 각각의 비트 라인 쌍은 각각 상기 제 1 그룹 비트 라인들 중 하나의 비트 라인, 및 상기 제 2 그룹 비트 라인들 중 하나의 비트 라인으로 구성된다.
또한, 본 발명의 또 다른 실시예에서는 메모리 회로를 동작시키는 방법이 제공된다. 상기 방법은 판독될 또는 기록될 또는 재생될 메모리 셀에 연결된 제 1 비트 라인을 선택하는 단계를 포함하고, 상기 제 1 비트 라인은 제 1 감지 증폭기에 연결되며; 상기 제 1 비트 라인에 인접한 제 2 비트 라인에 제 1 사전설정된 전위를 인가하는 단계를 포함하고, 상기 제 2 비트 라인은 상기 제 1 감지 증폭기에 연결되며; 상기 제 1 비트 라인에 인접한 제 3 비트 라인에 제 2 사전설정된 전위를 인가하는 단계를 포함하고, 상기 제 3 비트 라인은 제 2 감지 증폭기에 연결되며; 상기 제 2 및 제 3 비트 라인들을 단락시키는 단계; 및 상기 메모리 셀로부터 데이터를 판독하는 단계를 포함한다.
또한, 본 발명의 또 다른 실시예에서는 메모리 셀들의 어레이를 포함하는 메모리 회로를 동작시키는 방법이 제공된다. 상기 방법은 판독될 또는 기록될 또는 재생될 메모리 셀에 연결된 제 1 비트 라인을 선택하는 단계를 포함하고, 상기 제 1 비트 라인은 상기 어레이의 제 1 측면에 배치된 제 1 감지 증폭기에 연결되며; 상기 제 1 감지 증폭기에 연결된 제 2 비트 라인에 제 1 사전설정된 전위를 인가하는 단계; 상기 어레이의 제 2 측면에 배치된 제 2 감지 증폭기에 연결된 제 3 비트 라인에 제 2 사전설정된 전위를 인가하는 단계; 상기 제 2 및 제 3 비트 라인들을 단락시키는 단계; 및 상기 메모리 셀로부터 데이터를 판독하는 단계를 포함한다.
도 1은 종래의 메모리 회로(10)의 개략적인 회로도를 도시한다. 메모리 회로(10)는 개략적으로 원들로 나타낸 복수의 메모리 셀들(12)을 포함한다. 본 발명이 다른 저장 기술들 및 다른 종류의 메모리 셀들에도 사용될 수 있지만, 본 발명의 실시예들 및 종래의 메모리 회로(10)의 이후 설명은 CBRAM 기술을 언급한다.
CBRAM 메모리 회로에서, 각각의 메모리 셀(12)은 선택 트랜지스터 및 저항성 저장 소자를 포함할 수 있다. 저항성 저장 소자의 제 1 단자는 플레이트 전압(VPL)(사전정의된 기준 전위에 대한 모든 전압들)을 제공하는 도전성 부재(통상적으로, 플레이트라고 함)에 연결된다. 저항성 저장 소자의 다른 단자는 선택 트랜지스터의 소스 드레인 영역에 연결된다. 저항성 저장 소자는 (적어도) 2 개의 저항 상태들을 제공하며, 낮은 저항 상태 및 높은 저항 상태는 논리 0 및 논리 1 중 어느 하나를 나타낸다.
또한, 메모리 회로(10)는 복수의 병렬 비트 라인들(21, 22, 23, 24, 25, 26, 27, 28) 및 복수의 병렬 워드 라인들(31, 32, 33, 34)을 포함한다. 메모리 셀들(12)은 비트 라인들 및 워드 라인들의 교차점들에 배치된다.
또한, 메모리 회로(10)는 복수의 감지 증폭기들(41, 42, 43, 44)을 포함하고, 각각의 감지 증폭기는 2 개의 비트 라인들(21, 22, 23, 24, 25, 26, 27, 28)에 연결된다. 각각의 감지 증폭기(41, 42, 43, 44)에 대해, 감지 증폭기에 연결된 하나의 비트 라인은 기본(true) 비트 라인이라 칭하고, 동일한 증폭기에 연결된 다른 하나의 비트 라인은 보조(complement) 비트 라인이라 칭한다. 다음에서, 비트 라인 들(21, 23, 25, 27)은 기본 비트 라인들이라 칭하고, 비트 라인들(22, 24, 26, 28)은 보조 비트 라인들이라 칭한다. 하지만, 상기 명명법은 다른 방식으로 행해질 수도 있다.
또한, 메모리 회로(10)는 복수의 스위치들(51, 52, 53, 54)을 포함하고, 각각의 스위치는 각각의 비트 라인 쌍(22, 26; 21, 25; 24, 28; 23, 27)에 연결되어 상기 각각의 비트 라인 쌍을 스위칭가능하게 단락시킨다. 복수의 스위치들(51, 52, 53, 54)은 각각 2 개의 기본 비트 라인들(21, 23, 25, 27)에 연결되거나, 2 개의 보조 비트 라인들(22, 24, 26, 28)에 연결된다. 제어기(61)는 제어 라인들(63, 64)을 통해 스위치들(51, 52, 53, 54)에 동작가능하게(operatively) 연결된다.
기본 비트 라인(21, 23, 25, 27)에 연결된 메모리 셀(12)로의 어떤 액세스 이전에 또는 바람직하게는 그 동안에, 동일한 감지 증폭기에 연결된 대응하는 보조 비트 라인(22, 24, 26, 28)에 기준 전위가 제공된다. 보조 비트 라인(22, 24, 26, 28)에 연결된 메모리 셀(12)로의 어떤 액세스 이전에 또는 바람직하게는 그 동안에, 동일한 감지 증폭기에 연결된 대응하는 기본 비트 라인(21, 23, 25, 27)에 기준 전위가 제공된다. 통상적으로, 기준 전위는 판독 전압(Vread) 및 플레이트 전압(VPL), 또는 여하한의 다른 제 1 및 제 2 사전설정된 전위들의 산술 평균이다.
기본 비트 라인(21, 23, 25, 27)에 연결된 하나 또는 수개의 메모리 셀들(12)로의 액세스에 대해, 제 1 사전설정된 전위가 보조 비트 라인들(22, 24)에 인가되고, 제 2 사전설정된 전위가 보조 비트 라인들(26, 28)에 인가된다. 그 후, 제어기(61)는 스위치들(51, 53)을 폐쇄함에 따라, 보조 비트 라인 쌍(22, 26)을 단락시키고, 보조 비트 라인 쌍(24, 28)을 단락시킨다. 그 결과, 보조 비트 라인들(22, 24, 26, 28)은 제 1 및 제 2 사전설정된 전위들 간의, 즉 플레이트 전위(VPL) 및 판독 전압(Vread) 간의 산술 평균 전위(Vmean)로 조절된다.
기준 전위의 생성 시에 또는 그 이후에, 기본 비트 라인들(21, 23, 25, 27)에 각각의 메모리 셀들(12)의 저항성 저장 소자를 연결하기 위해 복수의 워드 라인들(31, 32)이 각각 활성화되고, 판독 전압(Vread)이 기본 비트 라인들(21, 23, 25, 27)에 제공된다.
일 실시예에서, 판독 전압(Vread)은 짧은 시간 주기 동안에 기본 비트 라인들(21, 23, 25, 27)에 제공된다. 이 짧은 시간 주기 이후에, 각각의 기본 비트 라인들(21, 23, 25, 27)에서의 전압은 각각의 저항성 저장 소자의 저항 상태를 나타내는 감지 전압이다. 각각의 저항성 저장 소자가 낮은 저항 상태에 있는 경우, 감지 전압은 플레이트 전압(VPL)으로 신속히 떨어진다. 각각의 저항성 저장 소자가 높은 저항 상태에 있는 경우, 감지 전압은 플레이트 전압(VPL)으로 천천히 떨어진다.
각각의 저항성 저장 소자에 저장된 데이터는 각각의 기본 비트 라인(21, 23, 25, 27) 및 대응하는 보조 비트 라인(22, 24, 26, 28)에 연결된 각각의 감지 증폭기(41, 42, 43, 44)를 이용하여, 각각의 기본 비트-라인(21, 23, 25, 27)에서의 감지 전압 및 대응하는 보조 비트 라인(22, 24, 26, 28)에서의 평균 전위(Vmean)를 비 교함으로써 판독된다.
보조 비트 라인(22, 24, 26, 28)에 연결된 하나 또는 수개의 메모리 셀들(12)로의 액세스에 대해, 제 1 사전설정된 전위가 기본 비트 라인들(21, 25)에 인가되고, 제 2 사전설정된 전위가 기본 비트 라인들(23, 27)에 인가된다. 그 후, 제어기(61)는 스위치들(52, 54)을 폐쇄함에 따라, 기본 비트 라인 쌍(21, 25)을 단락시키고, 기본 비트 라인 쌍(23, 27)을 단락시킨다. 그 결과, 기본 비트 라인들(21, 23, 25, 27)은 제 1 및 제 2 사전설정된 전위들 간의, 즉 플레이트 전위(VPL) 및 판독 전압(Vread) 간의 산술 평균 전위(Vmean)로 조절된다.
기준 전위의 생성 시에 또는 그 이후에, 보조 비트 라인들(22, 24, 26, 28)에 각각의 메모리 셀들(12)의 저항성 저장 소자를 연결하기 위해 복수의 워드 라인들(33, 34)이 각각 활성화되고, 판독 전압(Vread)이 보조 비트 라인들(22, 24, 26, 28)에 제공된다.
일 실시예에서, 판독 전압(Vread)은 짧은 시간 주기 동안에 보조 비트 라인들(22, 24, 26, 28)에 제공된다. 이 짧은 시간 주기 이후에, 각각의 보조 비트 라인들(22, 24, 26, 28)에서의 전압은 각각의 저항성 저장 소자의 저항 상태를 나타내는 감지 전압이다. 각각의 저항성 저장 소자가 낮은 저항 상태에 있는 경우, 감지 전압은 플레이트 전압(VPL)으로 신속히 떨어진다. 각각의 저항성 저장 소자가 높은 저항 상태에 있는 경우, 감지 전압은 플레이트 전압(VPL)으로 천천히 떨어진다.
각각의 저항성 저장 소자에 저장된 데이터는 각각의 보조 비트 라인(22, 24, 26, 28) 및 대응하는 기본 비트 라인(21, 23, 25, 27)에 연결된 각각의 감지 증폭기(41, 42, 43, 44)를 이용하여, 각각의 보조 비트-라인(22, 24, 26, 28)에서의 감지 전압 및 대응하는 기본 비트 라인(21, 23, 25, 27)에서의 평균 전위(Vmean)를 비교함으로써 판독된다.
이미 설명된 바와 같이, 판독 전압(Vread)은 제 1 사전설정된 짧은 시간 주기 동안에 각각의 비트 라인에 제공될 수 있다. 이후, 제 2 사전설정된 짧은 시간 주기 동안에는 각각의 비트 라인과 기준 전위를 제공하는 대응하는 비트 라인 사이의 전압 또는 전위차를 감지함으로써 각각의 저항성 저장 소자의 저장 상태가 감지된다. CBRAM 기술에서, 높은 저항 상태 및 낮은 저항 상태에서의 저항성 저장 소자의 저항값들은 몇 자리수(order)만큼 차이가 난다. 그러므로, 제 2 사전설정된 시간 주기가 설정될 수 있으며, 통상적으로는 감지 증폭기에 의해 검출된 순간의 감지 전압이 실질적으로 판독 전압(Vread)과 같거나(저항성 저장 소자가 높은 저항 상태에 있는 경우), 실질적으로 플레이트 전압(VPL)과 같은(저항성 저장 소자가 낮은 저항 상태에 있는 경우) 값으로 설정된다.
대안예로서, 각각의 감지 증폭기가 전위차를 감지함으로써 저장된 데이터를 판독하는 때에, 판독될 메모리 셀에 연결된 각각의 비트 라인은 여전히 판독 전압 소스에 연결된다. 이 경우, 각각의 활성 워드 라인에 의해 활성화된 메모리 셀의 저항성 저장 소자가 높은 저항 상태에 있다면, 판독 전압(Vread)은 각각의 비트 라인에서 유지된다. 각각의 활성 워드 라인에 의해 활성화된 메모리 셀의 저항성 저장 소자가 낮은 저항 상태에 있다면, 각각의 비트 라인의 전위는 플레이트 전압(VPL)으로 풀링(pull)된다. 이 대안적인 판독 절차를 위해, 내부 저항은 낮은 저항 상태 및 높은 저항 상태에서 저항성 저장 소자의 저항 레벨들 사이의 적절한 레벨을 제공하여야 한다.
일 실시예에서, 비트 라인들로의 사전설정된 전위들의 인가는 제어 라인들, 스위치들 및 전위들을 제공하는 소스들을 통하여 제어기(61)에 의해 제어되고, 이들 라인들, 스위치들 및 소스들은 도 1에 도시되어 있지 않다. 대안적으로, 비트 라인으로의 사전설정된 전위의 인가는 메모리 회로(10)의 다른 서브-회로들 또는 서브-디바이스들에 의해 제어된다.
도 2는 도 1을 참조하여 설명된 메모리 회로를 도시한다. 지금부터, 비트 라인들 간의 용량성 커플링(capacitive coupling)은 보조 비트 라인들(22, 24, 26, 28)에 연결된 상술된 메모리 셀들(12)로의 액세스의 경우에 대해 설명된다. 판독 전압(Vread)은 기본 비트 라인들(21, 23)에 인가되고, 플레이트 전압(VPL)은 기본 비트 라인들(25, 27)에 인가된다. 스위치들(52, 54)이 폐쇄되면, 비트 라인들(21, 23)의 전위는 (화살표(66)에 의해 표시된 바와 같이) Vread로부터 Vmean으로 강하(drop)되는 한편, 비트 라인들(25, 27)의 전위는 (화살표(67)에 의해 표시된 바 와 같이) VPL로부터 Vmean으로 상승한다.
비트 라인(22)은 2 개의 비트 라인들(21, 23) 사이에 배치되고, 그 전위는 Vread로부터 Vmean으로 떨어진다. 비트 라인(26)은 2 개의 비트 라인들(25, 27) 사이에 배치되고, 그 전위는 VPL로부터 Vmean으로 상승한다. 따라서, 비트 라인(22)의 전위 및 비트 라인(26)의 전위는 이웃하는 비트 라인들(21, 23, 25, 27)로부터의 용량성 커플링에 의해 영향을 받는다. 이 영향은 유해하며, 마이크로전자 디바이스들의 진보적인 소형화(progressive miniaturization)로 인해 향후 메모리 회로들에 발생할 것이다.
도 3은 본 발명의 제 1 실시예에 따른 메모리 회로(310)의 개략적인 회로도이다. 복수의 메모리 셀들(12)은 복수의 병렬 비트 라인들(21, 22, 23, 24, 25, 26, 27, 28) 및 복수의 병렬 워드 라인들(31, 32, 33, 34)의 교차점들에 2-차원 어레이로 배치된다. 각각의 메모리 셀(12)은 개략적으로 원으로 나타내어져 있다. 메모리 셀들의 어레이의 2 개의 반대 측면들 또는 에지들에 복수의 감지 증폭기들(341, 342, 343, 344)이 제공된다. 각각의 감지 증폭기(341, 342, 343, 344)는 2 개의 비트 라인들(21, 22, 23, 24, 25, 26, 27, 28)에 연결되고, 각각의 비트 라인은 하나의 감지 증폭기에 연결된다.
도 1을 참조하여 상기 설명된 메모리 회로와 유사하게, 도 3에 도시된 메모리 회로(310)는 복수의 스위치들(351, 352, 353, 354)을 포함한다. 각각의 스위치(351, 352, 353, 354)는 각각의 비트 라인 쌍(22, 24; 26, 28; 21, 23; 25, 27) 에 연결되어 상기 각각의 비트 라인 쌍을 스위칭가능하게 단락시킨다. 제어기(361)는 제어 라인들(363, 364)을 통해 스위치들(351, 352, 353, 354)에 동작가능하게 연결된다.
각각의 비트 라인 쌍(22, 24; 26, 28; 21, 23; 25, 27)의 비트 라인들은 각각 2 개의 상이한 감지 증폭기들(341, 342, 343, 344)에 연결된다. 예를 들어, 스위치(351)를 고려하면, 스위치(351)에 연결된 제 1 비트 라인(22)은 감지 증폭기(341)에 연결되고, 스위치(351)에 연결된 제 2 비트 라인(24)은 감지 증폭기(343)에 연결된다. 도 1을 참조하여 상기 설명된 메모리 회로와는 달리, 도 3을 참조하여 설명되는 메모리 회로(310)에서는 스위치(351)에 연결된 비트 라인 쌍(22, 24)에 연결된 감지 증폭기들(341, 343)이 메모리 셀들(12)의 어레이의 상이한(더 상세하게는: 반대의) 측면들 또는 에지들에 배치된다. 이는 다른 스위치들(352, 353, 354), 각각의 비트 라인 쌍(26, 28; 21, 23; 25, 27), 및 각각의 감지 증폭기들(341, 342, 343, 344)에 대해서도 동일하다.
도 3에 도시된 메모리 회로(310)의 동작은 도 1에 도시된 메모리 회로의 상술된 동작과 매우 유사하다.
도 3을 참조하여 상술된 실시예는, 특히 도 1을 참조하여 상술된 메모리 회로와 비교될 때 다수의 장점들을 제공한다. 쉽게 알 수 있는 바와 같이, 평균 전위(Vmean)와 반대의 전위차를 갖는 상이한 사전설정된 전위들에 연결된 2 개의 비트 라인들 사이에는 항상 어느 하나의 비트 라인이 배치된다.
예를 들어, 워드 라인(31)에 연결된 하나 또는 수개의 메모리 셀들(12)로의 액세스 이전에 또는 그 동안에, 제 1 사전설정된 전위가 비트 라인들(22 및 26)에 인가되고, 제 2 사전설정된 전위가 비트 라인들(24, 28)에 인가된다. 따라서, 비트 라인(23)은 제 1 사전설정된 전위를 갖는 하나의 비트 라인(비트 라인(22))과 제 2 사전설정된 전위를 갖는 하나의 비트 라인(비트 라인(24)) 사이에 배치되고; 비트 라인(25)은 제 1 사전설정된 전위를 갖는 하나의 비트 라인(비트 라인(26))과 제 2 사전설정된 전위를 갖는 하나의 비트 라인(비트 라인(24)) 사이에 배치되며; 비트 라인(27)은 제 1 사전설정된 전위를 갖는 하나의 비트 라인(비트 라인(26))과 제 2 사전설정된 전위를 갖는 하나의 비트 라인(비트 라인(28)) 사이에 배치된다.
이와 유사하게, 워드 라인들(33, 34) 중 하나에 연결된 하나 또는 수 개의 메모리 셀들로의 액세스의 준비 시에, 제 1 사전설정된 전위가 비트 라인들(21, 25)에 인가되고, 제 2 사전설정된 전위가 비트 라인들(23 및 27)에 인가된다. 따라서, 비트 라인(22)은 제 1 사전설정된 전위를 갖는 하나의 비트 라인(비트 라인(21))과 제 2 사전설정된 전위를 갖는 하나의 비트 라인(비트 라인(23)) 사이에 배치되고; 비트 라인(24)은 제 1 사전설정된 전위를 갖는 하나의 비트 라인(비트 라인(25))과 제 2 사전설정된 전위를 갖는 하나의 비트 라인(비트 라인(23)) 사이에 배치되며; 비트 라인(26)은 제 1 사전설정된 전위를 갖는 하나의 비트 라인(비트 라인(25))과 제 2 사전설정된 전위를 갖는 하나의 비트 라인(비트 라인(27)) 사이에 배치된다.
이 대칭이, 즉 상이한 사전설정된 전위들에 연결된 2 개의 이웃하는 또는 인 접한 비트 라인들 사이의 각 비트 라인의 배치가 가장 바깥쪽의 비트 라인들(21, 28)에도 적용되는 경우, 도 2에 도시되지 않은 추가 더미(dummy) 비트 라인들이 상기 어레이의 에지들에 배치될 필요가 있다. 대안적으로, 가장 바깥쪽의 비트 라인들(21, 28)의 메모리 셀들에는 데이터가 저장되지 않는다.
이 대칭은 어느 하나의 비트 라인 상의 이웃하는 비트 라인들의 용량성 영향들이 서로 상쇄되는 것을 보장한다. 비트 라인들 사이의 용량성 커플링의 순 효과는 0이다.
도 3을 참조하여 상술된 메모리 회로(310)의 또 다른 장점은 하나의 제어 라인(363, 364)만이 상기 어레이의 각 측면에 제공되어야 한다는 사실에 의해 제공된다. 이는 요구되는 칩 면적을 감소시키고, 제어 라인들(363, 364)의 설계를 비교적 덜 복잡하게 한다.
도 3을 참조하여 상술된 메모리 회로(310)의 또 다른 장점은 스위치들(351, 352, 353, 354)이 쉽게 배치될 수 있고, 또 다른 비트 라인들과의 어떠한 교차를 필요로 하지 않고 비트 라인들에 연결될 수 있다는 사실에 의해 제공된다(예를 들어, 도 1을 참조하여 설명된 메모리 회로에서 스위치(51) 및 비트 라인(25), 스위치(52) 및 비트 라인(22), 스위치(53) 및 비트 라인(27), 스위치(54) 및 비트 라인(24)을 비교한다).
도 4는 본 발명의 제 2 실시예에 따른 메모리 회로(410)의 개략적인 회로도이다. 메모리 회로(410)는 복수의 병렬 비트 라인들(21, 22, 23, 24, 25, 26, 27, 28) 및 복수의 병렬 워드 라인들(31, 32, 33, 34)의 교차점들에 어레이로 배치된 복수의 메모리 셀들(12)을 포함한다. 복수의 감지 증폭기들(41, 42, 43, 44)은 각각 2 개의 비트 라인들(21, 22, 23, 24, 25, 26, 27, 28)에 연결된다. 각각의 비트 라인들(21, 22, 23, 24, 25, 26, 27, 28)은 하나의 감지 증폭기(41, 42, 43, 44)에 연결된다.
각각의 비트 라인(21, 22, 23, 24, 25, 26, 27, 28) 쌍을 스위칭가능하게 연결하는 복수의 스위치들(451, 452, 453, 454)이 제공된다. 제어기(461)는 제어 라인들(463, 464)을 통해 스위치들(451, 452, 453, 454)에 동작가능하게 연결되고, 스위치들(451, 452, 453, 454)을 제어한다. 도 3을 참조하여 상술된 메모리 회로와 유사하게, 복수의 스위치들 중 어느 하나에 연결된 2 개의 비트 라인들은 상기 어레이의 반대 측면들에 배치된 2 개의 감지 증폭기들(441, 442, 443, 444)에 연결된다.
도 4를 참조하여 설명되는 메모리 회로(410)는 동일한 감지 증폭기(441, 442, 443, 444)에 연결된 비트 라인들이 서로 이웃하지 않는다는 점에서 도 3을 참조하여 상술된 메모리 디바이스와 상이하다. 오히려, 비트 라인들(21, 22, 23, 24, 25, 26, 27, 28)은 상기 어레이의 상이한(더 상세하게는: 반대의) 측면들 또는 에지들에 배치된 감지 증폭기들(441, 442, 443, 444)에 교번하여(alternatingly) 연결된다. 상기 어레이의 제 1 측면에 배치된 감지 증폭기들(441, 442)에 연결된 어느 비트 라인 쌍(21, 23; 25, 27) 사이에는 상기 어레이의 제 2 (반대) 측면에 배치된 감지 증폭기(443, 444)에 연결된 비트 라인(22, 26)이 배치되고; 상기 어레이의 제 2 측면에 배치된 감지 증폭기들(443, 444)에 연결된 어느 비트 라인 쌍(22, 24; 26, 28) 사이에는 상기 어레이의 제 1 측면에 배치된 감지 증폭기(441, 442)에 연결된 비트 라인(23, 27)이 배치된다.
이러한 특정한 토폴로지(topoloy)의 결과로, 또한 도 2를 참조하여 상술된 메모리 회로와의 또 다른 차이로, 각각의 스위치(451, 452, 453, 454)는 비트 라인 쌍(서로 이웃하는 23, 24; 27, 28; 21, 22; 25, 26)에 연결된다.
도 4에 도시된 메모리 회로(410)의 동작은 도 1 및 도 3을 참조하여 상술된 메모리 회로들의 동작과 매우 유사하다. 특히, 메모리 셀들의 저항성 저장 상태들의 검출을 위한 기준 전위들은 상술된 바와 같은 사전설정된 전위들의 산술 평균으로서 생성된다.
도 4를 참조하여 설명된 메모리 회로(410)는, 특히 도 1을 참조하여 상술된 메모리 회로와 비교할 때 다수의 장점들을 제공한다. 특히, 어레이의 각 측면에 하나의 제어 라인(463, 464)만이 제공되어야 한다. 이는 요구되는 칩 면적을 감소시키고, 제어 라인들(463, 464)의 설계를 단순화함에 따라, 설계 및 제조 비용을 절감시킨다.
또 다른 장점으로서, 비트 라인들(21, 22, 23, 24, 25, 26, 27, 28)에 스위치들(451, 452, 453, 454)을 연결시키는 와이어들의 교차점들이 존재하지 않는 것이다(도 3을 참조한 상기 설명과 비교).
이미 언급된 바와 같이, 도 1 내지 도 4는 개략적인 회로도를 도시한다. 특히, 메모리 셀들(12)의 개수, 비트 라인들(21, 22, 23, 24, 25, 26, 27, 28)의 개수 및 워드 라인들(31, 32, 33, 34)의 개수는 도 1 내지 도 4에 도시된 것보다 훨 씬 더 많을 수 있다(통상적으로 더 많다).
본 발명은 CBRAM, 및 저항성 저장 소자들 및 전압 감지형 감지 증폭기를 갖는 여타의 메모리 회로들에 특히 유익하나, 본 발명은 다른 타입의 메모리 회로들 또는 다른 저장 기술들에도 유익하다. 특히, 본 발명은 전하 또는 전류 감응성 감지 증폭기들을 갖는 CBRAM에, 또한 판독, 기록 또는 재생 절차 시 전위들 또는 전하들이 차동 증폭기들에 의해 비교되고, 산술 평균 전위 또는 전하가 기준 전위 또는 기준 전하로서 사용되는 다른(CBRAM이 아닌) 타입의 메모리 회로들에 유익하다.
도 5는 도 3, 도 4 또는 상술된 대안예들 또는 변형예들 중 하나를 참조하여 상술된 바와 같은 메모리 회로를 포함하는 마이크로전자 디바이스(70)의 개략적 회로도이다. 또한, 마이크로전자 디바이스(70)는 참조 번호(72)를 갖는 구조체에 의해 개략적으로 간명한 방식으로 나타낸 다른 회로들을 포함한다. 이들 다른 회로들은 워드 라인들(31, 32, 33, 34), 감지 증폭기들(541, 542, 543, 544) 및 제어기(561)에 동작가능하게 연결된다. 또한, 마이크로전자 디바이스(70)는 다른 회로들(72)(및/또는 메모리 회로(510))에 연결된 다수의 입력 및/또는 출력 라인들(74)을 제공한다.
마이크로전자 디바이스(70)는 캐시(cache) 또는 메모리 회로(510)에 의해 제공된 다른 내부 메모리를 갖는 프로세서 또는 마이크로프로세서, 또는 하나 또는 수개의 메모리 회로들(510)을 갖는 여하한의 다른 마이크로전자 디바이스들일 수 있다.
일 실시예에서, 마이크로전자 디바이스(70)는 복수의 메모리 회로들(510)을 갖는 메모리 디바이스이고, 그 각각은 메모리 셀들의 어레이를 포함한다. 이 경우, 다른 회로들(72)은 입력 및 출력 증폭기들, 레지스터들, 어드레스 디코더들 등을 개략적으로 나타낸다.
대안적으로, 마이크로전자 디바이스(70)는 이동 통신 시스템(예를 들어, 휴대 전화) 또는 이동 정보 기술 시스템(예를 들어, 핸드헬드(handheld) 컴퓨터, 노트북 컴퓨터 또는 랩톱(laptop) 컴퓨터)에서의 어플리케이션을 위해, 오토모티브(automotive) 또는 여하한의 다른 어플리케이션들을 위해 형성된 임베디드 시스템(embeded system)이다.
도 6은 본 발명의 또 다른 실시예에 따른 방법의 개략적인 흐름도이다. 제 1 단계(91)에서는 판독될 또는 기록될 또는 재생될 메모리 셀에 연결된 제 1 비트 라인이 선택되고, 제 1 비트 라인은 제 1 감지 증폭기에 연결된다. 제 2 단계(92)에서는 제 1 사전설정된 전위가 제 1 감지 증폭기에 연결된 제 2 비트 라인에 인가된다. 일 실시예에서, 제 2 비트 라인은 제 1 비트 라인에 인접하여, 즉 제 1 및 제 2 비트 라인들이 서로 이웃하여 배치된다.
제 3 단계(93)에서는 제 2 사전설정된 전위가 제 2 감지 증폭기에 연결된 제 3 비트 라인에 인가된다. 도 3을 참조하여 상술된 메모리 회로를 참조하면, 제 3 비트 라인은 제 1 비트 라인에 인접한다, 부연하면 제 1 비트 라인은 제 2 및 제 3 비트 라인들 사이에 배치되고, 제 2 및 제 3 비트 라인들은 제 1 비트 라인에 대해 서로 이웃한다. 도 4를 참조하여 상술된 메모리 회로를 참조하면, 제 2 감지 증폭기는 제 1 감지 증폭기가 배치된 측면과 반대에 있는 메모리 셀들의 어레이의 측면 에 배치된다.
제 4 단계(94)에서는 제 2 및 제 3 비트 라인들이 단락된다.
제 5 단계(95)에서는 제 1 비트 라인에 연결된 메모리 셀의 메모리 상태는 각각의 워드 라인을 활성화함으로써 감지됨에 따라, 제 1 비트 라인에 메모리 셀의 저장 소자를 연결시킨다. 이 단계가 제 4 단계(94) 이후에 수행될 수 있지만, 제 5 단계는 제 4 단계(94)와 동시에 또는 제 2 내지 제 4 단계들(92, 93, 94)과 동시에 수행되는 것이 바람직하다.
제 6 단계(96)에서, 메모리 셀에 저장된 데이터는 제 1 및 제 2 비트 라인들의 전압들 또는 전위들을 비교함으로써 판독된다.
이전의 설명들은 본 발명의 유익한 예시적인 실시예들만을 설명한다. 그러므로, 본 명세서에 개시된 특징들, 청구항들 및 도면들은 본 발명의 다양한 실시예들에서 개별적으로 또한 조합하여 본 발명을 실현하는데 필수적일 수 있다. 이전의 설명은 본 발명의 실시예들에 관한 것이지만, 본 발명의 기본 취지를 벗어나지 않고 본 발명의 다른 실시예들 및 또 다른 실시예들이 행해질 수 있으며, 본 발명의 범위는 다음의 청구항들에 의해 결정된다.
본 발명의 상기 설명된 특징들은 첨부한 도면들과 연계된 다음의 설명으로부터 더 명확해질 것이다. 하지만, 첨부한 도면들은 단지 본 발명의 통상적인 실시예들을 예시한 것이므로, 본 발명의 범위를 제한하는 것으로 여겨서는 안된다는 것을 유의한다. 본 발명은 동일하게 효과적인 다른 실시예들을 인정할 수 있다.
도 1은 종래의 메모리 회로의 개략적인 회로도;
도 2는 도 1에 도시된 종래의 메모리 회로의 또 다른 개략적인 회로도;
도 3은 본 발명의 제 1 실시예에 따른 메모리 회로의 개략적 회로도;
도 4는 본 발명의 제 2 실시예에 따른 메모리 회로의 개략적인 회로도;
도 5는 본 발명의 제 3 실시예에 따른 메모리 디바이스의 개략적인 회로도; 및
도 6은 본 발명의 또 다른 실시예에 따른 방법의 개략적인 흐름도를 도시한다.

Claims (17)

  1. 메모리 회로에 있어서,
    복수의 메모리 셀들에 연결된 복수의 병렬 비트 라인들;
    상기 비트 라인들에 연결된 복수의 감지 증폭기들; 및
    복수의 스위치들을 포함하고, 각각의 스위치는 상기 복수의 비트 라인들의 각각의 비트 라인 쌍에 연결되어 상기 각각의 비트 라인 쌍을 스위칭가능하게(switchably) 단락시키며, 상기 각각의 비트 라인 쌍의 상기 비트 라인들은 2 개의 상이한 감지 증폭기들에 연결되고, 상기 각각의 비트 라인 쌍의 상기 비트 라인들은 상기 각각의 비트 라인 쌍의 비트 라인들 사이에 배치된 또 다른 비트 라인에 인접한 것을 특징으로 하는 메모리 회로.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 2-차원 어레이로 배치되고,
    상기 복수의 비트 라인들 중 제 1 그룹 비트 라인들은 상기 어레이의 제 1 측면에 배치된 감지 증폭기들에만 연결되며,
    상기 복수의 비트 라인들 중 제 2 그룹 비트 라인들은 상기 어레이의 제 2 측면에 배치된 감지 증폭기들에만 연결되고,
    상기 복수의 스위치들 중 하나의 스위치에 연결된 각각의 비트 라인 쌍은 상기 제 1 그룹 비트 라인들 중 하나의 비트 라인, 및 상기 제 2 그룹 비트 라인들 중 하나의 비트 라인을 포함하는 것을 특징으로 하는 메모리 회로.
  3. 제 1 항에 있어서,
    상기 복수의 스위치들에 연결되어 상기 복수의 스위치들을 제어하는 제어기를 더 포함하는 것을 특징으로 하는 메모리 회로.
  4. 제 3 항에 있어서,
    상기 제어기는 상기 각각의 비트 라인 쌍 중 두 개의 비트 라인들이 판독될 또는 기록될 또는 재생될 메모리 셀에 연결되지 않을 때 각각의 비트 라인들에 연결된 스위치를 폐쇄하도록 구성되는 것을 특징으로 하는 메모리 회로.
  5. 제 4 항에 있어서,
    상기 제어기는 상기 각각의 비트 라인 쌍을 단락시키기 이전에 2 개의 상이한 전위들에 상기 각각의 비트 라인 쌍을 연결하도록 구성되는 것을 특징으로 하는 메모리 회로.
  6. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 각각 저항성 저장 소자를 포함하는 것을 특징으로 하는 메모리 회로.
  7. 메모리 회로에 있어서,
    2-차원 어레이로 배치된 복수의 메모리 셀들;
    상기 복수의 메모리 셀들에 연결된 복수의 병렬 비트 라인들;
    상기 복수의 비트 라인들에 연결된 복수의 감지 증폭기들; 및
    복수의 스위치들을 포함하고, 각각의 스위치는 상기 복수의 비트 라인들의 각각의 비트 라인 쌍에 연결되어 상기 각각의 비트 라인 쌍을 스위칭가능하게 단락시키며,
    상기 복수의 비트 라인들 중 제 1 그룹 비트 라인들은 상기 어레이의 제 1 측면에 배치된 감지 증폭기에만 연결되고,
    상기 복수의 비트 라인들 중 제 2 그룹 비트 라인들은 상기 어레이의 제 2 측면에 배치된 감지 증폭기들에만 연결되며,
    상기 복수의 스위치들 중 하나의 스위치에 연결된 각각의 비트 라인 쌍은 상기 제 1 그룹 비트 라인들 중 하나의 비트 라인, 및 상기 제 2 그룹 비트 라인들 중 하나의 비트 라인을 포함하는 것을 특징으로 하는 메모리 회로.
  8. 제 7 항에 있어서,
    상기 복수의 스위치들 중 하나의 스위치에 연결된 상기 각각의 비트 라인 쌍의 상기 비트 라인들은 서로 인접한 것을 특징으로 하는 메모리 회로.
  9. 제 7 항에 있어서,
    상기 복수의 메모리 셀들은 각각 저항성 저장 소자를 포함하는 것을 특징으로 하는 메모리 회로.
  10. 메모리 회로를 포함하는 마이크로전자 디바이스에 있어서,
    상기 메모리 회로는:
    복수의 메모리 셀들에 연결된 복수의 병렬 비트 라인들;
    상기 비트 라인들에 연결된 복수의 감지 증폭기들; 및
    복수의 스위치들을 포함하고, 각각의 스위치는 상기 복수의 비트 라인들의 각각의 비트 라인 쌍에 연결되어 상기 각각의 비트 라인 쌍을 스위칭가능하게 단락시키며, 상기 각각의 비트 라인 쌍의 상기 비트 라인들은 2 개의 상이한 감지 증폭기들에 연결되고, 상기 각각의 비트 라인 쌍의 상기 비트 라인들은 상기 각각의 비트 라인 쌍의 비트 라인들 사이에 배치된 또 다른 비트 라인에 인접한 것을 특징으로 하는 마이크로전자 디바이스.
  11. 제 10 항에 있어서,
    상기 마이크로전자 디바이스는 메모리 디바이스인 것을 특징으로 하는 마이크로전자 디바이스.
  12. 제 10 항에 있어서,
    프로세서 및 정보 처리 회로 중 하나를 더 포함하는 것을 특징으로 하는 마 이크로전자 디바이스.
  13. 제 12 항에 있어서,
    상기 마이크로전자 디바이스는 모바일 어플리케이션(mobile application) 및 오토모티브 어플리케이션(automotive application) 중 하나를 위해 형성된 임베디드 시스템(embeded system)인 것을 특징으로 하는 마이크로전자 디바이스.
  14. 메모리 회로를 포함하는 마이크로전자 디바이스에 있어서,
    상기 메모리 회로는:
    2-차원 어레이로 배치된 복수의 메모리 셀들;
    상기 복수의 메모리 셀들에 연결된 복수의 병렬 비트 라인들;
    상기 복수의 비트 라인들에 연결된 복수의 감지 증폭기들; 및
    복수의 스위치들을 포함하고, 각각의 스위치는 상기 복수의 비트 라인들의 각각의 비트 라인 쌍에 연결되어 상기 각각의 비트 라인 쌍을 스위칭가능하게 단락시키며,
    상기 복수의 비트 라인들 중 제 1 그룹 비트 라인들은 상기 어레이의 제 1 측면에 배치된 감지 증폭기에만 연결되고,
    상기 복수의 비트 라인들 중 제 2 그룹 비트 라인들은 상기 어레이의 제 2 측면에 배치된 감지 증폭기들에만 연결되며,
    상기 복수의 스위치들 중 하나의 스위치에 연결된 각각의 비트 라인 쌍은 상 기 제 1 그룹 비트 라인들 중 하나의 비트 라인, 및 상기 제 2 그룹 비트 라인들 중 하나의 비트 라인을 포함하는 것을 특징으로 하는 마이크로전자 디바이스.
  15. 제 14 항에 있어서,
    상기 마이크로전자 디바이스는 메모리 디바이스인 것을 특징으로 하는 마이크로전자 디바이스.
  16. 메모리 회로를 동작시키는 방법에 있어서,
    판독될 또는 기록될 또는 재생될 메모리 셀에 연결된 제 1 비트 라인을 선택하는 단계를 포함하고, 상기 제 1 비트 라인은 제 1 감지 증폭기에 연결되며;
    제 2 비트 라인에 제 1 사전설정된 전위를 인가하는 단계를 포함하고, 상기 제 1 비트 라인 및 상기 제 2 비트 라인은 서로 인접하며; 상기 제 2 비트 라인은 상기 제 1 감지 증폭기에 연결되며;
    제 3 비트 라인에 제 2 사전설정된 전위를 인가하는 단계를 포함하고, 상기 제 1 비트 라인 및 상기 제 3 비트 라인은 서로 인접하며, 상기 제 3 비트 라인은 제 2 감지 증폭기에 연결되며;
    상기 제 2 및 제 3 비트 라인들을 단락시키는 단계;
    판독될 또는 기록될 상기 메모리 셀의 메모리 상태를 감지하는 단계; 및
    상기 메모리 셀로부터 데이터를 판독하는 단계를 포함하는 것을 특징으로 하는 메모리 회로를 동작시키는 방법.
  17. 메모리 셀들의 어레이를 포함하는 메모리 회로를 동작시키는 방법에 있어서,
    판독될 또는 기록될 또는 재생될 메모리 셀에 연결된 제 1 비트 라인을 선택하는 단계를 포함하고, 상기 제 1 비트 라인은 상기 어레이의 제 1 측면에 배치된 제 1 감지 증폭기에 연결되며;
    상기 제 1 감지 증폭기에 연결된 제 2 비트 라인에 제 1 사전설정된 전위를 인가하는 단계;
    상기 어레이의 제 2 측면에 배치된 제 2 감지 증폭기에 연결된 제 3 비트 라인에 제 2 사전설정된 전위를 인가하는 단계;
    상기 제 2 및 제 3 비트 라인들을 단락시키는 단계;
    판독될 또는 기록될 상기 메모리 셀의 메모리 상태를 감지하는 단계; 및
    상기 메모리 셀로부터 데이터를 판독하는 단계를 포함하는 것을 특징으로 하는 메모리 회로를 동작시키는 방법.
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