JPS6134792A

JPS6134792A - 半導体記憶装置

Info

Publication number: JPS6134792A
Application number: JP15502284A
Authority: JP
Inventors: Takayasu Sakurai; 貴康桜井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-07-25
Filing date: 1984-07-25
Publication date: 1986-02-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体記憶装置に係り、特にセンスアンプ群と
ビット線群との配置構造に関する。

〔発明の技術的背景〕

たとえばダイナミックＲＡＭ　（ランダムアクセスメモ
リ）においては、１つのセンスアンプに対してビット線
対ＢＬ，ＦＴ，が同じ方向に設けられている第１の配置
構造（　ｆｏｌｄｅｄ　ｂｉｔ　ｌｉｎｅ型）のものと
、１つのセンスアンプに対してビットｆｓＢＬ，Ｉｌｒ
Ｌが両側に別れる方向に設けられている第２の配置構造
（　ｏｐｅｎ　ｂｉｔ　ｌｉｎｅ型）のものとがある。

第４図は、上記第１の配置構造を有するメモリの一部を
示しており、ＭＣ・・・はメモリセルアレイにおけるメ
モリセルであって、１つのキャパシタＣ、！ニー１つの
トランスファゲートＱとからなシ、ＷＬ・・・は特定行
のメモリセルＭＣ・・を選択するためのワード線である
。ＢＬ、ＢＬはビット線対であって、通常はそれぞれ複
数個のメモリセルＭＣ・・と１個のダミーセル（図示せ
ず）とが接続されておシ、選択されたメモリセルから記
憶データに対応した電圧信号および選択されたダミーセ
ルから基準となる電圧信号を取υ出すためのものである
。Ｃ８・・・はビット線対ＢＬ、ＢＬの１組を選択する
列選択スイッチ（トランジスタスイッチＬ　ＳＡ・・・
は前記ビット線対ＢＬ　、ＢＬに取シ出された微少な電
位差を増幅するためのラッチ型センスアンプ、ＤＬ。

ＤＬはセンスアンプＳＡ・・−によシセンスされたデー
タを出力側に取シ出すためのデータ線対、Ｌｓはセンス
ラッチ信号φＬを前記センスアンプＳＡ・・・に供給す
るためのセンスラッチ線である。

ここで、上記メモリの動作を概略的に説明する。先ず、
１組のビット線対ＢＬ　、ＢＬが選択されてノリチャー
ジ電源（図示せず）からプリチャージされる。次に、特
定のワード線ＷＬが選択されてハイレベルになると、そ
れに接続されたメモリセルＭＣ・・中のキャパシタＣに
蓄えられている信号が上記選択メモリセルＭＣに接続さ
れたピッ）ｉｌＢ　ＬまたはＢＬに出力する。

これと同時に図示しないダミーワード線が選択されて、
それに接続されたダミーセルからの基準信号が上記選択
ダミーセルに接続されたビット線ＢＬまたはＢＬに出力
する。次に、センスラッチ信号φＬが供給されてセンス
アンプＳＡ・・・は活性化されてセンス動作を開始する
。

上記した第１の配置構造を有するメモリにおいては、メ
モリセルアレイの行方向における２セルピツチ内に１個
のセンスアンプが設けられている。

一方、前記第２の配置構造を有する従来のメモリの一部
を第５図に示しておシ、このメモリにおいて前記第４図
中と同一部分には同一符号を付しておシ、このメモリの
動作は前記第４図のメモリの動作と同じである。

上記した第２の配置構造ヲ有するメモリにおいては、メ
モリセルアレイの行方向における１セルピツチ内に１個
のセンスアンプが設けられている。

〔背景技術の問題点〕

ところで、近年、ＬＳＩのデザインルールが微細化し、
且つ多層配線が可能になってきたので、メモリセルアレ
イのセルピッチはどんどん小さくなってきた。これに対
して、前記センスアンプは、たとえは第６図に示すよう
に０ＭＯ８化されたセンスアンプＳＡが用いられたシ、
高機能化に伴って多数のトランジスタを使って構成され
るようになってきた。、また、前記多層配線はメモリセ
ルを小面積化するために導入されており・センスアンプ
の回路ノやターンを効率良く縮小するのには不向きであ
る。これらの事情によシ、前記第４図に示した第１の配
置構造の場合は２つのセルピッチ内に、前記第５図に示
した第２の配置構造の場合は１つのセルピッチ内にそれ
ぞれ１個のセンスアンプのＪ４？ターンを描くことは困
難になってきた。特に、センスアン７’ＳＡを構成する
主トランジスタＱ１　　、Ｃ２の閾値電圧のアンバラン
スを補償するようにした高機能のセンスアンｆｒＪ大き
な・ぐターン面積を占有する。

また、上記各従来例のメモリにあっては、ビット線群の
１つの集合ブロックに付随するセンスアンプ群の電源線
は全てのセンスアンプで共用されていたので、電源線を
介してのセンスアンプの相互干渉が大きかった。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、パターン
面積が太きくなシがちな高機能のセンスアンプをメモリ
セルピッチが小さい場合でも無理なく容易にメモリセル
アレイに付加し得ると共にセンスアンプ相互の干渉を低
減でき、大容量の半導体メモリ集積回路に適用可能な半
導体記憶装置を提供するものである。

〔発明の概要〕

即ち、本発明の半導体記憶装置は、メモリセルアレイに
おける各列のメモリセルに接続されたピット細粗・から
なるビット線ブロックの列方向両端側に、ヒ゛ットｊｔ
？ｊ！　電位センス用のセンスアンプ群を振り分けて配
置してなることを特徴とするものである。

したがって、ピット庁アブロックの両側における各セン
スアンプの行方向配置上の余裕が生じ、上記両側にセン
スアンプの個数の半分づつ振シ分けることによってセン
スアンプの行方向ピッチとメモリセル行方向ピッチとの
比が従来例の２倍以上になる。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る、第１図は半導体メモリ集積回路における一部を簡略的に
示しておシ、（ＢＬ、、Ｂ虱）、　（Ｂ　Ｌ、’　。

Ｅ）、ωＩ、３．　Ｂ　Ｌ、）、（Ｂ　Ｌ４．　Ｂ　Ｌ
）・・はメモリセルアレイのセル（図示せず）に接続さ
れたｆｏｌｄｅｄ　ｂｉｔ　１ｉｎｅ型のビット線対で
あって、それぞれ列方向に並んでお９、このようなメモ
リセルアレイにおけるビット線の集合をそれぞれビット
線ブロック１０・・・と称する。ＳＡ、。

側（図中右側）に接続され、隣りのビット線対ＢＬ、、
ＢＬ２の他端側（Ｉ２１中Ｈ側）にセンスアンプＳＡ、
が接続され、同様にＳ４３　、ＳＡ。

・・・も交互にビット線対（Ｂ　Ｌ３　、Ｂ　Ｌ３）、
（Ｂ　Ｌ４゜ＢＬ４）・・・の右側、左側に接続されて
いる。即ち、センスアンプＳＡ、、ＳＡ、、ＳＡ、、Ｓ
Ａ４・・・はビット線ブロック１０の両側に半分づつ振
シ分けられた配置でメモリセルアレイに付加てれている
。

上記メモリにおいては、メモリセルの行方向の２ピツチ
内に１個のセンスアンプのパターン面積く、つまりセン
スアンプのピッチをメモリセルピッチの４倍にとること
ができ、第４図に示した従来例に比べてＡ’ターン配置
上の余裕が２倍になっている。したがって、パターン面
積が大きくなシがちな高機能のセンスアンプをメモリセ
ルピッチが小さい場合でも無理なく容易に付加すること
ができる。また、左側のセンスアンプ群と右側のセンス
アンプ群とで電源線を別々にとるように配線することが
でき、これによって電源線を介してのセンスアンプ相互
の干渉も従来例に比べて捧に減少させることができる。

第２図は、本発明の他の実施例として、ｏｐｅｎｂｉｔ
　１ｉｎｅ型のビット線対（Ｂ　Ｌ　、　Ｂ　Ｌ）−・
・とセンスアンプＳＡ、、　　、　５Ａｆｆｉ、・・・
との配置関係の一例を示している。即ち、センスアンプ
ＳＡ、１　。

５Ａ２２・・・に接続された各一方のピット線がメモリ
セルアレイ（図中ＭＣはメモリセル）の各ブロック領域
内に並んで配置されてビット線ブロック：ｚｌ：２ｚ・
・・を形成している。そして、ピット線ブロック２ノに
関して見ると、センスアンプ８Ａ□　、５Ａ２２，５Ａ
３１．ＳＡ、＊・・・が左右に半分づつ振り分けられた
配置でメモリセルアレイに付加されている。同様に、ビ
ット線ブロック２２に関して見ると、センスアンプ５Ａ
ｔｔ　　＊　ＳＡｌｍ　　Ｔ　５Ａ３２　　＋　ｓＡｓ
、　”’が左右に半分づつ振９分けられた配置で付加さ
れている。

このメモリにおいては、メモリセルピッチの２倍のピッ
チでセンスアンプを配置すればよく、第５図に示した従
来例に比べて２倍の余裕があシ、高機能のセンスアンプ
を無理なく配置でき、左右のセンスアンプ群の電源線を
別々にとることによシミ源線を介してのセンスアンプ相
互干渉を棒に減少させることができる。

なお、本発明の特徴は、ビット線ブロックの左右にセン
スアンプ群を振シ分けて配置し、センスアンプのピッチ
余裕を従来例の２倍以上にすることにあシ、メモリセル
の構成は１キヤパシタ、１トランジスタのものに限らず
、たとえば第７図に示すよりな６トランジスタで構成さ
れるスタティックメモリセルＭ　Ｃ’を用いたメモリに
も本発明を適用可能である。このようなメモリセルを用
いたメモリにおける適用例を第３図に示しておシ、ビッ
ト線ブロック３ｏにおけるｆｏｌｄｅｄ　ｂｉｔ　１ｉ
ｎｅ型のビット線対（ＢＬ１＋ＢＬ１）、（ＢＬ、、Ｂ
Ｌ、）、（ＢＬ３　、ＢＬ、）。

（ＢＬ４　、ＢＬ４）・・・はメモリセルアレイにおけ
る各列のメモリセル（図示せず）に接続されている。そ
して、上記ビット線ブロック３ｏの左右にセンスアンプ
ＳＡ、、ＳＡ、・・・が振シ分けられて配置されている
。さらに、センスアンプＳＡ、とビット線対ＢＬ、、Ｂ
Ｌｔ　　との間には制御信号φ６によってスイッチ制御
されるトランジスタスイッチＳ、が設けられ、上記セン
スアンプＳＡ、とビット線対ＢＬ、＋ＢＬｓとの間には
制御信号φ８によってスイッチ制御されるトランジスタ
スイッチＳ３が設けられている。このようなスイッチＳ
１　ｒ　Ｓｇの切換制御によってセンスアンプＳＡ１は
ビット線対（Ｒ１，、。

Ｂ　Ｌ、）、（ＢＬ３　、ＢＬ、）で共用されている。

したがって、センスアンプＳＡ１は８ピツトラインピツ
チ（８メモリセルピツチ）に配置でき、前記実施例に比
べてセンスアンプのピッチヲ大きくとることができる。

上記と同様に、ビット線ブロック３０の反対側に配置さ
れているセンスアンプＳＡ、についても、制御信号φ５
．φＳによってスイッチ制御されるトランジスタスイッ
チＳ、、Ｓ４によりビット線対（Ｂ　Ｌ、　、　Ｂ　Ｌ
、）。

（Ｂ　Ｌ４．　Ｂ　Ｌ４）に切換接続されるようになっ
ているので、８メモリセルピツチ内に配置することがで
きる。

〔発明の効果〕

上述したように本発明の半導体記憶装置によれば、従来
例よシも２倍以上のメモリセルピッチでセンスアンプの
パターンを描くことができるようになシ、メモリセルピ
ッチが小さい場合でも高機能のセンスアンプをパターン
的に無理なく付加することが可能になシ、センスアンプ
相互の電源線を介しての干渉も減少させることが可能に
なるので、大容量の半導体メモリ集積回路に適用するこ
とができる。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の一実施例の要部を簡
略的に示すお４成説明図、第２図および４３図はそれぞ
れ他の実施例の要部を簡略的に示すｎ・Ｙ成説明図、第
４図および第５図はそれぞれ従来の半導体メモリの一部
を簡略的に示す回路１］、第６図は高機能センスアンプ
の一例を示す回路図、第７図はメモリセルの一例を示す
回路１ｍでちる。Ｉｎ、２１，２２．３０・・・ビット線ブロック、ＢＬ
　、ＢＬ　、（ＢＬｌ　、ＢＬｌ）〜（Ｔ３Ｉ、４　、
ＢＬ４）・・・ビット線、Ｓ　Ａ１・〜Ｓ　Ａ４　　ｒ
　５Ａ２１　　＋　Ｓ　Ａ２２　ｒＳＡ、、　　、　Ｓ
Ａ８．　　、　ＳＡ３□、　ＳＡ、３．、、センスアン
プ、ｒａｃ　、　Ｍｃへ・・メモリセル、ｓ１〜ｓ４・
・・スイッチ素子。出＆ｉ１人代理人　弁理士　鈴　江　武　彦第１図第２１′ｚＩ第３図第４区

Claims

【特許請求の範囲】

（１）メモリセルアレイにおける各列のメモリセルに接
続されたビット線群からなるビット線ブロックの列方向
両端側にビット線電位用のセンスアンプ群を振り分けて
配置してなることを特徴とする半導体記憶装置。
（２）前記ビット線ブロックは、同一のセンスアンプに
接続されるビット線対が順次並んでおり、前記各センス
アンプの行方向ピッチは前記メモリセルの行方向ピッチ
の４倍以上であることを特徴とする前記特許請求の範囲
第１項記載の半導体記憶装置。
（３）前記ビット線ブロックは、複数のビット線対にお
ける各一方のビット線が順次並んでおり、前記各センス
アンプの行方向ピッチは前記メモリセルの行方向ピッチ
の２倍以上であることを特徴とする前記特許請求の範囲
第１項記載の半導体記憶装置。
（４）前記各センスアンプと少なくとも２本のビット線
または２対のビット線対とを切換接続するためのスイッ
チ素子を具備することを特徴とする前記特許請求の範囲
第１項記載の半導体装置。