JP3227331B2 - ビット線構造 - Google Patents
ビット線構造Info
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- JP3227331B2 JP3227331B2 JP02138095A JP2138095A JP3227331B2 JP 3227331 B2 JP3227331 B2 JP 3227331B2 JP 02138095 A JP02138095 A JP 02138095A JP 2138095 A JP2138095 A JP 2138095A JP 3227331 B2 JP3227331 B2 JP 3227331B2
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Description
【０００１】
【産業上の利用分野】本発明は電力消耗の少ないビット
線構造及び半導体メモリ装置に係り、特にレイアウト面
積を大きくせずに、チップの動作電流を減らすことがで
き、ビット線とビット線との間のセンシングノイズも減
らすことができるビット線構造及び半導体メモリ装置に
関する。
線構造及び半導体メモリ装置に係り、特にレイアウト面
積を大きくせずに、チップの動作電流を減らすことがで
き、ビット線とビット線との間のセンシングノイズも減
らすことができるビット線構造及び半導体メモリ装置に
関する。
【０００２】
【従来の技術】Ｄ−ＲＡＭでは、Ｄ−ＲＡＭ ＣＥＬＬ
（セル）に貯蔵された情報（実際には貯蔵用キャパシタ
ーに充電されている電荷）を読み出すため、縦横に配列
されているワード線とビット線を指定して一つのセルを
選択し、これにより、セルの情報がビット線を通じてセ
ンサーアンプに伝達され、こうして読み出された情報
は、データバスを介してＤ−ＲＡＭの外に伝達される。
最近大容量のＤ−ＲＡＭチップが開発され、一つのビッ
ト線に接続されるセル数が多くなってきた。その上、セ
ル単位面積が減少してくるとともに、ワード線とビット
線との間隔も狭くなってきた。その結果、消耗する電力
も大きくなり、センシング時のノイズも増加し、そして
このことがＤ−ＲＡＭの信頼性を阻害する要因になって
いる。
（セル）に貯蔵された情報（実際には貯蔵用キャパシタ
ーに充電されている電荷）を読み出すため、縦横に配列
されているワード線とビット線を指定して一つのセルを
選択し、これにより、セルの情報がビット線を通じてセ
ンサーアンプに伝達され、こうして読み出された情報
は、データバスを介してＤ−ＲＡＭの外に伝達される。
最近大容量のＤ−ＲＡＭチップが開発され、一つのビッ
ト線に接続されるセル数が多くなってきた。その上、セ
ル単位面積が減少してくるとともに、ワード線とビット
線との間隔も狭くなってきた。その結果、消耗する電力
も大きくなり、センシング時のノイズも増加し、そして
このことがＤ−ＲＡＭの信頼性を阻害する要因になって
いる。
【０００３】半導体メモリ装置におけるビット線構造に
ついての従来技術を説明するために簡単な回路図を図２
に示した。図２において、セルアレイ（Cell Array）Ａ
Ｒ０、ＡＲ１、ＡＲ２、……はそれぞれ多数のワード線
（ＷＬ１、ＷＬ２、……ＷＬｉ…）とビット線（ＢＬ、
／ＢＬ）を有しており、このビット線はポリシリコンま
たはメタルのような導電材料で、しかも同じ一つの導電
材料（第１材料）で構成される。そして各ビット線はビ
ット線選択スイッチ１２に接続される。ビット線選択ス
イッチ１２はセルアレイＡＲ０とＡＲ１との間に位置し
センサーアンプ（Senser Amplifier）に接続されてい
る。ビット線ＢＬ、／ＢＬが接続されたビット線選択ス
イッチ１２は、２個ずつ１対をなしてセンサーアンプに
接続され、また、ビット線ＢＬとビット線／ＢＬの２対
がそれぞれセンサーアンプの上側と下側に接続される。
すなわちセンサーアンプ一つにはビット線四つが接続さ
れるようにビット線選択スイッチ四つが接続される。図
示した構造においては、センサーアンプは、セルアレイ
ＡＲ０とＡＲ１に含まれる２対のビット線によって共有
され（Shared）ている。
ついての従来技術を説明するために簡単な回路図を図２
に示した。図２において、セルアレイ（Cell Array）Ａ
Ｒ０、ＡＲ１、ＡＲ２、……はそれぞれ多数のワード線
（ＷＬ１、ＷＬ２、……ＷＬｉ…）とビット線（ＢＬ、
／ＢＬ）を有しており、このビット線はポリシリコンま
たはメタルのような導電材料で、しかも同じ一つの導電
材料（第１材料）で構成される。そして各ビット線はビ
ット線選択スイッチ１２に接続される。ビット線選択ス
イッチ１２はセルアレイＡＲ０とＡＲ１との間に位置し
センサーアンプ（Senser Amplifier）に接続されてい
る。ビット線ＢＬ、／ＢＬが接続されたビット線選択ス
イッチ１２は、２個ずつ１対をなしてセンサーアンプに
接続され、また、ビット線ＢＬとビット線／ＢＬの２対
がそれぞれセンサーアンプの上側と下側に接続される。
すなわちセンサーアンプ一つにはビット線四つが接続さ
れるようにビット線選択スイッチ四つが接続される。図
示した構造においては、センサーアンプは、セルアレイ
ＡＲ０とＡＲ１に含まれる２対のビット線によって共有
され（Shared）ている。
【０００４】センサーアンプに接続された１対のビット
線（ビット線と／ビット線、以下「／」は「バー」を意
味する）は一つのセルアレイに属し、ビット線の他の対
（ビット線と／ビット線）は別のセルアレイに属する。
線（ビット線と／ビット線、以下「／」は「バー」を意
味する）は一つのセルアレイに属し、ビット線の他の対
（ビット線と／ビット線）は別のセルアレイに属する。
【０００５】次に、図２により、従来技術の動作につい
て説明する。セルアレイＡＲ０に属する一つのセルＣＬ
ｉを選択するためワード線ＷＬｉを選択すると、それに
より、選択されたセルＣＬｉに貯蔵された情報がビット
線に与えられる。この状態のもとでは、同じワード線に
接続されたすべてのセルの情報も同じくそれぞれのビッ
ト線に与えられる。センサーアンプＳＡｉは、ビット線
選択スイッチＢＳＷｉを介してＢＬと／ＢＬの電圧を比
較増幅することにより情報を読み取る。すなわち、ビッ
ト線ＢＬｉが選択され、セルＣＬｉに貯蔵されていた情
報が読み出されることになる。このようにして、セルに
貯蔵された情報がセンサーアンプのビット線に与えられ
ると、その情報は増幅されて再びセルのキャパシター内
に貯蔵されるようになる。次にワード線への電圧印加が
なくなるとセンサーアンプ及びビット線は最初の状態に
戻る。
て説明する。セルアレイＡＲ０に属する一つのセルＣＬ
ｉを選択するためワード線ＷＬｉを選択すると、それに
より、選択されたセルＣＬｉに貯蔵された情報がビット
線に与えられる。この状態のもとでは、同じワード線に
接続されたすべてのセルの情報も同じくそれぞれのビッ
ト線に与えられる。センサーアンプＳＡｉは、ビット線
選択スイッチＢＳＷｉを介してＢＬと／ＢＬの電圧を比
較増幅することにより情報を読み取る。すなわち、ビッ
ト線ＢＬｉが選択され、セルＣＬｉに貯蔵されていた情
報が読み出されることになる。このようにして、セルに
貯蔵された情報がセンサーアンプのビット線に与えられ
ると、その情報は増幅されて再びセルのキャパシター内
に貯蔵されるようになる。次にワード線への電圧印加が
なくなるとセンサーアンプ及びビット線は最初の状態に
戻る。
【０００６】
【発明が解決しようとする課題】上記の従来技術におい
ては、限定された面積内にレイアウトする場合、同一導
電材料で構成される一つのビット線に接続されるメモリ
セルの数は非常に多くなり、そのビット線の容量も大き
くなる。それ故、チップが動作すると、ビット線を流れ
る電流は大きく、電力の消耗も大きくなる。さらに、ビ
ット線間の容量の増加により、情報の読み取り時に誤差
が発生する可能性も大きい。本発明は、このような従来
の問題点を解決するために創案されたもので、その目的
は、レイアウト面積を大きくせずに、電力消耗を少なく
し、ビット線間のセンシングノイズを減らすことのでき
るビット線構造及び半導体メモリ装置を提供することに
ある。
ては、限定された面積内にレイアウトする場合、同一導
電材料で構成される一つのビット線に接続されるメモリ
セルの数は非常に多くなり、そのビット線の容量も大き
くなる。それ故、チップが動作すると、ビット線を流れ
る電流は大きく、電力の消耗も大きくなる。さらに、ビ
ット線間の容量の増加により、情報の読み取り時に誤差
が発生する可能性も大きい。本発明は、このような従来
の問題点を解決するために創案されたもので、その目的
は、レイアウト面積を大きくせずに、電力消耗を少なく
し、ビット線間のセンシングノイズを減らすことのでき
るビット線構造及び半導体メモリ装置を提供することに
ある。
【０００７】
【課題を解決するための手段】この目的を達成するた
め、本発明においては、ビット線選択スイッチを介して
多数のセルが接続される二つのビット線対ＢＬ及び／Ｂ
Ｌが一つのセンサーアンプに接続される構成を有するビ
ット線とセンサーアンプの接続構造において、一つのセ
ルアレイ内にある上記ビット線対ＢＬと／ＢＬを各々半
分に分割して構成した、センサーアンプに近い側の第１
ビット線対ＢＬ及び／ＢＬと、センサーアンプに遠い側
の第２ビット線対ＢＬ及び／ＢＬと；上記第２ビット線
対のうちＢＬをセンサーアンプに接続する第１接続ビッ
ト線と；上記第２ビット線対のうち／ＢＬをセンサーア
ンプに接続する第２接続ビット線と；上記第１ビット線
対をセンサーアンプに接続する第１のビット線選択スイ
ッチと、上記第１及び第２接続ビット線をセンサーアン
プに接続する第２のビット線選択スイッチを備えて、上
記第１ビット線対は上記第１及び第２接続ビット線を介
さずに直接上記センサーアンプに接続され、上記第２ビ
ット線対は上記第１及び第２接続ビット線を介して上記
センサーアンプに接続され、上記第２接続ビット線は隣
接した他のセンサーアンプの／ＢＬの第２ビット線を接
続する上記第２接続ビット線と互いに二つの交差点で交
差し、上記第１接続ビット線及び上記第２接続ビット線
は、上記第１ビット線対及び上記第２ビット線対とは異
なる材料で構成する。
め、本発明においては、ビット線選択スイッチを介して
多数のセルが接続される二つのビット線対ＢＬ及び／Ｂ
Ｌが一つのセンサーアンプに接続される構成を有するビ
ット線とセンサーアンプの接続構造において、一つのセ
ルアレイ内にある上記ビット線対ＢＬと／ＢＬを各々半
分に分割して構成した、センサーアンプに近い側の第１
ビット線対ＢＬ及び／ＢＬと、センサーアンプに遠い側
の第２ビット線対ＢＬ及び／ＢＬと；上記第２ビット線
対のうちＢＬをセンサーアンプに接続する第１接続ビッ
ト線と；上記第２ビット線対のうち／ＢＬをセンサーア
ンプに接続する第２接続ビット線と；上記第１ビット線
対をセンサーアンプに接続する第１のビット線選択スイ
ッチと、上記第１及び第２接続ビット線をセンサーアン
プに接続する第２のビット線選択スイッチを備えて、上
記第１ビット線対は上記第１及び第２接続ビット線を介
さずに直接上記センサーアンプに接続され、上記第２ビ
ット線対は上記第１及び第２接続ビット線を介して上記
センサーアンプに接続され、上記第２接続ビット線は隣
接した他のセンサーアンプの／ＢＬの第２ビット線を接
続する上記第２接続ビット線と互いに二つの交差点で交
差し、上記第１接続ビット線及び上記第２接続ビット線
は、上記第１ビット線対及び上記第２ビット線対とは異
なる材料で構成する。
【０００８】この場合に、上記第２接続ビット線の交差
部中の１個所は上記第１ビット線対と上記第２ビット線
対が分かれる所で交差する構成とするのがよい。
部中の１個所は上記第１ビット線対と上記第２ビット線
対が分かれる所で交差する構成とするのがよい。
【０００９】
【００１０】
【００１１】
【作用】本発明では、センサーアンプに接続されるビッ
ト線当たりのメモリセルの数を従来のビット線に比べて
半分に減らすことになり、これにより電力消耗も少なく
なる。また、互いに隣接したセンサーアンプのそれぞれ
に接続される第２接続ビット線（２４−２）が互いに２
個所で交差する二つの交差部（２５）を有する回路構成
は、後述で詳述するように、選択されたセルの情報をセ
ンシングするとき、センサーアンプにビット線対を介し
て入力される雑音を相殺させる働きがある。さらに、第
２接続ビット線（２４−２）が他のセンサーアンプのＢ
Ｌの第１ビット線の上層を通るように立体配線をすれば
レイアウト損をなくすことになる。また、第１接続ビッ
ト線（２４−１）及び第２接続ビット線（２４−２）
を、第１ビット線（２１）及び第２ビット線（２３）と
は異なる材料で構成すれば、第１接続ビット線及び第２
接続ビット線にはより導電率のよい材料を用いることに
より一層電力消耗を少なくすることも可能になる。
ト線当たりのメモリセルの数を従来のビット線に比べて
半分に減らすことになり、これにより電力消耗も少なく
なる。また、互いに隣接したセンサーアンプのそれぞれ
に接続される第２接続ビット線（２４−２）が互いに２
個所で交差する二つの交差部（２５）を有する回路構成
は、後述で詳述するように、選択されたセルの情報をセ
ンシングするとき、センサーアンプにビット線対を介し
て入力される雑音を相殺させる働きがある。さらに、第
２接続ビット線（２４−２）が他のセンサーアンプのＢ
Ｌの第１ビット線の上層を通るように立体配線をすれば
レイアウト損をなくすことになる。また、第１接続ビッ
ト線（２４−１）及び第２接続ビット線（２４−２）
を、第１ビット線（２１）及び第２ビット線（２３）と
は異なる材料で構成すれば、第１接続ビット線及び第２
接続ビット線にはより導電率のよい材料を用いることに
より一層電力消耗を少なくすることも可能になる。
【００１２】
【実施例】図１は本発明のビット線構造の実施例を示す
もので、以下、図１によりその実施例を説明する。ビッ
ト線選択スイッチは、多数のセルが接続される各ビット
線に接続され、これにより該当ビット線はセンサーアン
プに接続される。センサーアンプはセルアレイＡＲ０と
セルアレイＡＲ１間に位置しており、ビット線４対すな
わちビット線ＢＬの４本とビット線／ＢＬの４本とが各
選択スイッチを介してセンサーアンプに接続されてい
る。各アレイにはビット線ＢＬと／ＢＬが相互交代して
連続的に羅列されている。ビット線ＢＬと／ＢＬはセン
サーアンプに接続される１対のビット線を区分するため
付けた名称で互いに対を成し、一つのセルアレイ内では
センサーアンプはその数がビット線対の数と同じくなる
よう配列される。ビット線ＢＬと／ＢＬが対をなして並
列に形成される。このビット線ＢＬの長さは従来のビッ
ト線の半分すなわち従来のビット線が中間で二つに分離
され、そのビット線は一つの材料（第１ビット線材料）
で形成される。二つのＢＬと二つの／ＢＬの中では、セ
ンサーアンプに近くにある第１ビット線（２１）はビッ
ト線選択スイッチ（２２）によってセンサーアンプに直
接接続される。二つのＢＬと二つの／ＢＬの中では、セ
ンサーアンプから遠くに離れている第２ビット線（２
３）の中の一つ（例えばＢＬと／ＢＬの第２ビット線中
の一つであるビット線ＢＬ）は、第１接続ビット線（２
４−１）に接続される。この第１接続ビット線（２４−
１）は第２ビット線材料で形成され、第１ビット線とは
他の層に形成される。またこの第１接続ビット線（２４
−１）はビット線選択スイッチ（２２）によりセンサー
アンプに接続される。第２ビット線（２３）のうちの他
の一つ（例えばＢＬと／ＢＬの第２ビット線中の一つで
ある／ＢＬ）は、ビット線選択スイッチと第２接続ビッ
ト線によってセンサーアンプに接続される。そしてこの
第２接続ビット線は、第２ビット線材料で形成され、第
１ビット線とは異なる他の層に形成される。この／ＢＬ
の第２接続ビット線（２４−２）は、隣接した他のセン
サーアンプの第１ビット線ＢＬの上層を通る。さらに、
この／ＢＬの第２接続ビット線（２４−２）は、隣接し
た他のセンサーアンプの／ＢＬの第２ビット線を接続す
る他の第２接続ビット線（２４−２）と二つの交差点
（２５）で交差する。二つの交差点（２５）のうちの一
つは、ビット線選択スイッチ（２２）とセンサーアンプ
（１０）との間に位置する。接続ビット線（２４）は第
１ビット線材料で形成してもよいが、第１ビット線材料
よりは伝導率の良い第２ビット線材料で形成するのが好
ましい。交差している部分（２５）は、第１ビット線材
料と第２ビット線材料とが一緒に出会うところで立体的
に交差し合うビット線をなしている。このようなビット
線構造がセンサーアンプに上下対称に接続される。ビッ
ト線は、ただ一つのビット線材料が使われていた従来技
術のものと比較してメモリセルの数が半減するように、
二つに分離される。その上、レイアウト面積に損失が発
生しないように、二つの層の中で立体的に配線がなされ
る。特に二つのビット線材料が一緒に接続される部分で
一つのビット線材料が立体的に交差しており、これによ
りセンシングの際ノイズに強くなるよう構成されてい
る。四つのビット線当たりに、二つの接続ビット線が互
いに交差し、これらの四つのビット線は、同じセルアレ
イに属するセンサーアンプに接続されるよう、同一方向
に走っている。
もので、以下、図１によりその実施例を説明する。ビッ
ト線選択スイッチは、多数のセルが接続される各ビット
線に接続され、これにより該当ビット線はセンサーアン
プに接続される。センサーアンプはセルアレイＡＲ０と
セルアレイＡＲ１間に位置しており、ビット線４対すな
わちビット線ＢＬの４本とビット線／ＢＬの４本とが各
選択スイッチを介してセンサーアンプに接続されてい
る。各アレイにはビット線ＢＬと／ＢＬが相互交代して
連続的に羅列されている。ビット線ＢＬと／ＢＬはセン
サーアンプに接続される１対のビット線を区分するため
付けた名称で互いに対を成し、一つのセルアレイ内では
センサーアンプはその数がビット線対の数と同じくなる
よう配列される。ビット線ＢＬと／ＢＬが対をなして並
列に形成される。このビット線ＢＬの長さは従来のビッ
ト線の半分すなわち従来のビット線が中間で二つに分離
され、そのビット線は一つの材料（第１ビット線材料）
で形成される。二つのＢＬと二つの／ＢＬの中では、セ
ンサーアンプに近くにある第１ビット線（２１）はビッ
ト線選択スイッチ（２２）によってセンサーアンプに直
接接続される。二つのＢＬと二つの／ＢＬの中では、セ
ンサーアンプから遠くに離れている第２ビット線（２
３）の中の一つ（例えばＢＬと／ＢＬの第２ビット線中
の一つであるビット線ＢＬ）は、第１接続ビット線（２
４−１）に接続される。この第１接続ビット線（２４−
１）は第２ビット線材料で形成され、第１ビット線とは
他の層に形成される。またこの第１接続ビット線（２４
−１）はビット線選択スイッチ（２２）によりセンサー
アンプに接続される。第２ビット線（２３）のうちの他
の一つ（例えばＢＬと／ＢＬの第２ビット線中の一つで
ある／ＢＬ）は、ビット線選択スイッチと第２接続ビッ
ト線によってセンサーアンプに接続される。そしてこの
第２接続ビット線は、第２ビット線材料で形成され、第
１ビット線とは異なる他の層に形成される。この／ＢＬ
の第２接続ビット線（２４−２）は、隣接した他のセン
サーアンプの第１ビット線ＢＬの上層を通る。さらに、
この／ＢＬの第２接続ビット線（２４−２）は、隣接し
た他のセンサーアンプの／ＢＬの第２ビット線を接続す
る他の第２接続ビット線（２４−２）と二つの交差点
（２５）で交差する。二つの交差点（２５）のうちの一
つは、ビット線選択スイッチ（２２）とセンサーアンプ
（１０）との間に位置する。接続ビット線（２４）は第
１ビット線材料で形成してもよいが、第１ビット線材料
よりは伝導率の良い第２ビット線材料で形成するのが好
ましい。交差している部分（２５）は、第１ビット線材
料と第２ビット線材料とが一緒に出会うところで立体的
に交差し合うビット線をなしている。このようなビット
線構造がセンサーアンプに上下対称に接続される。ビッ
ト線は、ただ一つのビット線材料が使われていた従来技
術のものと比較してメモリセルの数が半減するように、
二つに分離される。その上、レイアウト面積に損失が発
生しないように、二つの層の中で立体的に配線がなされ
る。特に二つのビット線材料が一緒に接続される部分で
一つのビット線材料が立体的に交差しており、これによ
りセンシングの際ノイズに強くなるよう構成されてい
る。四つのビット線当たりに、二つの接続ビット線が互
いに交差し、これらの四つのビット線は、同じセルアレ
イに属するセンサーアンプに接続されるよう、同一方向
に走っている。
【００１３】次に本発明のビット線構造の動作について
述べる。例えばセルアレイＡＲＯにある一つのセルＣＬ
ｉ（ここでｉは任意の数字を示すものであるが理解を助
けるため図面では一個所を特定して示す。本明細書で使
用するｉはすべて同じ意味で使用する。）を選択するた
めワード線ＷＬｉを選択すれば選択されたＣＬｉに貯蔵
された情報がビット線に与えられる。この際、同じワー
ド線に接続されたすべてのセルの情報も一緒に各々のビ
ット線に与えられる。センサーアンプＳＡｉはビット線
選択信号ＢＳ１によってターンオンされたビット線選択
スイッチＢＳＷｉを介してＢＬと／ＢＬの電圧を比較増
幅しながら情報を読み取りする。そうするとビット線Ｂ
Ｌｉを選択してセルＣＬｉに貯蔵された情報を読み出し
する。このようにしてセルに貯蔵された情報がセンサー
アンプのビット線に与えられると、その情報は増幅され
て再びセルのキャパシタ内に貯蔵されるようになり、次
にワード線は閉じてセンサーアンプ及び各ビット線選択
回路は始めの状態に戻って行く。このような動作は従来
の技術と同じであるけれども、ビット線選択信号が従来
は二種類だけが用いられたが、本発明では四種すなわち
ＢＳ１、ＢＳ２、ＢＳ３、ＢＳ４を使用する点が異な
る。選択されたセルの情報をセンシングする時、ビット
線ＢＬと／ＢＬの間には寄生キャパシタＣｐによってカ
ップリング影響を受けるようになる。この影響は隣接し
たセル等の貯蔵された情報０または１に従ってビット線
の電位が異なるようになり、これによりセンシング時に
ノイズを発生させる。本発明では、交差部分（第２接続
ビット線部分）のお蔭で、ビット線ＢＬとビット線／Ｂ
Ｌとは同じノイズを受けることになり、その結果として
ノイズが補償されるようになる。もっと詳細に説明する
と、選択されたセルＣＬｉの情報をセンシングする時、
ビット線／ＢＬは、隣接した他のビット線ＢＬとにより
形成される寄生キャパシタＣｐ（３０）によってノイズ
を受ける。また同時にビット線ＢＬも、隣接したセンサ
ーアンプのもうひとつのＢＬとによって形成される寄生
キャパシタＣｐ（３１）によってノイズを受ける。それ
故、これらのノイズは、互いに同じ方向のノイズを受け
るため互いに相殺されてノイズを減らす効果がある。
述べる。例えばセルアレイＡＲＯにある一つのセルＣＬ
ｉ（ここでｉは任意の数字を示すものであるが理解を助
けるため図面では一個所を特定して示す。本明細書で使
用するｉはすべて同じ意味で使用する。）を選択するた
めワード線ＷＬｉを選択すれば選択されたＣＬｉに貯蔵
された情報がビット線に与えられる。この際、同じワー
ド線に接続されたすべてのセルの情報も一緒に各々のビ
ット線に与えられる。センサーアンプＳＡｉはビット線
選択信号ＢＳ１によってターンオンされたビット線選択
スイッチＢＳＷｉを介してＢＬと／ＢＬの電圧を比較増
幅しながら情報を読み取りする。そうするとビット線Ｂ
Ｌｉを選択してセルＣＬｉに貯蔵された情報を読み出し
する。このようにしてセルに貯蔵された情報がセンサー
アンプのビット線に与えられると、その情報は増幅され
て再びセルのキャパシタ内に貯蔵されるようになり、次
にワード線は閉じてセンサーアンプ及び各ビット線選択
回路は始めの状態に戻って行く。このような動作は従来
の技術と同じであるけれども、ビット線選択信号が従来
は二種類だけが用いられたが、本発明では四種すなわち
ＢＳ１、ＢＳ２、ＢＳ３、ＢＳ４を使用する点が異な
る。選択されたセルの情報をセンシングする時、ビット
線ＢＬと／ＢＬの間には寄生キャパシタＣｐによってカ
ップリング影響を受けるようになる。この影響は隣接し
たセル等の貯蔵された情報０または１に従ってビット線
の電位が異なるようになり、これによりセンシング時に
ノイズを発生させる。本発明では、交差部分（第２接続
ビット線部分）のお蔭で、ビット線ＢＬとビット線／Ｂ
Ｌとは同じノイズを受けることになり、その結果として
ノイズが補償されるようになる。もっと詳細に説明する
と、選択されたセルＣＬｉの情報をセンシングする時、
ビット線／ＢＬは、隣接した他のビット線ＢＬとにより
形成される寄生キャパシタＣｐ（３０）によってノイズ
を受ける。また同時にビット線ＢＬも、隣接したセンサ
ーアンプのもうひとつのＢＬとによって形成される寄生
キャパシタＣｐ（３１）によってノイズを受ける。それ
故、これらのノイズは、互いに同じ方向のノイズを受け
るため互いに相殺されてノイズを減らす効果がある。
【００１４】また、本発明のビット線構造を半導体装置
に適用すれば、装置全体として、レイアウト損がなく、
電力の消耗が少なく、ノイズも少なくなり、大きな効果
が期待できる。
に適用すれば、装置全体として、レイアウト損がなく、
電力の消耗が少なく、ノイズも少なくなり、大きな効果
が期待できる。
【００１５】
【発明の効果】本発明によれば、ビット線当たり接続さ
れたメモリセルの数は従来のビット線に比べて半分に減
らされるので電力消耗が少ない。そしてビット線は立体
的に配線されレイアウト損がない。特に二つのビット線
材料が互いに接続される部分で一つのビット線材料が立
体的に交差するように構成され、これによりセンシング
時のノイズに強くなる。
れたメモリセルの数は従来のビット線に比べて半分に減
らされるので電力消耗が少ない。そしてビット線は立体
的に配線されレイアウト損がない。特に二つのビット線
材料が互いに接続される部分で一つのビット線材料が立
体的に交差するように構成され、これによりセンシング
時のノイズに強くなる。
【図１】本発明のビット線構造を示す図。
【図２】従来技術のビット線構造を示す図。
１０…センサーアンプ １２…ビット線
選択スイッチ ２１…第１ビット線 ２２…ビット線
選択スイッチ ２３…第２ビット線 ２４−１…第１
接続ビット線 ２４−２…第２接続ビット線 ２５…交差部 ３０、３１…寄生キャパシタ ＡＲ０、ＡＲ１…セルアレイ ＢＬｉ…ビット
線 ＢＬ、／ＢＬ…ビット線対 ＢＳ１、ＢＳ２、ＢＳ３、ＢＳ４…ビット線選択信号 ＢＳＷｉ…ビット線選択スイッチ ＣＬｉ…セル ＣＰ…寄生キャパシタ ＳＡｉ…センサ
ーアンプ ＷＬ、ＷＬｉ…ワード線
選択スイッチ ２１…第１ビット線 ２２…ビット線
選択スイッチ ２３…第２ビット線 ２４−１…第１
接続ビット線 ２４−２…第２接続ビット線 ２５…交差部 ３０、３１…寄生キャパシタ ＡＲ０、ＡＲ１…セルアレイ ＢＬｉ…ビット
線 ＢＬ、／ＢＬ…ビット線対 ＢＳ１、ＢＳ２、ＢＳ３、ＢＳ４…ビット線選択信号 ＢＳＷｉ…ビット線選択スイッチ ＣＬｉ…セル ＣＰ…寄生キャパシタ ＳＡｉ…センサ
ーアンプ ＷＬ、ＷＬｉ…ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タエ−ヒョウング キム 大韓民国 キュングキ−ド アンヤング −シ ホギエ−−１−ドン 944−35 Ｂ−201 (56)参考文献 特開 平７−211059（ＪＰ，Ａ) 特開 平５−325542（ＪＰ，Ａ) 特開 昭63−160093（ＪＰ，Ａ) 特開 昭63−229693（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401
Claims (2)
- 【請求項１】ビット線選択スイッチを介して多数のセル
が接続される二つのビット線対ＢＬ及び／ＢＬが一つの
センサーアンプに接続される構成を有するビット線とセ
ンサーアンプの接続構造において、 一つのセルアレイ内にある上記ビット線対ＢＬと／ＢＬ
を各々半分に分割して構成した、センサーアンプに近い
側の第１ビット線対ＢＬ及び／ＢＬと、センサーアンプ
に遠い側の第２ビット線対ＢＬ及び／ＢＬと； 上記第２ビット線対のうちＢＬをセンサーアンプに接続
する第１接続ビット線と； 上記第２ビット線対のうち／ＢＬをセンサーアンプに接
続する第２接続ビット線と；上記第１ビット線対をセンサーアンプに接続する第１の
ビット線選択スイッチと、上記第１及び第２接続ビット
線をセンサーアンプに接続する第２のビット線選択スイ
ッチを備えて、 上記第１ビット線対は上記第１及び第２接続ビット線を
介さずに直接上記センサーアンプに接続され、上記第２
ビット線対は上記第１及び第２接続ビット線を介して上
記センサーアンプに接続され、上記第２接続ビット線は隣接した他のセンサーアンプの
／ＢＬの第２ビット線を接続する上記第２接続ビット線
と互いに二つの交差点で交差し、 上記第１接続ビット線及び上記第２接続ビット線は、上
記第１ビット線対及び上記第２ビット線対とは異なる材
料で構成することを特徴とするビット線構造。 - 【請求項２】請求項１記載のビット線構造において、上
記第２接続ビット線の交差部中の１個所は上記第１ビッ
ト線対と上記第２ビット線対が分かれる所で交差するこ
とを特徴とするビット線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02138095A JP3227331B2 (ja) | 1995-02-09 | 1995-02-09 | ビット線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02138095A JP3227331B2 (ja) | 1995-02-09 | 1995-02-09 | ビット線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08221974A JPH08221974A (ja) | 1996-08-30 |
| JP3227331B2 true JP3227331B2 (ja) | 2001-11-12 |
Family
ID=12053492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02138095A Expired - Fee Related JP3227331B2 (ja) | 1995-02-09 | 1995-02-09 | ビット線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3227331B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917744A (en) * | 1997-12-18 | 1999-06-29 | Siemens Aktiengesellschaft | Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines |
| JP3381698B2 (ja) | 2000-02-04 | 2003-03-04 | 日本電気株式会社 | 半導体記憶装置 |
| US6479851B1 (en) * | 2000-05-16 | 2002-11-12 | Hynix Semiconductor, Inc. | Memory device with divided bit-line architecture |
| US7274612B2 (en) | 2003-09-19 | 2007-09-25 | International Business Machines Corporation | DRAM circuit and its operation method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3672946B2 (ja) * | 1993-11-30 | 2005-07-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
1995
- 1995-02-09 JP JP02138095A patent/JP3227331B2/ja not_active Expired - Fee Related
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|---|---|
| JPH08221974A (ja) | 1996-08-30 |
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