JPH08221974A - ビット線構造及び半導体メモリ装置 - Google Patents
ビット線構造及び半導体メモリ装置Info
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- JPH08221974A JPH08221974A JP7021380A JP2138095A JPH08221974A JP H08221974 A JPH08221974 A JP H08221974A JP 7021380 A JP7021380 A JP 7021380A JP 2138095 A JP2138095 A JP 2138095A JP H08221974 A JPH08221974 A JP H08221974A
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Abstract
なくし、ビット線間のセンシングノイズを減らすビット
線構造及び半導体メモリ装置を提供する。 【構成】半導体メモリ装置のビット線とセンサーアンプ
の接続構造において、ビット線対BLと/BLを各々半
分に分割して構成した、センサーアンプに近い側の第1
ビット線対BL及び/BLと、センサーアンプに遠い側
の第2ビット線対BL及び/BLと;上記第2ビット線
対のうちBLをセンサーアンプに接続する第1接続ビッ
ト線と;上記第2ビット線対のうち/BLをセンサーア
ンプに接続する第2接続ビット線と;該第2接続ビット
線は、隣接した他のセンサーアンプのBLの第2ビット
線を接続する第2接続ビット線と互いに2個所で交差す
る二つの交差部を有する回路構成と;上記第1ビット線
対と第2ビット線対をセンサーアンプに各々接続するビ
ット線選択スイッチを備える。
Description
線構造及び半導体メモリ装置に係り、特にレイアウト面
積を大きくせずに、チップの動作電流を減らすことがで
き、ビット線とビット線との間のセンシングノイズも減
らすことができるビット線構造及び半導体メモリ装置に
関する。
(セル)に貯蔵された情報(実際には貯蔵用キャパシタ
ーに充電されている電荷)を読み出すため、縦横に配列
されているワード線とビット線を指定して一つのセルを
選択し、これにより、セルの情報がビット線を通じてセ
ンサーアンプに伝達され、こうして読み出された情報
は、データバスを介してD−RAMの外に伝達される。
最近大容量のD−RAMチップが開発され、一つのビッ
ト線に接続されるセル数が多くなってきた。その上、セ
ル単位面積が減少してくるとともに、ワード線とビット
線との間隔も狭くなってきた。その結果、消耗する電力
も大きくなり、センシング時のノイズも増加し、そして
このことがD−RAMの信頼性を阻害する要因になって
いる。
ついての従来技術を説明するために簡単な回路図を図2
に示した。図2において、セルアレイ(Cell Array)A
R0、AR1、AR2、……はそれぞれ多数のワード線
(WL1、WL2、……WLi…)とビット線(BL、
/BL)を有しており、このビット線はポリシリコンま
たはメタルのような導電材料で、しかも同じ一つの導電
材料(第1材料)で構成される。そして各ビット線はビ
ット線選択スイッチ12に接続される。ビット線選択ス
イッチ12はセルアレイAR0とAR1との間に位置し
センサーアンプ(Senser Amplifier)に接続されてい
る。ビット線BL、/BLが接続されたビット線選択ス
イッチ12は、2個ずつ1対をなしてセンサーアンプに
接続され、また、ビット線BLとビット線/BLの2対
がそれぞれセンサーアンプの上側と下側に接続される。
すなわちセンサーアンプ一つにはビット線四つが接続さ
れるようにビット線選択スイッチ四つが接続される。図
示した構造においては、センサーアンプは、セルアレイ
AR0とAR1に含まれる2対のビット線によって共有
され(Shared)ている。
線(ビット線と/ビット線、以下「/」は「バー」を意
味する)は一つのセルアレイに属し、ビット線の他の対
(ビット線と/ビット線)は別のセルアレイに属する。
て説明する。セルアレイAR0に属する一つのセルCL
iを選択するためワード線WLiを選択すると、それに
より、選択されたセルCLiに貯蔵された情報がビット
線に与えられる。この状態のもとでは、同じワード線に
接続されたすべてのセルの情報も同じくそれぞれのビッ
ト線に与えられる。センサーアンプSAiは、ビット線
選択スイッチBSWiを介してBLと/BLの電圧を比
較増幅することにより情報を読み取る。すなわち、ビッ
ト線BLiが選択され、セルCLiに貯蔵されていた情
報が読み出されることになる。このようにして、セルに
貯蔵された情報がセンサーアンプのビット線に与えられ
ると、その情報は増幅されて再びセルのキャパシター内
に貯蔵されるようになる。次にワード線への電圧印加が
なくなるとセンサーアンプ及びビット線は最初の状態に
戻る。
ては、限定された面積内にレイアウトする場合、同一導
電材料で構成される一つのビット線に接続されるメモリ
セルの数は非常に多くなり、そのビット線の容量も大き
くなる。それ故、チップが動作すると、ビット線を流れ
る電流は大きく、電力の消耗も大きくなる。さらに、ビ
ット線間の容量の増加により、情報の読み取り時に誤差
が発生する可能性も大きい。本発明は、このような従来
の問題点を解決するために創案されたもので、その目的
は、レイアウト面積を大きくせずに、電力消耗を少なく
し、ビット線間のセンシングノイズを減らすことのでき
るビット線構造及び半導体メモリ装置を提供することに
ある。
め、本発明のビット線構造では、ビット線選択スイッチ
を介して多数のセルが接続される二つのビット線対BL
及び/BLが一つのセンサーアンプに接続される構成を
有するビット線とセンサーアンプの接続構造において、
例えば図1に示すように、一つのセルアレイ内にある上
記ビット線対BLと/BLを各々半分に分割して構成し
た、センサーアンプに近い側の第1ビット線対BL及び
/BL(隣接し合う21、以下単に21という)と、セ
ンサーアンプに遠い側の第2ビット線対BL及び/BL
(隣接し合う23、以下単に23という)と;上記第2
ビット線対(23)のうちBLをセンサーアンプ(1
0)に接続する第1接続ビット線(24−1)と;上記
第2ビット線対(23)のうち/BLをセンサーアンプ
(10)に接続する第2接続ビット線(24−2)と;
該第2接続ビット線(24−2)は、隣接した他のセン
サーアンプのBLの第2ビット線を接続する第2接続ビ
ット線(24−2)と互いに2個所で交差する二つの交
差部(25)を有する回路構成と;上記第1ビット線対
(21)と上記第2ビット線対(23)をセンサーアン
プ(10)に各々接続するビット線選択スイッチ(2
2)を備えることとする。
−2)は他のセンサーアンプのBLの第1ビット線の上
層を通り、また上記2個所の交差部中の1個所はビット
線選択スイッチとセンサーアンプの間に位置する構成と
するのがよい。
1)及び上記第2接続ビット線(24−2)は、上記第
1ビット線(21)及び上記第2ビット線(23)とは
異なる材料で構成するようにしてもよい。
り半導体メモリ装置を構成するようにすれば本発明のビ
ット線構造の効果が一層有効になる。
ト線当たりのメモリセルの数を従来のビット線に比べて
半分に減らすことになり、これにより電力消耗も少なく
なる。また、互いに隣接したセンサーアンプのそれぞれ
に接続される第2接続ビット線(24−2)が互いに2
個所で交差する二つの交差部(25)を有する回路構成
は、後述で詳述するように、選択されたセルの情報をセ
ンシングするとき、センサーアンプにビット線対を介し
て入力される雑音を相殺させる働きがある。さらに、第
2接続ビット線(24−2)が他のセンサーアンプのB
Lの第1ビット線の上層を通るように立体配線をすれば
レイアウト損をなくすことになる。また、第1接続ビッ
ト線(24−1)及び第2接続ビット線(24−2)
を、第1ビット線(21)及び第2ビット線(23)と
は異なる材料で構成すれば、第1接続ビット線及び第2
接続ビット線にはより導電率のよい材料を用いることに
より一層電力消耗を少なくすることも可能になる。
もので、以下、図1によりその実施例を説明する。ビッ
ト線選択スイッチは、多数のセルが接続される各ビット
線に接続され、これにより該当ビット線はセンサーアン
プに接続される。センサーアンプはセルアレイAR0と
セルアレイAR1間に位置しており、ビット線4対すな
わちビット線BLの4本とビット線/BLの4本とが各
選択スイッチを介してセンサーアンプに接続されてい
る。各アレイにはビット線BLと/BLが相互交代して
連続的に羅列されている。ビット線BLと/BLはセン
サーアンプに接続される1対のビット線を区分するため
付けた名称で互いに対を成し、一つのセルアレイ内では
センサーアンプはその数がビット線対の数と同じくなる
よう配列される。ビット線BLと/BLが対をなして並
列に形成される。このビット線BLの長さは従来のビッ
ト線の半分すなわち従来のビット線が中間で二つに分離
され、そのビット線は一つの材料(第1ビット線材料)
で形成される。二つのBLと二つの/BLの中では、セ
ンサーアンプに近くにある第1ビット線(21)はビッ
ト線選択スイッチ(22)によってセンサーアンプに直
接接続される。二つのBLと二つの/BLの中では、セ
ンサーアンプから遠くに離れている第2ビット線(2
3)の中の一つ(例えばBLと/BLの第2ビット線中
の一つであるビット線BL)は、第1接続ビット線(2
4−1)に接続される。この第1接続ビット線(24−
1)は第2ビット線材料で形成され、第1ビット線とは
他の層に形成される。またこの第1接続ビット線(24
−1)はビット線選択スイッチ(22)によりセンサー
アンプに接続される。第2ビット線(23)のうちの他
の一つ(例えばBLと/BLの第2ビット線中の一つで
ある/BL)は、ビット線選択スイッチと第2接続ビッ
ト線によってセンサーアンプに接続される。そしてこの
第2接続ビット線は、第2ビット線材料で形成され、第
1ビット線とは異なる他の層に形成される。この/BL
の第2接続ビット線(24−2)は、隣接した他のセン
サーアンプの第1ビット線BLの上層を通る。さらに、
この/BLの第2接続ビット線(24−2)は、隣接し
た他のセンサーアンプのBLの第2ビット線を接続する
他の第2接続ビット線(24−2)と二つの交差点(2
5)で交差する。二つの交差点(25)のうちの一つ
は、ビット線選択スイッチ(22)とセンサーアンプ
(10)との間に位置する。接続ビット線(24)は第
1ビット線材料で形成してもよいが、第1ビット線材料
よりは伝導率の良い第2ビット線材料で形成するのが好
ましい。交差している部分(25)は、第1ビット線材
料と第2ビット線材料とが一緒に出会うところで立体的
に交差し合うビット線をなしている。このようなビット
線構造がセンサーアンプに上下対称に接続される。ビッ
ト線は、ただ一つのビット線材料が使われていた従来技
術のものと比較してメモリセルの数が半減するように、
二つに分離される。その上、レイアウト面積に損失が発
生しないように、二つの層の中で立体的に配線がなされ
る。特に二つのビット線材料が一緒に接続される部分で
一つのビット線材料が立体的に交差しており、これによ
りセンシングの際ノイズに強くなるよう構成されてい
る。四つのビット線当たりに、二つの接続ビット線が互
いに交差し、これらの四つのビット線は、同じセルアレ
イに属するセンサーアンプに接続されるよう、同一方向
に走っている。
述べる。例えばセルアレイAROにある一つのセルCL
i(ここでiは任意の数字を示すものであるが理解を助
けるため図面では一個所を特定して示す。本明細書で使
用するiはすべて同じ意味で使用する。)を選択するた
めワード線WLiを選択すれば選択されたCLiに貯蔵
された情報がビット線に与えられる。この際、同じワー
ド線に接続されたすべてのセルの情報も一緒に各々のビ
ット線に与えられる。センサーアンプSAiはビット線
選択信号BS1によってターンオンされたビット線選択
スイッチBSWiを介してBLと/BLの電圧を比較増
幅しながら情報を読み取りする。そうするとビット線B
Liを選択してセルCLiに貯蔵された情報を読み出し
する。このようにしてセルに貯蔵された情報がセンサー
アンプのビット線に与えられると、その情報は増幅され
て再びセルのキャパシタ内に貯蔵されるようになり、次
にワード線は閉じてセンサーアンプ及び各ビット線選択
回路は始めの状態に戻って行く。このような動作は従来
の技術と同じであるけれども、ビット線選択信号が従来
は二種類だけが用いられたが、本発明では四種すなわち
BS1、BS2、BS3、BS4を使用する点が異な
る。選択されたセルの情報をセンシングする時、ビット
線BLと/BLの間には寄生キャパシタCpによってカ
ップリング影響を受けるようになる。この影響は隣接し
たセル等の貯蔵された情報0または1に従ってビット線
の電位が異なるようになり、これによりセンシング時に
ノイズを発生させる。本発明では、交差部分(第2接続
ビット線部分)のお蔭で、ビット線BLとビット線/B
Lとは同じノイズを受けることになり、その結果として
ノイズが補償されるようになる。もっと詳細に説明する
と、選択されたセルCLiの情報をセンシングする時、
ビット線/BLは、隣接した他のビット線BLとにより
形成される寄生キャパシタCp(30)によってノイズ
を受ける。また同時にビット線BLも、隣接したセンサ
ーアンプのもうひとつのBLとによって形成される寄生
キャパシタCp(31)によってノイズを受ける。それ
故、これらのノイズは、互いに同じ方向のノイズを受け
るため互いに相殺されてノイズを減らす効果がある。
に適用すれば、装置全体として、レイアウト損がなく、
電力の消耗が少なく、ノイズも少なくなり、大きな効果
が期待できる。
れたメモリセルの数は従来のビット線に比べて半分に減
らされるので電力消耗が少ない。そしてビット線は立体
的に配線されレイアウト損がない。特に二つのビット線
材料が互いに接続される部分で一つのビット線材料が立
体的に交差するように構成され、これによりセンシング
時のノイズに強くなる。
選択スイッチ 21…第1ビット線 22…ビット線
選択スイッチ 23…第2ビット線 24−1…第1
接続ビット線 24−2…第2接続ビット線 25…交差部 30、31…寄生キャパシタ AR0、AR1…セルアレイ BLi…ビット
線 BL、/BL…ビット線対 BS1、BS2、BS3、BS4…ビット線選択信号 BSWi…ビット線選択スイッチ CLi…セル CP…寄生キャパシタ SAi…センサ
ーアンプ WL、WLi…ワード線
Claims (4)
- 【請求項1】ビット線選択スイッチを介して多数のセル
が接続される二つのビット線対BL及び/BLが一つの
センサーアンプに接続される構成を有するビット線とセ
ンサーアンプの接続構造において、 一つのセルアレイ内にある上記ビット線対BLと/BL
を各々半分に分割して構成した、センサーアンプに近い
側の第1ビット線対BL及び/BLと、センサーアンプ
に遠い側の第2ビット線対BL及び/BLと;上記第2
ビット線対のうちBLをセンサーアンプに接続する第1
接続ビット線と;上記第2ビット線対のうち/BLをセ
ンサーアンプに接続する第2接続ビット線と;該第2接
続ビット線は隣接した他のセンサーアンプのBLの第2
ビット線を接続する第2接続ビット線と互いに2個所で
交差する二つの交差部を有する回路構成と;上記第1ビ
ット線対と上記第2ビット線対をセンサーアンプに各々
接続するビット線選択スイッチを備えることを特徴とす
るビット線構造。 - 【請求項2】請求項1記載のビット線構造において、上
記第2接続ビット線は他のセンサーアンプのBLの第1
ビット線の上層を通り、また上記2個所の交差部中の1
個所はビット線選択スイッチとセンサーアンプの間に位
置することを特徴とするビット線構造。 - 【請求項3】請求項1記載のビット線構造において、上
記第1接続ビット線及び上記第2接続ビット線は、上記
第1ビット線及び上記第2ビット線とは異なる材料で構
成することを特徴とするビット線構造。 - 【請求項4】請求項1から請求項3の何れかのビット線
構造を備えることを特徴とする半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02138095A JP3227331B2 (ja) | 1995-02-09 | 1995-02-09 | ビット線構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02138095A JP3227331B2 (ja) | 1995-02-09 | 1995-02-09 | ビット線構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08221974A true JPH08221974A (ja) | 1996-08-30 |
JP3227331B2 JP3227331B2 (ja) | 2001-11-12 |
Family
ID=12053492
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02138095A Expired - Fee Related JP3227331B2 (ja) | 1995-02-09 | 1995-02-09 | ビット線構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3227331B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11317507A (ja) * | 1997-12-18 | 1999-11-16 | Siemens Ag | 半導体メモリ |
US6665204B2 (en) | 2000-02-04 | 2003-12-16 | Nec Corporation | Semiconductor memory device for decreasing a coupling capacitance |
US7274612B2 (en) | 2003-09-19 | 2007-09-25 | International Business Machines Corporation | DRAM circuit and its operation method |
KR100773161B1 (ko) * | 2000-05-16 | 2007-11-02 | 주식회사 하이닉스반도체 | 분할된 비트-라인 구조를 가진 메모리 장치 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07211059A (ja) * | 1993-11-30 | 1995-08-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1995
- 1995-02-09 JP JP02138095A patent/JP3227331B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH07211059A (ja) * | 1993-11-30 | 1995-08-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
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US7274612B2 (en) | 2003-09-19 | 2007-09-25 | International Business Machines Corporation | DRAM circuit and its operation method |
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